JP2009295616A - シリコン基板、デバイスの製造方法、デバイスおよびテスト方法 - Google Patents
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Abstract
【課題】表面平坦性と金属汚染ゲタリング機能を確保しながら、STIと共存できる製造工程で500V以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。
【解決手段】シリコン酸化膜を1um以上の幅で1um以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも500V以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。
【選択図】図11
【解決手段】シリコン酸化膜を1um以上の幅で1um以上に深い溝を作り、溝の中にシリコン酸化膜を埋め、結晶欠陥のある基板でも500V以上に耐圧のあるアイソレイションを実現する。これによりシャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋め、金属汚染の拡散を防止した基板貫通電極を形成することにより、基板の積層を可能にする。これにより、電源からの配線を基板貫通で供給することで、ヒートシンクを兼ねた電力給電と、これにより動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させる。
【選択図】図11
Description
本発明は、電位の大きく異なるデバイスでも絶縁させるアイソレイション構造を有し、様々な機能をもつ基板チップを積層することができるシリコン基板、デバイスの製造方法、デバイスおよびテスト方法に関する。
従来より、機能の違うデバイスをチップの上に集積するという要求がある。その現われの一つが、システムLSIである。CPU、キャシュメモリー、FPGA、不揮発性メモリ(フラッシュメモリー、MRAM、FeRAM、PRAMなど)、パワーデバイス、RFアナログデバイス、発光受光デバイス、撮像デバイス、センサーデバイス、MEMSデバイスなどのデバイスがそれである。
これらは、違う電位や電圧領域を用いるため、同じ製造プロセスで作ることはできない。従って、別々に製造してプリント基板の上でそれらを接続するという手法がとられている。
また、基板ウエハが、化合物である場合には、同じ基板は選べないが、同じシリコンウエハの上に作るのであれば、集積できる組み合わせは存在する。例えば、パワーデバイスとLSIであるなら電源電圧の違いはあるが集積は可能である。
ところが、このとき、課題になるのが、使用電圧領域の大きな差である。電圧の大きな差や電位が違うと、それを絶縁分離する必要がある。例えば、1V領域と500V領域で動作できるデバイスを一つのチップに集積できると、機能集積の範囲が増す。
実際、電線を細くして重量を軽くするために、電圧を高くし、電流を低減する高インピダンスの電力制御で自動車搭載のデバイスは設計される。低電圧動作のメモリーデバイスと高電圧動作の電力デバイスとがシリコン基板の上に設計される需要が増えている。
また、ウエハの表と裏とが電極で接続され、基板ウエハと電極が絶縁されれば、チップの積層により、さらに違う設計ルールの機能デバイスを一つのデバイスとして作成することができる。これを発展させると3次元に積層された機能デバイスは人口知能デバイスと同じくらいの機能をもつことができるであろう。また、RF通信でつながる人口知能ロボットが近未来に可能になる可能性もある。
デバイスをシリコン基板ウエハ(以後シリコン基板という)の上に作るとき、トランジスタ同士を電気絶縁するのが、アイソレイション技術である。アイソレイションは、素子分離ともいう。一般の半導体デバイス工程では、このアイソレイションの工程が最初の工程になる。図28にこれまでに知られたアイソレイション技術の主要なものを模式的に示す。
アイソレイション技術は、デバイスの進化に伴い、変化した歴史がある。図示はしてないがpn接合分離では、逆バイアス状態を維持できるように電位配分を設計して用いていた。しかし、pn接合が隣接して存在すると、例えば、pnpnのようなバイポーラトランジスタが、正帰還接続された構造を作り出しサイリスタの回路を作るため、正帰還利得が得られないくらいに互いに接合を遠ざけることが必要だった。
これでは、デバイスの高密度化ができないため、LOCOS法が1971年のころ開発された。これは、厚い絶縁物を素子間に生成させる方法である。シリコン窒化膜をマスクにして、シリコンウエハを酸化すると、マスクされてない部分のシリコンが酸化されて膨らみ絶縁構造が作製できる。このとき、マスクの境目にバーズビーク状の横広がり部分が発生する。これがトランジスタを作製する活性領域を狭くするという微細化の妨げになった。
この対策として、図28(E)に示すシャロートレンチアイソレイション(以後STI:Shallow Trench Isolation)が開発された。これをCMOSのアイソレイションに使用した例を図29に概略的に示す。この図に示すように、pウエルとnウエルがSTIで分離される。トランジスタ同士もSTIで分離される。STIの深さは0.4umが一般的であるが、これは、デバイスの世代による。これらのことから、STIは高密度にデバイスを集積するので適している。
さらに、深さは、ほぼ基板面内で一定であり、微細に設計するとさらに浅くなる。そのため、大電力を扱う、または高電圧を扱うデバイスには、STIは使用できず、従来のLOCOS法、または、絶縁膜を積み上げて厚くすることが必要であった。また、STIを使うデバイスでは、化学機械研磨(以後CMPという)という平坦化技術で、平坦にする表面加工を同一面内で行うため、STIとLOCOSの混在は商品のための工程設計上できなかった。従って、低電圧動作の高密度あるいは高速高密度デバイスと大電力または高電圧デバイスを同じチップに高密度で混載することは行われていなかった。
しかし、STIの技術は、当時の大電力または高密度デバイスであったバイポーラデバイスのアイソレイション技術のU溝アイソレイションという技術の延長にあった。U溝の構造例を図28(E)に示す。この構造例では、バイポーラトランジスタのコレクタ層となるn+埋没層まで溝を到達させて素子を分離した。また、U溝だけでなく製造方法の容易な図28(A)に示すV溝アイソレイションも使用された。歴史的にみるとバイポーラデバイスは、高い耐圧と高密度化を要求したため、シリコンウエハにU字型やV字型の溝を作り、表面を酸化して、残りの溝をポリシリコンで埋めて、表面をCMPで研磨するという技術を主としてアイソレイションを行っていた。
STIの作製工程はこれらと製造方法の点で似ている。まず、シリコンウエハにシリコン窒化膜/シリコン酸化膜の積層膜を作り、ドライエッチの方法でこれをマスクに0.4um程度の深さのシリコン溝を作る。この溝を酸化したあと(酸化しない場合もある)高密度プラズマCVD装置でシリコン酸化膜を埋め込み、これをCMPで平坦に研磨して酸化膜でアイソレイションされたウエハ表面を得る。
これは、アイソレイションの幅は0.1um以下にすることも可能であり,現在のCMOSデバイスの汎用のアイソレイション技術である。
以上は、素子レベルのアイソレイションの技術であるが、チップ全体を基板からアイソレイションする技術がある。これを図28(B)に示す。
図28(B)に示す技術は、ウエハにV字型の大きな溝を作り、それを酸化して、溝を基板になるくらいの厚みである500umのポリシリコンで埋めてしまい、もとのシリコン基板ウエハ側を研磨除去してポリシリコン基板の上に酸化膜でアイソレイションされたシリコンの島を作る。このシリコン島に、デバイスを作製すると完全に基板と他の島からアイソレイションされたデバイスチップの島をポリシリコン基板チップの上に作製できる。そのため、100Vの商用電源で直接動作するICには、これが使用された。
上記の技術では、電位や電圧の大きく違う機能のデバイスを一つのチップの上に集積できるのと、大電力と高密度の両方のVLSIの作製が可能である。しかし、大電力・高密度・高速という機能の違うデバイスの集積には新しいアイソレイション設計技術が必要である。
以上は、素子の電気的アイソレイションについて全体を述べた。素子分離ではなく、チップ同士を分離するのに、本発明の構造を作るために使われる工程技術の一つを用いる従来技術がある。
図30に、この従来技術の主要部を示す。これは、インダクターとしてのコイルとキャパシターとしてのコンデンサーを結合してタンク回路を形成させた0.15mmのチップ同士を分離するために、レジストマスクを用いて幅が50um以下で、深さが10ないし100umの切溝を基板をダイシングしたい場所に作製し、そのあと基板の裏面を研磨してチップ同士を分離して、RFで共振するパウダーを作るというものである。
基板を分離するために回路素子を形成する工程(図30の素子形成工程)のあと、チップの分離のために行う、ガスによる深い基板エッチング工程(図30のガスダイシング工程)を行う技術である。チップを物理的に分離するのが目的であるため、この技術で行う溝の中を絶縁物で埋める工程はない(例えば、非特許文献1参照。)。
(公序良俗違反につき、不掲載)
一般に、低くても100V以上の電気的アイソレイション機能があることが機能の集積には望まれる。例えば、図28(B)に示した誘電体分離の100Vで動作するICとSTI分離の3Vで動作するICを一つのチップの上に作製したいという要望がある。しかし、大電力デバイスでは配慮しなくてもよいレベルでも、低電圧動作の高密度デバイスでは、製造工程で侵入する金属汚染が問題になる。
図31に金属汚染の侵入と移動のモデルを示す。表面から侵入した金属粒子はトランジスタが作られる活性層と呼ばれる層で移動する。結晶欠陥に集まると、それが電流のリークパスを作り動作不良を引き起こす。貫通電極を備えたチップにおいては、それを囲む酸化膜に発生する欠陥を通して電極金属が活性層に侵入する確率がある。
電気的なアイソレイションのほかに、汚染金属の侵入や移動のアイソレイションも同時に考慮して、その対策になっていなくてはならないというのが従来の電気的アイソレイションと目的が異なっている。
つまり、物理的な深さだけでなく、汚染の移動に対する障壁になるアイソレイションであることが課題である。そのため、少なくとも活性層の厚みの深さ以上に深くて、厚い絶縁溝が必要である。溝形成は、基板の結晶欠陥と金属ゲッタリングを、まず合わせて考えねばならない。
また、高歩留まりを得るために、COP欠陥のないウエハとしてエピタキシャル基板ウエハが用いられる。COPは、シリコン原子空孔が集積したもので、正8面体のボイドであり内側が酸化膜で覆われている。これを図31にモデル的に示す。大きさは0.2ないし0.3umくらいのものがあり、小さいほうは統計的に分布して存在する。引き上げたインゴットには、必ず存在するのでCOPを避けるために、ボロンを高濃度にドープしたシリコン基板上に、シリコンのエピタキシャル膜をCVD成長(化学気相成長)させて、それを用いる。その厚みは1um、3um、5um、11umのものが汎用のLSIで使用される。
また、少なくともエピタキシャル層を互いに分離するため、これより深く溝を作ると、V字では開口部が広がる。従って、高集積を目指す商品では使用できない。また、ポリシリコンを埋めると電荷が蓄積したとき、内張りの酸化膜がゲートとして働き、巨大寄生MOSトランジスタができてしまう弊害がある。この弊害はU溝にした場合も同じである。また、基板を酸化した酸化膜はCOP欠陥による酸化膜欠陥を有するので、金属汚染はこの酸化膜欠陥を通して移動や侵入する。
一方、名前の通りSTIは、深さが浅いので、電気的に表面をアイソレイションできるが、エピタキシャル層を完全に物理的に分離して、金属汚染の移動を阻止することはできない。そのためには、深さは少なくとも1um以上は必要である。物理的に分離することは、CMOSデバイスの深いウエル同士の分離のためにも必要である。エピタキシャル層は、COP(crystal originated particle)欠陥を含まないので少数キャリアが発生すると、ライフタイムが長いが、その少数キャリアが少ないうちは問題にならない。
しかし、ウエル同士が近くにあり、高電圧動作のインパクトイオニゼイションで、短時間で多量の少数キャリアが発生すると、それが、ドリフトしてウエルに到達する。これによる障害をさけるには、ウエル電位を電源で固定する回路を設けるか、ウエル間距離を遠ざけるか、高電圧デバイスを搭載しない設計にするなど方法がある。しかし、いずれも集積度と機能に設計制限を与えるので、この制限をなくす構造が望まれる。
高電圧のアイソレイションを望むとき、基板構造と関連してさらに、金属ゲッタリング機能の確保について配慮する必要がある。
ところが、基板の上のエピタキシャル層は、酸素を含まないので金属ゲッター作用がない。そこで、酸素を8X1017/cm3以上の濃度で含み、機械強度維持のためのボロンを高濃度で含むp型ウエハを基板に用いる。ゲッター機能の保持には10um以上の一定の厚みが必要であるため、チップとして薄く裏面を研磨されたときも10um以上の厚みの基板は残す。
従って、高い絶縁耐圧を得るためにアイソレイションの深さとしては、少なくとも活性層としてのエピタキシャル層を突ききることと、ゲッタリング作用のある基板を残すというアイソレイション設計が必要である。この深さまで溝を作り、絶縁物を埋めると電気的にも金属汚染の移動侵入防止にも、有効な高いアイソレイションが実現できる。実験では1umの厚みの酸化膜で500V以上耐圧があるので、電流のパスが、酸化膜を横切る構造のときは、1um以上の幅で深い溝を作り、酸化膜を埋めてアイソレイションすると確実に500V以上のアイソレイションが可能である。
しかし、基板の電位が浮遊していると、少数キャリアの発生と流入で基板電位が不安定になる懸念があり、また、静電的に高電位に昇圧してしまうと、アーク放電破壊に至ると予測される。そのため、少数キャリアの流入を阻止する物理的に深いアイソレイションがデバイスでは求められる。
図30に示した従来技術の製造工程にガスダイシングという工程がある。その工程では幅が50um以下で、深さが10ないし100umの切リ溝を作製する。この溝はチップの分離に用いるため、溝のままに残される。溝があると、そこに粒子やゴミ、汚染原因物が溜まり、基板表面に散乱するため、デバイスを製造することができない。つまり、デバイス製造には、この従来技術の目的とは違う溝が埋められた平坦な表面構造を必要とする。すなわち、表面平坦性と金属汚染ゲタリング機能を確保しながら、STIと共存できる製造工程で500V以上の広い電圧領域の電気的アイソレイションを実現する必要がある。
次に、第2の課題について、説明する。図31に貫通電極を示した。貫通電極は、シリコン基板を酸化して、その酸化膜を保護膜として金属材料を孔に埋める。しかし、前述したようにシリコン基板にはCOPという欠陥が知られていたが、それが近年になり正八面体のボイド欠陥であり、大きさが統計的に分布して含まれているのが分かった。従って、シリコンを酸化して作る酸化膜の欠陥は避けがたい。高密度デバイスの素子が、0.1um以下と小さいときは、この欠陥と出会う確率は低いが、基板を貫通する電極は10ないし100umの長さのデバイスの部品であり、COP欠陥と出会う確率が高い。また、熱酸化膜は欠陥に出会うと、その部分には孔ができているか、薄くなる。仮に、それがゲート酸化膜にあると、トランジスタは不良になるという問題がある。
また、金属汚染を避けるには、金属ではなくポリシリコンを貫通電極材料に用いる従来例がある(沖テクニカルレビユー(p66,第211号Vol.74 No.3、2007年10月))。これの主要部を図32に示す。この例では、金属の代わりにドープしたポリシリコンが用いられている。DRAMの積層などには、十分な低抵抗が得られたと記述されているが、導通時の抵抗を小さくさせる必要がある。例えば車載用のデバイスの積層を行うには、ポリシリコンでなく金属を充填した貫通電極からの金属汚染を阻止しなくてはならない。そのためには、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造が必要である。
そこで、本発明は、上記事情に鑑みてなされたものであり、表面平坦性と金属汚染ゲタリング機能を確保しながら、STIと共存できる製造工程で500V以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有するシリコン基板、デバイスの製造方法、デバイスおよびテスト方法を提供することを目的とする。
本発明は、上記した課題を解決するために以下の事項を提案している。
(1)本発明は、シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ1um以上の深さで1um以上の幅の溝を作製し、この溝で囲まれた島部が該溝で絶縁分離されているシリコン基板を提案している。
(2)本発明は、(1)のシリコン基板について、シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ1um以上の深さで1um以上の幅の溝があり、該溝の深さが0.5um以下のシャロートレンチアイソレイションを囲むことを特徴とするシリコン基板を提案している。
(3)本発明は、(1)のシリコン基板について、第1のチップと、第2チップとを分離するスクライブラインの平面位置にDTIがあることを特徴とするシリコン基板を提案している。
(4)本発明は、(1)のシリコン基板について、前記溝がその内側にさらに、溝を形成していることを特徴とするシリコン基板を提案している。
(5)本発明は、(1)のシリコン基板について、深さの違う前記溝を複数もつことを特徴とするシリコン基を提案している。
(6)本発明は、(5)のシリコン基板について、前記複数の溝をその1個の外形寸法以下の距離で集合させたことを特徴とするシリコン基板を提案している。
(7)本発明は、(1)から(6)のシリコン基板について、基板の口径が300mmであることを特徴とするシリコン基板を提案している。
(8)本発明は、前記溝を作製してからSTIを作製することを特徴とする(1)から(7)のいずれかに記載の基板を用いるデバイスの製造方法を提案している。
(9)本発明は、(1)から(7)のいずれかに記載の基板を用い、(8)に記載の方法で製造したデバイスを提案している。
(10)本発明は、(1)から(7)のいずれかに記載の基板を用いて製造したデバイスにおいて、前記溝をまたぐ配線があることを特徴とするデバイスを提案している。
(11)本発明は、基板裏面を研磨して溝で囲まれる基板内側部と溝の外部基板が電気的に絶縁分離されたことを特徴とするデバイスを提案している。
(12)本発明は、(11)のデバイスについて、前記溝で絶縁分離された内側部のシリコン基板を裏面からエッチ除去してできる空洞にメタル材料を埋め込むことにより基板表面に作製された配線と導通する貫通裏面電極を作製したことを特徴とするデバイスを提案している。
(13)本発明は、(12)のデバイスについて、一個の前記溝の外形より短い距離で集合させた複数の貫通裏面電極を有することを特徴とするデバイスを提案している。
(14)本発明は、(12)または(13)のデバイスについて、(13)の集合させた複数の貫通裏面電極を囲む溝を有することを特徴とするデバイスを提案している。
(15)本発明は、(12)から(14)のデバイスについて、基板表面に前記貫通裏面電極と導通するフロントバンプを持つことを特徴とするデバイスを提案している。
(16)本発明は、(12)から(14)のデバイスについて、基板表面に前記貫通裏面電極と導通するフロントバンプを持つデバイスを搭載した基板を積層したデバイスを提案している。
(17)本発明は、基板表面に前記貫通裏面電極と導通するフロントバンプを持つ(12)から(14)のいずれかに記載のデバイスにおいて、バンプの数が前記貫通裏面電極の数より少ないことを特徴とするデバイスを提案している。
(18)本発明は、前記溝の内側部と外側部とが電気絶縁された同一基板上に第1および第2の基板チップを形成した請求項11に記載のデバイスにおいて、それぞれが(12)および(13)に記載の前記貫通裏面電極を有することを特徴とするデバイスを提案している。
(19)本発明は、基板裏面に形成した電極で基板表面のデバイスの電気テストを行うことを特徴とするテスト方法を提案している。
本発明によれば、シリコン酸化膜を1um以上の幅で1um以上に深い溝を作り、その溝の中にシリコン酸化膜を埋めることで結晶欠陥のある基板でも500V以上に耐圧のあるアイソレイションを実現した。これにより、シャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となるといった効果がある。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋めることで、金属汚染の拡散を防止した基板貫通電極を形成させ、これがこの基板の積層を可能にさせた。これが、電源からの配線を基板貫通で供給することを可能にさせて、ヒートシンクを兼ねた電力給電とそれで動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させるという効果がある。
以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
図1から図4を用いて、本発明の実施形態について、説明する。
金属の移動を阻止するには、例えば、熱酸化膜やCVD酸化膜、CVDシリコン窒化膜で遮蔽することが物性的には有効である。これらを積層して用いる場合を考えると、金属移動を阻止できる一つの材料の厚みを知れば、少なくともその材料で金属移動は阻止できる。シリコン基板にそのような遮蔽構造をつくるとき、材料の物理的性質からではなく、ボイド欠陥COPのある表面に阻止材料を形成したときの材料の欠陥の少なさで、阻止能力は決まる。
金属の移動を阻止するには、例えば、熱酸化膜やCVD酸化膜、CVDシリコン窒化膜で遮蔽することが物性的には有効である。これらを積層して用いる場合を考えると、金属移動を阻止できる一つの材料の厚みを知れば、少なくともその材料で金属移動は阻止できる。シリコン基板にそのような遮蔽構造をつくるとき、材料の物理的性質からではなく、ボイド欠陥COPのある表面に阻止材料を形成したときの材料の欠陥の少なさで、阻止能力は決まる。
熱酸化膜を作ったときの欠陥ができる確率を知るために、COPのあるシリコン基板を酸化して厚みと欠陥率の関係を求めることで最低でも必要な厚みを求める実験をした。
図1に、その実験に用い資料の断面を示す。
図1(A)は、COPを含むシリコン基板の断面の模式図である。さまざまの大きさのボイド欠陥COPが存在している。300mmウエハのとき表面に現れる0.2um以上の大きさのCOPは数個から数十個である。小さなものは、もっと数は多く0.09umまたは0.06umまで計測可能になっている。
図1(A)は、COPを含むシリコン基板の断面の模式図である。さまざまの大きさのボイド欠陥COPが存在している。300mmウエハのとき表面に現れる0.2um以上の大きさのCOPは数個から数十個である。小さなものは、もっと数は多く0.09umまたは0.06umまで計測可能になっている。
基板として、p型10Ωcmの300mmシリコンウエハを用い、7nmの厚みの熱酸化膜を形成して、その上にドープした150nmの厚みのポリシリコン電極を10mm□に形成した。それの断面の模式図を図1(B)に示す。
ポリシリコンは被覆率100%の材料なのでCOPによるボイドがあると、ポリシリコンはCOPの中にまで入り、先端の鋭い電極を形成する。これができると、ポリシリコンにかかった電圧で基板は短絡する。電圧電流特性から短絡するチップの割合を調べると、85%以上が短絡した。
熱酸化膜を厚くするに従い、短絡チップの割合は減った。1umの厚みにすると、500Vの電圧印加で短絡チップはなかった。従って、少なくとも1um以上の厚みの熱酸化膜は孔のない膜であるのが分かった。
また、厚さ0.6umの熱酸化膜にTEOSとオゾンから成長させたCVD酸化膜1umの積層構造でも短絡チップはなかった。
また、熱酸化膜0・5umにジクロロシラン(SiH2Cl2)とアンモニア(NH3)から成長させた0.3um減圧CVDシリコン窒化膜、TEOSとオゾンから成長させた酸化膜1umの3層の積層でも短絡チップはなかった。
少なくとも、以上の構造は、金属の通過する孔のない構造を与えると考え、これを金属移動の阻止構造とした。そのモデルを図2に示す。これは、デバイスの作製される活性層に金属が侵入するのを阻止するモデルである。
少なくとも、1um以上の幅で、1um以上に深い溝を作り、これに絶縁体としての酸化物を充填するアイソレイションを作製した。これを以後DTI(Deep Trench Isolation
)と呼ぶことにする。この基本構造を図3に示す。
)と呼ぶことにする。この基本構造を図3に示す。
ここで、図3(A)は平面図、(B)はそのX1X1の断面図である。
シリコン基板100は、直径300mmの10Ωcmのp型ウエハである。DTIの作り方は、酸化膜をマスクとしてシリコン基板101を深さDが例えば50umの深さまでRIEでエッチングして、マスク上の設計幅W=5umの溝(これをトレンチという)を形成する。内側にはマスク上のシリコン島107の一辺I=50um四方のシリコン島107が分離されて形成される。
シリコン基板100は、直径300mmの10Ωcmのp型ウエハである。DTIの作り方は、酸化膜をマスクとしてシリコン基板101を深さDが例えば50umの深さまでRIEでエッチングして、マスク上の設計幅W=5umの溝(これをトレンチという)を形成する。内側にはマスク上のシリコン島107の一辺I=50um四方のシリコン島107が分離されて形成される。
溝のエッチングマスクとしての酸化膜をウエット洗浄で除去してパッド酸化膜500nmを成長させる。減圧CVD装置を用いジクロロシラン(SiH2Cl2)とアンモニア(NH3)ガスを窒素のキャリアーガスで導き、820℃で反応させて、シリコン窒化膜300nmをその上に成長させ、2層の絶縁膜103を作製する。反応ガスとしてTEOSとオゾン(O3)を用い、酸化シリコンの材料104を成長させて、これを化学機械研磨(CMP)で平坦にする。この工程により、酸化シリコンの絶縁材料で埋められた深さ50umのDTIで囲まれたシリコン島107を持つシリコン基板100が、形成された。
図4は、RIEの条件設定でマスクとしての酸化膜が後退するように設定して、開口部を底面より広がるようにしたDTI110の模式的な断面図である。
以上の工程により、深い溝によるアイソレイションDTI(106,110)が形成された。このDTIにより、DTIの内側シリコン島表面105と外側の表面101は絶縁分離される。STIの一般的深さ400nmの100倍以上深いアイソレイションDTIを作製して表面を物理的に分離した。
これに、リンを3X1014/cm2で、イオン注入して900℃で30分のアニールを行い、n型拡散層1(108)とn型拡散層2(109)の電極を作った。n型拡散層2より電圧を印加して100Vでも電気的に絶縁分離されているのを確認した。
DTIで囲むことによりDTIの外側の基板表面から少なくとも100V以上で絶縁されるシリコン表面領域を同じシリコン基板の上に作ることができた。
DTIには、実用上の変化形がある。平面的な配置の変化例を以下、実施例1、2で示す。また工程の手順の変化例を以下、実施例3、4に示す。チップをダイシングする意味で分離するのにDTIを用いる例を以下、実施例5に示す。
実施例6では、DTIで囲まれた島チップと外側のチップがDTIをまたぐ配線で接続される実施例を示す。貫通電極からの金属汚染をDTIの厚い酸化膜で阻止する構造例を以下、実施例7、8、9、10に示す。また、それら基板のチップを積層した例を、以下、実施例の11、12、13に示す。
<実施例1>
図5を用いて、DTIの配置例について説明する。
図5に、DTIの1(204)を内包する第2のDTI2(206)を持つウエハの(A)上面図と(B)X2X2の断面を模式的に示す。
DTIの1と2(204、206)の幅Wは、5umで同一とした。DTIの2の深さDは50umである。DTIの1(204)とDTIの2(206)の深さは同じように示したが、実際のエッチッグで仕上がる深さは、厳密には同じでない。DTIの1(204)が作るシリコン島1(205)とDTIの2(206)が作るシリコン島2(207)はDTIの1(204)で分離されている。DTIの2(206)が作るシリコン島2(207)と隣のシリコン島208は分離されている。
図5を用いて、DTIの配置例について説明する。
図5に、DTIの1(204)を内包する第2のDTI2(206)を持つウエハの(A)上面図と(B)X2X2の断面を模式的に示す。
DTIの1と2(204、206)の幅Wは、5umで同一とした。DTIの2の深さDは50umである。DTIの1(204)とDTIの2(206)の深さは同じように示したが、実際のエッチッグで仕上がる深さは、厳密には同じでない。DTIの1(204)が作るシリコン島1(205)とDTIの2(206)が作るシリコン島2(207)はDTIの1(204)で分離されている。DTIの2(206)が作るシリコン島2(207)と隣のシリコン島208は分離されている。
<実施例2>
図6を用いて、DTIの配置例について説明する。
図6に、DTIを密集させ配置した実施例を模式的に示す。ここで、DTI304の幅wは5umで、シリコン島305の一辺Iは5umである。また、深さDは50umである。DTIと隣のDTIの間隔も5umである。X3X4断面にあるDTI(301、302、303、304)同士は、シリコン表面307で分離され、DTI内部のシリコン島も互いに分離されている。DTIは垂直にエッチングされているように描いたが、傾斜をつけることはRIEの装置設定で自由に調整できる。
図6を用いて、DTIの配置例について説明する。
図6に、DTIを密集させ配置した実施例を模式的に示す。ここで、DTI304の幅wは5umで、シリコン島305の一辺Iは5umである。また、深さDは50umである。DTIと隣のDTIの間隔も5umである。X3X4断面にあるDTI(301、302、303、304)同士は、シリコン表面307で分離され、DTI内部のシリコン島も互いに分離されている。DTIは垂直にエッチングされているように描いたが、傾斜をつけることはRIEの装置設定で自由に調整できる。
<実施例3>
図7および図8を用いて、DTIを作製してからSTIを作成する工程手順について説明する。
STI作製前にDTIを作製する実施例を模式的に図7および図8に示す。図7(A)は、DTI(404、406)を作製したウエハ表面の平面図であり、図7(B)は、X4X4の断面の模式図である。図に示すように、DTIの1(404)が複数配置されて、それらを取り巻くようにDTIの2(406)が配置されている例である。DTIの1(404)で囲まれたシリコン島1(405)は、他の相当するシリコン島と分離されている。ここで、DTIの2(406)の深さDは50umとした。DTIの深さは同じ深さで描いているが、厳密には同じには仕上がらない。
図7および図8を用いて、DTIを作製してからSTIを作成する工程手順について説明する。
STI作製前にDTIを作製する実施例を模式的に図7および図8に示す。図7(A)は、DTI(404、406)を作製したウエハ表面の平面図であり、図7(B)は、X4X4の断面の模式図である。図に示すように、DTIの1(404)が複数配置されて、それらを取り巻くようにDTIの2(406)が配置されている例である。DTIの1(404)で囲まれたシリコン島1(405)は、他の相当するシリコン島と分離されている。ここで、DTIの2(406)の深さDは50umとした。DTIの深さは同じ深さで描いているが、厳密には同じには仕上がらない。
このあと、シリコン酸化を50nm行い、それにSTI408のレジストパターンを露光工程で転写し、酸化膜をエッチングする。続いて、シリコン基板のエッチングを0.4umの深さまで行い、レジストアッシングを行う。洗浄のあと、高密度プラズマCVDでシリコン酸化膜を埋め込み、その表面をCMPで平坦に研磨して、活性領域のシリコンを露出させる。工程後の表面を図8(A)に模式的に示す。そのX5X5断面を模式的に図8(B)に示す。図に示すように、STI408がシリコン島2(407)の中に作製された。ただし、STI405の深さは誇張して深く描いてある。
<実施例4>
図9から図11を用いて、STIを作製してから、DTIを作成する工程手順について説明する。
図9に、STI508を作製した基板の表面を模式的に示す。図9(B)は、X5X5の断面を模式的に示す。ここでは、シリコン基板表面酸化を50nm行い、それにSTI508のレジストパターンを露光工程で転写し、酸化膜をエッチングする。続いて、シリコン基板のエッチングを0.4umの深さまで行い、レジストアッシングを行う。洗浄のあと、高密度プラズマCVDでシリコン酸化膜を埋め込み、その表面をCMPで平坦に研磨して、活性領域のシリコンを露出させる。図に示すように、STI508がシリコン表面500に作製された。ただし、STI508の深さは誇張して深く描いてある。
図9から図11を用いて、STIを作製してから、DTIを作成する工程手順について説明する。
図9に、STI508を作製した基板の表面を模式的に示す。図9(B)は、X5X5の断面を模式的に示す。ここでは、シリコン基板表面酸化を50nm行い、それにSTI508のレジストパターンを露光工程で転写し、酸化膜をエッチングする。続いて、シリコン基板のエッチングを0.4umの深さまで行い、レジストアッシングを行う。洗浄のあと、高密度プラズマCVDでシリコン酸化膜を埋め込み、その表面をCMPで平坦に研磨して、活性領域のシリコンを露出させる。図に示すように、STI508がシリコン表面500に作製された。ただし、STI508の深さは誇張して深く描いてある。
この後、表面を再び酸化して50nmの厚みの酸化膜502を形成して、その上に減圧の化学気相成長法で、シリコン窒化膜503を100nmに成長させる。それに、DTI506のパターンのレジストパターン504を露光工程で転写し、シリコン窒化膜503と酸化膜502をエッチングする。続いて、シリコン基板501のエッチングを50umの深さまで行う。この実施例では、RIEのエッチッグ条件を選んで、開口部が底面より広くなるようにエッチングした例を示す。ここまで様子を図10(A)に模式的に示す。レジストアッシングと洗浄のあと、再び溝内面を100nmの厚みに酸化して、酸化膜507を形成する。LOCOSのときと同じ理由で、シリコン窒化膜はエッジで持ち上げられて小さなバーズビークができるが、ここでは、図示しない。ここまでの様子を図10(B)に模式的に示す。
溝の中に、TEOSとオゾンから成長させた酸化シリコン酸化509を埋め込む。この断面を模式的に図11(C)に示す。酸化膜502を残して、その表面をCMPで平坦に研磨し、洗浄でシリコン酸化膜502を除去して、活性領域のシリコン表面500を露出させる。この断面を模式的に図11(D)に示す。
<実施例5>
図12および図13を用いて、ダイシング位置にDTIを配置してチップ分離する工程例について説明する。
チップのダイシング予定位置にDTI606を配置して、そのDTIの内部領域にSTIのアイソレイションを作製した配置の実施例を模式的に図12に示す。
図12および図13を用いて、ダイシング位置にDTIを配置してチップ分離する工程例について説明する。
チップのダイシング予定位置にDTI606を配置して、そのDTIの内部領域にSTIのアイソレイションを作製した配置の実施例を模式的に図12に示す。
図12(A)は平面配置図であり、図12(B)はX6X6の断面の模式図である。図に示すように、縦分離位置609と横分離位置610とにDTI606は配置される。そして、STI608がDTIで囲まれたシリコン島607に作られている。
図13(C)にシリコン島607の上にデバイスの製造された層611を示す。DTIは、デバイスチップの分離位置609にあり、デバイスチップ1(612)とデバイスチップ2(613)とは、アイソレイションされている。デバイスの層611は、分離位置でレジストをマスクにして基板に到達するまでエッチングし、その溝の底は、DTIの上に来る。ただ一般には、この位置に膜が残らないように工程が設計できるので、レジストマスクの工程は不要に出来る。
チップの信頼性を高めるために、保護膜614でチップ表面を覆う。保護膜614としては、プラズマCVDのシリコン窒化膜を500nmの厚みで用いた。
シリコン基板601の表面をサポート板に貼り付けて、裏面からDTIの底の酸化膜が露出するまで、シリコン基板615を研磨する。DTI内部の酸化膜をHFの洗浄液で除去すると、チップ612と613は分離される。酸化膜は完全に除去できなくても、薄いので割れて分離できる。
<実施例6>
図14および図15を用いて、DTIの内と外のデバイスが配線で接続されたデバイスについて説明する。
DTIの内と外のデバイスが配線で接続されたデバイスチップ700の実施例を模式的に図14に示す。図14(A)は、DTIをまたぐ予定の配線をDTIが作製された基板の上に模式的に描いた斜視図である。表面は、DTI(706)作られたエピタキシャル層701が見えている。STI708がこの後の工程で作られ、CMOSの工程が進められデバイスが作製される。また、図に示すように、DTI(706)に囲まれてシリコン島709がある。配線工程が進められと、DTIをまたいだ配線1と配線2(714)とが作られる。
図14および図15を用いて、DTIの内と外のデバイスが配線で接続されたデバイスについて説明する。
DTIの内と外のデバイスが配線で接続されたデバイスチップ700の実施例を模式的に図14に示す。図14(A)は、DTIをまたぐ予定の配線をDTIが作製された基板の上に模式的に描いた斜視図である。表面は、DTI(706)作られたエピタキシャル層701が見えている。STI708がこの後の工程で作られ、CMOSの工程が進められデバイスが作製される。また、図に示すように、DTI(706)に囲まれてシリコン島709がある。配線工程が進められと、DTIをまたいだ配線1と配線2(714)とが作られる。
次に、デバイス作製工程が進んだ断面の例を図14(B)に示す。厚み3umのエピタキシャル層701が高濃度p型(P++)シリコン基板702の上に作られる。DTI706を前述と同様に、深さ50umで作製する。深さD=50umであるのでDTIは3umのエピタキシャル層を横切り、p++基板に深く入る。なお、図では、全体を見えるように描いているために、図の相対寸法は実際とは異なる。
このあと、前述の方法によりSTI708を作製する。一般のCMOS工程に従い、2回マスクの方法で、nウエル704とpウエル705とを作製する。シリコン島709のトランジスタ718とDTIの外側のチップのトランジスタ717とは、異なる電源電圧で動作する設計があるため、異なる深さのウエルを作る必要がある。
このために、CMOSウエル形成の工程は、この場合、シリコン島709の深いウエル(704、705)とDTIの外の領域の浅いウエル(719、720)形成を全体で、2回行う。続いて、ゲート酸化膜の工程を行い、トランジスタゲート711を作製する。ゲート材料は、ドープポリシリコンとタングステンとの2層の積層構造である。
ゲート電極パターンをマスクに、ソースドレインの拡散層をセルフアラインで形成する。なお、シリサイド形成工程を設計によっては間に入れることは自由である。
層間膜710を形成し、CMPで平坦化を行い、コンタクト孔712を作製する。TiNバリアー膜スパッタリング後、CVDタングステンで孔を埋めて、表面をCMPで平坦にする。
再び、その上に、層間膜716を形成し、配線パターンの溝を作製する。TiNバリアー膜とCuシードとをスパッタリング法で成長させた後、めっきCuで溝を埋める。CMPで平坦に仕上げて、配線が作製される。
以上の工程により、DTIをまたいだ配線714と、シリコン島内配線713とが同時にできる。それぞれの配線ができることを示すために、これらが同一の層にあるように例示したが、デバイス設計に依存して配置は決められる。
図15(C)に、基板裏面を研磨して、DTI706によりシリコン島の基板709とチップを絶縁させた構造例を示す。なお、図では、研磨除去された基板715を破線で示した。シリコン島709の基板の電位は、デバイスの配線層からの接続で与えられる。従って、横方向に絶縁分離された同一層内の絶縁分離基板が提供できる。
<実施例7>
図16から図21を用いて、DTIによる貫通ビアについて説明する。
図16に、STI808とDTI806とを共存させて、STIで、素子分離されたトランジスタ811とDTI806とで囲まれた拡散層809があり、それらの上に、配線構造が形成されて、DTI806の上層には、フロントバンプ827を形成した構造を示す。DTI806のパターンは、幅Wが10umで、島の一辺Iは、50umであり、図に示すように、上に開いた構造を採用した。拡散層809と接続するコンタクト電極813はTiN膜をバリアーとしてタングステンをCVDで成長させて表面をCMPで研磨して平坦にした。
図16から図21を用いて、DTIによる貫通ビアについて説明する。
図16に、STI808とDTI806とを共存させて、STIで、素子分離されたトランジスタ811とDTI806とで囲まれた拡散層809があり、それらの上に、配線構造が形成されて、DTI806の上層には、フロントバンプ827を形成した構造を示す。DTI806のパターンは、幅Wが10umで、島の一辺Iは、50umであり、図に示すように、上に開いた構造を採用した。拡散層809と接続するコンタクト電極813はTiN膜をバリアーとしてタングステンをCVDで成長させて表面をCMPで研磨して平坦にした。
その上に、層間膜815を成長させて、配線M1(818)の溝を形成し、バリアーメタル821をつけて、めっきCuで溝を埋めて、CMPで研磨して、配線M1(818)を形成する。
そして、再度、層間膜816を成長させ、接続孔819を形成して、バリアーメタル822とめっきCuで孔を埋める。
また、再度、層間膜817を成長させて、配線M2の溝を形成し、バリアーメタル823とめっきCuとで溝を埋めて、CMPで研磨して、配線M2(820)を形成する。次に、酸化膜の保護膜824をつけて、バンプ孔を開けて、Ni/Alの積層グルーメタル1(826)を成長させて、これをバンプパターンにエッチングして、この上に通常の鉛錫のハンダバンプをつける。これをリフローして、丸いフロントバンプ827を形成する。この工程によりDTIをもったシリコン基板の上に、配線とバンプを形成したデバイスが製造される。以上は簡単な工程を示した。信頼性など製造の安定を求めるときは、絶縁膜と孔明け工程を追加することもある。
なお、配線の層の数は2層の例を示したが、任意に設計できる。これにDTIを用いた貫通ビアを裏面電極として作製する工程を図17に示す。図17(A)は、サポート板929への接着剤928によるシリコン基板901の表面接着と、裏面研磨および化学機械研磨(以下CMPと呼ぶ)で平坦にしたところまでを示す。図中、研磨除去されたシリコン基板902が点線で示されている。また、残された基板の厚みはDTIの深さ50umである。
図18(B)は、貫通ビアパターンの転写露光とシリコン基板901のエッチングまでの工程を示す。裏面貫通電極パターンは、DTI906の上にパターン端をもつ孔パターンであり、SF6のガスで、裏面のシリコンをエッチ除去する。そして、既に、形成されたコンタクト電極913の底まで到達させる。
図19(C)は、レジストの剥離が終了したところまでを示す。図20(D)はTiNのバリアーメタル931をつけて、20umの厚みのめっきCu932と、ニッケルのグルーメタル2(933)とをつけたところまでを示す。
図21(E)は、CMPによる裏面のCuの平坦化除去までを示す。DTI906で囲まれたDTI貫通ビア裏面電極935が出来上がる。裏面電極は、めっきCuの厚みに依存して凹状の形状を呈する。裏面からプローブの針を当てると、電極は、DTIに囲まれているため、基板に対して500V以上の絶縁特性を示した。
<実施例8>
図22を用いて、集合DTI貫通ビアについて説明する。
図22は、DTI貫通ビアを集合させた構造の断面模式図を示す。一つのDTI1006の幅Wは5um、島の辺の長さIは10um、DTI同士のスペースは、5umとした。実施例7と同様の工程で、DTI貫通ビアを作製し、集合DTI貫通ビア1035を作製した。
図22を用いて、集合DTI貫通ビアについて説明する。
図22は、DTI貫通ビアを集合させた構造の断面模式図を示す。一つのDTI1006の幅Wは5um、島の辺の長さIは10um、DTI同士のスペースは、5umとした。実施例7と同様の工程で、DTI貫通ビアを作製し、集合DTI貫通ビア1035を作製した。
<実施例9>
図23を用いて、DTIで絶縁分離された島チップとDTI貫通ビアをもつデバイスチップについて説明する。
チップをDTIの底がでるまで、CMPで研磨した例を図23に示す。ここで、図23(A)はチップの裏面からみた平面図である。また、同図(B)はそのX11X11の断面図である。図に示すように、幅W5umのDTI(1106)に囲まれたシリコン島チップ2(1102)が、チップ1(1101)の中に作られており、チップ2は、チップ1からDTI1106で絶縁分離されている。絶縁耐圧は500V以上である。
図23を用いて、DTIで絶縁分離された島チップとDTI貫通ビアをもつデバイスチップについて説明する。
チップをDTIの底がでるまで、CMPで研磨した例を図23に示す。ここで、図23(A)はチップの裏面からみた平面図である。また、同図(B)はそのX11X11の断面図である。図に示すように、幅W5umのDTI(1106)に囲まれたシリコン島チップ2(1102)が、チップ1(1101)の中に作られており、チップ2は、チップ1からDTI1106で絶縁分離されている。絶縁耐圧は500V以上である。
チップ2には、大電力をスイッチングできる400V耐圧のMOSトランジスタ1111が備えら、共通のドレイン1112に接続されている。ドレインに集められた電流は、マルチコンタクト孔1113を通して、DTI(1107)でチップ2から絶縁された貫通ビア裏面電極1135に接続され、ここから電力が供給される。チップ1には、制御のための24V動作のトランジスタが、配置されていて、大電力MOSトランジスタのゲートと接続されている。DTI貫通ビアはヒートシンクとつながり、冷却の役目も担う。
<実施例10>
図24を用いて、DTIで囲まれた集合DTI貫通ビアの構造を持つデバイスチップについて説明する。
図24に、DTIで作製した集合貫通ビア電極の外に、さらに、それらを囲むDTIを持つデバイスチップの断面模式図を示す。一つのDTI(1206)の幅Wは5um、島の辺Iは10um、DTI同士のスペースは5umとした。実施例7と同様の工程で、DTI貫通ビアを作製し、集合DTI貫通ビア1235を作製した。それらを囲むDTI1207の幅Wは10umで、島の一辺Iは集合貫通ビアから5umのスペースを空けた。集合DTI貫通ビアは同数のコンタクト孔と配線ビアで接続されて、一個の鉛錫ハンダで形成したフロントバンプ1227に接続されている。
図24を用いて、DTIで囲まれた集合DTI貫通ビアの構造を持つデバイスチップについて説明する。
図24に、DTIで作製した集合貫通ビア電極の外に、さらに、それらを囲むDTIを持つデバイスチップの断面模式図を示す。一つのDTI(1206)の幅Wは5um、島の辺Iは10um、DTI同士のスペースは5umとした。実施例7と同様の工程で、DTI貫通ビアを作製し、集合DTI貫通ビア1235を作製した。それらを囲むDTI1207の幅Wは10umで、島の一辺Iは集合貫通ビアから5umのスペースを空けた。集合DTI貫通ビアは同数のコンタクト孔と配線ビアで接続されて、一個の鉛錫ハンダで形成したフロントバンプ1227に接続されている。
<実施例11>
図25を用いて、DTI貫通ビアをもつ二つのチップをバンプで接合した例について説明する。
図25には図17から図21に示したDTI貫通ビア電極とその上の鉛錫フロントバンプ同士を接合させ、チップ1(1301)とチップ2(1302)を積層したデバイスの例を示す。チップ2のフロントバンプ1328は、チップ1(1301)のDTI貫通ビア裏面電極1(1335)とレジン1330とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、フロントバンプ1(1327)が、裏面には、DTI貫通ビア裏面電極2(1336)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
図25を用いて、DTI貫通ビアをもつ二つのチップをバンプで接合した例について説明する。
図25には図17から図21に示したDTI貫通ビア電極とその上の鉛錫フロントバンプ同士を接合させ、チップ1(1301)とチップ2(1302)を積層したデバイスの例を示す。チップ2のフロントバンプ1328は、チップ1(1301)のDTI貫通ビア裏面電極1(1335)とレジン1330とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、フロントバンプ1(1327)が、裏面には、DTI貫通ビア裏面電極2(1336)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
<実施例12>
図26を用いて、集合貫通ビアを持つ2チップをバンプで接合させた例について説明する。
図26に、図22に示したDTI貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ1(1401)とチップ2(1402)とを積層したデバイスの例を示す。チップ2の集合フロントバンプ1428は、チップ1(1401)の集合DTI貫通ビア裏面電極1(1435)と、レジン1430とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、集合フロントバンプ1(1427)が、裏面には、集合DTI貫通ビア裏面電極2(1437)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
図26を用いて、集合貫通ビアを持つ2チップをバンプで接合させた例について説明する。
図26に、図22に示したDTI貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ1(1401)とチップ2(1402)とを積層したデバイスの例を示す。チップ2の集合フロントバンプ1428は、チップ1(1401)の集合DTI貫通ビア裏面電極1(1435)と、レジン1430とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、集合フロントバンプ1(1427)が、裏面には、集合DTI貫通ビア裏面電極2(1437)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
<実施例13>
図27を用いて、フロントバンプの数より貫通ビアの数が多い2チップを接合させた例について説明する。
図27に、図24に示したDTI貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ1(1501)と、チップ2(1502)とを積層したデバイスの例を示す。チップ2の集合フロントバンプ1528は、チップ1(1501)の集合DTI貫通ビア裏面電極1(1535)とレジン1530とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、集合フロントバンプ1(1527)が、裏面には、集合DTI貫通ビア裏面電極2(1537)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
図27を用いて、フロントバンプの数より貫通ビアの数が多い2チップを接合させた例について説明する。
図27に、図24に示したDTI貫通ビア電極と、その上の鉛錫フロントバンプ同士とを接合させ、チップ1(1501)と、チップ2(1502)とを積層したデバイスの例を示す。チップ2の集合フロントバンプ1528は、チップ1(1501)の集合DTI貫通ビア裏面電極1(1535)とレジン1530とを挟んで接続する。DTI貫通電極は、接続されて、かつ、チップ1とチップ2とに対して500V以上の絶縁耐圧を維持する。表面には、集合フロントバンプ1(1527)が、裏面には、集合DTI貫通ビア裏面電極2(1537)が現れる。これを繰り返すとさらに積層されたデバイスチップができる。
なお、積層することを基板チップで行う開示を行ったが、工程を効率よくするために基板ウエハ同士を積層して、その後にダイシングすることは、工程の設計として自由にできる。
以上、本実施形態および実施例によれば、シリコン酸化膜を1um以上の幅で1um以上に深い溝を作り、その溝の中にシリコン酸化膜を埋めることで結晶欠陥のある基板でも500V以上に耐圧のあるアイソレイションを実現した。これにより、シャロートレンチアイソレイションで高速で動作する既存デバイスと同一基板に電力デバイスを混載させることが可能となる。また、厚いアイソレイション材料で囲まれたシリコンを除去した空洞にメタルを埋めることで、金属汚染の拡散を防止した基板貫通電極を形成させ、これがこの基板の積層を可能にさせた。これが、電源からの配線を基板貫通で供給することを可能にさせて、ヒートシンクを兼ねた電力給電とそれで動作する大電力デバイスと高速高集積のデバイスを積層させたデバイスを実現させることができる。
本発明により、絶縁材料が埋められた深い溝で囲まれて、100V形成以上に高い電圧でも周りの基板から絶縁分離されたシリコン島の基板を有する構造のシリコン基板が利用できるようになった。これにより、異なる電位、または、電圧領域で動作するデバイスを一つのチップ基板に搭載できるようになった。例えば、電圧領域が100V、1000Vで動作する電力制御デバイスと、高速で制御を行ったり、記憶、計算を実行するデバイスを混載したデバイスチップの製造がこの発明で可能になった。また、自動車の制御、発電と変電システム、1チップで100V電力を直接制御する家庭用の商品、太陽電池で作り出される直流0.6V電力を入力として交流100V電力に変換するインバーターなどのワンチップIC電力変換が可能となる。さらに、発熱の大きい大電力ICをシリコン島の中に作ることにより、DTIの絶縁体が断熱して周りの低電圧ICの動作を安定にする効果もあるので、特に大電力と信号処理の機能を混載させる1チップICの設計に好適である。
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
100,201,401,501,601,801,901,1001,1101、1
201・・・シリコン基板
101、307・・・DTIの外側表面
103、803、903・・・絶縁膜(シリコン窒化膜/シリコン酸化膜)
104・・・酸化シリコン
105・・・シリコン島の表面
106、301、302、303、304、506、606、706、806、906
、1006、1106、1107、1206、1207、1306、1307、143
6、1506、1507・・・DTI
107、208、602、607・・・シリコン島
108・・・DTIのn型拡散層2
109、809・・・シリコン島のn型拡散層2
110・・・開口部が底より広いDTI
204、404・・・DTIの1
205、305、405・・・シリコン島1
206、406・・・DTIの2
207、407・・・シリコン島2
408、508、608、708、808、908、1008、1108、1108、
1208・・・STI
500・・・シリコン表面
502・・・シリコン酸化膜
503・・・シリコン窒化膜
504・・・ホトレジスト
507・・・熱酸化膜
509・・・TEOSとオゾンから成長させた酸化シリコン
609・・・チップの縦ダイシング位置
610・・・チップの横ダイシング位置
611・・・デバイスの製造された層
612・・・デバイスチップ1
613・・・デバイスチップ2
614・・・保護膜
615・・・研磨されたシリコン基板
700・・・デバイスチップ
701・・・エピタキシャル層
702・・・P++シリコン基板
704・・・nウエル
705・・・pウエル
709・・・DTI内のシリコン島
710、716、814、815、816、817・・・層間膜
711、811、911、1011、1211・・・トランジスタ
712、813、913・・・コンタクト電極
713・・・シリコン島内配線
714・・・DTIをまたいだ配線
715・・・研磨除去された基板
717・・・チップのトランジスタ
718・・・シリコン島のトランジスタ
719・・・浅いnウエル
720・・・浅いpウエル
810・・・ゲート酸化膜
812・・・シリコン窒化膜
818、918・・・配線M1
819、919、1019・・・接続孔
820、920、1020・・・配線M2
821、822、823、921、922、923、1023・・・バリアーメタル
824・・・保護膜
825、925、1025、1225・・・デバイス領域
826、926、1026・・・グルーメタル1
827、927、1027、1227・・・フロントバンプ
902・・・研磨除去されたシリコン基板
928・・・接着剤
929・・・サポート板
930・・・貫通裏面電極のパターンのレジスト
931・・・バリアーメタル
932・・・めっきCu
933・・・グルーメタル2
935、1135・・・DTI貫通ビア裏面電極
1101、1301、1401、1501・・・チップ1
1102、1302、1402、1502・・・チップ2
1035、1235・・・・集合DTI貫通ビアの裏面電極
1112・・・ドレイン
1111・・・大電力トランジスタ
1113・・・マルチコンタクト電極
1327、1527・・・フロントバンプ1
1328、1528・・・フロントバンプ2
1330、1430、1530・・・レジン
1335・・・DTI貫通ビア裏面電極1
1336・・・DTI貫通ビア裏面電極2
1435、1535・・・集合DTI貫通ビアの裏面電極1
1437、1537・・・集合DTI貫通ビアの裏面電極2
1427・・・集合フロントバンプ1
1428・・・集合フロントバンプ2
201・・・シリコン基板
101、307・・・DTIの外側表面
103、803、903・・・絶縁膜(シリコン窒化膜/シリコン酸化膜)
104・・・酸化シリコン
105・・・シリコン島の表面
106、301、302、303、304、506、606、706、806、906
、1006、1106、1107、1206、1207、1306、1307、143
6、1506、1507・・・DTI
107、208、602、607・・・シリコン島
108・・・DTIのn型拡散層2
109、809・・・シリコン島のn型拡散層2
110・・・開口部が底より広いDTI
204、404・・・DTIの1
205、305、405・・・シリコン島1
206、406・・・DTIの2
207、407・・・シリコン島2
408、508、608、708、808、908、1008、1108、1108、
1208・・・STI
500・・・シリコン表面
502・・・シリコン酸化膜
503・・・シリコン窒化膜
504・・・ホトレジスト
507・・・熱酸化膜
509・・・TEOSとオゾンから成長させた酸化シリコン
609・・・チップの縦ダイシング位置
610・・・チップの横ダイシング位置
611・・・デバイスの製造された層
612・・・デバイスチップ1
613・・・デバイスチップ2
614・・・保護膜
615・・・研磨されたシリコン基板
700・・・デバイスチップ
701・・・エピタキシャル層
702・・・P++シリコン基板
704・・・nウエル
705・・・pウエル
709・・・DTI内のシリコン島
710、716、814、815、816、817・・・層間膜
711、811、911、1011、1211・・・トランジスタ
712、813、913・・・コンタクト電極
713・・・シリコン島内配線
714・・・DTIをまたいだ配線
715・・・研磨除去された基板
717・・・チップのトランジスタ
718・・・シリコン島のトランジスタ
719・・・浅いnウエル
720・・・浅いpウエル
810・・・ゲート酸化膜
812・・・シリコン窒化膜
818、918・・・配線M1
819、919、1019・・・接続孔
820、920、1020・・・配線M2
821、822、823、921、922、923、1023・・・バリアーメタル
824・・・保護膜
825、925、1025、1225・・・デバイス領域
826、926、1026・・・グルーメタル1
827、927、1027、1227・・・フロントバンプ
902・・・研磨除去されたシリコン基板
928・・・接着剤
929・・・サポート板
930・・・貫通裏面電極のパターンのレジスト
931・・・バリアーメタル
932・・・めっきCu
933・・・グルーメタル2
935、1135・・・DTI貫通ビア裏面電極
1101、1301、1401、1501・・・チップ1
1102、1302、1402、1502・・・チップ2
1035、1235・・・・集合DTI貫通ビアの裏面電極
1112・・・ドレイン
1111・・・大電力トランジスタ
1113・・・マルチコンタクト電極
1327、1527・・・フロントバンプ1
1328、1528・・・フロントバンプ2
1330、1430、1530・・・レジン
1335・・・DTI貫通ビア裏面電極1
1336・・・DTI貫通ビア裏面電極2
1435、1535・・・集合DTI貫通ビアの裏面電極1
1437、1537・・・集合DTI貫通ビアの裏面電極2
1427・・・集合フロントバンプ1
1428・・・集合フロントバンプ2
Claims (19)
- シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ1um以上の深さで1um以上の幅の溝を作製し、この溝で囲まれた島部が該溝で絶縁分離されているシリコン基板。
- シリコン基板表面にトランジスタデバイスを製造する前に、電気絶縁物を埋め込んだ1um以上の深さで1um以上の幅の溝があり、該溝の深さが0.5um以下のシャロートレンチアイソレイションを囲むことを特徴とする請求項1に記載のシリコン基板。
- 第1のチップと、第2チップとを分離するスクライブラインの平面位置にDTIがあることを特徴とする請求項1に記載のシリコン基板。
- 前記溝がその内側にさらに、溝を形成していることを特徴とする請求項1に記載のシリコン基板。
- 深さの違う前記溝を複数もつことを特徴とする請求項1に記載のシリコン基板。
- 前記複数の溝をその1個の外形寸法以下の距離で集合させたことを特徴とする請求項5に記載のシリコン基板。
- 基板の口径が300mmであることを特徴とする請求項1から6のいずれかに記載のシリコン基板。
- 前記溝を作製してからSTIを作製することを特徴とする請求項1から7のいずれかに記載の基板を用いるデバイスの製造方法。
- 前記請求項1から7のいずれかに記載の基板を用い、前記請求項8に記載の方法で製造したデバイス。
- 前記請求項1から7いずれかに記載の基板を用いて製造したデバイスにおいて、前記溝をまたぐ配線があることを特徴とするデバイス。
- 基板裏面を研磨して溝で囲まれる基板内側部と溝の外部基板が電気的に絶縁分離されたことを特徴とするデバイス。
- 前記溝で絶縁分離された内側部のシリコン基板を裏面からエッチ除去してできる空洞にメタル材料を埋め込むことにより基板表面に作製された配線と導通する貫通裏面電極を作製したことを特徴とする請求項11に記載のデバイス。
- 一個の前記溝の外形より短い距離で集合させた複数の貫通裏面電極を有することを特徴とする請求項12に記載のデバイス。
- 請求項13に記載の集合させた複数の貫通裏面電極を囲む溝を有することを特徴とする請求項12または請求項13に記載のデバイス。
- 基板表面に前記貫通裏面電極と導通するフロントバンプを持つことを特徴とする請求項12から請求項14のいずれかに記載のデバイス。
- 基板表面に前記貫通裏面電極と導通するフロントバンプを持つ請求項12から請求項14のいずれかに記載のデバイスを搭載した基板を積層したデバイス。
- 基板表面に前記貫通裏面電極と導通するフロントバンプを持つ請求項12から請求項14のいずれかに記載のデバイスにおいて、バンプの数が前記貫通裏面電極の数より少ないことを特徴とするデバイス。
- 前記溝の内側部と外側部とが電気絶縁された同一基板上に第1および第2の基板チップを形成した請求項11に記載のデバイスにおいて、それぞれが前記請求項12および13に記載の前記貫通裏面電極を有することを特徴とするデバイス。
- 基板裏面に形成した電極で基板表面のデバイスの電気テストを行うことを特徴とするテスト方法。
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---|---|---|---|---|
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-
2008
- 2008-06-02 JP JP2008144728A patent/JP2009295616A/ja active Pending
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