JP2009290716A - 半導体装置 - Google Patents
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Abstract
【課題】新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる半導体装置を提供する。
【解決手段】nチャネルMOSFET10とnチャネルMOSFET20による直列回路が高電圧端子50とグランド端子51の間に接続され、抵抗55とnチャネルMOSFET30による直列回路の間がnチャネルMOSFET20のゲートに接続されている。nチャネルMOSFET30はゲートが駆動用IC56の出力端子56aに接続され、nチャネルMOSFET40はnチャネルMOSFET10のゲートとグランド端子51の間に接続され、ゲートが抵抗55とnチャネルMOSFET10の間に接続されている。抵抗57がnチャネルMOSFET10のゲートと駆動用IC56の出力端子56aとの間に接続されている。
【選択図】図1
【解決手段】nチャネルMOSFET10とnチャネルMOSFET20による直列回路が高電圧端子50とグランド端子51の間に接続され、抵抗55とnチャネルMOSFET30による直列回路の間がnチャネルMOSFET20のゲートに接続されている。nチャネルMOSFET30はゲートが駆動用IC56の出力端子56aに接続され、nチャネルMOSFET40はnチャネルMOSFET10のゲートとグランド端子51の間に接続され、ゲートが抵抗55とnチャネルMOSFET10の間に接続されている。抵抗57がnチャネルMOSFET10のゲートと駆動用IC56の出力端子56aとの間に接続されている。
【選択図】図1
Description
本発明は、半導体装置に関するものである。
ハイサイドスイッチとローサイドスイッチを備えた半導体装置において貫通電流を防止する技術が各種知られている(例えば特許文献1,2等)。ハイサイドスイッチとローサイドスイッチを備えた半導体装置の一例を図3に示す。
図3において抵抗143とpチャネルMOSFET100とnチャネルMOSFET110と抵抗144の直列回路が高電圧端子141とグランド端子142との間に接続され、両MOSFET100,110間が出力端子145と接続されている。また、pチャネルMOSFET120と抵抗146とnチャネルMOSFET130の直列回路が高電圧端子141とグランド端子142との間に接続されている。さらに、pチャネルMOSFET120と抵抗146との間がpチャネルMOSFET100のゲートと接続され、nチャネルMOSFET130と抵抗146との間がnチャネルMOSFET110のゲートと接続されている。pチャネルMOSFET120のゲートおよびnチャネルMOSFET130のゲートが駆動用IC147と接続されている。
駆動用IC147はMOSFET120,130のゲートに対しハイあるいはローレベルとすることによりMOSFET120,130のうちの一方をオン、他方をオフにしてMOSFET100,110のうちの一方をオン、他方をオフにして出力端子145を高電位あるいはグランド電位にする。
特開平4−362811号公報
特開平7−131317号公報
ところが、スイッチング時にpチャネルMOSFET100とnチャネルMOSFET110が同時にオンして貫通電流が流れる時間が発生してしまう。これを図4のタイムチャートを用いて説明する。
図4において駆動用IC147の出力をt10のタイミングでローレベルからハイレベルに立ち上げると、t11のタイミングでnチャネルMOSFET130がオンするとともにt12のタイミングでpチャネルMOSFET120がオフする。さらに、t13のタイミングでpチャネルMOSFET100がオンするとともにt14のタイミングでnチャネルMOSFET110がオフする。その結果、t15のタイミングで出力端子145がハイ(高電位)になる。一方、駆動用IC147の出力をt16のタイミングでハイレベルからローレベルに立ち下げると、t17のタイミングでpチャネルMOSFET120がオンするとともにt18のタイミングでnチャネルMOSFET130がオフする。さらに、t19のタイミングでnチャネルMOSFET110がオンするとともにt20のタイミングでpチャネルMOSFET100がオフする。その結果、t21のタイミングで出力端子145がグランド電位になる。
ここで、t13〜t14の期間、および、t19〜t20の期間においてpチャネルMOSFET100とnチャネルMOSFET110が同時にオンしてしまう。
本発明は、このような背景の下になされたものであり、その目的は、新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる半導体装置を提供することにある。
本発明は、このような背景の下になされたものであり、その目的は、新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる半導体装置を提供することにある。
請求項1に記載の発明では、高電圧端子と低電圧端子の間において、ハイサイドスイッチ用の第1のnチャネルMOSFETとローサイドスイッチ用の第2のnチャネルMOSFETにより構成され、第1のnチャネルMOSFETと第2のnチャネルMOSFETの間が出力端子と接続された第1の直列回路と、高電圧端子と低電圧端子の間において、高電圧端子側に配置される第1の抵抗と低電圧端子側に配置される第3のトランジスタにより構成され、第1の抵抗と第3のトランジスタの間が前記第2のnチャネルMOSFETのゲートに接続されるとともに第3のトランジスタの制御端子が駆動回路の出力端子に接続された第2の直列回路と、前記第1のnチャネルMOSFETのゲートと低電圧端子の間に接続され、ゲートが前記第1の抵抗と前記第3のトランジスタの間に接続された第4のトランジスタと、前記第1のnチャネルMOSFETのゲートと前記駆動回路の出力端子との間に接続された第2の抵抗と、を備え、前記駆動回路により前記第3のトランジスタをターンオンさせ、当該第3のトランジスタのターンオンに伴い前記第2のnチャネルMOSFETをターンオフさせるとともに前記第4のトランジスタをターンオフさせ、当該第4のトランジスタのターンオフに伴い前記第1のnチャネルMOSFETをターンオンさせ、他方、前記駆動回路により前記第1のnチャネルMOSFETをターンオフさせるとともに前記第3のトランジスタをターンオフさせ、当該第3のトランジスタのターンオフに伴い前記第4のトランジスタおよび前記第2のnチャネルMOSFETをターンオンさせるようにしたことを要旨とする。
これにより、駆動回路により第3のトランジスタをターンオンさせ、第3のトランジスタのターンオンに伴い第2のnチャネルMOSFETをターンオフさせるとともに第4のトランジスタをターンオフさせ、第4のトランジスタのターンオフに伴い第1のnチャネルMOSFETをターンオンさせ、他方、駆動回路により第1のnチャネルMOSFETをターンオフさせるとともに第3のトランジスタをターンオフさせ、第3のトランジスタのターンオフに伴い第4のトランジスタおよび第2のnチャネルMOSFETをターンオンさせる。
その結果、第1の直列回路におけるハイサイドスイッチ用の第1のnチャネルMOSFETとローサイドスイッチ用の第2のnチャネルMOSFETを交互にオンさせる際において、両方のMOSFETが同時にオンすることがない。
よって、ハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる。
請求項2に記載の発明では、請求項1に記載の半導体装置において前記第1のnチャネルMOSFETのゲートと前記駆動回路の出力端子との間において、アノードが第1のnチャネルMOSFETのゲート側となると共にカソードが駆動回路の出力端子側となるように接続されたダイオードを、更に備えた。
これにより、第1のnチャネルMOSFETにおけるゲート・ソース間の電荷をより速く抜くことができる。
請求項3に記載のように、請求項1または2に記載の半導体装置において前記第3のトランジスタおよび第4のトランジスタは共にnチャネルMOSFETである。
請求項3に記載のように、請求項1または2に記載の半導体装置において前記第3のトランジスタおよび第4のトランジスタは共にnチャネルMOSFETである。
これにより、4つのトランジスタを全てnチャネルMOSFETにすることにより、部品(トランジスタ)の種類が少なくてすむ。
本発明によれば、ハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる。
以下、本発明を具体化した一実施形態を図面に従って説明する。
図1には、本実施形態における半導体装置の回路構成を示す。本実施形態ではゲートドライブ回路に適用している。即ち、出力端子54にパワーMOSFETあるいはIGBTのゲートが接続され、このパワーMOSFETあるいはIGBTはインバータの上アームや下アームを構成している。ハイサイドスイッチ用のnチャネルMOSFET10とローサイドスイッチ用のnチャネルMOSFET20が交互にオンする。これによって、抵抗52により調整された電流が出力端子54から、インバータのアームを構成するパワーMOSFETあるいはIGBTのゲートに供給され、また、インバータのアームを構成するパワーMOSFETあるいはIGBTのゲートから、出力端子54を通して抵抗53により調整された電流がグランド端子51に流れる。
図1には、本実施形態における半導体装置の回路構成を示す。本実施形態ではゲートドライブ回路に適用している。即ち、出力端子54にパワーMOSFETあるいはIGBTのゲートが接続され、このパワーMOSFETあるいはIGBTはインバータの上アームや下アームを構成している。ハイサイドスイッチ用のnチャネルMOSFET10とローサイドスイッチ用のnチャネルMOSFET20が交互にオンする。これによって、抵抗52により調整された電流が出力端子54から、インバータのアームを構成するパワーMOSFETあるいはIGBTのゲートに供給され、また、インバータのアームを構成するパワーMOSFETあるいはIGBTのゲートから、出力端子54を通して抵抗53により調整された電流がグランド端子51に流れる。
図1において、高電圧端子50と、低電圧端子としてのグランド端子51の間において、ハイサイドスイッチ用のnチャネルMOSFET10と抵抗52とローサイドスイッチ用のnチャネルMOSFET20と抵抗53からなる第1の直列回路が設けられている。抵抗52とnチャネルMOSFET20の間、即ち、nチャネルMOSFET10とnチャネルMOSFET20の間が出力端子54と接続されている。高電圧端子50は本実施形態では15ボルトである。
高電圧端子50とグランド端子51の間において、高電圧端子50側に配置される抵抗55とグランド端子51側に配置されるnチャネルMOSFET30により構成された第2の直列回路が設けられている。抵抗55とnチャネルMOSFET30の間がnチャネルMOSFET20のゲートに接続されている。また、nチャネルMOSFET30のゲート(制御端子)が、駆動回路としての駆動用IC56の出力端子56aに接続されている。さらに、nチャネルMOSFET30のゲートとグランド端子51との間はプルダウン抵抗59を介して接続されている。
nチャネルMOSFET40が、nチャネルMOSFET10のゲートとグランド端子51の間に接続されている。nチャネルMOSFET40のゲートが抵抗55とnチャネルMOSFET30の間に接続されている。
nチャネルMOSFET10のゲートと、駆動用IC56の出力端子56aとが抵抗57を介して接続されている。また、nチャネルMOSFET10のゲートと、駆動用IC56の出力端子56aとがダイオード58を介して接続されている。ダイオード58は、アノードがnチャネルMOSFET10のゲート側となると共にカソードが駆動用IC56の出力端子56a側となるように接続されている。駆動用IC56は、高電圧端子50およびグランド端子51と接続されている。
本実施形態においては、nチャネルMOSFET10により第1のnチャネルMOSFETが、nチャネルMOSFET20により第2のnチャネルMOSFETが、nチャネルMOSFET30により第3のトランジスタが、nチャネルMOSFET40により第4のトランジスタが、それぞれ構成されている。また、抵抗55により第1の抵抗が、抵抗57により第2の抵抗が、それぞれ構成されている。
次に、このように構成した半導体装置の作用を、図2のタイムチャートを用いて説明する。
図2のt1以前においては駆動用IC56の出力端子56aがローレベルである。このとき、nチャネルMOSFET30がオフ、nチャネルMOSFET40がオン、nチャネルMOSFET10がオフ、nチャネルMOSFET20がオンとなり、出力端子54はローレベル、即ち、グランド電位となっている。
図2のt1以前においては駆動用IC56の出力端子56aがローレベルである。このとき、nチャネルMOSFET30がオフ、nチャネルMOSFET40がオン、nチャネルMOSFET10がオフ、nチャネルMOSFET20がオンとなり、出力端子54はローレベル、即ち、グランド電位となっている。
この状態から、図2のt1のタイミングで駆動用IC56の出力端子56aがそれまでのローレベルからハイレベルに切り替わると、次のように動作する。
まず、t2のタイミングでnチャネルMOSFET30がオンし、これに伴ってt3のタイミングでnチャネルMOSFET20およびnチャネルMOSFET40がオフする。その後、駆動用IC56の出力がt1のタイミングでハイレベルになった後において抵抗57により遅れたt4のタイミングでnチャネルMOSFET10のゲート・ソース間が充電されてオンする。このとき、抵抗57はt3からt4にかけてのnチャネルMOSFET10のターンオン時間を決めると共に、t2からt3の間にnチャネルMOSFET40に流れる電流を制限する役割をもつ。
まず、t2のタイミングでnチャネルMOSFET30がオンし、これに伴ってt3のタイミングでnチャネルMOSFET20およびnチャネルMOSFET40がオフする。その後、駆動用IC56の出力がt1のタイミングでハイレベルになった後において抵抗57により遅れたt4のタイミングでnチャネルMOSFET10のゲート・ソース間が充電されてオンする。このとき、抵抗57はt3からt4にかけてのnチャネルMOSFET10のターンオン時間を決めると共に、t2からt3の間にnチャネルMOSFET40に流れる電流を制限する役割をもつ。
その結果、t5のタイミングで出力端子54はハイレベル、即ち、高電圧電位に切り替わる。
このようにして、駆動用IC56によりnチャネルMOSFET30をターンオンさせ、nチャネルMOSFET30のターンオンに伴いnチャネルMOSFET20をターンオフさせるとともにnチャネルMOSFET40をターンオフさせ、nチャネルMOSFET40のターンオフに伴いnチャネルMOSFET10をターンオンさせる。
このようにして、駆動用IC56によりnチャネルMOSFET30をターンオンさせ、nチャネルMOSFET30のターンオンに伴いnチャネルMOSFET20をターンオフさせるとともにnチャネルMOSFET40をターンオフさせ、nチャネルMOSFET40のターンオフに伴いnチャネルMOSFET10をターンオンさせる。
このような順序で動作し、nチャネルMOSFET10とnチャネルMOSFET20は同時にオンすることはなく、貫通電流は流れない。具体的には、図2においてnチャネルMOSFET20がt3のタイミングでオフし、時間τが経過した後のt4のタイミングでnチャネルMOSFET10がオンして貫通電流が流れることはない。
図2のt5以後においては駆動用IC56の出力端子56aがハイレベルである。このとき、nチャネルMOSFET30がオン、nチャネルMOSFET40がオフ、nチャネルMOSFET10がオン、nチャネルMOSFET20がオフとなり、出力端子54はハイレベル(高電圧電位)となっている。
この状態から、図2のt6のタイミングで駆動用IC56の出力端子56aがそれまでのハイレベルからローレベルに切り替わると、次のように動作する。
まず、t7のタイミングでnチャネルMOSFET10およびnチャネルMOSFET30がオフし、これに伴ってt8のタイミングでnチャネルMOSFET40およびnチャネルMOSFET20がオンする。その結果、t9のタイミングで出力端子54はローレベル、即ち、グランド電位に切り替わる。
まず、t7のタイミングでnチャネルMOSFET10およびnチャネルMOSFET30がオフし、これに伴ってt8のタイミングでnチャネルMOSFET40およびnチャネルMOSFET20がオンする。その結果、t9のタイミングで出力端子54はローレベル、即ち、グランド電位に切り替わる。
ここで、nチャネルMOSFET10はゲートがダイオード58を介して駆動用IC56の出力端子56aに接続されているので、nチャネルMOSFET10のターンオフの際にnチャネルMOSFET10のゲート・ソース間の電荷がダイオード58→駆動用IC56→グランド端子51へと抜かれる。
このようにして、駆動用IC56によりnチャネルMOSFET10をターンオフさせるとともにnチャネルMOSFET30をターンオフさせ、nチャネルMOSFET30のターンオフに伴いnチャネルMOSFET40およびnチャネルMOSFET20をターンオンさせる。
このような順序で動作し、nチャネルMOSFET10とnチャネルMOSFET20は同時にオンすることはなく、貫通電流は流れない。具体的には、図2においてnチャネルMOSFET10がt7のタイミングでオフし、時間τが経過した後のt8のタイミングでnチャネルMOSFET20がオンして貫通電流が流れることはない。
また、ダイオード58により、nチャネルMOSFET10におけるゲート・ソース間の電荷をより速く抜くことができる。
上記実施形態によれば、以下のような効果を得ることができる。
上記実施形態によれば、以下のような効果を得ることができる。
(1)ハイサイドスイッチとしてnチャネルMOSFET10を用いるとともにローサイドスイッチとしてnチャネルMOSFET20を用いた。また、抵抗55とnチャネルMOSFET30との直列回路における抵抗55とnチャネルMOSFET30の間をnチャネルMOSFET20のゲートに接続するとともにnチャネルMOSFET30のゲートを駆動用IC56の出力端子56aに接続した。さらに、nチャネルMOSFET10のゲートとグランド端子51の間に接続したnチャネルMOSFET40のゲートを抵抗55とnチャネルMOSFET30の間に接続した。また、nチャネルMOSFET10のゲートと駆動用IC56の出力端子56aとを抵抗57を介して接続した。よって、nチャネルMOSFET10とnチャネルMOSFET20を交互にオンさせる際において、ハイサイドスイッチ(10)とローサイドスイッチ(20)が同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてnチャネルMOSFETを使用することができる。nチャネルMOSFETはpチャネルMOSFETに比べて種類が多く、使い勝手がよい。
(2)nチャネルMOSFET10のゲートと駆動用IC56の出力端子56aとの間において、アノードがnチャネルMOSFET10のゲート側となると共にカソードが駆動用IC56の出力端子56a側となるように接続されたダイオード58を、更に備えた。これにより、nチャネルMOSFET10におけるゲート・ソース間の電荷をより速く抜くことができる。
(3)トランジスタ30およびトランジスタ40は共にnチャネルMOSFETである。これにより、4つのトランジスタ10,20,30,40を全てnチャネルMOSFETにすることにより、部品(トランジスタ)の種類が少なくてすむ。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・トランジスタ30およびトランジスタ40は共にnチャネルMOSFETであったが、npnトランジスタを用いてもよい。
・トランジスタ30およびトランジスタ40は共にnチャネルMOSFETであったが、npnトランジスタを用いてもよい。
・nチャネルMOSFET30のゲートとグランド端子51との間を抵抗59を介して接続したが、これを行わないようにしてもよい。
・nチャネルMOSFET10のゲートと駆動用IC56の出力端子56a間をダイオード58を介して接続したが、これを行わないようにしてもよい。この場合、抵抗57を介してnチャネルMOSFET10のゲート・ソース間の電荷を駆動用IC56を通してグランド端子51に抜くことになる。
・nチャネルMOSFET10のゲートと駆動用IC56の出力端子56a間をダイオード58を介して接続したが、これを行わないようにしてもよい。この場合、抵抗57を介してnチャネルMOSFET10のゲート・ソース間の電荷を駆動用IC56を通してグランド端子51に抜くことになる。
・グランド端子51を用いたが高電圧端子50との間に所定の電位差が生じるならばグランド端子以外の低電圧端子を用いてもよい。
・本実施形態ではゲートドライブ回路(出力端子54にパワーMOSFETあるいはIGBTのゲートが接続されている場合)に適用したが、これに限ることなく、他の装置、例えば、直流モータの駆動装置に適用してもよい。つまり、出力端子54にモータコイルが接続され、負荷であるモータコイルに電流を流す装置に適用してもよい。
・本実施形態ではゲートドライブ回路(出力端子54にパワーMOSFETあるいはIGBTのゲートが接続されている場合)に適用したが、これに限ることなく、他の装置、例えば、直流モータの駆動装置に適用してもよい。つまり、出力端子54にモータコイルが接続され、負荷であるモータコイルに電流を流す装置に適用してもよい。
・図1の抵抗52,53はゲートドライブ回路における電流調整用の抵抗であり、この抵抗52,53は無くてもよい。要は、第1の直列回路は、nチャネルMOSFET10とnチャネルMOSFET20を用いて構成されていればよい。
10…nチャネルMOSFET、20…nチャネルMOSFET、30…nチャネルMOSFET、40…nチャネルMOSFET、50…高電圧端子、51…グランド端子、54…出力端子、55…抵抗、56…駆動用IC、56a…駆動用ICの出力端子、57…抵抗、58…ダイオード。
Claims (3)
- 高電圧端子と低電圧端子の間において、ハイサイドスイッチ用の第1のnチャネルMOSFETとローサイドスイッチ用の第2のnチャネルMOSFETにより構成され、第1のnチャネルMOSFETと第2のnチャネルMOSFETの間が出力端子と接続された第1の直列回路と、
高電圧端子と低電圧端子の間において、高電圧端子側に配置される第1の抵抗と低電圧端子側に配置される第3のトランジスタにより構成され、第1の抵抗と第3のトランジスタの間が前記第2のnチャネルMOSFETのゲートに接続されるとともに第3のトランジスタの制御端子が駆動回路の出力端子に接続された第2の直列回路と、
前記第1のnチャネルMOSFETのゲートと低電圧端子の間に接続され、ゲートが前記第1の抵抗と前記第3のトランジスタの間に接続された第4のトランジスタと、
前記第1のnチャネルMOSFETのゲートと前記駆動回路の出力端子との間に接続された第2の抵抗と、
を備え、
前記駆動回路により前記第3のトランジスタをターンオンさせ、当該第3のトランジスタのターンオンに伴い前記第2のnチャネルMOSFETをターンオフさせるとともに前記第4のトランジスタをターンオフさせ、当該第4のトランジスタのターンオフに伴い前記第1のnチャネルMOSFETをターンオンさせ、他方、前記駆動回路により前記第1のnチャネルMOSFETをターンオフさせるとともに前記第3のトランジスタをターンオフさせ、当該第3のトランジスタのターンオフに伴い前記第4のトランジスタおよび前記第2のnチャネルMOSFETをターンオンさせるようにした
ことを特徴とする半導体装置。 - 前記第1のnチャネルMOSFETのゲートと前記駆動回路の出力端子との間において、アノードが第1のnチャネルMOSFETのゲート側となると共にカソードが駆動回路の出力端子側となるように接続されたダイオードを、更に備えたことを特徴とする請求項1に記載の半導体装置。
- 前記第3のトランジスタおよび第4のトランジスタは共にnチャネルMOSFETであることを特徴とする請求項1または2に記載の半導体装置。
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