JP2009288978A - Multiple interrupt processor - Google Patents

Multiple interrupt processor Download PDF

Info

Publication number
JP2009288978A
JP2009288978A JP2008140049A JP2008140049A JP2009288978A JP 2009288978 A JP2009288978 A JP 2009288978A JP 2008140049 A JP2008140049 A JP 2008140049A JP 2008140049 A JP2008140049 A JP 2008140049A JP 2009288978 A JP2009288978 A JP 2009288978A
Authority
JP
Japan
Prior art keywords
interrupt
interrupt processing
processing program
cpu core
factor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008140049A
Other languages
Japanese (ja)
Inventor
Yuji Kubo
悠司 久保
Teiji Fukubeyama
禎治 福戸山
Taiichiro Sakaguchi
泰一郎 坂口
Yutaka Watanabe
裕 渡辺
Mitsuhiro Matsumoto
光弘 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2008140049A priority Critical patent/JP2009288978A/en
Publication of JP2009288978A publication Critical patent/JP2009288978A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Executing Machine-Instructions (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To make a CPU core execute interrupt processing without damaging real time property in a multiple interrupt processor for multiplexing a plurality of interrupt signals, and for notifying the CUP core. <P>SOLUTION: When interrupt due to another interrupt factor is generated on the way of executing an interrupt processing program by a CPU core 6, an interrupt processing part 11 converts a return instruction to be output when the interrupt processing program under execution is ended into a branch instruction, and outputs it to the CPU core 6. The CPU core 6 executes the interrupt processing program corresponding to the other interrupt factor generated while the interrupt processing program is being executed without returning normal processing by executing a branch instruction. Meanwhile, when any interrupt due to the other interrupt factor is not generated during the output of the return instruction, the interrupt processing part 11 outputs a return instruction to the CPU core 6. The CPU core 6 returns to the normal processing by executing the return instruction. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、複数の割り込み信号を多重してＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）コアに通知する多重割り込み処理装置に関する。   The present invention relates to a multiple interrupt processing device for multiplexing a plurality of interrupt signals and notifying a CPU (Central Processing Unit) core.

従来、割り込み処理中の多重割り込み要求を処理可能な割り込み信号生成装置が公知である。この割り込み信号生成装置は、割り込み要因を緊急度等に応じてグループ化し、グループ単位で所定の割り込み信号を出力する。また、割り込み信号生成装置は、割り込み処理中は割り込み信号の出力を制限するとともに、割り込み処理中に割り込み処理要求があったときにはそれを記憶しておき、現在の割り込み処理の終了後に記憶した割り込み処理を実行する（例えば、特許文献１参照。）。   Conventionally, an interrupt signal generation device capable of processing a multiple interrupt request during interrupt processing is known. This interrupt signal generation device groups interrupt factors according to the degree of urgency and outputs a predetermined interrupt signal in units of groups. In addition, the interrupt signal generator limits the output of interrupt signals during interrupt processing, stores the interrupt processing request during interrupt processing, and stores the interrupt processing stored after the end of the current interrupt processing. (For example, refer to Patent Document 1).

特開２００２−５５８３０号公報JP 2002-55830 A

しかしながら、前記特許文献１に開示された割り込み信号生成装置では、割り込み処理中に同一グループの別要因の割り込みが発生した場合には、その割り込みを記憶しておき、実行中の割り込み処理が終了して通常処理に戻った後に、再度割り込みが発生する。そのため、割り込みの発生と同時に割り込み処理を実行するというリアルタイム性が損なわれるという問題点がある。   However, in the interrupt signal generation device disclosed in Patent Document 1, when an interrupt of another factor of the same group occurs during interrupt processing, the interrupt is stored, and the interrupt processing being executed is completed. After returning to normal processing, an interrupt occurs again. For this reason, there is a problem that the real-time property of executing interrupt processing at the same time as the occurrence of an interrupt is impaired.

この発明は、上述した従来技術による問題点を解消するため、リアルタイム性を損なわずにＣＰＵコアに割り込み処理を実行させることができる多重割り込み処理装置を提供することを目的とする。   An object of the present invention is to provide a multiple interrupt processing apparatus capable of causing a CPU core to execute interrupt processing without impairing real-time performance in order to solve the above-described problems caused by the prior art.

上述した課題を解決し、目的を達成するため、この多重割り込み処理装置は、次のようなリターン検出部を備えることを要件とする。リターン検出部は、割り込み処理から通常処理に戻る際にメモリから読み出されるリターン命令を検出する。リターン検出部は、リターン命令を検出した場合、他の割り込み要因による割り込みが発生していれば、そのリターン命令を、その他の割り込み要因に対応する割り込み処理プログラムへ分岐する分岐命令に変換する。そして、リターン検出部は、その分岐命令をＣＰＵコアへ出力する。   In order to solve the above-described problems and achieve the object, this multiple interrupt processing apparatus is required to include the following return detection unit. The return detection unit detects a return instruction read from the memory when returning from the interrupt process to the normal process. When a return instruction is detected, the return detection unit converts the return instruction into a branch instruction that branches to an interrupt processing program corresponding to another interrupt factor if an interrupt due to another interrupt factor has occurred. Then, the return detection unit outputs the branch instruction to the CPU core.

また、多重割り込み処理装置は、アドレス変換部をさらに備えていてもよい。アドレス変換部は、割り込み発生時に、ＣＰＵコアがアクセスするアドレス空間を、割り込み要因に対応する割り込み処理プログラムのアドレス空間に変換する。   The multiple interrupt processing device may further include an address conversion unit. The address conversion unit converts the address space accessed by the CPU core into the address space of the interrupt processing program corresponding to the interrupt factor when an interrupt occurs.

また、多重割り込み処理装置は、割り込み検出部をさらに備えていてもよい。割り込み検出部は、割り込み要因による割り込み発生時に出力される複数の割り込み信号に基づいて、割り込みが発生したことをリターン検出部へ通知する。また、割り込み検出部は、割り込みを発生させた割り込み要因をアドレス変換部へ通知する。   The multiple interrupt processing device may further include an interrupt detection unit. The interrupt detection unit notifies the return detection unit that an interrupt has occurred based on a plurality of interrupt signals output when an interrupt due to an interrupt factor occurs. The interrupt detection unit notifies the address conversion unit of the interrupt factor that caused the interrupt.

また、多重割り込み処理装置は、複数の割り込み要因のそれぞれに対応する割り込み処理プログラムを格納するメモリをさらに備えていてもよい。このメモリにおいて、各割り込み処理プログラムの格納領域のサイズが同じであるとよい。   The multiple interrupt processing device may further include a memory for storing an interrupt processing program corresponding to each of a plurality of interrupt factors. In this memory, the size of the storage area of each interrupt processing program may be the same.

また、多重割り込み処理装置において、アドレス変換部を次のようにしてもよい。例えば、アドレス変換部は、各割り込み処理プログラムの格納領域のうちのいずれか一つ、例えば前記メモリの先頭に格納されている割り込み処理プログラムの格納領域に対応するベースアドレスと、割り込み検出部から通知される割り込み要因と、割り込み処理プログラムの格納領域のサイズに基づいて、各割り込み処理プログラムの格納領域に対応するベースアドレスを割り出すようにしてもよい。   In the multiple interrupt processing apparatus, the address conversion unit may be configured as follows. For example, the address conversion unit notifies from one of the interrupt processing program storage areas, for example, the base address corresponding to the storage area of the interrupt processing program stored at the top of the memory, and the interrupt detection unit. The base address corresponding to each interrupt processing program storage area may be determined based on the interrupt factor to be generated and the size of the interrupt processing program storage area.

この多重割り込み処理装置によれば、実行中の割り込み処理プログラムのリターン命令が、その割り込み処理プログラムの実行中に発生した他の割り込み要因に対応する割り込み処理プログラムへ分岐する分岐命令に変換されるので、実行中の割り込み処理プログラムの終了時に、通常処理に戻らずに、連続して次の割り込み処理プログラムが実行される。   According to this multiple interrupt processing device, the return instruction of the interrupt processing program being executed is converted into a branch instruction that branches to an interrupt processing program corresponding to another interrupt factor that occurred during the execution of the interrupt processing program. At the end of the interrupt processing program being executed, the next interrupt processing program is continuously executed without returning to the normal processing.

この多重割り込み処理装置によれば、リアルタイム性を損なわずにＣＰＵコアに割り込み処理を実行させることができるという効果を奏する。   According to this multiple interrupt processing device, there is an effect that the CPU core can execute interrupt processing without impairing real-time performance.

以下に添付図面を参照して、この多重割り込み処理装置の好適な実施の形態を詳細に説明する。   Exemplary embodiments of the multiple interrupt processing device will be described below in detail with reference to the accompanying drawings.

（概略）
図１は、実施の形態にかかる多重割り込み処理装置の構成を示すブロック図である。図１に示すように、多重割り込み処理装置１は、ＣＰＵコア６が割り込み処理プログラムを実行している途中で、他の割り込み要因が発生した場合、実行中の割り込み処理プログラムの終了時に出力されるリターン命令を分岐命令に変換してＣＰＵコア６に出力する。ＣＰＵコア６は、その分岐命令を実行することによって、通常処理に戻ることなく、割り込み処理プログラムの実行中に発生した他の割り込み要因に対応する割り込み処理プログラムを実行する。一方、多重割り込み処理装置１は、リターン命令の出力時に他の割り込み要因からの割り込みが発生していない場合、ＣＰＵコア６にリターン命令を出力する。ＣＰＵコア６は、そのリターン命令を実行して通常処理に戻る。 (Outline)
FIG. 1 is a block diagram illustrating a configuration of a multiple interrupt processing apparatus according to an embodiment. As shown in FIG. 1, in the multiple interrupt processing device 1, if another interrupt factor occurs while the CPU core 6 is executing an interrupt processing program, the multiple interrupt processing device 1 is output at the end of the interrupt processing program being executed. The return instruction is converted into a branch instruction and output to the CPU core 6. By executing the branch instruction, the CPU core 6 executes an interrupt processing program corresponding to another interrupt factor generated during the execution of the interrupt processing program without returning to the normal processing. On the other hand, the multiple interrupt processing device 1 outputs a return command to the CPU core 6 when no interrupt from another interrupt factor occurs when the return command is output. The CPU core 6 executes the return instruction and returns to normal processing.

（全体の構成）
多重割り込み処理装置１は、割り込み処理部１１および外部メモリ１２を備えている。割り込み処理部１１は、割り込み検出部２１、アドレスレジスタ２２、アドレス変換部２３およびリターン検出部２４を備えている。割り込み処理部１１には、例えば周辺機器としてペリフェラルＡ２、ペリフェラルＢ３、ペリフェラルＣ４およびペリフェラルＤ５が接続される。このように、同じ名称の機能部や装置などの構成については、名称の末尾に大文字のアルファベット（Ａ、Ｂ、Ｃなど）を付して区別する。また、多重割り込み処理装置１は、ＣＰＵコア６に接続される。 (Overall configuration)
The multiple interrupt processing device 1 includes an interrupt processing unit 11 and an external memory 12. The interrupt processing unit 11 includes an interrupt detection unit 21, an address register 22, an address conversion unit 23, and a return detection unit 24. For example, peripheral A2, peripheral B3, peripheral C4, and peripheral D5 are connected to the interrupt processing unit 11 as peripheral devices. As described above, configurations of functional units and devices having the same name are distinguished by attaching an uppercase alphabet (A, B, C, etc.) to the end of the name. The multiple interrupt processing device 1 is connected to the CPU core 6.

外部メモリ１２は、ペリフェラルＡ２、ペリフェラルＢ３、ペリフェラルＣ４およびペリフェラルＤ５からの割り込み発生時にそれぞれ実行される割り込み処理プログラムＡ、割り込み処理プログラムＢ、割り込み処理プログラムＣおよび割り込み処理プログラムＤを格納している。各割り込み処理プログラムの格納領域３１，３２，３３，３４は、実際のプログラムサイズに関係なく、同じサイズに固定されている。なお、多重割り込み処理装置１に接続される周辺機器の数および割り込み処理プログラムの数は、４個に限らない。   The external memory 12 stores an interrupt processing program A, an interrupt processing program B, an interrupt processing program C, and an interrupt processing program D that are executed when an interrupt is generated from the peripheral A2, the peripheral B3, the peripheral C4, and the peripheral D5, respectively. The storage areas 31, 32, 33, and 34 for each interrupt processing program are fixed to the same size regardless of the actual program size. The number of peripheral devices connected to the multiple interrupt processing device 1 and the number of interrupt processing programs are not limited to four.

割り込み検出部２１は、ペリフェラルＡ２、ペリフェラルＢ３、ペリフェラルＣ４およびペリフェラルＤ５からそれぞれＰ１、Ｐ２、Ｐ３およびＰ４の割り込み信号を受信し、各ペリフェラルからの割り込みの発生を検出する。割り込み検出部２１は、いずれかのペリフェラルからの割り込み発生を検出すると、割り込み発生信号（図１では、発生信号）を出力してＣＰＵコア６およびリターン検出部２４に多重割り込みの発生を通知する。また、割り込み検出部２１は、割り込み発生を検出すると、アドレス変換部２３に、割り込みの発生元であるペリフェラルに対応する割り込み要因番号（図１では、要因番号）を通知する。割り込み検出部２１の構成については、後述する。   The interrupt detection unit 21 receives the interrupt signals P1, P2, P3, and P4 from the peripheral A2, the peripheral B3, the peripheral C4, and the peripheral D5, respectively, and detects the occurrence of an interrupt from each peripheral. When detecting the occurrence of an interrupt from one of the peripherals, the interrupt detection unit 21 outputs an interrupt generation signal (a generation signal in FIG. 1) to notify the CPU core 6 and the return detection unit 24 of the occurrence of multiple interrupts. Further, when detecting the occurrence of an interrupt, the interrupt detection unit 21 notifies the address conversion unit 23 of an interrupt factor number (a factor number in FIG. 1) corresponding to the peripheral that is the source of the interrupt. The configuration of the interrupt detection unit 21 will be described later.

アドレスレジスタ２２は、外部メモリ１２に格納されている全割り込み処理プログラムのうち、基準となる割り込み処理プログラムの先頭アドレスの値を格納している。例えば、図１に示す例では、割り込み処理プログラムＡの格納領域３１の先頭アドレスの値がアドレスレジスタ２２に格納されている。   The address register 22 stores the value of the start address of the interrupt processing program serving as a reference among all the interrupt processing programs stored in the external memory 12. For example, in the example shown in FIG. 1, the value of the start address of the storage area 31 of the interrupt processing program A is stored in the address register 22.

アドレス変換部２３は、割り込み検出部２１から通知される割り込み要因番号とアドレスレジスタ２２の先頭アドレスの値に基づいて、外部メモリ１２の、発生した割り込みに対応する割り込み処理プログラムが格納されたアドレス空間がＣＰＵコア６から見えるように、スイッチングを行なう。例えば、割り込みの発生元がペリフェラルＡ２である場合、アドレス変換部２３は、所定のアドレス空間の領域（仮想領域）２５のアドレス空間を割り込み処理プログラムＡの格納領域３１のアドレス空間に変換する。割り込みの発生元がペリフェラルＢ３、ペリフェラルＣ４またはペリフェラルＤ５である場合も同様である。   Based on the interrupt factor number notified from the interrupt detection unit 21 and the value of the start address of the address register 22, the address conversion unit 23 is an address space in which an interrupt processing program corresponding to the generated interrupt is stored in the external memory 12. Is switched so that can be seen from the CPU core 6. For example, when the interrupt source is the peripheral A 2, the address conversion unit 23 converts the address space of a predetermined address space area (virtual area) 25 into the address space of the storage area 31 of the interrupt processing program A. The same applies when the interrupt source is the peripheral B3, the peripheral C4, or the peripheral D5.

従って、いずれのペリフェラルから割り込みが発生しても、ＣＰＵコア６は、仮想領域２５にアクセスすることによって、対応する割り込み処理プログラムの格納領域にアクセすることができる。上述したように、各割り込み処理プログラムの格納領域３１，３２，３３，３４が同じサイズであるので、アドレス変換部２３は、その固定サイズとアドレスレジスタ２２の先頭アドレスの値と割り込み要因番号から、該当する割り込み処理プログラムの格納領域のアドレス空間を特定することができる。詳細には、先頭アドレスの値と割り込み要因番号から生成されるベースアドレスと、ＣＰＵコア６から通知されるオフセットアドレスに基づいて、割り込み処理プログラムの格納領域のアドレス空間が特定される。アドレス変換部２３の構成については、後述する。   Therefore, even if an interrupt occurs from any peripheral, the CPU core 6 can access the storage area of the corresponding interrupt processing program by accessing the virtual area 25. As described above, since the storage areas 31, 32, 33, and 34 of the interrupt processing programs have the same size, the address conversion unit 23 calculates the fixed size, the value of the start address of the address register 22, and the interrupt factor number. The address space of the storage area of the corresponding interrupt processing program can be specified. Specifically, the address space of the storage area of the interrupt processing program is specified based on the base address generated from the value of the head address and the interrupt factor number and the offset address notified from the CPU core 6. The configuration of the address conversion unit 23 will be described later.

リターン検出部２４は、外部メモリ１２から読み出された命令コードのデータを受け取り、そのデータがリターン命令のコードであるか否かを検出する。リターン検出部２４は、リターン命令のコードを受け取ると、別の割り込み要因によって割り込み検出部２１から割り込み発生信号が出力されているか否かを調べる。割り込み発生信号が出力されていない場合、すなわち別の割り込み要因による割り込みが発生していない場合、リターン検出部２４は、ＣＰＵコア６にリターン命令のコードをそのまま出力する。   The return detection unit 24 receives the data of the instruction code read from the external memory 12, and detects whether the data is the code of the return instruction. When the return detection unit 24 receives the code of the return instruction, the return detection unit 24 checks whether an interrupt generation signal is output from the interrupt detection unit 21 due to another interrupt factor. When the interrupt generation signal is not output, that is, when an interrupt due to another interrupt factor is not generated, the return detection unit 24 outputs the code of the return instruction to the CPU core 6 as it is.

一方、別の割り込み要因による割り込みが発生している場合、リターン検出部２４は、リターン命令のコードを前記仮想領域２５の先頭に分岐する分岐命令のコードに変更して、ＣＰＵコア６に出力する。また、別の割り込み要因による割り込みが発生している場合、リターン検出部２４は、アドレス変換部２３にリターン命令検出信号（図１では、リターン検出信号）を出力する。このリターン命令検出信号は、アドレス変換部２３がアドレス変換を行うか否かを制御する信号である。リターン検出部２４の構成については、後述する。   On the other hand, when an interrupt due to another interrupt factor has occurred, the return detection unit 24 changes the code of the return instruction to the code of the branch instruction that branches to the head of the virtual area 25 and outputs it to the CPU core 6. . When an interrupt due to another interrupt factor has occurred, the return detection unit 24 outputs a return command detection signal (return detection signal in FIG. 1) to the address conversion unit 23. This return instruction detection signal is a signal for controlling whether or not the address conversion unit 23 performs address conversion. The configuration of the return detection unit 24 will be described later.

ＣＰＵコア６は、リターン検出部２４から前記分岐命令のコードを受け取ると、その分岐命令を実行する。それによって、ＣＰＵコア６は、通常処理に戻ることなく、仮想領域２５に見える次の割り込み処理プログラムを実行する。一方、ＣＰＵコア６は、リターン検出部２４からリターン命令のコードを受け取ると、そのリターン命令を実行して通常処理に戻る。   When the CPU core 6 receives the code of the branch instruction from the return detection unit 24, the CPU core 6 executes the branch instruction. Thereby, the CPU core 6 executes the next interrupt processing program visible in the virtual area 25 without returning to the normal processing. On the other hand, when the CPU core 6 receives the code of the return instruction from the return detection unit 24, the CPU core 6 executes the return instruction and returns to the normal processing.

（割り込み検出部の構成）
図２は、割り込み検出部の構成を示すブロック図である。図２に示すように、割り込み検出部２１は、オア（ＯＲ）回路４１およびデコーダ４２を備えている。オア回路４１は、ペリフェラルＡ２からの割り込み信号Ｐ１、ペリフェラルＢ３からの割り込み信号Ｐ２、ペリフェラルＣ４からの割り込み信号Ｐ３およびペリフェラルＤ５からの割り込み信号Ｐ４を入力とし、これらの論理和を割り込み発生信号として出力する。デコーダ４２は、ペリフェラルＡ２からの割り込み信号Ｐ１、ペリフェラルＢ３からの割り込み信号Ｐ２、ペリフェラルＣ４からの割り込み信号Ｐ３およびペリフェラルＤ５からの割り込み信号Ｐ４を入力とし、これらをデコードして割り込み要因番号を出力する。割り込み要因番号は、例えば図２に［１：０］で示すように、２ビットのデータである。 (Configuration of interrupt detection unit)
FIG. 2 is a block diagram illustrating a configuration of the interrupt detection unit. As shown in FIG. 2, the interrupt detection unit 21 includes an OR circuit 41 and a decoder 42. The OR circuit 41 receives the interrupt signal P1 from the peripheral A2, the interrupt signal P2 from the peripheral B3, the interrupt signal P3 from the peripheral C4, and the interrupt signal P4 from the peripheral D5, and outputs the logical sum of these as an interrupt generation signal. To do. The decoder 42 receives the interrupt signal P1 from the peripheral A2, the interrupt signal P2 from the peripheral B3, the interrupt signal P3 from the peripheral C4, and the interrupt signal P4 from the peripheral D5, decodes them, and outputs an interrupt factor number. . The interrupt factor number is 2-bit data, for example, as shown by [1: 0] in FIG.

（アドレス変換部の構成）
図３は、アドレス変換部の構成を示すブロック図である。図３に示すように、アドレス変換部２３は、ベースアドレス生成部５１および生成部５２を備えている。ベースアドレス生成部５１は、マルチプレクサＡ（ＭＵＸ＿Ａ）５３およびルックアップテーブル（ＬＵＴ）５４を備えている。生成部５２は、マルチプレクサＢ（ＭＵＸ＿Ｂ）５５を備えている。 (Configuration of address converter)
FIG. 3 is a block diagram illustrating a configuration of the address conversion unit. As shown in FIG. 3, the address conversion unit 23 includes a base address generation unit 51 and a generation unit 52. The base address generation unit 51 includes a multiplexer A (MUX_A) 53 and a lookup table (LUT) 54. The generation unit 52 includes a multiplexer B (MUX_B) 55.

マルチプレクサＡ５３は、前記デコーダ４２から与えられる割り込み要因番号と、アドレスレジスタ２２の先頭アドレスの値に基づいて、割り込み要因番号に対応するデータを出力する。アドレスレジスタ２２の先頭アドレスの値は、例えば図３に［５：０］で示すように、６ビットのデータである。割り込み要因番号に対応するデータは、例えば図３に［７：０］で示すように、８ビットのデータである。   The multiplexer A53 outputs data corresponding to the interrupt factor number based on the interrupt factor number given from the decoder 42 and the value of the head address of the address register 22. The value of the start address of the address register 22 is 6-bit data, for example, as shown by [5: 0] in FIG. The data corresponding to the interrupt factor number is, for example, 8-bit data as indicated by [7: 0] in FIG.

ルックアップテーブル５４は、マルチプレクサＡ５３の出力データに基づいて、割り込み要因番号に対応する割り込み処理プログラムのベースアドレスを生成する。ベースアドレスは、例えば図３に［７：０］で示すように、８ビットのデータである。また、ルックアップテーブル５４のイネーブル端子ＥＮには、前記リターン命令検出信号が入力する。ルックアップテーブル５４は、リターン命令検出信号が入力されると、そのときの入力データに基づいてベースアドレスを生成する。ルックアップテーブル５４は、リターン命令検出信号が入力されないときには、入力データが変化してもベースアドレスを変更しない。ここで、リターン命令検出信号が入力または出力されるとは、リターン命令検出信号がアサートであることを意味し、リターン命令検出信号が入力または出力されないとは、リターン命令検出信号がネゲートであることを意味する。   The lookup table 54 generates the base address of the interrupt processing program corresponding to the interrupt factor number based on the output data of the multiplexer A53. The base address is 8-bit data, for example, as indicated by [7: 0] in FIG. The return command detection signal is input to the enable terminal EN of the lookup table 54. When a return command detection signal is input, the lookup table 54 generates a base address based on the input data at that time. The look-up table 54 does not change the base address even when input data changes when the return instruction detection signal is not input. Here, the return instruction detection signal is input or output means that the return instruction detection signal is asserted, and the return instruction detection signal is not input or output means that the return instruction detection signal is negated. Means.

マルチプレクサＢ５５は、ルックアップテーブル５４から与えられるベースアドレスと、ＣＰＵコア６から与えられるオフセットアドレスを加算して、割り込み要因番号に対応する割り込み処理プログラムが格納されたメモリ領域のアドレスを生成する。生成されたアドレスは、外部メモリ１２に接続されたメモリアドレスバスに出力される。オフセットアドレスは、例えば図３に［７：０］で示すように、８ビットのデータである。マルチプレクサＢ５５から出力されるアドレスは、例えば図３に［１５：０］で示すように、１６ビットのデータである。   The multiplexer B55 adds the base address given from the lookup table 54 and the offset address given from the CPU core 6 to generate the address of the memory area in which the interrupt processing program corresponding to the interrupt factor number is stored. The generated address is output to a memory address bus connected to the external memory 12. The offset address is 8-bit data, for example, as indicated by [7: 0] in FIG. The address output from the multiplexer B55 is 16-bit data, for example, as indicated by [15: 0] in FIG.

（リターン検出部の構成）
図４は、リターン検出部の構成を示すブロック図である。図４に示すように、リターン検出部２４は、命令変換部６１および比較部６２を備えている。命令変換部６１は、セレクタ（ＳＥＬ）６３およびアンド（ＡＮＤ）回路６４を備えている。比較部６２は、比較器６５を備えている。 (Configuration of return detection unit)
FIG. 4 is a block diagram illustrating a configuration of the return detection unit. As shown in FIG. 4, the return detection unit 24 includes an instruction conversion unit 61 and a comparison unit 62. The instruction conversion unit 61 includes a selector (SEL) 63 and an AND circuit 64. The comparison unit 62 includes a comparator 65.

比較器６５は、外部メモリ１２からの読み出しデータを、リターン命令のコード（図４では、リターンコード）と比較する。リターン命令のコードは、固定値である。比較器６５は、その比較の結果、両者が一致すると、リターン命令検出信号を出力する。アンド回路６４は、リターン命令検出信号および前記オア回路４１から与えられる割り込み発生信号を入力とし、これらの論理積を選択信号として出力する。   The comparator 65 compares the read data from the external memory 12 with a return instruction code (return code in FIG. 4). The code of the return instruction is a fixed value. The comparator 65 outputs a return instruction detection signal when the comparison results in a match. The AND circuit 64 receives the return instruction detection signal and the interrupt generation signal supplied from the OR circuit 41, and outputs a logical product of these signals as a selection signal.

選択信号は、例えば、外部メモリ１２からリターン命令のコードが読み出され、かつ他の割り込み要因による割り込みが発生している場合に"１"であり、それ以外の場合には"０"である。セレクタ６３は、選択信号が"１"であるときに、分岐命令のコード（図４では、分岐コード）を出力データとする。一方、セレクタ６３は、選択信号が"０"であるときに、外部メモリ１２からの読み出しデータをそのまま出力データとする。セレクタ６３の出力データは、ＣＰＵコア６へ供給される。   For example, the selection signal is “1” when the code of the return instruction is read from the external memory 12 and an interrupt due to another interrupt factor is generated, and is “0” otherwise. . When the selection signal is “1”, the selector 63 uses the branch instruction code (branch code in FIG. 4) as output data. On the other hand, when the selection signal is “0”, the selector 63 uses the read data from the external memory 12 as output data as it is. The output data of the selector 63 is supplied to the CPU core 6.

（動作の説明−フローチャート）
図５は、実施の形態にかかる多重割り込み処理装置の動作を説明するフローチャートである。図５に示すように、いずれかのペリフェラルから割り込みが発生すると、割り込み検出部２１は、そのペリフェラルから割り込み信号を受信する（ステップＳ１）。そして、割り込み検出部２１は、ＣＰＵコア６へ割り込み発生信号を出力し、アドレス変換部２３へ対応する割り込み要因番号を出力する（ステップＳ２）。 (Description of operation-flowchart)
FIG. 5 is a flowchart for explaining the operation of the multiple interrupt processing device according to the embodiment. As shown in FIG. 5, when an interrupt occurs from any peripheral, the interrupt detection unit 21 receives an interrupt signal from the peripheral (step S1). Then, the interrupt detection unit 21 outputs an interrupt generation signal to the CPU core 6 and outputs an interrupt factor number corresponding to the address conversion unit 23 (step S2).

次いで、アドレス変換部２３は、その割り込み要因番号とアドレスレジスタ２２の先頭アドレスの値に基づいて、外部メモリ１２の、対応する割り込み処理プログラムの格納領域のベースアドレスを設定する（ステップＳ３）。そして、アドレス変換部２３は、そのベースアドレスとＣＰＵコア６から与えられるオフセットアドレスに基づいて、外部メモリ１２の、対応する割り込み処理プログラムの格納領域のアドレスを生成する。   Next, the address conversion unit 23 sets the base address of the corresponding interrupt processing program storage area of the external memory 12 based on the interrupt factor number and the value of the start address of the address register 22 (step S3). Then, the address conversion unit 23 generates an address of the storage area of the corresponding interrupt processing program in the external memory 12 based on the base address and the offset address given from the CPU core 6.

ＣＰＵコア６は、前記仮想領域２５のアドレス空間にアクセスするが、実際には、外部メモリ１２の、アドレス変換部２３により生成されたアドレスにより特定されるアドレス空間の割り込み処理プログラムを読み出すことになる（ステップＳ４）。外部メモリ１２から読み出された命令のコードは、リターン検出部２４において、リターン命令のコードであるか否か判断される（ステップＳ５）。リターン命令のコードでない場合（ステップＳ５：Ｎｏ）、リターン検出部２４は、ＣＰＵコア６へ、外部メモリ１２から読み出された命令のコードを出力する（ステップＳ６）。ＣＰＵコア６は、ステップＳ６で出力された命令のコードを実行し（ステップＳ７）、ステップＳ４に戻る。   The CPU core 6 accesses the address space of the virtual area 25, but actually reads the interrupt processing program in the address space specified by the address generated by the address conversion unit 23 in the external memory 12. (Step S4). The code of the instruction read from the external memory 12 is determined by the return detection unit 24 as to whether or not it is the code of the return instruction (step S5). If the code is not a return instruction code (step S5: No), the return detection unit 24 outputs the instruction code read from the external memory 12 to the CPU core 6 (step S6). The CPU core 6 executes the code of the instruction output in step S6 (step S7), and returns to step S4.

ステップＳ４に戻ると、再び、ステップＳ３で設定されたベースアドレスと、ＣＰＵコア６から新たに与えられるオフセットアドレスに基づいて、ＣＰＵコア６は、外部メモリ１２から次の命令のコードを読み出す。そして、ステップＳ５で、読み出された命令のコードがリターン命令のコードであるか否か判断される。ステップＳ５でリターン命令のコードが読み出されるまで、上述したステップＳ４〜ステップＳ７の処理が繰り返される。この間、リターン検出部２４からリターン命令検出信号が出力されない（リターン命令検出信号がネゲートである）ので、ステップＳ３で設定されたベースアドレスは変化しない。   When returning to step S4, the CPU core 6 again reads the code of the next instruction from the external memory 12 based on the base address set in step S3 and the offset address newly given from the CPU core 6. In step S5, it is determined whether or not the read instruction code is a return instruction code. Until the return instruction code is read in step S5, the processes in steps S4 to S7 described above are repeated. During this time, the return instruction detection signal is not output from the return detection unit 24 (the return instruction detection signal is a negate), so the base address set in step S3 does not change.

ステップＳ５でリターン命令のコードが読み出されると（ステップＳ５：Ｙｅｓ）、リターン検出部２４により、ここまでの割り込み処理中に他の割り込み要因による割り込みが発生しているか否かが判断される（ステップＳ８）。また、リターン検出部２４からアドレス変換部２３へリターン命令検出信号が出力される（リターン命令検出信号がアサートになる）。他の割り込み要因による割り込みが発生している場合（ステップＳ８：Ｙｅｓ）、アドレス変換部２３には、その割り込み要因に対応する割り込み要因番号が通知されている。   When the code of the return instruction is read in step S5 (step S5: Yes), the return detection unit 24 determines whether or not an interrupt due to another interrupt factor has occurred during the interrupt processing so far (step S5). S8). Further, a return command detection signal is output from the return detection unit 24 to the address conversion unit 23 (the return command detection signal is asserted). If an interrupt due to another interrupt factor has occurred (step S8: Yes), the address conversion unit 23 is notified of an interrupt factor number corresponding to the interrupt factor.

従って、アドレス変換部２３は、その割り込み要因番号とアドレスレジスタ２２の先頭アドレスの値に基づいて、ステップＳ３で設定されたベースアドレスを、外部メモリ１２の、対応する割り込み処理プログラムの格納領域のベースアドレスに変更する（ステップＳ９）。そして、リターン検出部２４は、リターン命令のコードを前記仮想領域２５の先頭に分岐する分岐命令のコードに変更し、ＣＰＵコア６へその分岐命令のコードを出力する（ステップＳ１０）。ＣＰＵコア６は、その分岐命令のコードを実行し（ステップＳ１１）、ステップＳ４に戻る。   Therefore, the address converting unit 23 uses the base address set in step S3 based on the interrupt factor number and the value of the start address of the address register 22 as the base of the storage area of the corresponding interrupt processing program in the external memory 12. The address is changed (step S9). The return detection unit 24 changes the code of the return instruction to the code of the branch instruction that branches to the head of the virtual area 25, and outputs the code of the branch instruction to the CPU core 6 (step S10). The CPU core 6 executes the code of the branch instruction (step S11) and returns to step S4.

ステップＳ４に戻ると、他の割り込み要因による割り込みが発生していない状態でリターン命令のコードが読み出されるまで、上述したステップＳ４〜ステップＳ１１の処理が繰り返される。この間、ステップＳ９で変更されたベースアドレスは、再びステップＳ９において、対応する割り込み処理プログラムの格納領域のベースアドレスに変更される。リターン命令のコードが読み出され、かつ他の割り込み要因による割り込みが発生していない状態になると（ステップＳ８：Ｎｏ）、リターン検出部２４は、ステップＳ４で読み出されたリターン命令のコードをＣＰＵコア６へ出力する（ステップＳ１２）。ＣＰＵコア６は、そのリターン命令のコードを実行し、一連の多重割り込み処理を終了する（ステップＳ１３）。   When returning to step S4, the above-described processing of step S4 to step S11 is repeated until the code of the return instruction is read in a state where an interrupt due to another interrupt factor has not occurred. During this time, the base address changed in step S9 is changed again to the base address of the storage area of the corresponding interrupt processing program in step S9. When the return instruction code is read and no interrupt is generated due to another interrupt factor (step S8: No), the return detection unit 24 uses the return instruction code read in step S4 as the CPU. Output to the core 6 (step S12). The CPU core 6 executes the code of the return instruction and ends the series of multiple interrupt processing (step S13).

（動作の説明−タイミングチャート）
図６は、実施の形態にかかる多重割り込み処理装置の動作を説明するタイミングチャートである。ここでは、ＣＰＵコア６が通常処理を実行している途中でペリフェラルＢ３から割り込みが発生し、ＣＰＵコア６がその割り込み処理を実行している途中でさらにペリフェラルＡ２から割り込みが発生した場合を例にして説明する。図６において、上段のチャートは、実施の形態にかかる多重割り込み処理装置１の動作タイミングを示しており、下段のチャートは、同じ時間軸で比較した場合の一般的な多重割り込み処理による動作タイミングを示している。なお、時間軸において、Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４＜Ｔ５＜Ｔ６＜Ｔ７＜Ｔ８＜Ｔ９＜Ｔ１０とする。 (Explanation of operation-timing chart)
FIG. 6 is a timing chart for explaining the operation of the multiple interrupt processing device according to the embodiment. In this example, an interrupt is generated from the peripheral B3 while the CPU core 6 is executing normal processing, and an interrupt is further generated from the peripheral A2 while the CPU core 6 is executing the interrupt processing. I will explain. In FIG. 6, the upper chart shows the operation timing of the multiple interrupt processing apparatus 1 according to the embodiment, and the lower chart shows the operation timing by general multiple interrupt processing when compared on the same time axis. Show. In the time axis, T1 <T2 <T3 <T4 <T5 <T6 <T7 <T8 <T9 <T10.

実施の形態にかかる多重割り込み処理装置１の動作タイミング（上段のタイミングチャート）について説明する。通常処理中に、時刻Ｔ１でペリフェラルＢ３から割り込みが発生し、割り込み信号Ｐ２が出力されると、ＣＰＵコア６は、ペリフェラルＢ３からの割り込みに対応する割り込み処理プログラムＢを実行する。割り込み処理プログラムＢの実行中に、時刻Ｔ３でペリフェラルＡ２から割り込みが発生し、割り込み信号Ｐ１が出力されると、ＣＰＵコア６は、時刻Ｔ４で割り込み処理プログラムＢを終了した後、通常処理に戻らずに、連続してペリフェラルＡ２からの割り込みに対応する割り込み処理プログラムＡを実行する。そして、ＣＰＵコア６は、時刻Ｔ６で割り込み処理プログラムＡを終了した時点で、通常処理の実行に戻る。   The operation timing (upper timing chart) of the multiple interrupt processing device 1 according to the embodiment will be described. During normal processing, when an interrupt is generated from the peripheral B3 at time T1 and the interrupt signal P2 is output, the CPU core 6 executes the interrupt processing program B corresponding to the interrupt from the peripheral B3. When an interrupt is generated from the peripheral A2 at time T3 and the interrupt signal P1 is output during execution of the interrupt processing program B, the CPU core 6 ends the interrupt processing program B at time T4 and then returns to normal processing. Instead, the interrupt processing program A corresponding to the interrupt from the peripheral A2 is continuously executed. Then, the CPU core 6 returns to the execution of the normal process when the interrupt processing program A is terminated at time T6.

それに対して、一般的な多重割り込み処理による動作タイミング（下段のタイミングチャート）は、次の通りである。通常処理中に、時刻Ｔ１でペリフェラルＢ３から割り込みが発生し、割り込み信号Ｐ２が出力されると、ＣＰＵコアは、割り込み要因を特定する割り込み要因照合処理を行う。割り込み要因照合処理では、ペリフェラルＡ２からの割り込み信号Ｐ１、ペリフェラルＢ３からの割り込み信号Ｐ２、ペリフェラルＣ４からの割り込み信号Ｐ３およびペリフェラルＤ５からの割り込み信号Ｐ４の順に、割り込み発生の有無が調べられる。この割り込み要因照合処理のプログラムは、割り込み処理プログラムとともに外部メモリに格納されている。   On the other hand, the operation timing (lower timing chart) by general multiple interrupt processing is as follows. When an interrupt is generated from the peripheral B3 at time T1 during the normal processing and the interrupt signal P2 is output, the CPU core performs an interrupt factor collating process for specifying the interrupt factor. In the interrupt factor checking process, the presence or absence of an interrupt is checked in the order of the interrupt signal P1 from the peripheral A2, the interrupt signal P2 from the peripheral B3, the interrupt signal P3 from the peripheral C4, and the interrupt signal P4 from the peripheral D5. The interrupt factor verification processing program is stored in the external memory together with the interrupt processing program.

この例では、ペリフェラルＡ２からの割り込み信号Ｐ１に次いで、ペリフェラルＢ３からの割り込み信号Ｐ２を調べた時点（時刻Ｔ２）で割り込み要因がペリフェラルＢ３に特定される。割り込み要因が特定されると、ＣＰＵコアは、その割り込み要因に対応する割り込み処理プログラムＢを実行する。割り込み処理プログラムＢの実行中に、時刻Ｔ３でペリフェラルＡ２から割り込みが発生し、割り込み信号Ｐ１が出力されると、ＣＰＵコアは、時刻Ｔ５で割り込み処理プログラムＢを終了した後、割り込み要因照合処理の実行に戻る。図６では、割り込み処理プログラムＢの処理時間（Ｔ５−Ｔ２）は、実施の形態にかかる多重割り込み処理装置１による割り込み処理プログラムＢの処理時間（Ｔ４−Ｔ１）と同じにしてある。   In this example, the interrupt factor is specified as the peripheral B3 when the interrupt signal P2 from the peripheral B3 is examined (time T2) after the interrupt signal P1 from the peripheral A2. When the interrupt factor is specified, the CPU core executes the interrupt processing program B corresponding to the interrupt factor. When an interrupt is generated from the peripheral A2 at time T3 and the interrupt signal P1 is output during execution of the interrupt processing program B, the CPU core terminates the interrupt processing program B at time T5, and then performs interrupt factor verification processing. Return to execution. In FIG. 6, the processing time (T5-T2) of the interrupt processing program B is the same as the processing time (T4-T1) of the interrupt processing program B by the multiple interrupt processing device 1 according to the embodiment.

割り込み要因照合処理に戻ると、ペリフェラルＣ４からの割り込み信号Ｐ３とペリフェラルＤ５からの割り込み信号Ｐ４について、この順で割り込み発生の有無が調べられる。時刻Ｔ６で割り込み要因照合処理が終了すると、ＣＰＵコアは、一旦、通常処理の実行に戻った後、時刻Ｔ７で、再び割り込み要因照合処理を開始する。この例では、ペリフェラルＡ２からの割り込み信号Ｐ１を調べた時点（時刻Ｔ８）で割り込み要因がペリフェラルＡ２に特定される。   Returning to the interrupt factor checking process, the interrupt signal P3 from the peripheral C4 and the interrupt signal P4 from the peripheral D5 are checked for occurrence of interrupts in this order. When the interrupt factor verification process ends at time T6, the CPU core once returns to the execution of the normal process, and then starts the interrupt factor verification process again at time T7. In this example, the interrupt factor is specified as the peripheral A2 when the interrupt signal P1 from the peripheral A2 is examined (time T8).

従って、ＣＰＵコアは、それに対応する割り込み処理プログラムＡを実行する。そして、ＣＰＵコアは、時刻Ｔ９で割り込み処理プログラムＡを終了した後、割り込み要因照合処理の実行に戻る。図６では、割り込み処理プログラムＡの処理時間（Ｔ９−Ｔ８）は、実施の形態にかかる多重割り込み処理装置１による割り込み処理プログラムＡの処理時間（Ｔ６−Ｔ４）と同じにしてある。割り込み要因照合処理に戻ると、ペリフェラルＢ３からの割り込み信号Ｐ２、ペリフェラルＣ４からの割り込み信号Ｐ３およびペリフェラルＤ５からの割り込み信号Ｐ４の順で割り込み発生の有無が調べられる。時刻Ｔ１０で割り込み要因照合処理が終了すると、ＣＰＵコアは、通常処理の実行に戻る。   Accordingly, the CPU core executes the interrupt processing program A corresponding thereto. Then, the CPU core ends the interrupt processing program A at time T9, and then returns to the execution of the interrupt factor checking process. In FIG. 6, the processing time (T9-T8) of the interrupt processing program A is the same as the processing time (T6-T4) of the interrupt processing program A by the multiple interrupt processing device 1 according to the embodiment. Returning to the interrupt factor checking process, the presence / absence of an interrupt is checked in the order of the interrupt signal P2 from the peripheral B3, the interrupt signal P3 from the peripheral C4, and the interrupt signal P4 from the peripheral D5. When the interrupt factor matching process ends at time T10, the CPU core returns to the execution of the normal process.

図６に示す例の場合、実施の形態にかかる多重割り込み処理装置１は、一般的な多重割り込み処理装置と比較して、２回分の割り込み要因照合処理の実行に要する時間と、前の割り込み処理と後の割り込み処理の間で一旦、通常処理に戻るのに要する時間を短縮することができる。この例において、割り込み処理プログラムＡを実行している途中でさらに他の割り込み要因による割り込みが発生する場合には、より一層、通常処理に戻るまでの時間を短縮することができる。   In the case of the example shown in FIG. 6, the multiple interrupt processing device 1 according to the embodiment includes the time required for executing the interrupt factor verification processing for two times and the previous interrupt processing as compared with a general multiple interrupt processing device. It is possible to reduce the time required to return to the normal processing once between the interrupt processing and the subsequent interrupt processing. In this example, when an interrupt due to another interrupt factor occurs during the execution of the interrupt processing program A, the time until returning to the normal processing can be further shortened.

以上説明したように、本実施の形態によれば、実行中の割り込み処理プログラムのリターン命令を、その割り込み処理プログラムの実行中に発生した他の割り込み要因に対応する割り込み処理プログラムへ分岐する分岐命令に変換してＣＰＵコア６へ出力することによって、実行中の割り込み処理プログラムの終了時に、通常処理に戻らずに、連続して次の割り込み処理プログラムをＣＰＵコア６に実行させることができる。従って、リアルタイム性を損なわずにＣＰＵコア６に割り込み処理を実行させることができる。   As described above, according to this embodiment, the branch instruction that branches the return instruction of the interrupt processing program being executed to the interrupt processing program corresponding to another interrupt factor that occurred during the execution of the interrupt processing program. By converting the data into the CPU core 6 and outputting it to the CPU core 6, it is possible to cause the CPU core 6 to continuously execute the next interrupt processing program without returning to the normal processing at the end of the interrupt processing program being executed. Therefore, it is possible to cause the CPU core 6 to execute interrupt processing without impairing real-time characteristics.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、アドレスレジスタ２２は、割り込み処理プログラムＡの格納領域３１の先頭アドレスの値ではなく、割り込み処理プログラムＢの格納領域３２、割り込み処理プログラムＣの格納領域３３および割り込み処理プログラムＤの格納領域３４のうちのいずれかの先頭アドレスの値を格納していてもよい。アドレスレジスタ２２がいずれの値を格納していても、各格納領域３１，３２，３３，３４のサイズが同じであるので、割り込み要因番号がわかれば、他の割り込み処理プログラムの格納領域のベースアドレスを割り出すことができる。また、上述した説明および添付図面中に記したビット幅は一例であり、本発明は、これに限定されるものではない。   As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the address register 22 is not the value of the start address of the storage area 31 of the interrupt processing program A, but the storage area 32 of the interrupt processing program B, the storage area 33 of the interrupt processing program C, and the storage area 34 of the interrupt processing program D. One of the head address values may be stored. Regardless of the value stored in the address register 22, the sizes of the storage areas 31, 32, 33, and 34 are the same. Therefore, if the interrupt factor number is known, the base address of the storage area of another interrupt processing program Can be determined. The bit widths described in the above description and the accompanying drawings are examples, and the present invention is not limited to these.

実施の形態にかかる多重割り込み処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the multiple interruption processing apparatus concerning embodiment. 割り込み検出部の構成を示すブロック図である。It is a block diagram which shows the structure of an interrupt detection part. アドレス変換部の構成を示すブロック図である。It is a block diagram which shows the structure of an address conversion part. リターン検出部の構成を示すブロック図である。It is a block diagram which shows the structure of a return detection part. 実施の形態にかかる多重割り込み処理装置の動作を説明するフローチャートである。It is a flowchart explaining the operation | movement of the multiple interruption processing apparatus concerning embodiment. 実施の形態にかかる多重割り込み処理装置の動作を説明するタイミングチャートである。6 is a timing chart for explaining the operation of the multiple interrupt processing device according to the exemplary embodiment;

符号の説明Explanation of symbols

Ｐ１、Ｐ２、Ｐ３、Ｐ４ 割り込み信号
１ 多重割り込み処理装置
６ ＣＰＵコア
１２ メモリ
２１ 割り込み検出部
２３ アドレス変換部
２４ リターン検出部 P1, P2, P3, P4 Interrupt signal 1 Multiple interrupt processor 6 CPU core 12 Memory 21 Interrupt detection unit 23 Address conversion unit 24 Return detection unit

Claims (5)

複数の割り込み信号を多重してＣＰＵコアに通知する多重割り込み処理装置において、
割り込み処理から通常処理に戻るリターン命令を検出し、前記リターン命令の検出時に他の割り込み要因による割り込みがある場合に前記リターン命令を前記他の割り込み要因に対応する割り込み処理プログラムへ分岐する分岐命令に変換し、前記分岐命令を前記ＣＰＵコアへ出力するリターン検出部、を備えることを特徴とする多重割り込み処理装置。 In a multiple interrupt processing device that multiplexes a plurality of interrupt signals and notifies the CPU core,
A return instruction that returns from interrupt processing to normal processing is detected, and when there is an interrupt due to another interrupt factor when the return instruction is detected, the return instruction is changed to a branch instruction that branches to the interrupt processing program corresponding to the other interrupt factor. A multiple interrupt processing apparatus comprising: a return detection unit that converts and outputs the branch instruction to the CPU core. 割り込み発生時に、前記ＣＰＵコアがアクセスするアドレス空間を、割り込み要因に対応する割り込み処理プログラムのアドレス空間に変換するアドレス変換部、をさらに備えることを特徴とする請求項１に記載の多重割り込み処理装置。   The multiple interrupt processing device according to claim 1, further comprising: an address conversion unit that converts an address space accessed by the CPU core into an address space of an interrupt processing program corresponding to an interrupt factor when an interrupt occurs. . 割り込み要因による割り込み発生時に出力される複数の割り込み信号に基づいて、割り込みの発生を前記リターン検出部へ通知するとともに、割り込みを発生させた割り込み要因を前記アドレス変換部へ通知する割り込み検出部、をさらに備えることを特徴とする請求項２に記載の多重割り込み処理装置。   An interrupt detection unit for notifying the return detection unit of the occurrence of an interrupt based on a plurality of interrupt signals output when an interrupt due to an interrupt factor occurs, and for notifying the address conversion unit of the interrupt factor that generated the interrupt, The multiple interrupt processing device according to claim 2, further comprising: 複数の割り込み要因のそれぞれに対応する割り込み処理プログラムを格納するメモリ、をさらに備え、
前記メモリにおける、前記各割り込み処理プログラムの格納領域のサイズが同じであることを特徴とする請求項３に記載の多重割り込み処理装置。 A memory for storing an interrupt processing program corresponding to each of a plurality of interrupt factors;
4. The multiple interrupt processing device according to claim 3, wherein the size of the storage area of each interrupt processing program in the memory is the same. 前記アドレス変換部は、前記各割り込み処理プログラムの格納領域のうちのいずれか一つの格納領域に対応するベースアドレスと、前記割り込み検出部から通知される割り込み要因と、前記割り込み処理プログラムの格納領域のサイズに基づいて、前記各割り込み処理プログラムの格納領域に対応するベースアドレスを割り出すことを特徴とする請求項４に記載の多重割り込み処理装置。   The address conversion unit includes a base address corresponding to any one of the storage areas of each interrupt processing program, an interrupt factor notified from the interrupt detection section, and a storage area of the interrupt processing program. 5. The multiple interrupt processing apparatus according to claim 4, wherein a base address corresponding to a storage area of each interrupt processing program is determined based on a size.
JP2008140049A 2008-05-28 2008-05-28 Multiple interrupt processor Pending JP2009288978A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008140049A JP2009288978A (en) 2008-05-28 2008-05-28 Multiple interrupt processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008140049A JP2009288978A (en) 2008-05-28 2008-05-28 Multiple interrupt processor

Publications (1)

Publication Number Publication Date
JP2009288978A true JP2009288978A (en) 2009-12-10

Family

ID=41458146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008140049A Pending JP2009288978A (en) 2008-05-28 2008-05-28 Multiple interrupt processor

Country Status (1)

Country Link
JP (1) JP2009288978A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8738830B2 (en) 2011-03-03 2014-05-27 Hewlett-Packard Development Company, L.P. Hardware interrupt processing circuit
US9189283B2 (en) 2011-03-03 2015-11-17 Hewlett-Packard Development Company, L.P. Task launching on hardware resource for client
US9645823B2 (en) 2011-03-03 2017-05-09 Hewlett-Packard Development Company, L.P. Hardware controller to choose selected hardware entity and to execute instructions in relation to selected hardware entity

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8738830B2 (en) 2011-03-03 2014-05-27 Hewlett-Packard Development Company, L.P. Hardware interrupt processing circuit
US9189283B2 (en) 2011-03-03 2015-11-17 Hewlett-Packard Development Company, L.P. Task launching on hardware resource for client
US9645823B2 (en) 2011-03-03 2017-05-09 Hewlett-Packard Development Company, L.P. Hardware controller to choose selected hardware entity and to execute instructions in relation to selected hardware entity

Similar Documents

Publication Publication Date Title
US9043806B2 (en) Information processing device and task switching method
US20130159661A1 (en) Hardware monitor
JP2010026716A (en) Cache memory control circuit and processor
JP2009288978A (en) Multiple interrupt processor
EP3825860A1 (en) Memory access control
US8601488B2 (en) Controlling the task switch timing of a multitask system
US20210089482A1 (en) Processor and interrupt controller therein
US20100287426A1 (en) Memory checking system and method
JP2008046771A (en) Direct memory access controller
JPWO2009098737A1 (en) External device access apparatus, control method thereof, and system LSI
JP2010140239A (en) Apparatus and method for shortening interrupt latency
JP2005258509A (en) Storage device
JP2009258984A (en) Information processor and load control method
JP2004038705A (en) Memory controller and memory accessing method
JP2008140124A (en) Data processor
JP4024713B2 (en) Data processing system and control device
JP2007026091A (en) Interrupt control circuit and its control method
US8255672B2 (en) Single instruction decode circuit for decoding instruction from memory and instructions from an instruction generation circuit
US8484437B2 (en) Data processing apparatus using pre-fetched data
JP3588951B2 (en) Microcomputer program change device
JPWO2010029682A1 (en) Information processing device
JP3888236B2 (en) Program counter circuit
JP5559932B2 (en) Semiconductor device
JP2010092342A (en) Interface circuit
US9740660B2 (en) CPU control method, electronic system control method and electronic system for improved CPU utilization in executing functions