JP2009288125A - Absolute encoder - Google Patents

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Kenji Nishikubo
賢二 西久保
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten a time required for outputting positional information from an absolute encoder and reduce the data processing load from the absolute encoder by a CPU of a higher-order controller connected to the absolute encoder. <P>SOLUTION: The absolute encoder includes a function for converting absolute positional information of a detection object into binary data and serially outputting the binary data to the CPU of the higher-order controller, and a function for outputting incremental information, which indicates a predetermined positional change from an absolute position of the detection target, to the CPU. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、リニアエンコーダやロータリエンコーダ等のエンコーダとして使用して好適な磁気式や光学式、その他の方式のアブソリュートエンコーダに関するものである。   The present invention relates to an absolute encoder of a magnetic type, an optical type, or other type suitable for use as an encoder such as a linear encoder or a rotary encoder.

アブソリュートエンコーダは、検出対象であるサーボモータの回転軸の絶対位置や直線運動するリニアモータの移動体の絶対位置などを検知してこれらの制御に使用する絶対位置情報を得るために使用されている。絶対位置とは検出対象の所定の原点位置を基準とした位置のことである。こうしたアブソリュートエンコーダには、検出対象の絶対位置を示す絶対位置情報をバイナリデータに変換すると共に、そのバイナリデータをサーボモータやリニアモータを制御する上位コントローラにシリアル出力する機能を備えたものがある（特許文献１参照）。そして上位コントローラではアブソリュートエンコーダからの絶対位置情報を受信すると、内蔵ＣＰＵにて上記バイナリデータを処理して検出対象の絶対位置を知り、これにより検出対象を制御するようになっている。しかしながら、このバイナリデータによる絶対位置情報は、絶対位置分解能を高くするべく、例えば多ビット列構成としてシリアル送信する形態では、位置情報を送信するために多くの時間がかかることと、次々に送信される絶対位置情報を処理し制御対象を制御する上記内蔵ＣＰＵの負荷が大きい、という課題がある。
特開平０９−２９２２６４号公報 The absolute encoder is used to detect the absolute position of the rotating shaft of the servo motor to be detected, the absolute position of the linear motor moving body that moves linearly, etc., and obtain absolute position information used for these controls. . The absolute position is a position based on a predetermined origin position to be detected. Some of these absolute encoders have a function of converting absolute position information indicating the absolute position of a detection target into binary data and serially outputting the binary data to a host controller that controls a servo motor or linear motor ( Patent Document 1). When the host controller receives the absolute position information from the absolute encoder, the built-in CPU processes the binary data to know the absolute position of the detection target, thereby controlling the detection target. However, the absolute position information based on the binary data is transmitted one after another because it takes a lot of time to transmit the position information in the form of serial transmission as, for example, a multi-bit string configuration in order to increase the absolute position resolution. There exists a subject that the load of the said built-in CPU which processes absolute position information and controls a control object is large.
JP 09-292264 A

したがって、本発明により解決すべき課題は、アブソリュートエンコーダから位置情報を出力するに係る時間を短くすることと、アブソリュートエンコーダからの位置情報を処理する上位コントローラ側ＣＰＵの負荷を軽減することができるようにすることである。   Therefore, the problems to be solved by the present invention are that the time required for outputting the position information from the absolute encoder can be shortened, and the load on the host controller side CPU that processes the position information from the absolute encoder can be reduced. Is to do.

本発明第１によるアブソリュートエンコーダは、検出対象の絶対位置情報をバイナリデータに変換すると共に、そのバイナリデータをシリアル出力する機能を備えたアブソリュートエンコーダにおいて、上記検出対象の絶対位置からの所定の位置変化分を示すインクリメンタル情報をパルスデータでもって出力する機能を備えたことを特徴とするものである。   The absolute encoder according to the first aspect of the present invention is an absolute encoder having a function of converting absolute position information of a detection target into binary data and serially outputting the binary data, and a predetermined position change from the absolute position of the detection target. The present invention is characterized in that it has a function of outputting incremental information indicating minutes as pulse data.

検出対象には、回転軸や駆動軸等の回転体、ソレノイドシャフト、Ｘ−Ｙテーブル、リニア台車等の移動体、等を含む。またアブソリュートエンコーダには、光電式、磁気式、電磁誘導式、機械式等の各方式を含むことができる。   The detection target includes a rotating body such as a rotating shaft and a driving shaft, a moving body such as a solenoid shaft, an XY table, and a linear carriage. The absolute encoder can include various types such as a photoelectric type, a magnetic type, an electromagnetic induction type, and a mechanical type.

本発明第１では、検出対象の位置の検出信号からその検出対象の絶対位置情報をバイナリデータに変換すると共に、そのバイナリデータをシリアル出力すると共に、上記検出対象の絶対位置からの所定の位置変化分を示すインクリメンタル情報をパルスデータでもって出力することができるので、上位コントローラでは、絶対位置情報を一度受信した後は、その絶対位置情報が示す絶対位置からの検出対象の位置変化については、上記インクリメンタル情報のパルスデータから判るようになり、当該アブソリュートエンコーダに接続される上位コントローラのＣＰＵでは、そのインクリメンタル情報により制御対象の絶対位置からの位置変化を判断して制御対象を制御することができ、従来のように次々に到来する絶対位置を示すバイナリデータによる絶対位置情報の受信とそれに対応する制御対象の制御と比較して、通信にかかる時間とその処理負荷を大きく軽減することができるようになる。   In the first aspect of the present invention, the absolute position information of the detection target is converted into binary data from the detection signal of the position of the detection target, the binary data is serially output, and a predetermined position change from the absolute position of the detection target is performed. Since incremental information indicating the minute can be output as pulse data, the host controller, once receiving the absolute position information, for the position change of the detection target from the absolute position indicated by the absolute position information, As can be seen from the pulse data of the incremental information, the CPU of the host controller connected to the absolute encoder can control the control target by determining the position change from the absolute position of the control target by the incremental information, Binary data indicating the absolute position that arrives one after another as before. Compared to the control of the reception control object corresponding to that of the absolute position information by the data, so it is possible to greatly reduce the time and processing load on the communication.

本発明第２によるアブソリュートエンコーダは、検出対象の位置を検出する検出手段と、上記検出手段の検出出力に基づき上記検出対象の絶対位置情報をバイナリデータに演算する演算手段と、この演算手段からのバイナリデータをシリアルに出力する出力手段とを備えたアブソリュートエンコーダにおいて、上記演算手段は、上記検出対象の絶対位置からの所定の位置変化分を示すインクリメンタル情報をパルスデータに演算すると共に、上記出力手段は、モード切り替えに応じてバイナリデータまたはパルスデータを出力することを特徴とするものである。   An absolute encoder according to a second aspect of the present invention includes a detection unit that detects a position of a detection target, a calculation unit that calculates the absolute position information of the detection target to binary data based on a detection output of the detection unit, In an absolute encoder comprising output means for serially outputting binary data, the computing means computes incremental information indicating a predetermined position change from the absolute position of the detection target into pulse data, and the output means Is characterized by outputting binary data or pulse data in accordance with mode switching.

本発明第２では、上位コントローラ側ではモード切り替えに応じて、絶対位置情報のバイナリデータまたはインクリメンタル情報のパルスデータを取り込むことができるので、上位コントローラでは、絶対位置情報を一度受信して制御対象の絶対位置を判断し、その判断した後は、その絶対位置情報が示す絶対位置からの検出対象の位置変化については上記インクリメンタル情報のパルスデータから判断することができるようになり、本発明第１と同様に、従来と比較して通信にかかる時間と内蔵ＣＰＵの処理負荷を大きく軽減することができるようになる。   In the second aspect of the present invention, since the host controller side can take in binary data of absolute position information or pulse data of incremental information in accordance with mode switching, the host controller receives the absolute position information once and controls the control target. After the absolute position is determined, the position change of the detection target from the absolute position indicated by the absolute position information can be determined from the pulse data of the incremental information. Similarly, the time required for communication and the processing load on the built-in CPU can be greatly reduced as compared with the prior art.

本発明において、好ましい態様は、上記演算手段は、検出対象の位置変化に応じてＡ、Ｂ相両信号を生成することである。   In the present invention, a preferred aspect is that the calculation means generates both A and B phase signals in accordance with a change in the position of the detection target.

本発明によれば、当該アブソリュートエンコーダからの位置情報出力時間の短縮と当該アブソリュートエンコーダに接続された上位コントローラのＣＰＵにおいて、当該ＣＰＵによる当該アブソリュートエンコーダからのデータ処理負荷を軽減することができる。   According to the present invention, it is possible to shorten the position information output time from the absolute encoder and reduce the data processing load from the absolute encoder by the CPU of the host controller connected to the absolute encoder.

以下、添付した図面を参照して、本発明の実施の形態に係るアブソリュートエンコーダを説明する。   Hereinafter, an absolute encoder according to an embodiment of the present invention will be described with reference to the accompanying drawings.

図１は、実施の形態にかかるアブソリュートエンコーダ１０と、それに接続される上位コントローラ２０とのブロック構成、図２はその各部のタイムチャートを示す。   FIG. 1 is a block diagram of an absolute encoder 10 according to an embodiment and a host controller 20 connected thereto, and FIG. 2 is a time chart of each part thereof.

アブソリュートエンコーダ１０は、磁気エンコーダ１１と、演算回路１２と、シフトレジスタ１３と、出力回路１４とを備える。上位コントローラ２０は、ＣＰＵ２１と、記憶回路２２とを備える。Ｓ１−Ｓ８は上記各部を相互に接続する信号線を示す。   The absolute encoder 10 includes a magnetic encoder 11, an arithmetic circuit 12, a shift register 13, and an output circuit 14. The host controller 20 includes a CPU 21 and a storage circuit 22. S1-S8 denote signal lines for connecting the above-described units to each other.

アブソリュートエンコーダ１０において、磁気エンコーダ１１は、検出対象と同期回転するマグネット１１ａと、ホール素子を内部に含みマグネットに対してその周囲に９０度位相をずらして配置した２つのホールＩＣ１１ｂ，１１ｃとを備える。検出対象は例えば上位コントローラ２０のＣＰＵ２１により回転制御される、サーボモータの回転軸等である。   In the absolute encoder 10, the magnetic encoder 11 includes a magnet 11 a that rotates in synchronization with the detection target, and two Hall ICs 11 b and 11 c that include a Hall element inside and are arranged 90 degrees out of phase with respect to the magnet. . The detection target is, for example, a rotation shaft of a servo motor whose rotation is controlled by the CPU 21 of the host controller 20.

ホールＩＣ１１ｂ，１１ｃは、マグネット１１ａの図中矢印Ｐ１，Ｐ２方向の回転に伴いサイン信号ｓｉｎとコサイン信号ｃｏｓとを出力することができるようになっている。この場合、例えばホールＩＣ１１ｂはサイン信号ｓｉｎを出力し、ホールＩＣ１１ｃはコサイン信号ｃｏｓを出力することができるようになっている。   The Hall ICs 11b and 11c can output a sine signal sin and a cosine signal cos as the magnet 11a rotates in the directions of arrows P1 and P2 in the drawing. In this case, for example, the Hall IC 11b can output the sine signal sin, and the Hall IC 11c can output the cosine signal cos.

これらサイン信号ｓｉｎとコサイン信号ｃｏｓは演算回路１２に入力される。演算回路１２は、上記信号ｓｉｎ，ｃｏｓからｓｉｎ／ｃｏｓの演算をしてタンジェント（正接）信号ｔａｎを演算する。正接信号ｔａｎは制御対象の絶対位置情報を含むものであり、演算回路１２では、上記正接信号ｔａｎを、例えば１０ビット列からなるバイナリデータＢＤ（Ｄ０−Ｄ９）に変換する。演算回路１２は、エンコーダ１回転３６０度を１０ビットすなわち１０２４に分解し、１ビット当たり回転角度検出分解能３６０／１０２４度とし、この１０ビットのバイナリデータＢＤを、信号線Ｓ４を介して１０桁のシフトレジスタ１３に入力する。このシフトレジスタ１３に入力したバイナリデータＢＤは、上位コントローラ２０のＣＰＵ２１からの信号線Ｓ５を介するクロックＣＬＫにより、信号線Ｓ７、出力回路１４、信号線Ｓ８を介して、上位コントローラ２０のＣＰＵ２１にシリアルに送信される。   These sine signal sin and cosine signal cos are input to the arithmetic circuit 12. The arithmetic circuit 12 calculates sin / cos from the signals sin and cos to calculate a tangent signal tan. The tangent signal tan includes the absolute position information of the controlled object, and the arithmetic circuit 12 converts the tangent signal tan into binary data BD (D0-D9) composed of, for example, a 10-bit string. The arithmetic circuit 12 divides the 360 degree rotation of the encoder into 10 bits, that is, 1024 to obtain the rotation angle detection resolution 360/1024 degrees per bit, and the 10-bit binary data BD is converted into 10 digits via the signal line S4. Input to the shift register 13. The binary data BD input to the shift register 13 is serialized to the CPU 21 of the host controller 20 through the signal line S7, the output circuit 14, and the signal line S8 by the clock CLK from the CPU 21 of the host controller 20 through the signal line S5. Sent to.

一方、演算回路１２は、制御対象の絶対位置に対して、マグネット１１ａの回転角度が例えば、ホールＩＣ１１ｂ，１１ｃの回転角度検出分解能分に対応して増減した場合は、上位コントローラ２０のＣＰＵ２１からの信号線Ｓ６，Ｓ２を介するクロックＣＬＫに同期したパルスデータＰＤ１，ＰＤ２を信号線Ｓ７を介して出力回路１４に出力する。   On the other hand, when the rotation angle of the magnet 11a increases or decreases with respect to the rotation angle detection resolution of the Hall ICs 11b and 11c with respect to the absolute position to be controlled, Pulse data PD1 and PD2 synchronized with the clock CLK through the signal lines S6 and S2 are output to the output circuit 14 through the signal line S7.

出力回路１４は、上位コントローラ２０のＣＰＵ２１からの信号線Ｓ３を介するモード信号ＭＤに応答して、シフトレジスタ１３からのバイナリデータＢＤ、または、演算回路１２からのパルスデータＰＤ１，ＰＤ２を、信号線Ｓ８を介して該ＣＰＵ２１に選択出力することができるようになっている。ここでモード信号ＭＤは、ハイレベルのときは絶対位置情報送信モードであり、ローレベルではインクリメンタル情報送信モードである。   In response to the mode signal MD from the CPU 21 of the host controller 20 via the signal line S3, the output circuit 14 receives the binary data BD from the shift register 13 or the pulse data PD1 and PD2 from the arithmetic circuit 12 as signal lines. It can be selectively output to the CPU 21 via S8. Here, when the mode signal MD is at a high level, it is an absolute position information transmission mode, and when it is at a low level, it is an incremental information transmission mode.

上位コントローラ２０のＣＰＵ２１は、図２で示すようにモード信号ＭＤをハイレベルにして絶対位置情報送信モードとし、出力回路１４から信号線Ｓ８を介してシフトレジスタ１３からのバイナリデータＢＤ（Ｄ０−Ｄ９）を選択して受信すると共に、受信したバイナリデータＢＤを絶対位置情報として記憶回路２２に記憶し、次に、モード信号ＭＤをローレベルにしてインクリメンタル情報送信モードとし、出力回路１４からは信号線Ｓ８を介して演算回路１２からのパルスデータＰＤ１，ＰＤ２を選択して受信すると共に、上記記憶回路２２に記憶していた絶対位置情報に上記受信したパルスデータＰＤ１，ＰＤ２に対応する回転角度分だけ位置情報を正負に更新させ、これら更新した位置情報に従い、制御対象を制御する。実施の形態では、一例として、パルスデータＰＤ１は３分解能分だけ正方向に絶対位置が変化した場合、また、パルスデータＰＤ２は２分解能分だけ負方向に絶対位置が変化した場合を示す。もちろん、制御対象の制御はさまざまであり、図２で示すタイムチャートに限定されない。   As shown in FIG. 2, the CPU 21 of the host controller 20 sets the mode signal MD to high level to enter the absolute position information transmission mode, and outputs binary data BD (D0-D9) from the shift register 13 from the output circuit 14 via the signal line S8. ) Is selected and received, and the received binary data BD is stored in the storage circuit 22 as absolute position information. Next, the mode signal MD is set to the low level to set the incremental information transmission mode. The pulse data PD1 and PD2 from the arithmetic circuit 12 are selected and received via S8, and the absolute position information stored in the storage circuit 22 corresponds to the rotation angle corresponding to the received pulse data PD1 and PD2. The position information is updated positively and negatively, and the control target is controlled in accordance with the updated position information. In the embodiment, as an example, the pulse data PD1 shows a case where the absolute position changes in the positive direction by three resolutions, and the pulse data PD2 shows a case where the absolute position changes in the negative direction by two resolutions. Of course, the control of the control target is various and is not limited to the time chart shown in FIG.

図３ないし図５を参照して本発明の他の実施の形態にかかるアブソリュートエンコーダ１０を説明する。図３は実施の形態にかかるアブソリュートエンコーダ１０と、それに接続される上位コントローラ２０とのブロック構成、図４は切り替え回路１５、図５はその各部のタイムチャートを示す。これらの図において、図１および図２と対応する部分には同一の符号を付している。この実施の形態では、演算回路１２により、クロックＣＬＫからＢ相信号を生成し、パルスデータＰＤ１，ＰＤ２からＡ相信号を生成し、その生成したＡ相、Ｂ相信号を上位コントローラ２０のＣＰＵ２１に入力するようにしたものである。   An absolute encoder 10 according to another embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a block diagram of the absolute encoder 10 according to the embodiment and the host controller 20 connected thereto, FIG. 4 is a switching circuit 15, and FIG. 5 is a time chart of each part thereof. In these drawings, portions corresponding to those in FIGS. 1 and 2 are denoted by the same reference numerals. In this embodiment, the arithmetic circuit 12 generates a B-phase signal from the clock CLK, generates an A-phase signal from the pulse data PD1 and PD2, and sends the generated A-phase and B-phase signals to the CPU 21 of the host controller 20. It is something to be entered.

実施の形態では、演算回路１２により生成したＡ相信号は信号線Ｓ１を介して出力回路１４に、また、Ｂ相信号は信号線Ｓ２を介して切り替え回路１５にそれぞれ出力させるようにしている。切り替え回路１５は、演算回路１２からのＢ相信号をＣＰＵ２１に入力させるか、またはＣＰＵ２１からのクロックＣＬＫを演算回路１２に入力させるかを信号線Ｓ３を介して与えられるモード信号ＭＤにより切り換えるものである。さらに、演算回路１２が生成したＡ相信号またはシフトレジスタ１３からのバイナリデータＢＤのいずれを出力回路１４からＣＰＵ２１に入力させるかをモード信号ＭＤにより選択できるようになっている。   In the embodiment, the A-phase signal generated by the arithmetic circuit 12 is output to the output circuit 14 via the signal line S1, and the B-phase signal is output to the switching circuit 15 via the signal line S2. The switching circuit 15 switches whether the B-phase signal from the arithmetic circuit 12 is input to the CPU 21 or the clock CLK from the CPU 21 is input to the arithmetic circuit 12 by the mode signal MD given via the signal line S3. is there. Further, the mode signal MD can be used to select either the A-phase signal generated by the arithmetic circuit 12 or the binary data BD from the shift register 13 to be input from the output circuit 14 to the CPU 21.

切り替え回路１５は、図４で示すように３つの第１ないし第３ゲート１５ａ−１５ｃを備え、モード信号ＭＤは第１ゲート１５ａの非反転出力部から第２ゲート１５ｂの反転入力部に入力され、第１ゲート１５ａの反転出力部から第３ゲート１５ｃの反転入力部に入力される。モード信号ＭＤがハイレベルのときは、第３ゲート１５ｃは、導通してＣＰＵ２１からのクロックＣＬＫをシフトレジスタ１３に入力させ、モード信号ＭＤがローレベルのときは、第２ゲート１５ｂは導通して演算回路１２からのＢ相信号を上位コントローラ２０のＣＰＵ２１に入力させることができるようになっている。   As shown in FIG. 4, the switching circuit 15 includes three first to third gates 15a-15c, and the mode signal MD is input from the non-inverting output portion of the first gate 15a to the inverting input portion of the second gate 15b. , The inverted output portion of the first gate 15a is input to the inverted input portion of the third gate 15c. When the mode signal MD is at high level, the third gate 15c is turned on to input the clock CLK from the CPU 21 to the shift register 13, and when the mode signal MD is at low level, the second gate 15b is turned on. The B phase signal from the arithmetic circuit 12 can be input to the CPU 21 of the host controller 20.

図５で示すようにＣＰＵ２１によりモード信号ＭＤがハイレベルになって絶対位置情報送信モードであるときは、ＣＰＵ２１のクロックＣＬＫは、切り替え回路１５を介してシフトレジスタ１３に入力され、また、シフトレジスタ１３からのバイナリデータＢＤは出力回路１４からＣＰＵ２１に入力される。   As shown in FIG. 5, when the mode signal MD is set to the high level by the CPU 21 and the absolute position information transmission mode is set, the clock CLK of the CPU 21 is input to the shift register 13 via the switching circuit 15, and the shift register The binary data BD from 13 is input from the output circuit 14 to the CPU 21.

次に、ＣＰＵ２１によりモード信号ＭＤがハイレベルの絶対位置情報送信モードからローレベルのインクリメンタル情報送信モードになったときは、演算回路１２は、切り替え回路１５を介してＢ相信号を、また、出力回路１４を介してＡ相信号を、それぞれ、上位コントローラ２０のＣＰＵ２１に出力するようになっている。   Next, when the CPU 21 changes the mode signal MD from the high-level absolute position information transmission mode to the low-level incremental information transmission mode, the arithmetic circuit 12 outputs the B-phase signal via the switching circuit 15 and outputs it. The A phase signal is output to the CPU 21 of the host controller 20 via the circuit 14.

すなわち、インクリメンタル情報送信モードになったとき、演算回路１２は、信号線Ｓ１をローレベル状態とし、制御対象の絶対位置が正方向に１分解能分変化した場合、信号線Ｓ２の状態をローレベルとし、その後、規定時間ｔ分（例えば１回転１０２４分解能のエンコーダが６０００ｒｐｍ回転した場合のＡ相、Ｂ相信号のずれ時間１０／（１０２４×４）ｍｓｅｃ）経過後に信号線Ｓ１をハイレベル状態に変化させ、さらにｔ分経過後に信号線Ｓ２をハイレベル状態とし、そのｔ分後に信号線Ｓ１をローレベル状態とする。位置が負方向に１分解能変化した場合は上記の逆となる。このようにして、信号線Ｓ１からはＡ相信号、信号線Ｓ２からはＢ相信号を出力するようになっている。図２で示す例は制御対象が正方向に２分解能移動し、その後、負方向に２分解能移動した例である。   That is, when the incremental information transmission mode is entered, the arithmetic circuit 12 sets the signal line S1 to the low level state, and when the absolute position of the controlled object changes by one resolution in the positive direction, sets the state of the signal line S2 to the low level. After that, the signal line S1 is changed to the high level state after a lapse of a specified time t (for example, the deviation time 10 / (1024 × 4) msec of the A phase and B phase signals when an encoder having a resolution of 1024 rotations of 6000 rpm rotates). Further, after elapse of t minutes, the signal line S2 is set to the high level state, and after t minutes, the signal line S1 is set to the low level state. When the position changes by 1 resolution in the negative direction, the reverse is true. In this way, the A-phase signal is output from the signal line S1, and the B-phase signal is output from the signal line S2. The example shown in FIG. 2 is an example in which the controlled object has moved 2 resolutions in the positive direction and then moved 2 resolutions in the negative direction.

なお、信号線Ｓ３がハイレベルである絶対位置情報送信モードでは、ＣＰＵ２１側からは信号線Ｓ２にクロックＣＬＫが出力され、これに同期して、アブソリュートエンコーダ１０側から、信号線Ｓ１に絶対位置情報が出力される。信号線Ｓ３がローレベルであるインクリメンタル情報送信モードでは、アブソリュートエンコーダ１０側から信号線Ｓ２にＢ相信号を出力する。これにより、信号線Ｓ３がハイレベル状態のときは、信号線Ｓ２はＣＰＵ２１側からの出力となり、信号線Ｓ３がローレベル状態のときは信号線Ｓ２はアブソリュートエンコーダ１０側からの出力となる。   In the absolute position information transmission mode in which the signal line S3 is at the high level, the CPU 21 outputs the clock CLK to the signal line S2, and in synchronization with this, the absolute position information is transmitted from the absolute encoder 10 side to the signal line S1. Is output. In the incremental information transmission mode in which the signal line S3 is at a low level, a B-phase signal is output from the absolute encoder 10 side to the signal line S2. Thus, when the signal line S3 is in the high level state, the signal line S2 is output from the CPU 21 side, and when the signal line S3 is in the low level state, the signal line S2 is output from the absolute encoder 10 side.

以上説明したように、実施の形態のアブソリュートエンコーダ１０においては、上位コントローラ２０のＣＰＵ２１に対して、バイナリデータＢＤで構成された絶対位置情報の代わりとして、必要に応じて、Ａ相、Ｂ相信号のようなインクリメンタル情報を短時間で送信することができ、ＣＰＵ２１の処理負荷を軽減することができるようになる。   As described above, in the absolute encoder 10 according to the embodiment, the A-phase and B-phase signals are output to the CPU 21 of the host controller 20 as necessary instead of the absolute position information configured by the binary data BD. Such incremental information can be transmitted in a short time, and the processing load on the CPU 21 can be reduced.

図１は本発明の実施形態に係るアブソリュートエンコーダと、それに接続される上位コントローラとのブロック構成を示す図である。FIG. 1 is a diagram showing a block configuration of an absolute encoder according to an embodiment of the present invention and a host controller connected thereto. 図２は図１各部のタイムチャートを示す図である。FIG. 2 is a diagram showing a time chart of each part of FIG. 図３は本発明の他の実施の形態にかかるアブソリュートエンコーダと、それに接続される上位コントローラとのブロック構成を示す図である。FIG. 3 is a diagram showing a block configuration of an absolute encoder and a host controller connected thereto according to another embodiment of the present invention. 図４は図３の切り替え回路のブロック構成を示す図である。FIG. 4 is a diagram showing a block configuration of the switching circuit of FIG. 図５は図３各部のタイムチャートを示す図である。FIG. 5 is a diagram showing a time chart of each part of FIG.

符号の説明Explanation of symbols

１０ アブソリュートエンコーダ
１１ 磁気エンコーダ
１２ 演算回路
１３ シフトレジスタ
１４ 出力回路
２０ 上位コントローラ
２１ ＣＰＵ
２２ 記憶回路 DESCRIPTION OF SYMBOLS 10 Absolute encoder 11 Magnetic encoder 12 Arithmetic circuit 13 Shift register 14 Output circuit 20 Host controller 21 CPU
22 Memory circuit

Claims (3)

検出対象の絶対位置情報をバイナリデータに変換すると共に、そのバイナリデータをシリアル出力する機能を備えたアブソリュートエンコーダにおいて、上記検出対象の絶対位置からの所定の位置変化分を示すインクリメンタル情報を出力する機能を備えた、ことを特徴とするアブソリュートエンコーダ。   A function for converting the absolute position information of the detection target into binary data and outputting incremental information indicating a predetermined position change from the absolute position of the detection target in an absolute encoder having a function of serially outputting the binary data An absolute encoder characterized by comprising: 検出対象の位置を検出する検出手段と、上記検出手段の検出出力に基づき上記検出対象の絶対位置情報をバイナリデータに演算する演算手段と、この演算手段からのバイナリデータをシリアルに出力する出力手段とを備えたアブソリュートエンコーダにおいて、上記演算手段は、上記検出対象の絶対位置からの所定の位置変化分を示すインクリメンタル情報を算出すると共に、上記出力手段は、モード切り替えに応じてバイナリデータまたはインクリメンタルデータを出力する、ことを特徴とするアブソリュートエンコーダ。   Detection means for detecting the position of the detection target, calculation means for calculating the absolute position information of the detection target to binary data based on the detection output of the detection means, and output means for serially outputting binary data from the calculation means In the absolute encoder, the calculation means calculates incremental information indicating a predetermined position change from the absolute position of the detection target, and the output means outputs binary data or incremental data according to mode switching. An absolute encoder characterized in that 上記演算手段から、Ａ、Ｂ相両信号を生成する、ことを特徴とする請求項１または２に記載のアブソリュートエンコーダ。   The absolute encoder according to claim 1 or 2, wherein both A-phase and B-phase signals are generated from the arithmetic means.
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