JP2009284176A - Receiver and data communication system - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of terminals of a receiver and to suppress power consumption in the receiver. <P>SOLUTION: The receiver converts differential signals into serial data strings, outputs them, generates a first clock having a frequency which is at least double the received basic clock signals and a second clock signal having an inverted phase, and generates and outputs first and second delay clock signals for which the first and second clock signals are respectively delayed for equal delay amounts. The receiver includes first and second flip-flops for fetching and outputting at least a part of data strings in synchronism with the first and second delay clock signals, and a delay amount adjustment part for receiving the output of the first flip-flop and the output of the second flip-flop and adjusting the delay amount in a delay part so that both of the output match or the output one clock cycle before of the first delay clock signal of the first flip-flop and the output of the second flip-flop match. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、受信装置、及びデータ通信システムに関する。   The present invention relates to a receiving apparatus and a data communication system.

デジタル化された画像信号を信号処理回路に送信する場合、画像情報の高精細化に伴い送信するデータ量が増大している。例えば、デジタルカメラの撮像系を例に取れば、撮像センサーによって光電変換されたアナログ信号をアナログ／デジタル変換器（ＡＤＣ）によってデジタル信号に変換し、信号処理回路にデータを送信する装置がある。その場合、撮像センサーの多画素化と撮像速度の向上と共にＡＤＣから信号処理回路に送信するデータ量が増大している。送信するデータ量が増大すると、高速且つ低消費電力でデータを送信することが困難になる。   When a digitized image signal is transmitted to a signal processing circuit, the amount of data to be transmitted is increased with the increase in definition of image information. For example, taking an imaging system of a digital camera as an example, there is an apparatus that converts an analog signal photoelectrically converted by an imaging sensor into a digital signal by an analog / digital converter (ADC) and transmits data to a signal processing circuit. In that case, the amount of data transmitted from the ADC to the signal processing circuit is increasing along with the increase in the number of pixels of the imaging sensor and the improvement in imaging speed. As the amount of data to be transmitted increases, it becomes difficult to transmit data at high speed and with low power consumption.

それに対して、特許文献１に示された技術では、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）による電流通信によって画像データと同期クロック信号とを送信する。これにより、特許文献１によれば、送信データ量が増大しても、高速且つ低消費電力でデータを送信することができるとされている。
特開２００５−０８６２２４号公報 特開２００５−１５１４１０号公報 On the other hand, in the technique disclosed in Patent Document 1, image data and a synchronous clock signal are transmitted by current communication using LVDS (Low Voltage Differential Signaling). Thus, according to Patent Document 1, even if the amount of transmission data increases, data can be transmitted at high speed and with low power consumption.
Japanese Patent Laying-Open No. 2005-086224 JP 2005-151410 A

しかし、特許文献１に示された技術では、同期クロック信号を受信するための端子を受信装置に設ける必要があるため、受信装置の端子数を削減することが困難になる。また、高速な同期クロック信号を受信する動作を行うことにより受信装置における消費電力が増加する可能性がある。   However, in the technique disclosed in Patent Document 1, since it is necessary to provide a terminal for receiving a synchronous clock signal in the receiving device, it is difficult to reduce the number of terminals of the receiving device. Further, there is a possibility that the power consumption in the receiving apparatus increases by performing an operation of receiving a high-speed synchronous clock signal.

また、特許文献２に示された技術では、並列に送られてくるデータ信号の位相を合わせる目的で、データを位相変調する方法が開示されている。その場合、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）とＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）とを有しアナログ動作を行なう位相変調回路を並列に入力される信号ごとに設ける必要があるので、集積度が課題となる。   The technique disclosed in Patent Document 2 discloses a method for phase-modulating data for the purpose of matching the phases of data signals sent in parallel. In that case, since it is necessary to provide a phase modulation circuit having a VCO (Voltage Controlled Oscillator) and an LPF (Low Pass Filter) for performing an analog operation for each signal inputted in parallel, the degree of integration becomes a problem.

本発明の目的は、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することにある。   An object of the present invention is to reduce the number of terminals of a receiving device and suppress power consumption in the receiving device.

本発明の第１側面に係る受信装置は、シリアルデータ列を受信する受信装置であって、差動信号を受けて、受けた前記差動信号をシリアルデータ列に変換して出力する差動入力バッファと、基本クロック信号を受けて、前記基本クロック信号の２倍以上の周波数を有する第１のクロックを生成して出力する生成部と、前記第１のクロック信号を前記生成部から受けて、前記第１のクロック信号に対して反転した位相を有する第２のクロック信号を生成し、前記第１のクロック信号と前記第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１の遅延クロック信号と第２の遅延クロック信号とを生成して出力する遅延部と、前記第１の遅延クロック信号を前記遅延部から受けて、前記第１の遅延クロック信号に同期して、前記差動入力バッファから出力されたシリアルデータ列の少なくとも一部のデータ列を取り込んで出力する第１のフリップフロップと、前記第２の遅延クロック信号を前記遅延部から受けて、前記第２の遅延クロック信号に同期して、前記少なくとも一部のデータ列を取り込んで出力する第２のフリップフロップと、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを受けて、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するように、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致するように、前記遅延部における前記遅延量を調整する遅延量調整部とを備えたことを特徴とする。   A receiving device according to the first aspect of the present invention is a receiving device that receives a serial data string, receives a differential signal, converts the received differential signal into a serial data string, and outputs the differential data string. A buffer, a generator that receives a basic clock signal, generates a first clock having a frequency that is twice or more that of the basic clock signal, and receives the first clock signal from the generator; A first delay in which a second clock signal having an inverted phase with respect to the first clock signal is generated, and the first clock signal and the second clock signal are respectively delayed by an equal delay amount. A delay unit for generating and outputting a clock signal and a second delayed clock signal; and receiving the first delayed clock signal from the delay unit and synchronizing the differential signal with the first delayed clock signal. Enter A first flip-flop that captures and outputs at least a part of a serial data string output from the buffer, and receives the second delayed clock signal from the delay unit to generate the second delayed clock signal. Synchronously, the first flip-flop receives the second flip-flop that captures and outputs the at least a part of the data string, and the output of the first flip-flop and the output of the second flip-flop. The output of the first flip-flop coincides with the output of the second flip-flop, or the output of the first flip-flop one clock period before the first delayed clock signal and the output of the second flip-flop And a delay amount adjusting unit that adjusts the delay amount in the delay unit so that the output coincides with the output.

本発明の第２側面に係るデータ通信システムは、本発明の第１側面に係る受信装置と、撮像センサーにおけるオプティカルブラック領域から信号が出力される期間において、一定の繰り返し周期で繰り返される複数のデータ列を含むシリアルデータ列を前記受信装置へ送信する送信装置とを備えたことを特徴とする。   The data communication system according to the second aspect of the present invention includes a receiving device according to the first aspect of the present invention and a plurality of data repeated at a constant repetition period in a period in which a signal is output from the optical black area in the imaging sensor. And a transmitting device that transmits a serial data sequence including the sequence to the receiving device.

本発明によれば、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, while reducing the number of terminals of a receiver, the power consumption in a receiver can be suppressed.

本発明の実施形態に係るデータ通信システム１を、図１を用いて説明する。図１は、本発明の実施形態に係るデータ通信システムの構成を示す図である。   A data communication system 1 according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing a configuration of a data communication system according to an embodiment of the present invention.

引き出し線１００１は、差動出力を持つＡｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＡＤＣ、送信装置）である。   A lead line 1001 is an analog-digital converter (ADC, transmitter) having a differential output.

引き出し線１５０２は、ＡＤＣに入力されデジタル値に変換されるべきアナログ信号である。   A lead line 1502 is an analog signal to be input to the ADC and converted into a digital value.

引き出し線１００３は、ＡＤＣ１００１のＡ／Ｄ変換部である。   A lead line 1003 is an A / D conversion unit of the ADC 1001.

引き出し線１５０１は、基本クロック信号であり、Ａ／Ｄ変換部の動作クロック信号である。   A lead line 1501 is a basic clock signal and is an operation clock signal of the A / D converter.

引き出し線１５０３は、Ａ／Ｄ変換部１００３がアナログ値を変換したデジタル信号を伝送するＢｕｓである。ここで、Ｂｕｓ１５０３は、１６ビットの幅を持つものとする。   A lead line 1503 is a bus that transmits a digital signal obtained by converting an analog value by the A / D conversion unit 1003. Here, Bus 1503 is assumed to have a width of 16 bits.

引き出し線１００４は、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）である。ここで、ＰＬＬ１００４は、外部から基本クロック信号１５０１を受けて、受けた基本クロック信号１５０１の４倍（２倍以上）の周波数を有するクロック信号を生成してクロックライン１５０４に出力するものとする。   The lead line 1004 is a Phase Locked Loop (PLL). Here, the PLL 1004 receives a basic clock signal 1501 from the outside, generates a clock signal having a frequency four times (twice or more) that of the received basic clock signal 1501, and outputs the clock signal to the clock line 1504.

引き出し線１００５は、パラレル−シリアル変換器（以下、ＰＳ変換器とする）である。ＰＳ変換器１５０３は、１６ビットのパラレル信号を４ビットづつのシリアル信号として引き出し線１５０５、１５０６、１５０７、１５０８で示された各ラインに出力する。   A lead line 1005 is a parallel-serial converter (hereinafter referred to as a PS converter). The PS converter 1503 outputs a 16-bit parallel signal as a 4-bit serial signal to each line indicated by the lead lines 1505, 1506, 1507, and 1508.

図２は、ＰＳ変換器１００５の動作を模式的に示したタイミング図であり、夫々の波形に付した番号は図１の引き出し線の番号に対応する。   FIG. 2 is a timing diagram schematically showing the operation of the PS converter 1005. The numbers given to the respective waveforms correspond to the numbers of the lead lines in FIG.

基本クロック信号１５０１に同期した１６ビットのデジタル信号１５０３は、基本クロック信号１５０１の４倍の周波数のクロック信号１５０４によって、ライン１５０５〜１５０８に分配される。４倍のクロック信号で４端子で出力されるため、データのレートは入力と出力とで一致する。   A 16-bit digital signal 1503 synchronized with the basic clock signal 1501 is distributed to lines 1505 to 1508 by a clock signal 1504 having a frequency four times that of the basic clock signal 1501. Since the quadruple clock signal is output at four terminals, the data rate matches between the input and output.

図１に示す引出し線１００６〜１００９は、差動出力バッファである。差動出力バッファ１００６〜１００９は、入力された信号を小振幅の差動信号に変換して、変換した差動信号をライン１５０９〜１５１６に出力する。   Lead lines 1006 to 1009 shown in FIG. 1 are differential output buffers. The differential output buffers 1006 to 1009 convert the input signal into a differential signal having a small amplitude, and output the converted differential signal to lines 1509 to 1516.

このように、ＡＤＣ（送信装置）１００１は、特定のシリアルデータ列をライン１５０９〜１５１６経由で後述のデジタル信号処理装置（受信装置）１００２へ送信する。ＡＤＣ１００１は、データ信号のみを送信しデータを取り込むためのクロック信号は送信しない。ここで、シリアルデータ列は、４ビットの繰り返し周期（一定の繰り返し周期）で繰り返される複数のデータ列を含む。   In this way, the ADC (transmission device) 1001 transmits a specific serial data string to the digital signal processing device (reception device) 1002 described later via the lines 1509 to 1516. The ADC 1001 transmits only a data signal and does not transmit a clock signal for capturing data. Here, the serial data string includes a plurality of data strings that are repeated at a 4-bit repetition period (a constant repetition period).

引き出し線１００２は、デジタル信号処理装置（受信装置）である。デジタル信号処理装置１００２は、ＡＤＣ１００１からの差動出力を受け取り、信号処理可能な順序に並べ替えた後に適切な処理を行なう。図１には、本実施形態に関する構成であるところのデータを受け取る部分のみを示した。   A lead line 1002 is a digital signal processing device (receiving device). The digital signal processing device 1002 receives the differential output from the ADC 1001 and rearranges it in an order that allows signal processing, and performs appropriate processing. FIG. 1 shows only a portion for receiving data which is a configuration related to the present embodiment.

引き出し線１０１０〜１０１３は、差動入力バッファである。差動入力バッファ１０１０〜１０１３は、小振幅の差動信号として送られてきたデータをシングルエンドのデジタル信号に変換しライン１５１７〜１５２０に出力する。   Lead lines 1010 to 1013 are differential input buffers. The differential input buffers 1010 to 1013 convert the data sent as a differential signal with a small amplitude into a single-ended digital signal and output it to lines 1517 to 1520.

引き出し線１０１７及び１０１８は、入力バッファ１０１０の出力信号をライン１５１７経由を受け取るフリップフロップ（ＦＦ）である。同様に、１０１９及び１０２０、１０２１及び１０２２、１０２３及び１０２４は、夫々、ライン１５１８、１５１９、１５２０経由で信号を受け取るＦＦである。   Lead lines 1017 and 1018 are flip-flops (FFs) that receive the output signal of the input buffer 1010 via the line 1517. Similarly, 1019 and 1020, 1021 and 1022, 1023 and 1024 are FFs which receive signals via lines 1518, 1519 and 1520, respectively.

引き出し線１０１５は、ＰＬＬ回路である。ＰＬＬ回路（生成部）１０１５は、外部から基本クロック信号１５０１を受けて、基本クロック信号１５０１の４倍の周波数を有するクロック信号（第１のクロック信号）を生成しクロックライン１５２１に出力する。   The lead line 1015 is a PLL circuit. The PLL circuit (generation unit) 1015 receives a basic clock signal 1501 from the outside, generates a clock signal (first clock signal) having a frequency four times that of the basic clock signal 1501, and outputs it to the clock line 1521.

引き出し線１０１４は、遅延回路（ＤＬＬ回路）である。遅延回路（遅延部）１０１４は、入力されたクロック信号を、そのクロック信号に対して反転した位相を有するクロック信号（第２のクロック信号）を生成し、２つのクロック信号を等しい遅延量だけ遅延させて出力する。遅延回路１０１４は、ライン１５２２で入力された制御信号により指定された遅延量だけ遅延する。遅延回路１０１４は、入力されたクロック信号と同じ周期で制御信号（ライン１５２２）で指定された時間だけ遅延したクロック信号をライン１５２３〜１５３０に出力する。   The lead line 1014 is a delay circuit (DLL circuit). The delay circuit (delay unit) 1014 generates a clock signal (second clock signal) having a phase obtained by inverting the input clock signal with respect to the clock signal, and delays the two clock signals by an equal delay amount. To output. The delay circuit 1014 delays by the delay amount specified by the control signal input through the line 1522. The delay circuit 1014 outputs to the lines 1523 to 1530 a clock signal delayed by the time specified by the control signal (line 1522) in the same cycle as the input clock signal.

引き出し線１０１６は、制御回路である。制御回路（遅延量調整部）１０１６は、Ｂｕｓ１５３１で伝達されたＢｕｓ信号を元に最適なデータ取り込みクロック信号を検出する。遅延回路１０１４に対して制御信号情報をライン１５２２を通して送出する。   A lead line 1016 is a control circuit. The control circuit (delay amount adjustment unit) 1016 detects an optimum data capture clock signal based on the Bus signal transmitted by the Bus 1531. Control signal information is sent to delay circuit 1014 through line 1522.

例えば、制御回路１０１６は、後述のＦＦ（第１のフリップフロップ）１０１７の出力と後述のＦＦ（第２のフリップフロップ）１０１８の出力とを受ける。制御回路１０１６は、ＦＦ１０１７の出力とＦＦ１０１８の出力とが一致するように、あるいは、ＦＦ１０１７のクロック信号１５２３の１クロック周期前の出力とＦＦ１０１８の出力とが一致するように、遅延回路１０１４における遅延量を調整する。 これにより、ＡＤＣ１００１が引き出し線１５０９〜１５１６に出力する信号を安定してＦＦ１０１７〜１０２４に取り込むことが可能となる。   For example, the control circuit 1016 receives an output of a later-described FF (first flip-flop) 1017 and an output of a later-described FF (second flip-flop) 1018. The control circuit 1016 has a delay amount in the delay circuit 1014 so that the output of the FF 1017 matches the output of the FF 1018, or so that the output of the clock signal 1523 of the FF 1017 one clock period before matches the output of the FF 1018. Adjust. As a result, the signal output from the ADC 1001 to the lead lines 1509 to 1516 can be stably taken into the FFs 1017 to 1024.

本実施形態の動作を、図３〜図８を用いて説明する。図３は、本実施形態に係るデータ通信システムの動作を説明するために図１の構成の差動入力バッファ１０１０を入力として構成される１系列分を抜き出した図である。図４〜図８は、本実施形態に係るデータ通信システムの動作を示すタイミング図である。   The operation of this embodiment will be described with reference to FIGS. FIG. 3 is an extracted diagram of one series configured with the differential input buffer 1010 having the configuration of FIG. 1 as an input in order to explain the operation of the data communication system according to the present embodiment. 4 to 8 are timing charts showing the operation of the data communication system according to the present embodiment.

図３の構成のうち図１の構成と同じ構成には図１と同じ符号を付してある。その他の３０００番台の符号は図１のデジタル信号処理装置１０１６の内部の構成の一部を示したものである。   3 that are the same as those in FIG. 1 are assigned the same reference numerals as in FIG. The other numerals in the 3000 series indicate a part of the internal configuration of the digital signal processing apparatus 1016 in FIG.

ＦＦ３００１は、ＦＦ１０１７と伴にライン１５２３のクロック信号（第１の遅延クロック信号）で動作する典型的なシンクロナイザー回路を構成している。   The FF 3001 forms a typical synchronizer circuit that operates with the clock signal (first delayed clock signal) on the line 1523 together with the FF 1017.

ＦＦ３００２は、ＦＦ１０１８と伴にライン１５２４のクロック信号（第２の遅延クロック信号）で動作する典型的なシンクロナイザー回路を構成している。   The FF 3002 forms a typical synchronizer circuit that operates with the clock signal (second delayed clock signal) on the line 1524 together with the FF 1018.

ＦＦ３００３は、クロック信号１５２３に同期して動作しているＦＦ３００１の出力をクロック信号１５２４に同期させるためのＦＦである。ＦＦ３００３は、ＦＦ３００４〜３００６と伴にクロック信号１５２４で動作する４ビットのシフトレジスタ（第１のシフトレジスタ）を構成している。この４ビットは、データ列の繰り返し周期である４クロック周期（図４参照）に対応したものであり、繰り返し周期に含まれるクロック信号１５２３（第１の遅延クロック信号）の数のビット数である。   The FF 3003 is an FF for synchronizing the output of the FF 3001 operating in synchronization with the clock signal 1523 with the clock signal 1524. The FF 3003 constitutes a 4-bit shift register (first shift register) that operates with the clock signal 1524 together with the FFs 3004 to 3006. These 4 bits correspond to the 4 clock cycles (see FIG. 4) which is the repetition cycle of the data string, and are the number of bits of the number of clock signals 1523 (first delayed clock signal) included in the repetition cycle. .

また、ＦＦ３００７〜３００９は、ＦＦ３００２と伴にクロック信号１５２４で動作する４ビットのシフトレジスタ（第２のシフトレジスタ）を構成している。この４ビットは、データ列の繰り返し周期である４クロック周期（図４参照）に対応したものである。   The FFs 3007 to 3009 constitute a 4-bit shift register (second shift register) that operates with the clock signal 1524 together with the FF 3002. These 4 bits correspond to 4 clock cycles (see FIG. 4), which is a data cycle repetition cycle.

引き出し線３０１０は、図１の制御回路１０１６における信号処理の核をなす判定部である。判定部３０１０は、ライン３５０６と３５０７で伝達されたシフトレジスタ構成から２つの出力信号を検査・比較することにより、クロックライン１５２３と１５２４とに現在設定されたクロック信号の位相（遅延量）が最適か否かを判定する。   A lead line 3010 is a determination unit that forms the core of signal processing in the control circuit 1016 of FIG. The determination unit 3010 examines and compares the two output signals from the shift register configuration transmitted on the lines 3506 and 3507, so that the phase (delay amount) of the clock signal currently set on the clock lines 1523 and 1524 is optimum. It is determined whether or not.

図４〜図８は、クロック信号１５２３、及びクロック信号１５２４の位相をずらしたときの判定部３０１０に入力される信号３５０６と３５０７との値の違いを示している。クロック信号１５２３、１５２４は、図１の遅延回路１０１４によって位相制御可能である。本実施形態では、説明を簡単にするために、遅延回路１０１４が、図９に示す様に、クロック信号の周期を１０等分した位相のクロック信号ＣＬＫ（０ｄ）〜ＣＬＫ（９ｄ）の中から選択して出力するものとする。   4 to 8 show a difference in values between the signals 3506 and 3507 input to the determination unit 3010 when the phases of the clock signal 1523 and the clock signal 1524 are shifted. The phases of the clock signals 1523 and 1524 can be controlled by the delay circuit 1014 shown in FIG. In the present embodiment, in order to simplify the description, the delay circuit 1014 has a phase of the clock signal CLK (0d) to CLK (9d) having a phase obtained by dividing the period of the clock signal by 10 as shown in FIG. Select and output.

図４は、図３に示した構成の動作タイミングの一例を示した図である。図４の各波形に付された符号は、図３の符号で示された信号に対応する。図４の波形１５１７は、差動入力バッファ１０１０の出力端の波形を示している。ここでは、説明を簡単にするため１５１７に４クロックを１周期とする信号が現れるように前段のＡＤＣ１００１から信号が送られてくることとしている。便宜上各クロックサイクルに送られてくる信号をａ,ｂ,ｃ,ｄとして表記する。ａ,ｂ,ｃ,ｄは夫々０又は１の値をとるデジタル値で、そのパターンは任意とする。   FIG. 4 is a diagram showing an example of the operation timing of the configuration shown in FIG. The reference numerals given to the respective waveforms in FIG. 4 correspond to the signals indicated by the reference numerals in FIG. A waveform 1517 in FIG. 4 shows a waveform at the output end of the differential input buffer 1010. Here, in order to simplify the description, it is assumed that a signal is sent from the preceding ADC 1001 so that a signal having one cycle of 4 clocks appears in 1517. For convenience, the signals sent in each clock cycle are expressed as a, b, c, and d. a, b, c, and d are digital values each having a value of 0 or 1, and the pattern is arbitrary.

ライン１５１７の値は、クロック信号１５２３に同期してＦＦ１０１７に、クロック信号１５２４に同期してＦＦ１０１８に、それぞれ、取り込まれる。本実施形態において、クロック信号１５２３とクロック信号１５２４とは遅延回路１０１４により互いに１８０°位相のずれたクロック信号となるように制御されるものとする。   The value of the line 1517 is taken into the FF 1017 in synchronization with the clock signal 1523 and the FF 1018 in synchronization with the clock signal 1524. In this embodiment, the clock signal 1523 and the clock signal 1524 are controlled by the delay circuit 1014 so as to be clock signals that are 180 ° out of phase with each other.

図４に示した１５１７の波形と１５２３のクロック信号との位相関係は、１５１７が遷移するタイミングでクロック信号１５２３が立ち上がっていることを示している。そのためＦＦ１０１７はメタステーブル状態となり３５０１の取る値は不安定となる。   The phase relationship between the waveform 1517 and the clock signal 1523 shown in FIG. 4 indicates that the clock signal 1523 rises at the timing at which 1517 transitions. Therefore, the FF 1017 is in a metastable state, and the value taken by the 3501 is unstable.

一方、１５１７の波形と１５２４のクロック信号との位相関係は、１５１７が安定しているタイミングでクロック信号１５２４が立ち上がっていることを示している。そのためＦＦ１０１８は安定してデータを取り込むことが出来る。   On the other hand, the phase relationship between the waveform 1517 and the clock signal 1524 indicates that the clock signal 1524 rises at a timing when the 1517 is stable. Therefore, the FF 1018 can capture data stably.

図４の３５０２と３５０３とは、メタステーブル状態を伝播させないためのシンクロナイザーの２段目のＦＦの出力である。３５０３は、クロック信号１５２３に同期した信号３５０２を、クロック信号１５２４に同期して遷移させた信号である。   3502 and 3503 in FIG. 4 are outputs of the second-stage FF of the synchronizer for preventing the metastable state from propagating. Reference numeral 3503 denotes a signal obtained by transitioning a signal 3502 synchronized with the clock signal 1523 in synchronization with the clock signal 1524.

ライン３５０６と３５０７とは４ビットのシフトレジスタ構成の信号である。１５１７のデータの繰返し周期が４クロックである。４クロック間隔でライン３５０６及び３５０７を評価すると、安定点のタイミングでデータを取り込んでいる信号３５０６は、一定の値をとることとなる。しかし、不安定なタイミングでデータを取り込んでいる信号３５０７は一定の値とならない。   Lines 3506 and 3507 are signals of a 4-bit shift register configuration. The repetition period of 1517 data is 4 clocks. When the lines 3506 and 3507 are evaluated at intervals of 4 clocks, the signal 3506 that takes in data at the timing of the stable point takes a constant value. However, the signal 3507 capturing data at an unstable timing does not become a constant value.

図５は、図３に示した構成の動作タイミングの別の一例を示した図である。   FIG. 5 is a diagram showing another example of the operation timing of the configuration shown in FIG.

クロック信号１５２３と１５２４とが図４に比較して１分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。各波形の示し信号は図４と同様であるが、クロック信号１５２３、１５２４共に１５１７の安定したタイミングでのデータ取り込みを行なえるクロック信号のタイミングを示している。そのため、５３０６、５３０７の値は安定で、互いに同じ値をとっている。   FIG. 10 is a timing chart when the clock signals 1523 and 1524 have phases delayed by a delay amount corresponding to one resolution (see FIG. 9) compared to FIG. The signal indicating each waveform is the same as that shown in FIG. 4, but both the clock signals 1523 and 1524 indicate the timing of the clock signal at which data can be taken in at a stable timing 1517. Therefore, the values of 5306 and 5307 are stable and have the same value.

図６は、図３に示した構成の動作タイミングの別の一例を示した図である。   FIG. 6 is a diagram showing another example of the operation timing of the configuration shown in FIG.

クロック信号１５２３と１５２４とが図５に比較して２分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２４での取り込みタイミングで１５１７が不安定な値をとるため、３５０６が不安定な値となる。   FIG. 10 is a timing chart when the clock signals 1523 and 1524 have phases delayed by a delay amount corresponding to two resolutions (see FIG. 9) compared to FIG. Since 1517 takes an unstable value at the capturing timing of the clock signal 1524, 3506 becomes an unstable value.

図７は、図３に示した構成の動作タイミングの別の一例を示した図である。   FIG. 7 is a diagram showing another example of the operation timing of the configuration shown in FIG.

クロック信号１５２３と１５２４とが図６に比較して３分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２３、１５２４共に１５１７の安定したタイミングでのデータ取り込みを行なえるクロック信号のタイミングを示している。しかし、取り込みタイミングでの１５１７の位相が１クロックずれているために３５０６の値は、３５０７の値よりも１ビット左にシフトした値とをとる。   FIG. 10 is a timing chart when the clock signals 1523 and 1524 have phases delayed by a delay amount corresponding to three resolutions (see FIG. 9) compared to FIG. Both of the clock signals 1523 and 1524 show the timing of the clock signal at which data can be taken in at a stable timing 1517. However, since the phase of 1517 at the capture timing is shifted by one clock, the value of 3506 is a value shifted to the left by 1 bit from the value of 3507.

図８は、図３に示した構成の動作タイミングの別の一例を示した図である。   FIG. 8 is a diagram showing another example of the operation timing of the configuration shown in FIG.

クロック信号１５２３と１５２４とが図７に比較して２分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２３での取り込みタイミングで１５１７が不安定な値をとるため、３５０７が不安定な値となる。   FIG. 10 is a timing chart when the clock signals 1523 and 1524 have phases delayed by a delay amount corresponding to two resolutions (see FIG. 9) compared to FIG. Since 1517 takes an unstable value at the capturing timing of the clock signal 1523, 3507 becomes an unstable value.

図３〜図８を用いて説明したように、クロック信号１５２３、１５２４の位相を１分解能ずつ後ろにずらしていくことで、３５０７の値は"不安定"→"安定"→"不安定"な値に変化する。また、３５０６の値は"安定"→"不安定"→"安定"な値に変化する。この場合、１５１７を取り込む好適なタイミングは３５０７が"不安定"から"安定"に変わるクロック信号１５２３のタイミングと３５０７が"安定"から"不安定"に変わるクロック信号１５２３のタイミングの中間のタイミングであることは明らかである。   As described with reference to FIGS. 3 to 8, the value of 3507 becomes “unstable” → “stable” → “unstable” by shifting the phases of the clock signals 1523 and 1524 backward by one resolution. Changes to a value. The value 3506 changes from “stable” → “unstable” → “stable”. In this case, a suitable timing for capturing 1517 is an intermediate timing between the timing of the clock signal 1523 when 3507 changes from “unstable” to “stable” and the timing of the clock signal 1523 when 3507 changes from “stable” to “unstable”. It is clear that there is.

上記の説明は、取り込みデータが"不安定"な値となるタイミングが存在する場合を説明した。しかし、１５１７の遷移が急峻であり、クロック信号１５２３、１５２４の位相を変化させる最小の分解能が１５１７の遷移よりも大きい場合は、３５０６と３５０７は"不安定"値をとらない場合がある。   The above description has been given of the case where there is a timing when the captured data has an “unstable” value. However, if the transition of 1517 is steep and the minimum resolution for changing the phase of the clock signals 1523, 1524 is greater than the transition of 1517, 3506 and 3507 may not take "unstable" values.

図１０は、１５１７の遷移が急峻な状態でのクロック信号と取り込み位置との関係を示した図である。図中のＤａｔａは１５１７に対応し、ＣＬＫ（０ｄ）〜ＣＬＫ（９ｄ）がクロック信号１５２３、１５２４が選択するクロック信号の位相を示している。図１０に示したように全てのクロック信号が遷移点で安定な値を取り込むことが可能である。この場合、データを最も安定に取り込むことが出来るタイミングの選択に３５０７が"安定"から"不安定"に変化する１５２３のタイミングや３５０７が"不安定"から"安定"に変化する１５２３のタイミングを用いることは出来ない。   FIG. 10 is a diagram showing the relationship between the clock signal and the capture position in a state where the transition of 1517 is steep. Data in the figure corresponds to 1517, and CLK (0d) to CLK (9d) indicate the phase of the clock signal selected by the clock signals 1523 and 1524. As shown in FIG. 10, all clock signals can capture a stable value at the transition point. In this case, the timing of 1523 at which 3507 changes from “stable” to “unstable” and the timing of 1523 at which 3507 changes from “unstable” to “stable” are selected to select the timing at which data can be captured most stably. It cannot be used.

図１１〜図１４は、１５１７が急峻に遷移する場合のクロック信号１５２３と１５２４とで１５１７が取り込まれる位置を示した図である。図１１の位相では１５２３で取り込まれる値と１５２４で取り込まれる値が１ビットずれる値となる。図１２と図１３との位相では１５２３と１５２４で取り込まれる値が同じ値となる。図１３の位相では１５２３で取り込まれる値と１５２４で取り込まれる値が１ビットずれる値となる。このことから、より安定的に１５１７を取り込むことが出来るタイミングは、次のタイミングであることが明らかである。３５０７と３５０６とが"異なる値"から３５０７と３５０６が"同じ値"となるクロック信号１５２３のタイミングと、３５０７と３５０６とが"同じ値"から３５０７と３５０６とが"異なる値"となるタイミングとの中間のタイミングである。   FIGS. 11 to 14 are diagrams showing positions where 1517 is taken in by clock signals 1523 and 1524 when 1517 makes a steep transition. In the phase of FIG. 11, the value fetched at 1523 is different from the value fetched at 1524 by 1 bit. In the phases of FIG. 12 and FIG. 13, the values taken in by 1523 and 1524 are the same value. In the phase of FIG. 13, the value fetched at 1523 and the value fetched at 1524 are shifted by 1 bit. From this, it is clear that the timing at which 1517 can be captured more stably is the next timing. The timing of the clock signal 1523 when 3507 and 3506 are “different values” from “different values”, and the timing when 3507 and 3506 are “same values” and 3507 and 3506 are “different values”. It is an intermediate timing.

ここで、図１５〜１８を用い、図３の判定部３０１０が実施する処理を具体的に説明する。図１５〜１８は、好適な取り込みタイミングを得るための手順を示すフローチャートである。最終的に得られる好適な取り込みタイミングは図１８中のＥＤＧＥに格納された値となる。図１５〜１８のフローチャートは図中の丸図形で示される接続端子の同じ数字で接続され、一つのフローチャートとなっている。以下、図１５〜１８での好適な取り込み位置を求めるアルゴリズムを説明する。   Here, the processing performed by the determination unit 3010 in FIG. 3 will be specifically described with reference to FIGS. 15 to 18 are flowcharts showing a procedure for obtaining a suitable capture timing. A suitable acquisition timing finally obtained is a value stored in EDGE in FIG. The flowcharts of FIGS. 15 to 18 are connected by the same numbers of the connection terminals indicated by the circular figures in the figure, and form one flowchart. Hereinafter, an algorithm for obtaining a suitable capture position in FIGS.

図１５に示すステップ２０００１と２００１０とは、フローチャート内で使用する変数を初期化するためのプロセスである。   Steps 20001 and 20010 shown in FIG. 15 are processes for initializing variables used in the flowchart.

変数Ｉは、ループを構成するための変数であり、取り込みデータの安定度を確認するためのサンプリング回数のカウントに用いている。ループ回数は、本実施形態において定数Ｎとして表現している。   The variable I is a variable for constituting a loop, and is used for counting the number of samplings for confirming the stability of the fetched data. The number of loops is expressed as a constant N in this embodiment.

変数Ｐｈは、図３の１５２３に対応する第一の取り込みクロック信号の位相を指定する変数で、初期値として最初の位相である０を代入している。   The variable Ph is a variable for designating the phase of the first fetch clock signal corresponding to 1523 in FIG. 3, and 0, which is the first phase, is substituted as an initial value.

変数ｄａｔａ１＿ｓｔａｂｌｅは、変数Ｐｈで選択された図３の１５２３のクロック信号のタイミングで図３の１５１７が安定であったか否かを示す変数である。変数ｄａｔａ１＿ｓｔａｂｌｅは、値が１の場合に安定であったことを意味するものとし、初期値として安定を示す１を代入している。   The variable data1_stable is a variable indicating whether or not 1517 in FIG. 3 is stable at the timing of the clock signal 1523 in FIG. 3 selected by the variable Ph. The variable data1_stable is assumed to be stable when the value is 1, and 1 indicating stability is substituted as an initial value.

変数ｄａｔａ２＿ｓｔａｂｌｅは、変数Ｐｈで選択された図３の１５２４のクロック信号のタイミングで図３の１５１７が安定であったか否かを示す変数である。変数ｄａｔａ２＿ｓｔａｂｌｅは、値が１の場合に安定であったことを意味するものとし、初期値として安定を示す１を代入している。   The variable data2_stable is a variable indicating whether or not 1517 in FIG. 3 is stable at the timing of the clock signal 1524 in FIG. 3 selected by the variable Ph. The variable data2_stable means that it is stable when the value is 1, and 1 indicating stability is substituted as an initial value.

ステップ２０００２のＣＬＫ１＝ＣＬＫ（Ｐｈ）は、クロック信号１５２３として変数Ｐｈで示される位相のクロック信号を設定するという動作をを式で表現している。   CLK1 = CLK (Ph) in step 20002 expresses the operation of setting a clock signal having a phase indicated by the variable Ph as the clock signal 1523 by an expression.

ステップ２０００３のＣＬＫ２＝ＣＬＫ（Ｓｔａｇｅ／２＋Ｐｈ）は、クロック１５２４としてＳｔａｇｅ／２＋Ｐｈで示される位相のクロック信号を設定するという動作を式で表現している。式の中のＳｔａｇｅは、位相の数を示している。この値は、図９の説明において１０としていたもののことである。   CLK2 = CLK (Stage / 2 + Ph) in Step 20003 expresses the operation of setting a clock signal having a phase indicated by Stage / 2 + Ph as the clock 1524 by an equation. Stage in the equation indicates the number of phases. This value is 10 in the description of FIG.

ステップ２０００４のＷａｉｔ ４ Ｃｌｏｃｋｓは、４クロック期間の待ち時間を意味しており、図４〜１３の説明で用いた４周期のパターンに対応する。このフローチャートでは、説明を簡単にするため、４クロックのパターンとして説明を行なう。   Wait 4 Clocks in step 20004 means a waiting time of 4 clock periods, and corresponds to the pattern of 4 cycles used in the description of FIGS. In this flowchart, the description will be made with a 4-clock pattern for the sake of simplicity.

図１５の２０００５〜２０００９は、クロック信号１５２３で取り込んだデータである３５０７が安定化か不安定化かを変数Ｉが０からＮ−１までのＮ回のサンプリングで評価するフローを示している。   Reference numerals 20005 to 20009 in FIG. 15 show a flow for evaluating whether the data 3507 captured by the clock signal 1523 is stabilized or unstable by sampling N times from 0 to N−1 of the variable I.

ステップ２０００５の分岐で、Ｉ＞０が成立しないとき、すなわちＩ＝０の場合はループの最初であるための安定度の評価を行なわずステップ２０００９に分岐する。   If I> 0 is not satisfied in the branch of step 20005, that is, if I = 0, the process branches to step 20009 without evaluating the stability for the beginning of the loop.

ステップ２０００９のＢｕｆｆ１＝ｄａｔａ↑ＣＬＫ１は、図３のクロック信号１５２３を示すＣＬＫ１の立ち上がりでサンプリングされた信号１５１７で構成された４ビットのデータ３５０７をＢｕｆｆ１に代入することを意味している。ループが２回目以上、すなわちＩ＞０が成立しているときには、２０００６の分岐が実行される。２０００６では変数ｄａｔａ１＿ｓｔａｂｌｅの値を評価し、既にループ内の処理でｄａｔａ１＿ｓｔａｂｌｅ＝０となり不安定と判定された場合には２０００９に分岐する。   Buff1 = data ↑ CLK1 in step 20009 means that 4-bit data 3507 composed of the signal 1517 sampled at the rising edge of CLK1 indicating the clock signal 1523 in FIG. 3 is substituted into Buff1. When the loop is executed more than once, that is, when I> 0 is established, the branch of 20006 is executed. In 20006, the value of the variable data1_stable is evaluated, and if it is already determined that data1_stable = 0 and it is unstable by the processing in the loop, the process branches to 20009.

ステップ２０００７は、Ｂｕｆｆ１とデータとを比較し一致していない場合には２０００８に分岐する。   Step 20007 branches to 20008 if Buff1 and data are compared and do not match.

ステップ２０００８では、ｄａｔａ１＿ｓｔａｂｌｅ＝０として、そのタイミングで不安定であるフラグを設定する。２０００７のｄａｔａ↑ＣＬＫ１の記述は、上で説明したのと同じ動作を意味する。   In step 20008, data1_stable = 0 is set, and an unstable flag is set at that timing. The description of data ↑ CLK1 in 20007 means the same operation as described above.

図１６の２１００１〜２１００５は、クロック信号１５２４で取り込んだデータである３５０６が安定化か不安定化を変数Ｉが０からＮ−１までのＮ回のサンプリングで評価するフローを示している。   Reference numerals 21001 to 21005 in FIG. 16 indicate a flow in which 3506, which is data acquired by the clock signal 1524, evaluates stabilization or destabilization by sampling N times when the variable I is 0 to N-1.

ステップ２１００１の分岐で、Ｉ＞０が成立しないとき、すなわちＩ＝０の場合はループの最初であるための安定度の評価を行なわずステップ２１００５に分岐する。   If I> 0 is not satisfied in the branch of step 21001, that is, if I = 0, the process branches to step 21005 without evaluating the stability for the beginning of the loop.

ステップ２１００５のＢｕｆｆ２＝ｄａｔａ↑ＣＬＫ２は、図３のクロック信号１５２４を示すＣＬＫ２の立ち上がりでサンプリングされた信号１５１７で構成された４ビットのデータ３５０６をＢｕｆｆ２に代入することを意味している。ループが２回目以上、すなわちＩ＞０が成立しているときには、２１００２の分岐が実行される。   Buff2 = data ↑ CLK2 in step 21005 means that 4-bit data 3506 composed of the signal 1517 sampled at the rising edge of CLK2 indicating the clock signal 1524 in FIG. 3 is substituted into Buff2. When the loop is executed for the second time or more, that is, when I> 0 is established, the branch of 21002 is executed.

ステップ２１００２では、変数ｄａｔａ２＿ｓｔａｂｌｅの値を評価し、既にループ内の処理でｄａｔａ２＿ｓｔａｂｌｅ＝０となり不安定と判定された場合には２１００５に分岐する。   In step 21002, the value of the variable data2_stable is evaluated, and if it is already determined that data2_stable = 0 and unstable because of the processing in the loop, the process branches to 21005.

ステップ２１００３では、Ｂｕｆｆ１とデータとを比較し一致していない場合に２１００４に分岐する。２１００３のｄａｔａ↑ＣＬＫ２の記述は、上で説明したのと同じ動作を意味する。   In step 21003, if Buff1 and data are compared and do not match, the process branches to 21004. The description of data ↑ CLK2 in 21003 means the same operation as described above.

ステップ２１００４では、ｄａｔａ１＿ｓｔａｂｌｅ＝０として、そのタイミングで不安定であるフラグを設定する。   In step 21004, data1_stable = 0 is set, and an unstable flag is set at that timing.

ステップ２１００６では、ループ回数をカウントする変数Ｉをインクリメントする。   In step 21006, the variable I for counting the number of loops is incremented.

ステップ２１００７の分岐では、ループの回数の判定を行いループの回数がＮ回に満たない場合に２０００４に分岐しループを繰り返す。Ｎ回に達した場合には、２１００８に分岐する。   In the branch of step 21007, the number of loops is determined. If the number of loops is less than N, the process branches to 20004 and the loop is repeated. If it has reached N times, it branches to 21008.

ステップ２１００８では、ｄａｔａ１＿ｓｔａｂｌｅ、ｄａｔａ２＿ｓｔａｂｌｅ、Ｂｕｆｆ１、Ｂｕｆｆ２の値を、変数Ｐｈをパラメータとした配列ｄａｔａ１＿ｖａｌｉｄ、ｄａｔａ２＿ｖａｌｉｄ、ｄａｔａ１、ｄａｔａ２に代入し保存する。   In step 21008, the values of data1_stable, data2_stable, Buff1, and Buff2 are assigned to and saved in arrays data1_valid, data2_valid, data1, and data2 using the variable Ph as a parameter.

ステップ２１００９では、変数Ｐｈをインクリメントし、クロック信号を次の位相に変更する。   In step 21009, the variable Ph is incremented and the clock signal is changed to the next phase.

ステップ２１０１０の分岐では、変数Ｐｈの値を位相の段数であるＳｔａｇｅと比較し全ての位相の評価が終了していない場合に２００１０に分岐する。全ての位相の評価が終了した場合に、２２００１に分岐する。   In the branch of step 21010, the value of the variable Ph is compared with Stage, which is the number of phase stages, and if all the phases have not been evaluated, the process branches to 20010. When evaluation of all phases is completed, the process branches to 22001.

ステップ２２００１から２２０１３では、データが安定しているウインドウの先頭の位相と後端の位相との計算を行なう。前述したように、データが安定しているウインドウの先頭は、データが"不安定"→"安定"に変化した時の１５２３の位相か、又は、３５０７と３５０６とが"異なる値"から３５０７と３５０６が"同じ値"となるクロック信号１５２３のタイミングである。また、同様にデータが安定しているウインドウの後端はデータが"安定"→"不安定"に変化した時の１５２３の位相か、又は、３５０７と３５０６とが"同じ値"から３５０７と３５０６が"異なる値"となるクロック信号１５２３のタイミングである。   In steps 22001 to 22013, the top phase and the back phase of the window in which data is stable are calculated. As described above, the top of the window where the data is stable is the phase of 1523 when the data changes from “unstable” to “stable”, or 3507 and 3506 are “different values” to 3507. 3506 is the timing of the clock signal 1523 at which the “same value” is obtained. Similarly, the rear end of the window in which the data is stable is the phase of 1523 when the data changes from “stable” to “unstable”, or 3507 and 3506 are from the “same value” 3507 and 3506. Is the timing of the clock signal 1523 at which “different value” is obtained.

ステップ２２００１から２２０１３では、配列を検査し上記の先頭位相と後端位相との検出を行なっている。   In steps 22001 to 22013, the arrangement is inspected to detect the above-mentioned leading phase and trailing phase.

ステップ２２００１では、配列の引数Ｐｈに１を代入し初期化を行なう。   In step 22001, initialization is performed by substituting 1 into the array argument Ph.

ステップ２２００２と２２００３との分岐では、クロック信号１５２３の位相がＰｈ−１とＰｈとのそれぞれ時のデータが"安定"か"不安定"かの検査を行なう。   At the branch between steps 22002 and 22003, it is checked whether the data when the phase of the clock signal 1523 is Ph-1 and Ph is "stable" or "unstable".

ステップ２２００２では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ−１］ ＝＝ ０で３５０７がクロック信号１５２３のＰｈ−１の位相で"不安定"であれば２２００３に分岐する。"安定"であれば２２００４に分岐する。   In step 22002, if data1_valid [Ph−1] == 0 and 3507 is “unstable” in the phase of Ph−1 of the clock signal 1523, the process branches to 22003. If “stable”, branch to 22004.

ステップ２２００３では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ］＝＝１で３５０７がクロック信号１５２３のＰｈの位相で"安定"であれば２２００９に遷移する。   In step 22003, if data1_valid [Ph] == 1 and 3507 is "stable" in the phase of Ph of the clock signal 1523, the flow shifts to 22009.

Ｐｈ−１の位相で"不安定"でＰｈの位相で"安定"であるのでＰｈの位相がデータが安定して取り込めるウインドウの先頭位相となる。よって、ステップ２２００９では、ウインドウ先頭を示す変数ＦＯＷにＰｈを代入する。   Since the phase of Ph-1 is “unstable” and the phase of Ph is “stable”, the phase of Ph becomes the top phase of the window in which data can be stably captured. Therefore, in step 22009, Ph is substituted into the variable FOW indicating the window head.

ステップ２２００３では、Ｐｈの位相で"不安定"であれば、不安定な位相が連続していることになる。よって、次の位相に遷移するため２２０１２に遷移する。   In Step 22003, if the phase of Ph is “unstable”, the unstable phase is continuous. Therefore, the state transits to 22012 to transit to the next phase.

ステップ２２００２では、Ｐｈ−１の位相で"安定"と判定された場合に２２００４に遷移する。   In Step 22002, if it is determined that the phase of Ph−1 is “stable”, the process transits to 22004.

ステップ２２００４では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ］＝＝０でＰｈの位相で"不安定"と判定されると２２０１１に遷移する。   In Step 22004, if data1_valid [Ph] == 0 and it is determined that the phase of Ph is “unstable”, the process transits to 22011.

Ｐｈ−１の位相で"安定"でＰｈの位相で不安定であるので、Ｐｈ−１位相がデータを安定して取り込めるウインドウの後端位相となる。よって、ステップ２２０１２でウインドウ後端を示す変数ＥＯＷにＰｈ−１を代入する。   Since it is “stable” in the phase of Ph−1 and unstable in the phase of Ph, the phase of Ph−1 becomes the rear end phase of the window in which data can be stably captured. Therefore, in step 22012, Ph-1 is substituted for the variable EOW indicating the rear end of the window.

ステップ２２００４では、１５２３がＰｈの位相で"安定"と判定された場合には２２００５に遷移する。   If it is determined in step 22004 that 1523 is “stable” at the phase of Ph, the flow shifts to 22005.

ステップ２２００５と２２００６とでは、クロック信号１５２４の位相で１５１７が"安定"か"不安定"を判定する。２２００５と２２００６とのいずれかでｄａｔａ２＿ｖａｌｉｄ［*］＝＝０で"不安定"と判定された場合には、２２０１２に分岐し次の位相の検査に移行する。２２００５と２２００６の双方でｄａｔａ２＿ｖａｌｉｄ［*］＝＝１で"安定"と判定された場合には、２２００７と２２００８とで、又は、２２００７と２２０１０とでＰｈ−１の位相とＰｈの位相でのｄａｔａ１とｄａｔａ２の値の比較を行なう。   In steps 22005 and 22006, it is determined whether the phase of the clock signal 1524 is “stable” or “unstable” 1517. If either “2205” or “22006” determines “unstable” when data2_valid [*] == 0, the process branches to 22012 and proceeds to the next phase check. When both data 2205 and 22006 are determined to be “stable” with data2_valid [*] == 1, data1 in the phase of Ph-1 and the phase of Ph in 22007 and 22008, or 22007 and 22010. And the value of data2 are compared.

Ｐｈ−１の位相でｄａｔａ１とｄａｔａ２との値が異なり（２２００７でＹと判定）、Ｐｈの位相でｄａｔａ１とｄａｔａ２との値が同じであれば、Ｐｈ１の位相が安定してデータを取り込めるウインドウの先頭である。このため、２２００９に遷移しＦＯＷにＰｈを代入する。   If the values of data1 and data2 are different in the phase of Ph-1 (determined as Y in 22007), and the values of data1 and data2 are the same in the phase of Ph, the phase of Ph1 is stable and the data can be captured. It is the top. For this reason, the process transits to 22009 and Ph is substituted for FOW.

Ｐｈ−１の位相でｄａｔａ１とｄａｔａ２との値が同じで（２２００７でＮと判定）、Ｐｈの位相でｄａｔａ１とｄａｔａ２との値が異なれば、Ｐｈ１−１の位相が安定してデータを取り込めるウインドウの後端である。このため、２２０１１に遷移しＥＯＷにＰｈ−１を代入する。   If the values of data1 and data2 are the same in the phase of Ph-1 (determined as N in 22007), and the values of data1 and data2 are different in the phase of Ph, the phase in which the phase of Ph1-1 is stable and data can be captured It is the rear end. For this reason, it changes to 22011 and Ph-1 is substituted for EOW.

全ての位相分のループの終了判定を２２０１３で行い、終了していなければ２２００２に遷移し次の位相での評価を行なう。全ての位相での評価が終了してる場合は図１８の２３００１に遷移する。   The loop end determination for all phases is performed in 22013. If not completed, the process transitions to 22002 and the evaluation in the next phase is performed. When the evaluation is completed for all phases, the process proceeds to 23001 in FIG.

ステップ２３００１から２３００５では、安定してデータを取り込めるウインドウの先頭と後端とから最も適した取り込み位相である、ウインドウの中央を計算する。ＥＯＷ＞ＦＯＷの場合（後端が先頭よりも大きな値である場合）は、最も適した取り込み位相は２３００２のＥＤＧＥ＝（ＦＯＷ＋ＥＯＷ）／２で計算される。ＥＯＷ＜ＦＯＷの場合にはＥＤＧＥ ＝ （（ＦＯＷ ＋ ＥＯＷ ＋ Ｓｔａｇｅ） ／２ ） % Ｓｔａｇｅで計算される。以上により、最も適した取り込み位置を検出することが可能である。   In steps 23001 to 23005, the center of the window, which is the most suitable capturing phase, is calculated from the head and the rear end of the window that can stably capture data. When EOW> FOW (when the trailing edge is larger than the head), the most suitable capture phase is calculated by 23002 EDGE = (FOW + EOW) / 2. When EOW <FOW, EDGE = ((FOW + EOW + Stage) / 2)% Stage is calculated. As described above, the most suitable capturing position can be detected.

以上、本実施形態によれば、データの取り込みクロック信号をデータを送信する装置から供給する必要が無く受信装置でデータを安定的に取り込むことが可能となる。そのため、受信装置において、前段からのクロック信号を受信するための入力端子を削減するとともに、クロック入力バッファでの消費電力を削減することが可能となる。すなわち、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することができる。   As described above, according to the present embodiment, it is not necessary to supply a data capturing clock signal from a device that transmits data, and data can be stably captured by a receiving device. Therefore, in the receiving apparatus, it is possible to reduce the input terminals for receiving the clock signal from the previous stage and reduce the power consumption in the clock input buffer. That is, it is possible to reduce the number of terminals of the receiving device and suppress power consumption in the receiving device.

本実施形態では、説明を簡単化するために送信するパターンを４クロック周期のパターンとしたが、１ビットのズレを検出できるパターンであればどの様なパターンでも問題は無い。また、クロック信号の遅延の分解能をクロック周期の１０分の１として説明したが、それ以外の分解能でも本発明が適用できることは明らかである。   In the present embodiment, the pattern to be transmitted is a 4-clock cycle pattern to simplify the description, but any pattern can be used as long as it can detect a 1-bit shift. Further, the clock signal delay resolution has been described as one tenth of the clock period, but it is apparent that the present invention can be applied to other resolutions.

また、本実施形態をデジタルカメラの撮像系に適用した場合、デジタルカメラの撮像系に特有の撮像センサーが有する垂直オプティカルブラック領域から出力された黒基準信号のデータをＡＤＣが信号処理回路に送信する。画像に影響の無い一部分の信号が出力されるこの期間において、周期パターン（特定のシリアルデータ列）を送信することでＡＤＣとデジタル信号処理装置との間におけるデータ転送の同期を取る構成とすることが可能である。すなわち、同期を取るための期間として画像に影響の無い垂直オプティカルブラック領域のデータ転送期間を利用することが出来る。   When the present embodiment is applied to an imaging system of a digital camera, the ADC transmits black reference signal data output from a vertical optical black area included in an imaging sensor unique to the imaging system of the digital camera to the signal processing circuit. . In this period in which a part of the signal that does not affect the image is output, the data transfer is synchronized between the ADC and the digital signal processing device by transmitting a periodic pattern (specific serial data string). Is possible. That is, the data transfer period of the vertical optical black area that does not affect the image can be used as the period for synchronization.

本発明の実施形態に係るデータ通信システムの構成を示す図。The figure which shows the structure of the data communication system which concerns on embodiment of this invention. ＰＳ変換器１００５の動作を模式的に示したタイミング図。The timing diagram which showed typically operation | movement of PS converter 1005. FIG. 本実施形態に係るデータ通信システムの動作を説明するために図１の構成の差動入力バッファ１０１０を入力として構成される１系列分を抜き出した図。The figure which extracted one line part comprised as an input the differential input buffer 1010 of the structure of FIG. 1 in order to demonstrate operation | movement of the data communication system which concerns on this embodiment. 本実施形態に係るデータ通信システムの動作を示すタイミング図。The timing diagram which shows operation | movement of the data communication system which concerns on this embodiment. 本実施形態に係るデータ通信システムの動作を示すタイミング図。The timing diagram which shows operation | movement of the data communication system which concerns on this embodiment. 本実施形態に係るデータ通信システムの動作を示すタイミング図。The timing diagram which shows operation | movement of the data communication system which concerns on this embodiment. 本実施形態に係るデータ通信システムの動作を示すタイミング図。The timing diagram which shows operation | movement of the data communication system which concerns on this embodiment. 本実施形態に係るデータ通信システムの動作を示すタイミング図。The timing diagram which shows operation | movement of the data communication system which concerns on this embodiment. データとクロック信号との位相関係を示した図。The figure which showed the phase relationship between data and a clock signal. 遷移が急峻なクロック信号とデータ取り込み位置との関係を示した図。The figure which showed the relationship between a clock signal with a steep transition, and a data acquisition position. 急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。The figure which showed the position where data is taken in with the clock signals 1523 and 1524 in the case of making a sharp transition. 急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。The figure which showed the position where data is taken in with the clock signals 1523 and 1524 in the case of making a sharp transition. 急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。The figure which showed the position where data is taken in with the clock signals 1523 and 1524 in the case of making a sharp transition. 急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。The figure which showed the position where data is taken in with the clock signals 1523 and 1524 in the case of making a sharp transition. 好適な取り込みタイミングを得るための手順を示すフローチャート。The flowchart which shows the procedure for obtaining a suitable taking-in timing. 好適な取り込みタイミングを得るための手順を示すフローチャート。The flowchart which shows the procedure for obtaining a suitable taking-in timing. 好適な取り込みタイミングを得るための手順を示すフローチャート。The flowchart which shows the procedure for obtaining a suitable taking-in timing. 好適な取り込みタイミングを得るための手順を示すフローチャート。The flowchart which shows the procedure for obtaining a suitable taking-in timing.

符号の説明Explanation of symbols

１ データ通信システム
１００１ ＡＤＣ
１００２ デジタル信号処理装置 1 Data communication system 1001 ADC
1002 Digital signal processing apparatus

Claims (5)

シリアルデータ列を受信する受信装置であって、
差動信号を受けて、受けた前記差動信号をシリアルデータ列に変換して出力する差動入力バッファと、
基本クロック信号を受けて、前記基本クロック信号の２倍以上の周波数を有する第１のクロックを生成して出力する生成部と、
前記第１のクロック信号を前記生成部から受けて、前記第１のクロック信号に対して反転した位相を有する第２のクロック信号を生成し、前記第１のクロック信号と前記第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１の遅延クロック信号と第２の遅延クロック信号とを生成して出力する遅延部と、
前記第１の遅延クロック信号を前記遅延部から受けて、前記第１の遅延クロック信号に同期して、前記差動入力バッファから出力されたシリアルデータ列の少なくとも一部のデータ列を取り込んで出力する第１のフリップフロップと、
前記第２の遅延クロック信号を前記遅延部から受けて、前記第２の遅延クロック信号に同期して、前記少なくとも一部のデータ列を取り込んで出力する第２のフリップフロップと、
前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを受けて、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するように、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致するように、前記遅延部における前記遅延量を調整する遅延量調整部と、
を備えたことを特徴とする受信装置。 A receiving device for receiving a serial data string,
A differential input buffer that receives a differential signal, converts the received differential signal into a serial data string, and outputs the serial data string;
A generating unit that receives a basic clock signal, generates a first clock having a frequency twice or more that of the basic clock signal, and outputs the first clock;
The first clock signal is received from the generation unit, a second clock signal having a phase inverted with respect to the first clock signal is generated, and the first clock signal and the second clock signal are generated. A delay unit that generates and outputs a first delayed clock signal and a second delayed clock signal that are respectively delayed by an equal delay amount;
The first delay clock signal is received from the delay unit, and at least a part of the serial data string output from the differential input buffer is captured and output in synchronization with the first delay clock signal. A first flip-flop that
A second flip-flop that receives the second delayed clock signal from the delay unit, and captures and outputs the at least part of the data string in synchronization with the second delayed clock signal;
In response to the output of the first flip-flop and the output of the second flip-flop, the output of the first flip-flop matches the output of the second flip-flop, or the first flip-flop A delay amount adjusting unit that adjusts the delay amount in the delay unit so that an output of the first flip-flop of the first delayed clock signal one clock period before and an output of the second flip-flop coincide with each other; ,
A receiving apparatus comprising: 前記受信するシリアルデータ列は、一定の繰り返し周期で繰り返される複数のデータ列を含む
ことを特徴とする請求項１に記載の受信装置。 The receiving apparatus according to claim 1, wherein the serial data string to be received includes a plurality of data strings repeated at a constant repetition period. 前記遅延量調整部は、
前記第１の遅延クロック信号に同期して、前記第１のフリップフロップの出力をシフトさせ、前記繰り返し周期に含まれる前記第１の遅延クロック信号の数のビット数を有する第１のシフトレジスタと、
前記第２の遅延クロック信号に同期して、前記第２のフリップフロップの出力をシフトさせ、前記ビット数を有する第２のシフトレジスタと、
前記第１のシフトレジスタの出力と前記第２のシフトレジスタの出力と比較することにより、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するか否かを、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致する否かを判定する判定部と、
を含む
ことを特徴とする請求項１又は２に記載の受信装置。 The delay amount adjustment unit
A first shift register that shifts an output of the first flip-flop in synchronization with the first delay clock signal and has a number of bits equal to the number of the first delay clock signals included in the repetition period; ,
A second shift register that shifts the output of the second flip-flop in synchronization with the second delayed clock signal and has the number of bits;
By comparing the output of the first shift register and the output of the second shift register, whether the output of the first flip-flop and the output of the second flip-flop match, or A determination unit that determines whether or not an output of the first flip-flop of the first delayed clock signal one clock period before and an output of the second flip-flop coincide with each other;
The receiving apparatus according to claim 1, comprising: 前記生成部は、ＰＬＬ回路を含み、
前記遅延部は、ＤＬＬ回路を含む
ことを特徴とする請求項１から３のいずれか１項に記載の受信装置。 The generation unit includes a PLL circuit;
The receiving apparatus according to claim 1, wherein the delay unit includes a DLL circuit. 請求項１から４のいずれか１項に記載の受信装置と、
一定の繰り返し周期で繰り返される複数のデータ列を含むシリアルデータ列を前記受信装置へ送信する送信装置と、
を備えたことを特徴とするデータ通信システム。 The receiving device according to any one of claims 1 to 4,
A transmitting device for transmitting a serial data sequence including a plurality of data sequences repeated at a constant repetition period to the receiving device;
A data communication system comprising:

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