JP2009283812A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
JP2009283812A
JP2009283812A JP2008136377A JP2008136377A JP2009283812A JP 2009283812 A JP2009283812 A JP 2009283812A JP 2008136377 A JP2008136377 A JP 2008136377A JP 2008136377 A JP2008136377 A JP 2008136377A JP 2009283812 A JP2009283812 A JP 2009283812A
Authority
JP
Japan
Prior art keywords
resist film
film
connection hole
wiring groove
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008136377A
Other languages
Japanese (ja)
Inventor
Hiroyuki Chibahara
宏幸 千葉原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008136377A priority Critical patent/JP2009283812A/en
Publication of JP2009283812A publication Critical patent/JP2009283812A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a method of manufacturing a semiconductor device capable of forming dual damascene wiring at high yield by inhibiting patterning failure because of abrasive particles. <P>SOLUTION: In the method of manufacturing the semiconductor device, a hard mask 7, in which an insulating film 6 and a wiring groove pattern 8 are formed on a top surface of a semiconductor substrate 1, is formed. Then, a first resist film 9 is formed so that the wiring groove pattern 8 may be embedded, and the first resist film 9 on the hard mask 7 is removed to planarize the surface. Then, the surface of the first resist film 9 is removed, and the surface of the first resist film 9 is cleaned. Then, a second resist film 13, in which a connection hole pattern 14 is formed, is formed, and the connection hole pattern 14 is transferred to the surface layer of the first resist film 9 and the insulating film 6. Then, the insulating film 6 is etched using the wiring groove pattern 8 of the hard mask 7 as a mask, and a wiring groove 8 and a connection opening 14 are formed. Then, a metal is embedded in the wiring groove 8 and the connection opening 14 which are formed in the insulating film 6. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、半導体装置の製造方法に関し、特にデュアルダマシンプロセスを用いた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using a dual damascene process.

近年、デバイスの高速化・低消費電力化のために、配線の微細化、層間絶縁膜の低誘電率化が進められている。また、配線材料として従来用いられていたアルミニウム（Ａｌ）に代わり、電気抵抗の低い銅（Ｃｕ）が用いられている。Ｃｕを用いることにより、電気抵抗を低く抑えながら配線を微細化することができる。Ｃｕ配線の形成方法としては埋め込み配線（ダマシン配線）が主流になっている。この埋め込み配線の形成方法の一つとして、ビア（接続孔）とトレンチ（配線溝）を一回で形成するデュアルダマシン法が用いられている。   In recent years, in order to speed up devices and reduce power consumption, miniaturization of wiring and reduction of dielectric constant of interlayer insulating films have been promoted. Further, copper (Cu) having a low electric resistance is used instead of aluminum (Al) which has been conventionally used as a wiring material. By using Cu, the wiring can be miniaturized while keeping the electric resistance low. Embedded wiring (damascene wiring) has become the mainstream as a method for forming Cu wiring. As one method for forming the buried wiring, a dual damascene method is used in which a via (connection hole) and a trench (wiring groove) are formed at a time.

従来からデュアルダマシンの形成方法として、ビアを先に形成するビアファーストフローが行われてきた。図４は、一般的なビアファーストのデュアルダマシン形成フローを示した断面図である。以下に、一般的なビアファーストフローについて説明する。はじめに、配線２が施された半導体基板１上に、絶縁膜６（エッチングストッパー膜３、層間絶縁膜４、キャップ膜５）、ハードマスク７および第１のレジスト膜２４（下層レジスト膜２１、中間層レジスト膜２２、上層レジスト膜２３）を形成し、上層レジスト膜２３に接続孔パターン１４を形成する（図４（ａ））。ここで、上層レジスト膜２３は感光性を有し、イメージング機能をもつ材料、中間層レジスト膜２２は、上層および下層レジスト膜とエッチングの選択性を持つ材料で、例えばシリコンを多く含む材料が挙げられる。そして下層レジスト膜２１は中間層及びパターニングしたい下地絶縁膜とエッチングの選択性を持つ材料で例えばカーボンを多く含む材料が挙げられる。   Conventionally, as a method for forming a dual damascene, a via first flow for forming a via first has been performed. FIG. 4 is a sectional view showing a general via first dual damascene formation flow. A general via first flow will be described below. First, the insulating film 6 (etching stopper film 3, interlayer insulating film 4, cap film 5), hard mask 7 and first resist film 24 (lower resist film 21, intermediate layer) are formed on the semiconductor substrate 1 on which the wiring 2 is provided. The layer resist film 22 and the upper layer resist film 23) are formed, and the connection hole pattern 14 is formed in the upper layer resist film 23 (FIG. 4A). Here, the upper layer resist film 23 is a material having photosensitivity and an imaging function, and the intermediate layer resist film 22 is a material having etching selectivity with respect to the upper layer and lower layer resist films, for example, a material rich in silicon. It is done. The lower resist film 21 is a material having etching selectivity with respect to the intermediate layer and the base insulating film to be patterned, for example, a material containing a large amount of carbon.

次に、上層レジスト膜２３をマスクとして、第１のレジスト膜２４をエッチングし（図４（ｂ））、さらにハードマスク７、キャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図４（ｃ））。次に、アッシングを行って第１のレジスト膜２４を除去し（図４（ｄ））、接続孔１４を埋め込むように第２のレジスト膜２５を塗布する（図４（ｅ））。次に、エッチングを行ってハードマスク７上の第２のレジスト膜２５を除去した後（図４（ｆ））、ハードマスク７上に第３のレジスト膜２９（下層レジスト膜２６、中間層レジスト膜２７、上層レジスト膜２８）を形成し（図４（ｇ））、上層レジスト膜２８に配線溝パターン８を形成する（図４（ｈ））。次に、上層レジスト膜２８をマスクとして、第３のレジスト膜２９をエッチングし（図４（ｉ））、さらにハードマスク７、キャップ層５および層間絶縁膜４をエッチングして配線溝パターン８を転写する（図４（ｊ））。次に、アッシングを行って第２のレジスト膜２５および第３のレジスト膜２９を除去した後（図４（ｋ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図４（ｌ））。次に、配線溝８および接続孔１４を埋め込むように金属膜１５（Ｃｕ）を成膜し（図４（ｍ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することで、ダマシン配線が形成される（図４（ｎ））。   Next, using the upper resist film 23 as a mask, the first resist film 24 is etched (FIG. 4B), and the hard mask 7, the cap layer 5 and the interlayer insulating film 4 are further etched to form the connection hole pattern 14. Transfer is performed (FIG. 4C). Next, ashing is performed to remove the first resist film 24 (FIG. 4D), and a second resist film 25 is applied so as to fill the connection hole 14 (FIG. 4E). Next, etching is performed to remove the second resist film 25 on the hard mask 7 (FIG. 4F), and then a third resist film 29 (lower resist film 26, intermediate layer resist is formed on the hard mask 7. The film 27 and the upper resist film 28) are formed (FIG. 4G), and the wiring groove pattern 8 is formed in the upper resist film 28 (FIG. 4H). Next, using the upper resist film 28 as a mask, the third resist film 29 is etched (FIG. 4I), and the hard mask 7, the cap layer 5 and the interlayer insulating film 4 are further etched to form the wiring groove pattern 8. Transfer is performed (FIG. 4 (j)). Next, after ashing is performed to remove the second resist film 25 and the third resist film 29 (FIG. 4K), etching is performed using the wiring groove pattern 8 of the hard mask 7 as a mask, and the insulating film 6 A wiring groove 8 and a connection hole 14 are formed inside (FIG. 4L). Next, a metal film 15 (Cu) is formed so as to fill the wiring groove 8 and the connection hole 14 (FIG. 4M), and the metal film 15 is removed by CMP until the cap layer 5 is exposed. Damascene wiring is formed (FIG. 4 (n)).

しかしながら、上述したような一般的なビアファーストフローでは、アッシング工程（図４（ｄ），（ｋ））が２回入るため、層間絶縁膜４が受けるダメージが大きくなる。特に４５ｎｍ以降では、層間絶縁膜４にｋ値２．７以下の低誘電率膜（Ｌｏｗ−ｋ膜）が用いられ、よりプラズマダメージに弱くなったため影響が大きくなる。   However, in the general via first flow as described above, since the ashing process (FIGS. 4D and 4K) is performed twice, the damage to the interlayer insulating film 4 increases. In particular, after 45 nm, a low dielectric constant film (Low-k film) having a k value of 2.7 or less is used for the interlayer insulating film 4, and the influence is increased because the film is more vulnerable to plasma damage.

そこで、トレンチから先に形成するトレンチファーストフローが検討されている。図５は、一般的なトレンチファーストのデュアルダマシン形成フローを示した断面図である。以下に、一般的なトレンチファーストフローについて説明する。はじめに、配線２が施された半導体基板１上に、絶縁膜６（エッチングストッパー膜３、層間絶縁膜４、キャップ膜５）、ハードマスク７を形成し、ハードマスク７に配線溝パターン８を形成する（図５（ａ））。次に、ハードマスク７上に第２のレジスト膜１３（下層レジスト膜１０、中間層レジスト膜１１、上層レジスト膜１２）を形成し（図５（ｂ））、上層レジスト膜１２に接続孔パターン１４を形成する（図５（ｃ））。ここで、上層レジスト膜１２は感光性を有し、イメージング機能を持つ材料、中間層レジスト膜１１は、上層および下層レジスト膜とエッチングの選択性を持つ材料で、例えばシリコンを多く含む材料が挙げられる。そして下層レジスト膜１０は中間層及びパターニングしたい下地絶縁膜とエッチングの選択性を持つ材料で例えばカーボンを多く含む材料が挙げられる。   Therefore, a trench first flow formed first from the trench is being studied. FIG. 5 is a cross-sectional view showing a general trench-first dual damascene formation flow. A general trench first flow will be described below. First, an insulating film 6 (etching stopper film 3, interlayer insulating film 4, cap film 5) and a hard mask 7 are formed on a semiconductor substrate 1 to which wiring 2 is applied, and a wiring groove pattern 8 is formed in the hard mask 7. (FIG. 5A). Next, a second resist film 13 (lower resist film 10, intermediate resist film 11, upper resist film 12) is formed on the hard mask 7 (FIG. 5B), and a connection hole pattern is formed on the upper resist film 12. 14 is formed (FIG. 5C). Here, the upper layer resist film 12 is a material having photosensitivity and an imaging function, and the intermediate layer resist film 11 is a material having an etching selectivity with respect to the upper layer and lower layer resist films, for example, a material rich in silicon. It is done. The lower resist film 10 is a material having etching selectivity with respect to the intermediate layer and the base insulating film to be patterned, for example, a material containing a large amount of carbon.

次に、上層レジスト膜１２をマスクとして、第２のレジスト膜１３をエッチングし（図５（ｄ））、さらにキャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図５（ｅ））。次に、アッシングを行って第２のレジスト膜１３を除去した後（図５（ｆ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図５（ｇ））。次に、配線溝８および接続孔１４を埋め込むように金属膜１５（Ｃｕ）を成膜し（図５（ｈ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することで、ダマシン配線が形成される（図４（ｉ））。   Next, using the upper resist film 12 as a mask, the second resist film 13 is etched (FIG. 5D), and the cap layer 5 and the interlayer insulating film 4 are further etched to transfer the connection hole pattern 14 (FIG. 5). 5 (e)). Next, after ashing is performed to remove the second resist film 13 (FIG. 5F), etching is performed using the wiring groove pattern 8 of the hard mask 7 as a mask, and the wiring groove 8 and the connection are formed in the insulating film 6. Holes 14 are formed (FIG. 5G). Next, a metal film 15 (Cu) is formed so as to fill the wiring groove 8 and the connection hole 14 (FIG. 5H), and the metal film 15 is removed by CMP until the cap layer 5 is exposed. Damascene wiring is formed (FIG. 4 (i)).

しかしながら、上述したような一般的なトレンチファーストフローでは、ハードマスク７に配線溝パターン８を形性後の段差がある上で、第２のレジスト膜１３を塗布し、ビアのリソグラフィー工程へ移行する。このため、パターン崩れや、デフォーカス等が発生しやすくなる。これを改善する手法として、トレンチハードマスク７の薄膜化があげられるが、ドライエッチのマージンを減らすことになるため難しい。代替案として、トレンチのハードマスク７加工後に一旦レジストを塗布し、ＣＭＰで不要な部分を除去して平坦化するプロセスが提案されている。   However, in the general trench first flow as described above, the second resist film 13 is applied to the hard mask 7 after the wiring groove pattern 8 has a step after forming, and the process proceeds to a via lithography process. . For this reason, pattern collapse, defocusing, etc. are likely to occur. As a method for improving this, the trench hard mask 7 can be thinned, but this is difficult because the margin of dry etching is reduced. As an alternative, a process is proposed in which a resist is once applied after the trench hard mask 7 is processed, and unnecessary portions are removed by CMP to planarize.

図６は、上述した平坦化プロセスを追加したトレンチファーストのデュアルダマシン形成フローを示した断面図である。ハードマスク７に配線溝パターン８を形成した後（図６（ａ））、配線溝パターン８を埋め込むように第１のレジスト膜９を塗布する（図６（ｂ））。次に、ＣＭＰによりハードマスク７が露出するように第１のレジスト膜９を除去して、半導体基板１を平坦化する（図６（ｃ））。ここでレジスト膜９は、中間層レジスト膜１１をマスクとして下層レジスト膜１０をエッチングする際に同時にエッチングできる材料であればよく、下層レジスト膜１０と同じ材料でなくともよい。以降の製造工程は、図５に示したトレンチファーストフローと同様のため説明を省略する。この様に半導体基板１を平坦化してから第２のレジスト膜１３形成工程（図６（ｄ））へと移行するため、図５で説明したようなパターン崩れやデフォーカスの発生を軽減することができる。   FIG. 6 is a cross-sectional view showing a trench-first dual damascene formation flow to which the above-described planarization process is added. After the wiring groove pattern 8 is formed on the hard mask 7 (FIG. 6A), a first resist film 9 is applied so as to embed the wiring groove pattern 8 (FIG. 6B). Next, the first resist film 9 is removed by CMP so that the hard mask 7 is exposed, and the semiconductor substrate 1 is planarized (FIG. 6C). Here, the resist film 9 may be a material that can be etched simultaneously when the lower resist film 10 is etched using the intermediate resist film 11 as a mask, and may not be the same material as the lower resist film 10. The subsequent manufacturing process is the same as the trench first flow shown in FIG. In this way, since the semiconductor substrate 1 is planarized and the process proceeds to the second resist film 13 formation step (FIG. 6D), pattern collapse and defocusing as described with reference to FIG. 5 are reduced. Can do.

上述した技術に関連する内容が、下記特許文献１，２に記載されている。   The contents related to the above-described technique are described in Patent Documents 1 and 2 below.

特開２００６−１９６９６号公報JP 2006-19696 A 特開２００６−３４４８１５号公報JP 2006-344815 A

しかしながら、レジストＣＭＰで研磨対象のレジストは、一般的に化学的には安定であるが、機械強度的には弱いため、ＣＭＰのスラリー（研磨剤）中の研磨粒子（シリカ等）が食い込みやすい。従って、研磨粒子が食い込んだまま後工程に移行すると、この研磨粒子が異物となってパターン形成不良を引き起こし、歩留まりを低下させるという問題があった。   However, the resist to be polished by the resist CMP is generally chemically stable, but is weak in mechanical strength, so that abrasive particles (silica or the like) in the CMP slurry (abrasive) are likely to bite. Accordingly, when the polishing particles are moved into the subsequent process while being entrapped, there is a problem that the polishing particles become foreign matters to cause pattern formation defects and reduce the yield.

そこで本発明はかかる問題を解決するためになされたものであり、研磨粒子によるパタン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。   Accordingly, the present invention has been made to solve such a problem, and an object of the present invention is to obtain a method for manufacturing a semiconductor device capable of forming a dual damascene wiring with a high yield while suppressing pattern formation failure due to abrasive particles. .

本発明の一実施形態における半導体装置の製造方法は、半導体基板の上面上に絶縁膜およびハードマスクを形成し、ハードマスクに配線溝パターンを形成する。次に、ハードマスク上であって配線溝パターンを埋め込むように第１のレジスト膜を形成し、ハードマスク上の第１のレジスト膜を除去して半導体基板を平坦化する。次に、第１のレジスト膜の表面を除去し、第１のレジスト膜の表面を洗浄する。次に、第１のレジスト膜およびハードマスク上に第２のレジスト膜を形成し、第１のレジスト膜上の第２のレジスト膜に接続孔パターンを形成する。次に、第２のレジスト膜の接続孔パターンをマスクとして、第１のレジスト膜および絶縁膜の表層に接続孔パターンを転写する。次に、第１のレジスト膜および第２のレジスト膜を除去し、ハードマスクの配線溝パターンをマスクとして、絶縁膜をエッチングして配線溝および接続孔を形成する。次に、絶縁膜に形成された配線溝および接続孔に金属を埋め込む。   In one embodiment of the present invention, a semiconductor device manufacturing method forms an insulating film and a hard mask on an upper surface of a semiconductor substrate, and forms a wiring groove pattern on the hard mask. Next, a first resist film is formed on the hard mask so as to embed the wiring groove pattern, and the semiconductor substrate is planarized by removing the first resist film on the hard mask. Next, the surface of the first resist film is removed, and the surface of the first resist film is washed. Next, a second resist film is formed on the first resist film and the hard mask, and a connection hole pattern is formed in the second resist film on the first resist film. Next, using the connection hole pattern of the second resist film as a mask, the connection hole pattern is transferred to the surface layer of the first resist film and the insulating film. Next, the first resist film and the second resist film are removed, and the insulating film is etched using the wiring groove pattern of the hard mask as a mask to form wiring grooves and connection holes. Next, metal is embedded in the wiring grooves and connection holes formed in the insulating film.

本発明の他の一実施形態における半導体装置の製造方法は、半導体基板の上面上に絶縁膜、ハードマスクおよび第１のレジスト膜を形成し、第１のレジスト膜に接続孔パターンを形成する。次に、第１のレジスト膜の接続孔パターンをマスクとして、ハードマスクおよび絶縁膜に接続孔パターンを転写する。次に、第１のレジスト膜を除去し、ハードマスク上であって接続孔パターンを埋め込むように第２のレジスト膜を形成し、ハードマスク上の前記第２のレジスト膜を除去して半導体基板を平坦化する。次に、第２のレジスト膜の表面を除去し、第２のレジスト膜の表面を洗浄する。次に、第２のレジスト膜およびハードマスク上に第３のレジスト膜を形成し、第２のレジスト膜上を含む第３のレジスト膜に配線溝パターンを形成する。次に、第３のレジスト膜の配線溝パターンをマスクとして、ハードマスク膜および前記絶縁膜の表層に配線溝パターンを転写する。次に、第２のレジスト膜および第３のレジスト膜を除去し、ハードマスクの配線溝パターンをマスクとして、絶縁膜をエッチングして配線溝および接続孔を形成する。次に、絶縁膜に形成された配線溝および接続孔に金属を埋め込む。   In another embodiment of the present invention, a method of manufacturing a semiconductor device forms an insulating film, a hard mask, and a first resist film on an upper surface of a semiconductor substrate, and forms a connection hole pattern in the first resist film. Next, using the connection hole pattern of the first resist film as a mask, the connection hole pattern is transferred to the hard mask and the insulating film. Next, the first resist film is removed, a second resist film is formed on the hard mask so as to embed the connection hole pattern, and the second resist film on the hard mask is removed to remove the semiconductor substrate. To flatten. Next, the surface of the second resist film is removed, and the surface of the second resist film is washed. Next, a third resist film is formed on the second resist film and the hard mask, and a wiring groove pattern is formed on the third resist film including the second resist film. Next, using the wiring groove pattern of the third resist film as a mask, the wiring groove pattern is transferred to the hard mask film and the surface layer of the insulating film. Next, the second resist film and the third resist film are removed, and the insulating film is etched using the wiring groove pattern of the hard mask as a mask to form wiring grooves and connection holes. Next, metal is embedded in the wiring grooves and connection holes formed in the insulating film.

本発明の一実施形態および他の一実施形態における半導体装置の製造方法によれば、研磨粒子などが食い込みやすいレジスト表面から、研磨粒子などの異物を除去することができ、かつ、除去した後の窪みや傷は、レジストを再塗布した際に埋まるため、研磨粒子起因のパターン形成不良による歩留まり低下を抑制することができる。   According to the method for manufacturing a semiconductor device in one embodiment and another embodiment of the present invention, foreign substances such as abrasive particles can be removed from the resist surface on which abrasive particles and the like are likely to bite, and after the removal. Since the dents and scratches are filled when the resist is reapplied, it is possible to suppress a decrease in yield due to defective pattern formation caused by the abrasive particles.

＜実施の形態１＞
図１は、本発明の実施の形態１におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。以下、図１を参照して本実施の形態における半導体装置の製造方法について説明する。 <Embodiment 1>
FIG. 1 is a cross-sectional view showing a trench-first dual damascene formation flow in Embodiment 1 of the present invention. Hereinafter, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIG.

はじめに、配線２が施された半導体基板１上に、絶縁膜６、ハードマスク７を形成し、ハードマスク７に配線溝パターン８を形成する（図１（ａ））。本実施の形態では、絶縁膜６として、エッチングストッパー膜３、層間絶縁膜４、キャップ膜５を形成する。また、層間絶縁膜４は、比誘電率≒２．４程度のＣＶＤ系のボーラスＳｉＯＣ膜を用いて、キャップ層５は、比誘電率≒３のＳｉＯＣ膜を用いる。また、ＴＥＯＳ膜をハードマスク７として成膜する。   First, the insulating film 6 and the hard mask 7 are formed on the semiconductor substrate 1 on which the wiring 2 is applied, and the wiring groove pattern 8 is formed in the hard mask 7 (FIG. 1A). In this embodiment, an etching stopper film 3, an interlayer insulating film 4, and a cap film 5 are formed as the insulating film 6. The interlayer insulating film 4 is a CVD bolus SiOC film having a relative dielectric constant of about 2.4, and the cap layer 5 is an SiOC film having a relative dielectric constant of about 3. Further, a TEOS film is formed as a hard mask 7.

次に、ハードマスク７に形成した配線溝パターン８を埋め込むように第１のレジスト膜９を塗布する（図１（ｂ））。第１のレジスト膜９は、後述する第２のレジスト膜１３の下層レジスト膜１０と同じ材料を用いてもよいし、埋め込み性のよいレジスト材で、かつドライエッチングの特性が下層レジスト膜１０の材料とあまり変わらないものであればよい。また、第１のレジスト膜９は、トレンチの深さの２倍以上の膜厚とする。次に、ＣＭＰでハードマスク７上の不要な第１のレジスト膜９を研磨除去して半導体基板１を平坦化する（図１（ｃ））。   Next, a first resist film 9 is applied so as to fill the wiring groove pattern 8 formed in the hard mask 7 (FIG. 1B). The first resist film 9 may be made of the same material as that of the lower resist film 10 of the second resist film 13 to be described later, or is a resist material having a good embedding property and has dry etching characteristics of the lower resist film 10. Any material that is not much different from the material is acceptable. The first resist film 9 has a film thickness that is at least twice the depth of the trench. Next, the unnecessary first resist film 9 on the hard mask 7 is polished and removed by CMP to planarize the semiconductor substrate 1 (FIG. 1C).

次に、アッシングを行い、第１のレジスト膜９の表面を除去（エッチバック）した後、第１のレジスト膜９を洗浄する（図１（ｄ））。図２は、図１（ｄ）で示す工程の詳細を示したフローである。以下に、図２のフローについて説明する。まず、図１（ｃ）で第１のレジスト膜９を研磨する際、レジストＣＭＰのスラリーにはシリカなどの研磨粒子１６を含むものを用いるため、機械強度的に弱い第１のレジスト膜９の表面には、研磨粒子１６が食い込んでしまう（図２（ａ））。そこで、本発明ではＯ2プラズマを用いて低レートに制御したアッシングを行い、３０ｎｍ程度第１のレジスト膜９を除去（エッチバック）する（図２（ｂ））。このアッシング条件として、例えば基板温度２３度、Ｏ2流量２００ｓｃｍ、圧力３０Ｐａ、ＲＦパワー２５０Ｗで数秒間処理する。これにより研磨粒子１６などの異物が浮かび上がって除去しやすくなる。次に、超音波洗浄（メガソニック洗浄）や、ブラシ洗浄などの、レジストをそれ以上エッチングしない（膜減りさせない）ウェット洗浄を用いて、浮かび上がった異物（研磨粒子１６）のみを洗浄除去する（図２（ｃ））。図２（ｃ）に示すように、第１のレジスト膜９表面には、異物が食い込んでいた痕が窪みとなって残る場合があるが、これは次の工程（図１（ｅ））のレジスト再塗布で埋め込まれるため、平坦化されて欠陥にはならない（図２（ｄ））。 Next, ashing is performed to remove (etch back) the surface of the first resist film 9, and then the first resist film 9 is washed (FIG. 1D). FIG. 2 is a flowchart showing details of the process shown in FIG. The flow of FIG. 2 will be described below. First, when the first resist film 9 is polished in FIG. 1C, since the slurry for resist CMP containing abrasive particles 16 such as silica is used, the first resist film 9 having weak mechanical strength is used. The abrasive particles 16 bite into the surface (FIG. 2 (a)). Therefore, in the present invention, ashing controlled at a low rate using O 2 plasma is performed, and the first resist film 9 is removed (etched back) by about 30 nm (FIG. 2B). As the ashing conditions, for example, the substrate temperature is 23 degrees, the O 2 flow rate is 200 scm, the pressure is 30 Pa, and the RF power is 250 W for several seconds. As a result, foreign substances such as the abrasive particles 16 emerge and are easily removed. Next, by using wet cleaning such as ultrasonic cleaning (megasonic cleaning) or brush cleaning that does not etch the resist any more (does not reduce the film), only the foreign matter (abrasive particles 16) that have emerged is cleaned and removed ( FIG. 2 (c)). As shown in FIG. 2 (c), the surface of the first resist film 9 may have a dent in which the foreign material has bite in. This is the next step (FIG. 1 (e)). Since it is buried by resist recoating, it is flattened and does not become a defect (FIG. 2D).

次に、図２（ｃ）に示す洗浄工程を行った後、ハードマスク７上に第２のレジスト膜１３を形成する（図１（ｅ））。本実施の形態では、加工精度を確保するために第２のレジスト膜１３として、下層レジスト膜１０、中間層レジスト膜１１、上層レジスト膜１２を形成し、多層レジスト構造とする。   Next, after performing the cleaning step shown in FIG. 2C, a second resist film 13 is formed on the hard mask 7 (FIG. 1E). In the present embodiment, a lower resist film 10, an intermediate resist film 11, and an upper resist film 12 are formed as the second resist film 13 in order to ensure processing accuracy, so that a multilayer resist structure is formed.

次に、上層レジスト膜１２に接続孔パターン１４を形成して（図１（ｆ））、上層レジスト膜１２をマスクとして、第２のレジスト膜１３をエッチングし（図１（ｇ））、さらにキャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図１（ｈ））。   Next, a connection hole pattern 14 is formed in the upper resist film 12 (FIG. 1F), the second resist film 13 is etched using the upper resist film 12 as a mask (FIG. 1G), and further The cap layer 5 and the interlayer insulating film 4 are etched to transfer the connection hole pattern 14 (FIG. 1H).

次に、アッシングを行って第１のレジスト膜９および第２のレジスト膜１３を除去した後（図１（ｉ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図１（ｊ））。   Next, ashing is performed to remove the first resist film 9 and the second resist film 13 (FIG. 1 (i)), and then etching is performed using the wiring groove pattern 8 of the hard mask 7 as a mask. A wiring groove 8 and a connection hole 14 are formed therein (FIG. 1 (j)).

次に、配線溝８および接続孔１４を埋め込むように金属膜１５（本実施の形態ではＣｕを用いる）を成膜し（図１（ｋ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することにより、ダマシン配線が形成される（図１（ｌ））。   Next, a metal film 15 (Cu is used in this embodiment) is formed so as to fill the wiring trench 8 and the connection hole 14 (FIG. 1K), and the metal film is exposed until the cap layer 5 is exposed by CMP. By removing 15, damascene wiring is formed (FIG. 1 (l)).

以上より、研磨粒子１６が食い込みやすいレジスト（本実施の形態では第１のレジスト膜９）表面から、研磨粒子１６を浮き上がらせて洗浄することにより、研磨粒子１６などの異物を除去することができる。さらに、研磨粒子１６などの異物を除去した後の窪みや傷は、レジスト（本実施の形態では第２のレジスト膜１３）を再塗布した際に埋まるため、後工程の研磨粒子１６起因のパターン形成不良による歩留まり低下を抑制することができる。   As described above, foreign particles such as the abrasive particles 16 can be removed by lifting the abrasive particles 16 from the surface of the resist (the first resist film 9 in the present embodiment) in which the abrasive particles 16 are likely to penetrate. . Furthermore, since the recesses and scratches after removing foreign substances such as the abrasive particles 16 are buried when the resist (second resist film 13 in this embodiment) is reapplied, the pattern resulting from the abrasive particles 16 in the subsequent step is used. Yield reduction due to formation failure can be suppressed.

＜実施の形態２＞
実施の形態１で説明したレジストＣＭＰおよび洗浄工程を用いて研磨粒子を除去する技術は、ビアファーストのデュアルダマシン形成フローで用いた場合にも同様の効果がある。図２は、本発明の実施の形態２におけるビアファーストのデュアルダマシン形成フローを示した断面図である。以下、図２を参照して本実施の形態における半導体装置の製造方法について説明する。ここで、図１と同じ符号が付してある構成は実施の形態1と同様とする。 <Embodiment 2>
The technique for removing abrasive particles using the resist CMP and the cleaning process described in the first embodiment has the same effect when used in a via-first dual damascene formation flow. FIG. 2 is a sectional view showing a via-first dual damascene formation flow in the second embodiment of the present invention. Hereinafter, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIG. Here, the configurations denoted by the same reference numerals as those in FIG. 1 are the same as those in the first embodiment.

はじめに、配線２が施された半導体基板１上に絶縁膜６、ハードマスク７、第１のレジスト膜２４を形成する。本実施の形態では、絶縁膜６として、エッチングストッパー膜３、層間絶縁膜４、キャップ膜５を形成する。また、加工精度を確保するために第１のレジスト膜２４として、下層レジスト膜２１、中間層レジスト膜２２、上層レジスト膜２３を形成し、多層レジスト構造とする。次に、上層レジスト膜２３に接続孔パターン１４を形成して（図３（ａ））、上層レジスト膜２３をマスクとして、第１のレジスト膜２４をエッチングし（図３（ｂ））、さらにハードマスク７、キャップ層５、層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図３（ｃ））。   First, an insulating film 6, a hard mask 7, and a first resist film 24 are formed on the semiconductor substrate 1 on which the wiring 2 is provided. In this embodiment, an etching stopper film 3, an interlayer insulating film 4, and a cap film 5 are formed as the insulating film 6. In order to ensure processing accuracy, a lower resist film 21, an intermediate resist film 22, and an upper resist film 23 are formed as the first resist film 24 to form a multilayer resist structure. Next, the connection hole pattern 14 is formed in the upper resist film 23 (FIG. 3A), and the first resist film 24 is etched using the upper resist film 23 as a mask (FIG. 3B). The hard mask 7, the cap layer 5, and the interlayer insulating film 4 are etched to transfer the connection hole pattern 14 (FIG. 3C).

次に、アッシングを行って第１のレジスト膜２４を除去した後（図３（ｄ））、接続孔パターン１４を埋め込むように第２のレジスト膜２５を塗布する（図３（ｅ））。次に、ＣＭＰでハードマスク７上の不要な第２のレジスト膜２５を研磨除去して半導体基板１を平坦化する（図３（ｆ））。   Next, after ashing is performed to remove the first resist film 24 (FIG. 3D), a second resist film 25 is applied so as to fill the connection hole pattern 14 (FIG. 3E). Next, the unnecessary second resist film 25 on the hard mask 7 is polished and removed by CMP to planarize the semiconductor substrate 1 (FIG. 3F).

次に、アッシングを行い、第２のレジスト膜２５の表面を除去（エッチバック）し、第２のレジスト膜を洗浄する（図３（ｇ））。ここで、実施の形態１中で説明した図２は、図３（ｇ）工程の詳細を示したフローと同様であるため、レジストＣＭＰおよび洗浄工程の詳細の説明を省略する。   Next, ashing is performed, the surface of the second resist film 25 is removed (etched back), and the second resist film is washed (FIG. 3G). Here, FIG. 2 described in the first embodiment is the same as the flow showing the details of the step of FIG. 3 (g), and thus the detailed description of the resist CMP and the cleaning step is omitted.

次に、ハードマスク７および第２のレジスト膜２５上に第３のレジスト膜２９を形成する（図３（ｈ））。本実施の形態では、加工精度を確保するために第３のレジスト膜２９として、下層レジスト膜２６、中間層レジスト膜２７、上層レジスト膜２８を形成し、多層レジスト構造とする。   Next, a third resist film 29 is formed on the hard mask 7 and the second resist film 25 (FIG. 3H). In the present embodiment, a lower resist film 26, an intermediate resist film 27, and an upper resist film 28 are formed as the third resist film 29 in order to ensure processing accuracy, so that a multilayer resist structure is formed.

次に、上層レジスト膜２８に配線溝パターン８を形成して（図３（ｉ））、上層レジスト膜２８をマスクとして、第３のレジスト膜２９をエッチングし（図３（ｊ））、さらにハードマスク７、キャップ層５、層間絶縁膜４をエッチングして配線溝パターン８を転写する（図３（ｋ））。   Next, the wiring groove pattern 8 is formed in the upper resist film 28 (FIG. 3I), and the third resist film 29 is etched using the upper resist film 28 as a mask (FIG. 3J). The hard mask 7, the cap layer 5, and the interlayer insulating film 4 are etched to transfer the wiring groove pattern 8 (FIG. 3 (k)).

次に、アッシングを行って、第２のレジスト膜２５および第３のレジスト膜２６を除去した後（図３（ｌ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図３（ｍ））。   Next, ashing is performed to remove the second resist film 25 and the third resist film 26 (FIG. 3L), and then etching is performed using the wiring groove pattern 8 of the hard mask 7 as a mask. The wiring groove 8 and the connection hole 14 are formed in 6 (FIG. 3M).

次に、配線溝８および接続孔１４を埋め込むように金属膜１５（本実施の形態ではＣｕを用いる）を成膜し（図３（ｎ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５除去することにより、ダマシン配線が形成される（図３（ｏ））。   Next, a metal film 15 (Cu is used in the present embodiment) is formed so as to fill the wiring trench 8 and the connection hole 14 (FIG. 3N), and the metal film is exposed until the cap layer 5 is exposed by CMP. By removing 15, damascene wiring is formed (FIG. 3 (o)).

以上より、研磨粒子１６が食い込みやすいレジスト（本実施の形態では第２のレジスト膜２５）表面から、研磨粒子１６を浮き上がらせて洗浄することにより、研磨粒子１６などの異物を除去することができる。さらに、研磨粒子１６などの異物を除去した後の窪みや傷は、レジスト（本実施の形態では第３のレジスト膜２９）を再塗布した際に埋まるため、後工程の研磨粒子１６起因のパターン形成不良による歩留まり低下を抑制することができる。   As described above, foreign particles such as the abrasive particles 16 can be removed by lifting the abrasive particles 16 from the surface of the resist (second resist film 25 in the present embodiment) in which the abrasive particles 16 are likely to penetrate. . Furthermore, since the recesses and scratches after removing foreign matters such as the abrasive particles 16 are filled when the resist (the third resist film 29 in this embodiment) is reapplied, the pattern resulting from the abrasive particles 16 in the subsequent process is filled. Yield reduction due to formation failure can be suppressed.

本発明は、４５ｎｍルール以降のＣｕ配線を用いる半導体装置に適用することができる。   The present invention can be applied to a semiconductor device using a Cu wiring of 45 nm rule or later.

本発明の実施の形態１におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。It is sectional drawing which showed the trench first dual damascene formation flow in Embodiment 1 of this invention. 本発明の実施の形態１における研磨粒子を除去するフローを示した断面図である。It is sectional drawing which showed the flow which removes the abrasive particle in Embodiment 1 of this invention. 本発明の実施の形態２におけるビアファーストのデュアルダマシン形成フローを示した断面図である。It is sectional drawing which showed the via first dual damascene formation flow in Embodiment 2 of this invention. 従来技術におけるビアファーストのデュアルダマシン形成フローを示した断面図である。It is sectional drawing which showed the via first dual damascene formation flow in a prior art. 従来技術におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。It is sectional drawing which showed the trench first dual damascene formation flow in a prior art. 従来技術におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。It is sectional drawing which showed the trench first dual damascene formation flow in a prior art.

符号の説明Explanation of symbols

１ 半導体基板、２ 配線、３ エッチングストッパー膜、４ 層間絶縁膜、５ キャップ膜、６ 絶縁膜、７ ハードマスク、８ 配線溝パターン、９，２４ 第１のレジスト膜、１０，２１，２６ 下層レジスト膜、１１，２２，２７ 中間層レジスト膜、１２，２３，２８ 上層レジスト膜、１３，２５ 第２のレジスト膜、１４ 接続孔パターン、１５ 金属膜、１６ 研磨粒子、２９ 第３のレジスト膜。   DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 wiring, 3 etching stopper film, 4 interlayer insulation film, 5 cap film, 6 insulation film, 7 hard mask, 8 wiring groove pattern, 9,24 1st resist film, 10, 21, 26 Lower resist Films 11, 22, 27 Intermediate resist film, 12, 23, 28 Upper resist film, 13, 25 Second resist film, 14 Connection hole pattern, 15 Metal film, 16 Abrasive particle, 29 Third resist film

Claims (7)

（ａ）上面上に絶縁膜およびハードマスクがこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記ハードマスクに配線溝パターンを形成する工程と、
（ｃ）前記ハードマスク上であって前記配線溝パターンを埋め込むように第１のレジスト膜を形成する工程と、
（ｄ）前記ハードマスク上の前記第１のレジスト膜を除去して前記半導体基板を平坦化する工程と、
（ｅ）前記工程（ｄ）の後、前記第１のレジスト膜の表面を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜の表面を洗浄する工程と、
（ｇ）前記工程（ｆ）の後、前記第１のレジスト膜および前記ハードマスク上に第２のレジスト膜を形成する工程と、
（ｈ）前記第１のレジスト膜上の前記第２のレジスト膜に接続孔パターンを形成する工程と、
（ｉ）前記第２のレジスト膜の接続孔パターンをマスクとして、前記第１のレジスト膜および前記絶縁膜の表層に前記接続孔パターンを転写する工程と、
（ｊ）前記第１のレジスト膜および前記第２のレジスト膜を除去し、前記ハードマスクの配線溝パターンをマスクとして、前記絶縁膜をエッチングして前記配線溝および前記接続孔を形成する工程と、
（ｋ）前記絶縁膜に形成された前記配線溝および前記接続孔に金属を埋め込む工程と、を備える半導体装置の製造方法。 (A) preparing a semiconductor substrate in which an insulating film and a hard mask are stacked in this order on the upper surface;
(B) forming a wiring groove pattern on the hard mask;
(C) forming a first resist film on the hard mask so as to embed the wiring groove pattern;
(D) removing the first resist film on the hard mask and planarizing the semiconductor substrate;
(E) after the step (d), removing the surface of the first resist film;
(F) After the step (e), cleaning the surface of the first resist film;
(G) after the step (f), forming a second resist film on the first resist film and the hard mask;
(H) forming a connection hole pattern in the second resist film on the first resist film;
(I) using the connection hole pattern of the second resist film as a mask, transferring the connection hole pattern to the surface layer of the first resist film and the insulating film;
(J) removing the first resist film and the second resist film, and using the wiring groove pattern of the hard mask as a mask to etch the insulating film to form the wiring groove and the connection hole; ,
(K) A method of manufacturing a semiconductor device comprising: embedding a metal in the wiring groove and the connection hole formed in the insulating film. 前記工程（ａ）で準備する半導体基板の前記絶縁膜は、エッチングストッパー層および層間絶縁膜を備え、
前記工程（ｉ）は、前記層間絶縁膜の表層に前記接続孔パターンを転写し、
前記工程（ｊ）は、前記層間絶縁膜に前記接続孔および前記配線溝を形成し、前記ストッパー層に前記接続孔を形成する、請求項１に記載の半導体装置の製造方法。 The insulating film of the semiconductor substrate prepared in the step (a) includes an etching stopper layer and an interlayer insulating film,
In the step (i), the connection hole pattern is transferred to a surface layer of the interlayer insulating film,
2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (j), the connection hole and the wiring groove are formed in the interlayer insulating film, and the connection hole is formed in the stopper layer. 前記工程（ｇ）は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を有する前記第２のレジスト膜を形成し、
前記工程（ｈ）は、前記上層レジスト膜に接続孔パターンを形成し、
前記工程（ｉ）は、前記上層レジスト膜の接続孔パターンをマスクとして、前記下層レジスト膜および前記絶縁膜の表層に前記接続孔パターンを転写する、請求項１または２に記載の半導体装置の製造方法。 The step (g) forms the second resist film having at least two resist films of a lower resist film and an upper resist film,
In the step (h), a connection hole pattern is formed in the upper resist film,
3. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (i), the connection hole pattern is transferred to a surface layer of the lower resist film and the insulating film using the connection hole pattern of the upper resist film as a mask. Method. （ａ）上面上に絶縁膜、ハードマスクおよび第１のレジスト膜がこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記第１のレジスト膜に接続孔パターンを形成する工程と、
（ｃ）前記第１のレジスト膜の接続孔パターンをマスクとして、前記ハードマスクおよび前記絶縁膜に接続孔パターンを転写する工程と、
（ｄ）前記第１のレジスト膜を除去し、前記ハードマスク上であって前記接続孔パターンを埋め込むように第２のレジスト膜を形成する工程と、
（ｅ）前記ハードマスク上の前記第２のレジスト膜を除去して前記半導体基板を平坦化する工程と、
（ｆ）前記工程（ｅ）の後、前記第２のレジスト膜の表面を除去する工程と、
（ｇ）前記工程（ｆ）の後、前記第２のレジスト膜の表面を洗浄する工程と、
（ｈ）前記工程（ｇ）の後、前記第２のレジスト膜および前記ハードマスク上に第３のレジスト膜を形成する工程と、
（ｉ）前記第２のレジスト膜上を含む前記第３のレジスト膜に配線溝パターンを形成する工程と、
（ｊ）前記第３のレジスト膜の配線溝パターンをマスクとして、前記ハードマスク膜および前記絶縁膜の表層に前記配線溝パターンを転写する工程と、
（ｋ）前記第２のレジスト膜および前記第３のレジスト膜を除去し、前記ハードマスクの配線溝パターンをマスクとして、前記絶縁膜をエッチングして前記配線溝および前記接続孔を形成する工程と、
（ｌ）前記絶縁膜に形成された前記配線溝および前記接続孔に金属を埋め込む工程と、を備える半導体装置の製造方法。 (A) preparing a semiconductor substrate in which an insulating film, a hard mask, and a first resist film are stacked in this order on the upper surface;
(B) forming a connection hole pattern in the first resist film;
(C) using the connection hole pattern of the first resist film as a mask, transferring the connection hole pattern to the hard mask and the insulating film;
(D) removing the first resist film and forming a second resist film on the hard mask so as to embed the connection hole pattern;
(E) removing the second resist film on the hard mask and planarizing the semiconductor substrate;
(F) After the step (e), removing the surface of the second resist film;
(G) after the step (f), cleaning the surface of the second resist film;
(H) after the step (g), forming a third resist film on the second resist film and the hard mask;
(I) forming a wiring groove pattern in the third resist film including on the second resist film;
(J) using the wiring groove pattern of the third resist film as a mask, transferring the wiring groove pattern to the surface layer of the hard mask film and the insulating film;
(K) removing the second resist film and the third resist film, and using the wiring groove pattern of the hard mask as a mask to etch the insulating film to form the wiring groove and the connection hole; ,
(L) A method of manufacturing a semiconductor device comprising: embedding a metal in the wiring groove and the connection hole formed in the insulating film. 前記工程（ａ）で準備する半導体基板の前記絶縁膜は、エッチングストッパー層および層間絶縁膜を備え、
前記工程（ｃ）は、前記層間絶縁膜に前記接続孔パターンを転写し、
前記工程（ｊ）は、前記層間絶縁膜の表層に前記配線溝パターンを転写し、
前記工程（ｋ）は、前記層間絶縁膜に前記接続孔および前記配線溝を形成し、前記ストッパー層に前記接続孔を形成する、請求項４に記載の半導体装置の製造方法。 The insulating film of the semiconductor substrate prepared in the step (a) includes an etching stopper layer and an interlayer insulating film,
In the step (c), the connection hole pattern is transferred to the interlayer insulating film,
In the step (j), the wiring groove pattern is transferred to a surface layer of the interlayer insulating film,
5. The method of manufacturing a semiconductor device according to claim 4, wherein in the step (k), the connection hole and the wiring groove are formed in the interlayer insulating film, and the connection hole is formed in the stopper layer. 前記工程（ａ）で準備する半導体基板の前記第１のレジスト膜は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を備え、
前記工程（ｂ）は、前記上層レジスト膜に接続孔パターンを形成し、
前記工程（ｃ）は、前記上層レジスト膜の接続孔パターンをマスクとして、前記下層レジスト膜、前記ハードマスクおよび前記絶縁膜に接続孔パターンを転写する、請求項４または５に記載の半導体装置の製造方法。 The first resist film of the semiconductor substrate prepared in the step (a) includes a resist film having at least two layers of a lower resist film and an upper resist film,
In the step (b), a connection hole pattern is formed in the upper resist film,
6. The semiconductor device according to claim 4, wherein the step (c) uses the connection hole pattern of the upper resist film as a mask to transfer the connection hole pattern to the lower resist film, the hard mask, and the insulating film. Production method. 前記工程（ｈ）は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を有する前記第３のレジスト膜を形成し、
前記工程（ｉ）は、前記上層レジスト膜に配線溝パターンを形成し、
前記工程（ｊ）は、前記上層レジスト膜の配線溝パターンをマスクとして、前記下層レジスト膜、ハードマスクおよび前記絶縁膜の表層に前記配線溝パターンを転写する、請求項４から６のいずれかに記載の半導体装置の製造方法。 The step (h) forms the third resist film having at least two resist films of a lower resist film and an upper resist film,
In the step (i), a wiring groove pattern is formed in the upper resist film,
The step (j) uses the wiring groove pattern of the upper resist film as a mask to transfer the wiring groove pattern to the surface layer of the lower resist film, the hard mask, and the insulating film. The manufacturing method of the semiconductor device of description.
JP2008136377A 2008-05-26 2008-05-26 Method of manufacturing semiconductor device Pending JP2009283812A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008136377A JP2009283812A (en) 2008-05-26 2008-05-26 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008136377A JP2009283812A (en) 2008-05-26 2008-05-26 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2009283812A true JP2009283812A (en) 2009-12-03

Family

ID=41453933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008136377A Pending JP2009283812A (en) 2008-05-26 2008-05-26 Method of manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2009283812A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046361A1 (en) * 2010-10-07 2012-04-12 パナソニック株式会社 Manufacturing method for semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363191A (en) * 2003-06-02 2004-12-24 Toshiba Corp Chemical mechanical polishing slurry for organic film, method of chemically/mechanically polishing organic film, and method of manufacturing semiconductor device
JP2005197367A (en) * 2004-01-05 2005-07-21 Semiconductor Leading Edge Technologies Inc Method for manufacturing semiconductor device
JP2006019696A (en) * 2004-05-31 2006-01-19 Toshiba Corp Method for manufacturing semiconductor device
JP2006237349A (en) * 2005-02-25 2006-09-07 Toshiba Corp Manufacturing method of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363191A (en) * 2003-06-02 2004-12-24 Toshiba Corp Chemical mechanical polishing slurry for organic film, method of chemically/mechanically polishing organic film, and method of manufacturing semiconductor device
JP2005197367A (en) * 2004-01-05 2005-07-21 Semiconductor Leading Edge Technologies Inc Method for manufacturing semiconductor device
JP2006019696A (en) * 2004-05-31 2006-01-19 Toshiba Corp Method for manufacturing semiconductor device
JP2006237349A (en) * 2005-02-25 2006-09-07 Toshiba Corp Manufacturing method of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046361A1 (en) * 2010-10-07 2012-04-12 パナソニック株式会社 Manufacturing method for semiconductor device
US8895431B2 (en) 2010-10-07 2014-11-25 Panasonic Corporation Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
US8709942B2 (en) Methods for fabricating semiconductor devices
KR100641502B1 (en) Method for forming a contact using dual damascene process in semiconductor fabrication
KR101517851B1 (en) Method of fabricating of Semiconductor device
JP2006286932A (en) Manufacturing method for semiconductor device
US20140349464A1 (en) Method for forming dual sti structure
KR101842903B1 (en) Method for forming air gap interconnect structure
US20100190272A1 (en) Rework method of metal hard mask
US7384823B2 (en) Method for manufacturing a semiconductor device having a stabilized contact resistance
US20080174027A1 (en) Semiconductor interconnect structure with rounded edges and method for forming the same
JP2006216964A (en) Method for manufacturing dual damascene wiring of semiconductor element using via capping protection film
JP2009283812A (en) Method of manufacturing semiconductor device
US9018097B2 (en) Semiconductor device processing with reduced wiring puddle formation
JP2006344815A (en) Method of manufacturing semiconductor device
US20150380298A1 (en) Air-Gap Assisted Etch Self-Aligned Dual Damascene
TWI705162B (en) Method for removing barrier layer and method for forming semiconductor structure
JP2006237082A (en) Method of manufacturing semiconductor device
KR101898316B1 (en) Metal hardmask all in one integrated etch
JP5924198B2 (en) Manufacturing method of semiconductor device
JP2010010449A (en) Method of manufacturing semiconductor device
TWI550713B (en) Method for manufacturing damascene structure
CN106971973B (en) Semiconductor device, manufacturing method thereof and electronic device
JP2011155074A (en) Manufacturing method of semiconductor device
KR20110108546A (en) Method for manufacturing semiconductor device using damascene process
WO2016058174A1 (en) Barrier layer removal method and semiconductor structure forming method
TWI660459B (en) A manufacturing method of a dual damascene

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Effective date: 20100524

Free format text: JAPANESE INTERMEDIATE CODE: A712

A621 Written request for application examination

Effective date: 20110204

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130604