JP2009283681A - Nonvolatile storage and manufacturing method thereof - Google Patents

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Masahiro Kiyotoshi
正弘 清利
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile storage for relaxing machining precision and reducing wiring resistance, or improving performance and achieving high integration by laminating recording layers in parallel with a substrate, and reducing the number of processes, and to provide a manufacturing method of the nonvolatile storage. <P>SOLUTION: In the nonvolatile storage, a plurality of element memory layers are stacked. Each of the plurality of element memory layers includes: a plurality of first wiring 50; second wiring 70; and a laminated structure 60 that is provided between the first wirings 50 and the second wiring 70 and includes a recording layer. At least one of the first wiring and second wiring includes a part having a narrow interval between wires and a part having a wide interval between wires. The parts having narrow and wide intervals between wires are arranged alternately. Then, connection sections (a first connection section 52 and a second connection section 72) connected to the wiring having a wide interval between wires are provided. For the recording layer, for example, a resistance change material or a phase change memory material is used. The laminated structure 60 includes a barrier layer and a heater layer, and each kind of rectifying device. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、不揮発性記憶装置及びその製造方法に関する。   The present invention relates to a nonvolatile memory device and a manufacturing method thereof.

ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があると言われており、新しい不揮発性メモリの開発が望まれている。   Non-volatile memory, typified by NAND flash memory, is widely used in mobile phones, digital still cameras, USB memory, silicon audio, etc. for large-capacity data storage, and manufacturing cost per bit due to rapid miniaturization We are continuing to expand the market by reducing the amount of money. However, the NAND flash memory uses a transistor operation for recording information by threshold fluctuation, and there is a limit to further uniform characteristics, high reliability, high speed operation, and high integration in the future. Therefore, development of a new nonvolatile memory is desired.

その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、高密度化を実現するものとして期待されている。   Among them, for example, the phase change memory element and the resistance change element operate using the variable resistance state of the resistance material, so that the transistor operation is not necessary for the write / erase operation, and the size of the resistance material is reduced. Since the device characteristics improve as the size becomes finer, it is expected to realize higher uniformity of characteristics, higher reliability, higher speed operation, and higher density in response to future requirements.

抵抗変化型メモリは、ＮＡＮＤ型フラッシュメモリと異なり、ランダムアクセスメモリとしてのＮＡＮＤ型動作は不可能であり、ワードライン、ビットラインを独立に制御することが必要になるので、周辺回路へ接続するコンタクトの数がメモリ層を積層すると共に増大してしまう。そのため、積層数を増やすと、厳しい合わせ精度が要求されるコンタクト形成工程も増えてしまうために、リワーク等に伴う工程増が課題となることが予測される。また、上下層間の短絡を防ぐために、積層されたメモリ層間の距離の短縮が困難であるという問題があった。なお、メモリ層間の距離の短縮が困難な主因には、従来の可変抵抗素子や相変化メモリ素子の構造では積層されたワードラインとビットラインとが交差する間に、ダイオードや抵抗変化材料を形成する必要があることも１つの要因になっていた。   Unlike the NAND flash memory, the resistance change type memory cannot operate as a random access memory, and it is necessary to control the word line and the bit line independently. Increases as the memory layers are stacked. For this reason, when the number of stacked layers is increased, the number of contact forming processes that require strict alignment accuracy is also increased, so that it is predicted that an increase in processes accompanying rework or the like will be a problem. In addition, in order to prevent a short circuit between the upper and lower layers, there is a problem that it is difficult to shorten the distance between the stacked memory layers. The main reason why the distance between the memory layers is difficult to shorten is that, in the structure of the conventional variable resistance element and phase change memory element, a diode and a resistance change material are formed while the stacked word lines and bit lines intersect. The need to do was also a factor.

なお、特許文献１に、ハードマスクの側壁に形成した側壁膜を用いて、リソグラフィの解像限界以下の配線パターンを形成する技術が開示されている。
特開２００８−２７９７８号公報 Patent Document 1 discloses a technique for forming a wiring pattern below the resolution limit of lithography using a sidewall film formed on a sidewall of a hard mask.
JP 2008-27978 A

本発明は、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。   The present invention relates to a nonvolatile memory device in which processing accuracy is relaxed, wiring resistance is reduced, or a recording layer is laminated in a direction parallel to a substrate to achieve high performance and high integration, and the number of processes is reduced, and a manufacturing method thereof I will provide a.

本発明の一態様によれば、要素メモリ層を複数積層した不揮発性記憶装置であって、前記要素メモリ層のそれぞれは、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有し、前記第１及び前記第２配線の少なくともいずれか一方は、隣接する配線どうしの間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように設けられ、前記第２間隔は、前記不揮発性記憶装置のデザインルールＦの４倍の周期で配列し、前記第２間隔は、前記デザインルールＦよりも広く、前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかが設けられてなることを特徴とする不揮発性記憶装置が提供される。   According to one aspect of the present invention, there is provided a non-volatile memory device in which a plurality of element memory layers are stacked, each of the element memory layers including a plurality of first wirings extending in a first direction and the first A plurality of second wirings extending in a second direction non-parallel to the first direction, and a stacked structure including a recording layer provided between the first wiring and the second wiring. At least one of the first wiring and the second wiring is provided such that the interval between adjacent wirings is alternately arranged with a first interval and a second interval wider than the first interval. The second interval is arranged with a period four times as long as the design rule F of the nonvolatile memory device, and the second interval is wider than the design rule F, and any one of the first and second wirings is arranged. Either one of the first and second wirings on the side of the second interval The first and the said connecting portion which is connected to either one of the second wiring, a nonvolatile memory device, wherein at least one is provided is provided.

本発明の別の一態様によれば、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有する要素メモリ層を複数積層した不揮発性記憶装置の製造方法であって、基板の上に、前記第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する第１の工程と、前記第１導電膜を、前記不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する第２の工程と、前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する第３の工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。   According to another aspect of the present invention, a plurality of first wirings extending in a first direction and a plurality of second wirings extending in a second direction non-parallel to the first direction. A non-volatile memory device having a plurality of element memory layers stacked between the first wiring and the second wiring and including a recording layer including a recording layer. In addition, a first step of forming a first conductive film serving as at least one of the first and second wirings, and the first conductive film are cycled four times as long as the design rule F of the nonvolatile memory device. The side wall formed on the side surface of the dummy pattern formed in (1) is used as a mask pattern, and the interval between adjacent wirings for any one of the first interval and the second interval wider than the first interval, A second step of processing so as to be alternately arranged, and And a connection portion connected to either one of the first and second wirings and the one of the first and second wirings on the second interval side of the one of the second wirings and the second wiring. And a third step of forming at least one of the above, and a method for manufacturing a nonvolatile memory device.

本発明によれば、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供される。   According to the present invention, a non-volatile memory device in which processing accuracy is reduced, wiring resistance is reduced, or a recording layer is laminated in a direction parallel to a substrate to achieve high performance and high integration, and the number of processes is reduced. A manufacturing method is provided.

以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Further, in the present specification and each drawing, the same reference numerals are given to the same elements as those described above with reference to the previous drawings, and detailed description thereof will be omitted as appropriate.

（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式図である。
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の積層構造を例示する模式図である。
図３は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。
図４は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的平面図である。
図５は、本発明の第１の実施形態に係る不揮発性記憶装置の製造方法の要部を例示する工程順断面図である。
すなわち、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線断面図である。
また、図２（ａ）は模式的斜視図、図２（ｂ）は図２（ａ）のＡ−Ａ’線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ’線断面図である。 (First embodiment)
FIG. 1 is a schematic view illustrating the structure of the main part of the nonvolatile memory device according to the first embodiment of the invention.
FIG. 2 is a schematic view illustrating the stacked structure of the nonvolatile memory device according to the first embodiment of the invention.
FIG. 3 is a circuit diagram illustrating the structure of the nonvolatile memory device according to the first embodiment of the invention.
FIG. 4 is a schematic plan view illustrating the structure of the nonvolatile memory device according to the first embodiment of the invention.
FIG. 5 is a cross-sectional view in order of the processes, illustrating the main part of the method for manufacturing the nonvolatile memory device according to the first embodiment of the invention.
1A is a plan view, FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. 1A, and FIG. 1C is a cross-sectional view taken along the line BB ′ in FIG. It is.
2A is a schematic perspective view, FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A, and FIG. 2C is a line BB ′ of FIG. It is sectional drawing.

図１に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、第１の方向に延在する複数の第１配線５０と、第１の方向に対して非平行な第２の方向に延在する複数の第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有する要素メモリ層を有する。   As illustrated in FIG. 1, the nonvolatile memory device 10 according to the first embodiment of the present invention includes a plurality of first wirings 50 extending in the first direction and non-parallel to the first direction. A plurality of second wirings extending in the second direction, and an element memory layer that is provided between the first wiring and the second wiring and includes a laminated structure 60 including a recording layer. .

そして、不揮発性記憶装置１０は、第１配線５０どうしの間隔が狭い部分と広い部分とを有する。これら第１配線５０どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、第１配線５０どうしの間隔が広い部分に第１配線５０に接続された接続部（第１接続部５２）が設けられている。   The nonvolatile memory device 10 includes a portion where the interval between the first wirings 50 is narrow and a portion where the first wire 50 is wide. The narrow and wide portions of the first wirings 50 are alternately arranged. A connection portion (first connection portion 52) connected to the first wiring 50 is provided in a portion where the interval between the first wirings 50 is wide.

また、不揮発性記憶装置１０は、第２配線７０どうしの間隔が狭い部分と広い部分とを有する。これら第２配線７０どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、第２配線７０どうしの間隔が広い部分に第２配線７０に接続された接続部（第２接続部７２）が設けられている。   In addition, the nonvolatile memory device 10 has a portion where the interval between the second wirings 70 is narrow and a portion where the second wire 70 is wide. The narrow and wide portions of the second wirings 70 are alternately arranged. A connection portion (second connection portion 72) connected to the second wiring 70 is provided in a portion where the interval between the second wirings 70 is wide.

これらの接続部（第１接続部５２及び第２接続部７２の少なくともいずれか）は、第１配線５０及び第２配線７０の少なくともいずれかを、周辺回路と接続するコンタクトプラグとすることができる。そして、後述するように、第１配線５０、積層構造体６０及び第２配線７０からなる要素メモリ層がさらに複数積層され、上記の接続部（第１接続部５２及び第２接続部７２の少なくともいずれか）は、第１配線５０及び第２配線７０の少なくともいずれかを、その配線（電極）が属する層とは別の層の例えば配線（電極）と接続することができる。
なお、不揮発性記憶装置１０は、上記の第１配線５０どうしの間隔が狭い部分と広い部分と、第２配線７０どうしの間隔が狭い部分と広い部分との両方を有している場合であるが、本発明の実施形態に係る不揮発性記憶装置は、これに限らず、第１配線５０どうしの間隔が狭い部分と広い部分と、第２配線７０どうしの間隔が狭い部分と広い部分と、の少なくともいずれかを有していれば良い。従って、第１配線５０どうしの間隔が広い部分に設けられる接続部（第１接続部５２）、及び、第２配線７０どうしの間隔が広い部分に設けられる接続部（第２接続部７２）の少なくともいずれかを有していれば良い。 These connection parts (at least one of the first connection part 52 and the second connection part 72) can be a contact plug that connects at least one of the first wiring 50 and the second wiring 70 to the peripheral circuit. . As will be described later, a plurality of element memory layers including the first wiring 50, the stacked structure 60, and the second wiring 70 are further stacked, In any case, at least one of the first wiring 50 and the second wiring 70 can be connected to, for example, a wiring (electrode) in a layer different from the layer to which the wiring (electrode) belongs.
The non-volatile memory device 10 is a case where the first wiring 50 has both a narrow portion and a wide portion, and a narrow portion and a wide portion between the second wirings 70. However, the nonvolatile memory device according to the embodiment of the present invention is not limited to this, and a portion where the interval between the first wirings 50 is narrow and a wide portion, a portion where the interval between the second wirings 70 is narrow and a wide portion, It is sufficient to have at least one of the following. Therefore, the connection part (first connection part 52) provided in the part where the interval between the first wirings 50 is wide, and the connection part (second connection part 72) provided in the part where the interval between the second wirings 70 is wide. It is sufficient to have at least one of them.

すなわち、不揮発性記憶装置１０において、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔と、前記第１間隔よりも広く、第１間隔と交互に配列した第２間隔と、で配列するように配列している。
そして、第２間隔側の前記いずれかどうしの間に、前記いずれか他方、並びに、前記第１配線及び前記第２配線の少なくともいずれかと接続された接続部、の少なくともいずれかが設けられる。
上記において、前記いずれかの間とは、前記いずれかに接する場合も含む。 That is, in the nonvolatile memory device 10, at least one of the first wiring 50 and the second wiring 70 has an interval between the first interval and the first interval, and the first interval is alternated with the first interval. Are arranged so as to be arranged at the second interval arranged in the above.
In addition, at least one of the other and the connection portion connected to at least one of the first wiring and the second wiring is provided between the two on the second interval side.
In the above description, the term “between any of the above” includes the case of contacting any of the above.

そして、第１配線５０は、例えばワード線（ワードライン）ＷＬとすることができ、その場合は、第２配線７０はビット線（ビットライン）ＢＬとすることができる。ただし、本発明の実施形態に係る不揮発性記憶装置においては、ワード線ＷＬとビット線ＢＬとは、互いに入れ替えても良く、すなわち、第１配線５０をビット線ＢＬとし、第２配線７０をワード線ＷＬとすることができる。   The first wiring 50 can be, for example, a word line (word line) WL. In this case, the second wiring 70 can be a bit line (bit line) BL. However, in the nonvolatile memory device according to the embodiment of the present invention, the word line WL and the bit line BL may be interchanged, that is, the first wiring 50 is used as the bit line BL and the second wiring 70 is used as the word line. It can be a line WL.

不揮発性記憶装置１０においては、第１配線５０と第２配線７０とが３次元的に交差するクロスポイントに、記録層を含む積層構造体６０が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。これらの材料に関しては後述する。また、積層構造体６０は、バリア層やヒータ層を含むことができる。また、積層構造体６０は、ｐｉｎダイオードやシットキーダイオード等各種の整流素子を含むことができる。   In the nonvolatile memory device 10, a laminated structure 60 including a recording layer is provided at a cross point where the first wiring 50 and the second wiring 70 intersect three-dimensionally. For the recording layer, for example, a resistance change material or a phase change memory material can be used. These materials will be described later. In addition, the laminated structure 60 can include a barrier layer and a heater layer. The laminated structure 60 can include various rectifying elements such as pin diodes and sitkey diodes.

図２に表したように、本実施形態に係る不揮発性記憶装置１０は、第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられた記録層を含む積層構造体６０と、を有する要素メモリ層６３を複数積層した構造を有する。
不揮発性記憶装置１０の場合は、第１配線５０が延在する第１の方向と、第２配線７０が延在する第２の方向とを含む平面に平行な平面に、要素メモリ層６３が積層されている。ただし、後述するように、第１の方向と第２の方向とを含む平面に垂直な方向に、要素メモリ層を複数積層（横方向に並べて積層）することもできる。 As shown in FIG. 2, the nonvolatile memory device 10 according to this embodiment includes a first wiring 50, a second wiring 70, and a recording layer provided between the first wiring 50 and the second wiring 70. And a stacked structure 60 including a plurality of element memory layers 63 having a stacked structure.
In the case of the nonvolatile memory device 10, the element memory layer 63 is arranged in a plane parallel to a plane including the first direction in which the first wiring 50 extends and the second direction in which the second wiring 70 extends. Are stacked. However, as will be described later, a plurality of element memory layers can be stacked (stacked side by side in a horizontal direction) in a direction perpendicular to a plane including the first direction and the second direction.

なお、図１では、第１配線５０及び第２配線７０とは、それぞれ６本描かれているが、本発明はこれに限らず、第１配線５０と第２配線７０の本数は任意である。なお、図２及び図３では、説明の煩雑さを避けるために、各層の配線が４本ずつの場合として例示している。   In FIG. 1, six first wirings 50 and two second wirings 70 are drawn, but the present invention is not limited to this, and the number of the first wirings 50 and the second wirings 70 is arbitrary. . 2 and 3 exemplify the case where there are four wirings in each layer in order to avoid complicated explanation.

図２に表したように、ワード線ＷＬ１１〜ＷＬ１４（例えば第１配線５０）の上にビット線ＢＬ１１〜ＢＬ１４（例えば第２の配線７０）が３次元的に交差して設けられ、その間に１層目の要素メモリ層６３の積層構造体６０（記録層６１及び整流素子６２を含む）が挟まれている。さらに、ビット線ＢＬ１１〜ＢＬ１４の上にワード線ＷＬ２１〜ＷＬ２４が３次元的に交差して設けられ、その間に２層目の積層構造体６０が挟まれている。そして、ワード線ＷＬ２１〜ＷＬ２４の上にビット線ＢＬ２１〜ＢＬ２４が３次元的に交差して設けられ、その間に３層目の積層構造体６０が挟まれている。ビット線ＢＬ２１〜ＢＬ２４の上にワード線ＷＬ３１〜ＷＬ３４が３次元的に交差して設けられ、その間に４層目の積層構造体６０が挟まれている。   As shown in FIG. 2, bit lines BL11 to BL14 (for example, the second wiring 70) are three-dimensionally crossed on the word lines WL11 to WL14 (for example, the first wiring 50), and 1 between them. A laminated structure 60 (including the recording layer 61 and the rectifying element 62) of the element memory layer 63 of the layer is sandwiched. Further, word lines WL21 to WL24 are provided on the bit lines BL11 to BL14 so as to cross three-dimensionally, and a second layered structure 60 is sandwiched therebetween. The bit lines BL21 to BL24 are three-dimensionally provided on the word lines WL21 to WL24, and the third layered structure 60 is sandwiched therebetween. Word lines WL31 to WL34 are provided three-dimensionally intersecting on the bit lines BL21 to BL24, and a fourth-layer stacked structure 60 is sandwiched therebetween.

このように、３次元的に配線が交差するそれぞれの間に、記録層６１を含む積層構造体６０が挟まれ、それぞれの単位記録セルが構成される。なお、これらの図に例示した不揮発性記憶装置１０では、記録層６１が４層積層された構成を有しているが、本発明はこれに限らず、積層される要素メモリ層６３の数は任意である。
また、図３に表したように、不揮発性記憶装置１０においては、各層の配線（ワード線とビット線）が、上下の層（上下のセル）で共有（シェア）されるシェアードビットライン／ワードライン構造を有している。このとき、各要素メモリ層において、下側の配線を第１配線５０とし、上側の配線を第２配線７０とすることができる。すなわち、各層において、共有される配線は、例えば下側の層に着目すると第２配線７０となり、上側の層に着目すると第１配線５０となり、互いに兼用されるものとすることができる。ただし、本発明はこれに限らず、積層されたそれぞれの要素メモリ層（セル）で、ワード線とビット線（第１配線５０と第２配線７０）とを、それぞれ独立して設けても良い。 In this way, the laminated structure 60 including the recording layer 61 is sandwiched between the three-dimensionally intersecting wirings, and each unit recording cell is configured. The nonvolatile memory device 10 illustrated in these drawings has a configuration in which four recording layers 61 are stacked. However, the present invention is not limited to this, and the number of element memory layers 63 to be stacked is as follows. Is optional.
As shown in FIG. 3, in the nonvolatile memory device 10, shared bit lines / words in which wirings (word lines and bit lines) of each layer are shared (shared) by upper and lower layers (upper and lower cells). It has a line structure. At this time, in each element memory layer, the lower wiring can be the first wiring 50 and the upper wiring can be the second wiring 70. That is, in each layer, the shared wiring becomes, for example, the second wiring 70 when focusing on the lower layer, and becomes the first wiring 50 when focusing on the upper layer, and can be shared with each other. However, the present invention is not limited to this, and the word lines and the bit lines (the first wiring 50 and the second wiring 70) may be provided independently in each of the stacked element memory layers (cells). .

さらに、図１に表したように、第１配線５０どうしの間隔は、距離ｔ１の部分と、距離ｔ１よりも長い距離ｔ２の部分とが交互に配列している。なお、第１配線５０の幅、すなわち幅ｔ３は実質的に一定とすることができる。
また、第１配線５０は、第１狭ピッチＬ１と第１広ピッチＬ２で配列している。ここで、第１狭ピッチＬ１＝距離ｔ１＋幅ｔ３であり、第１広ピッチＬ２＝距離ｔ２＋幅ｔ３である。そして、距離ｔ１の間隔で配列した一対の第１配線５０を、第１配線対５１ということにすると、第１配線対５１は、第１ピッチＬ３で配列している。この時、第１ピッチＬ３＝第１狭ピッチＬ１＋第１広ピッチＬ２＝距離ｔ１＋距離ｔ２＋２×幅ｔ３である。 Further, as shown in FIG. 1, the distance between the first wirings 50 is such that the part of the distance t1 and the part of the distance t2 longer than the distance t1 are alternately arranged. The width of the first wiring 50, that is, the width t3 can be made substantially constant.
The first wirings 50 are arranged at a first narrow pitch L1 and a first wide pitch L2. Here, the first narrow pitch L1 = distance t1 + width t3, and the first wide pitch L2 = distance t2 + width t3. When the pair of first wirings 50 arranged at the distance t1 is referred to as a first wiring pair 51, the first wiring pairs 51 are arranged at the first pitch L3. At this time, first pitch L3 = first narrow pitch L1 + first wide pitch L2 = distance t1 + distance t2 + 2 × width t3.

同様に、第２配線７０どうしの間隔は、距離ｔ４の部分と、距離ｔ４よりも長い距離ｔ５の部分とが交互に配列している。なお、第２配線７０の幅、すなわち幅ｔ６は実質的に一定とすることができる。
また、第２配線７０は、第２狭ピッチＬ４と第２広ピッチＬ５で配列している。ここで、第２狭ピッチＬ４＝距離ｔ４＋幅ｔ６であり、第２広ピッチＬ５＝距離ｔ５＋幅ｔ６である。そして、距離ｔ４の間隔で配列した一対の第２配線７０を、第２配線対７１ということにすると、第２配線対７１は、第２ピッチＬ６で配列している。この時、第２ピッチＬ６＝第２狭ピッチＬ４＋第２広ピッチＬ５＝距離ｔ４＋距離ｔ５＋２×幅ｔ６である。 Similarly, as for the distance between the second wirings 70, the part of the distance t4 and the part of the distance t5 longer than the distance t4 are alternately arranged. The width of the second wiring 70, that is, the width t6 can be made substantially constant.
The second wirings 70 are arranged at the second narrow pitch L4 and the second wide pitch L5. Here, the second narrow pitch L4 = distance t4 + width t6, and the second wide pitch L5 = distance t5 + width t6. When the pair of second wirings 70 arranged at the distance t4 is referred to as a second wiring pair 71, the second wiring pair 71 is arranged at the second pitch L6. At this time, second pitch L6 = second narrow pitch L4 + second wide pitch L5 = distance t4 + distance t5 + 2 × width t6.

すなわち、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔（上記の距離ｔ１または距離ｔ４）と、第１間隔よりも広い第２間隔（上記の距離ｔ２または距離ｔ５）と、が交互に配列するように配列している。   That is, at least one of the first wiring 50 and the second wiring 70 has a first interval (the above-described distance t1 or the distance t4) and a second interval (the above-described one) that is wider than the first interval. And the distance t2 or the distance t5) are alternately arranged.

そして、不揮発性記憶装置１０のデザインルールをＦとすると、第１配線５０に関する第１間隔（距離ｔ１）を、４Ｆの周期で設けることができる。そして、第１配線５０に関する第２間隔（距離ｔ２）を、４Ｆの周期で設けることができる。そして、第１配線対５１を、４Ｆの周期で設けることができる。すなわち、上記の第１ピッチＬ３を４Ｆとすることができる。
この時、第１配線対５１を形成する一対の第１配線５０どうしの間隔、すなわち、距離ｔ１は、Ｆよりも短く設定される。そして、隣接する第１配線対５１どうしの間隔、すなわち、距離ｔ２はＦよりも長く設定される。そして、隣接する第１配線対５１どうしの間に接続部が設けられる。ただし、本実施形態に係る不揮発性記憶装置１０は、これに限らず、第１配線対５１が４Ｆ周期で設けられ、距離ｔ２がＦよりも長く設定され、その距離ｔ２の間隔を有する第１配線対５１どうしの間に接続部が配置されれば良い。 When the design rule of the nonvolatile memory device 10 is F, the first interval (distance t1) related to the first wiring 50 can be provided with a period of 4F. And the 2nd space | interval (distance t2) regarding the 1st wiring 50 can be provided with the period of 4F. And the 1st wiring pair 51 can be provided with the period of 4F. That is, the first pitch L3 can be 4F.
At this time, the distance between the pair of first wires 50 forming the first wire pair 51, that is, the distance t1 is set to be shorter than F. An interval between adjacent first wiring pairs 51, that is, a distance t2 is set longer than F. A connection portion is provided between the adjacent first wiring pairs 51. However, the nonvolatile memory device 10 according to the present embodiment is not limited to this, and the first wiring pair 51 is provided in a 4F cycle, the distance t2 is set to be longer than F, and the first has a distance t2. A connecting portion may be disposed between the wiring pairs 51.

そして、不揮発性記憶装置１０では、第２配線に関する第１間隔（距離ｔ４）を、４Ｆの周期で設けることができる。そして、第２配線に関する第２間隔（距離ｔ５）を、４Ｆの周期で設けることができる。そして、第２配線対７１を４Ｆの周期で設けることができる。すなわち、上記の第２ピッチＬ６を４Ｆとすることができる。
この時、第２配線対７１を形成する一対の第２配線７０どうしの間隔、すなわち、距離ｔ４は、Ｆよりも短く設定される。そして、隣接する第２配線対７１どうしの間隔、すなわち、距離ｔ５はＦよりも長く設定される。そして、隣接する第２配線対７１どうしの間に接続部が設けられる。ただし、本実施形態に係る不揮発性記憶装置１０は、これに限らず、第２配線対７１が４Ｆ周期で設けられ、距離ｔ５がＦよりも長く設定され、その距離ｔ５の間隔を有する第２配線対７１どうしの間に接続部が配置されれば良い。 And in the non-volatile memory device 10, the 1st space | interval (distance t4) regarding 2nd wiring can be provided with the period of 4F. And the 2nd space | interval (distance t5) regarding 2nd wiring can be provided with the period of 4F. And the 2nd wiring pair 71 can be provided with the period of 4F. That is, the second pitch L6 can be 4F.
At this time, the distance between the pair of second wires 70 forming the second wire pair 71, that is, the distance t4 is set to be shorter than F. An interval between adjacent second wiring pairs 71, that is, a distance t5 is set longer than F. A connection portion is provided between the adjacent second wiring pairs 71. However, the nonvolatile memory device 10 according to the present embodiment is not limited to this, and the second wiring pair 71 is provided in a 4F cycle, the distance t5 is set longer than F, and the second t has a distance t5. A connecting portion may be disposed between the wiring pairs 71.

すなわち、不揮発性記憶装置１０は、ビット線ＢＬとビット線ＢＬに直交するワード線のクロスポイントに抵抗変化型メモリ素子が形成されたメモリ層が、基板と平行に複数層積層された構造を有し、各メモリ層を形成するワード線ＷＬ及びビット線ＢＬの少なくともいずれかは、４Ｆ周期で周期的に配置されたワード線対、またはビット線対をなし、対を形成する配線間のスペースはＦよりも狭く、隣接する配線対間のスペースはＦよりも広くなる構造を有し、隣接する配線対間に、配線を上層または下層の配線と接続するための接続部を有すことができる。   That is, the nonvolatile memory device 10 has a structure in which a plurality of memory layers in which a resistance change type memory element is formed at a cross point of a bit line BL and a word line orthogonal to the bit line BL are stacked in parallel to the substrate. At least one of the word line WL and the bit line BL forming each memory layer is a word line pair or a bit line pair periodically arranged in a 4F cycle, and a space between wirings forming the pair is It is narrower than F and has a structure in which the space between adjacent wiring pairs is wider than F, and there can be a connection portion between the adjacent wiring pairs for connecting the wiring to the upper or lower wiring. .

これにより、接続部をＦよりも大きくできるので、リソグラフィが容易になり、また、配線の幅（第１配線５０の幅ｔ３及び第２配線７０の幅ｔ６の少なくともいずれか）を太くできるので、配線の抵抗を低減でき、安定した動作を実現する構成の不揮発性記憶装置が得られる。   Thereby, since the connection portion can be made larger than F, lithography becomes easy, and the width of the wiring (at least one of the width t3 of the first wiring 50 and the width t6 of the second wiring 70) can be increased. A nonvolatile memory device having a configuration that can reduce the resistance of the wiring and realize stable operation can be obtained.

ここで、本実施形態に係る不揮発性記憶装置１０におけるデザインルールＦについて説明する。なお、以下の説明では、ワード線ＷＬ方向もビット線ＢＬ方向も同じデザインルールが用いられるものとして説明する。
図４に表したように、１つのメモリセル８０ａは、１つの第１配線５０ａと１つの第２配線７０ａとが３次元的に交差する領域で規定される。この時、メモリセル８０ａが占有する占有面８１ａの面積を面積Ｓとする。すなわち、図４に例示したように、着目している１つのメモリセル８０ａに隣接して４つのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅがあるとする。そして、これらのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅも、メモリセル８０ａと同じ面積Ｓの占有面８１ｂ、８１ｃ、８１ｄ、８１ｅを有するとする。 Here, the design rule F in the nonvolatile memory device 10 according to the present embodiment will be described. In the following description, the same design rule is used in the word line WL direction and the bit line BL direction.
As shown in FIG. 4, one memory cell 80a is defined by a region where one first wiring 50a and one second wiring 70a intersect three-dimensionally. At this time, the area of the occupied surface 81a occupied by the memory cell 80a is defined as an area S. That is, as illustrated in FIG. 4, it is assumed that there are four memory cells 80b, 80c, 80d, and 80e adjacent to the one memory cell 80a of interest. These memory cells 80b, 80c, 80d, and 80e also have occupation surfaces 81b, 81c, 81d, and 81e having the same area S as the memory cell 80a.

この時、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのワード線ＷＬに沿った境界は、例えば、メモリセル８０ａを規定する第１配線５０ａと隣接する第１配線５０ｂとの間の中心線、及び、第１配線５０ａと隣接する別の第１配線５０ｃとの間の中心線とすることができる。同様に、メモリセル８０ａの占有面と、隣接するメモリセルの占有面とのビット線ＢＬに沿った境界は、メモリセル８０ａを規定する第２配線７０ａと隣接する第２配線７０ｂとの間の中心線、及び、第２配線７０ａと隣接する別の第２配線７０ｃとの間の中心線とすることができる。これら４つの中心線で囲まれた領域が、占有面８１ａとなる。   At this time, the boundary along the word line WL between the occupation surface 81a of the memory cell 80a and the occupation surface of the adjacent memory cell is, for example, the first wiring 50b adjacent to the first wiring 50a defining the memory cell 80a. And a center line between the first wiring 50a and another adjacent first wiring 50c. Similarly, the boundary along the bit line BL between the occupied surface of the memory cell 80a and the occupied surface of the adjacent memory cell is between the second wiring 70a defining the memory cell 80a and the adjacent second wiring 70b. The center line and the center line between the second wiring 70a and another adjacent second wiring 70c can be used. A region surrounded by these four center lines is an occupied surface 81a.

そして、不揮発性記憶装置１０においては、第１配線対５１及び第２配線対７１の周期が４Ｆであるので、４×Ｓ＝（４Ｆ）２となり、すなわち、Ｓ＝４Ｆ２となる。従って、不揮発性記憶装置１０におけるデザインルールＦは、１層のメモリ層において、１つのメモリセルが占有する面積をＳとして、Ｆ＝（Ｓ／４）１／２とすることができる。 In the nonvolatile memory device 10, since the period of the first wiring pair 51 and the second wiring pair 71 is 4F, 4 × S = (4F) 2 , that is, S = 4F 2 . Therefore, the design rule F in the nonvolatile memory device 10 can be F = (S / 4) 1/2 where S is the area occupied by one memory cell in one memory layer.

以下、このように、互いの間隔が狭い部分と広い部分を有する配線の作成方法の概略について説明する。以下では、一例として、第１配線５０を、互いの間隔が狭い部分と広い部分を有するパターンに形成する方法を例示する。そして、以下では、Ｆが２５ｎｍの場合として説明する
まず図５（ａ）に表したように、基板４０の上に第１配線５０となる導電膜５９、ハードマスクとなるＣＶＤ（Chemical Vapor Deposition）成膜シリコン酸化膜８５、シリコン窒化膜８６を形成し、リソグラフィ技術で、ピッチがＬ３（＝４Ｆ、すなわち１００ｎｍ）で、幅Ｗ１が例えば３０ｎｍのレジストマスクパターン８７を形成する。 Hereinafter, an outline of a method for creating a wiring having a portion having a narrow space and a wide space as described above will be described. Hereinafter, as an example, a method of forming the first wiring 50 in a pattern having a narrow portion and a wide portion is illustrated. In the following description, it is assumed that F is 25 nm. First, as shown in FIG. 5A, a conductive film 59 to be the first wiring 50 and a CVD (Chemical Vapor Deposition) to be the hard mask on the substrate 40. A silicon oxide film 85 and a silicon nitride film 86 are formed, and a resist mask pattern 87 having a pitch L3 (= 4F, that is, 100 nm) and a width W1 of, for example, 30 nm is formed by lithography.

そして、図５（ｂ）に表したように、シリコン窒化膜８６をホット燐酸処理し、シリコン窒化膜８６をスリミング（外形を縮小）し、幅Ｗ２を例えば１５ｎｍに加工する。   Then, as shown in FIG. 5B, the silicon nitride film 86 is subjected to hot phosphoric acid treatment, the silicon nitride film 86 is slimmed (the outer shape is reduced), and the width W2 is processed to, for example, 15 nm.

次に、図５（ｃ）に表したように、基板全面にアモルファスシリコン膜８９を２０ｎｍの厚さで形成した後、反応性イオンエッチング技術により前記シリコン窒化膜８６の側壁にのみ、アモルファスシリコン膜８９を残存させる。   Next, as shown in FIG. 5C, after an amorphous silicon film 89 is formed to a thickness of 20 nm on the entire surface of the substrate, the amorphous silicon film is formed only on the side wall of the silicon nitride film 86 by a reactive ion etching technique. 89 is left.

次に、図５（ｄ）に表したように、シリコン窒化膜８６をホット燐酸処理で除去し、アモルファスシリコン膜８９をマスクとして、ＣＶＤ成膜シリコン酸化膜８５を加工する。   Next, as shown in FIG. 5D, the silicon nitride film 86 is removed by hot phosphoric acid treatment, and the CVD-formed silicon oxide film 85 is processed using the amorphous silicon film 89 as a mask.

次に、図５（ｅ）に表したように、アモルファスシリコン膜８９を除去し、ＣＶＤ成膜シリコン酸化膜８５によるハードマスクを形成し、このハードマスクを用いて導電膜５９を加工する。   Next, as shown in FIG. 5E, the amorphous silicon film 89 is removed, a hard mask is formed by the CVD deposited silicon oxide film 85, and the conductive film 59 is processed using the hard mask.

このような方法、すなわち、ダブルパターニング技術により、第１配線５０を、互いの間隔が狭い部分と広い部分とを有するように形成することができる。そして、第１配線５０の第１配線対５１は、４Ｆの周期、すなわち、第１ピッチＬ３で配列する。そして、第１配線対５１を形成する一対の第１配線５０どうしの間隔（距離ｔ１）は、Ｆよりも短くなる（加工の変換差を無視するとこの場合１５ｎｍ）。そして、配線の幅は、加工の変換差を無視すると２０ｎｍとなり、そして、隣接する第１配線対５１どうしの間隔（距離ｔ２）はＦよりも長くなる（加工の変換差を無視すると４５ｎｍ）。   By such a method, that is, by the double patterning technique, the first wiring 50 can be formed to have a portion having a narrow interval and a wide portion. And the 1st wiring pair 51 of the 1st wiring 50 is arranged with the period of 4F, ie, the 1st pitch L3. The distance (distance t1) between the pair of first wires 50 forming the first wire pair 51 is shorter than F (15 nm in this case when the conversion difference in processing is ignored). Then, the wiring width is 20 nm when the conversion difference in processing is ignored, and the distance (distance t2) between the adjacent first wiring pairs 51 is longer than F (45 nm when the processing conversion difference is ignored).

なお、上記においては、説明を簡単にするために、第１配線５０となる導電膜５９のみを加工する方法を例示したが、第１配線５０の上に積層される記憶層となる膜、整流素子となる膜、及び、各種のバリア層を一括して加工することができる。この方法については、後述する実施例により詳しく説明する。
また、第２配線７０も上記と同様の方法によって加工することができる。 In the above, for the sake of simplicity, the method of processing only the conductive film 59 to be the first wiring 50 has been illustrated. However, a film to be a memory layer stacked on the first wiring 50, a rectification A film to be an element and various barrier layers can be processed at once. This method will be described in detail with reference to examples described later.
The second wiring 70 can also be processed by the same method as described above.

このように、本実施形態に係る不揮発性記憶装置１０では、メモリセルを形成するワード線及びビット線を従来技術の２Ｆ周期配置から４Ｆ周期配置と変えることで、ワード線対、またはビット線対の、対を形成する配線間のスペースをＦより広くとるができ、これにより、上下層の接続部のサイズをＦよりも大きくすることで、合わせ精度の緩和を可能にする。
例えば、積層された抵抗変化型メモリのワード線を４Ｆ周期構造とすることで、ワード線の間隔が広い部分（第２間隔）も受けることができ、コンタクトプラグの形成が容易となる。 As described above, in the nonvolatile memory device 10 according to the present embodiment, the word line and the bit line forming the memory cell are changed from the 2F periodic arrangement of the prior art to the 4F periodic arrangement, so that the word line pair or the bit line pair is changed. The space between the wirings forming the pair can be made larger than F, and thereby the size of the upper and lower layer connecting portions is made larger than F, so that the alignment accuracy can be relaxed.
For example, by forming the word lines of the stacked resistance change type memory to have a 4F periodic structure, it is possible to receive a portion where the distance between the word lines is wide (second interval), and it is easy to form a contact plug.

すなわち、本実施形態に係る不揮発性記憶装置１０によれば、加工精度を緩和し、配線抵抗を低減し、工程数を削減した高性能・高集積度の不揮発性記憶装置が提供できる。   That is, according to the nonvolatile memory device 10 according to the present embodiment, it is possible to provide a high-performance and highly integrated nonvolatile memory device that relaxes processing accuracy, reduces wiring resistance, and reduces the number of processes.

このような構造は、相変化メモリ素子や抵抗変化素子を用いた不揮発性記憶装置において可能である。すなわち、例えば、フラッシュメモリ（特にＮＡＮＤ型）とＤＲＡＭは、微細化で先行しているが、ＮＡＮＤ型の場合、動作電圧が通常約３０Ｖと高いために、本実施形態に係る不揮発性記憶装置１０ように、同一平面内の配線間のスペースを不均等にするとＦ＝３０ｎｍ以下では配線間のスペース（ここには配線間の絶縁層が存在する）に印可される電界が１０ＭＶ／ｃｍを超えてしまい、絶縁破壊をおこさない誘電体膜が存在しなくなってしまうので、本実施形態の構造は採用できない。また、ＮＯＲ型フラッシュメモリやＤＲＡＭの場合には、各セルにコンタクトプラグ形成が必要（上述のＮＡＮＤ型ではセル毎のコンタクトは存在しない)であるため、単純な２Ｆ周期性の崩れたコンタクトを形成するリソグラフィ技術の難度が高くなるという問題があり、この場合も本実施形態の構造は採用し難い。これに対し、相変化メモリ素子や抵抗変化素子を用いる本実施形態に係る不揮発性記憶装置１０においては、セル部にコンタクトは存在しないので、この問題はなく、高密度の記録部を実現できる。   Such a structure is possible in a nonvolatile memory device using a phase change memory element or a resistance change element. That is, for example, flash memory (particularly NAND type) and DRAM are preceded by miniaturization, but in the case of NAND type, the operating voltage is usually as high as about 30 V, so the nonvolatile memory device 10 according to the present embodiment. Thus, if the space between the wirings in the same plane is made uneven, the electric field applied to the space between the wirings (here, an insulating layer between the wirings) exceeds 10 MV / cm at F = 30 nm or less. In other words, the dielectric film that does not cause dielectric breakdown does not exist, so the structure of this embodiment cannot be employed. In the case of a NOR flash memory or DRAM, contact plug formation is necessary for each cell (the above-mentioned NAND type does not have a contact for each cell), so a simple contact with 2F periodicity is formed. In this case, it is difficult to adopt the structure of this embodiment. On the other hand, in the nonvolatile memory device 10 according to the present embodiment using the phase change memory element and the resistance change element, there is no contact in the cell portion, so this problem does not occur and a high-density recording portion can be realized.

（第１の実施例）
本実施形態の第１の実施例を以下説明する。
本実施例は、デザインルールＦが２５ｎｍの抵抗変化素子を用いた不揮発性記憶装置に本発明を適用した例であり、本発明の対象であるコンタクト形成について説明するため、最下層のワードライン、及びその上層のビットラインの形成工程についてのみ詳しく説明する。
まず、本実施例の不揮発性記憶装置１１の製造方法について説明する。 (First embodiment)
A first example of this embodiment will be described below.
This embodiment is an example in which the present invention is applied to a nonvolatile memory device using a resistance change element having a design rule F of 25 nm. In order to explain the contact formation that is the object of the present invention, Only the process for forming the upper bit line will be described in detail.
First, a method for manufacturing the nonvolatile memory device 11 of this embodiment will be described.

図６〜図８は、本発明の第１の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。そして、図６（ｂ）は図６（ａ）に続く図である。
図７は、図６に続く工程順断面図であり、図８は、図７に続く工程順断面図である。
図９は、本発明の第１の実施例に係る不揮発性記憶装置の接続部の構造を例示する模式的斜視図である。 6 to 8 are process order sectional views illustrating the method for manufacturing the nonvolatile memory device according to the first example of the invention. That is, the upper left figure is a cross-sectional view in the bit line direction (cross-sectional view cut along a plane perpendicular to the extending direction of the bit line), and the upper right figure is a cross-sectional view in the word line direction (word line direction). Cross-sectional view cut along a plane perpendicular to the extending direction), the lower left figure is a top view of the upper left figure, and the lower right figure is a top view of the upper right figure. FIG. 6B is a diagram subsequent to FIG.
7 is a cross-sectional view in the order of steps following FIG. 6, and FIG. 8 is a cross-sectional view in the order of steps following FIG.
FIG. 9 is a schematic perspective view illustrating the structure of the connection portion of the nonvolatile memory device according to the first example of the invention.

図６（ａ）に表したように、半導体基板１０１の上に、抵抗変化型メモリの周辺回路となるトランジスタ１０２、ＳＴＩ（Shallow Trench Isolation）１０３、コンタクトプラグ１０４、１０５、１０６、Ｍ０配線（ソース配線）１０７及びＭ１配線（ビット配線）１０８を公知の半導体製造技術によって形成し、層間絶縁膜１０９で絶縁する。特に、コンタクトプラグ１０６は、後述のビットライン及びワードラインが接続できるように、同図の上面図のような千鳥配置で予め形成しておく。   As shown in FIG. 6A, on a semiconductor substrate 101, a transistor 102, an STI (Shallow Trench Isolation) 103, contact plugs 104, 105, and 106, which are peripheral circuits of a resistance change memory, a M0 wiring (source) Wiring) 107 and M1 wiring (bit wiring) 108 are formed by a known semiconductor manufacturing technique and insulated by interlayer insulating film 109. In particular, the contact plug 106 is formed in advance in a staggered arrangement as shown in the top view of the drawing so that a bit line and a word line described later can be connected.

次に、図６（ｂ）に表したように、基板全面を層間絶縁膜１１０で覆って平坦化した後、コンタクトプラグ１０６に連通する溝を形成する。この溝は最終的にコンタクトプラグとなる。次に、メモリ素子の１層目のビットラインとなるタングステン膜１１１、抵抗変化素子となるMetal-Semiconductor-Metal構造と、ｐｉｎダイオード（整流素子）となるｎ型半導体／ｉｎｔｒｉｎｓｉｃ半導体／ｐ型半導体積層膜を積層した、ＭＳＭ／ダイオード積層膜１１２、ＣＭＰ（Chemical Mechanical Polishing）のストッパーのタングステン膜１１３、ハードマスクとなるＣＶＤ成膜シリコン酸化膜１１４、シリコン窒化膜１１５を形成する。   Next, as illustrated in FIG. 6B, the entire surface of the substrate is covered with an interlayer insulating film 110 and planarized, and then a groove communicating with the contact plug 106 is formed. This groove finally becomes a contact plug. Next, a tungsten film 111 serving as the first bit line of the memory element, a metal-semiconductor-metal structure serving as a resistance change element, and an n-type semiconductor / intrinsic semiconductor / p-type semiconductor stack serving as a pin diode (rectifier element) An MSM / diode laminate film 112, a CMP (Chemical Mechanical Polishing) stopper tungsten film 113, a CVD deposited silicon oxide film 114 serving as a hard mask, and a silicon nitride film 115 are formed.

次に、図７（ａ）に表したように、図５に例示したダブルパターニング技術によりビットラインの加工のためのマスクを作製する。すなわち、リソグラフィ技術で４Ｆ（Ｆ＝２５ｎｍなので１００ｎｍ）周期の３０ｎｍ幅のマスクパターンを形成し、シリコン窒化膜１１５を加工する。次に、ホット燐酸処理でシリコン窒化膜１１５をスリミング（外形を縮小）し、幅１５ｎｍにする。次に、基板全面にアモルファスシリコン膜１１６を２０ｎｍの厚さで形成し、反応性イオンエッチング技術により前記シリコン窒化膜１１５の側壁にのみ残存せしめる。   Next, as shown in FIG. 7A, a mask for processing a bit line is manufactured by the double patterning technique illustrated in FIG. That is, a mask pattern having a width of 4 nm (100 nm because F = 25 nm) and a width of 30 nm is formed by lithography, and the silicon nitride film 115 is processed. Next, the silicon nitride film 115 is slimmed (reduced in outer shape) by hot phosphoric acid treatment to have a width of 15 nm. Next, an amorphous silicon film 116 is formed to a thickness of 20 nm on the entire surface of the substrate, and is left only on the sidewall of the silicon nitride film 115 by a reactive ion etching technique.

次に、図７（ｂ）に表したように、シリコン窒化膜１１５をホット燐酸処理で除去し、アモルファスシリコン膜１１６をマスクとしてＣＶＤ成膜シリコン酸化膜１１４を加工してからアモルファスシリコン膜１１６を除去し、シリコン酸化膜１１４のハードマスクを形成する。
次に、このハードマスクを用いて下層の積層膜を一括加工し、１層目のワードラインを形成する。
このとき、図７（ｂ）の上段の右図に表したように、前記溝中に埋め込まれたタングステン膜１１１も加工されることにより、タングステン膜１１１がコンタクトプラグとなる。また、コンタクトプラグは、千鳥状に配置されており、合わせ精度を１０ｎｍの場合で、Ｆの２倍の５０ｎｍ以上の径のコンタクトプラグの形成が可能である。 Next, as shown in FIG. 7B, the silicon nitride film 115 is removed by hot phosphoric acid treatment, and the CVD-formed silicon oxide film 114 is processed using the amorphous silicon film 116 as a mask, and then the amorphous silicon film 116 is formed. Then, a hard mask for the silicon oxide film 114 is formed.
Next, the lower layer laminated film is collectively processed using this hard mask to form the first word line.
At this time, as shown in the upper right diagram of FIG. 7B, the tungsten film 111 embedded in the trench is also processed, so that the tungsten film 111 becomes a contact plug. Further, the contact plugs are arranged in a zigzag pattern, and when the alignment accuracy is 10 nm, it is possible to form a contact plug having a diameter of 50 nm or more that is twice F.

このとき、図９に示したように、コンタクトプラグ１０６の上部が、タングステン膜１１１の加工の際にオーバーエッチングして、ビットラインと同じような上面形状になるように加工することにより配線間の短絡の可能性を抑制することができる。   At this time, as shown in FIG. 9, the upper part of the contact plug 106 is over-etched when the tungsten film 111 is processed, and is processed so as to have an upper surface shape similar to that of the bit line. The possibility of a short circuit can be suppressed.

次に、図８（ａ）に表したように、基板全面に層間絶縁膜１１７を形成してワードライン間を埋め込み、ＣＭＰ技術で層間絶縁膜１１７及び、シリコン酸化膜１１４を除去して平坦化した後、コンタクトプラグ１０６に連通する溝を形成する。   Next, as shown in FIG. 8A, an interlayer insulating film 117 is formed on the entire surface of the substrate to fill the space between the word lines, and the interlayer insulating film 117 and the silicon oxide film 114 are removed and planarized by CMP technology. After that, a groove communicating with the contact plug 106 is formed.

次に、図８（ｂ）に表したように、第１層目のワードラインとなるタングステン膜１１８、ＭＳＭ／ダイオード積層膜１１９、ＣＭＰのストッパーのタングステン膜１２０、及び、ハードマスクとなるシリコン酸化膜／シリコン窒化膜積層膜を形成する。
次に、前記積層膜を前記ワードラインと同様にダブルパターニング加工して、４Ｆ周期の配線を形成する。配線間のスペースはワードラインと同様に狭いスペースが１５ｎｍであり、広いスペースが４５ｎｍである。
次に、基板全面に層間絶縁膜１２１を形成してワードライン間を埋め込み、ＣＭＰ技術で層間絶縁膜１２１及び、ハードマスクのシリコン酸化膜を除去して平坦化する。 以上で、４Ｆ周期のワードライン加工が終了する。 Next, as shown in FIG. 8B, the tungsten film 118 serving as the word line of the first layer, the MSM / diode stacked film 119, the tungsten film 120 serving as the CMP stopper, and the silicon oxide serving as the hard mask. A film / silicon nitride film laminated film is formed.
Next, the laminated film is subjected to double patterning in the same manner as the word line to form a 4F period wiring. As for the space between the wirings, the narrow space is 15 nm and the wide space is 45 nm, like the word line.
Next, an interlayer insulating film 121 is formed on the entire surface of the substrate to fill the space between the word lines, and the interlayer insulating film 121 and the silicon oxide film of the hard mask are removed and planarized by CMP technology. This completes the 4F-period word line processing.

以下同様して、２層目以降のビットラインとワードラインを形成して抵抗変化型メモリのメモリセルを形成するが、製造工程としては同一手順の繰り返しであるため、説明は省略する。
以上のようにして、本実施例の不揮発性記憶装置１１が完成する。 Similarly, the bit lines and the word lines in the second and subsequent layers are formed to form the memory cell of the resistance change type memory. However, since the manufacturing process is the same procedure, the description is omitted.
As described above, the nonvolatile memory device 11 of this embodiment is completed.

なお、本実施例ではMetal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。 In this embodiment, detailed description of the resistance change material and the like constituting the Metal-Insulator-Metal (MIM) laminated film is omitted, but the resistance state of the Insulator layer depends on the voltage applied to both ends. any material can have a change, for example, NbO x, Cr-doped SrTiO 3-x, Pr x Ca y MnO z, ZrO x, NiO x, Ti -doped NiO x, ZnO x, TiO x , TiO x N y , CuO x , GdO x , CuTe x , HfO x , ZnMn x O y , ZnFe x O y , chalcogenide GST (Ge x Sb y Te) whose resistance state changes due to Joule heat generated by the voltage applied to both ends z ), N-doped GST doped with GST, O-doped GST, Ge x Sb y , and In x Ge y Te z At least one selected from the group consisting of: Moreover, the material which mixed 2 or more of these materials can be included. Furthermore, a structure in which a plurality of layers made of these materials are stacked can be used.

また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。   The metal layer is a material that does not lose variable resistance by reacting with the variable resistance material, such as tungsten nitride, titanium nitride, titanium nitride aluminum, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten. Silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium, platinum rhodium, iridium, or the like can be used.

また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体以外に、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることも可能であり、また金属と半導体との界面を用いるショットキーダイオードを利用することも可能である。   As a diode material, in addition to a semiconductor such as silicon or germanium, a metal oxide semiconductor such as NiO, TiO, CuO, or InZnO can be used in combination, and a Schottky using an interface between the metal and the semiconductor. It is also possible to use a diode.

このように本実施例の不揮発性記憶装置１１では、積層された高集積度の抵抗変化型メモリをより合わせ精度を緩和したリソグラフィ工程で製造することができるようになるので、さらに高ビット密度な不揮発性記憶装置を提供できる。   As described above, in the nonvolatile memory device 11 of this embodiment, it is possible to manufacture a stacked highly variable resistance memory by a lithography process in which the alignment accuracy is more relaxed. A nonvolatile memory device can be provided.

（第２の実施形態）
図１０は、本発明の第２の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式的斜視図である。
図１０に表したように、本発明の第２の実施形態に係る不揮発性記憶装置２０においては、積層されたビット線が一括加工により形成される例である。
すなわち、基板５４の上に、ビット線となる第１配線５０と絶縁層５５とが積層され、その積層膜が、一括して加工される。そして、第１配線５０どうしの間隔が狭い部分（ｔ１）と広い部分（ｔ２）とを有する。これら第１配線５０どうしの間隔が狭い部分と広い部分とは交互に配列している。そして、第１配線５０どうしの間隔が広い部分に第１配線５０に接続された図示しない接続部（第１接続部５２）が設けられている。 (Second Embodiment)
FIG. 10 is a schematic perspective view illustrating the structure of the main part of the nonvolatile memory device according to the second embodiment of the invention.
As shown in FIG. 10, the nonvolatile memory device 20 according to the second embodiment of the present invention is an example in which stacked bit lines are formed by batch processing.
That is, the first wiring 50 serving as a bit line and the insulating layer 55 are stacked on the substrate 54, and the stacked film is processed in a lump. The first wiring 50 has a narrow portion (t1) and a wide portion (t2). The narrow and wide portions of the first wirings 50 are alternately arranged. A connection portion (first connection portion 52) (not shown) connected to the first wiring 50 is provided in a portion where the interval between the first wirings 50 is wide.

そして、狭い方の距離ｔ１の間隔で配列した第１配線対５１は、４Ｆのピッチ（周期）で配列している。狭い方の距離ｔ１を有する第１間隔と、広い方の距離ｔ２を有する第２間隔はそれぞれ４Ｆのピッチ（周期）で配列している。   The first wiring pairs 51 arranged at the narrower distance t1 are arranged at a pitch (period) of 4F. The first interval having the narrower distance t1 and the second interval having the wider distance t2 are arranged at a pitch (period) of 4F.

そして、この場合は、狭い方の距離ｔ１の配線（電極）間には、絶縁層５５が埋め込まれている。一方、広い方の距離ｔ２の配線（電極）間には、記録層６１が設けられている。そして、記録層６１の上には、例えば整流素子であるショットキーダイオードとなる半導体層５７がさらに設けられている。   In this case, an insulating layer 55 is buried between the wirings (electrodes) of the narrower distance t1. On the other hand, a recording layer 61 is provided between the wirings (electrodes) of the wider distance t2. On the recording layer 61, for example, a semiconductor layer 57 serving as a Schottky diode which is a rectifying element is further provided.

そして、その上に、第１配線５０に対して非平行な方向に第２配線７０が帯状に設けられている。第２配線７０も第１配線５０と同様に、そして、第２配線７０どうしの間隔が狭い部分（ｔ４）と広い部分（ｔ５）とを有することができる（図では省略して描かれている）。すなわち、これら第２配線７０どうしの間隔が狭い部分と広い部分とが交互に配列し、そして、第２配線７０どうしの間隔が広い部分に第２配線７０に接続された図示しない接続部（第２接続部７２）を設けることができる。そして、狭い方の距離ｔ４の間隔で配列した第２配線対７１は、４Ｆのピッチで配列することができる。ただし、第２配線７０に関して関しては、これに限らず、どのようなピッチ、間隔であっても良い。   On top of this, a second wiring 70 is provided in a strip shape in a direction non-parallel to the first wiring 50. Similarly to the first wiring 50, the second wiring 70 can also have a portion (t 4) and a wide portion (t 5) where the distance between the second wirings 70 is narrow (not shown in the drawing). ). That is, a portion where the interval between the second wirings 70 is narrow and a portion where the interval is wide are alternately arranged, and a connection portion (not shown) connected to the second wiring 70 at a portion where the interval between the second wirings 70 is wide. 2 connections 72) can be provided. The second wiring pairs 71 arranged at the narrower distance t4 can be arranged at a pitch of 4F. However, the second wiring 70 is not limited to this, and any pitch and interval may be used.

すなわち、図１０に例示した不揮発性記憶装置２０では、ビット線（第１配線）５０が、ビット線５０の配列方向に平行な平面内で、基板５４の主面に垂直な方向に積層されて形成されている。そして、ビット線（第１配線）５０に隣接して、基板５４の主面に平行方向に、すなわち、ビット線（第１配線５０）の横に並んで記録層６１が設けられている。そして、そのさらに横に並んで整流素子の一部となる半導体層５７が設けられ、そして、そのさらに横に並んで、ワード線（第２配線）７０が延在して設けられている。
なお、ワード配線７０は、ビット配線５０の上方に位置する部分とビット配線５０の側方に位置する部分とで単一の材料で形成されても良いし、異なる材料で形成されても良い。 That is, in the nonvolatile memory device 20 illustrated in FIG. 10, the bit lines (first wirings) 50 are stacked in a direction perpendicular to the main surface of the substrate 54 in a plane parallel to the arrangement direction of the bit lines 50. Is formed. A recording layer 61 is provided adjacent to the bit line (first wiring) 50 in a direction parallel to the main surface of the substrate 54, that is, alongside the bit line (first wiring 50). Further, a semiconductor layer 57 to be a part of the rectifying element is provided side by side, and a word line (second wiring) 70 is provided to extend further side by side.
Note that the word line 70 may be formed of a single material for a portion located above the bit line 50 and a portion located on the side of the bit line 50, or may be formed of different materials.

すなわち、第１配線対５１どうしの間（第１配線５０どうしの間隙のうち広い方の間隙の間）において、第１配線５０の側面（基板５４の主面に対して垂直な面）と、第２配線７０の側面（基板５４の主面に対して垂直な面）と、の間に記録層６１を含む積層構造体６０が設けられている。   That is, between the first wiring pairs 51 (between the wider gaps between the first wirings 50), the side surfaces of the first wirings 50 (surfaces perpendicular to the main surface of the substrate 54), A laminated structure 60 including a recording layer 61 is provided between the side surface of the second wiring 70 (a surface perpendicular to the main surface of the substrate 54).

そして、記録層６１を含む積層構造体６０は、第１配線５０の配列方向（基板５４の主面に平行な方向）に並んで、横方向に複数並べられている。すなわち、不揮発性記憶装置２０においては、要素メモリ層は、第１配線５０の配列方向（基板５４の主面に平行方向）に複数積層されている。   A plurality of stacked structures 60 including the recording layer 61 are arranged in the horizontal direction, aligned in the arrangement direction of the first wirings 50 (direction parallel to the main surface of the substrate 54). That is, in the nonvolatile memory device 20, a plurality of element memory layers are stacked in the arrangement direction of the first wirings 50 (a direction parallel to the main surface of the substrate 54).

すなわち、本実施形態に係る不揮発性記憶装置２０は、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔と、前記第１間隔よりも広く、第１間隔と交互に配列する第２間隔と、で配列するように配列し、前記第２間隔は、４Ｆの周期で配列し、前記第２間隔は、Ｆよりも広く、第２間隔側の前記いずれかどうしの間に、前記いずれか他方、並びに、第１配線及び第２配線の少なくともいずれかと接続された接続部、の少なくともいずれかが設けられている不揮発性記憶装置である。具体的には、前記いずれかは、ビット線５０であり、前記いずれか他方は、ワード線７０である。そして、第２間隔側のビット線５０どうしの間に、ワード線７０が延在して設けられている。そして、積層構造体６０（記録層６１及び半導体層５７）は、ビット線５０の配列方向（例えば基板５４の主面に平行方向）に対して垂直なビット線５０の側面と、前記配列方向（例えば基板５４の主面に平行方向）に対して垂直なワード線７０の側面との間に設けられている。   That is, in the nonvolatile memory device 20 according to the present embodiment, at least one of the first wiring 50 and the second wiring 70 is such that the interval between the either is wider than the first interval and the first interval. The second intervals are arranged in a cycle of 4F, and the second intervals are wider than F, and are arranged on the second interval side. The non-volatile memory device is provided with at least one of the other and the connection portion connected to at least one of the first wiring and the second wiring between the two. Specifically, one of the above is a bit line 50 and the other is a word line 70. A word line 70 extends between the bit lines 50 on the second interval side. The laminated structure 60 (the recording layer 61 and the semiconductor layer 57) includes a side surface of the bit line 50 perpendicular to the arrangement direction of the bit lines 50 (for example, a direction parallel to the main surface of the substrate 54) and the arrangement direction ( For example, it is provided between the side surfaces of the word lines 70 perpendicular to the main surface of the substrate 54.

すなわち、ビット線５０、積層構造体６０、及び、ワード線７０の延在部、を有する要素メモリ層６３は、基板５４の主面に対して垂直方向に積層され、この要素メモリ層６３が、基板５４の主面に平行方向（ビット線５０の配列方向）にさらに積層されている（横に並べられている）。   That is, the element memory layer 63 having the bit line 50, the stacked structure 60, and the extending portion of the word line 70 is stacked in a direction perpendicular to the main surface of the substrate 54. It is further laminated (arranged horizontally) in the direction parallel to the main surface of the substrate 54 (the arrangement direction of the bit lines 50).

このように、不揮発性記憶装置２０は、第１の方向に延在する複数の第１配線５０と、第１の方向に対して非平行な第２の方向に延在する複数の第２配線７０と、第１配線５０と第２配線７０（第２配線７０の延在部）との間に設けられ、記録層６１を含む積層構造体６０と、を有する要素メモリ層６３を複数積層した（基板５４の主面に平行な方向に並べた）構造を有する。   As described above, the nonvolatile memory device 20 includes a plurality of first wirings 50 extending in the first direction and a plurality of second wirings extending in the second direction non-parallel to the first direction. 70 and a plurality of element memory layers 63 each including a stacked structure 60 including a recording layer 61 provided between the first wiring 50 and the second wiring 70 (extension portion of the second wiring 70). It has a structure (arranged in a direction parallel to the main surface of the substrate 54).

そして、図１０に表したように、ビット線５０は、ビット線５０の配列方向に平行な平面内（基板５４の主面に平行な平面内）で、絶縁層５５を介して複数、積み重ねられている。   As shown in FIG. 10, a plurality of bit lines 50 are stacked via the insulating layer 55 in a plane parallel to the arrangement direction of the bit lines 50 (in a plane parallel to the main surface of the substrate 54). ing.

このように、不揮発性記憶装置２０においては、ビット線ＢＬ（第１配線５０）を４Ｆ周期の構造とし、ビット線ＢＬどうしの間隔が狭い部分と広い部分とを交互に設けることで、隣接するビット線ＢＬ間のスペースをＦよりも広くすることが可能である。これにより、例えば、上記の記録層６１及び半導体層５７のような多層膜構造をビット線ＢＬどうしの間に作りこむことが可能になる。   As described above, in the nonvolatile memory device 20, the bit lines BL (first wiring 50) have a 4F cycle structure, and adjacent portions are provided by alternately providing narrow portions and wide portions between the bit lines BL. The space between the bit lines BL can be made wider than F. As a result, for example, a multilayer film structure such as the recording layer 61 and the semiconductor layer 57 can be formed between the bit lines BL.

このように、不揮発性記憶装置２０においては、隣接配線間のスペースを広くすることができるので基板の主面に対して平行な方向に積層して、複雑な膜構造を作りこむことが可能になる。そして、従来、基板の主面に対して垂直の方向に積層して形成していた整流素子（例えばダイオード）や記録層（抵抗変化材料、相変化材料）を、基板の主面に対して平行な方向に形成することができ、メモリセル部の段差低減が可能となる。さらに、リソグラフィ工程、特に微細加工を必要とするcritical lithography工程数の削減が可能となる。   As described above, in the nonvolatile memory device 20, a space between adjacent wirings can be widened, so that a complicated film structure can be formed by stacking in a direction parallel to the main surface of the substrate. Become. Conventionally, a rectifying element (for example, a diode) and a recording layer (resistance change material, phase change material) which are conventionally stacked in a direction perpendicular to the main surface of the substrate are parallel to the main surface of the substrate. Therefore, it is possible to reduce the level difference of the memory cell portion. Furthermore, it is possible to reduce the number of critical lithography processes that require lithography processes, in particular, fine processing.

さらに、積層されたビットラインが一括加工により形成されて積層メモリが形成できるので、積層数が増えてもリソグラフィ工程が大幅に増大しないという利点がある。   Furthermore, since the stacked bit lines can be formed by batch processing to form a stacked memory, there is an advantage that the number of stacked layers does not significantly increase the lithography process.

このように、本実施形態に係る不揮発性記憶装置２０及び上記で説明した製造方法によれば、加工精度を緩和し、配線抵抗を低減し、工程数を削減した高性能・高集積度の不揮発性記憶装置及びその製造方法が提供される。   Thus, according to the nonvolatile memory device 20 and the manufacturing method described above according to the present embodiment, high-performance and highly-integrated nonvolatile memory that reduces processing accuracy, reduces wiring resistance, and reduces the number of processes. A volatile memory device and a manufacturing method thereof are provided.

（第２の実施例）
本発明の第２の実施形態に係る第２の実施例の不揮発性記憶装置は、図１０に例示した構造、すなわち、積層されたビットラインが一括加工により形成された積層メモリの例であり、積層数が増えてもリソグラフィ工程が大幅に増大しないという利点がある。 (Second embodiment)
The nonvolatile memory device according to the second example of the second embodiment of the present invention is an example of the structure illustrated in FIG. 10, that is, a stacked memory in which stacked bit lines are formed by batch processing. There is an advantage that the lithography process does not increase significantly even if the number of stacks increases.

図１１〜図１８は、本発明の第２の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。そして、図１１（ｂ）は図１１（ａ）に続く図である。
また、図１２は図１１に続く工程順断面図であり、図１３は図１２に続く工程順断面図であり、図１４は図１３に続く工程順断面図であり、図１５は図１４に続く工程順断面図であり、図１６は図１５に続く工程順断面図であり、図１７は図１６に続く工程順断面図であり、図１８は図１７に続く工程順断面図である。
図１９は、本発明の第２の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。 11 to 18 are cross-sectional views in order of the processes, illustrating the method for manufacturing the nonvolatile memory device according to the second example of the invention. That is, the upper left figure is a cross-sectional view in the bit line direction (cross-sectional view cut along a plane perpendicular to the extending direction of the bit line), and the upper right figure is a cross-sectional view in the word line direction (word line direction). Cross-sectional view cut along a plane perpendicular to the extending direction), the lower left figure is a top view of the upper left figure, and the lower right figure is a top view of the upper right figure. And FIG.11 (b) is a figure following Fig.11 (a).
12 is a cross-sectional view in the order of steps subsequent to FIG. 11, FIG. 13 is a cross-sectional view in the order of steps subsequent to FIG. 12, FIG. 14 is a cross-sectional view in the order of steps subsequent to FIG. FIG. 16 is a cross-sectional view in the order of steps following FIG. 15, FIG. 17 is a cross-sectional view in the order of steps subsequent to FIG. 16, and FIG. 18 is a cross-sectional view in the order of steps subsequent to FIG.
FIG. 19 is a schematic perspective view illustrating the configuration of the main part of the nonvolatile memory device according to the second embodiment of the invention.

以下、本実施例の不揮発性記憶装置２１の製造方法について説明する。
まず、図１１（ａ）に表したように、半導体基板２０１上に抵抗変化型メモリの周辺回路となるトランジスタ２０２、ＳＴＩ２０３、コンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、Ｍ１配線２０８及び層間絶縁膜２００を公知の半導体製造技術によって形成する。特にコンタクトプラグは、後述のビットライン及びワードラインの一括コンタクトが接続できるように、図１１（ａ）の上面図のような千鳥配置で予め形成しておく。 Hereinafter, a method for manufacturing the nonvolatile memory device 21 of this embodiment will be described.
First, as shown in FIG. 11A, the transistor 202, the STI 203, the contact plugs 204, 205, 206, the M0 wiring 207, the M1 wiring 208, and the interlayer insulation, which are peripheral circuits of the resistance change type memory, are formed on the semiconductor substrate 201. The film 200 is formed by a known semiconductor manufacturing technique. In particular, the contact plugs are formed in advance in a staggered arrangement as shown in the top view of FIG. 11A so that collective contacts of bit lines and word lines described later can be connected.

さらに、図１１（ｂ）に表したように、全面を層間絶縁膜２０９で覆って平坦化し、リソグラフィ技術及び反応性イオンエッチング技術によってビットラインコンタクトとなる溝を形成する。次に、基板全面にビットラインとなるタングステン膜２１０を形成し、リソグラフィ技術及び反応性イオンエッチング技術によってタングステン膜２１０をセル領域だけ残して板状に加工する。次に、基板全面に層間絶縁膜２１１を形成し、平坦化する。   Further, as shown in FIG. 11B, the entire surface is covered with an interlayer insulating film 209 and flattened, and a groove to be a bit line contact is formed by a lithography technique and a reactive ion etching technique. Next, a tungsten film 210 to be a bit line is formed on the entire surface of the substrate, and the tungsten film 210 is processed into a plate shape by leaving only the cell region by lithography and reactive ion etching techniques. Next, an interlayer insulating film 211 is formed over the entire surface of the substrate and planarized.

次に、図１２に表したように、上記と同様の手順を繰り返してビットラインとなる板状のタングステン膜２１２、２１３、２１４を積層し、１層毎に下層のコンタクトプラグ２０６と接続できるように加工し、層間絶縁膜を形成して平坦化する。ここでは煩雑さを避けるために、各層の層間絶縁膜をまとめて層間絶縁膜２１５と表記した。次に、基板全面にシリコン窒化膜１２６、シリコン酸化膜２１７を形成する。   Next, as shown in FIG. 12, plate-like tungsten films 212, 213, and 214, which become bit lines, are stacked by repeating the same procedure as described above so that each layer can be connected to the lower contact plug 206. Then, an interlayer insulating film is formed and planarized. Here, in order to avoid complexity, the interlayer insulating films of the respective layers are collectively referred to as an interlayer insulating film 215. Next, a silicon nitride film 126 and a silicon oxide film 217 are formed on the entire surface of the substrate.

次に、図１３に表したように、シリコン酸化膜２１７をリソグラフィ技術、及び反応性イオンエッチング技術で加工し、１００ｎｍ周期（Ｆ＝２５ｎｍに対して４Ｆ相当)で、幅３０ｎｍのパターンを形成する。続いて、ウエットエッチングによるスリミングにより、前記パターン幅を１５ｎｍまで細める。続いて、アモルファスシリコン膜１２８を２０ｎｍの厚さで成膜し、前記１５ｎｍ幅のパターンの側壁にのみ残存せしめる。   Next, as shown in FIG. 13, the silicon oxide film 217 is processed by a lithography technique and a reactive ion etching technique to form a pattern having a width of 30 nm with a period of 100 nm (corresponding to 4F with respect to F = 25 nm). . Subsequently, the pattern width is reduced to 15 nm by slimming by wet etching. Subsequently, an amorphous silicon film 128 is formed to a thickness of 20 nm, and is left only on the sidewall of the 15 nm wide pattern.

次に、図１４に表したように、シリコン酸化膜２１７をウエットエッチングで除去し、アモルファスシリコン膜２１８をマスクとして、前記シリコン窒化膜２１６及び層間絶縁膜／タングステン膜積層膜を一括加工する。このとき、積層膜の加工において、層間絶縁膜２０９、及びタングステン膜２１０を完全に加工し、第１の実施例と同様にコンタクトプラグ２０６の上部まで加工することで、各ビット線の短絡を防止する。
以上で、不揮発性記憶装置のビットラインとなる配線が形成される。 Next, as shown in FIG. 14, the silicon oxide film 217 is removed by wet etching, and the silicon nitride film 216 and the interlayer insulating film / tungsten film laminated film are collectively processed using the amorphous silicon film 218 as a mask. At this time, in the processing of the laminated film, the interlayer insulating film 209 and the tungsten film 210 are completely processed and processed to the top of the contact plug 206 in the same manner as in the first embodiment, thereby preventing short circuit of each bit line. To do.
As described above, a wiring to be a bit line of the nonvolatile memory device is formed.

次に、図１５に表したように、基板全面にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によりシリコン酸化膜２１９を形成し、隣接するビットライン間の狭スペース側のスペースを完全に埋め込む。   Next, as shown in FIG. 15, a silicon oxide film 219 is formed on the entire surface of the substrate by LPCVD (Low Pressure Chemical Vapor Deposition) to completely embed a space on the narrow space side between adjacent bit lines.

次に、図１６に表したように、リソグラフィ技術及びウエットエッチング技術により前記シリコン酸化膜２１９をビットライン間の狭スペース側のスペースを除いて除去する。なお、適切なエッチング技術、例えば反応ガスによるドライエッチングを用いることでリソグラフィ工程を省略することも可能である。
そして、基板全面に抵抗変化材料膜２２０（例えばＴｉＯ２）、整流素子となるショットキーダイオードを形成するための金属酸化物半導体膜２２１（例えばＨｆＯ２)、ショットキーダイオードを形成するための導電体膜２２２（例えばＴｉＮ）を形成し、ビット線間のスペースを完全に埋め込む。本実施例の不揮発性記憶装置２１では、４Ｆ周期構造を採用することにより、隣接するビット線間のスペースをＦよりも広くすることが可能であるため、本実施例のような多層膜構造をビット線間に作りこむことが可能になる。 Next, as shown in FIG. 16, the silicon oxide film 219 is removed by a lithography technique and a wet etching technique except for a space on the narrow space side between the bit lines. Note that the lithography process can be omitted by using an appropriate etching technique, for example, dry etching with a reactive gas.
A variable resistance material film 220 (for example, TiO 2 ), a metal oxide semiconductor film 221 (for example, HfO 2 ) for forming a Schottky diode to be a rectifying element, and a conductor for forming the Schottky diode are formed on the entire surface of the substrate. A film 222 (for example, TiN) is formed to completely fill the space between the bit lines. In the nonvolatile memory device 21 of this embodiment, the space between adjacent bit lines can be made wider than F by adopting the 4F periodic structure. It is possible to create between bit lines.

次に、図１７に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、ワード線側のコンタクトプラグに連通するコンタクトホールを開口する。   Next, as illustrated in FIG. 17, a contact hole communicating with the contact plug on the word line side is opened by lithography and reactive ion etching.

次に、図１８に表したように、基板全面に導電体膜２２３（例えばＴｉＮ）を形成し、これまでビット線加工について記述してきたのと同様のリソグラフィ技術、及び側壁転写加工によるdouble patterning技術を用いて、前記導電体膜２２３、導電体膜２２２を加工する。
以上により、ワードラインを形成することができる。
以下、上層の配線層を形成するが、詳細な説明は省略する。 Next, as shown in FIG. 18, a conductor film 223 (for example, TiN) is formed on the entire surface of the substrate, and the same lithography technique as described for bit line processing so far, and double patterning technique by sidewall transfer processing. Then, the conductor film 223 and the conductor film 222 are processed.
Thus, a word line can be formed.
Hereinafter, although an upper wiring layer is formed, detailed description thereof is omitted.

以上により、図１９に例示した本実施例の不揮発性記憶装置２１が作製される。なお、図１９は、不揮発性記憶装置２１のセル部を模式的に例示している。   As described above, the nonvolatile memory device 21 of this example illustrated in FIG. 19 is manufactured. FIG. 19 schematically illustrates the cell unit of the nonvolatile memory device 21.

本実施例の不揮発性記憶装置２１によって、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置が提供される。   The nonvolatile memory device 21 of this embodiment relaxes the processing accuracy, reduces the wiring resistance, and stacks the recording layer in the direction parallel to the substrate to achieve high performance and high integration, thereby reducing the number of processes. An apparatus is provided.

本実施例の不揮発性記憶装置２１の構造では、積層数を増やしても、積層されたビット線の両端を切り落とすリソグラフィは必要であるが、ワードライン、ビットラインの加工に用いる最先端のリソグラフィ工程は、ワード線及びビット線ともに各１回で可能である。また、コンタクトプラグのサイズをＦよりも大きくすることが可能であるため、最先端のリソグラフィ技術の適用が不要になるという利点がある。また、ビット線の加工は一括加工であるために積層された各ビット線間の合わせが不要になるという利点がある。   In the structure of the nonvolatile memory device 21 of this embodiment, even if the number of stacked layers is increased, lithography for cutting off both ends of the stacked bit lines is necessary, but the most advanced lithography process used for processing word lines and bit lines. Can be performed once for both the word line and the bit line. Further, since the size of the contact plug can be made larger than F, there is an advantage that it is not necessary to apply a state-of-the-art lithography technique. Further, since the bit lines are processed at once, there is an advantage that alignment between the stacked bit lines becomes unnecessary.

なお、本実施例では、Metal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。 In this embodiment, detailed description of the resistance change material and the like constituting the Metal-Insulator-Metal (MIM) laminated film is omitted, but the resistance state of the Insulator layer depends on the voltage applied to both ends. For example, NbO x , Cr-doped SrTiO 3 -x , Pr x Ca y MnO z , ZrO x , NiO x , Ti-doped NiO x , ZnO x , TiO x , TiO x N y, CuO x, GdO x, CuTe x, HfO x, ZnMn x O y, and ZnFe x O y, as well as the chalcogenide whose resistance state changes by Joule heat generated by a voltage applied to both ends GST, GST From the group consisting of N-doped GST, O-doped GST, Ge x Sb y , and In x Ge y Te z At least one selected can be included. Moreover, the material which mixed 2 or more of these materials can be included. Furthermore, a structure in which a plurality of layers made of these materials are stacked can be used.

また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。   The metal layer is a material that does not lose variable resistance by reacting with the variable resistance material, such as tungsten nitride, titanium nitride, titanium nitride aluminum, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten. Silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium, platinum rhodium, iridium, or the like can be used.

また、ショットキーダイオードの電極材料としては、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能であり、ショットキーダイオードの半導体材料としては、ＮｉＯｘ、ＣｕＯｘ、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の金属酸化物半導体を単独、または適宜組み合わせて用いることも可能である。 As the electrode material of the Schottky diode, tungsten nitride, titanium nitride, titanium aluminum nitride, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium , Platinum rhodium, iridium, etc., and Schottky diode semiconductor materials such as NiO x , CuO x , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Pr 2 O 3, etc. Oxide semiconductors can be used alone or in appropriate combination.

本実施例の不揮発性記憶装置２１によって、高集積度な抵抗変化型メモリをリソグラフィ工程、特に最先端のリソグラフィ工程を大幅に増やすことなく実現することが可能になるので、抵抗変化型メモリのさらなる高集積化が可能になる。   The nonvolatile memory device 21 of this embodiment makes it possible to realize a highly integrated resistance change memory without significantly increasing the number of lithography processes, particularly the most advanced lithography process. High integration is possible.

このように、本実施例の不揮発性記憶装置２１及び上に説明した製造方法によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供できる。   Thus, according to the nonvolatile memory device 21 of the present embodiment and the manufacturing method described above, the processing accuracy is relaxed, the wiring resistance is reduced, and the recording layer is laminated in the direction parallel to the substrate. It is possible to provide a nonvolatile memory device with a high degree of integration and a reduced number of processes and a method for manufacturing the same.

（第３の実施例）
本発明の第２の実施形態に係る第３の実施例の不揮発性記憶装置２２も、第２の実施例の不揮発性記憶装置２１と同様に、積層されたビットラインが一括加工により形成された積層メモリの例であるが、ワードラインを不揮発性記憶装置２１のような反応性イオンエッチングではなく、ＣＭＰで加工する例である。 (Third embodiment)
Similarly to the nonvolatile memory device 21 of the second example, the nonvolatile memory device 22 of the third example according to the second embodiment of the present invention also has the stacked bit lines formed by batch processing. An example of a stacked memory is an example in which a word line is processed by CMP instead of reactive ion etching as in the nonvolatile memory device 21.

図２０〜図２４は、本発明の第３の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。
また、図２１は図２０に続く工程順断面図であり、図２２は図２１に続く工程順断面図であり、図２３は図２２に続く工程順断面図であり、図２４は図２３に続く工程順断面図である。
図２５は、本発明の第３の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。 20 to 24 are cross-sectional views in order of the processes, illustrating the method for manufacturing the nonvolatile memory device according to the third example of the invention. That is, the upper left figure is a cross-sectional view in the bit line direction (cross-sectional view cut along a plane perpendicular to the extending direction of the bit line), and the upper right figure is a cross-sectional view in the word line direction (word line direction). Cross-sectional view cut along a plane perpendicular to the extending direction), the lower left figure is a top view of the upper left figure, and the lower right figure is a top view of the upper right figure.
21 is a sectional view in the order of steps following FIG. 20, FIG. 22 is a sectional view in the order of steps following FIG. 21, FIG. 23 is a sectional view in the order of steps subsequent to FIG. FIG.
FIG. 25 is a schematic perspective view illustrating the configuration of the main part of the nonvolatile memory device according to the third embodiment of the invention.

まず、本実施例の不揮発性記憶装置２２の製造方法を説明する。
まず、図２０に表したように、半導体基板３０１の上に抵抗変化型メモリの周辺回路となるトランジスタ３０２、ＳＴＩ３０３、コンタクトプラグ３０４、３０５、３０６、Ｍ０配線３０７、Ｍ１配線３０８及び層間絶縁膜３００を公知の半導体製造技術によって形成する。特にコンタクトプラグは、後述のビットライン及びワードラインの一括コンタクトが接続できるように、実施例２と同様の千鳥配置で予め形成しておく。
さらに、全面を層間絶縁膜３０９で覆って平坦化し、リソグラフィ技術及び反応性イオンエッチング技術によってビットラインコンタクトとなる溝を形成する。次に、基板全面にビットラインとなる板状のタングステン膜３１０、３１１、３１２、３１３を積層し、１層毎に下層のコンタクトプラグ３０６と接続できるように加工し、層間絶縁膜３１４を形成して各ビットラインを分離するとともに平坦化する。
ここでは煩雑さを避けるために、タングステン膜と交互に形成される各層の層間絶縁膜をまとめて層間絶縁膜３１４と表記した。
次に、基板全面にシリコン窒化膜３１５、ハードマスクとなるシリコン酸化膜を形成する。 First, a method for manufacturing the nonvolatile memory device 22 of this embodiment will be described.
First, as illustrated in FIG. 20, a transistor 302, STI 303, contact plugs 304, 305, 306, M0 wiring 307, M1 wiring 308, and an interlayer insulating film 300 that are peripheral circuits of a resistance change type memory are formed on a semiconductor substrate 301. Is formed by a known semiconductor manufacturing technique. In particular, the contact plugs are formed in advance in the same staggered arrangement as in the second embodiment so that collective contacts of the bit lines and word lines described later can be connected.
Further, the entire surface is covered with an interlayer insulating film 309 and flattened, and a trench to be a bit line contact is formed by a lithography technique and a reactive ion etching technique. Next, plate-like tungsten films 310, 311, 312, and 313 to be bit lines are stacked on the entire surface of the substrate and processed so that each layer can be connected to the lower contact plug 306, thereby forming an interlayer insulating film 314. The bit lines are separated and flattened.
Here, in order to avoid complication, the interlayer insulating film of each layer formed alternately with the tungsten film is collectively referred to as an interlayer insulating film 314.
Next, a silicon nitride film 315 and a silicon oxide film serving as a hard mask are formed on the entire surface of the substrate.

次に、図２１に表したように、実施例２に記載したのと同様なdouble patterning技術を用いて、１００ｎｍ周期（Ｆ＝２５ｎｍで４Ｆ相当)で、１５ｎｍ幅のスペースを介して対状に配列する、厚さ２０ｎｍのアモルファスシリコン膜を形成し、前記シリコン窒化膜３１５及び層間絶縁膜／タングステン膜積層膜を一括加工する。
以上で抵抗変化型メモリのビットラインとなる配線が形成される。
続いて、ハードマスクのシリコン酸化膜の残膜をウエットエッチングで除去する。 Next, as shown in FIG. 21, using a double patterning technique similar to that described in Example 2, paired via a 15 nm wide space with a 100 nm period (F = 25 nm, equivalent to 4F). An aligned amorphous silicon film having a thickness of 20 nm is formed, and the silicon nitride film 315 and the interlayer insulating film / tungsten film stack are collectively processed.
Thus, the wiring that becomes the bit line of the resistance change type memory is formed.
Subsequently, the remaining film of the silicon oxide film of the hard mask is removed by wet etching.

次に、図２２に表したように、基板全面にシリコン窒化膜３１６を形成し、隣接するビットライン間の狭スペース側のスペースを完全に埋め込む。続いて、ＳＯＧ（Spin On Glass）膜３１７を基板全面に塗布し、適切なキュアを行うことでシリコン酸化膜に転換させる。続いて、ＣＭＰ技術により前記シリコン窒化膜３１５、及びシリコン窒化膜３１６をストッパーとして、ＳＯＧ膜３１７を平坦化する。
次に、リソグラフィ技術及び反応性イオンエッチング技術により、前記ＳＯＧ膜３１７を１００ｎｍ周期で３０ｎｍ幅の縞状になるようにエッチバックし、さらに、前記シリコン窒化膜３１５、３１６を反応性イオンエッチングにより加工して、積層されたビット線と直交する縞状パターンを形成する。次に、シリコン窒化膜３１６を熱燐酸で１０ｎｍ程度の深さでエッチングして、ワード線のタングステン膜表面から除去する。
以上で、ワード線の鋳型となる縞状パターンが形成される。
なお、本構造ではビット線方向のデザインルールは２５ｎｍであるが、ワード線方向のデザインルールは５０ｎｍである。これは、本構造ではＳＯＧに形成した溝内に多層膜を作りこむために微細化に限界があるためである。 Next, as shown in FIG. 22, a silicon nitride film 316 is formed on the entire surface of the substrate, and the space on the narrow space side between adjacent bit lines is completely buried. Subsequently, an SOG (Spin On Glass) film 317 is applied to the entire surface of the substrate, and is converted into a silicon oxide film by performing appropriate curing. Subsequently, the SOG film 317 is planarized by the CMP technique using the silicon nitride film 315 and the silicon nitride film 316 as a stopper.
Next, the SOG film 317 is etched back by a lithography technique and a reactive ion etching technique so as to form a striped pattern having a width of 30 nm at a period of 100 nm, and the silicon nitride films 315 and 316 are further processed by a reactive ion etching. Then, a striped pattern orthogonal to the stacked bit lines is formed. Next, the silicon nitride film 316 is etched with hot phosphoric acid to a depth of about 10 nm and removed from the tungsten film surface of the word line.
Thus, a striped pattern is formed as a word line template.
In this structure, the design rule in the bit line direction is 25 nm, but the design rule in the word line direction is 50 nm. This is because there is a limit to miniaturization in this structure because a multilayer film is formed in the groove formed in the SOG.

次に、図２３に表したように、基板全面に抵抗変化材料膜３１８（例えばＴｉＯ２）、整流素子であるショットキーダイオードを形成するための金属酸化物半導体膜３１９（例えばＨｆＯ２）、ショットキーダイオードを形成するための導電体膜３２０（例えばＴｉＮ）を形成し、ビット線間のスペースを完全に埋め込む。
次に、リソグラフィ技術及び反応性イオンエッチング技術により、ワード線側のコンタクトプラグに連通するコンタクトホールを開口する。 Next, as shown in FIG. 23, a variable resistance material film 318 (for example, TiO 2 ), a metal oxide semiconductor film 319 (for example, HfO 2 ) for forming a Schottky diode that is a rectifier, A conductor film 320 (for example, TiN) for forming a key diode is formed to completely fill the space between the bit lines.
Next, a contact hole communicating with the contact plug on the word line side is opened by lithography technology and reactive ion etching technology.

次に、図２４に表したように、基板全面に導電体膜３２１（例えばＴｉＮ)を形成し、続いてＣＭＰ技術により前記シリコン窒化膜３１５をストッパーとして、導電体膜３２０、３２１を加工する。
以上で、ワードラインを形成することができる。
以下、上層の配線層を形成するが詳細な説明は省略する。
このようにして、図２５に例示する本実施例の不揮発性記憶装置２２が作製できる。 Next, as shown in FIG. 24, a conductor film 321 (for example, TiN) is formed on the entire surface of the substrate, and then the conductor films 320 and 321 are processed by the CMP technique using the silicon nitride film 315 as a stopper.
Thus, a word line can be formed.
Hereinafter, an upper wiring layer is formed, but detailed description thereof is omitted.
In this manner, the nonvolatile memory device 22 of this example illustrated in FIG. 25 can be manufactured.

本実施例の不揮発性記憶装置２２の構造では、積層数を増やしても、積層されたビット線の両端を切り落とすリソグラフィは必要であるが、ワードライン、ビットラインの加工に用いる最先端のリソグラフィ工程は、ワード線及びビット線ともに各１回で作製可能である。また、コンタクトプラグのサイズをＦよりも大きくすることが可能であるため、最先端のリソグラフィ技術の適用が不要になるという利点がある。また、ビット線の加工は一括加工であるために積層された各ビット線間の合わせが不要になるという利点がある。   In the structure of the nonvolatile memory device 22 of this embodiment, even if the number of stacked layers is increased, lithography for cutting off both ends of the stacked bit lines is necessary, but the most advanced lithography process used for processing word lines and bit lines. The word line and the bit line can be manufactured once. Further, since the size of the contact plug can be made larger than F, there is an advantage that it is not necessary to apply a state-of-the-art lithography technique. Further, since the bit lines are processed at once, there is an advantage that alignment between the stacked bit lines becomes unnecessary.

また、図１８に例示した第２の実施例の不揮発性記憶装置２１では、ショットキーダイオードを形成する金属酸化物半導体膜は、ビットライン間スペースの側壁を覆うように形成されるが、図２５に表したように、本実施例の不揮発性記憶装置２２では、ショットキーダイオードを形成する金属酸化物半導体膜３１９は、ワード線毎に分離される。これにより、セルを選択した場合に金属酸化物半導体膜３１９を介して非選択ワードラインに電流が流れる迷走電流を抑制することが可能であり、また貴金属のように反応性イオンエッチング加工に適さない金属の使用が比較的容易であるという利点がある。   In the nonvolatile memory device 21 of the second embodiment illustrated in FIG. 18, the metal oxide semiconductor film forming the Schottky diode is formed so as to cover the side wall of the space between the bit lines. As shown in the above, in the nonvolatile memory device 22 of this example, the metal oxide semiconductor film 319 forming the Schottky diode is separated for each word line. This makes it possible to suppress stray current that flows through the non-selected word line through the metal oxide semiconductor film 319 when a cell is selected, and is not suitable for reactive ion etching processing like noble metals. There is an advantage that the use of metal is relatively easy.

なお、本実施例の不揮発性記憶装置２２ではビット線を積層したが、これに代えてワード線を積層することも可能である。ただし、抵抗変化型の不揮発性記憶装置では、セル毎に抵抗変化素子とダイオード（整流素子）とを設ける必要があり、基板に水平な面内にダイオードを作りこむ必要があるので、構造の単純なショットキーダイオードが適している。   In the nonvolatile memory device 22 of this embodiment, bit lines are stacked. However, it is also possible to stack word lines instead. However, in the variable resistance nonvolatile memory device, it is necessary to provide a variable resistance element and a diode (rectifier element) for each cell, and it is necessary to build a diode in a plane horizontal to the substrate. A suitable Schottky diode is suitable.

ショットキーダイオードにおいて良好な整流特性を実現するためには、電子を注入する電極／半導体界面状態の制御が重要であり、半導体形成後に電極を形成することが好ましい。   In order to realize good rectification characteristics in the Schottky diode, it is important to control the state of the electrode / semiconductor interface into which electrons are injected, and it is preferable to form the electrode after forming the semiconductor.

そして、半導体形成後に電極を形成する場合、ショットキーダイオードは電極から半導体への電子注入が高抵抗になるので、後作りの電極はワード線であることが望ましい。   In the case where the electrode is formed after the semiconductor is formed, since the electron injection from the electrode to the semiconductor has a high resistance in the Schottky diode, the post-formed electrode is preferably a word line.

すなわち、ユニポーラ型抵抗変化型メモリではビット線に高電圧が印加された時、ワード線側へのリークがないこと、すなわちワード線に負電圧を印加した場合の抵抗が高いことが要求されるので、ショットキーバリアはワード線／半導体界面に作られる。   In other words, in a unipolar resistance change memory, when a high voltage is applied to the bit line, there is no leakage to the word line side, that is, a high resistance is required when a negative voltage is applied to the word line. The Schottky barrier is created at the word line / semiconductor interface.

なお、本実施例では、Metal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。 In the present embodiment, detailed description of the resistance change material and the like constituting the Metal-Insulator-Metal (MIM) laminated film is omitted, but the resistance state of the Insulator layer depends on the voltage applied to both ends. any material can have a change, NbO x, Cr-doped SrTiO 3-x, Pr x Ca y MnO z, ZrO x, NiO x, Ti -doped NiO x, ZnO x, TiO x , TiO x N y, CuO x, GdO x, CuTe x, HfO x, ZnMn x O y, and ZnFe x O y, as well as the chalcogenide whose resistance state changes by Joule heat generated by a voltage applied to both ends GST, the doped GST Selected from the group consisting of N-doped GST, O-doped GST, Ge x Sb y , and In x Ge y Te z At least one can be included.

また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。   The metal layer is a material that does not lose variable resistance by reacting with the variable resistance material, such as tungsten nitride, titanium nitride, titanium nitride aluminum, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten. Silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium, platinum rhodium, iridium, or the like can be used.

また、ショットキーダイオード材料の電極材料としては、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能であり、ショットキーダイオードの半導体材料としては、ＮｉＯｘ、ＣｕＯｘ、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の金属酸化物半導体を単独、または適宜組み合わせて用いることも可能である。 As the electrode material of the Schottky diode material, tungsten nitride, titanium nitride, titanium aluminum nitride, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, Ruthenium, platinum rhodium, iridium or the like can be used, and as a semiconductor material of the Schottky diode, NiO x , CuO x , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Pr 2 O 3, etc. Metal oxide semiconductors can be used alone or in appropriate combination.

本実施例の不揮発性記憶装置２２によって、高集積度な抵抗変化型メモリをリソグラフィ工程、特に最先端のリソグラフィ工程を大幅に増やすことなく実現することが可能になるので、抵抗変化型メモリのさらなる高集積化が可能になる。   The nonvolatile memory device 22 of this embodiment makes it possible to realize a highly integrated resistance change type memory without significantly increasing the number of lithography processes, particularly the most advanced lithography process. High integration is possible.

このように本実施例の不揮発性記憶装置２２によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供できる。   As described above, according to the nonvolatile memory device 22 of this embodiment, the processing accuracy is eased, the wiring resistance is reduced, the recording layer is stacked in the direction parallel to the substrate, and the high performance and high integration are achieved. A reduced nonvolatile memory device and a manufacturing method thereof can be provided.

以上、本発明の実施形態を３通りの実施例を用いて示したが、本発明の実施形態はこれに留まるものではなく、実施例中にも示された材料系を適宜組み合わせて使用することが可能であり、さらに積層数を増やした場合にも適用可能であり、コンタクトの規則的な引き出しが可能であることは明らかである。従って、本発明により抵抗変化型メモリの積層化による高集積化が比較的容易に実現できることになる。   As mentioned above, although the embodiment of the present invention has been shown using three examples, the embodiment of the present invention is not limited to this, and the material systems shown in the examples should be used in appropriate combination. It is apparent that the present invention can be applied to a case where the number of stacked layers is increased, and the contacts can be drawn out regularly. Therefore, according to the present invention, high integration by stacking resistance change type memories can be realized relatively easily.

（第３の実施の形態）
図２６は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
本発明の第３の実施形態に係る不揮発性記憶装置の製造方法は、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有する要素メモリ層を複数積層した構造を有する不揮発性記憶装置の製造方法である。 (Third embodiment)
FIG. 26 is a flowchart illustrating the method for manufacturing the nonvolatile memory device according to the third embodiment of the invention.
A non-volatile memory device manufacturing method according to a third embodiment of the present invention includes a plurality of first wirings extending in a first direction and a second direction non-parallel to the first direction. Nonvolatile memory having a structure in which a plurality of element memory layers having a plurality of extending second wirings and a stacked structure including a recording layer are provided between the first wirings and the second wirings. It is a manufacturing method of an apparatus.

そして、図２６に表したように、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法においては、まず、基板の上に、第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する（ステップＳ１１０）。第１導電膜としては、例えば、図５に例示した導電膜５９を用いることができる。   As shown in FIG. 26, in the method for manufacturing the nonvolatile memory device according to the third embodiment of the present invention, first, at least one of the first and second wirings is formed on the substrate. A first conductive film is formed (step S110). As the first conductive film, for example, the conductive film 59 illustrated in FIG. 5 can be used.

そして、第１導電膜を、不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に設けられた側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する（ステップＳ１２０）。これには、例えば、図５（ｂ）〜（ｅ）で説明した方法を用いることができる。   Then, using the first conductive film as a mask pattern on the side wall provided on the side surface of the dummy pattern formed at a period four times as long as the design rule F of the nonvolatile memory device, adjacent wirings between either one of the above are used. Are processed so that the first interval and the second interval wider than the first interval are alternately arranged (step S120). For this, for example, the method described in FIGS. 5B to 5E can be used.

そして、第１及び第２配線の前記いずれか一方の第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する（ステップＳ１３０）。これには、例えば、実施例１〜３で説明した方法を用いることができる。   Then, one of the first and second wirings is connected to either one of the first and second wirings and the one of the first and second wirings on the second interval side. And at least one of the connected portions (step S130). For example, the method described in Examples 1 to 3 can be used.

本実施形態に係る不揮発性記憶装置の製造方法により、４Ｆ周期構造を容易に作製することができる。また、側壁転写で発生しやすい隣り合うスペース間のばらつきを積極的に活用して、広い間隔の間に接続部や配線を設けることができる。   With the method for manufacturing a nonvolatile memory device according to this embodiment, the 4F periodic structure can be easily manufactured. In addition, it is possible to provide connection portions and wirings between wide intervals by actively utilizing the variation between adjacent spaces that are likely to occur in sidewall transfer.

このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置の製造方法が提供される。   As described above, according to the method for manufacturing the nonvolatile memory device according to the present embodiment, the processing accuracy is relaxed, the wiring resistance is reduced, or the recording layer is stacked in a direction parallel to the substrate to achieve high performance and high integration. There is provided a method for manufacturing a non-volatile memory device with a reduced number of steps.

（第４の実施の形態）
図２７は、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
本発明の第４の実施形態に係る不揮発性記憶装置の製造方法においては、上記の第３の実施形態の製造方法において、第１配線及び第２配線の少なくともいずれか一方が、ビット線となる第１配線であり、そして、前記いずれか他方がワード線となる第２配線であり、第２間隔の側のビット線どうしの間に、ワード線が設けられる。すなわち、第２の実施形態に係る不揮発性記憶装置を製造する方法である。 (Fourth embodiment)
FIG. 27 is a flowchart illustrating the method for manufacturing the nonvolatile memory device according to the fourth embodiment of the invention.
In the manufacturing method of the nonvolatile memory device according to the fourth embodiment of the present invention, in the manufacturing method of the third embodiment, at least one of the first wiring and the second wiring is a bit line. The second wiring is a first wiring and the other one is a word line, and a word line is provided between the bit lines on the second interval side. That is, it is a method of manufacturing the nonvolatile memory device according to the second embodiment.

図２７に表したように、第４の実施形態に係る不揮発性記憶装置の製造方法においては、まず、第１導電膜を形成する工程として、基板５４の主面上に第１導電膜と絶縁層とを交互に複数層積層する（ステップＳ２１０）。
そして、第１導電膜を加工する工程として、積層された第１導電膜と絶縁膜とを一括加工する（ステップＳ２２０）。
そして、第２間隔側のビットどうしの間にワード線を形成する工程として、前記一括加工された第１導電膜の、第２間隔側の、基板の主面と垂直な側面に、積層構造体及び第２配線を形成する（ステップＳ２３０）。 As shown in FIG. 27, in the method for manufacturing the nonvolatile memory device according to the fourth embodiment, first, as a step of forming the first conductive film, the first conductive film is insulated from the main surface of the substrate 54. A plurality of layers are alternately stacked (step S210).
And as a process of processing a 1st electrically conductive film, the laminated | stacked 1st electrically conductive film and insulating film are processed collectively (step S220).
Then, as a step of forming a word line between the bits on the second interval side, a stacked structure is formed on the side surface of the first conductive film that has been collectively processed and on the side surface perpendicular to the main surface of the substrate on the second interval side. Then, the second wiring is formed (step S230).

このような方法により、実施例２及び実施例３で説明した不揮発性記憶装置２１、２２が作製できる。
すなわち、上記の方法によれば、一括加工でセル部を形成することで、積層されたセル間の熱履歴やプロセスダメージが等しくなるので、積層されたセル間のセル特性を揃えることが従来技術に比べて容易になる。そして、従来は基板の主面に対して垂直方向に形成していた膜構造を、基板の主面に対して平行方向に形成することを可能にし、積層されたメモリ層間の距離を短縮することができる。 By such a method, the nonvolatile memory devices 21 and 22 described in the second and third embodiments can be manufactured.
In other words, according to the above method, by forming the cell portion by batch processing, the thermal history and process damage between the stacked cells become equal, so it is conventional technology to align the cell characteristics between the stacked cells Compared to In addition, it is possible to form a film structure that has been conventionally formed in a direction perpendicular to the main surface of the substrate in a direction parallel to the main surface of the substrate, and to reduce the distance between the stacked memory layers. Can do.

このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置の製造方法が提供される。   As described above, according to the method for manufacturing the nonvolatile memory device according to the present embodiment, the processing accuracy is relaxed, the wiring resistance is reduced, and the recording layer is stacked in the direction parallel to the substrate to achieve high performance and high integration. A method for manufacturing a nonvolatile memory device with a reduced number of processes is provided.

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, regarding the specific configuration of each element constituting the nonvolatile memory device and the manufacturing method thereof, those skilled in the art can appropriately carry out the present invention by appropriately selecting from a well-known range and obtain the same effect. To the extent possible, they are included within the scope of the present invention.
Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.

その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。   In addition, on the basis of the nonvolatile memory device described above as an embodiment of the present invention and a method for manufacturing the same, all nonvolatile memory devices and methods for manufacturing the same that can be implemented by those skilled in the art as appropriate are also included in the present invention. As long as the gist is included, it belongs to the scope of the present invention.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。   In addition, in the category of the idea of the present invention, those skilled in the art can conceive various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式図である。1 is a schematic view illustrating the structure of a main part of a nonvolatile memory device according to a first embodiment of the invention. 本発明の第１の実施形態に係る不揮発性記憶装置の積層構造を例示する模式図である。1 is a schematic view illustrating a stacked structure of a nonvolatile memory device according to a first embodiment of the invention. 本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。1 is a circuit diagram illustrating the structure of a nonvolatile memory device according to a first embodiment of the invention; 本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的平面図である。1 is a schematic plan view illustrating the structure of a nonvolatile memory device according to a first embodiment of the invention. 本発明の第１の実施形態に係る不揮発性記憶装置の製造方法の要部を例示する工程順断面図である。FIG. 6 is a cross-sectional view in order of the processes, illustrating the main part of the method for manufacturing the nonvolatile memory device according to the first embodiment of the invention. 本発明の第１の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。FIG. 3 is a process order sectional view illustrating the method for manufacturing the nonvolatile memory device according to the first example of the invention. 図６に続く工程順断面図である。FIG. 7 is a cross-sectional view in order of the steps, following FIG. 6. 図７に続く工程順断面図である。FIG. 8 is a cross-sectional view in order of the processes following FIG. 7. 本発明の第１の実施例に係る不揮発性記憶装置の接続部の構造を例示する模式的斜視図である。1 is a schematic perspective view illustrating the structure of a connection portion of a nonvolatile memory device according to a first example of the invention. 本発明の第２の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式的斜視図である。FIG. 5 is a schematic perspective view illustrating the structure of a main part of a nonvolatile memory device according to a second embodiment of the invention. 本発明の第２の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。FIG. 6 is a cross-sectional view in order of the processes, illustrating a method for manufacturing a nonvolatile memory device according to a second example of the invention. 図１１に続く工程順断面図である。FIG. 12 is a cross-sectional view in order of the steps, following FIG. 11. 図１２に続く工程順断面図である。FIG. 13 is a process order sectional view following FIG. 12; 図１３に続く工程順断面図である。FIG. 14 is a sectional view in order of the steps following FIG. 13. 図１４に続く工程順断面図である。FIG. 15 is a cross-sectional view in order of the steps, following FIG. 14. 図１５に続く工程順断面図である。FIG. 16 is a process order sectional view following FIG. 15; 図１６に続く工程順断面図である。FIG. 17 is a process order sectional view following FIG. 16; 図１７に続く工程順断面図である。FIG. 18 is a process order sectional view following FIG. 17; 本発明の第２の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。It is a typical perspective view which illustrates the composition of the important section of the nonvolatile memory device of the 2nd example of the present invention. 本発明の第３の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。FIG. 6 is a cross-sectional view in order of the processes, illustrating a method for manufacturing a nonvolatile memory device according to a third example of the invention. 図２０に続く工程順断面図である。FIG. 21 is a process order sectional view following FIG. 20; 図２１に続く工程順断面図である。FIG. 22 is a cross-sectional view in order of the steps, following FIG. 21. 図２２に続く工程順断面図である。FIG. 23 is a cross-sectional view in order of the steps, following FIG. 22. 図２３に続く工程順断面図である。FIG. 24 is a process order sectional view following FIG. 23; 本発明の第３の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。It is a typical perspective view which illustrates the composition of the principal part of the nonvolatile memory device of the 3rd example of the present invention. 本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。FIG. 6 is a flowchart illustrating a method for manufacturing a nonvolatile memory device according to a third embodiment of the invention. 本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。FIG. 6 is a flowchart illustrating a method for manufacturing a nonvolatile memory device according to a fourth embodiment of the invention.

符号の説明Explanation of symbols

１０、１１、２０、２１、２２ 不揮発性記憶装置
４０、５４ 基板
５０、５０ａ、５０ｂ、５０ｃ 第１配線（ビット線）
５１ 第１配線対
５２ 第１接続部（接続部）
５５ 絶縁層
５７ 半導体層
５９ 導電膜
６０ 積層構造体
６１ 記録層
６２ 整流素子
６３ 要素メモリ層
７０、７０ａ、７０ｂ、７０ｃ 第２配線（ワード線）
７１ 第２配線対
７２ 第２接続部（接続部）
８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ メモリセル
８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ 占有面
８５、１１４、２１７ シリコン酸化膜
８６、１１５、２１６、３１５、３１６ シリコン窒化膜
８７ レジストマスクパターン
８９、１１６、２１８ アモルファスシリコン膜
１０１、２０１、３０１ 半導体基板（基板）
１０２、２０２、３０２ トランジスタ
１０３、２０３、３０３ ＳＴＩ
１０４、１０５、１０６、２０４、２０５、２０６、３０４、３０５、３０６ コンタクトプラグ
１０７、２０７、３０７ Ｍ０配線
１０８、２０８、３０８ Ｍ１配線
１０９、１１０、１１７、１２１、２００、２０９、２１１、２１５、３００、３０９、３１４ 層間絶縁膜
１１１、１１３、１１８、１２０、２１０、２１２、２１３、２１４、３１０、３１１、３１２、３１３ タングステン膜
１１２、１１９ ＭＳＭ／ダイオード積層膜
２２０、３１８ 抵抗変化材料膜
２２１、３１９ 金属酸化物半導体膜
２２２、２２３、３２０、３２１ 導電体膜
３１７ ＳＯＧ膜
ＢＬ、ＢＬ１１〜ＢＬ１４、ＢＬ２１〜ＢＬ２４ ビット線
Ｆ デザインルール
Ｗ１、Ｗ２ 幅
ＷＬ、ＷＬ１１〜ＷＬ１４、ＷＬ２１〜ＷＬ２４、ＷＬ３１〜ＷＬ３４ ワード線 10, 11, 20, 21, 22 Nonvolatile storage device 40, 54 Substrate 50, 50a, 50b, 50c First wiring (bit line)
51 1st wiring pair 52 1st connection part (connection part)
55 Insulating layer 57 Semiconductor layer 59 Conductive film 60 Laminated structure 61 Recording layer 62 Rectifier element 63 Element memory layer 70, 70a, 70b, 70c Second wiring (word line)
71 2nd wiring pair 72 2nd connection part (connection part)
80a, 80b, 80c, 80d, 80e Memory cells 81a, 81b, 81c, 81d, 81e Occupied surface 85, 114, 217 Silicon oxide film 86, 115, 216, 315, 316 Silicon nitride film 87 Resist mask pattern 89, 116, 218 Amorphous silicon film 101, 201, 301 Semiconductor substrate (substrate)
102, 202, 302 Transistor 103, 203, 303 STI
104, 105, 106, 204, 205, 206, 304, 305, 306 Contact plug 107, 207, 307 M0 wiring 108, 208, 308 M1 wiring 109, 110, 117, 121, 200, 209, 211, 215, 300 , 309, 314 Interlayer insulating film 111, 113, 118, 120, 210, 212, 213, 214, 310, 311, 312, 313 Tungsten film 112, 119 MSM / diode laminated film 220, 318 Resistance change material film 221, 319 Metal oxide semiconductor film 222, 223, 320, 321 Conductor film 317 SOG film BL, BL11-BL14, BL21-BL24 Bit line F Design rule W1, W2 Width WL, WL11-WL14, WL21-WL24, WL31-WL34 Line

Claims (5)

要素メモリ層を複数積層した不揮発性記憶装置であって、
前記要素メモリ層のそれぞれは、
第１の方向に延在する複数の第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、
を有し、
前記第１及び前記第２配線の少なくともいずれか一方は、隣接する配線どうしの間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように設けられ、
前記第２間隔は、前記不揮発性記憶装置のデザインルールＦの４倍の周期で配列し、
前記第２間隔は、前記デザインルールＦよりも広く、
前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかが設けられてなることを特徴とする不揮発性記憶装置。 A non-volatile storage device in which a plurality of element memory layers are stacked,
Each of the element memory layers is
A plurality of first wires extending in a first direction;
A plurality of second wirings extending in a second direction that is non-parallel to the first direction;
A laminated structure provided between the first wiring and the second wiring and including a recording layer;
Have
At least one of the first wiring and the second wiring is provided such that an interval between adjacent wirings is alternately arranged with a first interval and a second interval wider than the first interval.
The second interval is arranged with a period four times the design rule F of the nonvolatile memory device,
The second interval is wider than the design rule F,
The one of the first and second wirings is connected to the other side of the second interval and the other of the first and second wirings and the one of the first and second wirings. A non-volatile memory device comprising at least one of a connection portion and a non-volatile storage device. 前記いずれか一方は、ビット線であり、
前記いずれか他方は、ワード線であり、
前記第２間隔の側に、前記いずれか他方が延在して設けられ、
前記積層構造体は、前記いずれか一方の配列方向に対して垂直な前記いずれか一方の側面と、前記配列方向に対して垂直な前記いずれか他方の側面と、の間に設けられてなることを特徴とする請求項１記載の不揮発性記憶装置。 One of the above is a bit line,
The other is a word line;
On the side of the second interval, the other is extended and provided,
The laminated structure is provided between the one side surface perpendicular to the one arrangement direction and the other side surface perpendicular to the arrangement direction. The nonvolatile memory device according to claim 1. 前記いずれか一方は、前記配列方向に対して平行な平面内で、絶縁層を介して複数層積み重ねられてなることを特徴とする請求項２記載の不揮発性記憶装置。   The non-volatile memory device according to claim 2, wherein the one of the plurality of layers is stacked in a plurality of layers via an insulating layer in a plane parallel to the arrangement direction. 第１の方向に延在する複数の第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、
を有する要素メモリ層を複数積層した不揮発性記憶装置の製造方法であって、
基板の上に、前記第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する第１の工程と、
前記第１導電膜を、前記不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する第２の工程と、
前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する第３の工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。 A plurality of first wires extending in a first direction;
A plurality of second wirings extending in a second direction that is non-parallel to the first direction;
A laminated structure provided between the first wiring and the second wiring and including a recording layer;
A method of manufacturing a nonvolatile memory device in which a plurality of element memory layers having
Forming a first conductive film on at least one of the first and second wirings on a substrate;
Using the first conductive film as a mask pattern on the side wall of the dummy pattern formed at a period four times the design rule F of the non-volatile memory device, the wirings adjacent to each other are either A second step of processing so that the first interval and the second interval wider than the first interval are alternately arranged;
The one of the first and second wirings is connected to the other side of the second interval and the other of the first and second wirings and the one of the first and second wirings. And a third step of forming at least one of the connected portions;
A method for manufacturing a nonvolatile memory device, comprising: 前記いずれか一方は、ビット線となる第１配線であり、
前記いずれか他方は、ワード線となる第２配線であり、
前記第２間隔の側に、前記いずれか他方、が設けられ、
前記第１の工程は、前記基板の前記主面上に前記第１導電膜と絶縁層とを交互に複数層積層する工程であり、
前記第２の工程は、前記積層された前記第１導電膜と前記絶縁膜とを一括加工する工程であり、
前記第３の工程は、前記一括加工された前記第１導電膜の、前記第２間隔側の、前記基板の主面と垂直な側面に、前記積層構造体及び前記第２配線を形成する工程であることを特徴とする請求項４記載の不揮発性記憶装置の製造方法。 Any one of the above is a first wiring to be a bit line,
The other one is a second wiring serving as a word line,
The other one is provided on the second interval side,
The first step is a step of alternately laminating the first conductive film and the insulating layer on the main surface of the substrate.
The second step is a step of collectively processing the laminated first conductive film and the insulating film,
In the third step, the stacked structure and the second wiring are formed on the side surface of the first conductive film that has been collectively processed, on the second interval side, perpendicular to the main surface of the substrate. The method for manufacturing a nonvolatile memory device according to claim 4, wherein:
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129639A (en) * 2009-12-16 2011-06-30 Toshiba Corp Resistance change type memory cell array
JP2011181622A (en) * 2010-02-26 2011-09-15 Toshiba Corp Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device
JP2012256884A (en) * 2011-06-07 2012-12-27 Samsung Electronics Co Ltd Nonvolatile memory cell, nonvolatile memory device, and method for manufacturing nonvolatile memory device
US8956982B2 (en) 2011-03-25 2015-02-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
CN108630723A (en) * 2013-06-03 2018-10-09 美光科技公司 Heat optimization phase-changing memory unit and its manufacturing method
US10949415B2 (en) 2011-03-31 2021-03-16 International Business Machines Corporation Logging system using persistent memory
JP7222903B2 (en) 2017-03-27 2023-02-15 マイクロン テクノロジー，インク． A Multi-Plateline Architecture for Multilevel Memory Arrays

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129639A (en) * 2009-12-16 2011-06-30 Toshiba Corp Resistance change type memory cell array
JP2011181622A (en) * 2010-02-26 2011-09-15 Toshiba Corp Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device
US8859327B2 (en) 2010-02-26 2014-10-14 Kabushiki Kaisha Toshiba Method for manufacturing a non-volatile semiconductor memory device
US9397144B2 (en) 2010-02-26 2016-07-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US8956982B2 (en) 2011-03-25 2015-02-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US10949415B2 (en) 2011-03-31 2021-03-16 International Business Machines Corporation Logging system using persistent memory
JP2012256884A (en) * 2011-06-07 2012-12-27 Samsung Electronics Co Ltd Nonvolatile memory cell, nonvolatile memory device, and method for manufacturing nonvolatile memory device
CN108630723A (en) * 2013-06-03 2018-10-09 美光科技公司 Heat optimization phase-changing memory unit and its manufacturing method
CN108630723B (en) * 2013-06-03 2024-05-07 美光科技公司 Thermally optimized phase change memory cell and method of fabricating the same
JP7222903B2 (en) 2017-03-27 2023-02-15 マイクロン テクノロジー，インク． A Multi-Plateline Architecture for Multilevel Memory Arrays

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