JP2009283514A - Nonvolatile storage and its manufacturing method - Google Patents

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Masahiro Kiyotoshi
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer type nonvolatile storage that has satisfactory electric connection and is easily machined, and to provide its manufacturing method. <P>SOLUTION: In the nonvolatile storage, a plurality of unit memory layers are stacked. Each unit memory layer includes first wiring extending in a first direction, second wiring extending in a second direction in nonparallel with the first one, and a recording layer provided between the first wiring and the second wiring. One of the first wiring and the second wiring that one of the plurality of unit memory layers includes projects in a third direction in nonparallel with an extension direction of either wiring within a first surface including the first and second directions as compared with the wiring extending in a direction in parallel with one of the first wiring and the second wiring that any of the other layers of the plurality of unit memory layers includes. The nonvolatile storage includes a connection section connected to an interlayer connection body extending in a direction in nonparallel with the first surface. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、不揮発性記憶装置及びその製造方法に関する。   The present invention relates to a nonvolatile memory device and a manufacturing method thereof.

ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。   Nonvolatile memories represented by NAND flash memory are widely used in mobile phones, digital still cameras, USB (Universal Serial Bus) memories, silicon audio, etc. for storing large volumes of data. The market continues to expand by reducing manufacturing costs per bit. New applications are also emerging rapidly, and a virtuous cycle of finding new markets through miniaturization and reduced manufacturing costs has been realized.

特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコネクト（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。   In particular, NAND flash memory realizes a substantial cross-point cell by sharing a gate connect (“GC”) with multiple active areas (“AA”), and due to its simple structure, it is rapidly miniaturized. Is underway. For this reason, in recent years, NAND flash memories have led the fine processing of semiconductors, and the minimum processing dimension has reached 60 nm or less even at the mass production level.

しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。   However, NAND flash memory uses a transistor operation that records information by threshold fluctuations, and there are limits to the further uniform characteristics, high reliability, high speed operation, and high integration in the future. Therefore, development of a new nonvolatile memory is desired.

その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。   Among them, for example, the phase change memory element and the resistance change element operate using the variable resistance state of the resistance material, so that the transistor operation is not necessary for the write / erase operation, and the size of the resistance material is reduced. Since the device characteristics improve as the size becomes finer, it is expected to realize high uniformity of characteristics, high reliability, high speed operation, and high density in response to future requirements.

相変化メモリや抵抗変化メモリは、複数の記録層を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている（例えば、特許文献１）。ここで、相変化メモリや抵抗変化メモリは、従来のＮＡＮＤ型フラッシュメモリと異なりＮＡＮＤ型動作を行うことはできないため、記録層に電圧を印加するワード線及びビット線を独立に制御する必要がある。このため、積層数が増大するにつれて、周辺回路へ接続する接点（コンタクト）の数が増大し、コンタクト形成のためのリソグラフィ工程等の加工工程数が増大し、また要求される加工精度も厳しくなる。
特開２００７−２８１２０８号公報 A phase change memory and a resistance change memory have an advantage that miniaturization is easy because a plurality of recording layers can be stacked, and several memory elements of such a form have been proposed (for example, Patent Document 1). ). Here, since the phase change memory and the resistance change memory cannot perform the NAND operation unlike the conventional NAND flash memory, it is necessary to independently control the word line and the bit line for applying a voltage to the recording layer. . For this reason, as the number of stacked layers increases, the number of contacts (contacts) connected to the peripheral circuit increases, the number of processing steps such as lithography steps for contact formation increases, and the required processing accuracy becomes severe. .
JP 2007-281208 A

本発明は、良好な電気接続を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法を提供する。   The present invention provides a multilayer nonvolatile memory device that has good electrical connection and is easy to process, and a method for manufacturing the same.

本発明の一態様によれば、複数の単位メモリ層を積み重ねた不揮発性記憶装置であって、前記単位メモリ層のそれぞれは、第１の方向に延在する第１配線と、前記第１の方向に対して非平行な第２の方向に延在する第２配線と、前記第１の配線と第２の配線との間に設けられた記録層と、を有し、前記複数の単位メモリ層のいずれかが有する前記第１及び前記第２配線のいずれかの配線は、前記複数の単位メモリ層の他のいずれかが有する前記第１及び第２配線のうちで前記いずれかの配線と平行な方向に延在する配線よりも、前記第１及び前記第２の方向を含む第１面の面内において前記いずれかの配線の延在方向に対して非平行な第３の方向に突出し、前記第１面に対して非平行な方向に延在する層間接続体に接続された接続部を有することを特徴とする不揮発性記憶装置が提供される。   According to one aspect of the present invention, there is provided a non-volatile memory device in which a plurality of unit memory layers are stacked, each of the unit memory layers including a first wiring extending in a first direction and the first memory A plurality of unit memories, comprising: a second wiring extending in a second direction non-parallel to the direction; and a recording layer provided between the first wiring and the second wiring. Any one of the first and second wirings included in any of the layers may be any one of the first and second wirings included in any of the other unit memory layers. It protrudes in a third direction that is non-parallel to the extending direction of one of the wirings in the plane of the first surface including the first and second directions, rather than the wiring extending in a parallel direction. And a connecting portion connected to the interlayer connection body extending in a direction non-parallel to the first surface. Nonvolatile memory device is provided, wherein the door.

また、本発明の他の一態様によれば、第１の方向に延在する第１配線と、前記第１の方向に対して非平行な第２の方向に延在する第２配線と、前記第１の配線と第２の配線との間に設けられた記録層と、を有する単位メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、半導体基板の主面上に、第１の層間接続体を形成する工程と、前記半導体基板の側からｎ（ｎは１以上の整数）番目の単位メモリ層を形成する工程と、前記半導体基板の側から（ｎ＋１）番目の単位メモリ層に含まれる第１及び前記第２配線のうちで、前記第１及び第２の方向を含む第１の面内において前記第１及び第２の方向に対して非平行な第３の方向に突出した接続部を有する配線を形成する工程と、前記第１の層間接続体と前記接続部とを接続する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。   According to another aspect of the invention, a first wiring extending in a first direction, a second wiring extending in a second direction that is non-parallel to the first direction, A non-volatile memory device manufacturing method in which a plurality of unit memory layers having a recording layer provided between the first wiring and the second wiring are stacked, A step of forming one interlayer connector, a step of forming an nth (n is an integer of 1 or more) unit memory layer from the semiconductor substrate side, and an (n + 1) th unit memory from the semiconductor substrate side Of the first and second wirings included in the layer, in a first direction including the first and second directions, in a third direction that is non-parallel to the first and second directions A step of forming a wiring having a protruding connection portion, and a process of connecting the first interlayer connection body and the connection portion. When method of manufacturing a nonvolatile memory device characterized by comprising a are provided.

本発明によれば、良好な電気接続を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法が提供される。   According to the present invention, there are provided a multi-layered nonvolatile memory device having a good electrical connection and easy to process, and a method for manufacturing the same.

以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図１〜図６は、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）を表す模式図である。 Embodiments of the present invention will be described below with reference to the drawings. In the present specification and drawings, the same components are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
1 to 6 are schematic views illustrating an example (specific example 1) of a nonvolatile memory device according to an embodiment of the present invention.

図１（ａ）、（ｂ）は、具体例１に係る不揮発性記憶装置の構成をそれぞれ例示する模式回路図及び模式斜視図である。   FIGS. 1A and 1B are a schematic circuit diagram and a schematic perspective view respectively illustrating the configuration of the nonvolatile memory device according to the first specific example.

図１（ｂ）に表したように、具体例１の不揮発性記憶装置２は、第１の方向（Ｘ軸）に延在する第１の配線（例えば、ワード線）ＷＬと、第１の方向と交叉する第２の方向（Ｙ軸）に延在する第２の配線（例えばビット線）ＢＬと、ワード線ＷＬとビット線ＢＬとの間に挟持され、ワード線ＷＬとビット線ＢＬとによって印加される電圧により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層を含む記録部５００と、を備えた単位メモリ層を、ワード線ＷＬ、記録部５００、及びビット線ＢＬの積層方向（上下方向）に複数層（図１では、４層）積み上げてなる不揮発性記憶装置である。   As illustrated in FIG. 1B, the nonvolatile memory device 2 according to the first specific example includes a first wiring (for example, a word line) WL extending in the first direction (X axis), The second wiring (for example, bit line) BL extending in the second direction (Y axis) crossing the direction and the word line WL and the bit line BL are sandwiched between the word line WL and the bit line BL. A unit memory layer including a recording unit 500 including a recording layer capable of reversibly transitioning between the first state and the second state by the voltage applied by the word line WL and the recording unit 500. , And a plurality of layers (four layers in FIG. 1) stacked in the stacking direction (vertical direction) of the bit lines BL.

なお、具体例１では、第１の配線を「ワード線ＷＬ」、第２の配線を「ビット線ＢＬ」として用いているが、逆に、第１の配線を「ビット線ＢＬ」、第２の配線を「ワード線ＷＬ」として用いてもよい。   In the first specific example, the first wiring is used as the “word line WL” and the second wiring is used as the “bit line BL”. Conversely, the first wiring is used as the “bit line BL” and the second wiring. May be used as the “word line WL”.

配線Ｌの材料には、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属を用いることができる。配線Ｌに用いられる材料については、後述する。   As the material of the wiring L, a conductive material can be used. For example, a metal such as tungsten (W) can be used. The material used for the wiring L will be described later.

図１（ａ）は、上記の１層分の単位メモリ層の構成を例示している。図１（ａ）に表したように、記録部５００は、抵抗変化層（記録層）と、ダイオードと、を有する。記録部５００の構成については、後に詳述する。   FIG. 1A illustrates the configuration of the unit memory layer for one layer. As shown in FIG. 1A, the recording unit 500 includes a resistance change layer (recording layer) and a diode. The configuration of the recording unit 500 will be described in detail later.

１つの第１の配線と１つの第２の配線とが交叉する領域に設けられた１つの記録部５００が１つの記録用単位要素であり、これを「セル」という。第１の配線と第２の配線とに与える電位の組合せによって、各記録部５００に印加される電圧が変化し、その時の記録層の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図示しない素子間絶縁層が形成される。   One recording unit 500 provided in a region where one first wiring and one second wiring cross each other is one recording unit element, which is referred to as a “cell”. The voltage applied to each recording unit 500 varies depending on the combination of potentials applied to the first wiring and the second wiring, and information is recorded or erased depending on the characteristics (for example, resistance value) of the recording layer at that time. You can do it. An inter-element insulating layer (not shown) is formed between the cells.

記録部５００は上下方向に４層積層されており、各層間で配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）が共有されている。即ち、ワード線ＷＬ及びビット線ＢＬが、積層方向において交互に共有されている。そして、積層方向の両端においては、ワード線ＷＬが配置されている。   The recording unit 500 has four layers stacked in the vertical direction, and the wiring L (word line WL or bit line BL) is shared between the layers. That is, the word lines WL and the bit lines BL are alternately shared in the stacking direction. In addition, word lines WL are arranged at both ends in the stacking direction.

ただし、本実施形態は、かかる形態に限定されない。記録部５００が別の数だけ積層された構造や、各層間で配線Ｌが共有されず、各層間で配線Ｌが独立して設けられる構造も、本実施形態に含まれる。また、積層方向の両端においては、ビット線ＢＬが配置されても良く、さらに、片方の一端側にビット線ＢＬが配置され、他端側にワード線ＷＬが配置されてもよい。また、図１では、１つの単位メモリ層において、ワード線ＷＬ及びビット線ＢＬがそれぞれ３本設けられており、セルは９つ設けられているが、これらは別の数だけ設けられていてもよい。   However, the present embodiment is not limited to such a form. This embodiment includes a structure in which a different number of recording units 500 are stacked, and a structure in which the wiring L is not shared between the layers and the wiring L is provided independently between the layers. Further, at both ends in the stacking direction, the bit line BL may be arranged, and further, the bit line BL may be arranged on one end side and the word line WL may be arranged on the other end side. In FIG. 1, three word lines WL and three bit lines BL are provided in one unit memory layer, and nine cells are provided. However, these may be provided in different numbers. Good.

このように、不揮発性記憶装置２は、ワード線ＷＬとビット線ＢＬとが交叉する部分に記録部５００が設けられた不揮発性記憶装置を複数層積み上げてなる、いわゆる多層型クロスポイント型不揮発性記憶装置（メモリ）である。   As described above, the nonvolatile memory device 2 is a so-called multilayer cross-point nonvolatile memory formed by stacking a plurality of nonvolatile memory devices in which the recording unit 500 is provided at a portion where the word line WL and the bit line BL intersect. A storage device (memory).

また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグ（層間接続体）Ｃが取り付けられている。コンタクトプラグＣと接続する配線Ｌの部分を、「接続部Ｅ」と呼ぶこととする。コンタクトプラグＣは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部５００には、コンタクトプラグＣ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電圧が印加され、これにより記録部５００に含まれる記録層の書込みや消去等の各種動作を行うことが可能となる。   A contact plug (interlayer connection) C (not shown) is attached to the outside of the wiring L (word line WL and bit line BL) in the wiring extending direction with reference to the cell position. The portion of the wiring L that is connected to the contact plug C is referred to as a “connection portion E”. The contact plug C is connected to a peripheral circuit such as a read / write circuit for writing and reading data (not shown). A voltage is applied to the recording unit 500 through the contact plug C and the wiring L (word line WL and bit line BL), whereby various operations such as writing and erasing of the recording layer included in the recording unit 500 can be performed. It becomes.

ここで、本願明細書で用いる各種用語や記号について説明する。
以下において、記録部５００の積層方向に対して垂直な面（図１において、ＸＹ面）を、「主面」と呼ぶことがある。また、配線Ｌが延在する方向を「配線延在方向」と呼び、主面上で配線延在方向に対して垂直な方向を「主面上配線垂直方向」と呼ぶことがある。例えば、図１においてワード線ＷＬ３１に着目した場合、Ｘ軸方向が配線延在方向であり、Ｙ軸方向が主面上配線垂直方向である。 Here, various terms and symbols used in this specification will be described.
Hereinafter, a plane perpendicular to the stacking direction of the recording unit 500 (XY plane in FIG. 1) may be referred to as a “main surface”. Further, the direction in which the wiring L extends may be referred to as a “wiring extending direction”, and the direction perpendicular to the wiring extending direction on the main surface may be referred to as a “main surface wiring vertical direction”. For example, when attention is paid to the word line WL31 in FIG. 1, the X-axis direction is the wiring extending direction, and the Y-axis direction is the main surface wiring vertical direction.

また、多層構造において、記録部５００の上下方向の位置を特定する場合の単位として「層」を用い、配線Ｌの上下方向の位置を特定する場合の単位として「段」を用いることとする。例えば、図１において、ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１は、それぞれ「１段目」、「２段目」、「３段目」のワード線ＷＬである。また、１段目のワード線ＷＬ１１と１段目のビット線ＢＬ１１とで挟持される記録部５００は「１層目」の記録部５００であり、１段目のビット線ＢＬ１１と２段目のワード線ＷＬ２１とで挟持される記録部５００は「２層目」の記録部５００であり、２段目のワード線ＷＬ２１と２段目のビット線ＢＬ２１とで挟持される記録部５００は「３層目」の記録部５００である。なお、具体例１に係る構造では、単位メモリ層において、配線Ｌの「段」の数と記録部５００の「層」の数とは同じ値で連動しないが、隣接する記録部５００の間でワード線ＷＬやビット線ＢＬが共有されない構造では、「段」の数と「層」の数とは同値連動する。   In the multilayer structure, “layer” is used as a unit for specifying the vertical position of the recording unit 500, and “stage” is used as a unit for specifying the vertical position of the wiring L. For example, in FIG. 1, word lines WL11, WL21, WL31 are “first stage”, “second stage”, and “third stage” word lines WL, respectively. The recording unit 500 sandwiched between the first-stage word line WL11 and the first-stage bit line BL11 is a “first-layer” recording unit 500, and is connected to the first-stage bit line BL11 and the second-stage bit line BL11. The recording unit 500 sandwiched between the word lines WL21 is a “second-layer” recording unit 500, and the recording unit 500 sandwiched between the second-stage word line WL21 and the second-stage bit line BL21 is “3”. This is a recording unit 500 of “layer”. In the structure according to the first specific example, in the unit memory layer, the number of “stages” of the wiring L and the number of “layers” of the recording unit 500 are not linked with the same value, but between the adjacent recording units 500. In a structure in which the word line WL and the bit line BL are not shared, the number of “stages” and the number of “layers” are linked to the same value.

また、これに伴い、記録部５００を積み上げる場合には「積層」という用語を用いるが、配線Ｌを積み上げる場合や、配線Ｌと記録部５００とからなる不揮発性記憶装置を積み上げる場合には、単に「積み上げる」という用語を用いる。
また、複数の単位メモリ層を積み上げた不揮発性記憶装置を「多層型不揮発性記憶装置」と呼ぶことがある。単位メモリ層の「層」の数と記録部５００の「層」の数とは同値連動する。例えば、４層目の単位メモリ層には、４層目の記録部５００が存在する。 Accordingly, when the recording unit 500 is stacked, the term “stack” is used. However, when the wiring L is stacked, or when the nonvolatile memory device including the wiring L and the recording unit 500 is stacked, The term “stacking” is used.
In addition, a nonvolatile memory device in which a plurality of unit memory layers are stacked may be referred to as a “multilayer nonvolatile memory device”. The number of “layers” in the unit memory layer and the number of “layers” in the recording unit 500 are linked in the same value. For example, the fourth unit memory layer includes the fourth recording unit 500.

また、複数の多層型不揮発性記憶装置を積み上げた不揮発性記憶装置を「多層積層型不揮発性記憶装置」と呼ぶことがある。   In addition, a nonvolatile memory device in which a plurality of multilayer nonvolatile memory devices are stacked may be referred to as a “multilayer stacked nonvolatile memory device”.

多層積層型不揮発性記憶装置において、記録部５００、配線Ｌ、及び単位メモリ層の上下方向の位置を特定する場合には、単純に最下方に存在するものから数えてそれぞれの単位（層及び段）を付してもよく、「層」とこれらの単位を併用してもよい。例えば、４層型不揮発性記憶装置を２層積み上げた２層型不揮発性記憶装置において、最下方から７つ目に存在する記録部５００は、「７層目の記録部５００」と呼んでよく、あるいは、「２層目の不揮発性記憶装置の３層目の記録部５００」と呼んでもよい。   In the multilayer stacked nonvolatile memory device, when specifying the vertical position of the recording unit 500, the wiring L, and the unit memory layer, each unit (layer and stage) is simply counted from the lowest one. ) May be used, or “layer” and these units may be used in combination. For example, in a two-layer nonvolatile memory device in which two layers of four-layer nonvolatile memory devices are stacked, the recording unit 500 that exists in the seventh from the bottom may be referred to as a “seventh layer recording unit 500”. Alternatively, it may be referred to as “third layer recording unit 500 of second layer nonvolatile storage device”.

また、各種構成要素を説明する際に、適宜添え字を用いることがある。まず、配線Ｌの種類、すなわち、ワード線ＷＬまたはビット線ＢＬを表す添え字として、「ｔ」を用いる。ｔは、ワード線ＷＬまたはビット線ＢＬを表し、具体的に表記する場合には添え字「Ｗ」または「Ｂ」を用いる。次に、下からｉ番目の位置を表す添え字として「ｉ」を、主面におけるｊ番目の位置を表す添え字として「ｊ」を用いる。具体的に表記する場合には、当該数字を用いる。例えば、配線の種類がｔで、ｉ段目の、主面上でｊ番目にある配線Ｌは、「Ｌｔｉｊ」と表される。具体的に表記する場合には、「Ｗ」及び「Ｌ」を先に表記し、「ｔＬｉｊ」と表記し、例えば「ＷＬ１２」、「ＢＬ２３」などと表することにする。また、配線Ｌｔｉｊに接続するコンタクトプラグＣは、「Ｃｔｉｊ」と表する。具体的に表記する場合には、例えば「ＣＷ１２」、「ＣＢ２３」などと表する。同様に、接続部Ｅについては、「Ｅｔｉｊ」、「ＥＷ１２」、「ＥＢ２３」などと表する。   Further, when describing various components, subscripts may be used as appropriate. First, “t” is used as a subscript indicating the type of the wiring L, that is, the word line WL or the bit line BL. t represents the word line WL or the bit line BL, and in the case of concrete notation, the subscript “W” or “B” is used. Next, “i” is used as a subscript representing the i th position from the bottom, and “j” is used as a subscript representing the j th position on the main surface. When specifically describing, the number is used. For example, an i-th j-th line L on the main surface with the wiring type t is represented as “Ltij”. When specifically describing, “W” and “L” are described first, and are expressed as “tLij”, for example, “WL12”, “BL23”, and the like. Further, the contact plug C connected to the wiring Ltij is expressed as “Ctij”. For specific description, for example, “CW12”, “CB23”, and the like are used. Similarly, the connection portion E is expressed as “Etij”, “EW12”, “EB23”, and the like.

次に、接続部Ｅについて説明する。
図１（ｂ）に表したように、本実施形態に係る不揮発性記憶装置では、同じ単位メモリ層内において、配線Ｌｔｉｊは互い違いに周辺領域（記録層５００が設けられる中心領域の外側の領域）に引き出されている。すなわち、配線Ｌｔｉｊと配線Ｌｔｉ（ｊ±２）とは、例えばＹ方向に引き出され、配線Ｌｔｉ（ｊ±１）と、配線Ｌｔｉ（ｊ±３）とは、例えば−Ｙ方向に引き出されている。すなわち、配線Ｌｔｉｊと配線Ｌｔｉ（ｊ±２）とは、記録部５００の位置を基準として同じ方向（例えばＹ方向）側の端部に、それぞれの接続部Ｅｔｉｊ及び接続部Ｅｔｉ（ｊ±２）を有している。そして、配線Ｌｔｉ（ｊ±１）と、配線Ｌｔｉ（ｊ±３）とは、記録部５００の位置を基準として同じ方向（例えば−Ｙ方向）側の端部に、それぞれの接続部Ｅｔｉ（ｊ±１）及び接続部Ｅｔｉ（ｊ±３）を有している。そして、これら接続部はコンタクトプラグと接続される。
すなわち、配線Ｌｔｉｊは、記録部５００の位置を基準として、配線Ｌｔｉｊの上下方向（積層方向）に隣接する配線Ｌｔ（ｉ±１）ｊと、配線Ｌｔｉｊの配線延在方向の同じ側に、コンタクトプラグＣｔｉｊと接続される接続部Ｅｔｉｊを有する。 Next, the connection part E is demonstrated.
As shown in FIG. 1B, in the nonvolatile memory device according to the present embodiment, in the same unit memory layer, the wiring LTij is alternately a peripheral region (region outside the central region where the recording layer 500 is provided). Has been drawn to. That is, the wiring Ltij and the wiring Lti (j ± 2) are drawn out in the Y direction, for example, and the wiring Lti (j ± 1) and the wiring Lti (j ± 3) are drawn out in the −Y direction, for example. . In other words, the wiring Ltij and the wiring Lti (j ± 2) are connected to the connecting portion Etij and the connecting portion Eti (j ± 2) at the end in the same direction (for example, Y direction) with respect to the position of the recording unit 500. have. Then, the wiring Lti (j ± 1) and the wiring Lti (j ± 3) are connected to the respective connecting portions Eti (j) at the end portions on the same direction (for example, −Y direction) side with respect to the position of the recording unit 500. ± 1) and connection part Eti (j ± 3). These connecting portions are connected to contact plugs.
That is, the wiring Ltij contacts the wiring Lt (i ± 1) j adjacent in the vertical direction (stacking direction) of the wiring Ltij and the same side of the wiring Ltij in the wiring extending direction with respect to the position of the recording unit 500. It has the connection part Etij connected with the plug Ctij.

また、配線Ｌｔｉｊの接続部Ｅｔｉｊは、配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊと主面上で互いに重ならない非重複領域Ｎｔｉｊを有する。   Further, the connection part Etij of the wiring Ltij has a non-overlapping region Ntij that does not overlap with the connection part Et (i ± 1) j of the wiring Lt (i ± 1) j on the main surface.

図２は、接続部Ｅの具体例を表す模式図である。図２（ａ）、（ｃ）、及び（ｅ）は、接続部Ｅの具体例を表す模式斜視図であり、図２（ｂ）、（ｄ）、及び（ｆ）は、それぞれの具体例に対応する模式平面図である。図示したように、これら接続部Ｅは、斜線で示した非重複領域Ｎを有する。接続部Ｅの形状は、図２（ａ）及び（ｂ）に係る具体例（端部例１）のように接続部Ｅのほぼ全域が非重複領域Ｎとなっていてもよく、図２（ｃ）及び（ｄ）に係る具体例（端部例２）のように接続部Ｅの一部が非重複領域Ｎとなっていてもよく、また図２（ｅ）及び（ｆ）に係る具体例（端部例３）のように接続部Ｅの一方は直線状となっており、他方が配線Ｌの延在方向に対して非平行な方向に突出する部分を有していてもよい。   FIG. 2 is a schematic diagram illustrating a specific example of the connection portion E. 2A, 2C, and 2E are schematic perspective views showing specific examples of the connecting portion E, and FIGS. 2B, 2D, and 2F are specific examples of the respective portions. It is a schematic plan view corresponding to. As shown in the figure, these connection portions E have non-overlapping regions N indicated by diagonal lines. The shape of the connecting portion E may be a non-overlapping region N in almost the entire area of the connecting portion E as in the specific example (end example 1) according to FIGS. 2 (a) and 2 (b). As in the specific example (end example 2) according to c) and (d), a part of the connection portion E may be a non-overlapping region N, and the specific examples according to FIGS. 2 (e) and (f). As in the example (end part example 3), one of the connection portions E may be linear, and the other may have a portion protruding in a direction non-parallel to the extending direction of the wiring L.

端部例１及び端部例２の場合、すなわち、配線Ｌｔｉｊの接続部Ｅｔｉｊが、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｊを基準として逆の方向に突出した非重複領域Ｎｔｉｊを有する場合、後述するように、配線延在方向外側に、さらに別の段の配線Ｌに係る接続部Ｅを設けることが可能になり、多層化、及びこれに伴う素子微細化が促進される。また、端部例３の場合、主面上配線垂直方向に消費する領域面積は比較的小さく、主面内の高集積性が促進される。   In the case of the end example 1 and the end example 2, that is, the connection portion Etij of the wiring Ltij is mainly connected to the connection portion Et (i ± 1) j of the wiring Lt (i ± 1) j adjacent in the stacking direction. When the non-overlapping region Ntij that protrudes in the opposite direction with respect to the wiring center axis Atj on the surface is provided, as will be described later, the connection portion E related to the wiring L at another stage is provided on the outer side in the wiring extending direction. This makes it possible to increase the number of layers and the accompanying element miniaturization. In the case of the edge part example 3, the area area consumed in the direction perpendicular to the wiring on the main surface is relatively small, and the high integration in the main surface is promoted.

図１（ｂ）に例示した具体例１では、端部例１に係る形状を取り上げた。すなわち、配線Ｌｔｉｊの接続部Ｅｔｉｊは、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｉｊを基準として逆方向の位置に配置されている。言い換えれば、上下方向軸（Ｚ軸）と主面上配線垂直方向軸（ワード線ＷＬの場合、Ｙ軸。ビット線ＢＬの場合、Ｘ軸）とのなす面（ＹＺ面またはＸＺ面）上で、接続部Ｅは上下方向に千鳥配置（ジグザグ配置）されている。   In the specific example 1 illustrated in FIG. 1B, the shape according to the end example 1 is taken up. In other words, the connection portion Etij of the wiring Ltij is opposite to the connection portion Et (i ± 1) j of the wiring Lt (i ± 1) j adjacent in the stacking direction on the main surface with respect to the wiring center axis Atij. It is arranged at the position. In other words, on the surface (YZ plane or XZ plane) formed by the vertical axis (Z axis) and the vertical axis on the main surface (Y axis in the case of word lines WL, X axis in the case of bit lines BL). The connecting portion E is staggered (zigzag arranged) in the vertical direction.

例えば、１段目のビット線ＢＬ１ｊの接続部ＥＢ１ｊと２段目のビット線ＢＬ２ｊの接続部ＥＢ２ｊとは、主面上で配線中心軸ＡＢｊを基準として逆方向（Ｘ軸正側とＸ軸負側）の位置に配置されており、それぞれの接続部Ｅは主面上で互いに重複しない非重複領域Ｎを有する。また、１段目及び３段目のワード線ＷＬ１ｊ、ＷＬ３ｊと、２段目のワード線ＷＬ２ｊとの間でも、同様のことがいえる。   For example, the connection portion EB1j of the first-stage bit line BL1j and the connection portion EB2j of the second-stage bit line BL2j are in opposite directions on the main surface with respect to the wiring center axis ABj (X-axis positive side and X-axis negative side). The respective connection portions E have non-overlapping regions N that do not overlap with each other on the main surface. The same applies to the first and third word lines WL1j and WL3j and the second word line WL2j.

このように、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となり、コンタクトプラグＣに係る工程数が低減される。このため、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。   As described above, since the connection portion E has the non-overlapping region N, the contact plug C that is not shared between the same type of wiring L (word line WL or bit line BL) adjacent in the vertical direction is formed in a plurality of unit memory layers. It is possible to attach all at once (simultaneously), and the number of processes related to the contact plug C is reduced. For this reason, in the multilayer nonvolatile memory device, it is possible to easily attach the contact plug C, and it is possible to obtain a good electrical connection because the number of electrical connection points is reduced.

また、具体例１では、接続部Ｅは、主面上で隣接する配線Ｌｔｉｊ、Ｌｔｉ（ｊ±１）間で、配線Ｌｔの延在方向において反対の位置に設けられている。例えば、ワード線ＷＬ３１、３２、３３について見れば、ワード線ＷＬ３１においては接続部ＥＷ３１はＸ軸正側の端部にあり、ワード線ＷＬ３２においては接続部ＥＷ３２はＸ軸負側の端部にあり、ワード線ＷＬ３３においては接続部ＥＷ３３はＸ軸正側の端部にある。すなわち、接続部Ｅは、主面上で、主面上配線垂直方向に配線Ｌの両端で千鳥配置されている。   In the first specific example, the connection portion E is provided at an opposite position in the extending direction of the wiring Lt between the adjacent wirings Ltij and Lti (j ± 1) on the main surface. For example, regarding the word lines WL31, 32, and 33, in the word line WL31, the connecting portion EW31 is at the end on the X axis positive side, and in the word line WL32, the connecting portion EW32 is at the end on the X axis negative side. In the word line WL33, the connecting portion EW33 is at the end on the X axis positive side. That is, the connection portions E are staggered at both ends of the wiring L in the direction perpendicular to the wiring on the main surface on the main surface.

このように、接続部Ｅの主面上における配置方法を適宜選択することにより、接続部Ｅが、主面上配線垂直方向において領域を消費する非重複領域Ｎを有しているにもかかわらず、隣接するコンタクトプラグＣ間の距離が適切に確保され、一定幅の間にコンタクトプラグＣを適切な数設けることが可能になる。例えば、幅２Ｆ（「Ｆ」は設計ルール）の間にコンタクトプラグＣを２つ設けることが可能になる。このため、主面内の高集積性が確保される。   Thus, by appropriately selecting the arrangement method on the main surface of the connection portion E, the connection portion E has a non-overlapping region N that consumes a region in the vertical direction of the wiring on the main surface. The distance between the adjacent contact plugs C is appropriately secured, and an appropriate number of contact plugs C can be provided between the constant widths. For example, two contact plugs C can be provided between the widths 2F ("F" is a design rule). For this reason, high integration in the main surface is ensured.

次に、コンタクトプラグＣについて説明する。
図３は、具体例１に係る不揮発性記憶装置の構成を例示する模式平面図であり、図４は、図３の方向Ｖから見た、具体例１に係る不揮発性記憶装置の模式側面図である。これら図は、配線ＬにコンタクトプラグＣが取り付けられた不揮発性記憶装置２を表している。また、図５は、具体例１に係わる不揮発性記憶装置におけるワード線ＷＬ及びコンタクトプラグＣＷの構成、並びにその形成過程を例示する模式斜視図である。 Next, the contact plug C will be described.
FIG. 3 is a schematic plan view illustrating the configuration of the nonvolatile memory device according to the first specific example. FIG. 4 is a schematic side view of the nonvolatile memory device according to the first specific example, viewed from the direction V in FIG. It is. These drawings show the nonvolatile memory device 2 in which the contact plug C is attached to the wiring L. FIG. 5 is a schematic perspective view illustrating the configuration of the word lines WL and contact plugs CW in the nonvolatile memory device according to the first specific example, and the formation process thereof.

本実施形態に係る不揮発性記憶装置では、各配線Ｌｔｉｊには、１つのコンタクトプラグＣｔｉｊが取り付けられている。   In the nonvolatile memory device according to the present embodiment, one contact plug Ctij is attached to each wiring Ltij.

また、本実施形態では、コンタクトプラグＣｔｉｊは、接続部Ｅｔｉｊの非重複領域Ｎｔｉｊで配線Ｌｔｉｊと接続している。また、コンタクトプラグＣは、複数の単位メモリ層に亘って上下方向（積層方向）に貫設されている。   In the present embodiment, the contact plug Ctij is connected to the wiring Ltij in the non-overlapping region Ntij of the connection part Etij. Further, the contact plug C is provided in the vertical direction (stacking direction) across the plurality of unit memory layers.

本具体例について見れば、図３に表したように、コンタクトプラグＣｔｉｊは、接続部Ｅｔｉｊにおける、配線中心軸Ａｔｉｊを基準とした主面上外側の側面Ｓｔｉｊ（非重複領域Ｎｔｉｊ）に取り付けられ、この部分で配線Ｌｔｉｊと接続している。例えば、コンタクトプラグＣＷ３１は、接続部ＥＷ３１の、配線中心軸ＡＷ３１を基準とした主面上外側の側面ＳＷ３１に取り付けられている。   In this specific example, as shown in FIG. 3, the contact plug Ctij is attached to the side surface Stij (non-overlapping region Ntij) on the main surface on the outer side with respect to the wiring center axis Atij in the connection portion Etij. This portion is connected to the wiring LTij. For example, the contact plug CW31 is attached to the side surface SW31 on the main surface on the outer side with respect to the wiring center axis AW31 of the connection portion EW31.

一方、図４に表したように、コンタクトプラグＣは全て、１層目から４層目の単位メモリ層に至るまで上下方向に貫設されている。すなわち、１層目から４層目の単位メモリ層に至るまでの間で、上下方向において、複数のコンタクトプラグＣが結節して設けられているのでなく、結節点（面）を持たない１つのコンタクトプラグＣが貫いて設けられている。   On the other hand, as shown in FIG. 4, all the contact plugs C are vertically provided from the first layer to the fourth unit memory layer. That is, a plurality of contact plugs C are not provided in the vertical direction from the first layer to the fourth unit memory layer, but one having no node (surface) is not provided. A contact plug C is provided therethrough.

このように、コンタクトプラグＣが非重複領域Ｎで配線Ｌと接続する構成にした結果、コンタクトプラグＣは、上下方向に貫設されているにもかかわらず、配線Ｌｔｉｊと、これに上下方向に隣接する同種の配線Ｌｔ（ｉ±１）ｊとの間で共有されない構造にすることができる。   As described above, as a result of the contact plug C being connected to the wiring L in the non-overlapping region N, the contact plug C is connected to the wiring LTij and the vertical direction in spite of being vertically provided. A structure that is not shared between adjacent wirings Lt (i ± 1) j of the same type can be used.

例えば、図３に表したように、コンタクトプラグＣＷ３１は、ワード線ＷＬ３１に接続しているが、下に隣接するワード線ＷＬ２１には接続していない。また、コンタクトプラグＣＷ２１は、ワード線ＷＬ２１に接続しているが、上下方向に隣接するワード線ＷＬ３１、１１には接続していない。
この結果、各セルは、他のセルと連動することなく、独自の動作を行うことが可能となる。 For example, as shown in FIG. 3, the contact plug CW31 is connected to the word line WL31, but is not connected to the word line WL21 adjacent below. The contact plug CW21 is connected to the word line WL21, but is not connected to the word lines WL31 and 11 adjacent in the vertical direction.
As a result, each cell can perform its own operation without interlocking with other cells.

また、具体例１では、コンタクトプラグＣは、主面上で隣接する配線Ｌｔｉｊ、Ｌｔｉ（ｊ±１）間で、配線Ｌｔの延在方向において反対の位置に設けられている。例えば、ワード線ＷＬ３１、３２、３３について見れば、ワード線ＷＬ３１においてはコンタクトプラグＣＷ３１はＸ軸正側の接続部ＥＷ３１にあり、ＷＬ３２においてはコンタクトプラグＣＷ３２はＸ軸負側の接続部ＥＷ３２にあり、ＷＬ３３においてはコンタクトプラグＣＷ３３はＸ軸正側の接続部ＥＷ３３にある。すなわち、コンタクトプラグＣは、主面上で、主面上配線垂直方向に配線Ｌ両端で千鳥配置されている。   In the first specific example, the contact plug C is provided at an opposite position in the extending direction of the wiring Lt between the adjacent wirings Ltij and Lti (j ± 1) on the main surface. For example, regarding the word lines WL31, 32, and 33, in the word line WL31, the contact plug CW31 is in the X-axis positive connection portion EW31, and in WL32, the contact plug CW32 is in the X-axis negative connection portion EW32. , WL33, the contact plug CW33 is in the X-axis positive side connecting portion EW33. That is, the contact plugs C are staggered on both ends of the wiring L in the direction perpendicular to the wiring on the main surface on the main surface.

このように、コンタクトプラグＣの主面上における配置方法を適宜選択することにより、複数層の単位メモリ層に係る複数のコンタクトプラグＣが主面上配線垂直方向において領域を消費するにもかかわらず、隣接するコンタクトプラグＣ間の距離が適切に確保され、一定幅の間にコンタクトプラグＣを適切な数設けることが可能になる。例えば、幅２Ｆ（「Ｆ」は設計ルール）の間にコンタクトプラグＣを２つ設けることが可能になる。このため、主面内の高集積性が確保される。   Thus, by appropriately selecting the arrangement method of the contact plugs C on the main surface, the plurality of contact plugs C related to the plurality of unit memory layers consumes a region in the main surface wiring vertical direction. The distance between the adjacent contact plugs C is appropriately secured, and an appropriate number of contact plugs C can be provided between the constant widths. For example, two contact plugs C can be provided between the widths 2F ("F" is a design rule). For this reason, high integration in the main surface is ensured.

なお、図１に表したように、具体例１では、１層目と２層目との間でビット線ＢＬが共有され、２層目と３層目との間でワード線ＷＬが共有され、３層目と４層目との間でビット線ＢＬが共有されている。また、図４に表したように、１段目のワード線ＷＬ１ｊは、３段目のワード線ＷＬ３ｊとコンタクトプラグＣを共有していることから、１層目に接続するワード線ＷＬ１ｊと４層目に接続するワード線ＷＬ３ｊとには、同値の電圧が印加されることになる。このように、上下隣接セル間あるいは上下離隔セル間で配線を共有しても、セルに接続する異種配線Ｌｔ（ワード線ＷＬに対してビット線ＢＬ、ビット線ＢＬに対してワード線ＷＬ）に印加される電圧を異ならしめることにより、各セルは固有の動作を行うことが可能となる。
また、上記のように異なる層に対応するビット線ＢＬとワード線ＷＬが同一のコンタクトプラグＣで接続されず、異なる層に対応するビット線ＢＬとワード線ＷＬが独立したコンタクトプラグＣによって、独立して接続されても良い。 As shown in FIG. 1, in the first specific example, the bit line BL is shared between the first layer and the second layer, and the word line WL is shared between the second layer and the third layer. The bit line BL is shared between the third layer and the fourth layer. Further, as shown in FIG. 4, since the first-stage word line WL1j shares the contact plug C with the third-stage word line WL3j, the word line WL1j connected to the first layer and the four-layer The same voltage is applied to the word line WL3j connected to the eye. As described above, even if the wiring is shared between the upper and lower adjacent cells or the upper and lower separated cells, the heterogeneous wiring Lt connected to the cells (the bit line BL with respect to the word line WL and the word line WL with respect to the bit line BL). By making the applied voltages different, each cell can perform its own operation.
Further, as described above, the bit line BL and the word line WL corresponding to different layers are not connected by the same contact plug C, and the bit line BL and the word line WL corresponding to different layers are independent by the independent contact plug C. And may be connected.

本具体例では、記録部５００が４層積層されており、配線Ｌ及びコンタクトプラグＣを通じて、４層分の記録部５００が一括して周辺回路に接続されている。しかし、本実施形態はこれに限られず、この４層型の不揮発性記憶装置２をｎ層（ただし、「ｎ」は１以上の整数）積み上げてなる不揮発性記憶装置２や、単位メモリ層を他の数だけ積み上げてなる不揮発性記憶装置２も本実施形態に含まれる。前者の場合、（２ｎ−１）段目のビット線ＢＬ（２ｎ−１）ｊの接続部ＥＢ（２ｎ−１）ｊと、２ｎ段目のビット線ＢＬ（２ｎ）ｊの接続部ＥＢ（２ｎ＋１）ｊとは、主面上で互いに重複しない非重複領域Ｎを有する。また、（３ｎ−２）段目及び３ｎ段目のワード線ＷＬ（３ｎ−２）ｊ、ＷＬ（３ｎ）ｊの接続部ＥＷ（３ｎ−２）ｊ、ＥＷ（３ｎ）ｊと、（３ｎ−１）段目のワード線ＷＬ（３ｎ−１）ｊの接続部ＥＷ（３ｎ−１）ｊとは、主面上で互いに重複しない非重複領域Ｎを有する。   In this specific example, four recording portions 500 are stacked, and the recording portions 500 for four layers are collectively connected to the peripheral circuit through the wiring L and the contact plug C. However, the present embodiment is not limited to this, and the nonvolatile memory device 2 formed by stacking n layers (where “n” is an integer equal to or greater than 1) of the four-layered nonvolatile memory device 2 or a unit memory layer. Non-volatile storage devices 2 stacked in other numbers are also included in this embodiment. In the former case, the connection part EB (2n-1) j of the (2n-1) th stage bit line BL (2n-1) j and the connection part EB (2n + 1) of the 2nth stage bit line BL (2n) j. ) J has non-overlapping regions N that do not overlap each other on the main surface. Further, the connection portions EW (3n-2) j, EW (3n) j of the (3n-2) -th and 3n-th word lines WL (3n-2) j, WL (3n) j, and (3n− 1) The connection portion EW (3n-1) j of the word line WL (3n-1) j in the stage has a non-overlapping region N that does not overlap with each other on the main surface.

次に、記録部５００の構成について、図６を参照しつつ説明する。
図６は、記録部５００の構成の一例を表す模式断面図である。図６に表したように、この記録部５００は、ワード線ＷＬ側から、バリア層５０１／整流素子５０２／電極層５０３／記録層５０４／電極層５０５／ヒータ層５０６／バリア層５０７、の重積構造を有する。 Next, the configuration of the recording unit 500 will be described with reference to FIG.
FIG. 6 is a schematic cross-sectional view illustrating an example of the configuration of the recording unit 500. As shown in FIG. 6, the recording unit 500 includes the barrier layer 501 / rectifier element 502 / electrode layer 503 / recording layer 504 / electrode layer 505 / heater layer 506 / barrier layer 507 from the word line WL side. Has a product structure.

電極層５０３、５０５は、記録層５０４に対して電気的な接続を得るために設けられている。また、電極層５０３、５０５は、例えば、記録層５０４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。但し、電極層５０３、５０４は、必要に応じて設ければ良く、省略しても良い。   The electrode layers 503 and 505 are provided in order to obtain electrical connection to the recording layer 504. Further, the electrode layers 503 and 505 may have a function as a barrier layer for preventing diffusion of elements between the recording layer 504 and its upper and lower components, for example. However, the electrode layers 503 and 504 may be provided as necessary and may be omitted.

整流素子５０２は、整流特性を有し、記録層５０４に印加される電圧の極性に方向性を持たせるために設けられる。整流素子５０２には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。図１（ａ）及び図６では、整流素子５０２が、ワード線ＷＬと記録層５０５との間に設けられている具体例を表したが、整流素子５０２は、ビット線ＢＬと記録層５０４との間に設けられてもよい。また、整流素子５０２は、ワード線ＷＬとビット線ＢＬとが対向する領域以外の領域に設けてもよい。   The rectifying element 502 has a rectifying characteristic and is provided to give directionality to the polarity of the voltage applied to the recording layer 504. As the rectifying element 502, for example, a Zener diode, a PN junction diode, a Schottky diode, or the like can be used. 1A and 6 illustrate a specific example in which the rectifying element 502 is provided between the word line WL and the recording layer 505, the rectifying element 502 includes the bit line BL, the recording layer 504, and the like. May be provided. The rectifying element 502 may be provided in a region other than the region where the word line WL and the bit line BL are opposed to each other.

また、整流素子５０２とワード線ＷＬとの間に、バリア層５０１が設けられていている。ただし、このバリア層５０１は必要に応じて設ければ良く、省略しても良い。   In addition, a barrier layer 501 is provided between the rectifying element 502 and the word line WL. However, this barrier layer 501 may be provided as necessary and may be omitted.

また、リセット（消去）動作において記録層５０４の加熱を効率よく行うために、記録層５０４の陰極側（ここでは、ビット線ＢＬ側）に、ヒータ層５０６を設けてもよい。この場合、ヒータ層５０６とビット線ＢＬとの間にバリア層５０７が設けられていてもよい。ただし、これらヒータ層５０６及びバリア層５０７は必要に応じて設ければ良く省略しても良い。   In order to efficiently heat the recording layer 504 in the reset (erase) operation, a heater layer 506 may be provided on the cathode side (here, the bit line BL side) of the recording layer 504. In this case, a barrier layer 507 may be provided between the heater layer 506 and the bit line BL. However, the heater layer 506 and the barrier layer 507 may be provided if necessary and may be omitted.

次に、記録層５０４について説明する。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線と第２の配線とに与える電位の組合せによって、各記録部５００に印加される電圧が変化し、その時の記録部５００の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層５０４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。 Next, the recording layer 504 will be described.
As described above, in the nonvolatile memory device 2 according to this example, the voltage applied to each recording unit 500 varies depending on the combination of potentials applied to the first wiring and the second wiring, and the recording at that time is performed. Information can be recorded or erased depending on the characteristics (for example, resistance value) of the portion 500. For this reason, the recording layer 504 can be made of any material whose characteristics change depending on the applied voltage. For example, a phase change layer capable of reversibly transitioning between a crystalline state and an amorphous state by an applied voltage, a variable resistance layer capable of reversibly transitioning a resistance value, and the like can be given.

このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系（Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物）の可変抵抗材料が挙げられる。記録層５０４に用いられる材料については、さらに後述する。   As a specific example of such a material, for example, a variable resistance of a chalcogenide-based (compound containing a VIB group element such as Se or Te) that changes between a crystalline state and an amorphous state by applying a voltage. Materials. The material used for the recording layer 504 will be further described later.

（本実施形態の効果）
次に、本実施形態の効果について、図７を参照しつつ説明する。
図７は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式図である。すなわち、図７（ａ）は、不揮発性記憶装置４をビット線ＢＬ方向から見た模式側面図であり、図７（ｂ）は、不揮発性記憶装置４の模式平面図である。 (Effect of this embodiment)
Next, the effect of this embodiment will be described with reference to FIG.
FIG. 7 is a schematic view illustrating the configuration of the nonvolatile memory device 4 according to the comparative example (Comparative Example 1) compared with the present embodiment. 7A is a schematic side view of the nonvolatile memory device 4 viewed from the bit line BL direction, and FIG. 7B is a schematic plan view of the nonvolatile memory device 4.

図７に表したように、不揮発性記憶装置４においては、接続部Ｅは非重複領域Ｎを有していない。このため、複数のコンタクトプラグＣを一括して（同時に）取り付けることは困難である。   As shown in FIG. 7, in the nonvolatile memory device 4, the connection part E does not have the non-overlapping area N. For this reason, it is difficult to attach a plurality of contact plugs C together (simultaneously).

例えば、図７において下から積層した場合、１層目の単位メモリ層を形成する際に、１層目の単位メモリ層に存在するコンタクトプラグＣＷ２１（ＣＷ２１−１）、ＣＷ３１（ＣＷ３１−１）等を同時に形成する必要がある。その後、２層目の単位メモリ層を形成する際に、２層目の単位メモリ層に存在するＣＷ３１（ＣＷ３１−２）等を同時に形成する必要がある。このような形成過程により、コンタクトプラグＣは、結節点（面）（図中の界面Ｆ）を有することになる。このため、比較例１に係る不揮発性記憶装置４は、精密な合わせが必要なリソグラフィ工程が多くなり、電気接続点が多くなる。また、コンタクトプラグＣの加工工程が比較的多い。   For example, when stacking from the bottom in FIG. 7, when forming the first unit memory layer, contact plugs CW21 (CW21-1), CW31 (CW31-1), etc. present in the first unit memory layer, etc. Need to be formed simultaneously. Thereafter, when forming the second unit memory layer, it is necessary to simultaneously form CW31 (CW31-2) and the like existing in the second unit memory layer. Through such a formation process, the contact plug C has a node (surface) (interface F in the drawing). For this reason, the nonvolatile memory device 4 according to the comparative example 1 has many lithography processes that require precise alignment, and has many electrical connection points. Further, the number of processing steps for the contact plug C is relatively large.

これに対し、本実施形態では、前述したように、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となり、コンタクトプラグＣに係る工程数が低減される。このように、本実施形態の構造と製造方法とを採用することで、工程が大幅に削減され得る。   On the other hand, in the present embodiment, as described above, since the connection portion E has the non-overlapping region N, contacts that are not shared between the same type of wiring L (word line WL or bit line BL) adjacent in the vertical direction. The plug C can be attached collectively (simultaneously) across a plurality of unit memory layers, and the number of steps related to the contact plug C is reduced. As described above, by adopting the structure and the manufacturing method of the present embodiment, the number of steps can be greatly reduced.

このため、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。   For this reason, in the multilayer nonvolatile memory device, it is possible to easily attach the contact plug C, and it is possible to obtain a good electrical connection because the number of electrical connection points is reduced.

また、本実施形態では、接続部Ｅの主面上における配置方法を適宜選択することにより、主面の微細領域において隣接するコンタクトプラグＣ間の距離は適切に確保される。このため、主面内の高集積性が確保される。   In the present embodiment, by appropriately selecting the arrangement method on the main surface of the connection portion E, the distance between the contact plugs C adjacent in the fine region of the main surface is appropriately ensured. For this reason, high integration in the main surface is ensured.

（他の具体例）
次に、本実施形態に係る他の具体例（具体例２）について、図８を参照しつつ説明する。 (Other examples)
Next, another specific example (specific example 2) according to the present embodiment will be described with reference to FIG.

図８は、具体例２に係る不揮発性記憶装置２の構成を例示する模式平面図である。すなわち、具体例２に係る不揮発性記憶装置２は、具体例１に係る不揮発性記憶装置２と基本的に同じ構成を有するが、コンタクトプラグＣは、主面上で、主面上配線垂直方向に配線Ｌの片側端で千鳥配置されている。すなわち、隣接するコンタクトプラグＣの設置位置が、そのコンタクトプラグＣが設けられる配線の延在方向の異なる位置に設けられている。さらに、コンタクトプラグＣの設置位置は、規則的に変えられ、図８の例では、１つおきに交互に配置されている。ただし、必ずしも交互に配置される必要はなく、例えば４つのコンタクトプラグＣが４種の位置に設けられ、それらが１組みとなって、その組みが周期的に配列してもよく、すなわち、千鳥配置において、その周期となるコンタクトプラグＣの数は任意の数とすることができる。このような構成にすることにより、隣接するコンタクトプラグＣ間の距離はより良好に確保しながらコンタクトプラグＣの直径を大きくすることが可能になるので、断面が円形のコンタクトプラグＣを用いても良好な電気接続が得られる。   FIG. 8 is a schematic plan view illustrating the configuration of the nonvolatile memory device 2 according to the second specific example. That is, the nonvolatile memory device 2 according to the second specific example has basically the same configuration as the nonvolatile memory device 2 according to the first specific example, but the contact plug C is on the main surface and in the direction perpendicular to the main surface wiring. Are arranged in a staggered manner at one end of the wiring L. That is, the adjacent contact plugs C are provided at different positions in the extending direction of the wiring on which the contact plug C is provided. Furthermore, the installation positions of the contact plugs C are regularly changed. In the example of FIG. 8, every other plug is alternately arranged. However, the contact plugs C are not necessarily arranged alternately. For example, four contact plugs C may be provided at four positions, and they may be arranged in one set, and the set may be periodically arranged. In the arrangement, the number of contact plugs C in the cycle can be an arbitrary number. With such a configuration, it is possible to increase the diameter of the contact plug C while ensuring a better distance between the adjacent contact plugs C. Therefore, even if the contact plug C having a circular cross section is used. Good electrical connection is obtained.

また、図８に例示した上記２つの構成（措置）、すなわち、コンタクトプラグＣの主面上配線垂直方向における配線Ｌ片側端での主面上千鳥配置と、コンタクトプラグＣの断面形状の円形化と、は単独で、または組み合わせて実施することができる。
すなわち、前述した具体例１では、コンタクトプラグＣが主面上配線垂直方向における配線Ｌ片側端で直線上に配置されていた。このため、配線Ｌ片側端隣接するコンタクトプラグＣ間の距離を適切に確保するため、必要に応じ、例えばコンタクトプラグＣの断面形状を楕円形状にするなどの工夫を行う必要があった。これに対し、具体例２では、上記千鳥配置の措置をとることにより、例えば、コンタクトプラグＣの断面形状を円形にすることができる。あるいは、上記千鳥配置の措置に加え、コンタクトプラグＣ（断面形状は問わない）の断面積を大きくすることもできる。また、円形状のコンタクトプラグＣ、あるいは断面積の大きいコンタクトプラグＣは、断面積の比較的小さい楕円形状のコンタクトプラグＣに比べて、主面上配線垂直方向における位置の許容誤差範囲が大きい。このため、プロセスウィンドウが広くなる。 Further, the two configurations (measures) illustrated in FIG. 8, that is, staggered arrangement on the main surface at one end of the wiring L in the vertical direction of the wiring on the main surface of the contact plug C, and circularization of the cross-sectional shape of the contact plug C are performed. And can be carried out alone or in combination.
That is, in Specific Example 1 described above, the contact plug C is arranged on a straight line at one end of the wiring L in the vertical direction on the main surface. For this reason, in order to appropriately secure the distance between the contact plugs C adjacent to one end of the wiring L, it has been necessary to devise, for example, to make the cross-sectional shape of the contact plug C elliptical as necessary. On the other hand, in the specific example 2, the cross-sectional shape of the contact plug C can be made circular, for example, by taking the above staggered arrangement. Alternatively, in addition to the staggered arrangement, the cross-sectional area of the contact plug C (regardless of the cross-sectional shape) can be increased. Further, the circular contact plug C or the contact plug C having a large cross-sectional area has a larger tolerance range of the position in the direction perpendicular to the wiring on the main surface than the oval contact plug C having a relatively small cross-sectional area. This widens the process window.

以上説明したように、これら措置により、隣接するコンタクトプラグＣ間の距離を良好に確保したり、コンタクトプラグＣと配線Ｌとの接触面積を大きくしたり、あるいはその両方を実現することができ、もって良好な電気接続が確保される。   As described above, these measures can ensure a good distance between adjacent contact plugs C, increase the contact area between the contact plugs C and the wiring L, or both. A good electrical connection is thus ensured.

次に、本実施形態に係る他の具体例（具体例３）について、図９及び図１０を参照しつつ説明する。   Next, another specific example (specific example 3) according to the present embodiment will be described with reference to FIGS.

これまで、記録部５００が４層積層された事例を中心に説明してきたが、前述したように、本実施形態はこれに限られない。この４層型の不揮発性記憶装置２をさらに複数層積み上げてなる不揮発性記憶装置２や、単位メモリ層を他の数だけ積み上げてなる不揮発性記憶装置２も本実施形態に含まれる。以下、後者の事例を取り上げて説明する。   So far, the description has been made centering on an example in which the recording unit 500 is laminated in four layers, but as described above, the present embodiment is not limited to this. This embodiment also includes a nonvolatile memory device 2 in which a plurality of layers of the four-layer type nonvolatile memory device 2 are stacked, and a nonvolatile memory device 2 in which other numbers of unit memory layers are stacked. The latter case will be described below.

図９は、具体例３に係る不揮発性記憶装置２の構成を例示する模式平面図である。すなわち、同図９（ａ）は全体模式平面図であり、同図９（ｂ）は、要部を例示する模式平面図である。また、図１０は、図９（ａ）に表した不揮発性記憶装置２を方向Ｖから見た時の模式側面図である。
具体例３に係る不揮発性記憶装置２は、具体例１に係る不揮発性記憶装置２と基本的に同じ構成を有するが、各構成要素はさらに多層化されている。 FIG. 9 is a schematic plan view illustrating the configuration of the nonvolatile memory device 2 according to the third specific example. That is, FIG. 9A is an overall schematic plan view, and FIG. 9B is a schematic plan view illustrating the main part. FIG. 10 is a schematic side view of the nonvolatile memory device 2 shown in FIG.
The nonvolatile memory device 2 according to the third specific example has basically the same configuration as the nonvolatile memory device 2 according to the first specific example, but each component is further multilayered.

ここで、配線Ｌｔｉｊの接続部Ｅｔｉｊは、配線Ｌｔｉｊと主面上で同じ位置にある別の同種配線Ｌｔ（ｉ±α）ｊの接続部Ｅｔ（ｉ±α）ｊより、記録部５００の位置を基準として配線Ｌｔｉｊの配線延在方向の外側に位置している。図９に表したように、１段目及び２段目の配線Ｌに係る接続部Ｅは、３段目及び４段目の配線Ｌに係る接続部Ｅより配線延在方向外側に位置している。このような構成にすることにより、上下方向に隣接する同種の配線Ｌ間のみならず上下方向に隣接しない同種の配線Ｌ間でも共有されないコンタクトプラグＣを、複数の 単位メモリ層に亘って一括して（同時に）取り付けることが可能となる。あるいは、図９（ｂ）に表したように、さらに配線延在方向外側に位置する接続部Ｅを有する配線Ｌを、さらに多段化して設ける構成にしてもよい。   Here, the connection portion Etij of the wiring LTij is located at the position of the recording unit 500 from the connection portion Et (i ± α) j of another similar type wiring Lt (i ± α) j located at the same position on the main surface as the wiring LTij. Is located outside the wiring extension direction of the wiring LTij. As shown in FIG. 9, the connection portion E related to the first-stage and second-stage wirings L is located on the outer side in the wiring extension direction than the connection portion E related to the third-stage and fourth-stage wirings L. Yes. With such a configuration, contact plugs C that are not shared not only between the same type of wirings L adjacent in the vertical direction but also between the same type of wirings L that are not adjacent in the vertical direction are bundled across a plurality of unit memory layers. (At the same time). Alternatively, as illustrated in FIG. 9B, the wiring L having the connection portion E positioned on the outer side in the wiring extending direction may be provided in a multistage manner.

本具体例に係る構成は、図２に関して前述した端部例１や端部例２のように、配線Ｌｔｉｊの接続部Ｅｔｉｊが、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｊを基準として逆の方向に突出した非重複領域Ｎｔｉｊを有する場合に可能となる。また、本具体例では、主面内において、配線Ｌの、セル（記録部５００）と接続部Ｅとの間の領域（支柱領域Ｐ）には、コンタクトプラグＣが存在しない構成となっている。これにより、コンタクトプラグＣが意図しない配線Ｌに接続するのを防ぐことができる。   In the configuration according to this specific example, the connection portion Etij of the wiring Ltij is connected to the wiring Lt (i ± 1) j adjacent in the stacking direction as in the end portion example 1 and the end portion example 2 described above with reference to FIG. This is possible when Et (i ± 1) j has a non-overlapping region Ntij protruding in the opposite direction with respect to the wiring center axis Atj on the main surface. Further, in this specific example, the contact plug C does not exist in the region (support region P) of the wiring L between the cell (recording unit 500) and the connection unit E in the main surface. . Thereby, it is possible to prevent the contact plug C from being connected to the unintended wiring L.

このように、各段の接続部Ｅの形状を適宜選択することにより、さらに多層化された不揮発性記憶装置を比較的容易に作製することが可能となる。
なお、具体例３では、具体例１と異なり、最上層と最下層との間で配線Ｌが共有されない構成になっているが、共有する構成にしてもよい。 As described above, by appropriately selecting the shape of the connection portion E at each stage, it is possible to relatively easily manufacture a multilayered nonvolatile memory device.
In the third specific example, unlike the first specific example, the wiring L is not shared between the uppermost layer and the lowermost layer.

（実施例）
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図１１〜図１７を参照しつつ説明する。 (Example)
Example 1
Next, an example (Example 1) of the nonvolatile memory device according to the present embodiment will be described with reference to FIGS.

本実施例に係る不揮発性記憶装置は、具体例１及び具体例２に関して前述した、記録部５００が４層積層された抵抗変化型の不揮発性記憶装置２である。上下方向に隣接する記録部５００の間で、ワード線ＷＬ及びビット線ＢＬは上下方向において交互に共有されている。上下方向の両端においては、ワード線ＷＬが存在する。記録部５００は、制御ダイオード５０２（整流素子）と可変抵抗素子５０４（記録層）とを有する。ただし、前述した図１等では、煩雑さを避けるために主面内においてワード線ＷＬ及びビット線ＢＬがそれぞれ３本の場合について表したが、本実施例では、図１１等において、さらに多数の配線Ｌを有する不揮発性記憶装置２を表した。   The nonvolatile memory device according to this example is the variable resistance nonvolatile memory device 2 in which the recording unit 500 is stacked in four layers, which has been described with reference to the first specific example and the second specific example. Between the recording units 500 adjacent in the vertical direction, the word lines WL and the bit lines BL are alternately shared in the vertical direction. At both ends in the vertical direction, there are word lines WL. The recording unit 500 includes a control diode 502 (rectifier element) and a variable resistance element 504 (recording layer). However, in FIG. 1 and the like described above, the case where there are three word lines WL and three bit lines BL in the main surface is shown in order to avoid complexity, but in this embodiment, a larger number of lines are shown in FIG. The nonvolatile memory device 2 having the wiring L is shown.

以下、この不揮発性記憶装置の製造方法について説明する。
図１１〜図１６は、実施例１に係る不揮発性記憶装置及びその製造方法を表す模式工程図である。すなわち、図１１（ａ）〜（ｄ）は最初の工程に対応し、図１１（ｅ）〜（ｈ）は、図１１（ａ）〜（ｄ）の工程に続く工程に対応し、図１２（ａ）〜（ｄ）は、図１１（ｅ）〜（ｈ）に続く工程に対応し、図１２（ｅ）〜（ｈ）は、図１２（ａ）〜（ｄ）に続く工程に対応し、図１３は、図１２（ｅ）〜（ｈ）に続く工程に対応する。そして、図１４〜図１６は、それより一つ前の図面番号の図が例示している工程に続く工程に対応する。図１１〜図１６において、（ａ）及び（ｅ）は、ワード線ＷＬ方向から見た模式工程断面図であり、（ｂ）及び（ｆ）は、ビット線ＢＬ方向から見た模式工程断面図である。また、（ｃ）、（ｄ）、（ｇ）、及び（ｈ）は、それぞれ（ａ）、（ｂ）、（ｅ）、及び（ｆ）に対応する模式工程平面図である。 Hereinafter, a method for manufacturing the nonvolatile memory device will be described.
11 to 16 are schematic process diagrams illustrating the nonvolatile memory device and the manufacturing method thereof according to the first embodiment. That is, FIGS. 11A to 11D correspond to the first step, and FIGS. 11E to 11H correspond to the steps following the steps of FIGS. 11A to 11D. (A)-(d) respond | corresponds to the process following FIG.11 (e)-(h), FIG.12 (e)-(h) respond | corresponds to the process following FIG.12 (a)-(d). FIG. 13 corresponds to the process following FIGS. 12 (e) to 12 (h). 14 to 16 correspond to processes following the process illustrated by the figure with the previous drawing number. In FIGS. 11 to 16, (a) and (e) are schematic process cross-sectional views viewed from the word line WL direction, and (b) and (f) are schematic process cross-sectional views viewed from the bit line BL direction. It is. (C), (d), (g), and (h) are schematic process plan views corresponding to (a), (b), (e), and (f), respectively.

まず、図１１（ａ）〜（ｄ）に表したように、半導体基板１０１の上（主面上）に、抵抗変化型メモリの周辺回路となるトランジスタ１０２、ＳＴＩ（Shallow Trench Isolation）１０３、記録部４層分に係るワード線ＷＬ／ビット線ＢＬと接続することになる基板コンタクトプラグ（層間接続体）（基板上に設けられたコンタクトプラグ）１０４、１０５、１０６、Ｍ０配線（ソース配線）１０７、及びＭ１配線（ビット配線）１０８を、公知の半導体製造技術によって形成する。特に、基板コンタクトプラグ１０４、１０５、１０６は、後述のビット線及びワード線との一括接続ができるように、図１１（ｃ）及び（ｄ）に表したような配置であらかじめ形成しておく。その後、各構成要素間に存在する空間に層間絶縁膜１０９を埋め込んだ後、加工体を平坦化する。   First, as shown in FIGS. 11A to 11D, on the semiconductor substrate 101 (on the main surface), a transistor 102, a STI (Shallow Trench Isolation) 103, which is a peripheral circuit of the resistance change memory, a recording Substrate contact plugs (interlayer connectors) (contact plugs provided on the substrate) 104, 105, 106, M0 wiring (source wiring) 107 to be connected to the word lines WL / bit lines BL corresponding to the four layers And M1 wiring (bit wiring) 108 are formed by a known semiconductor manufacturing technique. In particular, the substrate contact plugs 104, 105, and 106 are formed in advance in an arrangement as shown in FIGS. 11C and 11D so that they can be collectively connected to bit lines and word lines described later. Thereafter, the interlayer insulating film 109 is embedded in the space existing between the constituent elements, and then the processed body is flattened.

次に、図１１（ｅ）〜（ｈ）に表したように、メモリ素子の１段目のワード線ＷＬとなるタングステン膜１１０、抵抗変化素子となるＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）積層膜１１１、ｐｉｎダイオードとなるｎ型半導体／真性（intrinsic）半導体／ｐ型半導体積層膜１１２、及びＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）ストッパーのタングステン膜１１３を形成する。   Next, as shown in FIGS. 11E to 11H, the tungsten film 110 that becomes the first word line WL of the memory element, and the MIM (Metal-Insulator-Metal: metal-insulation) that becomes the resistance change element. (Body-metal) laminated film 111, n-type semiconductor / intrinsic semiconductor / p-type semiconductor laminated film 112 to be a pin diode, and tungsten film 113 as a CMP (Chemical Mechanical Polishing) stopper.

次に、図１２（ａ）〜（ｄ）に表したように、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１１４を埋め込み、公知のＣＭＰ技術で平坦化する。   Next, as shown in FIGS. 12A to 12D, the stacked film is subjected to patterning by a known lithography technique and reactive ion etching technique. Thereafter, an interlayer insulating film 114 is embedded in the space generated by the etching and planarized by a known CMP technique.

ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ（「Ｆ」は設計ルール）離した位置に配置する。   Here, the connection portion EW of each word line WL is arranged at a position opposite to the adjacent word line WL on the main surface on the main surface with respect to the wiring center axis AW of each word line WL. For example, the central axis of the connecting portion EW is arranged at a position that is 1/2 F (“F” is a design rule) away from the wiring central axis AW on the main surface.

また、ワード線ＷＬｊの接続部ＥＷｊと、主面上でワード線ＷＬｊに隣接するワード線ＷＬ（ｊ±１）の接続部ＥＷ（ｊ±１）とは、記録部５００の位置を基準としてワード線ＷＬの配線延在方向において互いに逆方向の位置に配置する。すなわち、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。   Further, the connection part EWj of the word line WLj and the connection part EW (j ± 1) of the word line WL (j ± 1) adjacent to the word line WLj on the main surface are based on the position of the recording unit 500. The lines WL are arranged at positions opposite to each other in the wiring extending direction. That is, the connection portions EW are staggered on both ends of the word lines WL in the vertical direction on the main surface and on the main surface.

次に、図１２（ｅ）〜（ｈ）に表したように、１段目のビット線ＢＬとなるタングステン膜１１５、ｐｉｎダイオードとなるｐ型半導体／真性半導体／ｎ型半導体積層膜１１６、ＭＩＭ積層膜１１７、及びＣＭＰストッパーのタングステン膜１１８を形成する。   Next, as shown in FIGS. 12E to 12H, the tungsten film 115 serving as the first-stage bit line BL, the p-type semiconductor / intrinsic semiconductor / n-type semiconductor multilayer film 116 serving as the pin diode, and the MIM. A laminated film 117 and a tungsten film 118 as a CMP stopper are formed.

次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１１９を埋め込み、公知のＣＭＰ技術で平坦化する。   Next, the laminated film is patterned at once by a known lithography technique and reactive ion etching technique. Thereafter, an interlayer insulating film 119 is embedded in the space generated by the etching, and is flattened by a known CMP technique.

ここで、各ビット線ＢＬの接続部ＥＢは、主面上で隣接するビット線ＢＬに対し、主面上で各ビット線ＢＬの配線中心軸ＡＢを基準として逆方向の位置に配置する。例えば、接続部ＥＢの中心軸を、主面上で配線中心軸ＡＢから１／２Ｆ離した位置に配置する。また、接続部ＥＢは、主面上で、主面上配線垂直方向にビット線ＢＬの両端で千鳥配置する。   Here, the connection portion EB of each bit line BL is arranged at a position opposite to the bit line BL adjacent on the main surface on the main surface with respect to the wiring center axis AB of each bit line BL. For example, the central axis of the connecting portion EB is disposed at a position that is 1 / 2F away from the wiring central axis AB on the main surface. The connection portions EB are staggered on both ends of the bit line BL in the vertical direction on the main surface and on the main surface.

次に、図１３（ａ）〜（ｄ）に表したように、２段目のワード線ＷＬとなるタングステン膜１２０、ＭＩＭ積層膜１２１、ｎ型半導体／真性半導体／ｐ型半導体積層膜１２２、及びＣＭＰストッパーのタングステン膜１２３を形成する。   Next, as shown in FIGS. 13A to 13D, the tungsten film 120, the MIM stacked film 121, the n-type semiconductor / intrinsic semiconductor / p-type semiconductor stacked film 122 to be the second-stage word line WL, Then, a tungsten film 123 as a CMP stopper is formed.

次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１２４を埋め込み、公知のＣＭＰ技術で平坦化する。   Next, the laminated film is patterned at once by a known lithography technique and reactive ion etching technique. Thereafter, an interlayer insulating film 124 is embedded in the space generated by the etching and planarized by a known CMP technique.

ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬ及び上下方向に隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ離した位置に配置する。   Here, the connection part EW of each word line WL is based on the wiring center axis AW of each word line WL on the main surface with respect to the word line WL adjacent on the main surface and the word line WL adjacent in the vertical direction. Place it in the opposite direction. For example, the central axis of the connection part EW is arranged at a position that is 1 / 2F away from the wiring central axis AW on the main surface.

また、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。また、接続部ＥＷは、上下方向に隣接するワード線ＷＬの接続部ＥＷと、配線延在方向で同じ側の端部に設けられる。   Further, the connection portions EW are staggered on both ends of the word lines WL in the vertical direction on the main surface and on the main surface. Further, the connection part EW is provided at the end part on the same side as the connection part EW of the word lines WL adjacent in the vertical direction in the wiring extending direction.

次に、図１４（ａ）〜（ｄ）に表したように、２段目のビット線ＢＬとなるタングステン膜１２５、ｐ型半導体／真性半導体／ｎ型半導体積層膜１２６、ＭＩＭ積層膜１２７、及びＣＭＰストッパーのタングステン膜１２８を形成する。   Next, as shown in FIGS. 14A to 14D, the tungsten film 125, the p-type semiconductor / intrinsic semiconductor / n-type semiconductor multilayer film 126, the MIM multilayer film 127, and the second-stage bit line BL, Then, a tungsten film 128 as a CMP stopper is formed.

次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１２９を埋め込み、公知のＣＭＰ技術で平坦化する。   Next, the laminated film is patterned at once by a known lithography technique and reactive ion etching technique. Thereafter, an interlayer insulating film 129 is embedded in the space generated by etching, and planarized by a known CMP technique.

ここで、各ビット線ＢＬの接続部ＥＢは、主面上で隣接するビット線ＢＬ及び上下方向に隣接するビット線ＢＬに対し、主面上で各ビット線ＢＬの配線中心軸ＡＢを基準として逆方向の位置に配置する。例えば、接続部ＥＢの中心軸を、主面上で配線中心軸ＡＢから１／２Ｆ離した位置に配置する。具体例１の４層型不揮発性記憶装置２をｎ層（ただし、「ｎ」は１以上の整数）積み上げる場合には、主面上で同じ位置に中心軸を有する複数のビット線ＢＬについて、（２ｎ−１）段目のビット線ＢＬの接続部Ｅと、２ｎ段目のビット線ＢＬの接続部Ｅとは、主面上で当該ビット線ＢＬの配線中心軸Ａを基準として逆方向の位置に配置する。   Here, the connection part EB of each bit line BL is based on the wiring center axis AB of each bit line BL on the main surface with respect to the bit line BL adjacent on the main surface and the bit line BL adjacent in the vertical direction. Place it in the opposite direction. For example, the central axis of the connecting portion EB is disposed at a position that is 1 / 2F away from the wiring central axis AB on the main surface. When stacking n layers (where “n” is an integer equal to or greater than 1) of the four-layer nonvolatile memory device 2 of the first specific example, a plurality of bit lines BL having a central axis at the same position on the main surface The connection part E of the (2n-1) -th bit line BL and the connection part E of the 2n-th bit line BL are in opposite directions on the main surface with respect to the wiring center axis A of the bit line BL. Place in position.

また、接続部ＥＢは、主面上で、主面上配線垂直方向にビット線ＢＬの両端で千鳥配置する。また、接続部ＥＢは、上下方向に隣接するビット線ＢＬの接続部ＥＢと、配線延在方向で同じ側の端部に設けられる。   The connection portions EB are staggered on both ends of the bit line BL in the vertical direction on the main surface and on the main surface. Further, the connection portion EB is provided at the end portion on the same side as the connection portion EB of the bit line BL adjacent in the vertical direction in the wiring extending direction.

次に、図１５（ａ）〜（ｄ）に表したように、３段目のワード線ＷＬとなるタングステン膜１３０を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。   Next, as shown in FIGS. 15A to 15D, a tungsten film 130 to be the third-stage word line WL is formed, and patterning is performed collectively by a known lithography technique and reactive ion etching technique. To do.

ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬ及び上下方向に隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ離した位置に配置する。具体例１の４層型不揮発性記憶装置２をｎ層積み上げる場合には、主面上で同じ位置に中心軸を有する複数のワード線ＷＬについて、（３ｎ−２）段目及び３ｎ段目のワード線ＷＬの接続部Ｅと、（３ｎ−１）段目のワード線ＷＬの接続部Ｅとは、主面上で当該ワード線ＷＬの配線中心軸Ａを基準として逆方向の位置に配置する。   Here, the connection part EW of each word line WL is based on the wiring center axis AW of each word line WL on the main surface with respect to the word line WL adjacent on the main surface and the word line WL adjacent in the vertical direction. Place it in the opposite direction. For example, the central axis of the connection part EW is arranged at a position that is 1 / 2F away from the wiring central axis AW on the main surface. When n layers of the four-layer nonvolatile memory device 2 of Example 1 are stacked, the (3n−2) -th and 3n-th stages of the plurality of word lines WL having the central axis at the same position on the main surface The connection part E of the word line WL and the connection part E of the (3n−1) -th word line WL are arranged on the main surface at positions opposite to each other with respect to the wiring center axis A of the word line WL. .

また、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。また、接続部ＥＷは、上下方向に隣接するワード線ＷＬの接続部ＥＷと、配線延在方向で同じ側の端部に設けられる。
その後、一括加工された前記積層膜間に層間絶縁膜１３１を埋め込む。 Further, the connection portions EW are staggered on both ends of the word lines WL in the vertical direction on the main surface and on the main surface. Further, the connection part EW is provided at the end part on the same side as the connection part EW of the word lines WL adjacent in the vertical direction in the wiring extending direction.
Thereafter, an interlayer insulating film 131 is embedded between the laminated films that have been collectively processed.

次に、図１６（ａ）〜（ｄ）に表したように、公知のリソグラフィ技術及び反応性イオンエッチング技術により、各ワード線ＷＬ／ビット線ＢＬと、基板コンタクトプラグ１０６とに連通するコンタクトホールを、１層目から４層目の単位メモリ層に至るまでの深さで貫設する。多層積層型不揮発性記憶装置の場合は、各層の各ワード線ＷＬ／ビット線ＢＬと、基板コンタクトプラグ１０６とに連通するコンタクトホールを、当該層の各層の単位メモリ層の全てを通じて貫設する。この場合、ｎ層目のコンタクトホールは、適宜下の層（（ｎ−１）層目や（ｎ−２）層目など）に設けられたコンタクトプラグを介して、ｎ層目の各ワード線ＷＬ／ビット線ＢＬと基板コンタクトプラグ１０６とに連通する構成にしてもよい。
その後、コンタクトホールに導電体材料を充填して平坦化する。これにより、周辺回路と各ワード線ＷＬ／ビット線ＢＬとを接続するコンタクトプラグ１３２が形成される。なお、本実施例では、具体例２に関して前述したように、隣接するコンタクトプラグＣ間の距離を良好に確保するとともに、コンタクトプラグＣと配線Ｌとの間で広いコンタクト面積を確保するため、コンタクトプラグＣは主面上で主面上配線垂直方向に配線Ｌの片側端で千鳥配置させている。 Next, as shown in FIGS. 16A to 16D, contact holes that communicate with each word line WL / bit line BL and the substrate contact plug 106 by a known lithography technique and reactive ion etching technique. Are provided at a depth from the first layer to the fourth unit memory layer. In the case of a multilayer stacked nonvolatile memory device, a contact hole communicating with each word line WL / bit line BL of each layer and the substrate contact plug 106 is provided through all unit memory layers of each layer. In this case, the nth layer contact hole is connected to each word line of the nth layer via a contact plug provided in a lower layer (such as the (n-1) th layer or the (n-2) th layer). The WL / bit line BL and the substrate contact plug 106 may communicate with each other.
Thereafter, the contact hole is filled with a conductor material and planarized. As a result, contact plugs 132 that connect the peripheral circuits and the respective word lines WL / bit lines BL are formed. In the present embodiment, as described above with reference to the specific example 2, the distance between the adjacent contact plugs C is ensured well, and a large contact area is ensured between the contact plugs C and the wirings L. The plug C is staggered at one end of the wiring L in the direction perpendicular to the wiring on the main surface on the main surface.

以上の工程により、本実施形態（具体例１または具体例２）に係る不揮発性記憶装置２が作製される。   Through the above steps, the nonvolatile memory device 2 according to this embodiment (specific example 1 or specific example 2) is manufactured.

なお、本実施例では、コンタクトプラグＣとワード線ＷＬ／ビット線ＢＬとの接続は、主に接続部Ｅの側面で行っている。微細化されたメモリの場合、合わせずれを考慮すると、接続部Ｅの側面で接続する方がコンタクト面積を安定して確保することができる。また、コンタクトプラグＣの幅をＦ以上にとることが可能である。これらから、容易に十分なコンタクト面積を確保することができる。   In this embodiment, the connection between the contact plug C and the word line WL / bit line BL is mainly performed on the side surface of the connection portion E. In the case of a miniaturized memory, in consideration of misalignment, it is possible to stably secure the contact area by connecting the side surface of the connection portion E. Further, the width of the contact plug C can be set to F or more. Thus, a sufficient contact area can be easily secured.

また、本実施例に用いる抵抗変化素子のＭＩＭ（金属−絶縁体−金属）積層膜について、この絶縁体層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも一つを含むことができる。 In addition, regarding the MIM (metal-insulator-metal) laminated film of the resistance change element used in this embodiment, the insulator layer can include any material whose resistance state changes depending on the voltage applied to both ends. . For example, NbO x, Cr-doped SrTiO 3-x, Pr x Ca y MnO z, ZrO x, NiO x, Ti -doped NiO x film, ZnO x, TiO x, TiO x N y, CuO x, GdO x, CuTe x , HfO x , ZnMn x O y , ZnFe x O y , chalcogenide-based GST (Ge x Sb y Te z ) whose resistance state changes due to Joule heat generated by the voltage applied to both ends, N doped with GST doped GST, O doped GST, Ge x Sb y, it may include at least one selected from the group consisting of In x Ge y Te z, and the like.

また、電極材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。   Moreover, about an electrode material, the material which reacts with the said resistance change material and does not impair variable resistance can be used. Specifically, for example, tungsten nitride, titanium nitride, titanium aluminum nitride, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium, platinum rhodium, Examples include iridium.

また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。 As the diode material, a semiconductor such as silicon or germanium, or a metal oxide semiconductor such as NiO, TiO, CuO, or InZnO can be used in combination.
Moreover, in the above, the film thickness of each film | membrane is an example and various deformation | transformation are possible.

次に、本実施例の効果のうち、工程数に係る効果について説明する。
図１７は、実施例１と対比される比較例２に係る不揮発性記憶装置の構成を例示する模式断面図である。図１７において、（ａ）はワード線ＷＬ方向から見た模式断面図であり、（ｂ）はビット線ＢＬ方向から見た模式断面図である。図１７に表したように、比較例２の不揮発性記憶装置では、１層の単位メモリ層ごとにコンタクトプラグＣが形成されている。 Next, effects related to the number of steps among the effects of the present embodiment will be described.
FIG. 17 is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory device according to the second comparative example compared with the first example. 17A is a schematic cross-sectional view viewed from the word line WL direction, and FIG. 17B is a schematic cross-sectional view viewed from the bit line BL direction. As shown in FIG. 17, in the nonvolatile memory device of Comparative Example 2, a contact plug C is formed for each unit memory layer.

表１は、図１６に例示した実施例１に係る不揮発性記憶装置の構造と、図１７に例示した比較例２に係る不揮発性記憶装置の構造との場合での、工程数の比較を表した表である。

Figure 2009283514

表１から、実施例１では、比較例２に比べてコンタクトプラグＣに係るリソグラフィ工程が削減されることがわかる。このように、本実施形態の構造と製造方法とを採用することにより、積層された高集積度の抵抗変化型メモリに係る工程が大幅に削減される。 Table 1 shows a comparison of the number of steps in the case of the structure of the nonvolatile memory device according to Example 1 illustrated in FIG. 16 and the structure of the nonvolatile memory device according to Comparative Example 2 illustrated in FIG. It is a table.

Figure 2009283514
From Table 1, it can be seen that in Example 1, the lithography process related to the contact plug C is reduced as compared with Comparative Example 2. As described above, by adopting the structure and the manufacturing method of the present embodiment, the steps relating to the stacked highly variable resistance memory are greatly reduced.

このように、本実施形態の構造によれば、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。   As described above, according to the structure of the present embodiment, a stacked highly variable resistance memory can be manufactured with a small number of steps, and thus a more highly integrated variable resistance memory is provided. It becomes possible.

（実施例２）
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例２）について、図１８〜図２３を参照しつつ説明する。 (Example 2)
Next, another example (Example 2) of the nonvolatile memory device according to this embodiment will be described with reference to FIGS.

本実施例に係る不揮発性記憶装置は、具体例３に関して前述した、記録部５００がさらに多層化された抵抗変化型の不揮発性記憶装置２である。具体的には、具体例１または具体例２に係る４層型の不揮発性記憶装置２をさらに１層積み上げてなる２層積層型不揮発性記憶装置２である。各層において、上下方向に隣接する記録部５００の間でワード線ＷＬ及びビット線ＢＬは上下方向において交互に共有されており、上下方向の両端にはワード線ＷＬが存在する。すなわち、記録部５００は８層積層される。記録部５００は、制御ダイオード５０２（整流素子）と可変抵抗素子５０４（記録層）とを有する。ただし、図１や図９等では、煩雑さを避けるために主面内においてワード線ＷＬ及びビット線ＢＬがそれぞれ３本の場合について表したが、本実施例では、図１８等において、さらに多数の配線Ｌを有する不揮発性記憶装置２を表した。   The nonvolatile memory device according to this example is the variable resistance nonvolatile memory device 2 described above regarding the specific example 3 in which the recording unit 500 is further multilayered. Specifically, it is a two-layer stacked nonvolatile memory device 2 obtained by further stacking one layer of the four-layer nonvolatile memory device 2 according to the first specific example or the second specific example. In each layer, the word lines WL and the bit lines BL are alternately shared in the vertical direction between the recording units 500 adjacent in the vertical direction, and the word lines WL exist at both ends in the vertical direction. That is, the recording unit 500 is laminated in eight layers. The recording unit 500 includes a control diode 502 (rectifier element) and a variable resistance element 504 (recording layer). However, in FIG. 1 and FIG. 9 and the like, the case where there are three word lines WL and three bit lines BL in the main surface is shown in order to avoid complexity, but in this embodiment, a larger number of FIG. The nonvolatile memory device 2 having the wiring L is shown.

以下、この不揮発性記憶装置の製造方法について説明する。
図１８〜図２２は、実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。図１８〜図２２において、（ａ）は、ワード線ＷＬ方向から見た模式工程断面図であり、（ｂ）は、ビット線ＢＬ方向から見た模式工程断面図である。また、（ｃ）及び（ｄ）は、それぞれ（ａ）及び（ｂ）に対応する模式工程平面図である。 Hereinafter, a method for manufacturing the nonvolatile memory device will be described.
18 to 22 are schematic process diagrams illustrating the configuration of the nonvolatile memory device and the manufacturing method thereof according to the second embodiment. 18A to 22A are schematic process cross-sectional views seen from the word line WL direction, and FIG. 18B are schematic process cross-sectional views seen from the bit line BL direction. Moreover, (c) and (d) are schematic process plan views corresponding to (a) and (b), respectively.

４層型の不揮発性記憶装置２を複数層積み上げて記録部５００を４ｎ層積層する場合の製造方法については、基本的に実施例１に関して前述した４層積層の手順を繰り返せばよい。
まず、図１８（ａ）〜（ｄ）に表したように、半導体基板２０１の上（主面上）に、抵抗変化型メモリの周辺回路となるトランジスタ２０２、ＳＴＩ２０３、記録部４層分に係るワード線ＷＬ／ビット線ＢＬと接続することになる基板コンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、Ｍ１配線２０８を、公知の半導体製造技術によって形成する。特に、基板コンタクトプラグ２０４、２０５、２０６は、後述のビット線及びワード線との一括接続ができるように、図１８（ｃ）及び（ｄ）に表したような配置であらかじめ形成しておく。 Regarding the manufacturing method in the case where a plurality of four-layer type nonvolatile memory devices 2 are stacked and four recording layers 500 are stacked, basically, the four-layer stacking procedure described above with reference to the first embodiment may be repeated.
First, as shown in FIGS. 18A to 18D, on the semiconductor substrate 201 (on the main surface), the transistor 202, the STI 203, and the recording unit corresponding to the four layers of the resistance change memory are provided. Substrate contact plugs 204, 205, 206, M0 wiring 207, and M1 wiring 208 to be connected to word line WL / bit line BL are formed by a known semiconductor manufacturing technique. In particular, the substrate contact plugs 204, 205, and 206 are formed in advance in an arrangement as shown in FIGS. 18C and 18D so that they can be collectively connected to bit lines and word lines described later.

ここで、図１８（ｃ）に表したように、ビット線ＢＬに接続する基板コンタクトプラグについては、１層目から４層目の単位メモリ層（１層目の不揮発性記憶装置）に係るビット線ＢＬに接続する基板コンタクトプラグを形成するとともに、さらにビット線ＢＬ方向外側に、５層目から８層目の単位メモリ層（２層目の不揮発性記憶装置）に係るビット線ＢＬに接続する基板コンタクトプラグを形成しておく。
その後、各構成要素間に存在する空間に層間絶縁膜２０９を埋め込んだ後、加工体を平坦化する。 Here, as shown in FIG. 18C, for the substrate contact plug connected to the bit line BL, the bit related to the first to fourth unit memory layers (first nonvolatile memory device) A substrate contact plug connected to the line BL is formed, and further connected to the bit line BL related to the fifth to eighth unit memory layers (second-layer nonvolatile memory device) on the outer side in the bit line BL direction. A substrate contact plug is formed.
Thereafter, the interlayer insulating film 209 is embedded in the space existing between the components, and the processed body is flattened.

次に、図１９（ａ）〜（ｄ）に表したように、実施例１と同様の手順でワード線２１０〜２１２、ビット線２１３、２１４、抵抗変化素子となるＭＩＭ積層膜２１５〜２１８、ｐｉｎダイオードとなるｎ型半導体／真性半導体／ｐ型半導体積層膜２１９、２２０、ｐ型半導体／真性半導体／ｎ型半導体積層膜２２１、２２２、及び層間絶縁膜２２３〜２２７を形成する。   Next, as shown in FIGS. 19A to 19D, the word lines 210 to 212, the bit lines 213 and 214, and the MIM stacked films 215 to 218 that become resistance change elements in the same procedure as in the first embodiment. N-type semiconductor / intrinsic semiconductor / p-type semiconductor multilayer films 219 and 220, p-type semiconductor / intrinsic semiconductor / n-type semiconductor multilayer films 221 and 222, and interlayer insulating films 223 to 227 to be pin diodes are formed.

次に、図２０（ａ）〜（ｄ）に表したように、実施例１と同様の手順で、ワード線２１０〜２１２／ビット線２１３、２１４と接続し、基板コンタクトプラグ２０６に連通するコンタクトプラグ２２８を、公知のリソグラフィ技術、反応性イオンエッチング技術、及び金属膜のＡＬＤ（Atomic Layer Deposition：原子層堆積法）技術を用いて形成する。   Next, as shown in FIGS. 20A to 20D, contacts connected to the word lines 210 to 212 / bit lines 213 and 214 and communicated with the substrate contact plug 206 in the same procedure as in the first embodiment. The plug 228 is formed using a known lithography technique, reactive ion etching technique, and metal film ALD (Atomic Layer Deposition) technique.

ここで、図２０（ｃ）に表したように、５層目から８層目の単位メモリ層に係るビット線ＢＬに接続するコンタクトプラグ２２８もあらかじめ形成しておく。   Here, as shown in FIG. 20C, contact plugs 228 connected to the bit lines BL in the fifth to eighth unit memory layers are also formed in advance.

次に、図２１（ａ）〜（ｄ）に表したように、加工体の上面に層間絶縁膜２２９を形成する。その後、１層目から４層目の単位メモリ層までと手順と同様の手順で、ワード線２３０〜２３２、ビット線２３３、２３４、抵抗変化素子となるＭＩＭ積層膜２３５〜２３８、ｐｉｎダイオードとなるｎ型半導体／真性半導体／ｐ型半導体積層膜２３９、２４０、ｐ型半導体／真性半導体／ｎ型半導体積層膜２４１、２４２、及び層間絶縁膜２４３〜２４７を形成する。   Next, as shown in FIGS. 21A to 21D, an interlayer insulating film 229 is formed on the upper surface of the processed body. Thereafter, the word lines 230 to 232, the bit lines 233 and 234, the MIM stacked films 235 to 238 serving as resistance change elements, and the pin diode are formed in the same procedure as the procedure from the first layer to the fourth unit memory layer. N-type semiconductor / intrinsic semiconductor / p-type semiconductor multilayer films 239 and 240, p-type semiconductor / intrinsic semiconductor / n-type semiconductor multilayer films 241 and 242 and interlayer insulating films 243 to 247 are formed.

この時、ワード線は最初の４層分の 単位メモリ層（１層目の不揮発性記憶装置）と同様の形状に形成されるが、ビット線の接続部Ｅは最初の４層分（１層の単位メモリ層）よりもセルの外側に位置して形成される。このように、ワード線は１層目と２層目の単位メモリ層とで同様の形状とし、ビット線は１層目と２層目の単位メモリ層で異なる（２層目の単位メモリ層では、接続部Ｅがセルの外側に引き出されている）形状としたのは、シェアードワード線／ビット線構造の抵抗変化型メモリでは、ワード線は比較的共有することが可能であるが、ビット線は独立に周辺回路に接続する必要があるためである。   At this time, the word line is formed in the same shape as the unit memory layer (first nonvolatile memory device) for the first four layers, but the bit line connection portion E corresponds to the first four layers (one layer). The unit memory layer is formed outside the cell. In this way, the word line has the same shape in the first and second unit memory layers, and the bit line differs between the first and second unit memory layers (in the second unit memory layer). In the resistance change type memory having the shared word line / bit line structure, the word line can be relatively shared. This is because it is necessary to connect to the peripheral circuit independently.

次に、図２２（ａ）〜（ｄ）に表したように、実施例１と同様の手順で、ワード線２３０〜２３２／ビット線２３３、２３４と接続し、基板コンタクトプラグ２０６に連通するコンタクトプラグ２４８を、公知のリソグラフィ技術、反応性イオンエッチング技術、及び金属膜のＡＬＤ技術を用いて形成する。
このようにして、８層積層型の抵抗変化型メモリにおいて、ワード線／ビット線と周辺回路との接続が完了する。
以上の工程により、本実施形態に係る８層型の不揮発性記憶装置２が作製される。 Next, as shown in FIGS. 22A to 22D, contacts connected to the word lines 230 to 232 / bit lines 233 and 234 and communicated with the substrate contact plug 206 in the same procedure as in the first embodiment. The plug 248 is formed using a known lithography technique, reactive ion etching technique, and metal film ALD technique.
In this manner, the connection between the word line / bit line and the peripheral circuit is completed in the 8-layer stacked resistance change memory.
Through the above steps, the eight-layer nonvolatile memory device 2 according to this embodiment is manufactured.

なお、本実施例に用いるＭＩＭ（金属−絶縁体−金属）積層膜について、この絶縁体層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも一つを含むことができる。 In addition, about the MIM (metal-insulator-metal) laminated film used for a present Example, this insulator layer can contain the arbitrary substances from which the resistance state changes with the voltages applied to both ends. For example, NbO x, Cr-doped SrTiO 3-x, Pr x Ca y MnO z, ZrO x, NiO x, Ti -doped NiO x film, ZnO x, TiO x, TiO x N y, CuO x, GdO x, CuTe x , HfO x , ZnMn x O y , ZnFe x O y , chalcogenide-based GST that changes its resistance state due to Joule heat generated by the voltage applied to both ends, N-doped GST doped with GST, O-doped GST, Ge It may include at least one selected from the group consisting of x Sb y , In x Ge y Te z, and the like.

また、電極材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。   Moreover, about an electrode material, the material which reacts with the said resistance change material and does not impair variable resistance can be used. Specifically, for example, tungsten nitride, titanium nitride, titanium aluminum nitride, tantalum nitride, titanium nitride silicide, tantalum carbide, titanium silicide, tungsten silicide, cobalt silicide, nickel silicide, nickel platinum silicide, platinum, ruthenium, platinum rhodium, Examples include iridium.

また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
なお、上記において、各膜の膜厚は一例であり、種々の変形が可能である。 As the diode material, a semiconductor such as silicon or germanium, or a metal oxide semiconductor such as NiO, TiO, CuO, or InZnO can be used in combination.
In the above, the film thickness of each film is an example, and various modifications are possible.

次に、本実施例の効果のうち、工程数に係る効果について説明する。
図２３は、実施例２と対比される比較例３に係る不揮発性記憶装置の構成を例示する模式断面図である。図２３において、（ａ）はワード線ＷＬ方向から見た模式断面図であり、（ｂ）はビット線ＢＬ方向から見た模式断面図である。図２３に表したように、比較例３の不揮発性記憶装置では、単位メモリ層ごとにコンタクトプラグＣが形成されている。 Next, effects related to the number of steps among the effects of the present embodiment will be described.
FIG. 23 is a schematic cross-sectional view illustrating the configuration of a nonvolatile memory device according to Comparative Example 3 compared with Example 2. 23A is a schematic cross-sectional view viewed from the word line WL direction, and FIG. 23B is a schematic cross-sectional view viewed from the bit line BL direction. As shown in FIG. 23, in the nonvolatile memory device of Comparative Example 3, a contact plug C is formed for each unit memory layer.

表２は、図２３に例示した実施例２に係る不揮発性記憶装置の構造と、図２３に例示した比較例３に係る不揮発性記憶装置の構造との場合での、工程数の比較を表した表である。

Figure 2009283514

表２から、実施例２では、比較例３に比べてコンタクトプラグＣに係るリソグラフィ工程が削減されることがわかる。このように、本実施形態の構造と製造方法とを採用することにより、積層された高集積度の抵抗変化型メモリに係る工程が大幅に削減される。 Table 2 shows a comparison of the number of steps in the case of the structure of the nonvolatile memory device according to Example 2 illustrated in FIG. 23 and the structure of the nonvolatile memory device according to Comparative Example 3 illustrated in FIG. It is a table.

Figure 2009283514
From Table 2, it can be seen that in Example 2, the lithography process related to the contact plug C is reduced as compared with Comparative Example 3. As described above, by adopting the structure and the manufacturing method of the present embodiment, the steps relating to the stacked highly variable resistance memory are greatly reduced.

このように、本実施形態の構造によれば、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。   As described above, according to the structure of the present embodiment, a stacked highly variable resistance memory can be manufactured with a small number of steps, and thus a more highly integrated variable resistance memory is provided. It becomes possible.

以上説明したように、本実施形態によれば、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となる。このため、コンタクトプラグＣに係る工程数が低減される。これにより、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。   As described above, according to the present embodiment, since the connection portion E has the non-overlapping region N, the contact plug that is not shared between the same type of wiring L (word line WL or bit line BL) adjacent in the vertical direction. C can be attached collectively (simultaneously) across a plurality of unit memory layers. For this reason, the number of processes related to the contact plug C is reduced. As a result, in the multilayer nonvolatile memory device, it is easy to attach the contact plug C, and the number of electrical connection points is reduced, so that a favorable electrical connection can be obtained.

また、接続部Ｅ及びコンタクトプラグＣの主面上における配置方法や形状を適宜選択することにより、主面内の集積度を適切に確保しつつ、隣接するコンタクトプラグＣ間の距離を良好に確保したり、コンタクトプラグＣと配線Ｌとの接触面積を大きくすることができる。これにより、さらに良好な電気接続が確保される。また、各段における接続部Ｅの形状を適宜選択することにより、さらに多層化された不揮発性記憶装置を比較的容易に作製することができる。   In addition, by appropriately selecting the arrangement method and shape of the connection portion E and the contact plug C on the main surface, the distance between the adjacent contact plugs C can be secured satisfactorily while ensuring the degree of integration within the main surface. The contact area between the contact plug C and the wiring L can be increased. This ensures a better electrical connection. Further, by appropriately selecting the shape of the connection portion E at each stage, a multilayered nonvolatile memory device can be manufactured relatively easily.

このように、本実施形態によれば、高集積で良好な電気接続を有する不揮発性記憶装置を、比較的容易な加工で作製することができる。   As described above, according to the present embodiment, a nonvolatile memory device having high integration and good electrical connection can be manufactured by relatively easy processing.

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. In other words, those specific examples that have been appropriately modified by those skilled in the art are also included in the scope of the present invention as long as they have the characteristics of the present invention. For example, the elements included in each of the specific examples described above and their arrangement, materials, conditions, shapes, sizes, and the like are not limited to those illustrated, but can be changed as appropriate.
Moreover, each element with which each embodiment mentioned above is provided can be combined as long as technically possible, and the combination of these is also included in the scope of the present invention as long as it includes the features of the present invention.

その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。   In addition, on the basis of the nonvolatile memory device described above as an embodiment of the present invention and a method for manufacturing the same, all nonvolatile memory devices and methods for manufacturing the same that can be implemented by those skilled in the art as appropriate are also included in the present invention. As long as the gist is included, it belongs to the scope of the present invention.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。   In addition, in the category of the idea of the present invention, those skilled in the art can conceive various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

図１（ａ）、（ｂ）は、具体例１に係る不揮発性記憶装置の構成をそれぞれ例示する模式回路図及び模式斜視図である。FIGS. 1A and 1B are a schematic circuit diagram and a schematic perspective view respectively illustrating the configuration of the nonvolatile memory device according to the first specific example. 接続部Ｅの具体例を表す模式図である。5 is a schematic diagram illustrating a specific example of a connection portion E. FIG. 具体例１に係る不揮発性記憶装置の構成を例示する模式平面図である。3 is a schematic plan view illustrating the configuration of a nonvolatile memory device according to a specific example 1. FIG. 図３の方向Ｖから見た、具体例１に係る不揮発性記憶装置の模式側面図である。FIG. 4 is a schematic side view of the nonvolatile memory device according to the first specific example viewed from a direction V in FIG. 3. 具体例１に係る不揮発性記憶装置におけるワード線ＷＬ及びコンタクトプラグＣＷの構成、並びにその形成過程を例示する模式斜視図である。5 is a schematic perspective view illustrating the configuration of word lines WL and contact plugs CW in the nonvolatile memory device according to Specific Example 1, and the formation process thereof; FIG. 記録部５００の構成の一例を表す模式断面図である。3 is a schematic cross-sectional view illustrating an example of a configuration of a recording unit 500. FIG. 本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式図である。It is a schematic diagram which illustrates the structure of the non-volatile memory device 4 which concerns on the comparative example (comparative example 1) contrasted with this embodiment. 具体例２に係る不揮発性記憶装置２の構成を例示する模式平面図である。6 is a schematic plan view illustrating the configuration of a nonvolatile memory device 2 according to a specific example 2. FIG. 具体例３に係る不揮発性記憶装置２の構成を例示する模式平面図である。6 is a schematic plan view illustrating the configuration of a nonvolatile memory device 2 according to a specific example 3. FIG. 図９（ａ）に表した不揮発性記憶装置２を方向Ｖから見た時の模式側面図である。FIG. 10 is a schematic side view of the nonvolatile memory device 2 illustrated in FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of the nonvolatile memory device according to Example 1 and the method for manufacturing the same. FIG. 実施例１と対比される比較例２に係る不揮発性記憶装置の構成を例示する模式断面図である。6 is a schematic cross-sectional view illustrating the configuration of a nonvolatile memory device according to Comparative Example 2 compared with Example 1. FIG. 実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of a nonvolatile memory device according to Example 2 and a method for manufacturing the same. FIG. 実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of a nonvolatile memory device according to Example 2 and a method for manufacturing the same. FIG. 実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of a nonvolatile memory device according to Example 2 and a method for manufacturing the same. FIG. 実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of a nonvolatile memory device according to Example 2 and a method for manufacturing the same. FIG. 実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。6 is a schematic process diagram illustrating the configuration of a nonvolatile memory device according to Example 2 and a method for manufacturing the same. FIG. 実施例２と対比される比較例３に係る不揮発性記憶装置の構成を例示する模式断面図である。6 is a schematic cross-sectional view illustrating the configuration of a nonvolatile memory device according to Comparative Example 3 compared with Example 2. FIG.

符号の説明Explanation of symbols

２、４ 不揮発性記憶装置
１０１ 半導体基板
１０２ トランジスタ
１０３ ＳＴＩ
１０４、１０５、１０６ 基板コンタクトプラグ
１０７ Ｍ０配線
１０８ Ｍ１配線
１０９ 層間絶縁膜
１１０ タングステン膜
１１１ ＭＩＭ積層膜
１１２ ｎ型半導体／真性半導体／ｐ型半導体積層膜
１１３ タングステン膜
１１４ 層間絶縁膜
１１５ タングステン膜
１１６ ｐ型半導体／真性半導体／ｎ型半導体積層膜
１１７ ＭＩＭ積層膜
１１８ タングステン膜
１１９ 層間絶縁膜
１２０ タングステン膜
１２１ ＭＩＭ積層膜
１２２ ｎ型半導体／真性半導体／ｐ型半導体積層膜
１２３ タングステン膜
１２４ 層間絶縁膜
１２５ タングステン膜
１２６ ｐ型半導体／真性半導体／ｎ型半導体積層膜
１２７ ＭＩＭ積層膜
１２８ タングステン膜
１２９ 層間絶縁膜
１３０ タングステン膜
１３１ 層間絶縁膜
１３２ コンタクトプラグ
２０１ 半導体基板
２０２ トランジスタ
２０３ ＳＴＩ
２０４、２０５、２０６ 基板コンタクトプラグ
２０７ Ｍ０配線
２０８ Ｍ１配線
２０９ 層間絶縁膜
２１０、２１１、２１２ ワード線
２１３、２１４ ビット線
２１５、２１６、２１７、２１８ ＭＩＭ積層膜
２１９、２２０ ｎ型半導体／真性半導体／ｐ型半導体積層膜
２２１、２２２ ｐ型半導体／真性半導体／ｎ型半導体積層膜
２２３、２２４、２２５、２２６、２２７ 層間絶縁膜
２２８ コンタクトプラグ
２２９ 層間絶縁膜
２３０、２３１、２３２ ワード線
２３３、２３４ ビット線
２３５、２３６、２３７、２３８ ＭＩＭ積層膜
２３９、２４０ ｎ型半導体／真性半導体／ｐ型半導体積層膜
２４１、２４２ ｐ型半導体／真性半導体／ｎ型半導体積層膜
２４３、２４４、２４５、２４６、２４７ 層間絶縁膜
２４８ コンタクトプラグ
５００ 記録部
５０１ バリア層
５０２ 整流素子（制御ダイオード）
５０３ 電極層
５０４ 記録層（可変抵抗素子）
５０５ 電極層
５０６ ヒータ層
５０７ バリア層
Ａ 配線中心軸
ＢＬ ビット線
Ｃ コンタクトプラグ
Ｅ 接続部
Ｆ 界面
Ｌ 配線
Ｎ 非重複領域
Ｐ 支柱領域
Ｓ 側面
ＷＬ ワード線 2, 4 Nonvolatile memory device 101 Semiconductor substrate 102 Transistor 103 STI
104, 105, 106 Substrate contact plug 107 M0 wiring 108 M1 wiring 109 Interlayer insulating film 110 Tungsten film 111 MIM laminated film 112 N-type semiconductor / intrinsic semiconductor / p-type semiconductor laminated film 113 Tungsten film 114 Interlayer insulating film 115 Tungsten film 116 p Type semiconductor / intrinsic semiconductor / n-type semiconductor laminated film 117 MIM laminated film 118 tungsten film 119 interlayer insulating film 120 tungsten film 121 MIM laminated film 122 n-type semiconductor / intrinsic semiconductor / p-type semiconductor laminated film 123 tungsten film 124 interlayer insulating film 125 Tungsten film 126 P-type semiconductor / intrinsic semiconductor / n-type semiconductor multilayer film 127 MIM multilayer film 128 Tungsten film 129 Interlayer insulating film 130 Tungsten film 131 Interlayer insulating film 132 Contact plug 201 Semiconductor substrate 202 Transistor 203 STI
204, 205, 206 Substrate contact plug 207 M0 wiring 208 M1 wiring 209 Interlayer insulating films 210, 211, 212 Word lines 213, 214 Bit lines 215, 216, 217, 218 MIM stacked films 219, 220 n-type semiconductor / intrinsic semiconductor / p-type semiconductor laminated film 221, 222 p-type semiconductor / intrinsic semiconductor / n-type semiconductor laminated film 223, 224, 225, 226, 227 interlayer insulating film 228 contact plug 229 interlayer insulating film 230, 231, 232 word line 233, 234 bit Lines 235, 236, 237, 238 MIM laminated films 239, 240 n-type semiconductor / intrinsic semiconductor / p-type semiconductor laminated films 241 and 242 p-type semiconductor / intrinsic semiconductor / n-type semiconductor laminated films 243, 244, 245, 246, 247 Interlayer insulating film 248 Contact plug 500 Recording unit 501 barrier layer 502 rectifying element (control diodes)
503 Electrode layer 504 Recording layer (variable resistance element)
505 Electrode layer 506 Heater layer 507 Barrier layer A Wiring center axis BL Bit line C Contact plug E Connection part F Interface L Wiring N Non-overlapping area P Supporting area S Side surface WL Word line

Claims (5)

複数の単位メモリ層を積み重ねた不揮発性記憶装置であって、
前記単位メモリ層のそれぞれは、
第１の方向に延在する第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２配線と、
前記第１の配線と第２の配線との間に設けられた記録層と、
を有し、
前記複数の単位メモリ層のいずれかが有する前記第１及び前記第２配線のいずれかの配線は、前記複数の単位メモリ層の他のいずれかが有する前記第１及び第２配線のうちで前記いずれかの配線と平行な方向に延在する配線よりも、前記第１及び前記第２の方向を含む第１面の面内において前記いずれかの配線の延在方向に対して非平行な第３の方向に突出し、前記第１面に対して非平行な方向に延在する層間接続体に接続された接続部を有することを特徴とする不揮発性記憶装置。 A non-volatile storage device in which a plurality of unit memory layers are stacked,
Each of the unit memory layers is
A first wiring extending in a first direction;
A second wiring extending in a second direction non-parallel to the first direction;
A recording layer provided between the first wiring and the second wiring;
Have
Any one of the first and second wirings included in any of the plurality of unit memory layers is the first and second wirings included in any other of the plurality of unit memory layers. Rather than a wiring extending in a direction parallel to any of the wirings, a first non-parallel to the extending direction of any of the wirings in the plane of the first surface including the first and second directions. 3. A non-volatile memory device comprising: a connection portion that protrudes in a direction 3 and is connected to an interlayer connector extending in a direction not parallel to the first surface. 前記複数の単位メモリ層の前記いずれかと隣接する単位メモリ層が有する前記第１及び前記第２配線のうちで前記いずれかの配線と平行な方向に延在する配線は、前記第３の方向とは異なる突出した接続部を有することを特徴とする請求項１記載の不揮発性記憶装置。   Of the first and second wirings included in the unit memory layer adjacent to the one of the plurality of unit memory layers, the wiring extending in a direction parallel to the wiring is the third direction. The non-volatile memory device according to claim 1, further comprising different protruding connection portions. 前記接続部の側面と前記層間接続体とが接触してなることを特徴とする請求項１または２に記載の不揮発性記憶装置。   The nonvolatile memory device according to claim 1, wherein a side surface of the connection portion and the interlayer connection body are in contact with each other. 第１の方向に延在する第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２配線と、
前記第１の配線と第２の配線との間に設けられた記録層と、
を有する単位メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、
半導体基板の主面上に、第１の層間接続体を形成する工程と、
前記半導体基板の側からｎ（ｎは１以上の整数）番目の単位メモリ層を形成する工程と、
前記半導体基板の側から（ｎ＋１）番目の単位メモリ層に含まれる第１及び前記第２配線のうちで、前記第１及び第２の方向を含む第１の面内において前記第１及び第２の方向に対して非平行な第３の方向に突出した接続部を有する配線を形成する工程と、
前記第１の層間接続体と前記接続部とを接続する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。 A first wiring extending in a first direction;
A second wiring extending in a second direction non-parallel to the first direction;
A recording layer provided between the first wiring and the second wiring;
A method for manufacturing a nonvolatile memory device in which a plurality of unit memory layers having the same structure are stacked,
Forming a first interlayer connection on the main surface of the semiconductor substrate;
Forming an nth (n is an integer of 1 or more) unit memory layer from the semiconductor substrate side;
Of the first and second wirings included in the (n + 1) th unit memory layer from the semiconductor substrate side, the first and second lines in the first plane including the first and second directions. Forming a wiring having a connection portion protruding in a third direction non-parallel to the direction of
Connecting the first interlayer connector and the connecting portion;
A method for manufacturing a nonvolatile memory device, comprising: 前記半導体基板の主面上に第２の層間接続体を形成する工程をさらに備え、
前記ｎ番目の単位メモリ層に含まれる前記第１及び第２配線のうちで前記（ｎ＋１）番目の単位メモリ層に含まれ前記第１の層間接続体と接続された配線と平行な方向に延在する配線を形成する工程は、前記第１の方向及び前記第２の方向を含む前記面内において、前記第３の方向とは異なる方向に突出した接続部を形成する工程を含み、
前記第１の層間接続体と前記ｎ番目の単位メモリ層の前記接続部とを接続する工程は、前記第２の層間接続体と前記（ｎ＋１）番目の単位メモリ層の前記接続部とを一括して接続する工程を含むことを特徴とする請求項４記載の不揮発性記憶装置の製造方法。 Further comprising forming a second interlayer connector on the main surface of the semiconductor substrate;
Of the first and second wirings included in the nth unit memory layer, the wiring extends in a direction parallel to the wiring included in the (n + 1) th unit memory layer and connected to the first interlayer connector. The step of forming the existing wiring includes a step of forming a connection portion protruding in a direction different from the third direction in the plane including the first direction and the second direction,
The step of connecting the first interlayer connection body and the connection portion of the nth unit memory layer includes collectively connecting the second interlayer connection body and the connection portion of the (n + 1) th unit memory layer. The method for manufacturing a nonvolatile memory device according to claim 4, further comprising a step of connecting the two.
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