JP2009278030A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】Ｑ値を向上しかつ大電流を流すことが可能なインダクタの提供。
【解決手段】半導体基板１上に絶縁膜２を設ける。絶縁膜２上に螺旋状のインダクタ９を設ける。インダクタ９の表面に導電簿層（めっき層）８を設ける。導電簿層８はインダクタ９より導電率が高い。
【選択図】 図１

Description

本発明は、半導体基板上に形成された絶縁膜上に、螺旋状のインダクタが設けられた半導体装置及びその製造方法に関するものである。

近年、ＰＨＳや携帯電話機に代表される移動体通信の端末機器の普及により、これらに使用される高周波回路の低コスト化が要求され、この高周波回路の低コスト化を実現すべくバイポーラ、ＣＭＯＳ、あるいはＢｉ−ＣＭＯＳトランジスタにより構成した高周波回路が上記端末機器等に用いられる。しかし、この種の高周波回路では、インピーダンス整合のためにインダクタ、容量、抵抗などの受動素子が必須であり、また、低コスト化のためこれらの素子をすべて単一のチップに搭載することが要求される。

受動素子のうち、抵抗および容量は、半導体素子上に形成することは比較的容易である。そのため、これら抵抗および容量の製造において重要となるのはインダクタの形成である。高周波回路を構成するうえで必須となるインダクタにおいて要求される特性は、第１にＱ値（クオリティファクター）であり、第２,第３に、小損失化と共振周波数の高周波数化とである。

誘導性を生じさせるインダクタの構造としてさまざまなものが提案されているが、一般に金属配線を平面上で螺旋状に形成した平面型のインダクタの構造が採用されている。

Ｑ値は回路の低消費電力化に寄与する特性であって、非常に重要なパラメータの一つである。Ｑ値は、例えば直列共振ＬＣ回路において、共振周波数におけるインダクタ値を回路の直列抵抗値で割った値により決定され、以下の（１）式で表される。
Ｑ＝ωＬ／Ｒ …（１）
（１）式において、ωは２πｆ、πは円周率、ｆは周波数、Ｌはインダクタンス値、Ｒは抵抗値である。

図６に一般的なインダクタのＱ特性を示す。図６に示すように、周波数が増加すると、インダクタと基板との間の容量結合による容量損失が生じる。そのため、Ｑ値は高周波で低下し結果として上に凸状の波形形状を示す。

前述した（１）式によれば、Ｑ値を増大させるためには、
・インダクタの直列抵抗成分を低減する、
・容量損失を抑える、
ことが効果的である。

導体中を電流が流れると、これによって誘導磁界が発生して電流の変化を妨げる向きに起電力が発生する。導体中心部の電流ほど磁束鎖交数が大きく逆起電力も大きいため電流密度は小さくなる。したがって、電流は導体の周辺部に集中して流れる。これを表皮効果という。交流ではこの表皮効果によって実効的な断面積が物理的断面積から減少して実効抵抗値が増大する。

前述したように、電流は導体表面から導体内部にいくに従って減少していくが、電流が表面の値の１／ｅになる点を表皮深さと呼び、表皮深さは以下の式（２）で表される。
ｄ＝√（２／ωμσ） …（２）
式（２）において、ｄは表皮深さ、ωは２πｆ、πは円周率、ｆは周波数、μは透磁率、σは導電率である。

例えばアルミニウムの場合、１０ＧＨｚで表皮深さは０．８μｍとなり、この動作周波数では導体の膜厚を厚くしても実効抵抗値の低減には寄与しない。従って交流においては、周波数が高周波になるほど表皮深さｄが小さくなって交流電流は導体の極表面付近を流れ、実効抵抗値が増大する。したがって、動作周波数帯域が高周波になるほど、実効抵抗値が大きくなるためＱ値が低下して、インダクタ特性が悪化する。

従来から上記問題を解決するために特許文献１に例示される次の構造のインダクタが提案されている。以下、図７〜８を参照しながら特許文献１に示されている高周波帯域においてインダクタのＱ値を向上させる構造について説明する。図７は螺旋状のインダクタの平面図を示し、図８は、図７のＢ−Ｂ´断面における、従来の螺旋状のインダクタの断面図である。

図７においてインダクタ９は螺旋状の形状を有しており、図８に示すようにインダクタの配線部に複数の溝１１が設けられており、その断面は櫛状になっている。

特許文献１のインダクタは、このような形状にすることによって、配線部の断面周囲長が大きくなって表皮効果に伴う抵抗値増加が抑制されて実効的抵抗値が小さくなり、その結果、インダクタのＱ値特性が向上する。
特開２００３−２０９１８３（第５頁、第３図）

しかしながら上記従来の構成においては、インダクタに大電流を流すことが困難であるという問題がある。携帯電話機に代表される移動体通信の端末機器用の高周波回路、特に送信出力段のドライバアンプにおいては、信号の周波数が高くなると同時にパワーも大きくなり、さらには歪を良くするために最大で数十ｍＡの電流を流す必要がある。しかし、上記インダクタは配線部に複数の溝１１が設けられ、その断面は櫛状になっているので、断面積が小さくなってしまう。また、その製造方法において、ＣＭＰ設備(Chemical Mechanical Polishing)を用いてインダクタ配線を形成する場合、配線幅が太く（２０μｍ幅以上）なると、ディッシングの影響により断面底部の中央付近の配線膜厚が薄くなって直列抵抗成分が増加する。そのため、この製造方法ではその影響を考慮して配線幅を太くすることができない。これらの結果、インダクタを流れる許容電流は小さくなる。

本発明は上記従来の問題点を解決するもので、高周波帯域におけるインダクタの実効抵抗値を下げることによってインダクタのＱ値を向上させ、同時に大電流を流すことが可能なインダクタとその製造方法を提供することを目的とする。

この目的を達成するために、本発明の半導体装置は、
半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に螺旋状に設けられたインダクタと、
前記インダクタの表面に設けられた導電簿層と、
を備え、
前記導電簿層は、前記インダクタより導電率が高い、
ことを特徴としている。

本発明によれば、高周波帯域においては、表皮効果によって導体の極表面付近を流れる高周波電流はインダクタよりも導電率の高い導電簿層を流れる。その結果、インダクタの実効抵抗値が小さくなり、高いＱ値を得ることが可能となる。また、本発明の構成ではデュアルダマシンプロセスを実施する必要がなくなってディッシングの懸念がなくなる。そのため、インダクタの配線幅を太くすることができる。したがって、インダクタの断面積が小さくなることはない。その結果、大電流を流すことが可能となる。

本発明の半導体装置の製造方法は、螺旋状に形成されてなるインダクタを有する半導体装置の製造方法であって、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属層からなる前記インダクタと導電パッドとを同時に形成する工程と、
前記金属層の導電率よりも高い導電率を有するめっき層を、前記インダクタと前記導電パッドとを選択的に覆って形成する工程と、
を含むことを特徴としている。

この製造方法によれば、導電パッドと同時にインダクタを形成するため、ＣＭＰ装置におけるディッシングによる配線幅の制約を無くすことができる。そのため、インダクタの配線幅を太くすることが可能となり、膜厚を厚くすることができる。その結果、大電流を流すことが可能なインダクタを形成することが可能となる。

さらに導電パッド上にめっき層を形成する際にインダクタ上にも同時にめっき層を形成するため、工程を追加することなく、容易に高周波帯域における実効抵抗値の上昇を抑制することが可能となる。その結果、高周波帯域における特性に優れたインダクタを低コストで製造することが可能となる。

本発明に係る半導体装置及びその製造方法によると、インダクタの上面及び側面に構成金属の導電率よりも導電率の高い導電簿層（めっき層等）が形成されているので、高周波における表皮効果のためにインダクタ表面近傍に電流が集中したとしても、実効抵抗成分の増加を防止できる。さらには、実効抵抗成分の増加防止を導電簿層（めっき層等）の形成により行っており、インダクタの形状（特に断面形状）には何ら変更が加えられていない。そのため、インダクタに何ら支障なく大電流を流すことができる。以上のことにより、本発明は、Ｑ値の高いインダクタを実現することができる。

さらに、本発明に係る半導体装置の製造方法によると、インダクタと導電パッドとに対して同時にめっき層を形成するので、追加工程なしで容易に高周波帯域における実効抵抗値の上昇を抑制することが可能であり、高周波帯域において特性の優れたインダクタを低価格化に提供することが可能となる。

（第１の実施形態）
図１は本発明の第１の実施形態における螺旋状のインダクタを有する半導体装置の平面図、図２は図１のＡ−Ａ´断面図を示す。図１において、９はインダクタ、１０は導電パッド、１２はインダクタ内側端子の引き出し用配線、１３はインダクタ外側端子の引き出し用配線、１４はインダクタ内側端子の引き出し用ヴィアホール、１５はインダクタ外側端子の引き出し用ヴィアホールである。図２において、１は半導体基板、２は層間絶縁膜、３は下層配線、４は絶縁膜、５はヴィアホール、６は保護膜、８は導電簿層の一例であるめっき層、９はインダクタ、１０は導電パッドである。

半導体基板１上に絶縁膜４が形成される。絶縁膜４上に導電パッド１０とインダクタ９とが形成される。導電パッド１０とインダクタ９とは、同一の金属層（例えば、アルミニウム合金）からなっており、それぞれ１０００〜２０００ｎｍ程度の膜厚を有する。導電パッド１０とインダクタ９とは、めっき層８により覆われる。めっき層８は、例えば、金からなる。めっき層８は、導電パッド１０においてその上面に選択的に設けられる。また、めっき層８は、インダクタ９において、それらの底面を除くその上面と側面とに選択的に設けられる。めっき層８は、導電パッド１０とインダクタ９との導電率よりも導電率の高い材料から構成される。導電パッド１０とインダクタ９とがアルミニウム合金からなる構成では、めっき層８は、例えば、金から構成される。めっき層８は１０００ｎｍ程度の膜厚で形成される。

第１の実施形態の半導体装置では、インダクタ９をめっき層８で被覆することで、高周波帯域における表皮効果のために表面近傍に電流が集中しても、高周波電流は、インダクタ９や導電パッド１０より導電率の高いめっき層８を流れるため実効抵抗値の増加を防止することが可能である。さらには、実効抵抗値の増加防止を図るうえで、インダクタ９の形状には（特に断面形状には）何ら変更が加えられていない。そのため、インダクタ９の配線幅を最大限に太くすることができる。これによりインダクタ９に大電流を流すことが可能となる。以上のことから、第１の実施形態では、大電流を流すことが可能で、且つＱ値を向上させたインダクタの構造を実現することができる。

（第２の実施形態）
図３は本発明の第２の実施形態における螺旋状のインダクタの工程断面図を示す。図３において１は半導体基板、２は層間絶縁膜、３は下層配線、４は絶縁膜、５はヴィアホール、６は保護膜、８は導電簿層の一例であるめっき層、９はインダクタ、１０は導電パッドである。

まず、層間絶縁膜２中に多層配線を構成する下層配線３を有する半導体基板１を用意したうえで、この半導体基板１上に絶縁膜４を形成する。その後、絶縁膜４にインダクタ９や導電パッド１０を層間接続するためのヴィアホール５を形成する（図３（ａ）を参照）。次に、アルミニウム合金等からなる金属材料膜２０を絶縁膜４上に堆積する。その後、金属材料膜２０上に、インダクタ９と導電パッド１０とに対応した形状を有するフォトレジストパターン２１を形成する。そして、フォトレジストパターン２１をマスクとするドライエッチングを実施して、金属材料膜２０を選択的に除去することで、絶縁膜４上に導電パッド１０とインダクタ９とを同時に形成する（図３（ｂ）を参照）。導電パッド１０とインダクタ９とを形成した後、フォトレジストパターン２１を除去する。

次に、導電パッド１０とインダクタ９とを覆って絶縁膜４に保護膜６を形成する。保護膜６は、酸化膜系またはポリイミドやポリベンゾオキサゾール（ＰＢＯ）などの樹脂系材料からなる。さらに保護膜６に、同時に開口６ａを形成する。開口６ａは、導電パッド１０の上面とインダクタ９の周面（底面を除く側面と上面）とに選択的に形成される（図３（ｃ）を参照）。

次に、保護膜６をマスクにして、開口６ａにより露出する導電パッド１０の上面及びインダクタ９の周面に、金等のめっき層８を選択的に形成する。めっき層８は、無電解めっき法によって同時に導電パッド１０の上面及びインダクタ９の周面に形成される。めっき層８は、導電パッド１０とインダクタ９とよりも導電率の高い材料から構成される。導電パッド１０とインダクタ９とがアルミニウム合金からなる構成では、めっき層８は、例えば、金から構成される。めっき層８は１０００ｎｍ程度の膜厚で形成される。

以上のように本発明の第２の実施形態によれば、導電パッド１０とインダクタ９とを同一工程で形成することにより、ＣＭＰ装置におけるディッシングによるインダクタ９の配線幅の制約を無くすことができるため、インダクタ幅を太くすることが可能となる。さらに、導電パッド１０とインダクタ９とに同時にめっき層８を形成することにより、インダクタ９の高周波帯域における実効抵抗値を下げることができるインダクタを、追加工程なしで容易に製造することが可能となる。

（第３の実施形態）
図４、図５は本発明の第３の実施形態における螺旋状のインダクタの工程断面図を示す。図４、図５において、１は半導体基板、２は層間絶縁膜、３は下層配線、４は絶縁膜、５はヴィアホール、６は保護膜、７は金属薄膜、９はインダクタ、８は導電簿層の一例であるめっき層、１０は導電パッドである。

まず、層間絶縁膜２中に多層配線を構成する下層配線３を有する半導体基板１を用意したうえで、この半導体基板１上に絶縁膜４を形成する。その後、絶縁膜４にインダクタ９や導電パッド１０を層間接続するためのヴィアホール５を形成する（図４（ａ）を参照）。次に、アルミニウム合金等からなる金属材料膜２０を絶縁膜４上に堆積する。その後、金属材料膜２０上に、インダクタ９と導電パッド１０に対応した形状を有するフォトレジストパターン２１を形成する。そして、フォトレジストパターン２１をマスクとするドライエッチングを実施して、金属材料膜２０を選択的に除去することで、絶縁膜４上に導電パッド１０とインダクタ９とを同時に形成する（図４（ｂ）を参照）。導電パッド１０とインダクタ９とを形成した後、フォトレジストパターン２１を除去する。

次に、導電パッド１０とインダクタ９とを覆って絶縁膜４に保護膜６を形成する。保護膜６は、酸化膜系またはポリイミドやポリベンゾオキサゾール（ＰＢＯ）などの樹脂系材料からなる。さらに保護膜６に、同時に開口６ａを形成する。開口６ａは、導電パッド１０の上面とインダクタ９の周面（底面を除く側面と上面）とに選択的に形成される（図４（ｃ）を参照）。

次に、保護膜６およびその開口６ａを覆って金属薄膜７を形成する。金属薄膜７は、チタンと金とをそれぞれ２００〜４００ｎｍ程度の膜厚でスパッタすることで形成する。この金属薄膜７が、次に行う電界めっき処理のおけるめっき電極となる（図５（ａ）を参照）。

次に、金属薄膜７上にレジスト膜を形成したうえでレジスト膜に開口２２ａを形成することで、このレジスト膜をフォトレジストパターン２２とする。開口２２ａは導電パッド１０の上面とインダクタ９の形成部位とに形成される。そのうえで金属薄膜７をめっき電極にして電解めっきを行なうことで、レジストパターン２２の開口２２ａ（導電パッド１０の上面とインダクタ９の形成部位）に選択的にめっき層８を形成する（図５（ｂ）を参照）。めっき層８は例えば金から構成される。めっき層８を形成したのちレジストパターン２２を除去する。

さらに、導電パッド１０の上面及びインダクタ形成部位を除いた金属薄膜７（電界めっきの電極となっていた）をエッチングにより除去する。金属薄膜７の除去には、例えば、Ｉ₂／ＫＩ／Ｈ₂Ｏ／ＣＨ₃ＣＯＯＨの混合液とＨ₂Ｏ₂とが用いられる。その際、金属薄膜７とともにめっき層８も同時にエッチングされるが、金属薄膜７に比べてめっき層８が厚いため、結果的にはめっき層８がマスクとなって金属薄膜７が選択的に除去される（図５（ｃ）を参照）。

以上のように本発明の第３の実施形態によれば、導電パッド１０とインダクタ９とを同一工程で形成することにより、ＣＭＰ装置におけるディッシングによるインダクタ９の配線幅の制約を無くすことができるため、インダクタ幅を太くすることが可能となる。さらに、導電パッド１０とインダクタ９とに同時にめっき層８を形成することにより、インダクタ９の高周波帯域における実効抵抗値を下げることができるインダクタを、追加工程なしで容易に製造することが可能となる。

（第３の実施形態の変形例）
本発明の第３の実施形態において、めっき層８の膜厚が薄い場合やめっき層８の膜厚を制御したい場合などでは、図５（ｃ）において、仮想線で示すように、もう一つのフォトレジストパターン２３を形成したうえで、このフォトレジストパターン２３をマスクにして金属薄膜７を除去しても良い。この場合、もう一つのフォトレジストパターン２３を、めっき層８の形成部位を選択的に覆って形成する。

また、動作周波数帯域によっては電界めっき用電極となる金属薄膜７の膜厚で十分に表皮効果が得られる場合には、インダクタ部には金属薄膜７のみを形成してめっき層８を形成しなくても良い。この場合には、以下のようにして半導体装置は製造される。すなわち、金属薄膜７上にフォトレジストパターン２２に換えて、導電パッド１０だけに達する開口２２ａ’を有するフォトレジストパターン２２’（以下、このフォトレジストパターン２２’を第１のフォトレジストパターン２２’という）を形成する。そのうえで、第１のフォトレジストパターン２２’をマスクにして電解めっきを実施することで、導電パッド１０の上層に選択的にめっき層８’を形成する。めっき層８’を形成したのち、第１のフォトレジストパターン２２’を除去し、さらにインダクタ９を選択的に覆う第２のフォトレジストパターン２２’’を形成したうえで、第２のフォトレジストパターン２２’’をマスクにして、インダクタ９の形成部位を除いて、それ以外の金属薄膜７をエッチングにて選択的に除去する。

なお、めっき層８は無電界めっき法にて形成しても良い。さらに、めっき層８は銅等を用いても良い。また、本発明の第２〜３の実施形態において、下層配線層等、該当工程以外の製造方法を限定するものではない。また、全ての実施形態において、基板の仕様と形成方法、各層の材料、各種の膜厚、形成条件等を限定するものではないことは明白である。

本発明に係る半導体装置及びその製造方法は、高周波動作の性能向上が要求されるインダクタを内蔵した高周波用集積回路等として有用である。

本発明の第１の実施形態におけるインダクタの平面図 本発明の第１の実施形態におけるインダクタの図１のＡ−Ａ´断面図 本発明の第２の実施形態におけるインダクタの工程断面図 本発明の第３の実施形態におけるインダクタの工程断面図 本発明の第３の実施形態におけるインダクタの工程断面図 インダクタのＱ値と周波数の相関図 従来のインダクタの平面図 従来のインダクタの図７のＢ−Ｂ´断面図

符号の説明

１ 半導体基板
２ 層間絶縁膜
３ 下層配線
４ 絶縁膜
５ ヴィアホール
６ 保護膜
６ａ 開口
７ 金属薄膜
８ めっき層
９ インダクタ
１０ 導電パッド
１１ インダクタ溝
１２ インダクタ内側端子の引き出し用配線
１３ インダクタ外側端子の引き出し用配線
１４ インダクタ内側端子の引き出し用ヴィアホール
１５ インダクタ外側端子の引き出し用ヴィアホール
２０ 金属材料膜
２１ フォトレジストパターン
２２ フォトレジストパターン
２３ フォトレジストパターン

Claims (15)

1. 半導体基板上に設けられた絶縁膜と、
   前記絶縁膜上に螺旋状に設けられたインダクタと、
   前記インダクタの表面に設けられた導電薄層と、
   を備え、
   前記導電薄層は、前記インダクタより導電率が高い、
   ことを特徴とする半導体装置。
2. 前記導電薄層はめっき層である、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁膜上に導電パッドをさらに備え、
   前記導電薄層は、前記インダクタと前記導電パッドとの表面に設けられ、かつ前記導電薄層は、前記インダクタと前記導電パッドとより導電率が高い、
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記導電薄層は、前記インダクタの底面を除くその周面と、前記導電パッドの上面とに設けられる、
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記インダクタと前記導電パッドとは、同一の金属層から構成される、
   ことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
6. 前記絶縁膜は、前記導電パッド形成部位を除いて保護膜によって覆われる、
   ことを特徴とする請求項３に記載の半導体装置。
7. 前記インダクタと前記導電パッドとの主たる材料はアルミニウムであり、
   前記導電層の主たる材料は金である、
   ことを特徴とする請求項３に記載の半導体装置。
8. 螺旋状に形成されてなるインダクタを有する半導体装置の製造方法であって、
   半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜上に金属層からなる前記インダクタと導電パッドとを同時に形成する工程と、
   前記金属層の導電率よりも高い導電率を有するめっき層を、前記インダクタと前記導電パッドとを選択的に覆って形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 前記めっき層を形成する工程を、無電解めっき法によって実施する、
   ことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記めっき層を形成する工程は、
    前記インダクタと前記導電パッドとの上に選択的に金属薄膜を形成する工程と、
    前記金属薄膜のインダクタ形成部位と導電パッド形成部位とに開口を有するフォトレジストパターンを形成したうえで、前記フォトレジストパターンをマスクにしかつ前記金属薄膜を電極にして電解めっきを実施する工程と、
    前記フォトレジストパターンを除去したうえで、前記フォトレジストパターン下に残存する前記金属薄膜をエッチングにより除去する工程と、
    をさらに含む、
    ことを特徴とする請求項８に記載の半導体装置の製造方法。
11. 前記金属薄膜を除去する工程は、前記インダクタと前記導電パッドとを覆うもう一つのフォトレジストパターンを形成してから実施する、
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記金属薄膜を形成する工程を実施する前に、
    前記インダクタの形成部位と前記導電パッドの形成部位とを含んで前記絶縁膜に保護膜を形成する工程と、
    前記保護膜におけるインダクタ形成部位と導電パッド形成部位とに開口を形成する工程と、
    をさらに含む、
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
13. 螺旋状に形成されてなるインダクタを有する半導体装置の製造方法であって、
    半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に金属層からなる前記インダクタと導電パッドとを同時に形成する工程と、
    前記インダクタと前記導電パッドとの上に前記金属層よりも導電率の高い金属薄膜を形成する工程と、
    前記導電パッド上に開口を有する第１のフォトレジストパターンを前記金属薄膜に形成する工程と、
    前記第１のフォトレジストパターンをマスクにして前記金属薄膜を電極にした電解めっきを実施して前記導電パッドにめっき層を選択的に形成する工程と、
    前記第１のフォトレジストパターンを除去したうえで、前記インダクタを選択的に覆う第２のフォトレジストパターンを形成する工程と、
    前記第２のフォトレジストパターンをマスクにして前記インダクタ上の前記金属薄膜を選択的に残して前記金属薄膜をエッチングにて除去する工程と、
    を含む、
    ことを特徴とする半導体装置の製造方法。
14. 前記金属層として、主たる材料がアルミニウムからなる金属層を形成し、
    前記めっき層と前記金属薄膜として、主たる材料が金からなるめっき層と金属薄膜とを形成する、
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
15. 前記金属層として、主たる材料がアルミニウムからなる金属層を形成し、
    前記めっき層と前記金属薄膜として、主たる材料が金からなるめっき層と金属薄膜とを形成する、
    ことを特徴とする請求項１３に記載の半導体装置の製造方法。

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