JP2009268216A - Method of controlling operation of dc/dc converter apparatus - Google Patents
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Abstract
Description
この発明は、パルス周波数変調(PFM)を用いて生成した駆動信号によりスイッチング素子を駆動するDC/DCコンバータ装置の動作制御方法に関する。 The present invention relates to an operation control method for a DC / DC converter device that drives a switching element by a drive signal generated using pulse frequency modulation (PFM).
パルス幅変調(PWM:Pulse Width Modulation)とパルス周波数変調(PFM:Pulse Frequency Modulation)の2つの変調方法を切り替えて用いることができるDC/DCコンバータが知られている(特許文献1、2)。また、PFMのみを用いるDC/DCコンバータも存在する(特許文献3)。さらに、DC/DCコンバータの動作制御としてフィードバック制御を用いるものが知られている(特許文献4)。
There is known a DC / DC converter that can be used by switching between two modulation methods of pulse width modulation (PWM) and pulse frequency modulation (PFM) (
PFMでは、スイッチング周波数を変化させることにより、換言すると、スイッチング周期毎のスイッチング素子の駆動時間を一定とし、スイッチング周期を変化させることにより、駆動信号のデューティを変化させる。このため、目標デューティの算出等、スイッチング素子の駆動に関連する演算処理を実施する演算処理周期がスイッチング周期に対応付けられている場合、スイッチング周期の変化に応じて演算処理周期が変化する。その結果、例えば、フィードバック制御において偏差(誤差)を取得する間隔が一定とならないため、取得した偏差の重みが変化する等の問題が生じ、当該フィードバック制御が十分に機能しないおそれが生ずる。この点、特許文献1〜4のいずれにおいても、スイッチング周期の変化に伴う演算処理周期の変化に着目した制御は行われていない。
In the PFM, by changing the switching frequency, in other words, the driving time of the switching element for each switching period is made constant, and the duty of the driving signal is changed by changing the switching period. For this reason, when the calculation processing cycle for performing the calculation processing related to driving of the switching element such as calculation of the target duty is associated with the switching cycle, the calculation processing cycle changes according to the change of the switching cycle. As a result, for example, since the interval for acquiring the deviation (error) in the feedback control is not constant, there arises a problem that the weight of the acquired deviation changes, and the feedback control may not function sufficiently. In this regard, in any of
この発明はこのような課題を考慮してなされたものであり、スイッチング素子に対する駆動信号をPFMを用いて生成するDC/DCコンバータ装置を好適に制御することが可能なDC/DCコンバータ装置の動作制御方法を提供することを目的とする。 The present invention has been made in consideration of such problems, and the operation of the DC / DC converter device capable of suitably controlling the DC / DC converter device that generates the drive signal for the switching element using the PFM. An object is to provide a control method.
この発明に係るDC/DCコンバータ装置の動作制御方法は、パルス周波数変調(PFM)を用いて生成した駆動信号によりスイッチング素子を駆動するDC/DCコンバータ装置の動作制御方法であって、前記スイッチング素子の駆動に関連する演算処理で用いる係数を、前記演算処理を実施する周期でありスイッチング周期に対応して変化する演算処理周期に応じて重み付けすることを特徴とする。 An operation control method for a DC / DC converter apparatus according to the present invention is an operation control method for a DC / DC converter apparatus for driving a switching element by a drive signal generated using pulse frequency modulation (PFM), wherein the switching element The coefficient used in the arithmetic processing related to the driving is weighted according to the arithmetic processing cycle that is a cycle in which the arithmetic processing is performed and changes corresponding to the switching cycle.
この発明では、スイッチング素子の駆動に関連する演算処理で用いる係数を、前記演算処理を実施する周期でありスイッチング周期に対応して変化する演算処理周期に応じて重み付けする。これにより、スイッチング周期の変化に伴って演算処理周期が変化しても、その影響を均等化することが可能となり、変調方式としてPFMを用いる場合でも、DC/DCコンバータを好適に制御することができる。 In the present invention, the coefficient used in the arithmetic processing related to the driving of the switching element is weighted according to the arithmetic processing cycle which is a cycle for performing the arithmetic processing and changes corresponding to the switching cycle. As a result, even if the calculation processing cycle changes with the change of the switching cycle, it is possible to equalize the influence, and even when the PFM is used as the modulation method, the DC / DC converter can be suitably controlled. it can.
前記係数を、前記駆動信号のデューティの算出に用いる積分制御処理で用いる積分項(I項)の係数とし、スイッチング周波数が高いほど前記I項の係数を小さくし、前記スイッチング周波数が低いほど前記I項の係数を大きくしてもよい。或いは、前記係数を、前記駆動信号のデューティの算出に用いる微分制御処理で用いる微分項(D項)の係数とし、スイッチング周波数が低いほど前記D項の係数を小さくし、前記スイッチング周波数が高いほど前記D項の係数を大きくすることもできる。或いは、前記係数を、前記DC/DCコンバータ装置を搭載した電力システムの状態を検出するセンサの出力値に対する一次遅れ処理で用いる一次遅れ補正係数とし、スイッチング周波数が低いほど前記一次遅れ補正係数を大きくし、前記スイッチング周波数が高いほど前記一次遅れ補正係数を小さくしてもよい。或いは、前記係数を、前記DC/DCコンバータ装置を搭載した電力システムで用いる目標電圧又は目標電流に対する変化量制限処理の許容変化量設定係数とし、スイッチング周波数が高いほど前記許容変化量設定係数を小さくし、前記スイッチング周波数が低いほど前記許容変化量設定係数を大きくすることもできる。 The coefficient is the coefficient of the integral term (I term) used in the integral control process used to calculate the duty of the drive signal. The higher the switching frequency, the smaller the I term coefficient, and the lower the switching frequency, the I The coefficient of the term may be increased. Alternatively, the coefficient is a coefficient of a differential term (D term) used in the differential control process used for calculating the duty of the drive signal, and the lower the switching frequency, the smaller the D term coefficient and the higher the switching frequency. The coefficient of the D term can be increased. Alternatively, the coefficient is a first-order lag correction coefficient used in a first-order lag process for an output value of a sensor that detects the state of a power system equipped with the DC / DC converter device, and the first-order lag correction coefficient is increased as the switching frequency is lower The higher the switching frequency, the smaller the first order lag correction coefficient may be. Alternatively, the coefficient is set as an allowable change amount setting coefficient for a change amount limiting process for a target voltage or target current used in a power system equipped with the DC / DC converter device, and the allowable change amount setting coefficient decreases as the switching frequency increases. The allowable variation setting coefficient can be increased as the switching frequency is lower.
この発明では、スイッチング素子の駆動に関連する演算処理で用いる係数を、前記演算処理を実施する周期でありスイッチング周期に対応して変化する演算処理周期に応じて重み付けする。これにより、スイッチング周期の変化に伴って演算処理周期が変化しても、その影響を均等化することが可能となり、変調方式としてPFMを用いる場合でも、DC/DCコンバータを好適に制御することができる。 In the present invention, the coefficient used in the arithmetic processing related to the driving of the switching element is weighted according to the arithmetic processing cycle which is a cycle for performing the arithmetic processing and changes corresponding to the switching cycle. As a result, even if the calculation processing cycle changes with the change of the switching cycle, it is possible to equalize the influence, and even when the PFM is used as the modulation method, the DC / DC converter can be suitably controlled. it can.
A.一実施形態
以下、この発明に係るDC/DCコンバータ装置の動作制御方法の一実施形態を実行可能な車両用電力システム20について図面を参照して説明する。
A. EMBODIMENT OF THE INVENTION Hereinafter, the vehicle
1.車両用電力システム20の構成
(1)全体構成
図1は、この実施形態に係るDC/DCコンバータ装置の動作制御方法を実行可能な車両用電力システム20の回路図である。車両用電力システム20は、燃料電池車両等の車両に搭載可能であり、基本的には、燃料電池22とエネルギストレージである蓄電装置(バッテリという。)24とから構成されるハイブリッド型の電力装置と、このハイブリッド型の電力装置から電流(電力)がインバータ34を通じて供給される走行用のモータ26と、バッテリ24が接続される1次側1Sと、燃料電池22とモータ26(インバータ34)とが接続される2次側2Sとの間で電圧変換を行うDC/DCコンバータ装置{VCU(Voltage Control Unit)という。}23とから構成される。モータ26の回転は、減速機12、シャフト14を通じて車輪16に伝達される。
1. Configuration of Vehicle Power System 20 (1) Overall Configuration FIG. 1 is a circuit diagram of a
(2)燃料電池22
燃料電池22は、例えば固体高分子電解質膜をアノード電極とカソード電極とで両側から挟み込んで形成されたセルを積層したスタック構造にされている。燃料電池22には、水素タンク28とエアコンプレッサ30が配管により接続されている。水素タンク28内の加圧水素は、燃料電池22のアノードに供給される。また、エアコンプレッサ30により空気が燃料電池22のカソードに供給される。燃料電池22内で反応ガスである水素(燃料ガス)と空気(酸化剤ガス)の電気化学反応により発電電流Ifが生成される。発電電流Ifは、電流センサ32及びダイオード(ディスコネクトダイオードともいう。)33を介して、インバータ34及び(又は)VCU23のDC/DCコンバータ36に供給される。
(2)
The
(3)バッテリ24
1次側1Sに接続されるバッテリ24は、例えばリチウムイオン2次電池やニッケル水素2次電池又はキャパシタを利用することができる。この実施形態ではリチウムイオン2次電池を利用している。バッテリ24は、VCU23のDC/DCコンバータ36を通じてインバータ34にモータ電流Imを供給する。
(3) Battery 24
As the battery 24 connected to the primary side 1S, for example, a lithium ion secondary battery, a nickel hydride secondary battery, or a capacitor can be used. In this embodiment, a lithium ion secondary battery is used. The battery 24 supplies the motor current Im to the
(4)インバータ34
インバータ34は、直流/交流変換を行い、モータ電流Imをモータ26に供給する一方、回生動作に伴う交流/直流変換後のモータ電流Imを2次側2SからDC/DCコンバータ36を通じて1次側1Sに供給する。
(4)
The
この場合、回生電圧又は燃料電池22の発電電圧Vfである2次電圧V2がDC/DCコンバータ36により低電圧に変換された1次電圧V1は、バッテリ電流Ibatとしてバッテリ24を充電する。
In this case, the primary voltage V1 obtained by converting the regenerative voltage or the secondary voltage V2 that is the power generation voltage Vf of the
(5)VCU23
VCU23は、DC/DCコンバータ36と、これを駆動制御するコンバータ制御部54とから構成される。
(5) VCU23
The VCU 23 includes a DC /
DC/DCコンバータ36は、バッテリ24(第1電力装置)と第2電力装置{燃料電池22又は回生電源(インバータ34とモータ26)}との間に、それぞれIGBT等のスイッチング素子からなる上アーム素子81{81u、81v、81w(81u〜81w)}と、下アーム素子82{82u、82v、82w(82u〜82w)}とからなる3つの相アーム{U相アームUA(81u、82u)、V相アームVA(81v、82v)、W相アームWA(81w、82w)}が並列的に接続された3相アームとして構成されている。
The DC /
各アーム素子81u、81v、81w、82u、82v、82wには、それぞれ、逆方向にダイオード83u、83v、83w、84u、84v、84wが接続されている。
理解の便宜等を考慮し、この発明においては、上アーム素子81及び下アーム素子82には逆並列ダイオード83、84が含まれないものとする。 In consideration of convenience of understanding and the like, in the present invention, it is assumed that the upper arm element 81 and the lower arm element 82 do not include the antiparallel diodes 83 and 84.
DC/DCコンバータ36により1次電圧V1と2次電圧V2との間で電圧を変換する際に、エネルギを放出及び蓄積する1個のリアクトル90が、3相アームの各相のアーム(U相アームUA、V相アームVA、W相アームWA)の中点の共通接続点とバッテリ24との間に挿入されている。
When the voltage is converted between the primary voltage V1 and the secondary voltage V2 by the DC /
上アーム素子81(81u〜81w)は、コンバータ制御部54から出力されるゲートの駆動信号(駆動電圧)UH、VH、WH(のハイレベル)によりそれぞれ駆動され、下アーム素子82(82u〜82w)は、ゲートの駆動信号(駆動電圧)UL、VL、WL(のハイレベル)によりそれぞれ駆動される。
The upper arm elements 81 (81u to 81w) are respectively driven by gate drive signals (drive voltages) UH, VH, and WH (high levels thereof) output from the
コンバータ制御部54は、マイクロコンピュータ72と、メモリ74と、タイマ76とを備え、DC/DCコンバータ36の動作を制御する。制御の方法については後述する。
The
(6)コンデンサ38、39
1次側1S及び2次側2Sには、それぞれ平滑用のコンデンサ38、39が設けられている。
(6)
(7)各種制御部(FC制御部50、モータ制御部52、コンバータ制御部54、統括制御部56)
燃料電池22、水素タンク28及びエアコンプレッサ30を含むシステムはFC制御部50により制御される。インバータ34とモータ26を含むシステムはインバータ駆動部(図示せず)を含むモータ制御部52により制御される。上述の通り、DC/DCコンバータ36を含むシステムはコンバータ制御部54により制御される。
(7) Various control units (
The system including the
そして、これらFC制御部50、モータ制御部52、及びコンバータ制御部54は、上位の制御部であり燃料電池22の総負荷量Lt等の値を決定する統括制御部56により制御される。
The
統括制御部56は、燃料電池22の状態、バッテリ24の状態、及びモータ26の状態の他、各種スイッチ及び各種センサからの入力(負荷要求)に基づき決定した車両用電力システム20の総負荷要求量Ltから、燃料電池22が負担すべき燃料電池分担負荷量(要求出力)Lfと、バッテリ24が負担すべきバッテリ分担負荷量(要求出力)Lbと、回生電源が負担すべき回生電源分担負荷量Lrの配分(分担)を調停しながら決定し、FC制御部50、モータ制御部52及びコンバータ制御部54に指令を送出する。
The
統括制御部56、FC制御部50、モータ制御部52、及びコンバータ制御部54は、それぞれCPU、ROM、RAM、タイマの他、A/D変換器、D/A変換器等の入出力インタフェース、並びに、必要に応じてDSP(Digital Signal Processor)等を有している。
The
統括制御部56、FC制御部50、モータ制御部52、及びコンバータ制御部54は、車内LANであるCAN(Controller Area Network)等の通信線70を通じて相互に接続され、各種スイッチ及び各種センサからの入出力情報を共有し、これら各種スイッチ及び各種センサからの入出力情報を入力として各CPUが各ROMに格納されたプログラムを実行することにより各種機能を実現する。
The
(8)各種スイッチ、各種センサ
車両状態を検出する各種スイッチ及び各種センサとしては、発電電流Ifを検出する電流センサ32の他、1次電圧V1(基本的にバッテリ電圧Vbatに等しい。)を検出する電圧センサ61、1次電流I1を検出する電流センサ62、2次電圧V2(ディスコネクトダイオード33が導通しているとき、略燃料電池22の発電電圧Vfに等しい。)を検出する電圧センサ63、2次電流I2を検出する電流センサ64、通信線70に接続されるイグニッションスイッチ65、アクセルセンサ66、ブレーキセンサ67及び車速センサ68等がある。
(8) Various switches and various sensors As various switches and various sensors for detecting the vehicle state, the primary voltage V1 (which is basically equal to the battery voltage Vbat) is detected in addition to the
2.各種制御/処理
(1)VCU23における基本的な電圧制御
図2には、コンバータ制御部54により駆動制御されるDC/DCコンバータ36の基本動作のフローチャートが示されている。
2. Various Controls / Processing (1) Basic Voltage Control in
ステップS1において、統括制御部56により、それぞれが負荷要求であるモータ26の電力要求とエアコンプレッサ30の電力要求とその他の補機の電力要求から総負荷要求量Ltが決定(算出)されると、ステップS2において、統括制御部56は、決定した総負荷要求量Ltを出力するための燃料電池分担負荷量Lfと、バッテリ分担負荷量Lbと、回生電源分担負荷量Lrの配分を決定する。統括制御部56からコンバータ制御部54に送出される指令は、通常、2次電圧V2の指令値(2次電圧指令値V2com)の形を取る。
In step S1, when the
次いで、ステップS3において、コンバータ制御部54により、2次電圧指令値V2comに基づいて燃料電池22の発電電圧Vf、ここでは、2次電圧V2の目標値(2次電圧目標値V2tar)が決定される。
Next, in step S3, the
2次電圧目標値V2tarが決定されると、ステップS4において、コンバータ制御部54は、決定した2次電圧目標値V2tarとなるようにDC/DCコンバータ36を駆動制御する。そして、DC/DCコンバータ36は、昇圧動作、降圧動作等を行う(詳細は後述する。)。
When the secondary voltage target value V2tar is determined, in step S4, the
2次電圧V2及び1次電圧V1は、コンバータ制御部54によりDC/DCコンバータ36をフィードフォワード制御とフィードバック制御とを組み合わせたPID制御により制御される。
The secondary voltage V <b> 2 and the primary voltage V <b> 1 are controlled by the
(2)燃料電池22の出力制御
次に、VCU23による燃料電池22の出力制御について説明する。
(2) Output Control of
水素タンク28からの燃料ガス及びエアコンプレッサ30からの圧縮空気が供給されている発電時に、燃料電池22の発電電流Ifは、図3に示した特性91{関数F(Vf)という。}上で2次電圧V2、すなわち発電電圧Vfをコンバータ制御部54によりDC/DCコンバータ36を通じて設定することにより決定される。つまり、発電電流Ifは、発電電圧Vfの関数F(Vf)値として決定される。If=F(Vf)であり、例えば発電電圧VfをVf=Vfa=V2と設定すれば、その発電電圧Vfa(V2)の関数値としての発電電流Ifaが決定される。{Ifa=F(Vfa)=F(V2)}。
During power generation in which fuel gas from the
このように燃料電池22は2次電圧V2(発電電圧Vf)を決定することにより発電電流Ifが決定されるので、車両用電力システム20を駆動制御する際には、2次電圧V2(発電電圧Vf)が目標電圧(目標値)に設定される。
As described above, since the
車両用電力システム20等、燃料電池22を含むシステムでは、基本的に、DC/DCコンバータ36の2次側2Sの2次電圧V2が目標電圧(2次電圧目標値V2tar)となるようにVCU23が制御され、このVCU23により燃料電池22の出力(発電電流If)が制御される。
In a system including the
(3)VCU23における例外的な制御
上述の通り、VCU23では、V2制御モード(2次電圧目標値V2tarと、電圧センサ63で検出される2次電圧Vとを一致させるようにDC/DCコンバータ36を制御する動作モード)が基本的に用いられる。このV2制御モードに加え、以下のようなモードも用いられる。
(3) Exceptional Control in
(a)I1制御モード
例えば、1次側1Sに過電流が発生した場合、すなわち、電流センサ62で検出された1次電流I1が、過電流の発生を示す閾値(過電流閾値THoc[A])を超えている場合、1次電流I1を過電流閾値THoc以下になるように、DC/DCコンバータ36を制御することが可能である。このように、1次電流I1の目標値(目標1次電流I1tar)を設定し、電流センサ62で検出される1次電流I1を目標1次電流I1tar以下に制限するようにDC/DCコンバータ36を制御する動作モードを「I1制御モード」と称する。
(A) I1 control mode For example, when an overcurrent occurs on the primary side 1S, that is, the primary current I1 detected by the
(b)V1制御モード
例えば、バッテリ24に対して流入又は流出するバッテリ電流Ibatの制御等を目的として、2次電圧V2が1次電圧V1と等しくなるようにDC/DCコンバータ36を制御することが可能である。このように、1次電圧V1の目標値(目標1次電圧V1tar)を設定し、電圧センサ61で検出される1次電圧V1を目標1次電圧V1tarと一致させるようにDC/DCコンバータ36を制御する動作モードを「V1制御モード」と称する。
(B) V1 control mode For example, for the purpose of controlling the battery current Ibat flowing into or out of the battery 24, the DC /
(4)DC/DCコンバータ36のスイッチング制御
(a)概要
本実施形態におけるDC/DCコンバータ36のスイッチング制御としては、(i)各スイッチング周期Tsw[μs]の一部において上アーム素子81を駆動する降圧チョッパ制御と、(ii)各スイッチング周期Tswの一部において下アーム素子82を駆動する昇圧チョッパ制御と、(iii)降圧チョッパ処理及び昇圧チョッパ処理のいずれも行わずにDC/DCコンバータ36に電流を流す直結制御と、(iv)DC/DCコンバータ36に電流を流さない停止制御とがある。
(4) Switching Control of DC / DC Converter 36 (a) Outline As switching control of the DC /
(b)同期スイッチング処理
図4及び図5に示すように、上述した降圧チョッパ制御と昇圧チョッパ制御は、各スイッチング周期Tswにおいて組み合わせて用いられる。すなわち、各スイッチング周期Tswでは、上アーム素子81u〜81wの駆動時間(以下、「上アーム素子駆動時間T1」とも称する。)と、下アーム素子82u〜82wの駆動時間(以下、「下アーム素子駆動時間T2」とも称する。)の両方が現れ、上アーム素子81u〜81wと下アーム素子82u〜82wとを交互に駆動する。このように、スイッチング周期Tsw毎に上アーム素子81u〜81wと下アーム素子82u〜82wとを交互に駆動する処理を「同期スイッチング処理」と称する。
(B) Synchronous switching process As shown in FIGS. 4 and 5, the step-down chopper control and the step-up chopper control described above are used in combination in each switching period Tsw. That is, in each switching cycle Tsw, the driving time of the
また、上アーム素子駆動時間T1と下アーム素子駆動時間T2との間には、上アーム素子81u〜81wと下アーム素子82u〜82wとを同時に駆動して2次電圧V2が短絡することを防止するためのデッドタイムdtが配置されている。以下では、デッドタイムdtのうち、前回の下アーム素子駆動時間T2の後、今回の上アーム素子駆動時間T1の前に配置されるものを第1デッドタイムdt1と呼び、今回の上アーム素子駆動時間T1の後、今回の下アーム素子駆動時間T2の前に配置されるものを第2デッドタイムdt2と呼ぶ。
Further, between the upper arm element driving time T1 and the lower arm element driving time T2, the
同期スイッチング処理では、スイッチング周期Tsw毎に上アーム素子81u〜81wと下アーム素子82u〜82wとを交互に駆動するものの、1次側1Sと2次側2Sの間の電位差の関係上、通常は、その一方のみしかオンしない(通流しない)。
In the synchronous switching process, the
(c)降圧チョッパ制御
図4には、降圧チョッパ制御により、上アーム素子81u〜81wがオンし、下アーム素子82u〜82wがオンしない状態が示されている。図4において、駆動信号UH、UL、VH、VL、WH、WLの波形中、ハッチングを付けた期間は、駆動信号UH、UL、VH、VL、WH、WLが供給されているアーム素子(例えば、駆動信号UHに対応するアーム素子は上アーム素子81u)がオンしている期間(実際に電流が流れている期間)を示している。
(C) Step-down Chopper Control FIG. 4 shows a state in which the
上アーム素子81u〜81wがオンする場合、2次側2Sから1次側1Sへと2次電流I2が供給され{シンク(sink)するという。}、いわゆる降圧チョッパ制御により降圧動作が実行される。例えば、図4の時点t1〜t2の間で上アーム素子81uがオンすると、リアクトル90にコンデンサ39から出力される2次電流I2によりエネルギを蓄積するとともにコンデンサ38からバッテリ24に1次電流I1が供給される。次いで、ダイオード84u〜84wがフライホイールダイオードとして導通し、リアクトル90からエネルギが放出され、コンデンサ38にエネルギを蓄積するとともにバッテリ24に1次電流I1が供給される。次に、時点t5〜t6の間では、上アーム素子81vがオンし、上記と同様に2次電流I2をバッテリ24側にシンクする。このように、本実施形態では、3つの上アーム素子81u〜81wがローテーションしながらオンされる(このような動作を「ローテーションスイッチング」とも称する。)。
When the
回生電圧が存在する場合、この降圧動作時に回生電源分担負荷量Lrが、シンクされる2次電流I2に加算される。この降圧動作における上アーム素子81u〜81w及び下アーム素子82u〜82wの駆動時間も、2次電圧V2が保持されるように決定される。
When there is a regenerative voltage, the regenerative power source shared load Lr is added to the sunk secondary current I2 during this step-down operation. The driving time of the
図4の下側には、VCU23の降圧制御時の1次電流I1のタイムチャートが示されている。
A time chart of the primary current I1 during the step-down control of the
図4中、リアクトル90に流れる1次電流I1の符号は、1次側1Sから2次側2Sへ流れる昇圧時電流(DC/DCコンバータ23の2次側2Sからインバータ34へ流れ出すソース電流)を正(+)、2次側2Sから1次側1Sへ流れる降圧時電流(燃料電池22又はインバータ34から2次側2Sへ流れ込むシンク電流)を負(−)に取っている。このことは、図5でも同様である。
In FIG. 4, the sign of the primary current I1 flowing through the
(d)昇圧チョッパ制御
図5には、昇圧チョッパ制御により、下アーム素子82u〜82wがオンし、上アーム素子81u〜81wがオンしない状態が示されている。ハッチングを付けた期間の意味は、図4と同様であり、オンしている期間を示している。
(D) Boost Chopper Control FIG. 5 shows a state in which the
下アーム素子82u〜82wがオンする場合、1次側1Sから2次側2Sへと電流が流れ、いわゆる昇圧チョッパ制御により昇圧動作が実行される。例えば、図5の時点t13〜t14の間で下アーム素子82uがオンすると、リアクトル90にバッテリ電流Ibatとしての1次電流I1によりエネルギを蓄積すると同時に、コンデンサ39から2次電流I2をインバータ34側に供給する{ソース(source)するという。}。次いで、整流ダイオードとして機能するダイオード83u〜83wが導通し、リアクトル90からエネルギが放出され、コンデンサ39にエネルギを蓄積するとともに、2次電流I2としてインバータ34へソースする。次に、時点t17〜t18の間では、下アーム素子82vがオンし、上記と同様に2次電流I2をインバータ34側にソースする。3つの上アーム素子81u〜81wと同様、3つの下アーム素子82u〜82wもローテーションスイッチングを行う。
When the
なお、上アーム素子駆動時間T1(上アーム素子81u〜81wを駆動する時間)及び下アーム素子駆動時間T2(下アーム素子82u〜82wを駆動する時間)は、2次電圧V2が保持されるように決定される。また、一般に、デッドタイムdtがスイッチング周期Tswに占める割合は小さいものであるため、1スイッチング周期Tswにおいて下アーム素子駆動時間T2が占める割合は、「1−DUT」及び「1−(V1/V2tar)」として表現可能である。或いは、デッドタイムdtを考慮した2次電圧指令値V2comを統括制御部56で算出することにより、デューティDUTを「DUT=(T1−dt)/Tsw」として定義することもできる。
The upper arm element driving time T1 (time for driving the
(e)変調方式
本実施形態では、コンバータ制御部54が生成する各駆動信号UH、UL、VH、VL、WH、WLの変調方式として、パルス幅変調(PWM:Pulse Width Modulation)とパルス周波数変調(PFM:Pulse Frequency Modulation)を選択的に用いることができる。
(E) Modulation method In the present embodiment, pulse width modulation (PWM) and pulse frequency modulation are used as modulation methods for the drive signals UH, UL, VH, VL, WH, and WL generated by the
PWMは、スイッチング周波数Fsw[Hz](1/スイッチング周期Tsw[μs])を固定し、上アーム素子駆動時間T1、下アーム素子駆動時間T2、並びに必要に応じて第1デッドタイムdt1及び第2デッドタイムdt2の長さを変化させて上アーム素子81u〜81w及び下アーム素子82u〜82wの駆動を制御することにより、DC/DCコンバータ36の昇降圧動作を制御する。
The PWM fixes the switching frequency Fsw [Hz] (1 / switching cycle Tsw [μs]), the upper arm element driving time T1, the lower arm element driving time T2, and the first dead time dt1 and the second second as necessary. By controlling the drive of the
PFMは、上アーム素子駆動時間T1又は下アーム素子駆動時間T2のいずれか一方の長さを固定し、スイッチング周期Tswを変化させて上アーム素子81u〜81w及び下アーム素子82u〜82wのオン/オフ動作を制御することにより、DC/DCコンバータ36の昇降圧動作を制御する。
The PFM fixes either the length of the upper arm element driving time T1 or the lower arm element driving time T2, and changes the switching cycle Tsw to turn on / off the
(f)駆動信号UH、UL、VH、VL、WH、WLの生成
図6及び図7には、コンバータ制御部54における各処理と駆動信号UH、UL、VH、VL、WH、WLの生成との関係が簡略的に示されている。コンバータ制御部54では、各駆動信号UH、UL、VH、VL、WH、WLの波形を決定する(各駆動信号をハイレベルにするタイマ設定値TMRを算出する)タイマ設定値算出処理と、算出されたタイマ設定値TMRをタイマ76に設定し、タイマ設定値TMRに応じた駆動信号UH、UL、VH、VL、WH、WLを出力する駆動信号出力処理とを行う。タイマ設定値算出処理及び駆動信号出力処理は、マイクロコンピュータ72により制御される。
(F) Generation of Drive Signals UH, UL, VH, VL, WH, WL FIG. 6 and FIG. 7 show each process in
本実施形態において、1回のタイマ設定値算出処理にかかる時間Pcalは、例えば、120μsであり、1回の駆動信号出力処理にかかる時間Poutは、例えば、15μsである。PWMを用いているとき、制御周期Tc(マイクロコンピュータ72における演算処理周期の1つ)は、例えば、60μsであり、PFMを用いているとき、制御周期Tcは、可変である。制御周期Tcは、駆動信号出力処理の周期(ある駆動信号出力処理の開始から次の駆動信号出力処理の開始までの間隔)を示す。また、制御周期Tcは、対応するスイッチング周期Tswと同じ長さであり(Tc=Tsw)、対応するスイッチング周期Tswよりも駆動信号出力処理に係る時間Pout分早く開始する。 In the present embodiment, the time Pcal required for one timer set value calculation process is, for example, 120 μs, and the time Pout required for one drive signal output process is, for example, 15 μs. When using PWM, the control cycle Tc (one of the calculation processing cycles in the microcomputer 72) is, for example, 60 μs, and when using PFM, the control cycle Tc is variable. The control cycle Tc indicates the cycle of the drive signal output process (the interval from the start of a certain drive signal output process to the start of the next drive signal output process). The control cycle Tc has the same length as the corresponding switching cycle Tsw (Tc = Tsw), and starts earlier by the time Pout related to the drive signal output process than the corresponding switching cycle Tsw.
図6及び図7に示すように、駆動信号出力処理は、制御周期Tc[μs]の開始から時間Poutの間行われる。また、本実施形態では、タイマ設定値算出処理は、制御周期Tcから駆動信号出力処理の時間Poutを差し引いた残り時間Prで行われる(Pr=Tc−Pout)。このため、PWMを用いているとき、残り時間Prは、例えば、45μsであり(45=60−15)、タイマ設定値算出処理にかかる時間Pcal(例えば、120μs)よりも短い(Pr<Pcal)。このため、1回のタイマ設定値算出処理は、複数の制御周期Tc(具体的には、3回の制御周期Tc)の間に行われる。 As shown in FIGS. 6 and 7, the drive signal output process is performed for a time Pout from the start of the control cycle Tc [μs]. In the present embodiment, the timer set value calculation process is performed with the remaining time Pr obtained by subtracting the drive signal output process time Pout from the control cycle Tc (Pr = Tc−Pout). For this reason, when PWM is used, the remaining time Pr is 45 μs (45 = 60−15), for example, and is shorter than the time Pcal (eg, 120 μs) required for the timer set value calculation process (Pr <Pcal). . For this reason, one timer set value calculation process is performed during a plurality of control cycles Tc (specifically, three control cycles Tc).
一方、PFMを用いているとき、残り時間Prは、制御周期Tcの長さに応じて変化する(Pr∝Tc)。その結果、1回のタイマ設定値算出処理を、PWMのときよりも少ない制御周期Tcで行うことが可能となる。例えば、残り時間Prが60μs以上であれば、2回の制御周期Tc毎に1回のタイマ設定値算出処理を行うことができる。また、残り時間Prが120μs以上であれば、1回の制御周期Tc毎に1回のタイマ設定値算出処理を行うことができる。本実施形態では、この点に着目し、図6及び図7に示すように、PFMを用いることでスイッチング周期Tswが長くなり、これに伴って制御周期Tcも長くなるに連れて、より少ない数のスイッチング周期Tsw(制御周期Tc)に対応して1回のタイマ設定値算出処理を実施する。これにより、あるタイマ設定値算出処理の開始から次のタイマ設定値算出処理の開始までの間隔を示すタイマ設定値算出処理周期Tcalは、スイッチング周期Tswや制御周期Tcほどには長くならず、むしろ短くなる場合もある。 On the other hand, when the PFM is used, the remaining time Pr changes according to the length of the control cycle Tc (Pr∝Tc). As a result, it is possible to perform a single timer set value calculation process with a control cycle Tc that is smaller than that in PWM. For example, if the remaining time Pr is 60 μs or more, the timer setting value calculation process can be performed once every two control cycles Tc. If the remaining time Pr is 120 μs or more, one timer setting value calculation process can be performed for each control cycle Tc. In this embodiment, paying attention to this point, as shown in FIGS. 6 and 7, the use of PFM increases the switching cycle Tsw, and the control cycle Tc increases accordingly, and the smaller the number. The timer setting value calculation process is performed once corresponding to the switching period Tsw (control period Tc). Thereby, the timer setting value calculation processing cycle Tcal indicating the interval from the start of a certain timer setting value calculation processing to the start of the next timer setting value calculation processing is not as long as the switching cycle Tsw or the control cycle Tc. It may be shorter.
PWMとPFMの切替えは、デューティDUTに応じて行われる。デューティDUTは、第1デッドタイムdt1及び第2デッドタイムdt2を考慮しないで、上アーム素子駆動時間T1がスイッチング周期Tswに占める割合を示している(DUT=T1/Tsw)。従って、第1デッドタイムdt1及び第2デッドタイムdt2を考慮しなければ、下アーム素子駆動時間T2がスイッチング周期Tswに占める割合は、1−DUTで求められる(T2/Tsw=1−DUT)。第1デッドタイムdt1と第2デッドタイムdt2については、後述する信号変調処理部136(図8)において、デューティDUTに応じて付加される。第1デッドタイムdt1と第2デッドタイムdt2は、通常、固定値(例えば、5μs)が用いられる。このため、デューティDUTと、上アーム素子駆動時間T1及び下アーム素子駆動時間T2との対応関係を予めマップ化しておくことにより、デューティDUTに基づいて、上アーム素子駆動時間T1及び下アーム素子駆動時間T2が選択可能である。 Switching between PWM and PFM is performed according to the duty DUT. The duty DUT indicates the ratio of the upper arm element driving time T1 to the switching cycle Tsw without considering the first dead time dt1 and the second dead time dt2 (DUT = T1 / Tsw). Therefore, if the first dead time dt1 and the second dead time dt2 are not taken into consideration, the ratio of the lower arm element driving time T2 to the switching cycle Tsw is obtained by 1-DUT (T2 / Tsw = 1−DUT). The first dead time dt1 and the second dead time dt2 are added according to the duty DUT in the signal modulation processing unit 136 (FIG. 8) described later. As the first dead time dt1 and the second dead time dt2, fixed values (for example, 5 μs) are usually used. Therefore, by mapping the correspondence relationship between the duty DUT and the upper arm element driving time T1 and the lower arm element driving time T2 in advance, the upper arm element driving time T1 and the lower arm element driving are based on the duty DUT. Time T2 can be selected.
本実施形態では、通常、変調方式としてPWMを用い、デューティDUTが1(100%)又は0(0%)に近づくと、PFMを用いる。具体的には、デューティDUTが100%に近づき、下アーム素子駆動時間T2が下アーム素子82u〜82wの最小オン時間T2on_minを下回るとき、PFMを用いる。また、デューティが0%に近づき、上アーム素子駆動時間T1が上アーム素子81u〜81wの最小オン時間T1on_minを下回るとき、PFMを用いる。なお、本実施形態では、上アーム素子81u〜81wの最小オン時間T1on_minと、下アーム素子82u〜82wの最小オン時間T2on_minとは同一の長さである。
In the present embodiment, PWM is normally used as the modulation method, and PFM is used when the duty DUT approaches 1 (100%) or 0 (0%). Specifically, PFM is used when the duty DUT approaches 100% and the lower arm element drive time T2 is less than the minimum on-time T2on_min of the
本実施形態において、PWM方式のスイッチング周波数Fswは、可聴周波数帯域を上回る周波数(例えば、20kHz)であり、PFM方式のスイッチング周波数Fswは、可聴周波数帯域から可聴周波数帯域を上回る周波数帯域までを含む(例えば、1〜20kHz)。 In the present embodiment, the PWM switching frequency Fsw is a frequency that exceeds the audible frequency band (for example, 20 kHz), and the PFM switching frequency Fsw includes from the audible frequency band to the frequency band that exceeds the audible frequency band ( For example, 1 to 20 kHz).
(5)デューティDUTの算出
(a)V2制御モード
図8は、上述したV2制御モードにおいてデューティDUTを算出するためのコンバータ制御部54の機能ブロック図を示す。
(5) Calculation of Duty DUT (a) V2 Control Mode FIG. 8 shows a functional block diagram of the
統括制御部56で演算された2次電圧指令値V2comがポート101を通じて変化量制限部110に供給される。変化量制限部110では、2次電圧指令値V2comに対して変化量制限処理が行われ、2次電圧目標値V2tarが算出される。変化量制限処理は、前回の2次電圧目標値V2tar{2次電圧目標値V2tar(前回)}と今回の2次電圧目標値V2tar{2次電圧目標値V2tar(今回)}とが、乖離し過ぎないように2次電圧目標値V2tarの変化量を制限する処理である。
The secondary voltage command value V2com calculated by the
図9には、V2制御モードにおける変化量制限処理のフローチャートが示されている。ステップS11において、コンバータ制御部54は、統括制御部56から通知された今回の2次電圧指令値V2com{2次電圧指令値V2com(今回)}と、2次電圧目標値V2tar(前回)との差Dt_V2を算出する{Dt_V2=V2com(今回)―V2tar(前回)}。続くステップS12において、差Dt_V2が、2次電圧目標値V2tarの許容変化量の上限値Cmax_V2(正の数)以上であるかどうかを判定する。差Dt_V2が、上限値Cmax_V2以上の場合(S12:Yes)、ステップS13において、コンバータ制御部54は、2次電圧目標値V2tar(前回)と上限値Cmax_V2の和を2次電圧目標値V2tar(今回)に設定する{V2tar(今回)←V2tar(前回)+Cmax_V2}。
FIG. 9 shows a flowchart of the change amount limiting process in the V2 control mode. In step S11, the
差Dt_V2が、上限値Cmax_V2未満である場合(S12:No)、ステップS14において、コンバータ制御部54は、差Dt_V2が、2次電圧目標値V2tarの許容変化量の下限値Cmin_V2(負の数)以下であるかどうかを判定する。差Dt_V2が、許容変化量の下限値Cmin_V2以下である場合(S14:Yes)、ステップS15において、コンバータ制御部54は、2次電圧目標値V2tar(前回)と下限値Cmin_V2の和を2次電圧目標値V2tar(今回)に設定する。差Dt_V2が、許容変化量の下限値Cmin_V2より大きい場合(S14:No)、ステップS16において、コンバータ制御部54は、2次電圧指令値V2com(今回)を2次電圧目標値V2tar(今回)に設定する。
When the difference Dt_V2 is less than the upper limit value Cmax_V2 (S12: No), in step S14, the
ここで、本実施形態では、許容変化量の上限値Cmax_V2及び下限値Cmin_V2を今回算出したスイッチング周波数Fswに応じて変化させる。すなわち、上限値Cmax_V2及び下限値Cmin_V2を下記の式(1)、式(2)を用いて算出する。
Cmax_V2=Cmaxr_V2×(Fswr/Fsw) ・・・(1)
Cmin_V2=Cminr_V2×(Fswr/Fsw) ・・・(2)
Here, in the present embodiment, the upper limit value Cmax_V2 and the lower limit value Cmin_V2 of the allowable change amount are changed according to the switching frequency Fsw calculated this time. That is, the upper limit value Cmax_V2 and the lower limit value Cmin_V2 are calculated using the following formulas (1) and (2).
Cmax_V2 = Cmaxr_V2 × (Fswr / Fsw) (1)
Cmin_V2 = Cminr_V2 × (Fswr / Fsw) (2)
上記式(1)、式(2)において、Cmaxr_V2は、上限値Cmax_V2の基準値であり、Cminr_V2は、下限値Cmin_V2の基準値であり、Fswは今回のスイッチング周波数であり、Fswrは、スイッチング周波数Fswの基準値(基準スイッチング周波数Fswr)である。 In the above formulas (1) and (2), Cmaxr_V2 is the reference value of the upper limit value Cmax_V2, Cminr_V2 is the reference value of the lower limit value Cmin_V2, Fsw is the current switching frequency, and Fswr is the switching frequency. This is a reference value of Fsw (reference switching frequency Fswr).
上記式(1)では、スイッチング周波数Fswが高い程(スイッチング周期Tswが短い程)、上限値Cmax_V2が小さな値をとり、スイッチング周波数Fswが低い程(スイッチング周期Tswが長い程)、上限値Cmax_V2が大きな値をとる。このため、スイッチング周波数Fswが高い程、2次電圧目標値V2tar(前回)に対する2次電圧目標値V2tar(今回)の変化率を小さくし、スイッチング周波数Fswが低い程、前記変化率を大きくすることができる。 In the above formula (1), the higher the switching frequency Fsw (the shorter the switching cycle Tsw), the smaller the upper limit value Cmax_V2, and the lower the switching frequency Fsw (the longer the switching cycle Tsw), the higher the upper limit value Cmax_V2. Take a large value. Therefore, the higher the switching frequency Fsw, the smaller the rate of change of the secondary voltage target value V2tar (current) with respect to the secondary voltage target value V2tar (previous), and the larger the rate of change as the switching frequency Fsw is lower. Can do.
同様に、上記式(2)でも、スイッチング周波数Fswが高い程、下限値Cmin_V2が小さな値をとり、スイッチング周波数Fswが低い程、下限値Cmin_V2が大きな値をとる。このため、スイッチング周波数Fswが高い程、2次電圧目標値V2tar(前回)に対する2次電圧目標値V2tar(今回)の変化率を小さくし、スイッチング周波数Fswが低い程、前記変化率を大きくすることができる。 Similarly, in the above formula (2), the lower limit value Cmin_V2 is smaller as the switching frequency Fsw is higher, and the lower limit value Cmin_V2 is larger as the switching frequency Fsw is lower. Therefore, the higher the switching frequency Fsw, the smaller the rate of change of the secondary voltage target value V2tar (current) with respect to the secondary voltage target value V2tar (previous), and the larger the rate of change as the switching frequency Fsw is lower. Can do.
スイッチング周期Tswは、スイッチング周波数Fswの逆数であることから、上記式(1)及び式(2)では、「Fswr/Fsw」の代わりに「Tsw/Tswr」を用いることができる。Tswrは、スイッチング周期Tswの基準値である。また、スイッチング周期Tswとこれに対応する制御周期Tcが等しいことから、「Tsw/Tswr」の代わりに、「Tc/Tcr」又は「Fcr/Fc」を用いることもできる。Tcrは、制御周期Tcの基準値であり、Fcは、制御周期Tcの逆数(1/Tc)としての制御周波数であり、Fcrは、制御周波数Fcの基準値である。いずれを用いるにしても、式(1)及び式(2)では、制御周期Tcに対応した重み付けがなされる。 Since the switching cycle Tsw is the reciprocal of the switching frequency Fsw, “Tsw / Tswr” can be used instead of “Fswr / Fsw” in the above formulas (1) and (2). Tswr is a reference value of the switching period Tsw. Further, since the switching cycle Tsw and the control cycle Tc corresponding thereto are equal, “Tc / Tcr” or “Fcr / Fc” can be used instead of “Tsw / Tswr”. Tcr is a reference value of the control cycle Tc, Fc is a control frequency as the reciprocal (1 / Tc) of the control cycle Tc, and Fcr is a reference value of the control frequency Fc. Regardless of which is used, weighting corresponding to the control cycle Tc is performed in the equations (1) and (2).
図8に戻り、変化量制限部110で算出した2次電圧目標値V2tarは、演算点144(比作成器)に除算信号(除数信号)として供給されると共に、演算点142(減算器)に加算信号(被減数信号)として供給される。
Returning to FIG. 8, the secondary voltage target value V2tar calculated by the
電圧センサ63で検出された2次電圧V2のアナログ値(アナログ2次電圧V2ana)がポート102を介してA/D変換器122に供給され、2次電圧V2のデジタル値(デジタル2次電圧V2dig)に変換される。このデジタル2次電圧V2digが、一次遅れ補正部112に供給され、一次遅れ補正処理が行われることにより、2次電圧V2が算出される。本実施形態のV2制御モードにおける一次遅れ補正処理は、いわゆる一次遅れ(センサ出力の応答遅れ)を補正するための処理であり、下記の式(3)を用いて行われる。
V2(今回)=V2(前回)+Kf_V2×{V2dig(今回)―V2(前回)} ・・・(3)
The analog value (analog secondary voltage V2ana) of the secondary voltage V2 detected by the
V2 (current) = V2 (previous) + Kf_V2 × {V2dig (current) −V2 (previous)} (3)
上記式(3)において、V2(今回)は、今回の2次電圧V2であり、V2(前回)は、前回の2次電圧V2であり、Kf_V2は、一次遅れを補正するための係数(一次遅れ補正係数)であり、V2dig(今回)は、今回のデジタル2次電圧V2digである。本実施形態において、一次遅れ補正係数Kf_V2は、次の式(4)で定義される。
Kf_V2=Kf_V2r×(Fswr/Fsw) ・・・(4)
In the above equation (3), V2 (current) is the current secondary voltage V2, V2 (previous) is the previous secondary voltage V2, and Kf_V2 is a coefficient (primary for correcting the primary delay). Delay correction coefficient), and V2dig (current) is the current digital secondary voltage V2dig. In the present embodiment, the first-order lag correction coefficient Kf_V2 is defined by the following equation (4).
Kf_V2 = Kf_V2r × (Fswr / Fsw) (4)
上記式(4)において、Kf_V2rは、一次遅れ補正係数Kf_V2の基準値であり、0〜1の値を取る。Fswは今回のスイッチング周波数であり、Fswrは、スイッチング周波数Fswの基準値である。 In the above equation (4), Kf_V2r is a reference value of the first-order lag correction coefficient Kf_V2, and takes a value of 0 to 1. Fsw is the current switching frequency, and Fswr is a reference value for the switching frequency Fsw.
式(4)では、スイッチング周波数Fswが高い程(スイッチング周期Tswが短い程)、一次遅れ補正係数Kf_V2が小さな値をとり、スイッチング周波数Fswが低い程(スイッチング周期Tswが長い程)、一次遅れ補正係数Kf_V2が大きな値をとる。このため、スイッチング周波数Fswによらずに、一次遅れの効果を一定(時定数一定)にすることができる。 In equation (4), the higher the switching frequency Fsw (the shorter the switching period Tsw), the smaller the first order lag correction coefficient Kf_V2, and the lower the switching frequency Fsw (the longer the switching period Tsw), the first order lag correction. The coefficient Kf_V2 takes a large value. For this reason, the effect of the first-order lag can be made constant (constant time constant) regardless of the switching frequency Fsw.
上記と同様に、式(4)の「Fswr/Fsw」の代わりに、「Tsw/Tswr」、「Tc/Tcr」又は「Fcr/Fc」を用いてもよい。 Similarly to the above, “Tsw / Tsw”, “Tc / Tcr”, or “Fcr / Fc” may be used instead of “Fswr / Fsw” in Formula (4).
図8に戻り、一次遅れ補正部112で算出された2次電圧V2は、演算点142(減算器)に減算信号(減数信号)として供給される。
Returning to FIG. 8, the secondary voltage V <b> 2 calculated by the primary
演算点142から出力される偏差e=V2tar−V2は、PID処理部135に供給される。PID処理部135は、比例(P)制御処理、積分(I)制御処理、微分(D)制御処理を含むPID処理を用いて偏差eをデューティDUTの補正値である補正デューティΔDUTに変換する。この補正デューティΔDUTは、デューティDUTを求めるためのフィードバック項(FB項)であり、下記の式(5)で表すことができる。
ΔDUT=P項+I項+D項 ・・・(5)
The deviation e = V2tar−V2 output from the
ΔDUT = P term + I term + D term (5)
上記式(5)において、P項、I項及びD項はそれぞれいわゆるPID処理の比例項、積分項及び微分項である。 In the above equation (5), the P term, the I term, and the D term are a proportional term, an integral term, and a differential term of so-called PID processing, respectively.
式(5)のP項、I項、D項は、一般式として下記の式(6)〜式(8)で示される。
P項(今回)=Kp×e(今回) ・・・(6)
I項(今回)=I項(前回)+Ki×e(今回) ・・・(7)
D項(今回)=Kd×{e(今回)−e(前回)} ・・・(8)
The P term, I term, and D term of the formula (5) are represented by the following formulas (6) to (8) as general formulas.
P term (current) = Kp × e (current) (6)
I term (current) = I term (previous) + Ki × e (current) (7)
D term (current) = Kd × {e (current) −e (previous)} (8)
ここで、KpはP項の係数(正の値)であり、KiはI項の係数(正の値)であり、KdはD項の係数(正の値)である。I項(前回)は、I項の前回の値(補正値)である。e(今回)は、上述の通り、V2tar(今回)とV2(今回)の偏差である。e(前回)は、V2tar(前回)とV2(今回)の偏差である。P項、I項、D項の和が、補正デューティΔDUTを示す。 Here, Kp is a P-term coefficient (positive value), Ki is a I-term coefficient (positive value), and Kd is a D-term coefficient (positive value). The I term (previous) is the previous value (correction value) of the I term. As described above, e (current) is a deviation between V2tar (current) and V2 (current). e (previous) is a deviation between V2tar (previous) and V2 (current). The sum of the P term, the I term, and the D term indicates the correction duty ΔDUT.
また、本実施形態では、係数Ki、Kdは下記の式(9)、式(10)で定義される。
Ki=Kir×(Fswr/Fsw) ・・・(9)
Kd=Kdr×(Fsw/Fswr) ・・・(10)
In the present embodiment, the coefficients Ki and Kd are defined by the following expressions (9) and (10).
Ki = Kir × (Fswr / Fsw) (9)
Kd = Kdr × (Fsw / Fswr) (10)
Kirは係数Kiの基準値であり、Kdrは係数Kdの基準値である。式(9)に示すように、係数Kiは、基準スイッチング周波数Fswrをスイッチング周波数Fswで割ったものを基準値Kirに乗算することにより算出される。従って、スイッチング周波数Fswが大きくなる程、換言すると、スイッチング周期Tswが短くなる程、係数Kiはその値が小さくなり、その結果、I項の絶対値も小さくなる。 Kir is a reference value of the coefficient Ki, and Kdr is a reference value of the coefficient Kd. As shown in Expression (9), the coefficient Ki is calculated by multiplying the reference value Kir by a value obtained by dividing the reference switching frequency Fswr by the switching frequency Fsw. Therefore, as the switching frequency Fsw increases, in other words, as the switching period Tsw decreases, the value of the coefficient Ki decreases, and as a result, the absolute value of the I term also decreases.
また、式(10)に示すように、係数Kdは、スイッチング周波数Fswを基準スイッチング周波数Fswrで割ったものを基準値Kdrに乗算することにより算出される。従って、スイッチング周波数Fswが大きくなる程、換言すると、スイッチング周期Tswが短くなる程、係数Kiはその値が大きくなり、その結果、D項の絶対値も大きくなる。 Further, as shown in the equation (10), the coefficient Kd is calculated by multiplying the reference value Kdr by dividing the switching frequency Fsw by the reference switching frequency Fswr. Therefore, the larger the switching frequency Fsw, in other words, the shorter the switching period Tsw, the larger the coefficient Ki, and as a result, the absolute value of the D term also increases.
再び図8に戻り、算出された補正デューティΔDUTは、演算点146(加算器)の一方の入力に加算信号として供給される。 Returning to FIG. 8 again, the calculated correction duty ΔDUT is supplied as an addition signal to one input of the calculation point 146 (adder).
また、電圧センサ61で検出された1次電圧V1のアナログ値(アナログ1次電圧Vana)は、ポート104を介してA/D変換器121に供給され、1次電圧V1のデジタル値(デジタル1次電圧V1dig)に変換される。このデジタル1次電圧V1digが、一次遅れ補正部114に供給され、一次遅れ補正部112と同様の一次遅れ補正処理が行われた後、1次電圧V1として算出される。すなわち、下記の式(11)を用いて1次電圧V1が算出される。
V1(今回)=V1(前回)+Kf_V1×{V1dig(今回)―V1(前回)} ・・・(11)
The analog value of the primary voltage V1 detected by the voltage sensor 61 (analog primary voltage Vana) is supplied to the A /
V1 (current) = V1 (previous) + Kf_V1 × {V1dig (current) −V1 (previous)} (11)
上記式(11)において、V1(今回)は、今回の1次電圧V1であり、V1(前回)は、前回の1次電圧V1であり、Kf_V1は、一次遅れを補正するための係数(一次遅れ補正係数)であり、V1dig(今回)は、今回のデジタル1次電圧V1digである。また、一次遅れ補正係数Kf_V1は、次の式(12)で定義される。
Kf_V1=Kf_V1r×(Fswr/Fsw) ・・・(12)
In the above equation (11), V1 (current) is the current primary voltage V1, V1 (previous) is the previous primary voltage V1, and Kf_V1 is a coefficient (primary for correcting the primary delay). Delay correction coefficient), and V1dig (current) is the current digital primary voltage V1dig. The first-order lag correction coefficient Kf_V1 is defined by the following equation (12).
Kf_V1 = Kf_V1r × (Fswr / Fsw) (12)
上記式(12)において、Kf_V1rは、一次遅れ補正係数Kf_V1の基準値であり、0〜1の値を取る。 In the above equation (12), Kf_V1r is a reference value of the first-order lag correction coefficient Kf_V1, and takes a value of 0 to 1.
図8に戻り、一次遅れ補正部114で算出された1次電圧V1は、演算点144(比作成器)に乗算信号(被除数信号)として供給される。
Returning to FIG. 8, the primary voltage V <b> 1 calculated by the primary
演算点144の出力である基準デューティDUTs(DUTs=V1/V2tar)が演算点146の他方の入力に加算信号として供給され、演算点の出力であるデューティDUT(DUT=DUTs+ΔDUT=V1/V2tar+ΔDUT)が信号変調処理部136に供給される。
The reference duty DUTs (DUTs = V1 / V2tar) that is the output of the
信号変調処理部136は、上述したタイマ76を有し、上アーム素子81u〜81wにポート138〜143を通じてデューティDUT(DUT=V1/V2tar+ΔDUT)の駆動信号UH、VH、WHを供給するとともに、下アーム素子82にデューティ1−DUT、すなわち、1−(V1/V2tar+ΔDUT)の駆動信号UL、VL、WLを供給する。この際、デューティDUTに応じて、PWM方式又はPFM方式が用いられる。
The signal
(b)V1制御モード
図10は、上述したV1制御モードにおいてデューティDUTを算出するためのコンバータ制御部54の機能ブロック図を示す。
(B) V1 Control Mode FIG. 10 is a functional block diagram of the
統括制御部56で演算された1次電圧指令値V1comがポート201を通じて変化量制限部116に供給される。変化量制限部116では、上記と同様の変化量制限処理が行われる。すなわち、今回の1次電圧指令値V1com{1次電圧目標値V1com(今回)}と前回の1次電圧目標値V1tar{1次電圧目標値(前回)}との差Dt_V1に基づいて、今回の1次電圧目標値V1tar{1次電圧目標値V1tar(今回)}を算出する。この際、1次電圧目標値V1tarの許容変化量の上限値Cmax_V1及び下限値Cmin_V1を設定し、これらの上限値Cmax_V1及び下限値Cmin_V1を、今回のスイッチング周波数Fsw(制御周期Tc)に応じて重み付けする。そして、この1次電圧目標値V1tar(今回)は、演算点242(減算器)に加算信号(被減数信号)として供給される。
The primary voltage command value V1com calculated by the
また、V2制御モードの場合と同様に、電圧センサ61で検出されたアナログ1次電圧Vanaがポート104を介してA/D変換器121に供給され、デジタル1次電圧V1digに変換される。このデジタル1次電圧V1digが、一次遅れ補正部114に供給され、前記一次遅れ補正処理が行われた後、1次電圧V1として算出される。この1次電圧V1は、演算点242(減算器)に減算信号(減数信号)として供給される。
Similarly to the case of the V2 control mode, the analog primary voltage Vana detected by the
演算点242から出力される偏差e=V1tar−V1は、PID処理部235に供給される。PID処理部235は、比例(P)制御処理、積分(I)制御処理、微分(D)制御処理を含むPID処理を用いて、偏差eをデューティDUTの補正値である補正デューティΔDUTに変換し、この補正デューティΔDUTは、デューティDUT(DUT=ΔDUT)として信号変調処理部136に供給される。
The deviation e = V1tar−V1 output from the
信号変調処理部136は、上アーム素子81u〜81wにポート138〜143を通じてデューティDUT(DUT=ΔDUT)の駆動信号UH、VH、WHを供給するとともに、下アーム素子82u〜82wにデューティ1−DUT、すなわち、1−ΔDUTの駆動信号UL、VL、WLを供給する。
The signal
3.本実施形態の効果
以上のように、本実施形態では、変化量制限処理、一次遅れ補正処理及びPID処理で用いる係数(変化量制限処理における上限値Cmax_V2、Cmax_V1、下限値Cmin_V2、Cmin_V1、一次遅れ補正処理における一次遅れ補正係数Kf_V2、Kf_V1、及びPID処理におけるP項の係数Kp、I項の係数Ki)を、スイッチング周期Tswに対応して変化する制御周期Tcに応じて重み付けする。これにより、スイッチング周期Tswの変化に伴って制御周期Tcが変化しても、その影響を均等化することが可能となり、変調方式としてPFMを用いる場合でも、DC/DCコンバータ36を好適に制御することができる。
3. As described above, in the present embodiment, coefficients used in the change amount limiting process, the primary delay correction process, and the PID process (upper limit values Cmax_V2, Cmax_V1, lower limit values Cmin_V2, Cmin_V1, and primary delay in the change amount limiting process). The first-order lag correction coefficients Kf_V2 and Kf_V1 in the correction process, and the P-term coefficient Kp and the I-term coefficient Ki) in the PID process are weighted according to the control period Tc that changes corresponding to the switching period Tsw. As a result, even if the control cycle Tc changes with the change of the switching cycle Tsw, the influence can be equalized, and the DC /
また、本実施形態では、スイッチング周波数Fswが高いほどI項の係数Kiを小さくし、スイッチング周波数Fswが低いほど係数Kiを大きくする。積分制御処理では、今回取得した偏差eとI項の係数Kiとの積をI項(前回)に加えて今回の値を取得するが、積分制御処理の周期(制御周期Tc)をスイッチング周期Tswに応じて変化させる場合、スイッチング周波数Fswが高くなる(スイッチング周期Tswが短くなる)と、偏差eを取得する間隔が短くなるため、今回の値が過大になるおそれがある。一方、スイッチング周波数Fswが低くなる(スイッチング周期Tswが長くなる)と、偏差eを取得する間隔が長くなるため、今回の値が過小になるおそれがある。本実施形態によれば、スイッチング周波数Fswが高いほどI項の係数Kiが小さくされ、スイッチング周波数Fswが低いほど係数Kiが大きくされるため、偏差eの取得間隔が変化することに伴う影響を均等化することが可能となり、スイッチング周波数Fswが変化することに伴う影響を軽減することができる。 In the present embodiment, the higher the switching frequency Fsw, the smaller the coefficient Ki of the I term, and the lower the switching frequency Fsw, the larger the coefficient Ki. In the integral control process, the product of the deviation e acquired this time and the coefficient Ki of the I term is added to the I term (previous) to obtain the current value, but the cycle of the integral control process (control cycle Tc) is set to the switching cycle Tsw. When the switching frequency Fsw is increased (the switching period Tsw is shortened), the interval for acquiring the deviation e is shortened, and the current value may be excessive. On the other hand, when the switching frequency Fsw is decreased (the switching period Tsw is increased), the interval for acquiring the deviation e is increased, so that the current value may be too small. According to the present embodiment, the higher the switching frequency Fsw, the smaller the coefficient Ki of the I term, and the lower the switching frequency Fsw, the larger the coefficient Ki. Therefore, the influence of changing the acquisition interval of the deviation e is equalized. It is possible to reduce the influence of changing the switching frequency Fsw.
本実施形態では、スイッチング周波数Fswが低いほどD項の係数Kdを小さくし、スイッチング周波数Fswが高いほど係数Kdを大きくする。微分制御処理では、今回取得した偏差eと前回取得した偏差e(前回)との差に係数Kdを掛けたものを今回の値として用いるが、微分制御処理の周期(制御周期Tc)をスイッチング周期Tswに応じて変化させる場合、スイッチング周波数Fswが低くなる(スイッチング周期Tswが長くなる)と、前記差{e(今回)―e(前回)}が大きくなり易くなる一方、スイッチング周波数Fswが高くなる(スイッチング周期Tswが短くなる)と、前記差が小さくなり易い。本実施形態によれば、スイッチング周波数Fswが低いほど係数Kdは小さくされ、スイッチング周波数Fswが高いほど係数Kdは大きくされるため、前記差が変化することに伴う影響を均等化することが可能となり、スイッチング周波数Fswが変化することに伴う影響を軽減することができる。 In this embodiment, the lower the switching frequency Fsw, the smaller the coefficient Kd of the D term, and the higher the switching frequency Fsw, the larger the coefficient Kd. In the differential control process, the difference between the currently acquired deviation e and the previously acquired deviation e (previous) multiplied by the coefficient Kd is used as the current value. The differential control process cycle (control cycle Tc) is used as the switching cycle. When changing according to Tsw, when the switching frequency Fsw is lowered (the switching cycle Tsw is lengthened), the difference {e (current) -e (previous)} is likely to increase, while the switching frequency Fsw is increased. When the switching period Tsw is shortened, the difference tends to be small. According to the present embodiment, the coefficient Kd is reduced as the switching frequency Fsw is lower, and the coefficient Kd is increased as the switching frequency Fsw is higher. Therefore, it is possible to equalize the influence caused by the change in the difference. , The influence of changing the switching frequency Fsw can be reduced.
本実施形態では、スイッチング周波数Fswが低いほど一次遅れ補正係数Kf_V2、Kf_V1を大きくし、スイッチング周波数Fswが高いほど一次遅れ補正係数Kf_V2、Kf_V1を小さくする。一般的な一次遅れ処理では、今回のセンサ出力値と前回の測定値(センサ出力値を補正した後の値)との差に一次遅れ補正係数を掛けたものに、前回の測定値を加算した和が今回の測定値とされる。本実施形態においても、V2制御モードでは、デジタル2次電圧V2dig(今回)と2次電圧V2(今回)との差に一次遅れ補正係数Kf_V2を掛けたものに、2次電圧V2(今回)を加算した和が2次電圧V2(今回)とされる。V1制御モードでも同様である。一次遅れ処理の周期(制御周期Tc)をスイッチング周期Tswに応じて変化させる場合、スイッチング周波数Fswが低いほど(スイッチング周期Tswが長いほど)加算の周期が長くなり、時定数が大きくなるため、一次遅れの影響は大きくなる。一方、スイッチング周波数Fswが高いほど(スイッチング周期Tswが短いほど)前記加算の周期が短くなり、時定数が小さくなるため、一次遅れの影響は小さくなる。本実施形態によれば、スイッチング周波数Fswが高いほど一次遅れ補正係数Kf_V2、Kf_V1が小さくされ、スイッチング周波数Fswが低いほど一次遅れ補正係数Kf_V2、Kf_V1が大きくされるため、一次遅れの影響を均等化することが可能となり、スイッチング周波数Fswが変化することに伴う影響を軽減することができる。 In the present embodiment, the first order lag correction coefficients Kf_V2 and Kf_V1 are increased as the switching frequency Fsw is lower, and the first order lag correction coefficients Kf_V2 and Kf_V1 are decreased as the switching frequency Fsw is higher. In general first-order lag processing, the previous measured value is added to the difference between the current sensor output value and the previous measured value (the value after correcting the sensor output value) multiplied by the first-order lag correction coefficient. The sum is taken as the current measurement value. Also in the present embodiment, in the V2 control mode, the difference between the digital secondary voltage V2dig (current) and the secondary voltage V2 (current) is multiplied by the primary delay correction coefficient Kf_V2, and the secondary voltage V2 (current) is applied. The added sum is the secondary voltage V2 (current). The same applies to the V1 control mode. When the period of the primary delay processing (control period Tc) is changed according to the switching period Tsw, the lower the switching frequency Fsw (the longer the switching period Tsw), the longer the addition period and the larger the time constant. The effect of the delay is greater. On the other hand, the higher the switching frequency Fsw (the shorter the switching period Tsw), the shorter the period of addition and the smaller the time constant, so the influence of the first-order lag becomes smaller. According to the present embodiment, the higher the switching frequency Fsw, the smaller the first order lag correction coefficients Kf_V2 and Kf_V1, and the lower the switching frequency Fsw, the larger the first order lag correction coefficients Kf_V2 and Kf_V1. It is possible to reduce the influence of changing the switching frequency Fsw.
本実施形態では、スイッチング周波数Fswが高いほど、変化量制限処理で用いる上限値Cmax_V2、Cmax_V1及び下限値Cmin_V2、Cmin_V1を小さくし、スイッチング周波数Fswが低いほど上限値Cmax_V2、Cmax_V1及び下限値Cmin_V2、Cmin_V1を大きくする。目標電圧や目標電流に対する変化量制限処理では、許容変化量の上限値及び下限値の少なくとも一方を設定し、上位システムからの制御指令値の変化量が前記上限値又は下限値を超える場合、前記上限値又は下限値を実際の演算に用いる変化最大幅とする。 In the present embodiment, the higher the switching frequency Fsw, the lower the upper limit values Cmax_V2, Cmax_V1 and the lower limit values Cmin_V2, Cmin_V1 used in the change amount limiting process. Increase In the change amount limiting process for the target voltage and target current, at least one of the upper limit value and the lower limit value of the allowable change amount is set, and when the change amount of the control command value from the host system exceeds the upper limit value or the lower limit value, The upper limit value or the lower limit value is set as the maximum change width used in actual calculation.
例えば、本実施形態のV2制御モードにおける変化量制限処理においても、許容変化量の上限値Cmax_V2及び下限値Cmin_V2を設定し、統括制御部56からの2次電圧指令値V2com(今回)と2次電圧目標値V2tar(前回)の差Dt_V2が上限値Cmax_V2及び下限値Cmin_V2を超える場合、上限値Cmax_V2及び下限値Cmin_V2を実際の演算に用いる変化最大幅とする。変化量制限処理の周期(制御周期Tc)をスイッチング周期Tswに応じて変化させる場合、変化量の上限値Cmax_V2及び下限値Cmin_V2を一定にすると、スイッチング周波数Fswが高いほど(スイッチング周期Tswが短いほど)、2次電圧目標値V2tarの変化量の変化率を大きくすることが可能となる。反対に、スイッチング周波数Fswが低いほど(スイッチング周期Tswが長いほど)、2次電圧目標値V2tarの変化量の変化率は低く抑えられる。本実施形態によれば、スイッチング周波数Fswが高いほど上限値Cmax_V2及び下限値Cmin_V2が小さくされ、許容変化量が取り得る範囲が狭められる。このため、2次電圧目標値V2tarの変化量の可能変化率が小さく設定される。一方、スイッチング周波数Fswが低いほど上限値Cmax_V2及び下限値Cmin_V2が大きくされ、許容変化量が取り得る範囲は広げられる。このため、2次電圧目標値V2tarの変化量の可能変化率が大きく設定される。これらの結果、2次電圧目標値V2tarの変化量の可能変化率を均等化することが可能となり、スイッチング周波数Fswが変化することに伴う影響を軽減することができる。V1制御モードについても同様のことが言える。
For example, also in the change amount limiting process in the V2 control mode of the present embodiment, the upper limit value Cmax_V2 and the lower limit value Cmin_V2 of the allowable change amount are set, and the secondary voltage command value V2com (current) and the secondary value from the
B.変形例
なお、この発明は、上記実施形態に限らず、この明細書の記載内容に基づき、種々の構成を採り得ることはもちろんである。例えば、以下の1〜5の構成を採用することができる。
B. Modifications It should be noted that the present invention is not limited to the above-described embodiment, and it is needless to say that various configurations can be adopted based on the contents described in this specification. For example, the following
1.車両用電力システム20の搭載対象
上記実施形態では、車両用電力システム20を燃料電池車両に搭載したが、これに限られない。例えば、バッテリ駆動車両(電気自動車)に適用することもできる。もちろん、エンジンとバッテリとモータを搭載した、いわゆるパラレル方式又はシリーズパラレル方式のハイブリッド自動車にも適用することもできる。
1. In the above embodiment, the
2.相アームUA、VA、WA
上記実施形態では、3相の相アームUA、VA、WAを用いたが、単相、2相又は4相以上であってもよい。
2. Phase arm UA, VA, WA
In the above-described embodiment, the three-phase phase arms UA, VA, and WA are used. However, a single-phase, two-phase, or four-phase or more may be used.
3.スイッチング制御
上記実施形態では、各スイッチング周期Tswに、上アーム素子81u〜81wのスイッチング(降圧チョッパ制御)と下アーム素子82u〜82wのスイッチング(昇圧チョッパ制御)の両方を含ませる同期スイッチングを用いたが、これに限られず、降圧チョッパ制御又は昇圧チョッパ制御の一方のみに本発明を適用することもできる。
3. Switching Control In the above embodiment, synchronous switching is used in which each switching cycle Tsw includes both switching of the
上記実施形態では、PWM方式とPFM方式を切り替えて用いる構成を採用したが、PFM方式のみを用いる構成にも適用可能である。 In the above embodiment, the configuration using the PWM method and the PFM method by switching is adopted, but the present invention can also be applied to a configuration using only the PFM method.
4.スイッチング周波数Fswに応じた重み付け
上記式(1)、式(2)、式(4)、式(9)、式(10)及び式(12)では、スイッチング周波数Fswと基準スイッチング周波数Fswrとの関係を用いて重み付けを行ったが、スイッチング周期Tswと基準スイッチング周期Tswr(スイッチング周期Tswの基準値)との関係や、制御周期Tcと基準制御周期Tcr(制御周期Tcの基準値)との関係、制御周波数Fc(1秒間当たりの制御処理の回数)と基準制御周波数Fcr(制御周波数Fcの基準値)との関係を用いて重み付けを行うこともできる。
4). Weighting according to switching frequency Fsw In the above formula (1), formula (2), formula (4), formula (9), formula (10) and formula (12), the relationship between the switching frequency Fsw and the reference switching frequency Fswr , And the relationship between the switching cycle Tsw and the reference switching cycle Tswr (reference value of the switching cycle Tsw), the relationship between the control cycle Tc and the reference control cycle Tcr (reference value of the control cycle Tc), Weighting can also be performed using the relationship between the control frequency Fc (the number of control processes per second) and the reference control frequency Fcr (reference value of the control frequency Fc).
上記実施形態では、重み付けを行う処理として、変化量制限処理、一次遅れ補正処理及びPID処理を挙げたが、スイッチング周期Tsw(スイッチング周波数Fswに応じて変化する演算処理周期)で行われる演算処理であれば、これに限られない。 In the above-described embodiment, the change amount limiting process, the first-order lag correction process, and the PID process are given as the weighting process. However, in the calculation process performed in the switching cycle Tsw (the calculation processing cycle that changes according to the switching frequency Fsw) If there is, it is not limited to this.
上記実施形態では、変化量制限処理を、統括制御部56からの指令値(2次電圧指令値V2com、1次電圧指令値V1com)に対して行ったが、これに限られない。例えば、図8の演算点146と信号変調処理部136との間に別の変化制限部を設け、デューティDUTに対して変化量制限処理を行うこともできる。
In the above embodiment, the change amount limiting process is performed on the command value (secondary voltage command value V2com, primary voltage command value V1com) from the
5.その他
上記実施形態では、図8〜図10を用いて、V2制御モード及びV1制御モードを用いる構成の説明をしたが、これに限られず、例えば、I1制御モードでも同様の処理を用いることができる。
5. Others In the above embodiment, the configuration using the V2 control mode and the V1 control mode has been described with reference to FIGS. 8 to 10. However, the present invention is not limited to this, and for example, the same processing can be used in the I1 control mode. .
上記実施形態では、1〜3回の制御周期Tcがタイマ設定値算出処理周期Tcalに対応したが、これに限られない。例えば、1回のタイマ設定値算出処理周期Tcalを常に1回の制御周期Tcに対応付けることもできる。 In the above embodiment, 1 to 3 control cycles Tc correspond to the timer set value calculation processing cycle Tcal, but the present invention is not limited to this. For example, one timer set value calculation processing cycle Tcal can always be associated with one control cycle Tc.
20…電力システム 22…燃料電池(第2電力装置)
23…DC/DCコンバータ装置(VCU)
24…バッテリ(第1電力装置) 26…モータ(第2電力装置)
34…インバータ 36…DC/DCコンバータ
54…コンバータ制御部
81(81u〜81w)…上アーム素子
82(82u〜82w)…下アーム素子
83u〜83w、84u〜84w…ダイオード
90…リアクトル
Cmax_v2…許容変化量の上限値(許容変化量設定係数)
Cmin_v2…許容変化量の下限値(許容変化量設定係数)
DUT…デューティ Fsw…スイッチング周波数
Kd…D項の係数 Kf_V2…一次遅れ補正係数
Ki…I項の係数 T1…上アーム素子駆動時間
T2…下アーム素子駆動時間 Tc…制御周期
Tsw…スイッチング周期 UA…U相アーム
VA…V相アーム WA…W相アーム
UH、UL、VH、VL、WH、WL…駆動信号
20 ...
23 ... DC / DC converter unit (VCU)
24 ... Battery (first power device) 26 ... Motor (second power device)
34 ...
Cmin_v2 ... lower limit of allowable change (allowable change setting coefficient)
DUT ... Duty Fsw ... Switching frequency Kd ... D-term coefficient Kf_V2 ... First-order lag correction coefficient Ki ... I-term coefficient T1 ... Upper arm element drive time T2 ... Lower arm element drive time Tc ... Control cycle Tsw ... Switching cycle UA ... U Phase arm VA ... V phase arm WA ... W phase arm UH, UL, VH, VL, WH, WL ... Drive signal
Claims (5)
前記スイッチング素子の駆動に関連する演算処理で用いる係数を、前記演算処理を実施する周期でありスイッチング周期に対応して変化する演算処理周期に応じて重み付けする
ことを特徴とするDC/DCコンバータ装置の動作制御方法。 An operation control method of a DC / DC converter device for driving a switching element by a drive signal generated using pulse frequency modulation (PFM),
A coefficient used in arithmetic processing related to driving of the switching element is weighted according to an arithmetic processing cycle that is a cycle in which the arithmetic processing is performed and changes corresponding to the switching cycle. Operation control method.
前記係数は、前記駆動信号のデューティの算出に用いる積分制御処理で用いる積分項(I項)の係数であり、
スイッチング周波数が高いほど前記I項の係数を小さくし、前記スイッチング周波数が低いほど前記I項の係数を大きくする
ことを特徴とするDC/DCコンバータ装置の動作制御方法。 In the operation control method of the DC / DC converter device according to claim 1,
The coefficient is a coefficient of an integral term (I term) used in an integral control process used to calculate the duty of the drive signal,
A method for controlling an operation of a DC / DC converter device, wherein the higher the switching frequency, the smaller the coefficient of the I term, and the lower the switching frequency, the larger the coefficient of the I term.
前記係数は、前記駆動信号のデューティの算出に用いる微分制御処理で用いる微分項(D項)の係数であり、
スイッチング周波数が低いほど前記D項の係数を小さくし、前記スイッチング周波数が高いほど前記D項の係数を大きくする
ことを特徴とするDC/DCコンバータ装置の動作制御方法。 The operation control method for a DC / DC converter device according to claim 1 or 2,
The coefficient is a coefficient of a differential term (D term) used in differential control processing used for calculating the duty of the drive signal,
A method for controlling an operation of a DC / DC converter device, wherein the lower the switching frequency, the smaller the coefficient of the D term, and the higher the switching frequency, the larger the coefficient of the D term.
前記係数は、前記DC/DCコンバータ装置を搭載した電力システムの状態を検出するセンサの出力値に対する一次遅れ処理で用いる一次遅れ補正係数であり、
スイッチング周波数が低いほど前記一次遅れ補正係数を大きくし、前記スイッチング周波数が高いほど前記一次遅れ補正係数を小さくする
ことを特徴とするDC/DCコンバータ装置の動作制御方法。 In the operation control method of the DC / DC converter device according to any one of claims 1 to 3,
The coefficient is a first-order lag correction coefficient used in a first-order lag process for an output value of a sensor that detects a state of a power system equipped with the DC / DC converter device,
The operation control method for a DC / DC converter device, wherein the first-order lag correction coefficient is increased as the switching frequency is lower, and the first-order lag correction coefficient is decreased as the switching frequency is higher.
前記係数は、前記DC/DCコンバータ装置を搭載した電力システムで用いる目標電圧又は目標電流に対する変化量制限処理の許容変化量設定係数を含み、
スイッチング周波数が高いほど前記許容変化量設定係数を小さくし、前記スイッチング周波数が低いほど前記許容変化量設定係数を大きくする
ことを特徴とするDC/DCコンバータ装置の動作制御方法。 In the operation control method of the DC / DC converter device according to any one of claims 1 to 4,
The coefficient includes an allowable change amount setting coefficient of a change amount limiting process for a target voltage or target current used in a power system equipped with the DC / DC converter device,
An operation control method for a DC / DC converter device, wherein the allowable change amount setting coefficient is decreased as the switching frequency is higher, and the allowable change amount setting coefficient is increased as the switching frequency is lower.
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