JP2009267267A - Electronic component mounting device - Google Patents

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Yoshihiro Suzuki
義弘 鈴木
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic component mounting device that can be miniaturized further by reducing the area of a product while securing a product area, and has superior heat radiation characteristics. <P>SOLUTION: In a substrate 1 having a built-in semiconductor, a semiconductor device 10 is mounted while being buried in a substrate 20, namely a laminate of a plurality of insulating layers. The semiconductor device 10 has inspection electrodes Ea, Eb for resistance measurement evaluation. The inspection electrodes Ea, Eb conduct electricity mutually, and are not terminated. More specifically, the inspection electrodes Ea, Eb are not connected to conductor layers 30, 32, 34, and are buried in the substrate 20 while the inspection electrodes Ea, Eb are isolated electrically. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電子部品搭載装置に関する。   The present invention relates to an electronic component mounting apparatus.

コンピュータや携帯端末等の電子機器等の内部回路には、表面実装型の多種の電子部品が搭載されている。このような薄膜型の電子部品としては、例えば、半導体ＩＣ（半導体装置）等の能動部品や、キャパシタ（コンデンサ）、インダクタ、ＬＣ複合部品、集中定数デバイス、分布定数デバイス、抵抗器、バリスタ等の受動部品、さらには、これらが積層複合された複合部品等が挙げられる。近時、電子機器の更なる高性能化及び小型化の要求に応えるべく、これら各種電子部品の更なる薄型（薄膜）化が急務となっており、具体的には、例えば、ベアチップ（ダイ：Ｄｉｅ）状態の半導体ＩＣや他の機能部品をプリント基板等に搭載した電子部品内蔵基板モジュールの開発も急速に進んでいる。   Various types of electronic components of surface mounting type are mounted on internal circuits of electronic devices such as computers and portable terminals. Examples of such thin-film electronic components include active components such as semiconductor ICs (semiconductor devices), capacitors (capacitors), inductors, LC composite components, lumped constant devices, distributed constant devices, resistors, varistors, and the like. Examples include passive components, and composite components in which these are laminated and combined. Recently, in order to meet the demand for higher performance and miniaturization of electronic devices, it has become urgent to make these various electronic components thinner (thin films). Specifically, for example, bare chips (die: Development of electronic component built-in board modules in which a semiconductor IC in a Die state and other functional parts are mounted on a printed board or the like is also proceeding rapidly.

かかるベアチップ状態の半導体ＩＣは、パッケージに収納された半導体ＩＣに比して電極ピッチが非常に狭いことから、これを例えばプリント基板等に搭載する場合、半導体ＩＣに設けられた電極（端子）とプリント基板に設けられた配線とを如何にして確実に接続するかが重要となる。また、他の電子部品についても、高密度実装に伴う更なる狭ピッチ化や縮小化に対応して確実な導体間接続や層間接続の実現が望まれている。   Such a bare-chip semiconductor IC has a very narrow electrode pitch compared to a semiconductor IC housed in a package. For example, when mounting this on a printed circuit board or the like, an electrode (terminal) provided on the semiconductor IC and It is important how to securely connect the wiring provided on the printed circuit board. In addition, for other electronic components, it is desired to realize reliable connection between conductors and interlayer connection in response to further narrowing and reduction in pitch due to high-density mounting.

例えば、半導体ＩＣに設けられるバンプ電極と半導体ＩＣとの接続界面、又は、バンプと基板配線との接続界面に何らかの異常が発生してしまい、導通はしているが点接状態になっている等の事象が生じると、かかる電子デバイスは、使用における経時的な劣化に起因して将来的に断線してしまうおそれがある。そこで、品質保証の観点からは、そのような接続部位において点接状態の発生といった異常の有無等を検査することが極めて重大な課題となっている。そのような製品検査を行うために、例えば、特許文献１や特許文献２には、半導体ＩＣ等の電子部品が実装された基板の表面に検査電極用パッドが設けられた装置が記載されている。
特開２００３−６８８０６号公報 特開平９−２４６４２６号公報 For example, some abnormality occurs at the connection interface between the bump electrode and the semiconductor IC provided in the semiconductor IC or the connection interface between the bump and the substrate wiring. When this event occurs, such an electronic device may be disconnected in the future due to deterioration over time in use. Therefore, from the viewpoint of quality assurance, it is extremely important to inspect the presence or absence of abnormality such as the occurrence of a contact state at such a connection site. In order to perform such product inspection, for example, Patent Document 1 and Patent Document 2 describe apparatuses in which test electrode pads are provided on the surface of a substrate on which an electronic component such as a semiconductor IC is mounted. .
JP 2003-68806 A Japanese Patent Laid-Open No. 9-246426

しかし、上記従来の装置のように検査のためだけに設けられた電極や配線が、装置の表面や表層にまで形成されてしまうと、半導体ＩＣ等の電子部品の実装・動作に必要とされる他のビアホール、配線、パッドといった製品エリアが狭くなってしまい、その結果、製品面積の増大を招いていた。また、製品には、外来ノイズから電子部品を防御するため、及び／又は、電子部品が発するノイズの外部への漏洩を抑制するためのシールド構造を設ける必要が多々あるが、検査用の電極や配線を装置の表面や表層にまで形成しようとすると、そのシールド構造の形成が阻害されてしまうことも懸念される。   However, if the electrodes and wirings provided only for inspection as in the above-described conventional device are formed even on the surface or surface layer of the device, they are required for mounting and operation of electronic components such as semiconductor ICs. Product areas such as other via holes, wirings, and pads are narrowed, resulting in an increase in product area. In addition, products often need to be provided with a shield structure for protecting electronic components from external noise and / or suppressing leakage of noise generated by electronic components to the outside. There is also a concern that if the wiring is formed up to the surface or surface layer of the device, the formation of the shield structure is hindered.

また、電子部品はその動作によって熱を発生するため、その熱を外部へ放散させて信頼性を確保するための放熱対策が必要であるが、熱源である電子部品が基板内部に埋め込まれている構造では、ヒートシンクや放熱フィン等の放熱部材を電子部品に直接取り付けることは困難であり、仮に取り付けたとしても、薄型化を達成できなくなってしまう。例えば、半導体装置がＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いＩＣである場合、そのスイッチングによって生じる熱は多量であり、半導体装置の近傍に熱が蓄積すると、熱応力による内部構造の形状変形（歪、膨張）や剥離が生じるおそれも考えられる。そのため、電子部品から発生する熱を効率的に外部へ放散させる必要がある。   In addition, since electronic components generate heat due to their operation, heat dissipation measures are necessary to dissipate the heat to the outside and ensure reliability. However, the electronic component that is the heat source is embedded inside the substrate. In the structure, it is difficult to directly attach a heat radiating member such as a heat sink or a heat radiating fin to the electronic component, and even if it is attached, it will not be possible to reduce the thickness. For example, when the semiconductor device is an IC having a very high operating frequency such as a CPU (Central Processing Unit) or DSP (Digital Signal Processor), the heat generated by the switching is large, and heat is accumulated in the vicinity of the semiconductor device. Then, the shape deformation (distortion, expansion) and peeling of the internal structure due to thermal stress may occur. Therefore, it is necessary to efficiently dissipate the heat generated from the electronic component to the outside.

そこで、本発明は、かかる事情に鑑みてなされたものであり、製品エリアを確保しつつ製品面積を低減して更なる小型化が可能であり、かつ、放熱特性に優れた電子部品搭載装置を提供することを目的とする。   Therefore, the present invention has been made in view of such circumstances, and an electronic component mounting apparatus that can further reduce the size by reducing the product area while securing the product area and has excellent heat dissipation characteristics. The purpose is to provide.

上記課題を解決するために、本発明による電子部品搭載装置は、互いに導通しており、かつ、終端（ターミネート）されていない、つまり、他の部位には接続されておらず電気的に孤立した（浮いている）少なくとも２つの検査用電極を有する電子部品と、その電子部品が内部に埋設された基体とを備える。   In order to solve the above-described problems, the electronic component mounting apparatus according to the present invention is electrically connected to each other and is not terminated (ie, terminated), that is, not electrically connected to other parts and electrically isolated. An electronic component having at least two inspection electrodes (floating) and a base body in which the electronic component is embedded are provided.

このように構成された電子部品搭載装置は、少なくとも２つの検査用の電極が基体内に埋設された言わば検査用電極埋設型の電子部品搭載（内蔵）装置であり、製造過程において、電子部品が基体に搭載された時点で、それらの検査用電極に一定のソース電流を送通させた状態で、それらの検査用電極を用いて電圧測定を行うことにより、検査用電極部分（検査用電極と電子部品との接続界面を含む部分）の抵抗値を評価し、その後、検査用電極ごと電子部品の上方に上層を形成することによって得ることができる。   The electronic component mounting apparatus configured as described above is a so-called inspection electrode embedded type electronic component mounting (built-in) apparatus in which at least two electrodes for inspection are embedded in a substrate. At the time of mounting on the substrate, a voltage is measured using these inspection electrodes in a state where a constant source current is passed through the inspection electrodes. The resistance value of the portion including the connection interface with the electronic component) is evaluated, and then the upper layer is formed above the electronic component together with the inspection electrode.

そして、検査用電極が基体の表面や表層にまで形成されていないので、電子部品の実装・動作に必要とされるエリアを十分に確保しつつ製品面積の増大が抑えられる。また、電子部品からの発熱が検査用電極に伝導されるので、それらが放熱部として機能し、熱応力による電子部品やその周囲の内部構造、さらには電子部品搭載装置の形状変形（歪、膨張）や剥離等の発生が抑制される。さらに、検査用電極は、基体内部に埋め込まれているのでアンカーとしても機能し、電子部品搭載装置の形状変形や剥がれ等が更に抑えられる。   Since the inspection electrode is not formed on the surface or surface layer of the substrate, an increase in the product area can be suppressed while sufficiently securing an area required for mounting and operation of the electronic component. In addition, since heat generated from the electronic component is conducted to the inspection electrode, they function as a heat radiating section, and the electronic component and its surrounding internal structure due to thermal stress, as well as the shape deformation (distortion, expansion) of the electronic component mounting device ) And peeling are suppressed. Further, since the inspection electrode is embedded in the base body, it also functions as an anchor, and the shape deformation and peeling of the electronic component mounting apparatus can be further suppressed.

また、少なくとも２つの検査用電極のそれぞれに接続されており、基体内に設けられ、かつ、終端（ターミネート）されていない、つまり、他の部位には接続されておらず電気的に孤立した（浮いている）検査用パッド（電子部品の上層の導体パターン）を備えてもよい。この場合、検査用パッドが終端されていないので、検査用電極も終端されない。   In addition, it is connected to each of at least two inspection electrodes, is provided in the base body, and is not terminated (terminated), that is, is not connected to other parts and is electrically isolated ( An inspection pad (floating conductor pattern on the electronic component) may be provided. In this case, since the inspection pad is not terminated, the inspection electrode is not terminated.

このようにすれば、検査用パッドを形成した時点で、その検査用パッドを用いた検査用電極部分（検査用電極と電子部品との接続界面、検査用電極と検査用パッドとの接続界面、及び検査用電極間の接続状態）の抵抗値評価を行うことができ、検査装置等の検査用プローブの位置合わせが平易になるとともに、放熱効果とアンカー効果が更に高められるので有用である。   In this way, when the test pad is formed, the test electrode portion using the test pad (the interface between the test electrode and the electronic component, the interface between the test electrode and the test pad, And the connection state between the inspection electrodes) can be evaluated, and the alignment of the inspection probe such as the inspection apparatus is simplified, and the heat radiation effect and the anchor effect are further enhanced, which is useful.

より具体的には、検査用電極が、２つの第１電極、及び、それら２つの第１電極間に設けられた１つの第２電極から構成されると好適である。   More specifically, the inspection electrode is preferably composed of two first electrodes and one second electrode provided between the two first electrodes.

このようにすれば、製造過程において、電子部品が基体に搭載された時点で、２つの第１電極の一方と第２電極にソース電流送通用のプローブを接続する一方で、２つの第１電極の他方と第２電極に電圧測定用のプローブを接続することにより、いわゆる４端子法を用いた電圧測定が行われ、その結果、第２電極部分のみの抵抗値を選択的にかつ精密に評価することができる。   In this way, in the manufacturing process, when the electronic component is mounted on the substrate, the probe for transmitting the source current is connected to one of the two first electrodes and the second electrode, while the two first electrodes By connecting a voltage measurement probe to the other electrode and the second electrode, voltage measurement using a so-called four-terminal method is performed, and as a result, the resistance value of only the second electrode portion is selectively and precisely evaluated. can do.

なお、このような２つの第１電極及び１つの第２電極からなる組（群）は１組に限られず、１つの電子部品に複数組設けられていてもよい。   Note that the set (group) of two first electrodes and one second electrode is not limited to one set, and a plurality of sets may be provided in one electronic component.

本発明によれば、終端されていない少なくとも２つの検査用電極を有する電子部品が基体内部に埋設されているので、製品エリアを確保しつつ製品面積を低減することができ、これにより装置の更なる小型化を実現できる。また、基体内部に埋設された電極が放熱部及びアンカーとして機能するので、電子部品搭載装置の形状変化や剥離等の発生を抑止できる。   According to the present invention, since the electronic component having at least two test electrodes that are not terminated is embedded in the base body, the product area can be reduced while securing the product area. Can be realized. Moreover, since the electrode embedded in the base body functions as a heat radiating portion and an anchor, it is possible to suppress the occurrence of a change in shape or peeling of the electronic component mounting apparatus.

以下、本発明の実施の形態について詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。   Hereinafter, embodiments of the present invention will be described in detail. In addition, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted. Further, the positional relationship such as up, down, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Furthermore, the dimensional ratios in the drawings are not limited to the illustrated ratios. Further, the following embodiments are exemplifications for explaining the present invention, and are not intended to limit the present invention only to the embodiments. Further, the present invention can be variously modified without departing from the gist thereof.

図１乃至図３は、本発明による電子部品搭載装置の第１実施形態を製造する手順の一例を示す工程図である。半導体内蔵基板１（電子部品搭載装置）は、半導体装置１０（電子部品）が、複数の絶縁層２１〜２８が積層された基板２０（基体）中に埋め込まれるように搭載されたものである。   1 to 3 are process diagrams showing an example of a procedure for manufacturing the first embodiment of the electronic component mounting apparatus according to the present invention. The semiconductor-embedded substrate 1 (electronic component mounting device) is a device in which a semiconductor device 10 (electronic component) is mounted so as to be embedded in a substrate 20 (base body) on which a plurality of insulating layers 21 to 28 are laminated.

ここで、図７は、半導体装置１０の概略構造を示す斜視図である。半導体装置１０はベアチップ状態の半導体ＩＣ（ダイ）等の半導体部品であり、略矩形板状をなすその主面１０ａに多数のランド電極（図示せず）及びバンプ１２を有している。なお、図示においては、四隅にのみバンプ１２を表示し、それ以外のバンプ１２の表示を省略した。また、半導体装置１０の種類は、特に制限されるものではないが、例えば、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣが挙げられる。   Here, FIG. 7 is a perspective view showing a schematic structure of the semiconductor device 10. The semiconductor device 10 is a semiconductor component such as a semiconductor IC (die) in a bare chip state, and has a large number of land electrodes (not shown) and bumps 12 on a main surface 10a having a substantially rectangular plate shape. In the figure, the bumps 12 are displayed only at the four corners, and the other bumps 12 are not shown. Further, the type of the semiconductor device 10 is not particularly limited, and examples thereof include a digital IC having a very high operating frequency such as a CPU or a DSP.

さらに、特に限定されるものではないが、半導体装置１０の裏面１０ｂは研磨されており、これにより半導体装置１０の厚さｔ（主面１０ａから裏面１０ｂまでの距離）は、通常の半導体装置に比して薄くされており、例えば、好ましくは２００μｍ以下、より好ましくは２０〜５０μｍ程度とされる。また、裏面１０ｂは、半導体装置１０を薄型にするべく、エッチング、プラズマ処理、レーザ照射、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理を行うことができる。   Further, although not particularly limited, the back surface 10b of the semiconductor device 10 is polished, so that the thickness t (distance from the main surface 10a to the back surface 10b) of the semiconductor device 10 is the same as that of a normal semiconductor device. For example, it is preferably 200 μm or less, more preferably about 20 to 50 μm. Further, the back surface 10b can be roughened by etching, plasma processing, laser irradiation, blast polishing, buff polishing, chemical processing, or the like in order to make the semiconductor device 10 thin.

なお、半導体装置１０の裏面１０ｂの研磨は、例えば、ウェハの状態で多数の半導体装置に対して一括して行い、その後、ダイシングにより個別の半導体装置１０に分離することができる。研磨により薄くする前にダイシングによって個別の半導体装置１０に切断分離した場合には、熱硬化性樹脂等により半導体装置１０の主面１０ａを覆った状態で裏面１０ｂを研磨することもできる。   The polishing of the back surface 10b of the semiconductor device 10 can be performed, for example, on a large number of semiconductor devices in a wafer state and then separated into individual semiconductor devices 10 by dicing. When the individual semiconductor device 10 is cut and separated by dicing before thinning by polishing, the back surface 10b can be polished with the main surface 10a of the semiconductor device 10 covered with a thermosetting resin or the like.

また、バンプ１２は、導電性突起物の一種であり、その種類は、特に制限されず、スタッドバンプ、プレートバンプ、メッキバンプ、ボールバンプ等の各種のバンプを例示できる。なお、図示においては、プレートバンプを例示した。バンプ１２としてスタッドバンプを用いる場合には、金（Ａｕ）や銅（Ｃｕ）をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。   The bump 12 is a kind of conductive protrusion, and the kind thereof is not particularly limited, and various bumps such as a stud bump, a plate bump, a plating bump, and a ball bump can be exemplified. In the drawing, a plate bump is illustrated. When stud bumps are used as the bumps 12, gold (Au) or copper (Cu) can be formed by wire bonding, and when plate bumps are used, they can be formed by plating, sputtering or vapor deposition. . In the case of using a plating bump, it can be formed by plating. In the case of using a ball bump, the solder ball is placed on the land electrode and then melted or cream solder is applied on the land electrode. After printing, it can be formed by melting it. Further, it is also possible to use conical or columnar bumps obtained by screen printing a conductive material and curing it, or bumps obtained by printing nano paste and sintering it by heating.

バンプ１２に使用可能な金属種としては、特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金、半田等が挙げられ、これらのなかでは、接続性やマイグレーションを考慮すると金又は銅を用いることが好ましい。   The metal species that can be used for the bump 12 are not particularly limited. For example, gold (Au), silver (Ag), copper (Cu), nickel (Ni), tin (Sn), chromium (Cr), nickel Examples thereof include a chromium alloy and solder. Among these, gold or copper is preferably used in consideration of connectivity and migration.

なお、バンプ１２の寸法形状は、ランド電極間の間隔（ピッチ）に応じて適宜設定することができ、例えば、ランド電極のピッチが約１００μｍである場合には、バンプ１２の最大径を１０〜９０μｍ程度、高さを２〜１００μｍ程度にすればよい。なお、バンプ１２は、ウェハのダイシングにより個別の半導体装置１０に切断分離した後、ワイヤボンダーを用いて各ランド電極に接合することができる。   Note that the size and shape of the bumps 12 can be set as appropriate according to the interval (pitch) between the land electrodes. For example, when the pitch of the land electrodes is about 100 μm, the maximum diameter of the bumps 12 is 10 to 10. What is necessary is just to make about 90 micrometers and height into about 2-100 micrometers. The bumps 12 can be cut and separated into individual semiconductor devices 10 by wafer dicing and then bonded to each land electrode using a wire bonder.

また、基板２０は、半導体装置１０やその他の配線構造を外部から電気的に絶縁する絶縁層として機能し、用いられる材料としては、特に制限はなく、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂又はベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。   Further, the substrate 20 functions as an insulating layer that electrically insulates the semiconductor device 10 and other wiring structures from the outside, and the material used is not particularly limited. For example, vinyl benzyl resin, polyvinyl benzyl ether compound resin , Bismaleimide triazine resin (BT resin), polyphenylene ether (polyphenylene ether oxide) resin (PPE, PPO), cyanate ester resin, epoxy + active ester cured resin, polyphenylene ether resin (polyphenylene oxide resin), curable polyolefin resin , Benzocyclobutene resin, polyimide resin, aromatic polyester resin, aromatic liquid crystal polyester resin, polyphenylene sulfide resin, polyetherimide resin, polyacrylate resin, polyetheretherketone tree , Fluororesin, epoxy resin, phenolic resin or benzoxazine resin, or these resins are silica, talc, calcium carbonate, magnesium carbonate, aluminum hydroxide, magnesium hydroxide, aluminum borate whisker, potassium titanate fiber , Alumina, glass flake, glass fiber, tantalum nitride, aluminum nitride, etc., and these resins are added to magnesium, silicon, titanium, zinc, calcium, strontium, zirconium, tin, neodymium, samarium, aluminum, bismuth , A material obtained by adding a metal oxide powder containing at least one metal among lead, lanthanum, lithium and tantalum, and further, a material obtained by blending resin fibers such as glass fiber and aramid fiber with these resins, Or these Material impregnated with resin glass cloth, aramid fibers, nonwoven fabric, etc., can be exemplified, and electrical properties, mechanical properties, water absorption, from the viewpoint of reflow resistance, can be appropriately selected.

図１に戻り、半導体内蔵基板１の製造においては、まず、上述したような材料からなる絶縁性のシート部材（絶縁層２１）上に非硬化状態の樹脂層を形成し、その上に半導体装置１０をフェースアップ（主面１０ａが上を向いた状態）の状態で載置する。半導体装置１０には、バンプ１２と同等に設けられた２つの検査用電極Ｅａ，Ｅｂが他のバンプ１２とともに設けられている。また、これらの検査用電極Ｅａ，Ｅｂは、半導体装置１０の内部回路で、又は、再配線１４によって互いに電気的に導通している。   Returning to FIG. 1, in manufacturing the semiconductor-embedded substrate 1, first, an uncured resin layer is formed on the insulating sheet member (insulating layer 21) made of the material as described above, and the semiconductor device is formed thereon. 10 is placed face up (with the main surface 10a facing upward). In the semiconductor device 10, two inspection electrodes Ea and Eb provided in the same manner as the bumps 12 are provided together with other bumps 12. Further, these inspection electrodes Ea and Eb are electrically connected to each other in the internal circuit of the semiconductor device 10 or by the rewiring 14.

次に、樹脂層を硬化させて絶縁層２２を形成した後、検査用電極Ｅａ，Ｅｂのレベルまで絶縁層２３を形成し、検査用電極Ｅａ，Ｅｂに接続する上層配線である検査用パッドＰａ，Ｐｂ、及び、絶縁層２４を、適宜の製膜及びパターニング方法によって形成する。この状態で、図２に示す如く、検査用パッドＰａ，Ｐｂに、ソース電流を送通するためのプローブと電圧を測定するためのプローブを当接させ、電流送通用の回路Ｋａと電圧測定用の回路Ｋｂを画定する。これにより、回路Ｋａ，Ｋｂが重畳する部位である検査用パッドＰａ，Ｐｂ間の電圧が測定され、印加しているソース電流値とその電圧値とから、検査用パッドＰａから検査用パッドＰｂ間の抵抗値、具体的には、検査用パッドＰａと検査用電極Ｅａとの界面、検査用電極Ｅａと再配線１４との界面、再配線１４の一部、再配線１４と検査用電極Ｅｂとの界面、及び、検査用電極Ｅｂと検査用パッドＰｂとの界面を含む部分の抵抗値を選択的に求めることができる。   Next, after the resin layer is cured to form the insulating layer 22, the insulating layer 23 is formed to the level of the inspection electrodes Ea and Eb, and the inspection pad Pa which is an upper layer wiring connected to the inspection electrodes Ea and Eb. , Pb, and the insulating layer 24 are formed by an appropriate film formation and patterning method. In this state, as shown in FIG. 2, the probe for passing the source current and the probe for measuring the voltage are brought into contact with the test pads Pa and Pb, and the current passing circuit Ka and the voltage measuring device are brought into contact with each other. The circuit Kb is defined. As a result, the voltage between the inspection pads Pa and Pb, which are the parts where the circuits Ka and Kb overlap, is measured. From the applied source current value and the voltage value, the inspection pad Pa to the inspection pad Pb is measured. Resistance, specifically, the interface between the inspection pad Pa and the inspection electrode Ea, the interface between the inspection electrode Ea and the rewiring 14, a part of the rewiring 14, the rewiring 14 and the inspection electrode Eb And the resistance value of the portion including the interface between the inspection electrode Eb and the inspection pad Pb can be selectively obtained.

この抵抗値の測定評価を終了した後、測定用のプローブを取り外し、絶縁層２１側にお導体層３０が形成された絶縁層２６、絶縁層２７、及び、絶縁層２８を順次形成する。また、絶縁層２４下にビアホールを穿設し、適宜の製膜手法によって、そのビアホール内及び開口周辺に導体層３２を形成した後、ビアホール内を導体で埋め込んで層間ビアＨａを形成する。さらに、その上に絶縁層２５を設けた後、導体層３２上の部分にコンタクトホールを穿設し、適宜の製膜手法によって、そのコンタクトホール内及び絶縁層２５上に導体層３４を形成し、さらに、コンタクトホールを導体で埋め込んでプラグＨｂを形成して半導体内蔵基板１を得る。   After the measurement and evaluation of the resistance value is completed, the measurement probe is removed, and the insulating layer 26, the insulating layer 27, and the insulating layer 28 in which the conductor layer 30 is formed on the insulating layer 21 side are sequentially formed. In addition, a via hole is formed under the insulating layer 24, and the conductor layer 32 is formed in the via hole and in the vicinity of the opening by an appropriate film forming method, and then the via hole is filled with a conductor to form the interlayer via Ha. Further, after the insulating layer 25 is provided thereon, a contact hole is formed in a portion on the conductor layer 32, and the conductor layer 34 is formed in the contact hole and on the insulating layer 25 by an appropriate film forming technique. Further, the contact hole is filled with a conductor to form a plug Hb, whereby the semiconductor-embedded substrate 1 is obtained.

なお、半導体装置１０は、他のバンプ１２が導体層３０，３２，３４に適宜接続されてよいが、上述の如く、検査用電極Ｅａ，Ｅｂは、互いに導通しているものの、両方とも終端（ターミネート）されておらず、換言すれば、導体層３０，３２，３４に接続しておらず、電気的に孤立した状態で、基板２０内に埋め込まれている。   In the semiconductor device 10, other bumps 12 may be appropriately connected to the conductor layers 30, 32, and 34. However, as described above, the inspection electrodes Ea and Eb are electrically connected to each other, but both are terminated ( In other words, it is not connected to the conductor layers 30, 32, 34 and is embedded in the substrate 20 in an electrically isolated state.

このような構成を有する半導体内蔵基板２（電子部品搭載装置）によれば、検査用電極Ｅａ，Ｅｂ及び検査用パッドＰａ，Ｐｂが終端されておらず、電気的に導体層３０，３２，３４から孤立しており、基板２０の表面や表層にまで形成されていないので、半導体装置１０の実装・動作に必要とされる領域を十分に確保しつつ、製品面積の増大を抑えることができる。換言すれば、上述の如く、製造工程の途中で抵抗値の評価（検査）を行うことができるので、他の検査専用のビア、配線、パッド等が不要となり、その結果、製品構造が簡略小型化され、製品設計の自由度も増大するとともに、半導体装置１０の周辺を導体パターンで覆うシールド構造を形成することが平易となる。   According to the semiconductor-embedded substrate 2 (electronic component mounting apparatus) having such a configuration, the inspection electrodes Ea, Eb and the inspection pads Pa, Pb are not terminated and are electrically conductive layers 30, 32, 34. Therefore, it is not formed on the surface or the surface layer of the substrate 20, so that it is possible to suppress an increase in product area while sufficiently securing a region required for mounting and operation of the semiconductor device 10. In other words, as described above, the resistance value can be evaluated (inspected) in the middle of the manufacturing process, so that other inspection-dedicated vias, wirings, pads, etc. are not required, resulting in a simple and compact product structure. Thus, the degree of freedom in product design is increased, and it is easy to form a shield structure that covers the periphery of the semiconductor device 10 with a conductor pattern.

また、半導体装置１０からの発熱が検査用電極Ｅａ，Ｅｂを通して検査用パッドＰａ，Ｐｂに伝導され、そこから放散されるので、検査用電極Ｅａ，Ｅｂが単なる検査用途のためだけでなく、放熱部として機能する。よって、熱応力による半導体装置１０やその周囲の内部構造、ひいては半導体内蔵基板１の形状変形（歪、膨張）や剥離等の発生を抑制することもできる。さらに、検査用電極Ｅａ，Ｅｂ及び検査用パッドＰａ，Ｐｂが基板２０の内部に埋め込まれているので、アンカーとしても機能する。これにより、半導体内蔵基板１の形状変形や剥がれ等を更に防止することができる。   Further, since the heat generated from the semiconductor device 10 is conducted to and dissipated from the inspection pads Pa and Pb through the inspection electrodes Ea and Eb, the inspection electrodes Ea and Eb are not only used for inspection purposes but also radiated heat. It functions as a part. Therefore, it is also possible to suppress the occurrence of shape deformation (distortion, expansion), separation, and the like of the semiconductor device 10 and its surrounding internal structure due to thermal stress, and consequently the semiconductor-embedded substrate 1. Further, since the inspection electrodes Ea and Eb and the inspection pads Pa and Pb are embedded in the substrate 20, it also functions as an anchor. Thereby, shape deformation, peeling, etc. of the semiconductor-embedded substrate 1 can be further prevented.

図４乃至図６は、本発明による電子部品搭載装置の第２実施形態を製造する手順の一例を示す工程図である。半導体内蔵基板２（電子部品搭載装置）は、検査用電極Ｅａ，Ｅｂ及び検査用パッドＰａ，Ｐｂに代えて、検査用電極Ｅ１ａ，Ｅ１ｂ，Ｅ２及び検査用パッドＰ１ａ，Ｐ１ｂ，Ｐ２を備えること以外は、図３に示す半導体内蔵基板１と同様に構成されたものであり、また、図２に示す抵抗値測定評価用の回路Ｋａ，Ｋｂの線路が図５に示す如く異なること以外は、図１乃至図３に示す手順と同様の手順によって製造することができる。なお、検査用電極Ｅ１ａ，Ｅ１ｂが第１電極に相当し、検査用電極Ｅ２が第２電極に相当する。   4 to 6 are process diagrams showing an example of a procedure for manufacturing the second embodiment of the electronic component mounting apparatus according to the present invention. The semiconductor-embedded substrate 2 (electronic component mounting apparatus) includes inspection electrodes E1a, E1b, E2 and inspection pads P1a, P1b, P2 instead of the inspection electrodes Ea, Eb and inspection pads Pa, Pb. Is configured in the same manner as the semiconductor-embedded substrate 1 shown in FIG. 3, and the lines of the resistance value measurement evaluation circuits Ka and Kb shown in FIG. 2 are different as shown in FIG. It can be manufactured by a procedure similar to the procedure shown in FIGS. The inspection electrodes E1a and E1b correspond to the first electrode, and the inspection electrode E2 corresponds to the second electrode.

すなわち、図５に示す状態（絶縁層２４から検査用パッドＰ１ａ，Ｐ１ｂ，Ｐ２が露呈した状態）において、検査用パッドＰ１ａ，Ｐ２に、ソース電流を送通するためのプローブを接続して電流送通用の回路Ｋａを画定するとともに、検査用パッドＰ１ｂ，Ｐ２に電圧を測定するためのプローブを接続して電圧測定用の回路Ｋｂを画定する。これにより、４端子法を用いて回路Ｋａ，Ｋｂが重畳する部位である部分、具体的には、検査用パッドＰ２と検査用電極Ｅ２との界面、検査用電極Ｅ２と再配線１４との界面を含む部分の電圧が選択に測定され、印加しているソース電流値とその電圧値とから、その部分のみの抵抗値を選択的にかつ正確に求めることができる。   That is, in the state shown in FIG. 5 (the state in which the inspection pads P1a, P1b, and P2 are exposed from the insulating layer 24), a probe for passing a source current is connected to the inspection pads P1a and P2 to supply current. A common circuit Ka is defined, and a probe for measuring a voltage is connected to the test pads P1b and P2 to define a voltage measurement circuit Kb. As a result, the part where the circuits Ka and Kb overlap using the four-terminal method, specifically, the interface between the test pad P2 and the test electrode E2, and the interface between the test electrode E2 and the rewiring 14 Is selectively measured, and the resistance value of only the portion can be selectively and accurately obtained from the applied source current value and the voltage value.

ここで、本発明者の知見によれば、例えば、半導体内蔵基板では、半導体装置のバンプと半導体装置との接続界面、又は、バンプと基板配線との接続界面に何らかの異常が発生してしまい、導通はしているが点接状態になっている等の事象が生じることがあり、こうなると、かかる半導体内蔵基板は、使用における経時的な劣化に起因して将来的に断線してしまうおそれがある。このように接続部位が点接状態となっているものでは、その接続部位の抵抗値が、正常時の抵抗値に比して１ｍΩ〜数１０ｍΩ程度僅かに大きい傾向にある。よって、このような抵抗値の僅差の有無を測定することにより、将来問題となり得る接続部位の異常の有無を評価することが可能となる。   Here, according to the knowledge of the present inventors, for example, in a semiconductor-embedded substrate, some abnormality occurs at the connection interface between the bump of the semiconductor device and the semiconductor device, or the connection interface between the bump and the substrate wiring, An event such as being in contact but being in a contact state may occur. In such a case, such a semiconductor-embedded substrate may be disconnected in the future due to deterioration over time in use. is there. In this way, when the connection part is in a point-contact state, the resistance value of the connection part tends to be slightly larger than the normal resistance value by about 1 mΩ to several tens of mΩ. Therefore, by measuring the presence / absence of such a small difference in resistance value, it is possible to evaluate the presence / absence of an abnormality in the connection site that may become a problem in the future.

ところが、そのような評価を行うためには、測定対象である目的とする単独の接続部分のみの抵抗値を選択的に（抜き出して）測定する必要があるが、検査用の端子を設ける場合、その検査用の端子の抵抗値も測定値に含まれてしまうため、１ｍΩ〜数１０ｍΩ程度といった微小抵抗差を正確に測定することは非常に困難である。   However, in order to perform such an evaluation, it is necessary to selectively measure (extract) the resistance value of only a single connection portion as a measurement target, but when providing a terminal for inspection, Since the resistance value of the inspection terminal is also included in the measured value, it is very difficult to accurately measure a minute resistance difference of about 1 mΩ to several tens of mΩ.

また、半導体ＩＣの場合、基板配線との導通は、通常、半導体ＩＣを動作させるか、或いは、保護ダイオード特性を測定して確認するしかないのが現状である。しかし、動作を確認するだけでは、上述の如く点接状態でも導通しているため、その状態の発生の有無を正確に検知することは困難である。また、保護ダイオードの順方向電圧は抵抗値換算すると数十Ω（例えば１ｍＡで０．６５Ｖを抵抗換算すると６５Ω）もあるので、この点においても、１ｍΩ〜数１０ｍΩ程度の差異しか現れないような接続品質の問題を検知することは極めて困難である。さらに、詳細な断面解析等の破壊検査を行うことも考えられるものの、測定評価の信頼性や検査効率の観点からは、現実的ではないことが多い。   In the case of a semiconductor IC, the current state of continuity with the substrate wiring is usually only to operate the semiconductor IC or to measure the protective diode characteristics. However, it is difficult to accurately detect the presence or absence of the occurrence of the state only by confirming the operation because it is conductive even in the contact state as described above. Further, since the forward voltage of the protective diode is several tens of ohms (for example, 65 ohms when 0.65 V is converted into resistance at 1 mA) in terms of resistance, only a difference of about 1 mΩ to several tens of mΩ appears in this respect. It is extremely difficult to detect connection quality problems. Furthermore, although it is conceivable to perform destructive inspection such as detailed cross-sectional analysis, it is often not realistic from the viewpoint of reliability of measurement evaluation and inspection efficiency.

これに対し、図５に示す上述した測定によれば、検査用電極Ｅ２部分の抵抗値を選択的に測定評価することができるので、１ｍΩ〜数１０ｍΩ程度の微小抵抗差を正確に検出することが可能となり、これにより、半導体内蔵基板２に搭載された半導体装置１０において、経時的な劣化によって断線を引き起こすおそれがある異常の有無といった製品品質を適正に確認することができる。   On the other hand, according to the above-described measurement shown in FIG. 5, the resistance value of the inspection electrode E2 portion can be selectively measured and evaluated, so that a minute resistance difference of about 1 mΩ to several tens of mΩ can be accurately detected. Accordingly, in the semiconductor device 10 mounted on the semiconductor-embedded substrate 2, the product quality such as the presence or absence of an abnormality that may cause disconnection due to deterioration over time can be properly confirmed.

また、半導体内蔵基板２においても、検査用電極Ｅ１ａ，Ｅ１ｂ，Ｅ２及び検査用パッドＰ１ａ，Ｐ１ｂ，Ｐ２が終端されておらず（電気的に導体層３０，３２，３４から孤立しており）、基板２０の表面や表層にまで形成されていないので、半導体装置１０の実装・動作に必要とされる領域を十分に確保しつつ、製品面積の増大を抑えることができ、しかも、検査用電極Ｅ１ａ，Ｅ１ｂ，Ｅ２が単なる検査用途のためだけでなく、放熱部及びアンカーとして機能することにより、半導体内蔵基板２の形状変形や剥がれ等を防止することができる。   Also, in the semiconductor-embedded substrate 2, the inspection electrodes E1a, E1b, E2 and the inspection pads P1a, P1b, P2 are not terminated (electrically isolated from the conductor layers 30, 32, 34), Since it is not formed on the surface or surface layer of the substrate 20, it is possible to suppress an increase in product area while ensuring a sufficient area required for mounting and operation of the semiconductor device 10, and in addition, an inspection electrode E 1 a , E1b, E2 can be used not only for inspection purposes but also as a heat radiating portion and an anchor, so that shape deformation and peeling of the semiconductor-embedded substrate 2 can be prevented.

なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、検査用パッドＰａ，Ｐｂ，Ｐ１ａ，Ｐ１ｂ，Ｐ２は、設けなくともよい。また、１つの半導体装置１０に検査用電極Ｅ１ａ，Ｅ１ｂ，Ｅ２からなる電極群を複数設けてもよい。さらに、検査用電極Ｅａ，Ｅｂ，Ｅ１ａ，Ｅ１ｂ，Ｅ２に代えて、半導体装置１０に設けられたランド電極直上の樹脂を開口してそこにめっき接続してもよく、或いは、ランド電極も設けず、半導体装置１０自体の電極直上の樹脂を開口してそこにめっき接続してもよいし、めっきに代えて導電性ペーストを充填してもよい。これらの場合、その開口部を埋めるＣｕ等のめっき導体や導電性ペーストが、検査用電極、第１電極、及び第２電極として機能する。   In addition, as above-mentioned, this invention is not limited to the said embodiment, A various deformation | transformation is possible in the limit which does not change the summary. For example, the inspection pads Pa, Pb, P1a, P1b, and P2 need not be provided. In addition, a plurality of electrode groups including inspection electrodes E1a, E1b, and E2 may be provided in one semiconductor device 10. Further, instead of the inspection electrodes Ea, Eb, E1a, E1b, E2, a resin directly above the land electrode provided in the semiconductor device 10 may be opened and plated and connected there, or no land electrode is provided. The resin directly above the electrodes of the semiconductor device 10 itself may be opened and plated and connected thereto, or a conductive paste may be filled instead of plating. In these cases, a plating conductor such as Cu or a conductive paste filling the opening functions as an inspection electrode, a first electrode, and a second electrode.

またさらに、半導体装置１０において検査用電極Ｅａ，Ｅｂ，Ｅ１ａ，Ｅ１ｂ，Ｅ２を設ける場所は、製造上、半導体装置１０の配線接続を代表する位置（例えば、半導体装置１０の４隅、周縁部、中央部等）を適宜選択することができ、或いは、製造条件に依存して、半導体装置の反り等の変形の変位量が比較的大きいと想定される箇所（配線の信頼性が懸念される箇所）を適宜選択することもできる。さらにまた、半導体内蔵基板１に、複数の半導体装置１０といった複数の電子部品が搭載される場合、個々の電子部品に対する検査用電極Ｅａ，Ｅｂ，Ｅ１ａ，Ｅ１ｂ，Ｅ２、及び／又は、検査用パッドＰａ，Ｐｂ，Ｐ１ａ，Ｐ１ｂ，Ｐ２の配置形状を統一すれば、測定治具の共通化を図ることができるので好ましい。   Furthermore, the locations where the inspection electrodes Ea, Eb, E1a, E1b, E2 are provided in the semiconductor device 10 are positions representative of the wiring connection of the semiconductor device 10 in manufacturing (for example, four corners, peripheral portions, The central part etc. can be selected as appropriate, or depending on the manufacturing conditions, the part assumed to have a relatively large amount of deformation such as warping of the semiconductor device (the part where the reliability of the wiring is concerned) ) Can be selected as appropriate. Furthermore, when a plurality of electronic components such as a plurality of semiconductor devices 10 are mounted on the semiconductor-embedded substrate 1, inspection electrodes Ea, Eb, E1a, E1b, E2 and / or inspection pads for the respective electronic components are provided. It is preferable to unify the arrangement shapes of Pa, Pb, P1a, P1b, and P2 because the measurement jig can be shared.

以上説明した通り、本発明の電子部品搭載装置によれば、終端されていない少なくとも２つの検査用電極を有する電子部品が基体内部に埋設されており、製品エリアを確保しつつ製品面積を低減して小型化を実現できるとともに、基体内部に埋設された電極が放熱部及びアンカーとして機能して、電子部品搭載装置の形状変化や剥離等の発生を抑止できるので、種々の電子部品を搭載する機器、装置、モジュール、システム、デバイス等、特に小型化及び高性能化が要求されるものに広く且つ有効に利用することができる。   As described above, according to the electronic component mounting apparatus of the present invention, the electronic component having at least two test electrodes that are not terminated is embedded in the base, and the product area is reduced while securing the product area. In addition to being able to achieve downsizing, the electrodes embedded in the substrate function as heat sinks and anchors to suppress the occurrence of changes in the shape and peeling of the electronic component mounting device. It can be used widely and effectively for devices, modules, systems, devices, and the like that require particularly small size and high performance.

本発明による電子部品搭載装置の第１実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 1st Embodiment of the electronic component mounting apparatus by this invention. 本発明による電子部品搭載装置の第１実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 1st Embodiment of the electronic component mounting apparatus by this invention. 本発明による電子部品搭載装置の第１実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 1st Embodiment of the electronic component mounting apparatus by this invention. 本発明による電子部品搭載装置の第２実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 2nd Embodiment of the electronic component mounting apparatus by this invention. 本発明による電子部品搭載装置の第２実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 2nd Embodiment of the electronic component mounting apparatus by this invention. 本発明による電子部品搭載装置の第２実施形態を製造する手順の一例を示す工程図である。It is process drawing which shows an example of the procedure which manufactures 2nd Embodiment of the electronic component mounting apparatus by this invention. 半導体装置の概略構造を示す斜視図である。It is a perspective view which shows schematic structure of a semiconductor device.

符号の説明Explanation of symbols

１，２…半導体内蔵基板（電子部品搭載装置）、１０…半導体装置（電子部品）、１０ａ…主面、１０ｂ…裏面、１２…バンプ、１４…再配線、２０…基板（基体）、２１〜２８…絶縁層、３０，３２，３４…導体層、Ｅ１ａ，Ｅ１ｂ…検査用電極（第１電極）、Ｅ２…検査用電極（第２電極）Ｅａ，Ｅｂ…検査用電極、Ｈａ…層間ビア、Ｈｂ…プラグ、Ｋａ，Ｋｂ…回路、Ｐａ，Ｐｂ，Ｐ１ａ，Ｐ１ｂ，Ｐ２…検査用パッド。   DESCRIPTION OF SYMBOLS 1, 2 ... Semiconductor built-in board | substrate (electronic component mounting apparatus), 10 ... Semiconductor device (electronic component), 10a ... Main surface, 10b ... Back surface, 12 ... Bump, 14 ... Rewiring, 20 ... Substrate (base | substrate), 21- 28 ... Insulating layer, 30, 32, 34 ... Conductor layer, E1a, E1b ... Inspection electrode (first electrode), E2 ... Inspection electrode (second electrode) Ea, Eb ... Inspection electrode, Ha ... Interlayer via, Hb ... plug, Ka, Kb ... circuit, Pa, Pb, P1a, P1b, P2 ... inspection pad.

Claims (3)

互いに導通しており、かつ、終端されていない少なくとも２つの検査用電極を有する電子部品と、
前記電子部品が内部に埋設された基体と、
を備える電子部品搭載装置。 An electronic component having at least two test electrodes that are electrically connected to each other and are not terminated;
A base body in which the electronic component is embedded;
An electronic component mounting apparatus comprising: 前記少なくとも２つの検査用電極のそれぞれに接続されており、前記基体内に設けられ、かつ、終端されていない検査用パッドを備える、
請求項１記載の電子部品搭載装置。 A test pad connected to each of the at least two test electrodes, provided in the substrate and not terminated;
The electronic component mounting apparatus according to claim 1. 前記検査用電極が、２つの第１電極、及び、該２つの第１電極間に設けられた１つの第２電極から構成される、
請求項１又は２記載の電子部品搭載装置。 The inspection electrode includes two first electrodes and one second electrode provided between the two first electrodes.
The electronic component mounting apparatus according to claim 1 or 2.
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