JP2009267185A - Non-volatile semiconductor memory device - Google Patents
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Abstract
Description
本発明は、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置に関し、特に、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device in which information can be electrically written and erased, and more particularly to a nonvolatile semiconductor memory device that can be mounted on a substrate in a standard CMOS process.
従来から、標準的なＣＭＯＳプロセスに新たに工程を追加することなく混載可能な、電気的に情報の書き換えが可能な不揮発性半導体記憶装置が提供されている（例えば、特許文献１参照）。この特許文献１に記載の不揮発性半導体記憶装置の構成について、図２０を参照して説明する。図２０（ａ）は、特許文献１に記載の不揮発性半導体記憶装置が備える一メモリセルの概略断面図であり、図２０（ｂ）はその等価回路である。
2. Description of the Related Art Conventionally, there has been provided a nonvolatile semiconductor memory device capable of being electrically loaded without adding a new process to a standard CMOS process and capable of electrically rewriting information (see, for example, Patent Document 1). The configuration of the nonvolatile semiconductor memory device described in
図２０（ａ）に示されるメモリセル４０は、Ｐ型半導体基板４１上にＮ型ウェル４２が形成されており、当該ウェル４２の上にＰ型不純物拡散層５０、５１及びＮ＋型不純物拡散層５２が形成されている。また、Ｐ型不純物拡散層５１とＮ＋型不純物拡散層５２とは素子分離絶縁膜５４によって互いに分離形成されている。
In the
また、半導体基板４１上のＮ型ウェル４２が形成されていない領域内に、Ｎ型不純物拡散層４８及び４９が分離して形成されている。また、Ｎ型不純物拡散層４９とＮ型ウェル４２上に形成されているＰ型不純物拡散層５０とは素子分離絶縁膜５３によって互いに分離形成されている。
Further, N-type
そして、半導体基板４１上のＮ型ウェル４２が形成されていない領域の上部領域に、第１ゲート絶縁膜４４を介して、Ｎ型不純物拡散層４８及び４９に挟まれた領域にオーバーラップするように第１ゲート電極４６が形成されている。一方、Ｎ型ウェル４２の形成領域の上部領域には、第２ゲート絶縁膜４３を介して、Ｐ型不純物拡散層５０及び５１に挟まれた領域にオーバーラップするように第２ゲート電極４５が形成されている。尚、この第１ゲート電極４６と第２ゲート電極４５とは導電体４７によって電気的に接続されている。
Then, an upper region of the region where the N-
また、メモリセル４０は、Ｎ型不純物拡散層４８に対して電気的に接続を行うためのコンタクト５５、Ｎ型不純物拡散層４９に対して電気的に接続を行うためのコンタクト５６、Ｐ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２に対して一律に電気的に接続を行うためのコンタクト５７を夫々備える。図２０（ａ）に示されるように、Ｐ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２は互いに同一ノードに接続されており、コンタクト５７より所定の電圧が印加されると、前記拡散層５０、５１、及び５２に対して一律に同電圧が印加される構成である。
The
そして、上記構成のメモリセル４０が行方向及び列方向に複数配列されてなるメモリセルアレイを備えて従来構成の不揮発性半導体記憶装置が構成される（例えば、特許文献１の図９参照）。このとき、所定の位置関係にある各メモリセルは、複数のビット線、ワード線、及びソース線によって夫々互いに電気的に接続される。以下では、コンタクト５５がビット線に、コンタクト５６がソース線に、コンタクト５７がワード線に夫々接続されるものとする。
Then, a nonvolatile semiconductor memory device having a conventional configuration is configured by including a memory cell array in which a plurality of
即ち、図２０（ａ）に示されるメモリセル４０は、Ｐ型半導体基板４１、Ｎ型不純物拡散層４８、Ｎ型不純物拡散層４９、第１ゲート絶縁膜４４及び第１ゲート電極４６によって構成されるＭＯＳトランジスタ５８と、Ｎ型ウェル４２、Ｐ型不純物拡散層５０、Ｐ型不純物拡散層５１、第２ゲート絶縁膜４３、及び、第２ゲート電極４５によって構成されるＭＯＳキャパシタ５９とを備えてなる。そして、このＭＯＳトランジスタ５８を構成する第１ゲート電極４６とＭＯＳキャパシタ５９を構成する第２ゲート電極４５が、導電体４７を介して接続され、第１ゲート電極４６が第１ゲート絶縁膜４４によって半導体基板４１、並びにＮ型不純物拡散層４８及び４９と電気的に絶縁されており、第２ゲート電極４５が第１ゲート絶縁膜４３によってＮ型ウェル４２、並びにＰ型不純物拡散層５０及び５１と電気的に絶縁されていることより、第１ゲート電極４６、第２ゲート電極４５（及びこれらを電気的に接続する導電体４７）は、フローティングゲート電極ＦＧを構成する（図２０（ｂ）参照）。
That is, the
このように構成されるメモリセル４０に対し、コンタクト５５よりＮ型不純物拡散層４８に対して所定の第１正電圧を印加し、コンタクト５６よりＮ型不純物拡散層４９に対して接地電圧を印加し、コンタクト５７よりＰ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２に対して第１正電圧より高電圧である所定の第２正電圧を印加した場合を想定する（以下、当該電圧印加状態を「第１電圧状態」と称する）。このとき、前記第２正電圧が、第２ゲート電極４５の帯電電位に対して十分に高い電圧値である場合、換言すれば、Ｎ型ウェル４２、並びにＰ型不純物拡散層５０及び５１の電位に対して、第２ゲート電極４５の電位が十分低い場合には、第２ゲート電極４５の下方のＮ型ウェル４２と第２ゲート絶縁膜４３との界面に反転層（以下、適宜「キャパシタ側反転層」と称する）が形成される。このとき、当該キャパシタ側反転層における少数キャリアであるホールは、隣接するＰ型不純物拡散層５０及び５１から供給されるため、前記反転層の電位は第２正電圧に結合する。
A predetermined first positive voltage is applied to the N-type
ところで、キャパシタ側反転層と第２ゲート電極４５との間には、寸法や材料に起因して所定の静電容量を有する。一方で、第２ゲート電極４５と電気的に接続されている第１ゲート電極４６においても、第１ゲート電極４６と半導体基板４１とのオーバーラップ部分において、半導体基板４１に対して第１ゲート電極４６の電位が正の方向に十分高い場合には第１ゲート電極４６の下方に位置する半導体基板４１と第１ゲート絶縁膜４４との界面に反転層（以下、「トランジスタ側反転層」と称する）が形成され、このトランジスタ側反転層と第１ゲート電極４６との間に寸法や材料に起因した所定の静電容量を有する。
By the way, there is a predetermined capacitance between the capacitor-side inversion layer and the
上記第１電圧状態において、半導体基板４１の電位が接地電位であるとすると、半導体基板４１とキャパシタ側反転層との間には第２正電圧の電位差が発生することとなる。第２ゲート電極４５と第１ゲート電極４６とは電気的に接続されており同電位であることより、第２ゲート電極４５及び第１ゲート電極４６（即ちフローティングゲート電極ＦＧ）は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す（電位が上昇する）。
In the first voltage state, if the potential of the
このとき、半導体基板４１に対して第１ゲート電極４６の電位が上昇することより、当該電位差が十分大きい値である場合には、第１ゲート電極４６と半導体基板４１との間のオーバーラップ部分と第１ゲート絶縁膜４４との界面に上述のようにトランジスタ側反転層が形成される。上記第１電圧状態においては、コンタクト５５よりＮ型不純物拡散層４８に対して第１正電圧が、コンタクト５６よりＮ型不純物拡散層４９に対して接地電圧が夫々印加されており、Ｎ型不純物拡散層４９からＮ型不純物拡散層４８に向けて正電界が発生し、Ｎ型不純物拡散層４９内の電子が、斯かる電界の影響を受けて加速されてホットエレクトロン状態となる。このホットエレクトロンは、第１ゲート電極４６の高電圧状態に引き寄せられる結果、フローティングゲート電極ＦＧに注入される。これにより、フローティングゲート電極ＦＧは負に帯電する。
At this time, since the potential of the
ＭＯＳトランジスタ４０は、フローティングゲート電極ＦＧに蓄積された電子の多寡によって、トランジスタ側反転層を形成するためにコンタクト５７よりＮ型ウェル４２に対して印加すべき電圧値が変化する。即ち、コンタクト５７より所定の第３正電圧を印加し、コンタクト５５よりＮ型不純物拡散層４８に対して所定の第４正電圧を印加した場合に、トランジスタ側反転層が形成されてＭＯＳトランジスタ４０が通電状態となる場合にはフローティングゲート電極ＦＧに電子が十分に蓄積されておらず、逆に、トランジスタ側反転層が形成されずにＭＯＳトランジスタ４０が非導通状態である場合にはフローティングゲート電極ＦＧに電子が十分蓄積されていることとなる。通常、フローティングゲート電極ＦＧに電子が十分蓄積されて負に帯電されている状況を書き込み状態とし、逆の状態を消去状態とする。
In the
即ち、コンタクト５５よりＮ型不純物拡散層４８に対して前記第４正電圧を印加し、コンタクト５６よりＮ型不純物拡散層４９に対して接地電圧を印加し、コンタクト５７よりＰ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２に対して夫々前記第３正電圧を印加して（以下、当該電圧印加状態を「第２電圧状態」と称する）、コンタクト５５に接続されたビット線を流れる電流、或いはコンタクト５６に接続されたソース線を流れる電流が検知されるか否かを判別し、当該判別結果を「０」及び「１」の２値に対応付けることでメモリセル４０の情報の読み出し処理が行われる。
That is, the fourth positive voltage is applied from the
以上により、メモリセル４０に対して上記第１電圧状態とすることで情報の書き込み処理が行われ、上記第２電圧状態とすることで情報の読み出し処理が行われることとなる。尚、書き込み処理によってホットエレクトロンが注入されることで負に帯電したフローティングゲート電極ＦＧは、周囲が絶縁膜（第１ゲート絶縁膜４４及び第２ゲート絶縁膜４３）によって分離されているため、斯かる帯電が揮発することはなく、長時間に亘って帯電状態が保持可能な構成である。また、コンタクト５７より印加する電圧によって、メモリセル４０に対する書き込み処理或いは読み出し処理が選択されることから、コンタクト５７を介して実際に電圧が印加されるＰ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２は、メモリセル４０を不揮発性半導体記憶装置の一メモリセルと見たときの制御ゲート電極ＣＧに相当する。
As described above, the information writing process is performed by setting the
次に、フローティングゲート電極ＦＧが負に帯電されて情報が蓄積されているメモリセル４０の蓄積情報を消去する場合について説明する。
Next, the case where the stored information in the
消去動作を行う場合には、コンタクト５７よりＰ型不純物拡散層５０、５１、及びＮ＋型不純物拡散層５２に対して接地電圧を印加し、コンタクト５５よりＮ型不純物拡散層４８に対して所定の第５正電圧（前記第１正電圧程度、或いはそれよりも高電圧）を印加し、コンタクト５６をフローティング（高インピーダンス）状態とする（以下、当該電圧印加状態を「第３電圧状態」と称する）。このとき、フローティングゲート電極ＦＧ（第１ゲート電極４６）とＮ型不純物拡散層４８との間に電位差が生じて高電界が発生し、ＦＮ（ファウラー・ノルドハイム）トンネリング現象によってフローティングゲート電極ＦＧ内に蓄積されていた電子がＮ型不純物拡散層４８側に引き抜かれ、これによって書き込み状態が解除される。尚、この場合、コンタクト５６からもＮ型不純物拡散層４９に対して前記第５正電圧を印加して、フローティングゲート電極ＦＧから対向する半導体基板４１の面に向かって高電界を発生させて、斯かる電界によって電子の引き抜きを行っても良い。
When performing the erase operation, a ground voltage is applied from the
尚、別の消去方法として、フローティングゲート電極ＦＧに対してホットホールを注入する方法が開示されている（例えば、非特許文献１参照）。当該非特許文献１に記載の方法を、図２０に示すメモリセル４０に適用すると以下のようになる。即ち、制御ゲート電極ＣＧに対して接地電位から負電圧にかけての電圧を印加するとともに、コンタクト５５よりＮ型不純物拡散層４８に対して所定の正電圧を印加する。このとき、Ｎ型不純物拡散層４８と制御ゲート電極ＣＧとの間に逆極性の高電位差が生じ、その結果、Ｎ型不純物拡散層４８の表面が深い欠乏状態となってエネルギバンドの曲がりが急峻となる。このときバンド−バンド間トンネリングにより電子が価電子帯より導電帯にトンネルする。この際、電子とホールの対が発生するが、この内、電子は、Ｎ型不純物拡散層４８内に流れて吸収される一方、発生したホールは、Ｎ型不純物拡散層４８と半導体基板４１（半導体基板４１が接地電位であるとする）との間における水平方向の電界によって、水平方向に加速されてホットホールとなり、更に、当該ホットホールが第１ゲート電極４６の接地電位に近い正電圧状態に引き寄せられる結果、フローティングゲートＦＧに注入される（バンド−バンド間トンネリング誘起ホットホール注入）。この注入されたホットホールにより、フローティングゲート電極ＦＧ内に蓄積されていた電子が相殺され、負の帯電状態が解除されることで情報の消去が行われる。
As another erasing method, a method of injecting hot holes into the floating gate electrode FG is disclosed (for example, see Non-Patent Document 1). The method described in
尚、上述のＦＮトンネリング現象による消去方法とホットホール注入による消去方法との間では、電圧の印加方法が似通っているが、前者の方法では実用的に印加可能な電圧範囲で絶縁膜の内部電界をトンネリング現象が生ずる程度まで十分高めるために極薄ゲート絶縁膜を採用することが必須となる一方で、後者の方法では極薄ゲート絶縁膜を採用する必要がない点で両者は異なるものである。 Note that the voltage application method is similar between the erasing method based on the above-described FN tunneling phenomenon and the erasing method based on hot hole injection. However, in the former method, the internal electric field of the insulating film is within a practically applicable voltage range. It is essential to use an ultra-thin gate insulating film in order to sufficiently enhance the tunneling phenomenon to the extent that the tunneling phenomenon occurs, but the latter method is different in that it is not necessary to use an ultra-thin gate insulating film. .
しかしながら、上記特許文献１に開示されている従来のメモリセルでは、チャネルホットエレクトロンの注入により情報の書き込みを行う構成であるため、書き込みの際に、メモリセル当たり１００μＡ以上の電流量を必要とするとともに、ドレインとなるＮ型不純物拡散層４８に対して印加される電圧も高電圧を必要とする。これは、Ｎ型不純物拡散層４８の近傍にピンチオフ領域を形成して高電界状態を形成し、このピンチオフ領域内の高電界内によってチャネル内を移動する電子を加速させることで、電子に対して第１ゲート絶縁膜４４のエネルギ障壁を超えるのに十分なエネルギを与える必要があるためである。しかしながら、この方法では、結果的に第１ゲート絶縁膜４４のエネルギ障壁を超えるのに必要なエネルギを与えるために、ドレイン−ソース間（Ｎ型不純物拡散層４８、４９間）の高電圧をもって過剰なエネルギ量を電子に与えることとなり、上述のような過大な電流量を必要とする結果、注入効率が低いという問題があった。
However, since the conventional memory cell disclosed in
更に、書き込みの際に制御ゲートに高電圧（通常１０〜１５Ｖ）を印加する必要があるため、制御ゲートが接続されたワード線に印加する電圧を制御するワード線電圧制御回路は、高電圧と低電圧の切り替え、及び、ワード線の選択／非選択の切り替えを行うために、高耐圧素子を用いて回路を構成する必要があり、当該制御回路の面積が、低耐圧（１．８〜５Ｖ）の標準論理素子を用いた場合よりも増大するという問題があった。また、メモリセル当たりの上記Ｎ型不純物拡散層４８、４９間を流れる書き込み電流が非常に大きいため（１メモリセル当たり１００μＡ〜１ｍＡ）、同時に複数のメモリセルを書き込む場合において、消費電流が増大するとともに、上記Ｎ型不純物拡散層４８に第１正電圧を印加する回路の電流供給能力を十分に確保する必要がある。
Furthermore, since it is necessary to apply a high voltage (usually 10 to 15 V) to the control gate at the time of writing, the word line voltage control circuit for controlling the voltage applied to the word line to which the control gate is connected is a high voltage. In order to perform switching of low voltage and selection / non-selection of a word line, it is necessary to configure a circuit using a high breakdown voltage element, and the area of the control circuit has a low breakdown voltage (1.8 to 5 V). ) There is a problem that it increases compared to the case of using the standard logic element. Further, since the write current flowing between the N-type impurity diffusion layers 48 and 49 per memory cell is very large (100 μA to 1 mA per memory cell), the current consumption increases when simultaneously writing a plurality of memory cells. In addition, it is necessary to sufficiently secure the current supply capability of the circuit that applies the first positive voltage to the N-type
更に、上記従来のメモリセルでは、消去動作においてフローティングゲートＦＧから過剰に電子が引き抜かれると、閾値電圧が負電圧となる過消去状態となって、メモリセルアレイをＮＯＲ型に構成した場合に非選択状態でもメモリセルに電流が流れて他の選択メモリセルの読み出しに影響を及ぼす事態が生じる。従って、斯かる過消去状態とならないように消去動作を制御する必要があるが、メモリセル毎にメモリトランジスタと直列に選択トランジスタを設けて、非選択状態で選択トランジスタをオフにすることで、斯かる過消去状態を許容できるメモリセルが実現できる。しかし、チャンネルホットエレクトロンによる書き込みを前提とすると、当該選択トランジスタのトランジスタ寸法が非常に大きくなるため、メモリセルサイズの縮小化が阻害されるという問題があった。 Further, in the conventional memory cell, when electrons are excessively extracted from the floating gate FG in the erase operation, the threshold voltage becomes an overerased state having a negative voltage, and the memory cell array is not selected when the memory cell array is configured as a NOR type. Even in the state, a situation occurs in which a current flows through the memory cell and affects reading of other selected memory cells. Therefore, it is necessary to control the erasing operation so as not to enter such an overerased state. However, by providing a selection transistor in series with the memory transistor for each memory cell and turning off the selection transistor in the non-selected state, A memory cell that can tolerate such an overerased state can be realized. However, on the premise of writing by channel hot electrons, the transistor size of the selection transistor becomes very large, so that there is a problem that the reduction of the memory cell size is hindered.
従って、構造に一定の特徴を持たせることで注入効率を高くできれば、上記問題が解消されることになる。例えば、図２１及び図２２に示すようなメモリセル構造を備えることで、フローティングゲートＦＧへの電子の注入をドレイン近傍からではなく、ソース側から行うことが可能となり、注入効率を高くできる（例えば、特許文献２、特許文献３参照）。図２１は、特許文献２に開示されたメモリセルの概略断面図を、図２２は、特許文献３に開示されたメモリセルの概略断面図を夫々示している。
Therefore, if the injection efficiency can be increased by giving a certain characteristic to the structure, the above problem can be solved. For example, by providing a memory cell structure as shown in FIGS. 21 and 22, it is possible to inject electrons into the floating gate FG not from the vicinity of the drain but from the source side, and the injection efficiency can be increased (for example, ,
図２１に示されるように、特許文献２に開示されたメモリセル６０では、半導体基板６１上においてドレインとなる不純物拡散領域６３とソースとなる不純物拡散領域６２の間隔部分において、第２ゲート電極６９とサイドスペーサ状の電荷蓄積層６５を形成するとともに、これらの上部を覆うように第１ゲート電極６７が形成される。第１ゲート電極６７、第２ゲート電極６９、電荷蓄積層６５は相互に絶縁膜６６で電気的に分離されている。
As shown in FIG. 21, in the
また、図２２に示されるように、特許文献３に開示されたメモリセル７０では、半導体基板６１上においてドレインとなる不純物拡散領域６３とソースとなる不純物拡散領域６２の間隔部分において、第１ゲート電極６７の上部に第２ゲート電極６９の一部が乗り上げることで、当該領域のゲート電極が２層構造を形成し、第１ゲート電極６７と、第１ゲート電極６７の側壁部分に第２ゲート電極６９の一部が絶縁膜を介して隣接する構造を形成する。
Further, as shown in FIG. 22, in the
図２１または図２２に示されるような素子構造の下で、ドレインとなる不純物拡散領域６３に正電圧を加え、ソースとなる不純物拡散領域６２を接地電圧にした状態の下で、第２ゲート電極６９、第１ゲート電極６７に対し、この順に正電圧を印加する。第２ゲート電極６９に正電圧が印加されることで、当該第２ゲート電極６９の下部領域に形成されるチャネルが弱反転状態となり、第１ゲート電極６７に正電圧が印加されることで、当該第１ゲート電極６７の下部領域に形成されるチャネルが強反転状態となり、これらの境界付近で高電界が発生するため、ソース（不純物拡散領域６２）側から供給された電子がこの高電界で励起されて、電荷蓄積層６５に対しソース側から注入されることで情報が書き込まれる（ソースサイドインジェクション）。この書き込み方法によれば、特許文献１に記載の方法と比較して注入効率を１桁程度改善することができる。
Under the element structure as shown in FIG. 21 or FIG. 22, the second gate electrode is applied with a positive voltage applied to the
しかしながら、上記特許文献２及び特許文献３の何れの構成においても、図２１或いは図２２に示されるように、第１ゲート電極６７と、第１ゲート電極６７の側壁部分に第２ゲート電極６９の一部が絶縁膜を介して隣接する構造となるように、２層のゲート材料を堆積する必要があり、製造工程が複雑化するという問題がある。また、製造工程を簡略化して第１及び第２ゲート電極を同一層で形成すると、第１及び第２ゲート電極間の間隔が大きくなりすぎるため、第２ゲート電極に対する印加電圧によって当該間隔部分における第１導電型の半導体基板表面の反転状態を制御することが困難となり、これに伴って少数キャリア密度が極度に低下するため、書き込みに必要な電流を確保できないという問題がある。
However, in both configurations of
このような問題点に鑑み、本発明は、注入効率が高いソースサイドインジェクションにより電荷注入を実現でき、且つ、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置を提供することを目的とする。 In view of such problems, the present invention provides a nonvolatile semiconductor memory device that can realize charge injection by source side injection with high injection efficiency and can be mounted on a substrate in a standard CMOS process. For the purpose.
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板の表面に形成された第２導電型の第１及び第２不純物拡散領域と、前記第１及び第２不純物拡散領域間の前記第１不純物拡散領域に近接する前記半導体基板上に、第１絶縁膜及び第１ゲート電極を下から順に積層してなる第１積層部と、前記第１及び第２不純物拡散領域間の前記第２不純物拡散領域に近接する前記半導体基板上に、第２絶縁膜及び第２ゲート電極を下から順に積層してなる第２積層部と、前記第１及び第２積層部間の前記半導体基板の表面に形成され、前記第２導電型の不純物密度が前記第１及び第２不純物拡散領域より低く５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている第３不純物拡散領域と、前記第１、第２及び第３不純物拡散領域と前記第１及び第２積層部からなるトランジスタ形成領域の活性領域と素子分離領域によって電気的に分離して前記半導体基板の表面に形成された前記第２導電型の第４不純物拡散領域と、前記第４不純物拡散領域の表面に形成された前記第１導電型の第５不純物拡散領域と、前記第４及び第５不純物拡散領域上の一部領域に第３絶縁膜及び第３ゲート電極を下から順に積層してなる第３積層部を有し、前記第１ゲート電極と前記第３ゲート電極が電気的に接続してなるメモリセルを備えて構成されていることを第１の特徴とする。 In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes a first conductivity type first and second impurity diffusion region formed on a surface of a first conductivity type semiconductor substrate, the first and second impurity diffusion regions, A first stacked portion formed by sequentially stacking a first insulating film and a first gate electrode from the bottom on the semiconductor substrate adjacent to the first impurity diffusion region between the second impurity diffusion regions; A second stacked portion in which a second insulating film and a second gate electrode are stacked in order from the bottom on the semiconductor substrate adjacent to the second impurity diffusion region between two impurity diffusion regions; and the first and second layers A third impurity formed on the surface of the semiconductor substrate between the stacked portions and having an impurity density of the second conductivity type lower than that of the first and second impurity diffusion regions and set to 5 × 10 12 ions / cm 2 or less. A diffusion region and said first, second and third The fourth impurity of the second conductivity type formed on the surface of the semiconductor substrate by being electrically isolated by the pure material diffusion region and the active region of the transistor formation region comprising the first and second stacked portions and the element isolation region. A diffusion region; a fifth impurity diffusion region of the first conductivity type formed on a surface of the fourth impurity diffusion region; and a third insulating film and a second insulating film in a partial region on the fourth and fifth impurity diffusion regions. A third stacked portion formed by sequentially stacking three gate electrodes from the bottom, and including a memory cell in which the first gate electrode and the third gate electrode are electrically connected. One feature.
上記第１の特徴構成の不揮発性半導体記憶装置によれば、第４及び第５不純物拡散領域と第３ゲート電極の間に、第３絶縁膜を介してＭＯＳキャパシタが形成され、第１ゲート電極と第３ゲート電極が電気的に接続してフローティングゲートが形成されるので、第１及び第３不純物拡散領域をドレイン−ソースとし、第４及び第５不純物拡散領域の少なくとも何れか一方を制御ゲートとし、第１ゲート電極と第３ゲート電極をフローティングゲートとするメモリトランジスタと、第３及び第２不純物拡散領域をドレイン−ソースとし、第２ゲート電極を選択ゲートとする選択トランジスタの直列回路によって、標準的なＣＭＯＳプロセス工程内で基板上に実装可能なメモリセルが形成される。 According to the nonvolatile semiconductor memory device having the first characteristic configuration, the MOS capacitor is formed between the fourth and fifth impurity diffusion regions and the third gate electrode through the third insulating film, and the first gate electrode And the third gate electrode are electrically connected to form a floating gate, so that the first and third impurity diffusion regions are the drain-source, and at least one of the fourth and fifth impurity diffusion regions is the control gate. A series circuit of a memory transistor having a first gate electrode and a third gate electrode as a floating gate, and a selection transistor having the third and second impurity diffusion regions as drain-source and the second gate electrode as a selection gate, Memory cells that can be mounted on a substrate in standard CMOS process steps are formed.
ここで、第３不純物拡散領域内が第１及び第２不純物拡散領域内より第２導電型の不純物密度が低く設定されているため、第１不純物拡散領域と第２不純物拡散領域との間に電位差が生じている書き込み動作時において、第２不純物拡散領域内のキャリアがチャネル領域内を第１不純物拡散領域に向けて移動する際に、第３不純物拡散領域内において移動速度が低下し、当該領域内で電流が律速される。これにより、第１不純物拡散領域と第２不純物拡散領域との間の電位差が事実上第３不純物拡散領域内に集中し、当該領域が高電界状態となる（水平方向に高電界が発生する）。従って、キャリアが第３不純物拡散領域内を移動することによって、高電界に起因して当該キャリアが励起されてエネルギが上昇し、第１積層部近傍でホットキャリア状態となる。このとき、第４及び第５不純物拡散領域の少なくとも何れか一方を制御ゲートに当該キャリアと極性が逆となる電圧を印加することで、第１積層部近傍の第３不純物拡散領域内から第１絶縁膜のエネルギ障壁を超えて第１ゲート電極（フローティングゲート）に当該ホットキャリアが取り込まれ、情報が保持されることとなる。即ち、第３不純物拡散領域内を低密度状態とすることで、従来のソースサイドインジェクションによる書き込みが可能なメモリセルのようにゲート電極の一部領域が２層構造となるようにゲート材料を配置することなく、標準的なＣＭＯＳプロセス工程内でソースサイドインジェクションが実現可能となる。また、チャネルホットエレクトロンがドレイン近傍からフローティングゲートに注入される従来構成と比較してメモリセル領域を流れる電流が制限されるため、ホットエレクトロンの注入効率が向上する。特に、標準的な製造条件の下で電子が第３不純物拡散領域からフローティングゲート内にトラップされる際に生じる電流の最大値を大きくすることができ、言い換えれば、第３不純物拡散領域からフローティングゲートに対して単位時間内に多くの電子をトラップすることができるため、メモリセルに対して情報の書き込みを正しく行うことが可能となる。 Here, since the impurity density of the second conductivity type is set lower in the third impurity diffusion region than in the first and second impurity diffusion regions, it is between the first impurity diffusion region and the second impurity diffusion region. During a write operation in which a potential difference occurs, when the carriers in the second impurity diffusion region move in the channel region toward the first impurity diffusion region, the movement speed decreases in the third impurity diffusion region, The current is rate limited within the region. Thereby, the potential difference between the first impurity diffusion region and the second impurity diffusion region is practically concentrated in the third impurity diffusion region, and the region becomes a high electric field state (a high electric field is generated in the horizontal direction). . Therefore, when the carriers move in the third impurity diffusion region, the carriers are excited due to the high electric field, the energy is increased, and a hot carrier state is obtained in the vicinity of the first stacked portion. At this time, by applying at least one of the fourth and fifth impurity diffusion regions to the control gate with a voltage having a polarity opposite to that of the carrier, the first impurity diffusion region in the vicinity of the first stacked portion is The hot carriers are taken into the first gate electrode (floating gate) beyond the energy barrier of the insulating film, and information is held. In other words, the gate material is arranged so that a partial region of the gate electrode has a two-layer structure like a conventional memory cell capable of writing by source side injection by making the third impurity diffusion region in a low density state. Without this, source side injection can be realized in a standard CMOS process. Further, since the current flowing through the memory cell region is limited as compared with the conventional configuration in which channel hot electrons are injected from the vicinity of the drain into the floating gate, the efficiency of hot electron injection is improved. In particular, the maximum current generated when electrons are trapped in the floating gate from the third impurity diffusion region under standard manufacturing conditions can be increased, in other words, from the third impurity diffusion region to the floating gate. On the other hand, since many electrons can be trapped within a unit time, it is possible to correctly write information to the memory cell.
特に、第３不純物拡散領域における第２導電型の不純物密度を５×１０１２ｉｏｎｓ／ｃｍ２以下に設定することにより、標準的な製造条件の下で電子が第３不純物拡散領域からフローティングゲート内にトラップされる際に生じる電流の最大値を大きくすることができ、言い換えれば、第３不純物拡散領域からフローティングゲートに対して単位時間内に多くの電子をトラップすることができるため、メモリセルに対して情報の書き込みを正しく行うことが可能となる。 In particular, by setting the impurity density of the second conductivity type in the third impurity diffusion region to 5 × 10 12 ions / cm 2 or less, electrons are transferred from the third impurity diffusion region to the floating gate under standard manufacturing conditions. The maximum value of the current generated when trapped by the transistor can be increased. In other words, many electrons can be trapped from the third impurity diffusion region to the floating gate within a unit time. On the other hand, it becomes possible to correctly write information.
また、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記第３不純物拡散領域の上部に何れのゲート電極も配置されていないことを第２の特徴とする。 The nonvolatile semiconductor memory device according to the present invention has a second feature that, in addition to the first feature configuration, no gate electrode is disposed above the third impurity diffusion region.
上記第２の特徴構成の不揮発性半導体記憶装置によれば、構造が簡素化されるため少ない工程数で製造することが可能となる。尚、本特徴構成における上記「ゲート電極」には、第１ゲート電極及び第２ゲート電極を含むものとする。 According to the nonvolatile semiconductor memory device having the second characteristic configuration, since the structure is simplified, it can be manufactured with a small number of steps. The “gate electrode” in this characteristic configuration includes the first gate electrode and the second gate electrode.
また、本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴構成に加えて、前記第１及び第２不純物拡散領域内の前記第２導電型の不純物密度が１×１０１５ｉｏｎｓ／ｃｍ２以上に設定されていることを第３の特徴とする。 In addition to the first or second characteristic configuration, the nonvolatile semiconductor memory device according to the present invention has an impurity density of 1 × 10 15 in the second conductivity type in the first and second impurity diffusion regions. The third feature is that the value is set to ions / cm 2 or more.
上記第３の特徴構成の不揮発性半導体記憶装置によれば、第３不純物拡散領域内の不純物密度と第１及び第２不純物拡散領域内の不純物密度との間に大きな差異が生じるため、第３不純物拡散領域内に高電界が発生する効果を顕著に得ることができる。 According to the nonvolatile semiconductor memory device having the third characteristic configuration, a large difference occurs between the impurity density in the third impurity diffusion region and the impurity density in the first and second impurity diffusion regions. The effect of generating a high electric field in the impurity diffusion region can be remarkably obtained.
また、本発明に係る不揮発性半導体記憶装置は、上記第１〜第３の何れかの特徴構成に加えて、前記第１、第２及び第３ゲート電極が同じ導電性材料で形成されていることを第４の特徴とする。 In the nonvolatile semiconductor memory device according to the present invention, in addition to any one of the first to third characteristic configurations, the first, second, and third gate electrodes are formed of the same conductive material. This is the fourth feature.
上記第４の特徴構成の不揮発性半導体記憶装置によれば、前記第１、第２及び第３ゲート電極を同一工程内で形成することができ、不揮発性半導体記憶装置の製造工程の短縮化及び低コスト化を図ることができる。 According to the nonvolatile semiconductor memory device having the fourth characteristic configuration, the first, second and third gate electrodes can be formed in the same process, and the manufacturing process of the nonvolatile semiconductor memory device can be shortened. Cost reduction can be achieved.
また、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴構成に加えて、前記第１及び第３ゲート電極と、前記第１及び第３ゲート電極を電気的に接続する接続配線が、同じ導電性材料によって形成され、前記接続配線が前記素子分離領域上に形成されていることを第５の特徴とする。 According to the nonvolatile semiconductor memory device of the invention, in addition to the fourth characteristic configuration, the first and third gate electrodes and a connection wiring for electrically connecting the first and third gate electrodes are provided. The fifth characteristic is that the connection wirings are formed on the element isolation region and are formed of the same conductive material.
更に、本発明に係る不揮発性半導体記憶装置は、上記第５の特徴構成に加えて、前記第１及び第３ゲート電極と前記接続配線が一直線上に形成されていることを第６の特徴とする。 Furthermore, in addition to the fifth feature configuration, the nonvolatile semiconductor memory device according to the present invention has a sixth feature that the first and third gate electrodes and the connection wiring are formed in a straight line. To do.
上記第５または第６の特徴構成の不揮発性半導体記憶装置によれば、第１及び第３ゲート電極と接続配線を同一の導電性材料によって一体化して形成することができ、メモリセルサイズの縮小化を図ることができる。 According to the nonvolatile semiconductor memory device having the fifth or sixth characteristic configuration, the first and third gate electrodes and the connection wiring can be integrally formed using the same conductive material, and the memory cell size can be reduced. Can be achieved.
また、本発明に係る不揮発性半導体記憶装置は、上記第１〜第６の何れか一の特徴構成に加えて、前記メモリセルを複数配列してなるメモリセルアレイを備え、前記メモリセルアレイ内の２以上の前記メモリセル間において、前記第４不純物拡散領域が単一領域として形成され、共通に使用されることを第７の特徴とする。 A nonvolatile semiconductor memory device according to the present invention includes a memory cell array in which a plurality of the memory cells are arranged in addition to any one of the first to sixth characteristic configurations, and includes two memory cell arrays. A seventh feature is that the fourth impurity diffusion region is formed as a single region between the memory cells, and is used in common.
上記第７の特徴構成の不揮発性半導体記憶装置によれば、前記第４不純物拡散領域が隣接する２以上の前記メモリセル間において、第４不純物拡散領域が単一領域として形成されるため、メモリセル間において第４不純物拡散領域を電気的に分離するための素子分離領域を設ける必要がなくなり、メモリセルサイズの縮小化を図ることができる。 According to the nonvolatile semiconductor memory device having the seventh characteristic configuration, since the fourth impurity diffusion region is formed as a single region between the two or more memory cells adjacent to each other, the memory It is not necessary to provide an element isolation region for electrically isolating the fourth impurity diffusion region between cells, and the memory cell size can be reduced.
また、本発明に係る不揮発性半導体記憶装置は、上記第７の特徴構成に加えて、単一領域として形成された前記第４不純物拡散領域を共有する２以上の前記メモリセルからなるメモリセル群において、前記第１不純物拡散領域が、夫々前記メモリセル別のビット線、前記メモリセル群の部分集合別のビット線、または、前記メモリセル群に共通のビット線に接続し、前記第２不純物拡散領域が、夫々前記メモリセル別のソース線、前記メモリセル群の部分集合別のソース線、または、前記メモリセル群に共通のソース線に接続し、前記第４及び第５不純物拡散領域の少なくとも何れか一方が、夫々前記メモリセル群に共通の制御ゲート線に接続し、前記第２ゲート電極が、夫々前記メモリセル別のワード線、前記メモリセル群の部分集合別のワード線、または、前記メモリセル群に共通のワード線に接続していることを第８の特徴とする。 In addition to the seventh feature configuration, the nonvolatile semiconductor memory device according to the present invention includes a memory cell group including two or more memory cells sharing the fourth impurity diffusion region formed as a single region. The first impurity diffusion region is connected to a bit line for each memory cell, a bit line for each subset of the memory cell group, or a bit line common to the memory cell group, and the second impurity Diffusion regions are respectively connected to the source lines for the memory cells, the source lines for the subsets of the memory cell groups, or the source lines common to the memory cell groups, and the diffusion regions of the fourth and fifth impurity diffusion regions. At least one of them is connected to a control gate line common to the memory cell group, and the second gate electrode is a word line for each memory cell or a subset of the memory cell group, respectively. Lead wires, or the eighth aspect of that you are connected to a common word line in the memory cell group.
また、本発明に係る不揮発性半導体記憶装置は、上記第８の特徴構成に加えて、単一領域として形成された前記第４不純物拡散領域内の全ての前記第５不純物拡散領域と前記第４不純物拡散領域が電気的に接続していることを第９の特徴とする。 In addition to the eighth feature, the nonvolatile semiconductor memory device according to the present invention includes all the fifth impurity diffusion regions and the fourth impurity diffusion regions in the fourth impurity diffusion region formed as a single region. A ninth feature is that the impurity diffusion regions are electrically connected.
上記第８または第９の特徴構成の不揮発性半導体記憶装置によれば、単一領域として形成された第４不純物拡散領域を共有する２以上のメモリセルに対して、第４及び第５不純物拡散領域の少なくとも何れか一方に共通の制御ゲート線を介して同時に書き込み用或いは読み出し用の制御ゲート電圧を印加しながら、当該メモリセル群に対して、ビット線、ソース線、ワード線の何れか１つをメモリセル別に制御するか、或いは、何れかの組み合わせを前記メモリセル群の部分集合別に制御することにより、メモリセル毎に情報の書き込み及び読み出しを行うことができる。 According to the nonvolatile semiconductor memory device having the eighth or ninth characteristic configuration, the fourth and fifth impurity diffusions are performed on two or more memory cells sharing the fourth impurity diffusion region formed as a single region. One of a bit line, a source line, and a word line is applied to the memory cell group while simultaneously applying a control gate voltage for writing or reading to at least one of the regions via a common control gate line. By controlling one for each memory cell, or by controlling any combination for each subset of the memory cell group, information can be written to and read from each memory cell.
特に、上記第９の特徴構成の不揮発性半導体記憶装置によれば、制御ゲート線と、フローティングゲートとして機能する第３ゲート電極間の結合容量が、第４及び第５不純物拡散領域の何れか一方だけが、共通の制御ゲート線に接続する場合に比べて大きくなるので、書き込み用或いは読み出し用の制御ゲート電圧の低電圧化が図れる。 In particular, according to the nonvolatile semiconductor memory device having the ninth characteristic configuration, the coupling capacitance between the control gate line and the third gate electrode functioning as the floating gate is one of the fourth and fifth impurity diffusion regions. However, since it becomes larger than the case of connecting to the common control gate line, the control gate voltage for writing or reading can be lowered.
また、本発明に係る不揮発性半導体記憶装置は、上記第７〜第９の何れかの特徴構成に加えて、単一領域として形成された前記第４不純物拡散領域を共有する２以上の前記メモリセルにおいて、前記第４不純物拡散領域内に形成された２つの前記メモリセル間で隣接する２つの前記第３積層部の離間する方向と、前記各メモリセルにおける前記第１及び第２不純物拡散領域の離間する方向とが一致していることを第１０の特徴とする。 In addition to the seventh to ninth features, the nonvolatile semiconductor memory device according to the present invention includes two or more memories sharing the fourth impurity diffusion region formed as a single region. In the cell, the direction in which the two third stacked portions adjacent to each other between the two memory cells formed in the fourth impurity diffusion region are separated from each other, and the first and second impurity diffusion regions in each memory cell. The tenth feature is that the direction in which the distances are equal to each other.
上記第１０の特徴構成の不揮発性半導体記憶装置によれば、２つのメモリセル間で隣接する第３積層部の離間する方向と各メモリセル内の第１及び第２不純物拡散領域の離間する方向とが一致しているので、当該２つのメモリセル間で１つの第２不純物拡散領域を共通に使用するメモリセルの配置が可能となり、この結果、メモリセルサイズの縮小化を図ることができる。 According to the nonvolatile semiconductor memory device having the tenth characteristic configuration, the direction in which the third stacked portion adjacent between the two memory cells is separated and the direction in which the first and second impurity diffusion regions in each memory cell are separated. Therefore, it is possible to arrange memory cells that commonly use one second impurity diffusion region between the two memory cells. As a result, the memory cell size can be reduced.
また、本発明に係る不揮発性半導体記憶装置は、上記第７〜第１０の何れかの特徴構成に加えて、単一領域として形成された前記第４不純物拡散領域を共有する２以上の前記メモリセルにおいて、前記第４不純物拡散領域内に形成された２つの前記メモリセル間で隣接する２つの前記第３積層部の間に、当該２つのメモリセル間で共有される前記第５不純物拡散領域が形成されていることを第１１の特徴とする。 In addition to the seventh to tenth features, the nonvolatile semiconductor memory device according to the present invention includes two or more memories sharing the fourth impurity diffusion region formed as a single region. In the cell, the fifth impurity diffusion region shared between the two memory cells between the two third stacked portions adjacent to each other between the two memory cells formed in the fourth impurity diffusion region. The eleventh feature is that is formed.
上記第１１の特徴構成の不揮発性半導体記憶装置によれば、単一領域として形成された第４不純物拡散領域を共有する２以上のメモリセルにおいて、夫々の第３積層部と第５不純物拡散領域を交互に、２つのメモリセル間で隣接する第３積層部の離間する方向に繰り返し配置できるので、当該２以上のメモリセルの各第３積層部と第５不純物拡散領域を素子分離領域に囲まれた単一の活性領域内に配置でき、メモリセルサイズの縮小化を図ることができる。 According to the nonvolatile semiconductor memory device having the eleventh characteristic configuration, each of the third stacked portion and the fifth impurity diffusion region in two or more memory cells sharing the fourth impurity diffusion region formed as a single region. Can be alternately arranged in the direction in which the adjacent third stacked portion is separated between the two memory cells, so that each third stacked portion and the fifth impurity diffusion region of the two or more memory cells are surrounded by the element isolation region. Therefore, the memory cell size can be reduced.
また、本発明に係る不揮発性半導体記憶装置は、上記第１〜第１０の何れかの特徴構成に加えて、前記メモリセルの構成領域以外の周辺回路領域内に、前記第２絶縁膜と同じ膜厚で同じ絶縁性材料、前記第２ゲート電極と同じ導電性材料、及び、前記第１及び第２不純物拡散領域と同じ不純物濃度の前記第２導電型の不純物拡散領域を有して構成されるトランジスタを備えることを第１２の特徴とする。 The nonvolatile semiconductor memory device according to the present invention is the same as the second insulating film in the peripheral circuit region other than the configuration region of the memory cell, in addition to any of the first to tenth feature configurations. The insulating material having the same thickness, the same conductive material as the second gate electrode, and the second conductive type impurity diffusion region having the same impurity concentration as the first and second impurity diffusion regions. A twelfth feature is that a transistor is provided.
上記第１２の特徴構成の不揮発性半導体記憶装置によれば、メモリセル形成工程を経ることで周辺回路領域内のトランジスタを同時に形成することができ、不揮発性半導体記憶装置の製造工程の短縮化及び低コスト化を図ることができる。 According to the nonvolatile semiconductor memory device of the twelfth feature configuration, the transistors in the peripheral circuit region can be simultaneously formed through the memory cell formation step, and the manufacturing process of the nonvolatile semiconductor memory device can be shortened. Cost reduction can be achieved.
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）の実施形態について図面を参照して説明する。 Embodiments of a nonvolatile semiconductor memory device according to the present invention (hereinafter referred to as “device of the present invention” as appropriate) will be described below with reference to the drawings.
〈第１実施形態〉
先ず、本発明装置全体の構成例について説明をし、本発明装置の特徴部分であるメモリセル領域の構成について後で説明を行う。
<First Embodiment>
First, a configuration example of the entire device of the present invention will be described, and a configuration of a memory cell region which is a characteristic part of the device of the present invention will be described later.
図１は、第１実施形態に係る本発明装置の一構成例であるＥＥＰＲＯＭの全体的な概略構成を示すブロック図である。図１に示す本発明装置２０は、複数のメモリセル１がマトリクス状に配列されてなるメモリセルアレイ２１、データ入出力端子２３、入力バッファ２４、ドレイン電圧制御回路２５、カラムデコーダ２６、アドレス入力端子２７、アドレスバッファ２８、ロウデコーダ２９、選択ゲート電圧制御回路３１、出力バッファ３２、センスアンプ３３、ソース電圧制御回路３４、制御ゲート電圧制御回路３５及び各制御回路及びバッファ等を制御する制御手段（不図示）を備えて構成される。
FIG. 1 is a block diagram showing an overall schematic configuration of an EEPROM which is a configuration example of the device of the present invention according to the first embodiment. 1 includes a
メモリセルアレイ２１は、電気的に書き換え可能なメモリセル１が行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセル１は、メモリセル選択用の選択トランジスタ２と、情報蓄積用のメモリトランジスタ３と、ＭＯＳキャパシタ４を備えて構成される。ここで、メモリトランジスタ３のゲート（第１ゲート電極に相当）とＭＯＳキャパシタ４の一方端（第３ゲート電極に相当）が電気的に接続することで、メモリトランジスタ３のゲートとＭＯＳキャパシタ４の一方端をフローティングゲートとし、ＭＯＳキャパシタ４のメモリトランジスタ３のゲートと接続しない側の端子を制御ゲートとする不揮発性のメモリトランジスタ（以下、便宜的に「複合トランジスタ」と称する）が構成される。選択トランジスタ２とメモリトランジスタ３は、選択トランジスタ２のドレインとメモリトランジスタ３のソースが接続して直列回路を形成し、選択トランジスタ２のソースとメモリトランジスタ３のドレインが、夫々メモリセル１を１つのトランジスタと見た場合のソースとドレインとなっている。
The
個々のメモリセル１は、ＭＯＳキャパシタ４の制御ゲートが制御線ＣＬに、選択トランジスタ２のゲート（選択ゲート）がワード線ＷＬに、メモリセル１のドレインがビット線ＢＬに、メモリセル１のソースがソース線ＳＬに、夫々接続している。本第１実施形態では、制御線ＣＬ、ビット線ＢＬ、及び、ソース線ＳＬは夫々列方向に延伸し、ワード線ＷＬは行方向に延伸して夫々配線されている場合を想定して説明する。尚、個々のメモリセル１及びメモリセルアレイ２１の各構成の詳細については後述する。
In each
ドレイン電圧制御回路２５はビット線ＢＬに印加する電圧の制御を行い、選択ゲート電圧制御回路３１はワード線ＷＬに印加する電圧の制御を行い、ソース電圧制御回路３４はソース線ＳＬに印加する電圧の制御を行い、制御ゲート電圧制御回路３５は制御線ＣＬに印加する電圧の制御を行う。
The drain
アドレスバッファ２８は、アドレス入力端子２７より入力されたアドレス信号が与えられると、与えられたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ２６及びロウデコーダ２９に各別に入力する。カラムデコーダ２６は入力されたカラムアドレスに対応したビット線ＢＬ及び制御線ＣＬを選択し、ロウデコーダ２９は入力されたロウアドレスに対応したワード線ＷＬを選択する。そして、カラムデコーダ２６及びロウデコーダ２９によって選択されたメモリセルに対し、データ入出力端子２３から入力されたデータが入力バッファ２４を介して書き込まれ、或いは、カラムデコーダ２６及びロウデコーダ２９によって選択されたメモリセルに書き込まれていた情報が読み出され、センスアンプ３３を介して増幅された後、出力バッファ３２を介してデータ入出力端子２３へと出力される。
When the address signal input from the
次に、個々のメモリセル１の構成について詳細に説明する。図２は、メモリセル１の概略の断面構造を示す断面図であり、図３は、メモリセル１の概略の平面構造を示すレイアウト図である。尚、図２及び図３に示す概略の断面構造図及び平面構造図は模式的に図示されたものであり、実際のメモリセル１の各部の寸法比と図面の対応する寸法比とは必ずしも一致するものではない。また、図２に概略の断面構造図では、選択トランジスタ２とメモリトランジスタ３の断面は図３のＡ−Ａ’断面であり、ＭＯＳキャパシタ４の断面は図３のＢ−Ｂ’断面であり、異なる断面を便宜的に合成して図示している。
Next, the configuration of each
個々のメモリセル１は、上述の如く、図２及び図３に示すように、メモリセル選択用の選択トランジスタ２と、情報蓄積用のメモリトランジスタ３と、ＭＯＳキャパシタ４を備えて構成される。メモリトランジスタ３は、Ｐ型シリコン半導体基板５上に膜厚が２〜５０ｎｍ程度の第１絶縁膜１２及び第１ゲート電極１３が下から順に積層された第１積層部と、第１積層部を挟んだ両側のＰ型シリコン半導体基板５の表面に形成されたＮ型の第１不純物拡散領域６及び第３不純物拡散領域８を備えて構成される。選択トランジスタ２は、Ｐ型シリコン半導体基板５上に膜厚が２〜５０ｎｍ程度の第２絶縁膜１４及び第２ゲート電極１５が下から順に積層された第２積層部と、第２積層部を挟んだ両側のＰ型シリコン半導体基板５の表面に形成されたＮ型の第２不純物拡散領域７及び第３不純物拡散領域８を備えて構成される。従って、選択トランジスタ２のドレインとメモリトランジスタ３は同じ第３不純物拡散領域８を共有して接続し、直列回路を構成する。
As described above, each
ここで、第１絶縁膜１２及び第２絶縁膜１４としては、例えばシリコン酸化膜を利用することができる。また、第１ゲート電極１３及び第２ゲート電極１５としては、例えばＮ型不純物が導入されたポリシリコンと高融点金属（タングステン等）の２層構造を利用することができる。また、メモリトランジスタ３のドレインである第１不純物拡散領域６と選択トランジスタ２のソースである第２不純物拡散領域７は、夫々、Ｎ型の不純物密度が１×１０１５ｉｏｎｓ／ｃｍ２以上に設定され、第１積層部と第２積層部に挟まれた第３不純物拡散領域８は、Ｎ型の不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている。
Here, as the first insulating
ＭＯＳキャパシタ４は、Ｐ型シリコン半導体基板５の表面に、選択トランジスタ２とメモリトランジスタ３が形成されるトランジスタ形成領域Ｒｔの活性領域（不純物拡散領域６〜８及び第１積層部と第２積層部の下方に位置するチャネル領域）と素子分離領域１８によって電気的に分離して形成されたＮ型ウェル９（第４不純物拡散領域に相当）上に形成される。より具体的には、Ｎ型ウェル９及びＮ型ウェル９の表面に形成されたＰ型の第５不純物拡散領域１０上の一部領域に、膜厚が２〜５０ｎｍ程度の第３絶縁膜１６及び第３ゲート電極１７を下から順に積層してなる第３積層部を有し、Ｎ型ウェル９を制御線ＣＬと接続するためのコンタクト用のＮ型の第６不純物拡散領域１１が、Ｎ型ウェル９の表面に形成されて構成されている。
The
本第１実施形態では、図２及び図３に示すように、ＭＯＳキャパシタ４の第３ゲート電極１７が、メモリトランジスタ３の第１ゲート電極１３と同じ導電性材料（例えば、Ｎ型不純物が導入されたポリシリコンと高融点金属（タングステン等）の２層構造）で形成され、更に、第１ゲート電極１３と同じ導電性材料で素子分離領域１８上に形成された接続配線１９で電気的に接続されて、フローティングゲートＦＧを構成している。つまり、第１ゲート電極１３と第３ゲート電極１７と接続配線１９が同じ導電性材料により一体化された構成となっており、夫々が一直線上に整列している。更に、第５不純物拡散領域１０と第６不純物拡散領域１１が電気的に接続されて制御ゲートＣＧを構成している。
In the first embodiment, as shown in FIGS. 2 and 3, the
図２及び図３に示すメモリセル１では、メモリトランジスタ３の第１ゲート電極１３とＭＯＳキャパシタ４の第３ゲート電極１７が接続配線１９によって電気的に接続してフローティングゲートＦＧを構成することにより、メモリトランジスタ３、ＭＯＳキャパシタ４、及び、接続配線１９によってフローティングゲートＦＧと制御ゲートＣＧを備えた２重ゲート構造の不揮発性のメモリトランジスタ（複合トランジスタ）が形成される。
In the
また、本第１実施形態において、メモリセルアレイ２１の周辺部に形成される周辺回路領域内のＭＯＳトランジスタのゲート絶縁膜の膜厚及び絶縁性材料を、選択トランジスタ２の第２絶縁膜１４と共通にし、当該周辺回路領域内のＭＯＳトランジスタのゲート電極の導電性材料を、選択トランジスタ２の第２ゲート電極１５と共通にし、当該周辺回路領域内のＭＯＳトランジスタのドレイン及びソースの不純物濃度を第１及び第２不純物拡散領域６、７と共通にすることで、メモリセル１の選択トランジスタ２及びメモリトランジスタ３を形成する過程で、当該周辺回路領域内のＭＯＳトランジスタが同時に形成される。
In the first embodiment, the thickness and insulating material of the gate insulating film of the MOS transistor in the peripheral circuit region formed in the peripheral part of the
選択トランジスタ２の閾値電圧は、周辺回路領域内の電源電圧Ｖｃｃより低く、接地電圧０Ｖよりは十分高い値に設定されており、例えば、０．５Ｖ〜２Ｖ程度の範囲内の値とすることができる。本第１実施形態では、電源電圧Ｖｃｃを３．３Ｖ程度、第２絶縁膜１４の膜厚が７ｎｍの場合を想定して説明する。
The threshold voltage of the
また、上記構成の個々のメモリセル１は、選択トランジスタ２の第２ゲート電極１５が選択ゲートとしてワード線ＷＬに接続し、ＭＯＳキャパシタ４の第５不純物拡散領域１０と第６不純物拡散領域１１（制御ゲートＣＧ）が制御線ＣＬに接続し、第１不純物拡散領域６がビット線ＢＬに接続し、第２不純物拡散領域７がソース線ＳＬに接続している。
In each
次に、上記構成のメモリセル１の書き込み動作について説明する。本発明のメモリセル１の特徴は、メモリトランジスタ３の第１ゲート電極１３とＭＯＳキャパシタ４の第３ゲート電極１７が電気的に接続して２重ゲート構造の複合トランジスタを形成し、更に、メモリトランジスタ３と選択トランジスタ２が第１及び第２不純物拡散領域６、７より低不純物濃度の第３不純物拡散領域８を介して直列に接続された構造を有している点である。第３不純物拡散領域８の不純物濃度が、第１及び第２不純物拡散領域６、７より低く設定されることで、書き込み時の第１及び第２不純物拡散領域６、７間を流れる書き込み電流を抑制したソースサイドインジェクションが可能となる。以下、上記構成のメモリセル１の書き込み特性について詳細に説明する。
Next, a write operation of the
本第１実施形態では、書き込み時の電圧印加条件として、書き込み対象のメモリセルに接続するビット線ＢＬに４Ｖ程度、制御線ＣＬに８〜１２Ｖ程度、ワード線ＷＬに閾値電圧より僅かに高電圧の１〜２Ｖ程度、及び、ソース線ＳＬに接地電圧０Ｖの各電圧を、夫々印加する（以下、当該電圧印加状態を便宜的に「書き込み動作状態」と称する）。 In the first embodiment, as the voltage application condition at the time of writing, the bit line BL connected to the write target memory cell is about 4V, the control line CL is about 8-12V, and the word line WL is slightly higher than the threshold voltage. 1 to 2 V and a ground voltage of 0 V are applied to the source line SL (hereinafter, the voltage application state is referred to as a “write operation state” for convenience).
メモリセル１の各部に上記各電圧を印加したとき、半導体基板５上における第２積層部（第２絶縁膜１４）の下部領域１４ａ及び第１積層部（第１絶縁膜１２）の下部領域１２ａの夫々にチャネル領域が形成される。これにより、第１、第３及び第２不純物拡散領域６、８、７が順番に電気的に接続した状態となる。即ち、第２不純物拡散領域７内の電子が、第１不純物拡散領域６内にビット線ＢＬを介して印加される正電圧（４Ｖ程度）によって引き付けられて、第２積層部の下部領域１４ａ内に形成されるチャネル領域、第３不純物拡散領域８を経由して第１積層部の方向に移動する。
When each voltage is applied to each part of the
ところで、上述したように第３不純物拡散領域８内の不純物密度は５×１０１２ｉｏｎｓ／ｃｍ２以下程度と低い値に設定されている。このため、第２不純物拡散領域７内の電子が第３不純物拡散領域８内を移動する際にドリフト伝導し、第３不純物拡散領域８内で移動速度が低下する。言い換えれば、第３不純物拡散領域８内において電流が律速されることとなる。これにより、第１不純物拡散領域６と第２不純物拡散領域７との間の電位差が事実上第３不純物拡散領域８内に集中し、当該領域が高電界状態となる（水平方向に高電界が発生する）。更に、第２ゲート電極１５の印加電圧を制御して第２積層部の下部領域１４ａを弱反転状態とすることで第２積層部の下部領域１４ａと第３不純物拡散領域８の接点部分の電位を接地電位に近付け、第３不純物拡散領域８内の電位差をより大きく広げることができる。即ち、第３不純物拡散領域８内の電界をより高くする効果がある。
Incidentally, as described above, the impurity density in the third
図４は、上記書き込み動作状態において半導体基板５上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移を、図５は、当該書き込み動作状態で半導体基板５上に形成されるチャネル領域内の水平方向位置に対する水平方向電界の大きさの推移を夫々概念的に示したグラフである。尚、図２、図４及び図５において、半導体基板５上の第２不純物拡散領域７及び第２積層部の下部領域１４ａを領域Ａ、第３不純物拡散領域８を領域Ｂ、第１積層部の下部領域１２ａ及び第１不純物拡散領域６を領域Ｃとして図示している。
4 shows the transition of potential change with respect to the horizontal position in the channel region formed on the
上述したように、第３不純物拡散領域８内における第１及び第２不純物拡散領域６、７間を流れる書き込み電流の律速と高い電位差に起因して、当該領域（領域Ｂ）内が高電界状態となる（図５参照）。そして、第２不純物拡散領域７内の電子が当該領域（領域Ｂ）内を移動することによって、この高電界に起因して励起され、ポテンシャルが上昇する（図４参照）。このようにポテンシャルが上昇した電子は、第３不純物拡散領域８内の第１積層部の近傍においてホットエレクトロンとなる。このとき、上記書き込み動作状態では上述のように制御線ＣＬを介して第５不純物拡散領域１０と第６不純物拡散領域１１（制御ゲートＣＧ）に正電圧が印加されているため、当該ホットエレクトロンが第１ゲート電極１３側に引き付けられ、第１ゲート電極１３（フローティングゲートＦＧ）に取り込まれることで情報が書き込まれる。即ち、図２に示されるメモリセル構造の下、上記書き込み動作状態とすることでメモリセル１に対して情報の書き込みを行うことができる。
As described above, due to the rate limiting of the write current flowing between the first and second
一方、第３不純物拡散領域８の不純物密度が高い場合、図４に示す領域Ｂの両端における電位差が減少し、図４の領域Ｂと領域Ｃの境界付近の高いポテンシャルが領域Ｂと領域Ａの境界付近まで延在することになり、電界のピークが領域Ｂと領域Ａの境界付近まで移動する。この場合、高電界によるホットキャリアの発生箇所が第１ゲート電極１３（フローティングゲートＦＧ）のある第１積層部から離れるため、第１積層部に対するホットキャリアの注入確率は低下し、電子が第３不純物拡散領域８から第１ゲート電極１３内にトラップされる際に生じる電流の最大値（以下、「最大ゲート電流」と称する）は低下する。このように、最大ゲート電流を確保するため、第３不純物拡散領域８の不純物密度は上述の範囲内（５×１０１２ｉｏｎｓ／ｃｍ２以下）で十分低いことが好ましい。
On the other hand, when the impurity density of the third
また、第２ゲート電極１５の電圧が高い場合、選択トランジスタ２のチャネルが強反転となり、高いゲート電圧により図４に示す領域Ａにおける選択トランジスタ２のチャネル部分の電位が上昇するため、領域Ｂと領域Ａの境界付近の電位が上昇する。このため、第３不純物拡散層８（領域Ｂ）の両端での電位差が減少し、領域Ｂにおけるピーク電界の大きさも低下する。この結果、ホットキャリアの生成確率が減少し最大ゲート電流は低下する。このため、選択トランジスタ２のチャネルが弱反転状態であることが好ましい。また、第２積層部の下部領域１４ａに反転層が形成されていない状況では、選択トランジスタ２がオフ状態であり、書き込みに必要な書き込み電流そのものが流れないためホットキャリアを発生させることはできない。
When the voltage of the
以上より、上記書き込み動作状態において、第３不純物拡散領域８の不純物密度が上述の範囲内（５×１０１２ｉｏｎｓ／ｃｍ２以下）で十分低く、更に、第２ゲート電極１５の電圧が閾値電圧近傍で、選択トランジスタ２のチャネルが弱反転状態であることが好ましい。
As described above, in the write operation state, the impurity density of the third
本発明装置によれば、第１積層部と第２積層部の間に形成される第３不純物拡散領域８（領域Ｂ）の不純物密度を低密度状態とすることで、上記書き込み動作状態において、当該領域（領域Ｂ）内の電子移動を律速させる。更に、第２ゲート電極１５に第２積層部の下部領域を弱反転状態にする電圧を加えることで、第２積層部１６の下部領域と第３不純物拡散領域８の接点部分の電位を接地電位に近づけ、前記第３不純物拡散領域８内の電位差をより大きく広げる。これによって当該領域（領域Ｂ）内に高電界を発生させてホットエレクトロンが生成される。そして、当該ホットエレクトロンがメモリトランジスタ３のソース側から第１ゲート電極１３（フローティングゲートＦＧ）内に注入されるソースサイドインジェクションが実現されることとなる。このとき、図２及び図３に示すように、本発明に係るメモリセル１の構造は選択トランジスタ２とメモリトランジスタ３とＭＯＳキャパシタ４を水平方向に配列した構造であるため、標準的なＣＭＯＳプロセス工程内で基板上に実装可能であり、上記特許文献２、３に示した従来の不揮発性のメモリセル構成（図２１、図２２参照）と比較してメモリトランジスタのゲート電極の一部領域を２層構造にすることなくソースサイドインジェクションが実現されるため、製造工程を簡素化することができる。また、チャネルホットエレクトロンを生成して電荷蓄積層に注入する上記特許文献３に示した従来の不揮発性のメモリセル構成（図２０参照）と比較した場合、ソースサイドインジェクションにより電荷蓄積層であるフローティングゲートＦＧに電子の注入を行うことができる本発明装置の方が、書き込み電流を低減することができ、注入効率を１桁程度改善することができる。即ち、本発明装置によれば、従来構成と比較して注入効率の改善と製造工程の簡素化の両立を実現することが可能となる。
According to the device of the present invention, by setting the impurity density of the third impurity diffusion region 8 (region B) formed between the first stacked unit and the second stacked unit to a low density state, The rate of electron movement in the region (region B) is limited. Further, by applying a voltage that weakly inverts the lower region of the second stacked portion to the
尚、第３不純物拡散領域８のチャネル方向（水平方向）の距離を短くするほど当該領域内の水平方向電界が大きくなるため、第３不純物拡散領域８の水平方向距離は狭い方が好ましい。従って、当該領域（領域Ｂ）の水平方向距離は、第１ゲート電極１３及び第２ゲート電極１５の加工処理が可能な最小間隔として構わない。第３不純物拡散領域８の水平方向距離を十分小さい１００ｎｍ程度以下とする場合、第１ゲート電極１３或いは第２ゲート電極１５の第３不純物領域８に対面する側壁から第３不純物拡散領域８に対するフリンジ電界の影響により第３不純物領域８内の電子密度を増加させることができる。即ち、第３不純物拡散領域８の不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下の範囲内で第３不純物領域８の正味の活性不純物の導電型がＮ型となるように調節すると、デプリーション型の寄生ＭＯＳトランジスタとして上述のゲート電極側面からのフリンジ電界により同様に第３不純物領域８の電子密度を増加させることができる。上述の場合よりも更にこの水平方向距離を短くすると、上述のフリンジ電界は更に増加し、電子濃度の増加による当該領域（領域Ｂ）の電位降下量の低下を防止するため、第３不純物拡散領域８の不純物密度を更に低くすることが好ましい。即ち、第３不純物拡散領域８の水平方向距離を狭くすればするほど、高電界を発生させるために必要な所定の電圧降下を確保すべく第３不純物拡散領域８の不純物拡散密度の最適値は低くなる。
Note that the shorter the distance in the channel direction (horizontal direction) of the third
第３不純物拡散領域８の水平方向距離が更に狭くなり、上述のフリンジ電界が、第１ゲート電極１３直下の垂直方向電界とほぼ同程度となると、第３不純物拡散領域８の正味の活性不純物の導電型をＰ型としても、第３不純物拡散領域８はエンハンスメント型の寄生ＭＯＳトランジスタとして機能して上述のゲート電極側面からのフリンジ電界により第３不純物拡散領域８の電子密度を増加させることができる。このため、上述の十分短い水平方向距離の範囲においては、水平距離が長い場合の第３不純物拡散領域８の不純物密度よりも低い不純物密度であっても十分な書き込み電流と書き込み効率を確保できる。従って、この場合は第３不純物拡散領域の正味の導電型が第１不純物拡散領域６及び第２不純物拡散領域７の極性に対して逆極性であるＰ型であっても構わない。
When the horizontal distance of the third
図６は、第３不純物拡散領域８の不純物密度と、書き込み後の閾値電圧Ｖｔｐ（Ｖ）とメモリセル１の第１不純物拡散領域６（ドレイン拡散領域）を流れる電流（以下、単に「ドレイン電流」と称する）との関係を示すグラフである。尚、図６において、横軸が不純物密度を、左側縦軸が上記書き込み動作状態でのドレイン電流を、右側縦軸が閾値電圧を夫々表している。
6 shows the impurity density of the third
ここで、閾値電圧Ｖｔｐが高いということは、書き込み時の最大ゲート電流が大きく、第３不純物拡散領域８から第１ゲート電極１３（フローティングゲートＦＧ）に対して単位時間内に電子が多くトラップされたことを表している。逆に言えば、最大ゲート電流が所定の値より小さい場合、第３不純物拡散領域８から電荷蓄積層６に対して単位時間内にトラップされる電子量が少なく、選択されたメモリセルに対して正しく情報が書き込まれない事態、つまり、閾値電圧Ｖｔｐが電源電圧Ｖｃｃに対して十分低くなる場合（例えば、２Ｖ程度以下で、読み出し時にメモリトランジスタ３が十分にオン状態となる場合）が想定される。従って、選択されたメモリセルに対して情報が正しく書き込まれるためには、最大ゲート電流が所定の値以上である必要がある。図６によれば、不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下の範囲で閾値電圧Ｖｔｐが大きく上昇していることが分かる。これは、不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２より大きい領域では、メモリセル１の第１不純物拡散領域６の近傍で発生するチャネルホットエレクトロンによるゲート電流が支配的であり、不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下の範囲では上述の作用により第３不純物拡散領域８の近傍で発生するホットエレクトロンによるゲート電流が支配的になることを示している。また、不純物密度が減少するほど、第３不純物拡散領域８内における電流の律速により、ゲート電流が上昇するにも拘わらず、メモリセル１のドレイン電流が減少することが分かる。
Here, the high threshold voltage Vtp means that the maximum gate current at the time of writing is large, and many electrons are trapped from the third
このように、図４に示す領域Ｂ（第３不純物拡散領域８）における電圧降下と電界集中を確保するのに十分低い電子濃度を供給するためには、第３不純物拡散領域８は上述の５×１０１２ｉｏｎｓ／ｃｍ２以下の不純物密度範囲であることが望ましい。更には、この第３不純物拡散領域８の不純物密度は、上述の範囲を満たしつつ、書き込み時のドレイン電流を確保できる程度に十分高い不純物密度を満たす必要がある。
As described above, in order to supply a sufficiently low electron concentration to ensure voltage drop and electric field concentration in the region B (third impurity diffusion region 8) shown in FIG. It is desirable that the impurity density range is not more than × 10 12 ions / cm 2 . Furthermore, the impurity density of the third
即ち、第３不純物拡散領域８の不純物密度を５×１０１２ｉｏｎｓ／ｃｍ２以下の範囲内に設定しておくことで、上記書き込み動作状態の下で最大ゲート電流が所望の値以上を示すこととなり、第３不純物拡散領域８から第１ゲート電極１３（フローティングゲートＦＧ）に対して十分な電子量が蓄積され、メモリトランジスタ３に対して正しく情報が書き込まれることとなる。更に、上述の不純物密度の範囲内では、ドレイン電流が大きく減少しているため、書き込み時の消費電流となる上記ドレイン電流に対する最大ゲート電流の割合、即ち第１ゲート電極１３に対するホットエレクトロンの注入効率が著しく改善されることとなる。
That is, by setting the impurity density of the third
次に、上記構成のメモリセル１の消去動作について説明する。消去動作では、第２不純物拡散領域７に接続するソース線ＳＬを開放状態し、第２ゲート電極１５に接続するワード線ＷＬと制御ゲートＣＧ（第５不純物拡散領域１０と第６不純物拡散領域１１）に接続する制御線ＣＬに接地電圧（０Ｖ）を印加し、第１不純物拡散領域６に接続するビット線ＢＬ１に所定の正電圧（例えば、１０Ｖ）を印加する（以下、当該電圧印加状態を便宜的に「消去動作状態」と称する）。この結果、第１ゲート電極１３と第１不純物拡散領域６との間に高電位差が生じることより、両者の間に高電界が発生し、当該高電界によって第１絶縁膜１２をトンネルして流れる電流（ＦＮ電流）を生じさせて第１ゲート電極１３（フローティングゲートＦＧ）内に保持されている電子が第１不純物拡散領域６側に引き抜かれる。或いは、第１不純物拡散領域６と第１ゲート電極１３のオーバーラップ部分に発生するバンド間トンネル電流により誘起されたホットホールを第１ゲート電極１３内に注入し、第１ゲート電極１３内に保持されている電子を相殺する。即ち、図２及び図３に示すメモリセル構造の下、上記消去動作状態とすることでメモリセル１に保持されていた情報が消去される。
Next, the erase operation of the
ここで、例えばメモリセルの書き込み状態と消去状態をデータの「０」と「１」に対応付けることで、上述の書き込み動作及び消去動作により１ビットデータ（０／１）の書き換え（書き込みまたは消去）を繰り返し行うことができる。 Here, for example, by associating the write state and erase state of the memory cell with data “0” and “1”, rewriting (writing or erasing) 1-bit data (0/1) by the above-described write operation and erase operation. Can be repeated.
次に、図２及び図３に示すメモリセル１の読み出し動作について説明する。読み出し動作では、第１不純物拡散領域６に接続するビット線ＢＬ１、制御ゲートＣＧ（第５不純物拡散領域１０と第６不純物拡散領域１１）に接続する制御線ＣＬ、及び、第２ゲート電極１５に接続するワード線ＷＬに対して所定の正電圧を印加するとともに、第２不純物拡散領域７に接続するソース線ＳＬを接地する。尚、上記書き込み動作状態の場合と異なり、ビット線ＢＬに印加する電圧を１Ｖ程度、制御線ＣＬに印加する電圧を３Ｖ程度、ワード線ＷＬ１に印加する電圧を３Ｖ程度とする（以下、当該電圧印加状態を便宜的に「読み出し動作状態」と称する）。そして当該読み出し動作状態の下で、ビット線ＢＬを流れる電流量を検知し、この電流量によって当該メモリセル内の記憶情報を判別する。複合トランジスタ内に記憶されている情報が書き込み状態「０」では、フローティングゲートＦＧ内に電子が保持されているため、メモリトランジスタ３とＭＯＳキャパシタ４からなる複合トランジスタの閾値電圧が初期状態（フローティングゲートＦＧ内に電子が保持されていない消去状態）と比較して上昇する。即ち、メモリトランジスタ３内に記憶されている情報が書き込み状態「０」と消去状態「１」の何れであるかにより選択されたメモリトランジスタ３を流れる電流量が変化するため、ビット線ＳＬを流れる電流量を検知することにより、当該メモリセル１の記憶情報の判別を行うことができる。
Next, the read operation of the
次に、図３に示すメモリセル１を行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ２１を構成する場合におけるメモリセル１の配列方法について、図７〜図１０を参照して説明する。本第１実施形態では、上述のように、制御線ＣＬ、ビット線ＢＬ、及び、ソース線ＳＬは夫々列方向に延伸し、ワード線ＷＬは行方向に延伸して夫々配線されている場合を想定しており、更に、複数のグループ化された１群のメモリセル（以下、「メモリセル群」と称する）において、１本の制御線ＣＬを共有する構成となっている。以下、メモリセル群が８個のメモリセル１で構成される場合を例に、当該メモリセル群の配列方法について説明する。図７〜図９は、８個のメモリセル１で構成されるメモリセル群の概略の平面構造を示すレイアウト図であり、図７が、１層目のメタル配線形成前の状態と示し、図８が、１層目のメタル配線形成前で２層目のメタル配線形成後の状態と示し、図９が、２層目のメタル配線形成後の状態と示している。尚、図中の○印と×印の重なったシンボルは、第１、第２、第５、第６不純物拡散領域６、７、１０、１１または第２ゲート電極１５と１層目のメタル配線を接続する第１コンタクトホールを示しており、図中の□印と×印の重なったシンボルは、１層目と２層目のメタル配線間を接続する第２コンタクトホールを示している。図１０は、図９に示すメモリセル群の等価回路図である。
Next, a method of arranging the
具体的には、図７〜図９に示すように、メモリセル群は、８個のメモリセルＭ１〜Ｍ８からなり、列方向に配列されている。奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７と偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８は、制御線ＣＬを中心に鏡反転した対称形であるが、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７は、偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８より列方向に２分の１メモリセル分だけ位置がずれている。また、メモリセルＭ１とＭ３のペア、メモリセルＭ５とＭ７のペア、メモリセルＭ２とＭ４のペア、メモリセルＭ６とＭ８のペアは、夫々の行方向に延伸する仮想的な境界線を中心に鏡反転した対称形で、第２不純物拡散領域７が各ペア間で共有されている。
Specifically, as shown in FIGS. 7 to 9, the memory cell group is composed of eight memory cells M1 to M8, which are arranged in the column direction. The odd-numbered memory cells M1, M3, M5, and M7 and the even-numbered memory cells M2, M4, M6, and M8 are symmetrical with respect to the control line CL, but the odd-numbered memory cells M1, M3 , M5, and M7 are shifted in position in the column direction by a half memory cell from the even-numbered memory cells M2, M4, M6, and M8. The pair of memory cells M1 and M3, the pair of memory cells M5 and M7, the pair of memory cells M2 and M4, and the pair of memory cells M6 and M8 are centered on virtual boundary lines extending in the respective row directions. The second
メモリセル群は、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各トランジスタ形成領域Ｒｔからなる第１領域Ｒ１、偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各トランジスタ形成領域Ｒｔからなる第２領域Ｒ２、及び、８個のメモリセルＭ１〜Ｍ８の各ＭＯＳキャパシタ４の形成領域からなる第３領域Ｒ３の３つの領域に区画されている。個々のメモリセル１のＭＯＳキャパシタ４は、Ｎ型ウェル９（第４不純物拡散領域）に形成されているが、上記メモリセル群の第３領域Ｒ３では、単一領域として形成されたＮ型ウェル９が８個のメモリセルＭ１〜Ｍ８に対して共通に使用される構成となっている。
The memory cell group includes a first region R1 including transistor formation regions Rt of odd-numbered memory cells M1, M3, M5, and M7, and transistor formation regions Rt of even-numbered memory cells M2, M4, M6, and M8. The second region R2 is divided into three regions, that is, a third region R3 including the formation regions of the
第３領域Ｒ３には、２つの活性領域（素子分離領域で囲まれた部分）があり、一方の活性領域Ｒ３１には、ＭＯＳキャパシタ４の第５不純物拡散領域１０と第３積層部（第３絶縁膜１６と第３ゲート電極１７）が形成され、他方の活性領域Ｒ３２には、Ｎ型の第６不純物拡散領域１１が形成されている。活性領域Ｒ３１では、メモリセルＭ１〜Ｍ８の各第３積層部と第５不純物拡散領域１０が夫々列方向に交互に順番に配置されている。本第１実施形態では、列方向に延伸する制御線ＣＬが１層目のメタル配線で形成され、第１コンタクトホールを介して、活性領域Ｒ３１の第５不純物拡散領域１０と活性領域Ｒ３２の第６不純物拡散領域１１に電気的に接続している。従って、メモリセルＭ１〜Ｍ８の各第５不純物拡散領域１０とＮ型ウェル９は、相互に電気的に接続されメモリセルＭ１〜Ｍ８間で共通の制御ゲートとして構成される。尚、本第１実施形態では、Ｎ型ウェル９と同様に、活性領域Ｒ３１も単一領域として形成されている。
The third region R3 has two active regions (portions surrounded by the element isolation region). One active region R31 includes the fifth
また、本第１実施形態では、列方向に延伸する第１のビット線ＢＬ１が１層目のメタル配線で形成され、第１コンタクトホールを介して、第１領域Ｒ１内に形成された奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各第１不純物拡散領域６に電気的に接続し、列方向に延伸する第１のソース線ＳＬ１が１層目のメタル配線で形成され、第１コンタクトホールを介して、第１領域Ｒ１内に形成された奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各第２不純物拡散領域７に電気的に接続している。更に、列方向に延伸する第２のビット線ＢＬ２が１層目のメタル配線で形成され、第１コンタクトホールを介して、第２領域Ｒ２内に形成された偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各第１不純物拡散領域６に電気的に接続し、列方向に延伸する第２のソース線ＳＬ２が１層目のメタル配線で形成され、第１コンタクトホールを介して、第２領域Ｒ２内に形成された偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各第２不純物拡散領域７に電気的に接続している。
In the first embodiment, the first bit line BL1 extending in the column direction is formed of the first-layer metal wiring, and is an odd-numbered number formed in the first region R1 through the first contact hole. A first source line SL1 that is electrically connected to each of the first
更に、本第１実施形態では、行方向に延伸する８本のワード線ＷＬ１〜ＷＬ８が夫々２層目のメタル配線で形成され、第１コンタクトホールと１層目のメタル配線で形成された中継パッドと第２コンタクトホールを経由して、メモリセルＭ１〜Ｍ８の各選択トランジスタ２の第２ゲート電極に、各別に接続している。
Further, in the first embodiment, the eight word lines WL1 to WL8 extending in the row direction are each formed by the second layer metal wiring, and the relay is formed by the first contact hole and the first layer metal wiring. Each is connected to the second gate electrode of each
本第１実施形態では、メモリセル群の８つのメモリセルＭ１〜Ｍ８の各選択トランジスタ２は８本のワード線ＷＬ１〜ＷＬ８によって個別にオンオフの制御が可能であるため、第１及び第２のビット線ＢＬ１、ＢＬ２は相互に分離されている必要は無く、電気的に接続されても構わない。ソース線ＳＬ１、ＳＬ２については、ワード線ＷＬ１〜ＷＬ８の構成に関係なく、電気的に共通にしても良い。
In the first embodiment, since the
また、図７〜図９に示すメモリセル群の変形例として、第１及び第２のビット線ＢＬ１、ＢＬ２を相互に独立したビット線とすることで、８本のワード線ＷＬ１〜ＷＬ８を４本に縮減できる。つまり、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７と偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の対応する２つのメモリセル間で、例えば、メモリセルＭ１とＭ２間で、１つのワード線を共用することができる。 Further, as a modification of the memory cell group shown in FIGS. 7 to 9, four word lines WL1 to WL8 are arranged in four by making the first and second bit lines BL1 and BL2 independent bit lines. Can be reduced to a book. That is, one word between two memory cells corresponding to the odd-numbered memory cells M1, M3, M5, and M7 and the even-numbered memory cells M2, M4, M6, and M8, for example, between the memory cells M1 and M2. Lines can be shared.
以上のように、メモリセル群で１つのＮ型ウェル９を共有し、全てのメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７のＭＯＳキャパシタ４を構成する第５不純物拡散領域１０と第３積層部（第３絶縁膜１６と第３ゲート電極１７）を１つの活性領域Ｒ３１内に纏めて形成することで、第３領域Ｒ３の占有面積を大幅に縮小でき、結果として、個々のメモリセル面積を実効的に縮小化できる。
As described above, the N-type well 9 is shared by the memory cell group, and the fifth
図７〜図１０に示すメモリセル群を、行方向、或いは、行方向と列方向に複数配列することで、図１に示すメモリセルアレイ２１が構成される。尚、図１では、メモリセルアレイ２１中の各メモリセル１は、上記メモリセル群の中の１つのメモリセルを代表して図示している。
The
尚、図７〜図１０では、メモリセル群が８個のメモリセル１で構成される場合を例示したが、メモリセル数は８個に限定されるものではなく、メモリセル数が８個以外の場合には、図８に示す配列方法により、メモリセル１の個数を列方向に増減させればよい。
7 to 10 exemplify the case where the memory cell group includes eight
〈第２実施形態〉
次に、第２実施形態に係る本発明装置について説明する。第２実施形態に係る本発明装置は、個々のメモリセル１の構成、及び、メモリセルアレイ２１の周辺回路の構成は、カラムデコーダ２６及びロウデコーダ２９の一部機能を除いて、第１実施形態に係る本発明装置と同じである。また、個々のメモリセル１の書き込み特性、並びに、書き込み動作時、消去動作時、読み出し動作における各部への電圧印加条件も第１実施形態に係る本発明装置と同じである。第１実施形態に係る本発明装置と相違する点は、メモリセルアレイ２１内におけるメモリセル１の配列方法、及び、制御線ＣＬ及びソース線ＳＬの延伸方向である。以下、第１実施形態と相違する点について説明する。
Second Embodiment
Next, the device of the present invention according to the second embodiment will be described. The device of the present invention according to the second embodiment is the same as that of the first embodiment except for the configuration of each
本第２実施形態では、図１１に示すように、制御線ＣＬが行方向に延伸するため、カラムデコーダ２６は入力されたカラムアドレスに対応したビット線ＢＬを選択し、ロウデコーダ２９は入力されたロウアドレスに対応したワード線ＷＬ及び制御線ＣＬを選択するように構成される。
In the second embodiment, as shown in FIG. 11, since the control line CL extends in the row direction, the
次に、図３に示すメモリセル１を行方向及び列方向に夫々複数マトリクス状に配列してメモリセルアレイ２１を構成する場合におけるメモリセル１の配列方法について、図１２〜図１５を参照して説明する。本第２実施形態では、上述のように、ビット線ＢＬは列方向に延伸し、ワード線ＷＬ、制御線ＣＬ及びソース線ＳＬは夫々行方向に延伸して配線されている場合を想定しており、更に、複数のグループ化された１群のメモリセル（メモリセル群）において、１本の制御線ＣＬを共有する構成となっている。以下、メモリセル群が８個のメモリセル１で構成される場合を例に、当該メモリセル群の配列方法について説明する。図１２〜図１４は、８個のメモリセル１で構成されるメモリセル群の概略の平面構造を示すレイアウト図であり、図１２が、１層目のメタル配線形成前の状態と示し、図１３が、１層目のメタル配線形成前で２層目のメタル配線形成後の状態と示し、図１５が、２層目のメタル配線形成後の状態と示している。尚、図中の○印と×印の重なったシンボルと、□印と×印の重なったシンボルは、図７〜図９の場合と同様である。図１５は、図１４に示すメモリセル群の等価回路図である。
Next, a method for arranging the
具体的には、図１２〜図１４に示すように、メモリセル群は、８個のメモリセルＭ１〜Ｍ８からなり、行方向に配列されている。奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７と偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８は、制御線ＣＬを中心に鏡反転した対称形であるが、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７は、偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８より行方向に２分の１メモリセル分だけ位置がずれている。また、メモリセルＭ１とＭ３のペア、メモリセルＭ５とＭ７のペア、メモリセルＭ２とＭ４のペア、メモリセルＭ６とＭ８のペアは、夫々の列方向に延伸する仮想的な境界線を中心に鏡反転した対称形で、第２不純物拡散領域７が各ペア間で共有されている。
Specifically, as shown in FIGS. 12 to 14, the memory cell group includes eight memory cells M <b> 1 to M <b> 8 and is arranged in the row direction. The odd-numbered memory cells M1, M3, M5, and M7 and the even-numbered memory cells M2, M4, M6, and M8 are symmetrical with respect to the control line CL, but the odd-numbered memory cells M1, M3 , M5, and M7 are displaced by a half memory cell in the row direction from the even-numbered memory cells M2, M4, M6, and M8. The pair of memory cells M1 and M3, the pair of memory cells M5 and M7, the pair of memory cells M2 and M4, and the pair of memory cells M6 and M8 are centered on virtual boundary lines extending in the respective column directions. The second
メモリセル群は、第１実施形態と同様に、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各トランジスタ形成領域Ｒｔからなる第１領域Ｒ１、偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各トランジスタ形成領域Ｒｔからなる第２領域Ｒ２、及び、８個のメモリセルＭ１〜Ｍ８の各ＭＯＳキャパシタ４の形成領域からなる第３領域Ｒ３の３つの領域に区画されている。個々のメモリセル１のＭＯＳキャパシタ４は、Ｎ型ウェル９（第４不純物拡散領域）に形成されているが、第１実施形態と同様に、上記メモリセル群の第３領域Ｒ３では、単一領域として形成されたＮ型ウェル９が８個のメモリセルＭ１〜Ｍ８に対して共通に使用される構成となっている。
As in the first embodiment, the memory cell group includes a first region R1 composed of transistor formation regions Rt of odd-numbered memory cells M1, M3, M5, and M7, and even-numbered memory cells M2, M4, M6, and M8. Are divided into three regions: a second region R2 composed of each transistor formation region Rt, and a third region R3 composed of the formation regions of the
メモリセル群のレイアウトは、１層目のメタル配線形成前の状態では、第１実施形態の図７に示すものと同じであるが、９０°回転した状態で行方向と列方向が入れ替わっている。 The layout of the memory cell group is the same as that shown in FIG. 7 of the first embodiment before the formation of the first-layer metal wiring, but the row direction and the column direction are switched after being rotated by 90 °. .
第３領域Ｒ３には、２つの活性領域（素子分離領域で囲まれた部分）があり、一方の活性領域Ｒ３１には、ＭＯＳキャパシタ４の第５不純物拡散領域１０と第３積層部（第３絶縁膜１６と第３ゲート電極１７）が形成され、他方の活性領域Ｒ３２には、Ｎ型の第６不純物拡散領域１１が形成されている。活性領域Ｒ３１では、メモリセルＭ１〜Ｍ８の各第３積層部と第５不純物拡散領域１０が夫々行方向に交互に順番に配置されている。本第２実施形態では、行方向に延伸する制御線ＣＬが１層目のメタル配線で形成され、第１コンタクトホールを介して、活性領域Ｒ３１の第５不純物拡散領域１０と活性領域Ｒ３２の第６不純物拡散領域１１に電気的に接続している。従って、メモリセルＭ１〜Ｍ８の各第５不純物拡散領域１０とＮ型ウェル９は、相互に電気的に接続されメモリセルＭ１〜Ｍ８間で共通の制御ゲートとして構成される。尚、本第２実施形態では、Ｎ型ウェル９と同様に、活性領域Ｒ３１も単一領域として形成されている。
The third region R3 has two active regions (portions surrounded by the element isolation region). One active region R31 includes the fifth
また、本第２実施形態では、列方向に延伸する８本のビット線ＢＬ１〜ＢＬ８が２層目のメタル配線で形成され、第１コンタクトホールと１層目のメタル配線で形成された中継パッドと第２コンタクトホールを経由して、第１領域Ｒ１及び第２領域Ｒ２内に形成されたメモリセルＭ１〜Ｍ８の各第１不純物拡散領域６に電気的に接続している。行方向に延伸する第１のソース線ＳＬ１が１層目のメタル配線で形成され、第１コンタクトホールを介して、第１領域Ｒ１内に形成された奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各第２不純物拡散領域７に電気的に接続し、行方向に延伸する第２のソース線ＳＬ２が１層目のメタル配線で形成され、第１コンタクトホールを介して、第２領域Ｒ２内に形成された偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各第２不純物拡散領域７に電気的に接続している。
In the second embodiment, the eight bit lines BL1 to BL8 extending in the column direction are formed by the second-layer metal wiring, and the relay pad is formed by the first contact hole and the first-layer metal wiring. And the second contact holes are electrically connected to the first
更に、本第２実施形態では、行方向に延伸する第１のワード線ＷＬ１が１層目のメタル配線で形成され、第１コンタクトホールを介して、第１領域Ｒ１内に形成された奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７の各選択トランジスタ２の第２ゲート電極に電気的に接続し、行方向に延伸する第２のワード線ＷＬ２が１層目のメタル配線で形成され、第１コンタクトホールを介して、第２領域Ｒ２内に形成された偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の各選択トランジスタ２の第２ゲート電極に電気的に接続している。
Furthermore, in the second embodiment, the first word line WL1 extending in the row direction is formed of the first-layer metal wiring, and the odd-numbered number formed in the first region R1 through the first contact hole. A second word line WL2 that is electrically connected to the second gate electrode of each
本第２実施形態では、メモリセル群の８つのメモリセルＭ１〜Ｍ８の各第１不純物拡散領域６に対して８本のビット線ＢＬ１〜ＢＬ８によって個別に印加電圧の制御が可能であるため、第１及び第２のワード線ＷＬ１、ＷＬ２は相互に分離されている必要は無く、電気的に接続されても構わない。ソース線ＳＬ１、ＳＬ２については、ビット線ＢＬ１〜ＢＬ８の構成に関係なく、電気的に共通にしても良い。
In the second embodiment, the applied voltage can be individually controlled by the eight bit lines BL1 to BL8 for the first
また、図１２〜図１４に示すメモリセル群の変形例として、第１及び第２のワード線ＷＬ１、ＷＬ２を相互に独立したワード線とすることで、８本のビット線ＢＬ１〜ＢＬ８を４本に縮減できる。つまり、奇数番目のメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７と偶数番目のメモリセルＭ２、Ｍ４、Ｍ６、Ｍ８の対応する２つのメモリセル間で、例えば、メモリセルＭ１とＭ２間で、１つのビット線を共用することができる。 Further, as a modification of the memory cell group shown in FIGS. 12 to 14, the first and second word lines WL1 and WL2 are made independent of each other, so that the eight bit lines BL1 to BL8 are changed to four. Can be reduced to a book. That is, one bit between two memory cells corresponding to the odd-numbered memory cells M1, M3, M5, and M7 and the even-numbered memory cells M2, M4, M6, and M8, for example, between the memory cells M1 and M2. Lines can be shared.
以上のように、第１実施形態と同様に、メモリセル群で１つのＮ型ウェル９を共有し、全てのメモリセルＭ１、Ｍ３、Ｍ５、Ｍ７のＭＯＳキャパシタ４を構成する第５不純物拡散領域１０と第３積層部（第３絶縁膜１６と第３ゲート電極１７）を１つの活性領域Ｒ３１内に纏めて形成することで、第３領域Ｒ３の占有面積を大幅に縮小でき、結果として、個々のメモリセル面積を実効的に縮小化できる。
As described above, as in the first embodiment, the memory cell group shares one N-type well 9 and constitutes the fifth impurity diffusion region that constitutes the
図１２〜図１５に示すメモリセル群を、列方向、或いは、行方向と列方向に複数配列することで、図１１に示すメモリセルアレイ２１が構成される。尚、図１１では、メモリセルアレイ２１中の各メモリセル１は、上記メモリセル群の中の１つのメモリセルを代表して図示している。
A
尚、図１２〜図１５では、メモリセル群が８個のメモリセル１で構成される場合を例示したが、メモリセル数は８個に限定されるものではなく、メモリセル数が８個以外の場合には、図１２〜図１４に示す配列方法により、メモリセル１の個数を行方向に増減させればよい。
12 to 15 exemplify the case where the memory cell group includes eight
〈第３実施形態〉
次に、第３実施形態に係る本発明装置について説明する。上記第１実施形態では、制御線ＣＬ、ビット線ＢＬ、及び、ソース線ＳＬが夫々列方向に延伸し、ワード線ＷＬが行方向に延伸し、ワード線ＷＬによってメモリセル群の中の個々のメモリセルが制御される場合を説明し、上記第２実施形態では、ビット線ＢＬが列方向に延伸し、ワード線ＷＬ、制御線ＣＬ及びソース線ＳＬが夫々行方向に延伸し、ビット線ＢＬによってメモリセル群の中の個々のメモリセルが制御される場合を説明した。第３実施形態に係る本発明装置において、上記第１実施形態と第２実施形態の中間的な別実施形態として、図７、図１６〜図１８に示すように、ビット線ＢＬ及びソース線ＳＬが夫々列方向に延伸し、ワード線ＷＬ及び制御線ＣＬが夫々行方向に延伸し、ワード線ＷＬによってメモリセル群の中の個々のメモリセルが制御される構成が可能である。図７、図１６、図１７は、８個のメモリセル１で構成されるメモリセル群の概略の平面構造を示すレイアウト図であり、１層目のメタル配線形成前の状態は、図７に示すように第１実施形態と同じである。図１６が、１層目のメタル配線形成前で２層目のメタル配線形成後の状態と示し、図１７が、２層目のメタル配線形成後の状態と示している。尚、図中の○印と×印の重なったシンボルと、□印と×印の重なったシンボルは、第１及び第２実施形態と同様である。図１８は、図１７に示すメモリセル群の等価回路図である。更に、図１９に、本第３実施形態におけるメモリセル群のメモリセル配列方法でメモリセルアレイ２１を構成した場合の本発明装置の概略の一構成例であるＥＥＰＲＯＭの全体的な概略構成を示す。
<Third Embodiment>
Next, the device of the present invention according to the third embodiment will be described. In the first embodiment, the control line CL, the bit line BL, and the source line SL extend in the column direction, the word line WL extends in the row direction, and each word in the memory cell group is extended by the word line WL. In the second embodiment, the bit line BL extends in the column direction, the word line WL, the control line CL, and the source line SL extend in the row direction, and the bit line BL is controlled. In the above description, the individual memory cells in the memory cell group are controlled. In the device of the present invention according to the third embodiment, as another embodiment intermediate between the first embodiment and the second embodiment, a bit line BL and a source line SL are shown in FIGS. Can extend in the column direction, the word line WL and the control line CL can extend in the row direction, and individual memory cells in the memory cell group can be controlled by the word line WL. 7, 16, and 17 are layout diagrams showing a schematic plan structure of a memory cell group including eight
本第３実施形態の構成では、制御ゲートＣＧが１層目のメタル配線で形成され、第１コンタクトホールを介して、活性領域Ｒ３１の第５不純物拡散領域１０と活性領域Ｒ３２の第６不純物拡散領域１１に電気的に接続し、更に、行方向に延伸する制御線ＣＬが２層目のメタル配線で形成され、第２コンタクトホールを介して、１層目のメタル配線で形成された制御ゲートＣＧに接続する構成となっている。
In the configuration of the third embodiment, the control gate CG is formed of the first-layer metal wiring, and the fifth
列方向に延伸する第１及び第２のビット線ＢＬ１、ＢＬ２、列方向に延伸する第１及び第２のソース線ＳＬ１、ＳＬ２、行方向に延伸する８本のワード線ＷＬ１〜ＷＬ８については、上記第１実施形態の構成と同じである。しかし、図１９に示すように、制御線ＣＬが８本のワード線ＷＬ１〜ＷＬ８と平行して行方向に延伸するため、上記第２実施形態と同様に、カラムデコーダ２６は入力されたカラムアドレスに対応したビット線ＢＬを選択し、ロウデコーダ２９は入力されたロウアドレスに対応したワード線ＷＬ及び制御線ＣＬを選択するように構成される。但し、ワード線ＷＬ１〜ＷＬ８はメモリセル群当たり複数本設けられているが、制御線ＣＬはメモリセル群当たり１本である。
For the first and second bit lines BL1 and BL2 extending in the column direction, the first and second source lines SL1 and SL2 extending in the column direction, and the eight word lines WL1 to WL8 extending in the row direction, The configuration is the same as that of the first embodiment. However, as shown in FIG. 19, since the control line CL extends in the row direction in parallel with the eight word lines WL1 to WL8, the
図７、図１６〜図１８に示すメモリセル群を、行方向、或いは、行方向と列方向に複数配列することで、図１９に示すメモリセルアレイ２１が構成される。尚、図１９では、メモリセルアレイ２１中の各メモリセル１は、上記メモリセル群の中の１つのメモリセルを代表して図示している。
A
〈別実施形態〉
以下において、別実施形態について説明を行う。上記各実施形態では、選択トランジスタ２とメモリトランジスタ３が何れもＮチャネル構造の場合につき説明を行ったが、半導体基板５の極性、及び、各不純物拡散領域の極性を夫々上記各実施形態と逆極性にすることでＰチャネル構造の場合も同様に実現することが可能である。
<Another embodiment>
In the following, another embodiment will be described. In each of the above embodiments, the case where both the
また、上記各実施形態で、消去時にチップ若しくはブロック一括で消去を行う場合、読み出し、書き込み、消去の各動作モードにおいて、行アドレス及び列アドレスの選択が、ワード線ＷＬとビット線ＢＬのみでも定義可能であるため、制御線ＣＬは、ワード線ＷＬ或いはビット線ＢＬと同様の単位の選択動作を行わなくてもよく、一括消去を行うより粗い単位で電圧制御ができればよい。これにより高電圧を扱うロウデコーダ及びカラムデコーダの面積を削減可能となる。例えば、１チップ内の全アドレスを一括で消去を行う仕様の場合は、制御線ＣＬ用のデコーダは不要となり、電圧制御回路のみが必要となる。 In each of the above embodiments, when erasing is performed on a chip or a block at the time of erasing, the selection of the row address and the column address is defined only by the word line WL and the bit line BL in each operation mode of reading, writing, and erasing. Therefore, the control line CL does not need to perform the selection operation in the same unit as the word line WL or the bit line BL, and it is sufficient if the voltage control can be performed in a coarser unit than batch erasure. As a result, the area of the row decoder and column decoder that handle high voltages can be reduced. For example, in the case of a specification in which all addresses in one chip are erased at once, a decoder for the control line CL is not required, and only a voltage control circuit is required.
本発明に係る不揮発性半導体記憶装置は、注入効率が高いソースサイドインジェクションにより電荷注入を実現でき、且つ、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置に利用可能である。 The nonvolatile semiconductor memory device according to the present invention can realize charge injection by source side injection with high injection efficiency, and can be used for a nonvolatile semiconductor memory device that can be mounted on a substrate in a standard CMOS process. is there.
１： メモリセル
２： 選択トランジスタ
３： メモリトランジスタ
４： ＭＯＳキャパシタ
５： Ｐ型半導体基板
６： 第１不純物拡散領域
７： 第２不純物拡散領域
８： 第３不純物拡散領域
９： Ｎ型ウェル（第４不純物拡散領域）
１０： 第５不純物拡散領域
１１： 第６不純物拡散領域
１２： 第１絶縁膜
１３： 第１ゲート電極
１４： 第２絶縁膜
１５： 第２ゲート電極
１６： 第３絶縁膜
１７： 第３ゲート電極
１８： 素子分離領域
１９： 接続配線
２０： 本発明に係る不揮発性半導体記憶装置
２１： メモリセルアレイ
２３： データ入出力端子
２４： 入力バッファ
２５： ドレイン電圧制御回路
２６： カラムデコーダ
２７： アドレス入力端子
２８： アドレスバッファ
２９： ロウデコーダ
３１： 選択ゲート電圧制御回路
３２： 出力バッファ
３３： センスアンプ
３４： ソース電圧制御回路
３５： 制御ゲート電圧制御回路
ＣＧ： 制御ゲート
ＣＬ： 制御線
ＦＧ： フローティングゲート
Ｒ１： メモリセル群の第１領域
Ｒ２： メモリセル群の第２領域
Ｒ３： メモリセル群の第３領域
Ｒ３１： メモリセル群の第３領域内の第１の活性領域
Ｒ３２： メモリセル群の第３領域内の第２の活性領域
Ｒｔ： トランジスタ形成領域
Ｍ１〜Ｍ８： メモリセル群を構成するメモリセル
ＢＬ、ＢＬ１〜ＢＬ８： ビット線
ＳＬ、ＳＬ１、ＳＬ２： ソース線
ＷＬ、ＷＬ１〜ＷＬ８： ワード線
1: Memory cell 2: Select transistor 3: Memory transistor 4: MOS capacitor 5: P-type semiconductor substrate 6: First impurity diffusion region 7: Second impurity diffusion region 8: Third impurity diffusion region 9: N-type well (first (4 impurity diffusion region)
10: fifth impurity diffusion region 11: sixth impurity diffusion region 12: first insulating film 13: first gate electrode 14: second insulating film 15: second gate electrode 16: third insulating film 17: third gate electrode 18: element isolation region 19: connection wiring 20: nonvolatile semiconductor memory device according to the present invention 21: memory cell array 23: data input / output terminal 24: input buffer 25: drain voltage control circuit 26: column decoder 27: address input terminal 28 : Address buffer 29: Row decoder 31: Selection gate voltage control circuit 32: Output buffer 33: Sense amplifier 34: Source voltage control circuit 35: Control gate voltage control circuit CG: Control gate CL: Control line FG: Floating gate R1: Memory Cell region first region R2: Memory cell group second region R3 : Third region of memory cell group R31: first active region in third region of memory cell group R32: second active region in third region of memory cell group Rt: transistor formation region M1 to M8: memory Memory cells constituting the cell group BL, BL1 to BL8: Bit lines SL, SL1, SL2: Source lines WL, WL1 to WL8: Word lines
Claims (12)
前記第１及び第２不純物拡散領域間の前記第１不純物拡散領域に近接する前記半導体基板上に、第１絶縁膜及び第１ゲート電極を下から順に積層してなる第１積層部と、
前記第１及び第２不純物拡散領域間の前記第２不純物拡散領域に近接する前記半導体基板上に、第２絶縁膜及び第２ゲート電極を下から順に積層してなる第２積層部と、
前記第１及び第２積層部間の前記半導体基板の表面に形成され、前記第２導電型の不純物密度が前記第１及び第２不純物拡散領域より低く５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている第３不純物拡散領域と、
前記第１、第２及び第３不純物拡散領域と前記第１及び第２積層部からなるトランジスタ形成領域の活性領域と素子分離領域によって電気的に分離して前記半導体基板の表面に形成された前記第２導電型の第４不純物拡散領域と、
前記第４不純物拡散領域の表面に形成された前記第１導電型の第５不純物拡散領域と、
前記第４及び第５不純物拡散領域上の一部領域に第３絶縁膜及び第３ゲート電極を下から順に積層してなる第３積層部と、を有し、
前記第１ゲート電極と前記第３ゲート電極が電気的に接続してなるメモリセルを備えて構成されていることを特徴とする不揮発性半導体記憶装置。 First and second impurity diffusion regions of the second conductivity type formed on the surface of the semiconductor substrate of the first conductivity type;
A first stacked unit in which a first insulating film and a first gate electrode are stacked in order from the bottom on the semiconductor substrate adjacent to the first impurity diffusion region between the first and second impurity diffusion regions;
A second stacked unit in which a second insulating film and a second gate electrode are stacked in order from the bottom on the semiconductor substrate adjacent to the second impurity diffusion region between the first and second impurity diffusion regions;
An impurity density of the second conductivity type formed on the surface of the semiconductor substrate between the first and second stacked portions is lower than that of the first and second impurity diffusion regions and is set to 5 × 10 12 ions / cm 2 or less. A third impurity diffusion region,
The first, second, and third impurity diffusion regions, the active region of the transistor forming region that includes the first and second stacked portions, and the element isolation region are electrically isolated by the surface of the semiconductor substrate. A fourth impurity diffusion region of the second conductivity type;
A fifth impurity diffusion region of the first conductivity type formed on a surface of the fourth impurity diffusion region;
A third stacked portion in which a third insulating film and a third gate electrode are stacked in order from the bottom in a partial region on the fourth and fifth impurity diffusion regions;
A nonvolatile semiconductor memory device comprising a memory cell in which the first gate electrode and the third gate electrode are electrically connected.
前記接続配線が前記素子分離領域上に形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。 The first and third gate electrodes and the connection wiring for electrically connecting the first and third gate electrodes are formed of the same conductive material;
The nonvolatile semiconductor memory device according to claim 4, wherein the connection wiring is formed on the element isolation region.
前記メモリセルアレイ内の２以上の前記メモリセル間において、前記第４不純物拡散領域が単一領域として形成され、共通に使用されることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。 A memory cell array comprising a plurality of the memory cells arranged,
The fourth impurity diffusion region is formed as a single region between two or more of the memory cells in the memory cell array, and is used in common. Nonvolatile semiconductor memory device.
前記第１不純物拡散領域が、夫々前記メモリセル別のビット線、前記メモリセル群の部分集合別のビット線、または、前記メモリセル群に共通のビット線に接続し、
前記第２不純物拡散領域が、夫々前記メモリセル別のソース線、前記メモリセル群の部分集合別のソース線、または、前記メモリセル群に共通のソース線に接続し、
前記第４及び第５不純物拡散領域の少なくとも何れか一方が、夫々前記メモリセル群に共通の制御ゲート線に接続し、
前記第２ゲート電極が、夫々前記メモリセル別のワード線、前記メモリセル群の部分集合別のワード線、または、前記メモリセル群に共通のワード線に接続していることを特徴とする請求項７に記載の不揮発性半導体記憶装置。 In a memory cell group composed of two or more memory cells sharing the fourth impurity diffusion region formed as a single region,
The first impurity diffusion region is connected to a bit line for each memory cell, a bit line for a subset of the memory cell group, or a bit line common to the memory cell group,
The second impurity diffusion region is connected to a source line for each memory cell, a source line for a subset of the memory cell group, or a source line common to the memory cell group,
At least one of the fourth and fifth impurity diffusion regions is connected to a control gate line common to the memory cell group,
The second gate electrode is connected to a word line for each memory cell, a word line for a subset of the memory cell group, or a word line common to the memory cell group, respectively. Item 8. The nonvolatile semiconductor memory device according to Item 7.
前記第４不純物拡散領域内に形成された２つの前記メモリセル間で隣接する２つの前記第３積層部の離間する方向と、前記各メモリセルにおける前記第１及び第２不純物拡散領域の離間する方向とが一致していることを特徴とする請求項７〜９の何れか１項に記載の不揮発性半導体記憶装置。 In two or more memory cells sharing the fourth impurity diffusion region formed as a single region,
The direction in which the two third stacked portions adjacent to each other between the two memory cells formed in the fourth impurity diffusion region are separated from each other, and the first and second impurity diffusion regions in each memory cell are separated from each other. The non-volatile semiconductor memory device according to claim 7, wherein the directions coincide with each other.
前記第４不純物拡散領域内に形成された２つの前記メモリセル間で隣接する２つの前記第３積層部の間に、当該２つのメモリセル間で共有される前記第５不純物拡散領域が形成されていることを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置。 In two or more memory cells sharing the fourth impurity diffusion region formed as a single region,
The fifth impurity diffusion region shared between the two memory cells is formed between the two third stacked portions adjacent to each other between the two memory cells formed in the fourth impurity diffusion region. The nonvolatile semiconductor memory device according to claim 7, wherein the nonvolatile semiconductor memory device is a non-volatile semiconductor memory device.
In the peripheral circuit region other than the configuration region of the memory cell array, the same insulating material with the same thickness as the second insulating film, the same conductive material as the second gate electrode, and the first and second impurity diffusions The nonvolatile semiconductor memory device according to claim 7, further comprising a transistor configured to include the second conductivity type impurity diffusion region having the same impurity concentration as the region.
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