JP2009266924A - 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 - Google Patents
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Abstract
【課題】不揮発性記憶素子およびそれを用いた不揮発性半導体装置として適している新しい材料を提供する。
【解決手段】第1電極層3と、第2電極層1と、第1電極層1と第2電極層3との間に介在させ、両電極層1、3間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層2とを備え、この抵抗変化層2は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足するように抵抗変化層2が構成されている。
【選択図】図1
【解決手段】第1電極層3と、第2電極層1と、第1電極層1と第2電極層3との間に介在させ、両電極層1、3間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層2とを備え、この抵抗変化層2は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足するように抵抗変化層2が構成されている。
【選択図】図1
Description
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報などのデータを保存するため、固体記憶素子に対し容量の増大及びデータの転送の高速化の要求がますます高まりつつある。こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子(抵抗変化型メモリ)の場合、電極と抵抗変化膜で構成される可変抵抗素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
このような期待に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料(例えば、Pr1−xCaxMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)など)を用いて固体記憶素子を構成する技術が米国特許第6,204,139号明細書に開示されている。これらの材料は、所定の電気的パルスに応じてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値の状態を異なる数値の記憶に用いることにより、不揮発性の記憶素子として用いるものである。
電気的パルスにより抵抗値が変化する材料としてペロブスカイト材料が開示されている(例えば、特許文献1および特許文献2参照)。
米国特許第6,204,139号明細書
米国特許第6,815,744号明細書
固体記憶素子は一般にはMOS型電界効果トランジスタを作製した基板上に作製される構成である。MOS型電界効果トランジスタの性能を損なわないためにも、MOS型電界効果トランジスタが作製された基板を用いて固体記憶素子を作製する場合、600℃程度、好ましくは500℃程度以下で固体記憶素子を作製しなければならない。
しかしながら、ペロブスカイト材料を用いて固体記憶素子を構成すると、ペロブスカイト材料を成膜するためには、通常、基板の温度を700℃以上にする必要があり、MOS型電界効果トランジスタの性能を損なってしまう。
そこで本発明はペロブスカイト材料より低温で作製することができ、高信頼性の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
上述した課題を解決するために、本発明の不揮発性記憶素子は、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する。
また、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<x<4.6を満足することが好ましい。
本発明の不揮発性記憶素子の製造方法は、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足し、前記ニッケル硫化物をスパッタ法により形成する。
以上のような構成および製造方法とすることで、400℃以下の低温で作製可能な不揮発性記憶素子を実現できる。
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と前記第2の電極配線との間に介在させ、前記第1の電極配線および前記第2の電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する。
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において、互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と接続される第1電極層と、前記第2の電極配線と接続される第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する。
上記発明に係る不揮発性半導体装置において、前記不揮発性記憶素子のそれぞれは、前記第1電極層と前記第2電極層との間に整流素子を具備しており、当該整流素子は、前記抵抗変化層と電気的に接続されていることが好ましい。
また、本発明に係る不揮発性半導体装置は、上記発明に係る不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えるような構成としてもよい。
また、本発明に係る不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配置された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、対応して設けられている前記トランジスタを介して前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する。
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、両電極層間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する。このように構成された不揮発性半導体装置が、上記発明に係る不揮発性半導体装置をさらに備えるような構成であってもよい。
以上のような構成および製造方法とすることで、400℃以下の低温で不揮発性記憶素子を作製することが可能であり、不揮発性半導体装置に低温で作製可能な不揮発性記憶素子を用いることで、MSO型電界効果トランジスタの性能を損なうことなく、より安定した不揮発性半導体装置を実現できる。
本発明の不揮発性記憶素子に用いる可変抵抗素子の抵抗変化膜に硫化ニッケルを用いることにより、形成温度の低温化が可能となり、その不揮発性記憶素子を用いることでMOS型電界効果トランジスタの性能を損なうことを防ぐことができ、安定した不揮発性半導体装置を得るという大きな効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。
(第1の実施の形態)
(不揮発性記憶素子の構成)
図1は本発明に係る不揮発性記憶素子を示す断面図である。図1に示す不揮発性記憶素子1Aは基板5上に絶縁層となる酸化膜層4を形成し、その上に第1電極層3を設け、第1電極層3の上に抵抗変化層2を形成し、抵抗変化層2上に第2電極層1を設けている。
(不揮発性記憶素子の構成)
図1は本発明に係る不揮発性記憶素子を示す断面図である。図1に示す不揮発性記憶素子1Aは基板5上に絶縁層となる酸化膜層4を形成し、その上に第1電極層3を設け、第1電極層3の上に抵抗変化層2を形成し、抵抗変化層2上に第2電極層1を設けている。
抵抗変化層2はニッケル硫化物で構成されている。ここで、このニッケル硫化物は、NiSxと表した場合に4.2<xを満足するものである。
本発明で用いたニッケル硫化物は、3d電子のスピンの向きにより抵抗値が変化する金属絶縁転移を示すが、ニッケル硫化物を薄膜化したものに電気的パルスを印加すると、抵抗値が変化することがわかった。
このニッケル硫化物を抵抗変化層2に用いて、不揮発性記憶素子1Aを駆動させる場合、外部の電源によって所定の条件を満たす電圧を第1電極層3と第2電極層1との間に印加する。電圧印加の方向に従い、不揮発性記憶素子1Aの抵抗変化層2の抵抗値が、増加または減少する。例えば。所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層2の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層2の抵抗値は変化しない。
第1電極層3および第2電極層1に用いる材料としてはPt,Ru,Ir,Ag,Au,RuO2,IrO2などを用いることが望ましい。ただし、抵抗変化層2を形成する際に、通常、基板5を加熱して成膜するので、第1電極層3はこの加熱温度においても安定なものを用いる必要がある。
なお、基板5としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。
(不揮発性記憶素子の製造方法)
次に、本実施の形態の不揮発性記憶素子1Aの製造方法について説明する。
次に、本実施の形態の不揮発性記憶素子1Aの製造方法について説明する。
まず、単結晶シリコンである基板5上に、厚さ200nmの酸化膜層4を熱酸化法により形成する。そして、第1電極層3としての厚さ400nmのPt薄膜を、RFマグネトロンスパッタ法により酸化膜層4上に形成する。ここで、成膜の際の真空度は1.0Pa、RFパワーは250W、Ar流量は10sccmとした。
次に、第1電極層3上に、抵抗変化層2としてニッケル硫化物膜を形成する。この成膜には、NiSターゲットを用いたRFスパッタ法を用いた。このときの成膜条件は、ターゲットはNiS、真空度は0.5〜1.0Pa、基板加熱温度は380℃、スパッタガスはAr、Arガス流量は10sccm、RFパワーは200Wとした。このとき、膜厚は約100nmとした。
なお、成膜したニッケル硫化物をEDX分析し、NiSxとして表すと、4.2<xであった。
最後に、抵抗変化層2上に、第2電極層1として厚さ400nmのPt薄膜をRFスパッタ法により形成する。
(不揮発性記憶素子の動作例)
図2は図1に示す不揮発性記憶素子1Aを回路記号として定義したものを示す。不揮発性記憶素子1Aは図1に示した不揮発性記憶素子であり、図1に示した第1電極層3または第2電極層1のうちどちらか一方は端子12と接続され、もう一方は端子13と接続される。
図2は図1に示す不揮発性記憶素子1Aを回路記号として定義したものを示す。不揮発性記憶素子1Aは図1に示した不揮発性記憶素子であり、図1に示した第1電極層3または第2電極層1のうちどちらか一方は端子12と接続され、もう一方は端子13と接続される。
図3は端子12に極性の異なる2種類の電気的パルスを印加した場合の不揮発性記憶素子1Aの抵抗値を示す。端子12に電圧がE1である負パルスを印加した場合、不揮発性記憶素子1Aの抵抗値はRbであり、端子12に電圧がE2である正パルスを印加した場合、不揮発性記憶素子1Aの抵抗値はRaである。不揮発性記憶素子1Aの抵抗値がRaの状態であるとき、端子12に負パルスを印加すると、不揮発性記憶素子1Aの抵抗値がRbとなり、不揮発性記憶素子1Aの抵抗値がRbの状態であるとき、不揮発性記憶素子1Aに正パルスを印加すると、不揮発性記憶素子1Aの抵抗値がRaとなる。不揮発性記憶素子1Aの抵抗値がRaまたはRbのうちどちらか一方を情報「0」とし、もう一方を情報「1」とした場合、端子12に正パルスまたは負パルスの電気的パルスを印加することにより不揮発性記憶素子1Aの抵抗値がRaまたはRbの状態を作ることができるため、不揮発性記憶素子1Aに情報「0」または情報「1」を書き込むことができる。
図4は図1に示す不揮発性記憶素子を回路記号として定義したものを示す。不揮発性記憶素子1Aは図1に示した不揮発性記憶素子であり、図1に示した第1電極層3または第2電極層1のうちどちらか一方は端子12と接続され、もう一方は端子13と接続される。端子12に電気的パルスの電圧よりも振幅が小さい電圧E3(E3<E2)の再生電圧を印加すると、不揮発性記憶素子1Aの抵抗値に応じた出力電流Ioutが端子13から出力される。
図5は端子12に電気的パルスの電圧よりも振幅が小さい電圧E3(E3<E2)の再生電圧を印加したときに出力される出力電流を示す。不揮発性記憶素子1Aの抵抗値がRaのときには電流値がIaを有する出力電流が端子13から出力され、不揮発性記憶素子1Aの抵抗値がRbのときには電流値がIbを有する出力電流が端子13から出力される。電気的パルスの電圧よりも振幅が小さい電圧であれば、抵抗変化層2の抵抗値を変化させることがないので、不揮発性記憶素子1Aの抵抗値を情報「0」または情報「1」として記憶させた情報は出力電流Ioutの値を読むことで読み出すことができる。
以上のように、第1電極層3と第2電極層1とに挟まれた領域において、抵抗変化層2が記憶部として機能することにより、不揮発性記憶素子1Aがメモリとして動作することになる。
(不揮発性記憶素子の抵抗変化特性)
次に、本実施の形態の不揮発性記憶素子1Aに対して電気的パルスを印加した場合の抵抗変化特性について説明する。
次に、本実施の形態の不揮発性記憶素子1Aに対して電気的パルスを印加した場合の抵抗変化特性について説明する。
図6は、本発明の第1の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
(実施例1)
図6(a)は抵抗変化層2のニッケル硫化物をNiSxで表すと、x=4.58のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(10msec、−1.1Vの負パルスおよび10msec、1.25Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。ここで、第1電極層3を基準として、第1電極層3よりも高い電圧のパルスを第2電極層1に印加する場合を正パルスとし、第1電極層3を基準として、第1電極層3よりも低い電圧のパルスを第2電極層1に印加する場合を負パルスと定義する。以下の図6(b)の場合も同様である。抵抗変化層2の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図6(a)は測定開始初期では抵抗変化層2の抵抗値がばらつくので、抵抗変化層2の抵抗値が約一定になる動作を行った後の抵抗値を示している。
図6(a)は抵抗変化層2のニッケル硫化物をNiSxで表すと、x=4.58のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(10msec、−1.1Vの負パルスおよび10msec、1.25Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。ここで、第1電極層3を基準として、第1電極層3よりも高い電圧のパルスを第2電極層1に印加する場合を正パルスとし、第1電極層3を基準として、第1電極層3よりも低い電圧のパルスを第2電極層1に印加する場合を負パルスと定義する。以下の図6(b)の場合も同様である。抵抗変化層2の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図6(a)は測定開始初期では抵抗変化層2の抵抗値がばらつくので、抵抗変化層2の抵抗値が約一定になる動作を行った後の抵抗値を示している。
(実施例2)
また、図6(b)には、抵抗変化層2のニッケル硫化物をNiSxで表すと、x=4.27のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(100msec、−1.7Vの負パルスおよび100msec、1.2Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。図6(a)のNiSx(x=4.58)と同様に、抵抗変化層2の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図6(b)は測定開始初期では抵抗変化層2の抵抗値がばらつくので、抵抗変化層2の抵抗値が約一定になる動作を行った後の抵抗値を示している。
また、図6(b)には、抵抗変化層2のニッケル硫化物をNiSxで表すと、x=4.27のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(100msec、−1.7Vの負パルスおよび100msec、1.2Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。図6(a)のNiSx(x=4.58)と同様に、抵抗変化層2の抵抗値は負パルスを印加すると抵抗値が増加し高抵抗値を示し、正パルスを印加すると抵抗値が減少し低抵抗値を示した。なお、図6(b)は測定開始初期では抵抗変化層2の抵抗値がばらつくので、抵抗変化層2の抵抗値が約一定になる動作を行った後の抵抗値を示している。
(比較例)
図6(c)には、抵抗変化層2のニッケル硫化物をNiSxで表すと、x=2.27のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(100msec、−1.6Vの負パルスおよび10msec、1.0Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。図6(c)からも明らかなように、抵抗変化層2の抵抗値は負パルス、正パルスを印加しても、ほとんど抵抗変化を示さなかった。
図6(c)には、抵抗変化層2のニッケル硫化物をNiSxで表すと、x=2.27のニッケル硫化物を用いた場合であり、第1電極層3および第2電極層1の間に正負、異なる2種類の電気的パルス(100msec、−1.6Vの負パルスおよび10msec、1.0Vの正パルス)を交互に印加し、このような電気的パルスを1回印加する毎に抵抗変化層2の抵抗値を測定した結果を示す。図6(c)からも明らかなように、抵抗変化層2の抵抗値は負パルス、正パルスを印加しても、ほとんど抵抗変化を示さなかった。
以上の測定結果より、本実施形態の不揮発性記憶素子は、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子を実現できる。
以上より、抵抗変化層2のニッケル硫化物をNiSxと表すと、4.2<x、より好ましい範囲としては、4.2<x<4.6において、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子を実現できる。
なお、本実施の形態では、図1に示したとおり、抵抗変化層2が、下方に設けられた第1電極層3と、上方に設けられた第2電極層1とによって挟まれるように構成されており、しかも抵抗変化層2の端部は第2電極層1の端部とが断面視でそろっているが、これは一例であり、本発明はこのような構成に限定されるわけではない。
(第2の実施の形態)
上述した第1の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第2の実施の形態に係る半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
上述した第1の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第2の実施の形態に係る半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
(第2の実施の形態に係る半導体装置の構成)
図7は、本発明の第2の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図8は、図7におけるA部の構成(4ビット分の構成)を示す斜視図である。
図7は、本発明の第2の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図8は、図7におけるA部の構成(4ビット分の構成)を示す斜視図である。
図7に示すように、本実施の形態に係る不揮発性半導体装置200は、半導体基板上に、メモリ本体部201を備えており、このメモリ本体部201は、メモリアレイ202と、行選択回路/ドライバ203と、列選択回路/ドライバ204と、情報の書き込みを行うための書き込み回路205と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ206と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路207とを具備している。また、不揮発性半導体装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路208と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209とをさらに備えている。
メモリアレイ202は、図7および図8に示すように、半導体基板の上に互いに平行に形成された複数のワード線WL0、WL1、WL2、・・・と、これらの複数のワード線WL0、WL1、WL2、・・・の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線WL0、WL1、WL2、・・・に立体交差するように形成された複数のビット線BL0、BL1、BL2、・・・とを備えている。
また、これらの複数のワード線WL0、WL1、WL2、・・・と複数のビット線BL0、BL1、BL2、・・・との立体交差点に対応してマトリクス状に設けられた複数のメモリセルM111.M112、M113、M121、M122、M123、M131、M132、M133、・・・(以下、「メモリセルM111、M112、・・・」と表す)が設けられている。
ここで、メモリセルM111、M112、・・・は、第1の実施の形態に係る不揮発性記憶素子に相当し、ニッケル硫化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルM111、M112、・・・は、後述するように、整流素子を備えている。
なお、図7におけるメモリセルM111、M112、・・・は、図8において符号210で示されている。
アドレス入力回路208は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。ここで、アドレス信号は、複数のメモリセルM111、M112、・・・のうちの選択される特性のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路209は、情報の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。他方、情報の読み出しサイクルにおいて、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。
行選択回路/ドライバ203は、アドレス入力回路208から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0、WL1、WL2、・・・のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路/ドライバ204は、アドレス入力回路208から出力された行アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0、BL1、BL2、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路205は、制御回路209から出力された書き込み信号を受け取った場合、行選択回路/ドライバ203に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得られた出力データDOは、データ入出力回路207を介して、外部回路へ出力される。
(第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成)
図9は、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図9では図8のB部における構成が示されている。
図9は、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図9では図8のB部における構成が示されている。
図9に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子210は、銅配線である下部配線212(図8におけるワード線WL1に相当する)と同じく上部配線211(図8におけるビット線BL1に相当する)との間に介在しており、下部電極217と、整流素子216と、内部電極215と、抵抗変化層214と、上部電極213とがこの順に積層されて構成されている。
ここで、内部電極215、抵抗変化層214、および上部電極213は、図1に示した実施の形態1に係る不揮発性記憶素子1Aにおける第1電極層3、抵抗変化層2、および第2電極層1にそれぞれ相当する。したがって、抵抗変化層2は、第1の実施の形態と同様にして形成される。
整流素子216は、TaNである内部電極215を介して、抵抗変化層214と直接接続されている。この整流素子216は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子216は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Vf(一方の電極を基準にして例えば+1V以上または−1V以下)で導通するように構成されている。
(第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成)
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図9に示したものに限られるわけではなく、以下に示すような構成であってもよい。
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図9に示したものに限られるわけではなく、以下に示すような構成であってもよい。
図10(a)から(g)は、本発明の第2の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
図10(a)には、図9に示す構成と異なり、内部電極を備えず、抵抗変化層214が整流素子216の上に形成されている構成が示されている。
図10(b)は、図9に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層214が整流素子216の上に形成されている構成が示されている。また、図10(c)には、図9に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
図10(d)には、図9に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図10(e)には、さらに上部電極および下部電極を備えていない構成が示されている。
また、図10(f)には、図9に示す構成とは異なり、内部電極を備えず、その代わりにオーミック抵抗層218を備える構成が示されており、図10(g)には、内部電極の変わりに第2の抵抗変化層219を備える構成が示されている。
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線211が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線212が不揮発性記憶素子の下部電極として機能することになる。
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
(多層化構造の不揮発性半導体装置の構成例)
図7および図8に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、3次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
図7および図8に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、3次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
図11は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図11に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線212と、これらの複数の下部配線212の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線212に立体交差するように形成された複数の上部配線211と、これらの複数の下部配線212と複数の上部配線211との立体交差点に対応してマトリクス状に設けられた複数のメモリセル210とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
なお、図11に示す例では、配線層が5層であり、その立体交差点に配される不揮発性記憶素子が4層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
なお、第1の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のニッケル硫化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能でなる。
(不揮発性半導体装置の動作例)
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第2の実施の形態に係る不揮発性半導体装置の動作例について、図12に示すタイミングチャートを参照しながら説明する。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第2の実施の形態に係る不揮発性半導体装置の動作例について、図12に示すタイミングチャートを参照しながら説明する。
図12は、本発明の第2の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM111およびM122について情報の書き込みおよび読み出しをする場合のみについて示す。
図12におけるVPは、電極と抵抗変化層で構成される可変抵抗素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、VP/2<閾値電圧Vfの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を制御することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み(一般にディスターブと称される)が制御されるなどの利点もある。
また、図12において、1回の書き込みサイクルに要する時間である書き込みサイクル時間をtWで、1回の読み出しサイクルに要する時間である読み出しサイクル時間をtRでそれぞれ示している。
メモリセルM111に対する書き込みサイクルにおいて、ワード線WL0にはパルス幅tPのパルス電圧VPが印加され、そのタイミングに応じて、ビット線BL0には同じく0Vの電圧が印加される。これにより、メモリセルM111に情報「0」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM111の抵抗変化層が低抵抗化する。すなわち、メモリセルM111に情報「0」が書き込まれたことになる。
次に、メモリセルM122に対する書き込みサイクルにおいて、ワード線WL1にはパルス幅tPの0Vの電圧が印加され、そのタイミングに応じてビット線BL1には同じくパルス電圧VPが印加される。これにより、メモリセルM122に情報「1」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM122の抵抗変化層が高抵抗化する。すなわち、メモリセルM122に情報「1」が書き込まれたことになる。
メモリセルM111に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、0Vよりも大きくVP/2よりも小さい値の電圧が、ワード線WL0に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、VP/2よりも大きくVPよりも小さい値の電圧が、ビット線BL0に印加される。これにより、高抵抗化されたメモリセルM111の抵抗変化層214の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出される。
次に、メモリセルM122に対する読み出しサイクルにおいて、先のメモリセルM111に対する読み出しサイクルと同様の電圧がワード線WL1およびビット線BL1に印加される。これにより、低抵抗化されたメモリセルM122の抵抗変化層214の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「1」が読み出される。
さらに、書き込み用電圧は2〜3V程度の低電圧で足りるため、低消費電力化を実現することもできる。
(第3の実施の形態)
第3の実施の形態に係る不揮発性半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、1トランジスタ/1不揮発性記憶部のものである。
第3の実施の形態に係る不揮発性半導体装置は、第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、1トランジスタ/1不揮発性記憶部のものである。
(第3の実施の形態に係る不揮発性半導体装置の構成)
図13は、本発明の第3の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図14は、図13におけるC部の構成(2ビット分の構成)を示す断面図である。
図13は、本発明の第3の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図14は、図13におけるC部の構成(2ビット分の構成)を示す断面図である。
図13に示すように、本実施の形態に係る不揮発性半導体装置300は、半導体基板上に、メモリ本体部301を備えており、このメモリ本体部301は、メモリアレイ302と、行選択回路/ドライバ303と、列選択回路304と、情報の書き込みを行うための書き込み回路305と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ306と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路307とを具備している。また、不揮発性半導体装置300は、セルプレート電源(VCP電源)308と、外部から入力されるアドレス信号を受け取るアドレス入力回路309と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路310とをさらに備えている。
メモリアレイ302は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0、WL1、WL2、・・・およびビット線BL0、BL1、BL2、・・・と、これらのワード線WL0、WL1、WL2、・・・およびビット線BL0、BL1、BL2、・・・の交点に対応してそれぞれ設けられた複数のトランジスタT11、T12、T13、T21、T22、T23、T31、T32、T33、・・・(以下、「トランジスタT11、T12、・・・」と表す)と、トランジスタT11、T12、・・・と1対1に設けられた複数のメモリセルM211、M212、M213、M221、M222、M223、M231、M232、M233(以下、「メモリセルM211、M212、・・・」と表す)とを備えている。
また、メモリアレイ302は、ワード線WL0、WL1、WL2、・・・に平行して配列されている複数のプレート線PL0、PL1、PL2、・・・を備えている。
図14に示すように、ワード線WL0、WL1の上方にビット線BL0が配され、そのワード線WL0、WL1とビット線BL0との間に、プレート線PL0、PL1が配されている。
ここで、メモリセルM211、M212、・・・は、第1の実施の形態に係る不揮発性記憶素子に相当し、ニッケル硫化物を含む抵抗変化層を有している。より具体的には、図14における不揮発性記憶素子313が、図13におけるメモリセルM211、M212、・・・に相当し、この不揮発性記憶素子313は、上部電極314、ニッケル硫化物を含む抵抗変化層315、および下部電極316から構成されている。
なお、図14における317はプラグ層を、318は金属配線層を、319はソース/ドレイン領域をそれぞれ示している。
図13に示すように、トランジスタT11、T12、T13、・・・のドレインはビット線BL0に、トランジスタT21、T22、T23、・・・のドレインはビット線BL1に、トランジスタT31、T32、T33、・・・のドレインはビット線BL2に、それぞれ接続されている。
また、トランジスタT11、T21、T31、・・・のゲートはワード線WL0に、トランジスタT12、T22、T32、・・・のゲートはワード線WL1に、トランジスタT13、T23、T33、・・・のゲートはワード線WL2に、それぞれ接続されている。
さらに、トランジスタT11、T12、・・・のソースはそれぞれ、メモリセルM211、M212、・・・と接続されている。
また、メモリセルM211、M221、M231、・・・はプレート線PL0に、メモリセルM212、M222、M232、・・・はプレート線PL1に、メモリセルM213、M223、M233、・・・はプレート線PL2に、それぞれ接続されている。
アドレス入力回路309は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ303へ出力するとともに、列アドレス信号を列選択回路304へ出力する。ここで、アドレス信号は、複数のメモリセルM211、M212、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路310は、情報の書き込みサイクルにおいては、データ入出力回路307に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路305へ出力する。他方、情報の読み出しサイクルにおいて、制御回路310は、読み出し用電圧の印加を指示する読み出し信号を列選択回路304へ出力する。
行選択回路/ドライバ303は、アドレス入力回路309から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0、WL1、WL2、・・・のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路304は、アドレス入力回路309から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0、BL1、BL2、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路305は、制御回路310から出力された書き込み信号を受け取った場合、列選択回路304に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ306は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得られた出力データDOは、データ入出力回路307を介して、外部回路へ出力される。
なお、1トランジスタ/1不揮発性記憶部の構成である第3の実施の形態の場合、第2の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、CMOSプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
また、第2の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
(不揮発性半導体装置の動作例)
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施の形態に係る不揮発性半導体装置の動作例について、図15に示すタイミングチャートを参照しながら説明する。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施の形態に係る不揮発性半導体装置の動作例について、図15に示すタイミングチャートを参照しながら説明する。
図15は、本発明の第3の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM211およびM222について情報の書き込みおよび読み出しをする場合のみについて示す。
図15において、VPは、電極と抵抗変化層から構成される可変抵抗素子の抵抗変化に必要なパルス電圧を示しており、VTはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
メモリセルM211に対する書き込みサイクルにおいて、ワード線WL0にはパルス幅tPのパルス電圧2VP+トランジスタの閾値電圧VTよりも大きい電圧が印加され、トランジスタT11がON状態となる。そして、そのタイミングに応じて、ビット線BL0にはパルス電圧2VPが印加される。これにより、メモリセルM211に情報「1」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM211の抵抗変化層が高抵抗化する。すなわち、メモリセルM211に情報「1」が書き込まれたことになる。
次に、メモリセルM222に対する書き込みサイクルにおいて、ワード線WL1にはパルス幅tPのパルス電圧2VP+トランジスタの閾値電圧VTよりも大きい電圧が印加され、トランジスタT22がON状態となる。そのタイミングに応じて、ビット線BL1には0Vの電圧が印加される。これにより、メモリセルM222に情報「0」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルM222の可変抵抗層が低抵抗化する。すなわち、メモリセルM222に情報「0」が書き込まれたことになる。
メモリセルM211に対する読み出しサイクルにおいては、トランジスタT11をON状態にするために所定の電圧がワード線WL0に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線BL0に印加される。これにより、高抵抗化されたメモリセルM211の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「1」が読み出される。
次に、メモリセルM222に対する読み出しサイクルにおいて、先のメモリセルM211に対する読み出しサイクルと同様の電圧がワード線WL1およびビット線BL1に印加される。これにより、低抵抗化されたメモリセルM222の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「0」が読み出される。
さらに、書き込み用電圧は2〜3V程度の低電圧で足りるため、低消費電力化を実現することもできる。
(第4の実施の形態)
第4の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
第4の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第1の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
(不揮発性半導体装置の構成)
図16は、本発明の第4の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
図16は、本発明の第4の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
図16に示すように、本実施の形態に係る不揮発性半導体装置400は、半導体基板401上に、CPU402と、外部回路との間でデータの入出力処理を行う入出力回路403と、所定の演算を実行する論理回路404と、アナログ信号を処理するアナログ回路405と、自己診断を行うためのBIST(Built In Self Test)回路406と、SRAM407と、これらBIST回路406およびSRAM407と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ408とを備えている。
図17は、本発明の第4の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図18は、同じく救済アドレス格納レジスタの構成を示す断面図である。
図17および図18に示すように、救済アドレス格納レジスタ408は、第1の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子409と、その不揮発性記憶素子409に対して特定のアドレス情報を書き込むための書き込み回路410と、不揮発性記憶素子409に書き込まれているアドレス情報を読み出すための読み出し回路411と、ラッチ回路412とを備えている。
不揮発性記憶素子409は、書込み回路側410への切替え部と読出し回路411側への切替え部に接続されており、抵抗変化層421を、上部電極422と下部電極423とで挟むようにして構成されている。ここで、この不揮発性記憶素子409は、第1の実施の形態に係る不揮発性記憶素子に相当する。
なお、図18において、424はプラグ層を、425は金属配線層を、426はソース/ドレイン層をそれぞれ示している。
本実施の形態では、2層配線で、第1配線と第2配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、3層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
(不揮発性半導体装置の動作例)
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
以下、救済アドレス格納レジスタ408に対してアドレス情報の書き込みを行う場合について説明する。BIST回路406は、診断指示信号TSTを受け取った場合、SRAM407のメモリブロックの検査を実行する。
なお、このメモリブロックの検査は、LSIの製造過程における検査の際、およびLSIが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
メモリブロックの検査の結果、不良ビットが検出された場合、BIST回路406は、書き込みデータ指示信号WDを救済アドレス格納レジスタ408へ出力する。この書き込みデータ指示信号WDを受け取った救済アドレス格納レジスタ408は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第1の実施の形態の場合と同様にして実現される。
このようにして、救済アドレス格納レジスタ408に対するアドレス情報の書き込みが行われる。そして、SRAM407がアクセスされる場合、それと同時に救済アドレス格納レジスタ408に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第1の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
このようにして救済アドレス格納レジスタ408から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、SRAM407内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なLSIテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
本実施の形態に係る不揮発性半導体装置は、製造工程における1回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
(不揮発性半導体装置の製造方法)
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
図19は、本発明の第4の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
まず、半導体基板上にトランジスタを形成する(S101)。次に、第1ビアを形成し(S102)、その上に第1配線を形成する(S103)。
そして、S103で形成された第1配線の上に、抵抗変化層を形成する(S104)。この抵抗変化層の形成は、第1の実施の形態において説明したとおりに行われる。
次に、抵抗変化層の上に第2ビアを形成し(S105)、さらに、第2配線を形成する(S106)。
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、COMSプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のCMOSプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
また、第2の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
なお、電極部は1μm角以下で形成することができ、且つその他の回路もCMOSプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
本実施の形態のように、第1の実施の形態におけるニッケル硫化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のFeRAMメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、COMSプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
また、CMOSプロセスと親和性が高い構成としては、CMOS不揮発性メモリセルと称される、COMSプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
また、シリサイド溶断型などの電気フューズ素子で構成する場合もCMOSプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
なお、本実施の形態では、第1の実施の形態における不揮発性記憶素子をSRAMの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、DRAM、ROM、または第2および第3の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第1の実施の形態における不揮発性記憶素子を用いることが可能である。
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のROMの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
(その他の実施の形態)
第4の実施の形態に係る不揮発性半導体装置が、第2の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第2の実施の形態に係るクロスポイント型の不揮発性半導体装置と第4の実施の形態に係るCPUなどを有するLSIとを一つの半導体基板上に集積するような構成を実現することができる。
第4の実施の形態に係る不揮発性半導体装置が、第2の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第2の実施の形態に係るクロスポイント型の不揮発性半導体装置と第4の実施の形態に係るCPUなどを有するLSIとを一つの半導体基板上に集積するような構成を実現することができる。
この場合、第2の実施の形態に係るクロスポイント型の不揮発性半導体装置および第4の実施の形態に係るCPUなどを有するLSIをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
また、第4の実施の形態に係る不揮発性半導体装置が、第3の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第3の実施の形態に係る1トランジスタ/1不揮発性記憶部構成の不揮発性半導体装置と第4の実施の形態に係るCPUなどを有するLSIとを一つの半導体基板上に集積するような構成を実現することもできる。
この場合も、第3の実施の形態に係る1トランジスタ/1不揮発性記憶部構成の不揮発性半導体装置および第4の実施の形態に係るCPUなどを有するLSIをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
本発明にかかる不揮発性記憶素子およびそれを用いた不揮発性半導体装置は、低温で作製可能で、且つ、情報を書き込み、書き換え、読み出しすることができ、デジタル家電、メモリーカード、携帯型電話機、およびパーソナルコンピューターなどの種々の電子機器に用いられる不揮発性記憶素子として有力である。
1 第2電極層
1A 不揮発性記憶素子
2 抵抗変化層
3 第1電極層
4 酸化膜層
5 基板
11 不揮発性記憶素子
12 端子
13 端子
200 不揮発性半導体装置
201 メモリ本体部
202 メモリアレイ
203 行選択回路/ドライバ
204 列選択回路/ドライバ
205 書き込み回路
206 センスアンプ
207 データ入出力回路
208 アドレス入力回路
209 制御回路
210 不揮発性記憶素子
211 上部配線
212 下部配線
213 上部電極
214 抵抗変化層
215 内部電極
216 整流素子
217 下部電極
218 オーミック抵抗層
219 第2の抵抗変化層
300 不揮発性半導体装置
301 メモリ本体部
302 メモリアレイ
303 行選択回路/ドライバ
304 列選択回路
305 書き込み回路
306 センスアンプ
307 データ入出力回路
308 セルプレート電源
309 アドレス入力回路
310 制御回路
313 不揮発性記憶素子
314 上部電極
315 抵抗変化層
316 下部電極
400 不揮発性半導体装置
401 半導体基板
402 CPU
403 入出力回路
404 論理回路
405 アナログ回路
406 BIST回路
407 SRAM
408 救済アドレス格納レジスタ
409 不揮発性記憶素子
410 書き込み回路
411 読み出し回路
412 ラッチ回路
BL0,BL1 ビット線
M11,M12 メモリセル
T11,T12 トランジスタ
WL0,WL1 ワード線
1A 不揮発性記憶素子
2 抵抗変化層
3 第1電極層
4 酸化膜層
5 基板
11 不揮発性記憶素子
12 端子
13 端子
200 不揮発性半導体装置
201 メモリ本体部
202 メモリアレイ
203 行選択回路/ドライバ
204 列選択回路/ドライバ
205 書き込み回路
206 センスアンプ
207 データ入出力回路
208 アドレス入力回路
209 制御回路
210 不揮発性記憶素子
211 上部配線
212 下部配線
213 上部電極
214 抵抗変化層
215 内部電極
216 整流素子
217 下部電極
218 オーミック抵抗層
219 第2の抵抗変化層
300 不揮発性半導体装置
301 メモリ本体部
302 メモリアレイ
303 行選択回路/ドライバ
304 列選択回路
305 書き込み回路
306 センスアンプ
307 データ入出力回路
308 セルプレート電源
309 アドレス入力回路
310 制御回路
313 不揮発性記憶素子
314 上部電極
315 抵抗変化層
316 下部電極
400 不揮発性半導体装置
401 半導体基板
402 CPU
403 入出力回路
404 論理回路
405 アナログ回路
406 BIST回路
407 SRAM
408 救済アドレス格納レジスタ
409 不揮発性記憶素子
410 書き込み回路
411 読み出し回路
412 ラッチ回路
BL0,BL1 ビット線
M11,M12 メモリセル
T11,T12 トランジスタ
WL0,WL1 ワード線
Claims (10)
- 第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する不揮発性記憶素子。 - 前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<x<4.6を満足する請求項1に記載の不揮発性記憶素子。
- 第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足し、
前記ニッケル硫化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。 - 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と前記第2の電極配線との間に介在させ、前記第1の電極配線および前記第2の電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する不揮発性半導体装置。 - 半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において、互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と接続される第1電極層と、前記第2の電極配線と接続される第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する不揮発性半導体装置。 - 前記不揮発性記憶素子のそれぞれは、前記第1電極層と前記第2電極層との間に整流素子を具備しており、当該整流素子は前記抵抗変化層と電気的に接続されている請求項4または請求項5に記載の不揮発性半導体装置。
- 請求項4乃至請求項6の何れかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える不揮発性半導体装置。
- 半導体基板と、前記半導体基板上に形成された、互いに交差するように配置された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、対応して設けられている前記トランジスタを介して前記第1電極層および前記第2電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する不揮発性半導体装置。 - 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第1電極層と、第2電極層と、前記第1電極層と前記第2電極層との間に介在させ、両電極層間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、少なくともニッケル硫化物を含み、当該ニッケル硫化物をNiSxと表した場合に、4.2<xを満足する不揮発性半導体装置。 - 請求項4、請求項5または請求項8に記載の不揮発性半導体装置を備える請求項9に記載の不揮発性半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008112339A JP2009266924A (ja) | 2008-04-23 | 2008-04-23 | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 |
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JP2008112339A JP2009266924A (ja) | 2008-04-23 | 2008-04-23 | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 |
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JP2011129639A (ja) * | 2009-12-16 | 2011-06-30 | Toshiba Corp | 抵抗変化型メモリセルアレイ |
-
2008
- 2008-04-23 JP JP2008112339A patent/JP2009266924A/ja active Pending
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JP2011129639A (ja) * | 2009-12-16 | 2011-06-30 | Toshiba Corp | 抵抗変化型メモリセルアレイ |
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