JP2009261166A - Inrush current control circuit - Google Patents

Inrush current control circuit Download PDF

Info

Publication number
JP2009261166A
JP2009261166A JP2008108746A JP2008108746A JP2009261166A JP 2009261166 A JP2009261166 A JP 2009261166A JP 2008108746 A JP2008108746 A JP 2008108746A JP 2008108746 A JP2008108746 A JP 2008108746A JP 2009261166 A JP2009261166 A JP 2009261166A
Authority
JP
Japan
Prior art keywords
inrush current
control circuit
fet
circuit
power source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008108746A
Other languages
Japanese (ja)
Inventor
Akikazu Iwata
晃和 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Elemex Corp
Original Assignee
Ricoh Elemex Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Elemex Corp filed Critical Ricoh Elemex Corp
Priority to JP2008108746A priority Critical patent/JP2009261166A/en
Publication of JP2009261166A publication Critical patent/JP2009261166A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Direct Current Feeding And Distribution (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inrush current control circuit capable of controlling an inrush current into a fed circuit, with a simple and low-cost circuit configuration. <P>SOLUTION: The inrush current control circuit is provided between a power source 2 and a load 4, which is a current-fed circuit to which a current is supplied from the power source 2, as well as a large capacitance electrostatic capacitor (coupling capacitor) 5. It comprises an FET6 that controls supply of inrush current to the load 4 which is a current-fed circuit and the large capacitance electrostatic capacitor 5, and a charging resistor 10 provided between a source and a drain of the FET6. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、突入電流の制御回路に関し、特にＰチャネルＦＥＴの制御によって、被給電側への突入電流の流入を低減させるために好適な突入電流制御回路に関する。   The present invention relates to an inrush current control circuit, and more particularly to an inrush current control circuit suitable for reducing inflow of an inrush current to a power supply side by controlling a P-channel FET.

従来より、印刷装置などに別途追加機能を付加するオプション装置が存在し、印刷装置などの電源部とオプション装置との接続には、通常コネクタが使用される。そして接続の際に、給電側である電源部の電流が被給電側のオプション装置に急激に流入し、この急激な電流（突入電流）によりコネクタの接点部分が溶着してしまうという問題がある。   Conventionally, there is an optional device that adds an additional function to a printing device or the like, and a connector is usually used for connection between a power supply unit such as a printing device and the optional device. At the time of connection, there is a problem in that the current of the power supply unit on the power supply side suddenly flows into the optional device on the power supply side, and the contact portion of the connector is welded by this rapid current (rush current).

この問題を解決するために、従来より半導体スイッチを用いて、給電側と被給電側の接続を制御することにより、被給電側への電流の流入量を制御する電流制御回路が使用されている。例えば、特許文献１では、給電側と被給電側の間にＦＥＴを接続し、さらにＦＥＴのゲートにゲート電圧制御用のトランジスタを接続し、ゲート電圧制御用トランジスタのベースへの電流供給を制御することにより、ＦＥＴのゲートをオン／オフし、被給電側への電流の流入量を制御する突入電流抑制回路が開示されている。   In order to solve this problem, a current control circuit that controls the amount of current flowing into the power supply side by controlling the connection between the power supply side and the power supply side using a semiconductor switch has been used. . For example, in Patent Document 1, an FET is connected between the power supply side and the power supply side, and a gate voltage control transistor is connected to the gate of the FET to control current supply to the base of the gate voltage control transistor. Thus, an inrush current suppression circuit is disclosed that turns the FET gate on / off and controls the amount of current flowing into the power supply side.

特開２００５−３３８６９号公報JP-A-2005-33869

しかしながら、特許文献１の電流制御回路では、ＦＥＴがオフからオンになる瞬間に、被給電側の負荷やカップリングコンデンサへの電流が急激に流入してしまうおそれがあるため、コネクタ接点で溶着が発生するという問題があった。   However, in the current control circuit of Patent Document 1, since the current to the load or the coupling capacitor on the power supply side may suddenly flow at the moment when the FET is turned on from the OFF state, welding is performed at the connector contact. There was a problem that occurred.

本発明は、上記に鑑みてなされたものであって、簡単かつ安価な回路構成で被給電回路への突入電流を制御することのできる突入電流制御回路を提供することを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to provide an inrush current control circuit that can control an inrush current to a power-fed circuit with a simple and inexpensive circuit configuration.

上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、電源と前記電源から電流が供給される被給電回路との間に設けられ、前記被給電回路への突入電流の供給を制御するＰチャネルＭＯＳＦＥＴと、前記ＰチャネルＭＯＳＦＥＴのソース−ドレイン間に設けられた抵抗と、を備えること、を特徴とする。   In order to solve the above-described problems and achieve the object, the invention according to claim 1 is provided between a power source and a power-supplied circuit to which current is supplied from the power source, and an inrush current to the power-supplied circuit. And a resistor provided between the source and drain of the P-channel MOSFET.

また、請求項２にかかる発明は、請求項１に記載の突入電流制御回路において、前記ＰチャネルＭＯＳＦＥＴのゲートをオン／オフするトランジスタをさらに備えること、を特徴とする。   The invention according to claim 2 is the inrush current control circuit according to claim 1, further comprising a transistor for turning on and off the gate of the P-channel MOSFET.

また、請求項３にかかる発明は、請求項２に記載の突入電流制御回路において、前記トランジスタのベースへ前記電源からの電流を供給すること、を特徴とする。   According to a third aspect of the present invention, in the inrush current control circuit according to the second aspect, the current from the power source is supplied to the base of the transistor.

また、請求項４にかかる発明は、請求項３に記載の突入電流制御回路において、前記トランジスタのベースと前記電源との間に設けられ、前記トランジスタのベースへの前記電流の流入を遅延させる遅延回路をさらに備えること、を特徴とする。   According to a fourth aspect of the present invention, in the inrush current control circuit according to the third aspect, the delay is provided between the base of the transistor and the power supply, and delays the inflow of the current into the base of the transistor. It further comprises a circuit.

また、請求項５にかかる発明は、請求項２に記載の突入電流制御回路において、前記トランジスタのベースへ電流を供給するコンパレータをさらに備えること、を特徴とする。   The invention according to claim 5 is the inrush current control circuit according to claim 2, further comprising a comparator for supplying a current to the base of the transistor.

本発明によれば、ＦＥＴのソース−ドレイン間に抵抗が接続されているので、ＦＥＴがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となるという効果を奏する。   According to the present invention, since a resistance is connected between the source and drain of the FET, a small amount of current can flow from the power source to the power-fed circuit side before the FET is turned on. Since electric charge can be stored in the capacitive capacitance, the amount of inrush current flowing from the power source to the fed circuit side at the moment when the FET changes from off to on can be reduced. Play.

以下に添付図面を参照して、この発明にかかる突入電流制御回路の最良な実施の形態を詳細に説明する。   Exemplary embodiments of an inrush current control circuit according to the present invention will be explained below in detail with reference to the accompanying drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量（カップリングコンデンサ）５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部１１を備えて構成されている。 (First embodiment)
FIG. 1 is a circuit diagram of an inrush current control circuit according to the first embodiment of the present invention. One end of the inrush current control circuit 1 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3, and the other end is a load 4 or a large capacity that is a powered circuit to which the current of the power source 2 is fed. It is connected to a capacitance (coupling capacitor) 5 and controls inflow of inrush current from the power source 2 to the power-fed circuit side. The inrush current control circuit 1 includes an FET 6, a first voltage dividing resistor 7, a second voltage dividing resistor 8, a small capacitance capacitance 9, a charging resistor 10, and a control unit 11.

ＦＥＴ６は、ＰチャネルＭＯＳＦＥＴであり、被給電回路側への電流の供給を制御し、そのソース側は接続コネクタ３と接続され、そのドレイン側は被給電回路と接続されている。また、ＦＥＴ６のゲート側は、制御部１１を構成するゲート電圧制御用トランジスタ１２のコレクタと、第１の分圧抵抗７を介して接続されている。さらに、ＦＥＴ６のゲート−ソース間には、第２の分圧抵抗８と小容量静電容量９とが並列で接続されている。そして、ＦＥＴ６のソース−ドレイン間には、充電抵抗１０が接続されている。   The FET 6 is a P-channel MOSFET, and controls the supply of current to the supplied circuit side. The source side is connected to the connection connector 3 and the drain side is connected to the supplied circuit. The gate side of the FET 6 is connected to the collector of the gate voltage control transistor 12 constituting the control unit 11 via the first voltage dividing resistor 7. Further, a second voltage dividing resistor 8 and a small capacitance 9 are connected in parallel between the gate and source of the FET 6. A charging resistor 10 is connected between the source and drain of the FET 6.

制御部１１は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部１１は、ゲート電圧制御用トランジスタ１２と制御回路１３とを備えて構成されている。   The control unit 11 controls on / off of the FET 6 by controlling the gate voltage of the FET 6, and is disposed between the first voltage dividing resistor 7 and the negative side of the power supply 2. The control unit 11 includes a gate voltage control transistor 12 and a control circuit 13.

ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続され、そのベース側は制御回路１３と接続されている。制御回路１３は、ゲート電圧制御用トランジスタ１２のベースへの電流供給の制御を行う。   The gate voltage control transistor 12 controls the gate voltage of the FET 6. As described above, the gate voltage control transistor 12 is connected to the first voltage dividing resistor 7, the emitter side is connected to the negative side of the power supply 2, and the base side is connected to the control circuit 13. Yes. The control circuit 13 controls current supply to the base of the gate voltage control transistor 12.

次に、突入電流制御回路１が突入電流を制御する仕組みについて説明する。電源２がオフの状態で、電源２と被給電回路が接続されている突入電流制御回路１とを接続コネクタ３で接続した場合、初期状態ではゲート電圧制御用トランジスタ１２はオフの状態のため、ＦＥＴ６のゲート−ソース間には電位差はない。そのためＦＥＴ６はオフの状態になっており、電源２がオンの状態に変わっても電源２の電流は被給電回路側には供給されない。   Next, a mechanism in which the inrush current control circuit 1 controls the inrush current will be described. When the power supply 2 is off and the inrush current control circuit 1 to which the power-supplied circuit is connected is connected by the connection connector 3, the gate voltage control transistor 12 is off in the initial state. There is no potential difference between the gate and source of the FET 6. Therefore, the FET 6 is in an off state, and even if the power source 2 is changed to an on state, the current of the power source 2 is not supplied to the fed circuit side.

そして、制御回路１３がゲート電圧制御用トランジスタ１２のベースへの電流供給を開始すると、ゲート電圧制御用トランジスタ１２はオフからオンの状態に変わり、第１の分圧抵抗７と第２の分圧抵抗８により分圧された電圧がＦＥＴ６のゲート−ソース間に加わる。そのためＦＥＴ６もオフからオンの状態に変わり、電源２の電流が被給電回路側に供給される。   When the control circuit 13 starts supplying current to the base of the gate voltage control transistor 12, the gate voltage control transistor 12 changes from off to on, and the first voltage dividing resistor 7 and the second voltage dividing A voltage divided by the resistor 8 is applied between the gate and source of the FET 6. For this reason, the FET 6 also changes from the off state to the on state, and the current of the power source 2 is supplied to the fed circuit side.

ここで、ＦＥＴ６がオフからオンの状態に変化する瞬間に、被給電回路側の負荷４や大容量静電容量５へ電源２からの電流が急激に流入してしまい、コネクタ接点で溶着が発生してしまうおそれがある。   Here, at the moment when the FET 6 changes from the OFF state to the ON state, the current from the power source 2 suddenly flows into the load 4 or the large-capacity capacitance 5 on the supplied circuit side, and welding occurs at the connector contact. There is a risk of it.

この問題に対して本実施の形態では、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、ＦＥＴ６がオンする前に、電源２から被給電回路側へ少量の電流を流し、あらかじめ被給電回路側の大容量静電容量５に電荷を貯めておく。このため、ＦＥＴ６がオフからオンの状態に変化する瞬間に、電源２から被給電回路側の負荷４や大容量静電容量５へ流れる突入電流の量を低減することができる。   To solve this problem, in the present embodiment, a small amount of current is supplied from the power source 2 to the power-fed circuit side through the charging resistor 10 connected between the source and drain of the FET 6 before the FET 6 is turned on, Charges are stored in the large capacitance 5 on the circuit side. For this reason, the amount of inrush current flowing from the power source 2 to the load 4 or the large-capacity capacitance 5 from the power supply circuit 2 can be reduced at the moment when the FET 6 changes from OFF to ON.

ここで、充電抵抗１０の熱容量についての問題が懸念されるが、ＦＥＴ６がオンすれば、そのオン抵抗値は充電抵抗１０の抵抗値に対して十分に小さいため、充電抵抗１０への電流の流入は非常に少なくなるため大きな問題とはならない。   Here, there is a concern about the heat capacity of the charging resistor 10, but if the FET 6 is turned on, the on-resistance value is sufficiently smaller than the resistance value of the charging resistor 10, so that current flows into the charging resistor 10. Is not a big problem because it becomes very small.

一方、電源２がオンの状態で、電源２と被給電回路が接続されている突入電流制御回路１とを接続コネクタ３で接続した場合、電源２から第１の分圧抵抗７および第２の分圧抵抗８への電流の流入に時間がかかるため、ＦＥＴ６のゲート−ソース間に瞬間的に電位差が発生してしまい、ＦＥＴ６が瞬間的にオフからオンの状態に変化してしまうおそれがある。仮にそうなった場合には、電源２からの電流が被給電回路側の大容量静電容量５へ急激に流入してしまい、コネクタ接点で溶着が発生してしまう。   On the other hand, when the power source 2 is turned on and the inrush current control circuit 1 to which the power-supplied circuit is connected is connected by the connector 3, the first voltage dividing resistor 7 and the second voltage dividing resistor 7 are connected from the power source 2. Since it takes time for the current to flow into the voltage dividing resistor 8, a potential difference is instantaneously generated between the gate and the source of the FET 6, and the FET 6 may be instantaneously changed from an off state to an on state. . If this happens, the current from the power supply 2 will suddenly flow into the large-capacity capacitance 5 on the power-fed circuit side, and welding will occur at the connector contacts.

この問題に対して本実施の形態では、ＦＥＴ６のゲート−ソース間に接続された小容量静電容量９が、ＦＥＴ６のゲート−ソース間の電位差を早急になくすことにより、ＦＥＴ６が瞬間的にオフからオンの状態に変化するのを防ぎ、接続の瞬間に電源２から被給電回路側へ突入電流が流れるのを抑えることができる。   With respect to this problem, in the present embodiment, the small capacitance capacitance 9 connected between the gate and the source of the FET 6 quickly eliminates the potential difference between the gate and the source of the FET 6, so that the FET 6 is turned off instantaneously. From the power source 2 to the fed circuit side at the moment of connection can be prevented.

なお、特許文献１にも、ＦＥＴのゲート−ソース間にコンデンサが接続されているが、これは大容量のコンデンサであり、ＦＥＴのゲート−ソース間の電圧の立ち上がりを緩やかにすることを目的としている。これに対して、本実施の形態の小容量静電容量９は、ゲート−ソース間の電位差を早急になくすためのスピードアップを目的としている。   In Patent Document 1, a capacitor is connected between the gate and the source of the FET. However, this is a large-capacitance capacitor and is intended to moderate the rise of the voltage between the gate and the source of the FET. Yes. On the other hand, the small-capacitance capacitance 9 of the present embodiment is aimed at speeding up to quickly eliminate the potential difference between the gate and the source.

このように、第１の実施の形態にかかる突入電流制御回路によれば、ＦＥＴのソース−ドレイン間に抵抗が接続されているので、ＦＥＴがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。   As described above, according to the inrush current control circuit according to the first embodiment, since the resistor is connected between the source and the drain of the FET, a small amount of power is supplied from the power source to the fed circuit before the FET is turned on. Current can flow, and charge can be stored in the large-capacity capacitance on the power-fed circuit side in advance, so that the inrush that flows from the power source to the power-fed circuit side at the moment the FET changes from off to on The amount of current can be reduced.

（第２の実施の形態）
第２の実施の形態にかかる突入電流制御回路では、制御部の制御回路がない代わりに、ゲート電圧制御用トランジスタのベースに、接続コネクタを介して電源が接続される。第２の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態を異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。 (Second Embodiment)
In the inrush current control circuit according to the second embodiment, the power supply is connected to the base of the gate voltage control transistor via the connection connector instead of the control circuit of the control unit. A second embodiment will be described with reference to the accompanying drawings. Regarding the configuration example of the inrush current control circuit according to the present embodiment, a part different from the first embodiment will be described. The other parts are the same as those in the first embodiment, so the description is omitted with reference to the above description.

図２は、本発明の第２の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路２１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路２１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部２２を備えて構成されている。   FIG. 2 is a circuit diagram of an inrush current control circuit according to the second embodiment of the present invention. One end of the inrush current control circuit 21 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3, and the other end is a load 4 or a large capacity that is a powered circuit to which the current of the power source 2 is fed. It is connected to the capacitance 5 and controls the inrush current flowing from the power source 2 to the power-fed circuit side. The inrush current control circuit 21 includes an FET 6, a first voltage dividing resistor 7, a second voltage dividing resistor 8, a small capacitance 9, a charging resistor 10, and a control unit 22.

制御部２２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部２２は、ゲート電圧制御用トランジスタ１２を備えて構成されている。   The control unit 22 controls on / off of the FET 6 by controlling the gate voltage of the FET 6, and is disposed between the first voltage dividing resistor 7 and the negative side of the power source 2. The controller 22 includes a gate voltage control transistor 12.

ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続される。   The gate voltage control transistor 12 controls the gate voltage of the FET 6. The collector side of the gate voltage control transistor 12 is connected to the first voltage dividing resistor 7 as described above, and the emitter side thereof is connected to the negative side of the power source 2.

そして、ゲート電圧制御用トランジスタ１２のベース側は、接続コネクタ３を介して電源２の下流側（正極側）と接続されている。なお、電源２と接続コネクタ３の間には抵抗２３が接続されている。   The base side of the gate voltage control transistor 12 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3. A resistor 23 is connected between the power supply 2 and the connection connector 3.

このため、電源２と突入電流制御回路２１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、または、電源２がオンの状態で電源２と突入電流制御回路２１とを接続コネクタ３で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ１２のベースに電源２の電流（電圧）が供給される。そして、ゲート電圧制御用トランジスタ１２はオフからオンの状態に変わり、第１の分圧抵抗７と第２の分圧抵抗８により分圧された電圧がＦＥＴ６のゲート−ソース間に加わる。そのためＦＥＴ６もオフからオンの状態に変わり、電源２の電流が被給電回路側に供給される。   For this reason, when the power source 2 is switched from the off state to the on state after the power source 2 and the inrush current control circuit 21 are connected by the connection connector 3, or the power source 2 and the inrush current control circuit 21 are in the on state. In any case when the connection connector 3 is connected, the current (voltage) of the power supply 2 is supplied to the base of the gate voltage control transistor 12. Then, the gate voltage control transistor 12 changes from the off state to the on state, and the voltage divided by the first voltage dividing resistor 7 and the second voltage dividing resistor 8 is applied between the gate and the source of the FET 6. For this reason, the FET 6 also changes from the off state to the on state, and the current of the power source 2 is supplied to the fed circuit side.

このように、第２の実施の形態にかかる突入電流制御回路によれば、ＦＥＴのゲート電圧制御用トランジスタのベースに、本体給電側からの電流を供給することができるので、ソフトに依存することなく、ハード的にＦＥＴを適切に制御することが可能となる。   Thus, according to the inrush current control circuit according to the second embodiment, the current from the power supply side of the body can be supplied to the base of the gate voltage control transistor of the FET. It is possible to appropriately control the FET in hardware.

（第３の実施の形態）
第３の実施の形態にかか突入電流制御回路では、接続コネクタとゲート電圧制御用トランジスタのベースとの間に遅延回路が設けられている。第３の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態を異なる部分を説明する。他の部分については第２の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。 (Third embodiment)
In the inrush current control circuit according to the third embodiment, a delay circuit is provided between the connection connector and the base of the gate voltage control transistor. A third embodiment will be described with reference to the accompanying drawings. Regarding the configuration example of the inrush current control circuit according to the present embodiment, a part different from the first embodiment will be described. The other parts are the same as those in the second embodiment, so the description is omitted with reference to the above description.

図３は、本発明の第３の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路３１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路３１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部３２を備えて構成されている。   FIG. 3 is a circuit diagram of an inrush current control circuit according to the third embodiment of the present invention. One end of the inrush current control circuit 31 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3, and the other end is a load 4 or a large capacity which is a powered circuit to which the current of the power source 2 is fed. It is connected to the capacitance 5 and controls the inrush current flowing from the power source 2 to the power-fed circuit side. The inrush current control circuit 31 includes an FET 6, a first voltage dividing resistor 7, a second voltage dividing resistor 8, a small capacitance 9, a charging resistor 10, and a control unit 32.

制御部３２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部３２は、ゲート電圧制御用トランジスタ１２と遅延回路３３とを備えて構成されている。   The control unit 32 controls on / off of the FET 6 by controlling the gate voltage of the FET 6, and is disposed between the first voltage dividing resistor 7 and the negative side of the power supply 2. The control unit 32 includes a gate voltage control transistor 12 and a delay circuit 33.

ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続される。   The gate voltage control transistor 12 controls the gate voltage of the FET 6. The collector side of the gate voltage control transistor 12 is connected to the first voltage dividing resistor 7 as described above, and the emitter side thereof is connected to the negative side of the power source 2.

そして、ゲート電圧制御用トランジスタ１２のベース側には、遅延回路３３が接続され、遅延回路３３は接続コネクタ３を介して電源２の下流側（正極側）と接続されている。なお、電源２と接続コネクタ３の間には抵抗２３が接続されている。   A delay circuit 33 is connected to the base side of the gate voltage control transistor 12, and the delay circuit 33 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3. A resistor 23 is connected between the power supply 2 and the connection connector 3.

このため、電源２と突入電流制御回路３１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、または、電源２がオンの状態で電源２と突入電流制御回路３１とを接続コネクタ３で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ１２のベースに電源２の電流が供給されるタイミングは、遅延回路３３の働きによりＦＥＴ６のソースへ電流が到達するタイミングより遅れる。その結果、ＦＥＴ６がオフからオンの状態に変わる前に、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、電源２から被給電回路側へ少量の電流が流れ、被給電回路側の大容量静電容量５に電荷が貯まる。そのため、ＦＥＴ６がオフからオンの状態に変化する瞬間に、電源２から被給電回路側の負荷４や大容量静電容量５へ流れる突入電流の量を低減することができる。   For this reason, when the power source 2 is switched from the off state to the on state after the power source 2 and the inrush current control circuit 31 are connected by the connector 3, or when the power source 2 is on, the power source 2 and the inrush current control circuit 31 In any case when the connection connector 3 is connected, the timing at which the current of the power supply 2 is supplied to the base of the gate voltage control transistor 12 is greater than the timing at which the current reaches the source of the FET 6 by the action of the delay circuit 33. Be late. As a result, a small amount of current flows from the power source 2 to the power-fed circuit side through the charging resistor 10 connected between the source and drain of the FET 6 before the FET 6 changes from the off state to the on state. Charge is stored in the capacitive capacitor 5. Therefore, the amount of inrush current flowing from the power source 2 to the load 4 or the large-capacity capacitance 5 from the power supply circuit 2 at the moment when the FET 6 changes from OFF to ON can be reduced.

なお、遅延回路３３の代わりに電圧監視ＩＣ（リセットＩＣ）を用いてもよい。   A voltage monitoring IC (reset IC) may be used instead of the delay circuit 33.

このように、第３の実施の形態にかかる突入電流制御回路によれば、本体給電側からＦＥＴのゲート電圧制御用トランジスタのベースへの電流の流入を遅延回路によりハード的に遅らせることにより、被給電回路側の大容量静電容量へ十分電荷が貯まった後に、ＦＥＴを適切に制御することが可能となる。   As described above, according to the inrush current control circuit according to the third embodiment, the delay circuit delays the inflow of current from the main body feeding side to the base of the FET gate voltage control transistor by the delay circuit. It is possible to appropriately control the FET after sufficient electric charge is accumulated in the large capacitance on the power supply circuit side.

（第４の実施の形態）
第４の実施の形態にかかる突入電流制御回路では、制御部の制御回路として、コンパレータを使用する。第４の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。 (Fourth embodiment)
In the inrush current control circuit according to the fourth embodiment, a comparator is used as the control circuit of the control unit. A fourth embodiment will be described with reference to the accompanying drawings. With respect to the configuration example of the inrush current control circuit according to the present embodiment, parts different from the first embodiment will be described. The other parts are the same as those in the first embodiment, so the description is omitted with reference to the above description.

図４は、本発明の第４の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路４１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路４１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部４２を備えて構成されている。   FIG. 4 is a circuit diagram of an inrush current control circuit according to the fourth embodiment of the present invention. One end of the inrush current control circuit 41 is connected to the downstream side (positive electrode side) of the power source 2 via the connection connector 3, and the other end is a load 4 or a large capacity that is a powered circuit to which the current of the power source 2 is fed. It is connected to the capacitance 5 and controls the inrush current flowing from the power source 2 to the power-fed circuit side. The inrush current control circuit 41 includes an FET 6, a first voltage dividing resistor 7, a second voltage dividing resistor 8, a small capacitance 9, a charging resistor 10, and a control unit 42.

制御部４２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部４２は、ゲート電圧制御用トランジスタ１２と制御回路４３とを備えて構成されている。   The control unit 42 controls on / off of the FET 6 by controlling the gate voltage of the FET 6, and is disposed between the first voltage dividing resistor 7 and the negative side of the power supply 2. The control unit 42 includes a gate voltage control transistor 12 and a control circuit 43.

ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続され、そのベース側は制御回路４３と接続されている。   The gate voltage control transistor 12 controls the gate voltage of the FET 6. As described above, the gate voltage control transistor 12 is connected to the first voltage dividing resistor 7, the emitter side is connected to the negative side of the power supply 2, and the base side is connected to the control circuit 43. Yes.

制御回路４３は、ゲート電圧制御用トランジスタ１２のベースへの電流供給の制御を行う。制御回路４３は、コンパレータ４４、リファレンス電源４５、分圧抵抗４６ａ、４６ｂを備えて構成されている。   The control circuit 43 controls current supply to the base of the gate voltage control transistor 12. The control circuit 43 includes a comparator 44, a reference power supply 45, and voltage dividing resistors 46a and 46b.

コンパレータ４４の入力側のマイナスは、リファレンス電源４５と接続されている。そして、入力側のプラスは、分圧抵抗４６ａを介して大容量静電容量５のプラス側と接続されるとともに、分圧抵抗４６ｂを介して電源２の負極側と接続されている。また、コンパレータ４４の出力側は、ゲート電圧制御用トランジスタ１２のベース側と接続されている。   The minus on the input side of the comparator 44 is connected to the reference power supply 45. The plus on the input side is connected to the plus side of the large-capacity electrostatic capacitance 5 through the voltage dividing resistor 46a and is connected to the negative electrode side of the power source 2 through the voltage dividing resistor 46b. The output side of the comparator 44 is connected to the base side of the gate voltage control transistor 12.

このため、電源２と突入電流制御回路４１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、ＦＥＴ６がオンする前に、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、電源２から被給電回路側へ少量の電流が流れる。そして、被給電回路側の大容量静電容量５に電荷が貯まるにつれ、大容量静電容量５の電圧が上昇していく。この電圧を分圧抵抗４６ａ、４６ｂを介してコンパレータ４４で、リファレンス電源４５の電圧と比較し、リファレンス電源４５の電圧より大きくなると、コンパレータ４４の出力側から電流が出力され、この電流はゲート電圧制御用トランジスタ１２のベースへ流れる。すると、ＦＥＴ６がオフからオンの状態に変化し、電源２の電流が被給電回路側に供給される。   For this reason, when the power supply 2 is switched from the off state to the on state after the power source 2 and the inrush current control circuit 41 are connected by the connection connector 3, the charge connected between the source and drain of the FET 6 before the FET 6 is turned on. A small amount of current flows from the power source 2 to the power-fed circuit side through the resistor 10. As the charge is accumulated in the large-capacity capacitor 5 on the power-fed circuit side, the voltage of the large-capacity capacitor 5 increases. This voltage is compared with the voltage of the reference power supply 45 by the comparator 44 via the voltage dividing resistors 46a and 46b. When the voltage becomes larger than the voltage of the reference power supply 45, a current is output from the output side of the comparator 44. It flows to the base of the control transistor 12. Then, the FET 6 changes from the off state to the on state, and the current of the power source 2 is supplied to the fed circuit side.

このように、第４の実施の形態にかかる突入電流制御回路によれば、被給電回路側の大容量静電容量に十分電荷が貯まった後に、ＦＥＴをオフからオンの状態に変化することができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。   As described above, according to the inrush current control circuit according to the fourth embodiment, the FET can be changed from the OFF state to the ON state after the electric charge is sufficiently stored in the large-capacity capacitance on the power supplied circuit side. Therefore, it is possible to reduce the amount of inrush current flowing from the power source to the power-fed circuit side at the moment when the FET changes from the OFF state to the ON state.

本発明の第１の実施の形態にかかる突入電流制御回路の回路図である。1 is a circuit diagram of an inrush current control circuit according to a first embodiment of the present invention. FIG. 本発明の第２の実施の形態にかかる突入電流制御回路の回路図である。It is a circuit diagram of the inrush current control circuit concerning the 2nd Embodiment of this invention. 本発明の第３の実施の形態にかかる突入電流制御回路の回路図である。It is a circuit diagram of the inrush current control circuit concerning the 3rd Embodiment of this invention. 本発明の第４の実施の形態にかかる突入電流制御回路の回路図である。It is a circuit diagram of the inrush current control circuit concerning the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１、２１、３１、４１ 突入電流制御回路
２ 電源
３ 接続コネクタ
４ 負荷
５ 大容量静電容量（カップリングコンデンサ）
６ ＦＥＴ
７ 第１の分圧抵抗
８ 第２の分圧抵抗
９ 小容量静電容量
１０ 充電抵抗
１１、２２、３２、４２ 制御部
１２ ゲート電圧制御用トランジスタ
１３、４３ 制御回路
２３ 抵抗
３３ 遅延回路
４４ コンパレータ
４５ リファレンス電源
４６ａ、４６ｂ 分圧抵抗 1, 21, 31, 41 Inrush current control circuit 2 Power supply 3 Connector 4 Load 5 Large capacitance (coupling capacitor)
6 FET
7 First Voltage Dividing Resistor 8 Second Voltage Dividing Resistor 9 Small Capacitance 10 Charging Resistor 11, 22, 32, 42 Control Unit 12 Gate Voltage Control Transistor 13, 43 Control Circuit 23 Resistor 33 Delay Circuit 44 Comparator 45 Reference power supply 46a, 46b Voltage dividing resistor

Claims (5)

電源と前記電源から電流が供給される被給電回路との間に設けられ、前記被給電回路への突入電流の供給を制御するＰチャネルＭＯＳＦＥＴと、
前記ＰチャネルＭＯＳＦＥＴのソース−ドレイン間に設けられた抵抗と、
を備えること、を特徴とする突入電流制御回路。 A P-channel MOSFET that is provided between a power source and a power-supplied circuit to which current is supplied from the power source, and that controls the supply of inrush current to the power-supplied circuit;
A resistor provided between the source and drain of the P-channel MOSFET;
An inrush current control circuit. 前記ＰチャネルＭＯＳＦＥＴのゲートをオン／オフするトランジスタをさらに備えること、を特徴とする請求項１に記載の突入電流制御回路。   The inrush current control circuit according to claim 1, further comprising a transistor for turning on / off a gate of the P-channel MOSFET. 前記トランジスタのベースへ前記電源からの電流を供給すること、を特徴とする請求項２に記載の突入電流制御回路。   The inrush current control circuit according to claim 2, wherein a current from the power source is supplied to a base of the transistor. 前記トランジスタのベースと前記電源との間に設けられ、前記トランジスタのベースへの前記電流の流入を遅延させる遅延回路をさらに備えること、を特徴とする請求項３に記載の突入電流制御回路。   The inrush current control circuit according to claim 3, further comprising a delay circuit that is provided between a base of the transistor and the power supply and delays inflow of the current into the base of the transistor. 前記トランジスタのベースへ電流を供給するコンパレータをさらに備えること、を特徴とする請求項２に記載の突入電流制御回路。   The inrush current control circuit according to claim 2, further comprising a comparator that supplies a current to a base of the transistor.
JP2008108746A 2008-04-18 2008-04-18 Inrush current control circuit Pending JP2009261166A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008108746A JP2009261166A (en) 2008-04-18 2008-04-18 Inrush current control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008108746A JP2009261166A (en) 2008-04-18 2008-04-18 Inrush current control circuit

Publications (1)

Publication Number Publication Date
JP2009261166A true JP2009261166A (en) 2009-11-05

Family

ID=41387861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008108746A Pending JP2009261166A (en) 2008-04-18 2008-04-18 Inrush current control circuit

Country Status (1)

Country Link
JP (1) JP2009261166A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147257B1 (en) * 2012-01-16 2012-05-18 주식회사 빅솔론 A positive direct current source stage inrush current reduction circuit
JP2017114006A (en) * 2015-12-24 2017-06-29 セイコーエプソン株式会社 Printer and control method for the same
CN107027334A (en) * 2015-12-01 2017-08-08 富士电机株式会社 Surge current prevents circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147257B1 (en) * 2012-01-16 2012-05-18 주식회사 빅솔론 A positive direct current source stage inrush current reduction circuit
CN107027334A (en) * 2015-12-01 2017-08-08 富士电机株式会社 Surge current prevents circuit
JP2017114006A (en) * 2015-12-24 2017-06-29 セイコーエプソン株式会社 Printer and control method for the same

Similar Documents

Publication Publication Date Title
JP4783652B2 (en) High efficiency power supply circuit and electronic device incorporating the high efficiency power supply circuit
JP5823717B2 (en) Voltage regulator
JP4650688B2 (en) Insulated gate transistor drive circuit device
JP2011101452A (en) Dc-dc converter
JP4793226B2 (en) Switching boost power supply circuit
JP6203020B2 (en) Battery pack having charge / discharge switch circuit
JP2003264455A (en) Output circuit device
JP2009261166A (en) Inrush current control circuit
JP5504541B2 (en) Ionizer
JP4773299B2 (en) Motor soft start circuit
JP2008072830A (en) Switching power unit
JP5676340B2 (en) Voltage regulator
JP2007282316A (en) Dc power holding circuit
JP5259941B2 (en) Inverter device and air conditioner
JP5944196B2 (en) Motor drive control device
JP2009195037A (en) Inrush current suppression electronic equipment and method for suppressing its inrush current
JP2005137060A (en) Rush current preventing device and image forming apparatus using the same
JP2010074874A (en) Rush current control circuit
JP2006246625A (en) Switching power supply circuit
JP2007336609A (en) Precharge circuit
JPH11353038A (en) Rush current preventing circuit for power unit
JP2012039293A (en) Load controller
JP2005033869A (en) Rush current suppressing circuit
JP2009268244A5 (en)
JP2000152623A (en) Power unit