JP2009261166A - Inrush current control circuit - Google Patents
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Abstract
Description
本発明は、突入電流の制御回路に関し、特にPチャネルFETの制御によって、被給電側への突入電流の流入を低減させるために好適な突入電流制御回路に関する。 The present invention relates to an inrush current control circuit, and more particularly to an inrush current control circuit suitable for reducing inflow of an inrush current to a power supply side by controlling a P-channel FET.
従来より、印刷装置などに別途追加機能を付加するオプション装置が存在し、印刷装置などの電源部とオプション装置との接続には、通常コネクタが使用される。そして接続の際に、給電側である電源部の電流が被給電側のオプション装置に急激に流入し、この急激な電流(突入電流)によりコネクタの接点部分が溶着してしまうという問題がある。 Conventionally, there is an optional device that adds an additional function to a printing device or the like, and a connector is usually used for connection between a power supply unit such as a printing device and the optional device. At the time of connection, there is a problem in that the current of the power supply unit on the power supply side suddenly flows into the optional device on the power supply side, and the contact portion of the connector is welded by this rapid current (rush current).
この問題を解決するために、従来より半導体スイッチを用いて、給電側と被給電側の接続を制御することにより、被給電側への電流の流入量を制御する電流制御回路が使用されている。例えば、特許文献1では、給電側と被給電側の間にFETを接続し、さらにFETのゲートにゲート電圧制御用のトランジスタを接続し、ゲート電圧制御用トランジスタのベースへの電流供給を制御することにより、FETのゲートをオン/オフし、被給電側への電流の流入量を制御する突入電流抑制回路が開示されている。 In order to solve this problem, a current control circuit that controls the amount of current flowing into the power supply side by controlling the connection between the power supply side and the power supply side using a semiconductor switch has been used. . For example, in Patent Document 1, an FET is connected between the power supply side and the power supply side, and a gate voltage control transistor is connected to the gate of the FET to control current supply to the base of the gate voltage control transistor. Thus, an inrush current suppression circuit is disclosed that turns the FET gate on / off and controls the amount of current flowing into the power supply side.
しかしながら、特許文献1の電流制御回路では、FETがオフからオンになる瞬間に、被給電側の負荷やカップリングコンデンサへの電流が急激に流入してしまうおそれがあるため、コネクタ接点で溶着が発生するという問題があった。 However, in the current control circuit of Patent Document 1, since the current to the load or the coupling capacitor on the power supply side may suddenly flow at the moment when the FET is turned on from the OFF state, welding is performed at the connector contact. There was a problem that occurred.
本発明は、上記に鑑みてなされたものであって、簡単かつ安価な回路構成で被給電回路への突入電流を制御することのできる突入電流制御回路を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide an inrush current control circuit that can control an inrush current to a power-fed circuit with a simple and inexpensive circuit configuration.
上述した課題を解決し、目的を達成するために、請求項1にかかる発明は、電源と前記電源から電流が供給される被給電回路との間に設けられ、前記被給電回路への突入電流の供給を制御するPチャネルMOSFETと、前記PチャネルMOSFETのソース−ドレイン間に設けられた抵抗と、を備えること、を特徴とする。 In order to solve the above-described problems and achieve the object, the invention according to claim 1 is provided between a power source and a power-supplied circuit to which current is supplied from the power source, and an inrush current to the power-supplied circuit. And a resistor provided between the source and drain of the P-channel MOSFET.
また、請求項2にかかる発明は、請求項1に記載の突入電流制御回路において、前記PチャネルMOSFETのゲートをオン/オフするトランジスタをさらに備えること、を特徴とする。
The invention according to
また、請求項3にかかる発明は、請求項2に記載の突入電流制御回路において、前記トランジスタのベースへ前記電源からの電流を供給すること、を特徴とする。 According to a third aspect of the present invention, in the inrush current control circuit according to the second aspect, the current from the power source is supplied to the base of the transistor.
また、請求項4にかかる発明は、請求項3に記載の突入電流制御回路において、前記トランジスタのベースと前記電源との間に設けられ、前記トランジスタのベースへの前記電流の流入を遅延させる遅延回路をさらに備えること、を特徴とする。 According to a fourth aspect of the present invention, in the inrush current control circuit according to the third aspect, the delay is provided between the base of the transistor and the power supply, and delays the inflow of the current into the base of the transistor. It further comprises a circuit.
また、請求項5にかかる発明は、請求項2に記載の突入電流制御回路において、前記トランジスタのベースへ電流を供給するコンパレータをさらに備えること、を特徴とする。
The invention according to claim 5 is the inrush current control circuit according to
本発明によれば、FETのソース−ドレイン間に抵抗が接続されているので、FETがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、FETがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となるという効果を奏する。 According to the present invention, since a resistance is connected between the source and drain of the FET, a small amount of current can flow from the power source to the power-fed circuit side before the FET is turned on. Since electric charge can be stored in the capacitive capacitance, the amount of inrush current flowing from the power source to the fed circuit side at the moment when the FET changes from off to on can be reduced. Play.
以下に添付図面を参照して、この発明にかかる突入電流制御回路の最良な実施の形態を詳細に説明する。 Exemplary embodiments of an inrush current control circuit according to the present invention will be explained below in detail with reference to the accompanying drawings.
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路1は、その一端が電源2の下流側(正極側)と接続コネクタ3を介して接続され、その他端が電源2の電流が給電される被給電回路である負荷4や大容量静電容量(カップリングコンデンサ)5と接続されており、電源2から被給電回路側への突入電流の流入を制御する。突入電流制御回路1は、FET6、第1の分圧抵抗7、第2の分圧抵抗8、小容量静電容量9、充電抵抗10、および、制御部11を備えて構成されている。
(First embodiment)
FIG. 1 is a circuit diagram of an inrush current control circuit according to the first embodiment of the present invention. One end of the inrush current control circuit 1 is connected to the downstream side (positive electrode side) of the
FET6は、PチャネルMOSFETであり、被給電回路側への電流の供給を制御し、そのソース側は接続コネクタ3と接続され、そのドレイン側は被給電回路と接続されている。また、FET6のゲート側は、制御部11を構成するゲート電圧制御用トランジスタ12のコレクタと、第1の分圧抵抗7を介して接続されている。さらに、FET6のゲート−ソース間には、第2の分圧抵抗8と小容量静電容量9とが並列で接続されている。そして、FET6のソース−ドレイン間には、充電抵抗10が接続されている。
The FET 6 is a P-channel MOSFET, and controls the supply of current to the supplied circuit side. The source side is connected to the
制御部11は、FET6のゲート電圧を制御することによりFET6のオン/オフを制御し、第1の分圧抵抗7と電源2の負極側との間に配設される。制御部11は、ゲート電圧制御用トランジスタ12と制御回路13とを備えて構成されている。
The
ゲート電圧制御用トランジスタ12は、FET6のゲート電圧を制御する。ゲート電圧制御用トランジスタ12は、そのコレクタ側は前述の通り第1の分圧抵抗7と接続され、そのエミッタ側は電源2の負極側と接続され、そのベース側は制御回路13と接続されている。制御回路13は、ゲート電圧制御用トランジスタ12のベースへの電流供給の制御を行う。
The gate
次に、突入電流制御回路1が突入電流を制御する仕組みについて説明する。電源2がオフの状態で、電源2と被給電回路が接続されている突入電流制御回路1とを接続コネクタ3で接続した場合、初期状態ではゲート電圧制御用トランジスタ12はオフの状態のため、FET6のゲート−ソース間には電位差はない。そのためFET6はオフの状態になっており、電源2がオンの状態に変わっても電源2の電流は被給電回路側には供給されない。
Next, a mechanism in which the inrush current control circuit 1 controls the inrush current will be described. When the
そして、制御回路13がゲート電圧制御用トランジスタ12のベースへの電流供給を開始すると、ゲート電圧制御用トランジスタ12はオフからオンの状態に変わり、第1の分圧抵抗7と第2の分圧抵抗8により分圧された電圧がFET6のゲート−ソース間に加わる。そのためFET6もオフからオンの状態に変わり、電源2の電流が被給電回路側に供給される。
When the
ここで、FET6がオフからオンの状態に変化する瞬間に、被給電回路側の負荷4や大容量静電容量5へ電源2からの電流が急激に流入してしまい、コネクタ接点で溶着が発生してしまうおそれがある。
Here, at the moment when the FET 6 changes from the OFF state to the ON state, the current from the
この問題に対して本実施の形態では、FET6のソース−ドレイン間に接続された充電抵抗10を通して、FET6がオンする前に、電源2から被給電回路側へ少量の電流を流し、あらかじめ被給電回路側の大容量静電容量5に電荷を貯めておく。このため、FET6がオフからオンの状態に変化する瞬間に、電源2から被給電回路側の負荷4や大容量静電容量5へ流れる突入電流の量を低減することができる。
To solve this problem, in the present embodiment, a small amount of current is supplied from the
ここで、充電抵抗10の熱容量についての問題が懸念されるが、FET6がオンすれば、そのオン抵抗値は充電抵抗10の抵抗値に対して十分に小さいため、充電抵抗10への電流の流入は非常に少なくなるため大きな問題とはならない。
Here, there is a concern about the heat capacity of the
一方、電源2がオンの状態で、電源2と被給電回路が接続されている突入電流制御回路1とを接続コネクタ3で接続した場合、電源2から第1の分圧抵抗7および第2の分圧抵抗8への電流の流入に時間がかかるため、FET6のゲート−ソース間に瞬間的に電位差が発生してしまい、FET6が瞬間的にオフからオンの状態に変化してしまうおそれがある。仮にそうなった場合には、電源2からの電流が被給電回路側の大容量静電容量5へ急激に流入してしまい、コネクタ接点で溶着が発生してしまう。
On the other hand, when the
この問題に対して本実施の形態では、FET6のゲート−ソース間に接続された小容量静電容量9が、FET6のゲート−ソース間の電位差を早急になくすことにより、FET6が瞬間的にオフからオンの状態に変化するのを防ぎ、接続の瞬間に電源2から被給電回路側へ突入電流が流れるのを抑えることができる。
With respect to this problem, in the present embodiment, the small capacitance capacitance 9 connected between the gate and the source of the FET 6 quickly eliminates the potential difference between the gate and the source of the FET 6, so that the FET 6 is turned off instantaneously. From the
なお、特許文献1にも、FETのゲート−ソース間にコンデンサが接続されているが、これは大容量のコンデンサであり、FETのゲート−ソース間の電圧の立ち上がりを緩やかにすることを目的としている。これに対して、本実施の形態の小容量静電容量9は、ゲート−ソース間の電位差を早急になくすためのスピードアップを目的としている。 In Patent Document 1, a capacitor is connected between the gate and the source of the FET. However, this is a large-capacitance capacitor and is intended to moderate the rise of the voltage between the gate and the source of the FET. Yes. On the other hand, the small-capacitance capacitance 9 of the present embodiment is aimed at speeding up to quickly eliminate the potential difference between the gate and the source.
このように、第1の実施の形態にかかる突入電流制御回路によれば、FETのソース−ドレイン間に抵抗が接続されているので、FETがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、FETがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。 As described above, according to the inrush current control circuit according to the first embodiment, since the resistor is connected between the source and the drain of the FET, a small amount of power is supplied from the power source to the fed circuit before the FET is turned on. Current can flow, and charge can be stored in the large-capacity capacitance on the power-fed circuit side in advance, so that the inrush that flows from the power source to the power-fed circuit side at the moment the FET changes from off to on The amount of current can be reduced.
(第2の実施の形態)
第2の実施の形態にかかる突入電流制御回路では、制御部の制御回路がない代わりに、ゲート電圧制御用トランジスタのベースに、接続コネクタを介して電源が接続される。第2の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第1の実施の形態を異なる部分を説明する。他の部分については第1の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
(Second Embodiment)
In the inrush current control circuit according to the second embodiment, the power supply is connected to the base of the gate voltage control transistor via the connection connector instead of the control circuit of the control unit. A second embodiment will be described with reference to the accompanying drawings. Regarding the configuration example of the inrush current control circuit according to the present embodiment, a part different from the first embodiment will be described. The other parts are the same as those in the first embodiment, so the description is omitted with reference to the above description.
図2は、本発明の第2の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路21は、その一端が電源2の下流側(正極側)と接続コネクタ3を介して接続され、その他端が電源2の電流が給電される被給電回路である負荷4や大容量静電容量5と接続されており、電源2から被給電回路側への突入電流の流入を制御する。突入電流制御回路21は、FET6、第1の分圧抵抗7、第2の分圧抵抗8、小容量静電容量9、充電抵抗10、および、制御部22を備えて構成されている。
FIG. 2 is a circuit diagram of an inrush current control circuit according to the second embodiment of the present invention. One end of the inrush
制御部22は、FET6のゲート電圧を制御することによりFET6のオン/オフを制御し、第1の分圧抵抗7と電源2の負極側との間に配設される。制御部22は、ゲート電圧制御用トランジスタ12を備えて構成されている。
The
ゲート電圧制御用トランジスタ12は、FET6のゲート電圧を制御する。ゲート電圧制御用トランジスタ12は、そのコレクタ側は前述の通り第1の分圧抵抗7と接続され、そのエミッタ側は電源2の負極側と接続される。
The gate
そして、ゲート電圧制御用トランジスタ12のベース側は、接続コネクタ3を介して電源2の下流側(正極側)と接続されている。なお、電源2と接続コネクタ3の間には抵抗23が接続されている。
The base side of the gate
このため、電源2と突入電流制御回路21とを接続コネクタ3で接続した後に電源2をオフからオンの状態にした場合、または、電源2がオンの状態で電源2と突入電流制御回路21とを接続コネクタ3で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ12のベースに電源2の電流(電圧)が供給される。そして、ゲート電圧制御用トランジスタ12はオフからオンの状態に変わり、第1の分圧抵抗7と第2の分圧抵抗8により分圧された電圧がFET6のゲート−ソース間に加わる。そのためFET6もオフからオンの状態に変わり、電源2の電流が被給電回路側に供給される。
For this reason, when the
このように、第2の実施の形態にかかる突入電流制御回路によれば、FETのゲート電圧制御用トランジスタのベースに、本体給電側からの電流を供給することができるので、ソフトに依存することなく、ハード的にFETを適切に制御することが可能となる。 Thus, according to the inrush current control circuit according to the second embodiment, the current from the power supply side of the body can be supplied to the base of the gate voltage control transistor of the FET. It is possible to appropriately control the FET in hardware.
(第3の実施の形態)
第3の実施の形態にかか突入電流制御回路では、接続コネクタとゲート電圧制御用トランジスタのベースとの間に遅延回路が設けられている。第3の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第1の実施の形態を異なる部分を説明する。他の部分については第2の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
(Third embodiment)
In the inrush current control circuit according to the third embodiment, a delay circuit is provided between the connection connector and the base of the gate voltage control transistor. A third embodiment will be described with reference to the accompanying drawings. Regarding the configuration example of the inrush current control circuit according to the present embodiment, a part different from the first embodiment will be described. The other parts are the same as those in the second embodiment, so the description is omitted with reference to the above description.
図3は、本発明の第3の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路31は、その一端が電源2の下流側(正極側)と接続コネクタ3を介して接続され、その他端が電源2の電流が給電される被給電回路である負荷4や大容量静電容量5と接続されており、電源2から被給電回路側への突入電流の流入を制御する。突入電流制御回路31は、FET6、第1の分圧抵抗7、第2の分圧抵抗8、小容量静電容量9、充電抵抗10、および、制御部32を備えて構成されている。
FIG. 3 is a circuit diagram of an inrush current control circuit according to the third embodiment of the present invention. One end of the inrush
制御部32は、FET6のゲート電圧を制御することによりFET6のオン/オフを制御し、第1の分圧抵抗7と電源2の負極側との間に配設される。制御部32は、ゲート電圧制御用トランジスタ12と遅延回路33とを備えて構成されている。
The
ゲート電圧制御用トランジスタ12は、FET6のゲート電圧を制御する。ゲート電圧制御用トランジスタ12は、そのコレクタ側は前述の通り第1の分圧抵抗7と接続され、そのエミッタ側は電源2の負極側と接続される。
The gate
そして、ゲート電圧制御用トランジスタ12のベース側には、遅延回路33が接続され、遅延回路33は接続コネクタ3を介して電源2の下流側(正極側)と接続されている。なお、電源2と接続コネクタ3の間には抵抗23が接続されている。
A
このため、電源2と突入電流制御回路31とを接続コネクタ3で接続した後に電源2をオフからオンの状態にした場合、または、電源2がオンの状態で電源2と突入電流制御回路31とを接続コネクタ3で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ12のベースに電源2の電流が供給されるタイミングは、遅延回路33の働きによりFET6のソースへ電流が到達するタイミングより遅れる。その結果、FET6がオフからオンの状態に変わる前に、FET6のソース−ドレイン間に接続された充電抵抗10を通して、電源2から被給電回路側へ少量の電流が流れ、被給電回路側の大容量静電容量5に電荷が貯まる。そのため、FET6がオフからオンの状態に変化する瞬間に、電源2から被給電回路側の負荷4や大容量静電容量5へ流れる突入電流の量を低減することができる。
For this reason, when the
なお、遅延回路33の代わりに電圧監視IC(リセットIC)を用いてもよい。
A voltage monitoring IC (reset IC) may be used instead of the
このように、第3の実施の形態にかかる突入電流制御回路によれば、本体給電側からFETのゲート電圧制御用トランジスタのベースへの電流の流入を遅延回路によりハード的に遅らせることにより、被給電回路側の大容量静電容量へ十分電荷が貯まった後に、FETを適切に制御することが可能となる。 As described above, according to the inrush current control circuit according to the third embodiment, the delay circuit delays the inflow of current from the main body feeding side to the base of the FET gate voltage control transistor by the delay circuit. It is possible to appropriately control the FET after sufficient electric charge is accumulated in the large capacitance on the power supply circuit side.
(第4の実施の形態)
第4の実施の形態にかかる突入電流制御回路では、制御部の制御回路として、コンパレータを使用する。第4の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第1の実施の形態と異なる部分を説明する。他の部分については第1の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
(Fourth embodiment)
In the inrush current control circuit according to the fourth embodiment, a comparator is used as the control circuit of the control unit. A fourth embodiment will be described with reference to the accompanying drawings. With respect to the configuration example of the inrush current control circuit according to the present embodiment, parts different from the first embodiment will be described. The other parts are the same as those in the first embodiment, so the description is omitted with reference to the above description.
図4は、本発明の第4の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路41は、その一端が電源2の下流側(正極側)と接続コネクタ3を介して接続され、その他端が電源2の電流が給電される被給電回路である負荷4や大容量静電容量5と接続されており、電源2から被給電回路側への突入電流の流入を制御する。突入電流制御回路41は、FET6、第1の分圧抵抗7、第2の分圧抵抗8、小容量静電容量9、充電抵抗10、および、制御部42を備えて構成されている。
FIG. 4 is a circuit diagram of an inrush current control circuit according to the fourth embodiment of the present invention. One end of the inrush
制御部42は、FET6のゲート電圧を制御することによりFET6のオン/オフを制御し、第1の分圧抵抗7と電源2の負極側との間に配設される。制御部42は、ゲート電圧制御用トランジスタ12と制御回路43とを備えて構成されている。
The
ゲート電圧制御用トランジスタ12は、FET6のゲート電圧を制御する。ゲート電圧制御用トランジスタ12は、そのコレクタ側は前述の通り第1の分圧抵抗7と接続され、そのエミッタ側は電源2の負極側と接続され、そのベース側は制御回路43と接続されている。
The gate
制御回路43は、ゲート電圧制御用トランジスタ12のベースへの電流供給の制御を行う。制御回路43は、コンパレータ44、リファレンス電源45、分圧抵抗46a、46bを備えて構成されている。
The
コンパレータ44の入力側のマイナスは、リファレンス電源45と接続されている。そして、入力側のプラスは、分圧抵抗46aを介して大容量静電容量5のプラス側と接続されるとともに、分圧抵抗46bを介して電源2の負極側と接続されている。また、コンパレータ44の出力側は、ゲート電圧制御用トランジスタ12のベース側と接続されている。
The minus on the input side of the
このため、電源2と突入電流制御回路41とを接続コネクタ3で接続した後に電源2をオフからオンの状態にした場合、FET6がオンする前に、FET6のソース−ドレイン間に接続された充電抵抗10を通して、電源2から被給電回路側へ少量の電流が流れる。そして、被給電回路側の大容量静電容量5に電荷が貯まるにつれ、大容量静電容量5の電圧が上昇していく。この電圧を分圧抵抗46a、46bを介してコンパレータ44で、リファレンス電源45の電圧と比較し、リファレンス電源45の電圧より大きくなると、コンパレータ44の出力側から電流が出力され、この電流はゲート電圧制御用トランジスタ12のベースへ流れる。すると、FET6がオフからオンの状態に変化し、電源2の電流が被給電回路側に供給される。
For this reason, when the
このように、第4の実施の形態にかかる突入電流制御回路によれば、被給電回路側の大容量静電容量に十分電荷が貯まった後に、FETをオフからオンの状態に変化することができるので、FETがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。 As described above, according to the inrush current control circuit according to the fourth embodiment, the FET can be changed from the OFF state to the ON state after the electric charge is sufficiently stored in the large-capacity capacitance on the power supplied circuit side. Therefore, it is possible to reduce the amount of inrush current flowing from the power source to the power-fed circuit side at the moment when the FET changes from the OFF state to the ON state.
1、21、31、41 突入電流制御回路
2 電源
3 接続コネクタ
4 負荷
5 大容量静電容量(カップリングコンデンサ)
6 FET
7 第1の分圧抵抗
8 第2の分圧抵抗
9 小容量静電容量
10 充電抵抗
11、22、32、42 制御部
12 ゲート電圧制御用トランジスタ
13、43 制御回路
23 抵抗
33 遅延回路
44 コンパレータ
45 リファレンス電源
46a、46b 分圧抵抗
1, 21, 31, 41 Inrush
6 FET
7 First
Claims (5)
前記PチャネルMOSFETのソース−ドレイン間に設けられた抵抗と、
を備えること、を特徴とする突入電流制御回路。 A P-channel MOSFET that is provided between a power source and a power-supplied circuit to which current is supplied from the power source, and that controls the supply of inrush current to the power-supplied circuit;
A resistor provided between the source and drain of the P-channel MOSFET;
An inrush current control circuit.
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