JP2009260455A - Level conversion circuit and image display device - Google Patents
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Abstract
Description
本発明は信号の振幅を変換するためのレベル変換回路に関するものであり、特に、それを構成するトランジスタが全て同一導電型であるレベル変換回路に関する。 The present invention relates to a level conversion circuit for converting the amplitude of a signal, and more particularly to a level conversion circuit in which all of the transistors constituting it are of the same conductivity type.
信号の電圧レベルおよび振幅を変換するためのレベル変換回路は広く知られている。例えば下記の特許文献１には、それを構成するトランジスタが全て同一の導電型である、即ち単一導電型のトランジスタのみを用いて構成されたレベル変換回路が開示されている。このようにトランジスタの導電型を揃えることにより、製造プロセスの簡略化および低コスト化を図ることができる。
Level conversion circuits for converting the voltage level and amplitude of a signal are widely known. For example,
特許文献１の図１３に開示されているレベル変換回路は、出力段としてレシオレスブートストラップ型出力駆動段（１３０）を備えているため、低消費電力で大きな駆動能力を有しており、大きな負荷容量を有する信号線（例えば後述のクロック信号線）の駆動に適している。
The level conversion circuit disclosed in FIG. 13 of
単一導電型のトランジスタにより構成されたレベル変換回路の使用例が下記の非特許文献１のFig. 4に示されている。同図のレベル変換回路（Level Shifters）は、表示装置の画素を駆動するゲートドライバを構成している複数のシフトレジスタ（S/R_1，S/R_2，S/R_3，…）を動作させるために用いられる４相のクロック信号それぞれの電圧レベルを変換している。より具体的には、電圧レベルが０〜１０Ｖのクロック信号（Clk1〜Clk4）を、電圧レベルが−８〜１０Ｖのクロック信号（CLK1〜CLK4）に変換している。
A usage example of a level conversion circuit constituted by a single conductivity type transistor is shown in FIG. 4 of Non-Patent
また非特許文献２に、表示装置のゲートドライバ（シフトレジスタ）を１２相のクロック信号を用いて駆動することにより消費電力を低減する技術が示されている。同文献のfiguer 4は、クロック信号の相数とゲートドライバの消費電力との関係を示すグラフであり、それにはクロック信号の相数を増加させるほどゲートドライバの消費電力を低減できることが示されている。なお、当該文献におけるゲートドライバの例では、それに入力される１２相のクロック信号は既にレベル変換されたものである。
Non-Patent
上述した特許文献１の図１３のレベル変換回路は、非特許文献１，２のゲートドライバを動作させるクロック信号のレベル変換にも用いることができる。しかし特許文献１の図１３の回路では、出力段であるレシオレスブートストラップ型出力駆動段（１３０）を動作させるための入力段（１００）およびブートストラップ駆動段（１２０）がレシオ回路で構成されている。それらレシオ回路では、ローレベル出力時に、ハイ側電源（ＶＨ）からロー側電源（−ＶＬ）へと直流的な電流が流れるため消費電力が比較的大きい。従って、非特許文献２のようにクロック信号の相数を多くしてゲートドライバの消費電力を低減させても、その相数と同じ数必要になるレベル変換回路での消費電力が増大するという問題が生じる。
The level conversion circuit of FIG. 13 of
本発明は以上のような課題を解決するためになされたものであり、単一導電型のトランジスタを用いたレベル変換回路において、レベル変換する信号数が増加しても、消費電力の増大を抑制することが可能なレベル変換回路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and suppresses an increase in power consumption even when the number of signals to be level-converted increases in a level conversion circuit using a single conductivity type transistor. It is an object of the present invention to provide a level conversion circuit that can be used.
本発明に係るレベル変換回路は、第１電源および第２電源を有し、前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の最終出力信号を生成するレベル変換回路であって、１つの前記入力信号が入力され１つの前記最終出力信号を出力する単位レベル変換回路を３つ以上備え、前記単位レベル変換回路の各々は、前記入力信号のレベル変化に応じてレベル変化する互いに相補な第１および第２内部信号をそれぞれ生成する第１および第２ブートストラップ回路と、前記最終出力信号を、前記第１内部信号が活性化する期間に非活性化させ、前記第２内部信号が活性化する期間に活性化させる出力段回路とを備え、前記単位レベル変換回路の各々において、当該第２ブートストラップ回路の負荷トランジスタが、前記第２内部信号が活性化する前にオン状態になり、前記第２内部信号が非活性化するのと同時または後にオフ状態になるように制御されているものである。 The level conversion circuit according to the present invention includes a first power source and a second power source, and the first power source based on a plurality of input signals having an amplitude smaller than a voltage difference between the first power source and the second power source. A level conversion circuit that generates a plurality of final output signals that change between a voltage level corresponding to the voltage of the second power supply and a voltage level corresponding to the voltage of the second power supply. Three or more unit level conversion circuits that output the final output signal are provided, and each of the unit level conversion circuits has first and second internal signals that are complementary to each other and change in level according to the level change of the input signal. The first and second bootstrap circuits to be generated and the final output signal are inactivated during a period in which the first internal signal is activated, and activated in a period in which the second internal signal is activated. In each of the unit level conversion circuits, the load transistor of the second bootstrap circuit is turned on before the second internal signal is activated, and the second internal signal is not turned on. It is controlled so as to be turned off at the same time or after activation.
本発明によれば、各単位レベル変換回路において、第２ブートストラップ回路の負荷トランジスタがオンする期間が、他の２つの単位レベル変換回路からの信号により規定される。そのため当該負荷トランジスタそれを通して直流電流が流れる期間が制限され、使用する単位レベル変換回路の数（入力信号の相数）が増加した場合でも、消費電流は一定に留まる。従来の回路（特許文献１の図１３）では、単位レベル変換回路ごとに一定の電流を消費するので、使用する単位レベル変換回路の数に比例して消費電流が増大する。従って本発明では消費電流の削減を図ることができる。 According to the present invention, in each unit level conversion circuit, the period during which the load transistor of the second bootstrap circuit is turned on is defined by signals from the other two unit level conversion circuits. For this reason, the period during which a direct current flows through the load transistor is limited, and even when the number of unit level conversion circuits to be used (the number of phases of the input signal) increases, the current consumption remains constant. In the conventional circuit (FIG. 13 of Patent Document 1), since a constant current is consumed for each unit level conversion circuit, the current consumption increases in proportion to the number of unit level conversion circuits to be used. Therefore, in the present invention, current consumption can be reduced.
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, in order to avoid duplication and redundant description, elements having the same or corresponding functions are denoted by the same reference symbols in the respective drawings.
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。 The transistor used in each embodiment is an insulated gate field effect transistor. In the insulated gate field effect transistor, the electric conductivity between the drain region and the source region in the semiconductor layer is controlled by the electric field in the gate insulating film. As a material of the semiconductor layer in which the drain region and the source region are formed, an organic semiconductor such as polysilicon, amorphous silicon, or pentacene, a compound semiconductor such as single crystal silicon or ZnO, or the like can be used.
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。 As is well known, each transistor has a control electrode (gate (electrode) in the narrow sense), one current electrode (drain (electrode) or source (electrode) in the narrow sense)), and the other current electrode (in the narrow sense, the drain (electrode) or the source (electrode)). In a narrow sense, it is an element having at least three electrodes including a source (electrode) or a drain (electrode). The transistor functions as a switching element in which a channel is formed between the drain and the source by applying a predetermined voltage to the gate. The drain and source of the transistor have basically the same structure, and their names are interchanged depending on the applied voltage condition. For example, in the case of an N-type transistor, an electrode having a relatively high potential is referred to as a drain, and a low electrode is referred to as a source (in the case of a P-type transistor, the opposite is true).
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。 Unless otherwise specified, these transistors may be formed on a semiconductor substrate, or may be a thin film transistor (TFT) formed on an insulating substrate such as glass. The substrate over which the transistor is formed may be a single crystal substrate or an insulating substrate such as SOI, glass, or resin.
本発明のレベル変換回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲートがソースに対しハイ（Ｈ）レベルになると活性状態（オン状態、導通状態）となり、同じくロー（Ｌ）レベルで非活性状態（オフ状態、非導通状態）となる。従って本明細書においては、Ｎ型トランジスタを用いた実施の形態では信号のＨレベルを「活性レベル」、Ｌレベルを「非活性レベル」として説明する。つまりＮ型トランジスタを用いて構成した回路の各ノードは、充電されることによって非活性レベルから活性レベルへの変化が生じ、放電されることによって活性レベルから非活性レベルへの変化が生じる。 The level conversion circuit of the present invention is configured using only a single conductivity type transistor. For example, an N-type transistor is in an active state (on state, conductive state) when the gate is at a high (H) level with respect to the source, and is also in an inactive state (off state, non-conductive state) at a low (L) level. Therefore, in the present specification, in the embodiment using N-type transistors, the H level of the signal is described as “active level” and the L level is described as “inactive level”. That is, each node of a circuit configured using an N-type transistor changes from an inactive level to an active level when charged, and changes from an active level to an inactive level when discharged.
逆に、Ｐ型トランジスタは、ゲートがソースに対しＬレベルになると活性状態となり、同じくＨレベルで非活性状態となるので、Ｐ型トランジスタを用いた実施の形態では信号のＬレベルを「活性レベル」、Ｈレベルを「非活性レベル」として説明する。つまりＰ型トランジスタを用いて構成した回路の各ノードは、充電されることによって活性レベルから非活性レベルへの変化が生じ、放電されることによって非活性レベルから活性レベルへの変化が生じる。 On the contrary, the P-type transistor becomes active when the gate becomes L level with respect to the source, and also becomes inactive at H level. Therefore, in the embodiment using the P-type transistor, the L level of the signal is set to “active level”. The H level is described as the “inactive level”. That is, each node of a circuit configured using P-type transistors changes from an active level to an inactive level when charged, and changes from an inactive level to an active level when discharged.
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。 In this specification, “connection” between two elements, between two nodes, or between one element and one node is a connection through other elements (elements, switches, etc.). Will be described as including a state that is substantially equivalent to a direct connection. For example, even if two elements are connected via a switch, if they can function in the same way as when they are directly connected, the two elements are “connected”. Express.
＜実施の形態１＞
図１は、本発明の実施の形態１に係るレベル変換回路の構成を示す図である。本発明は、それぞれ位相の異なる３つ以上の入力信号のレベル変換に適用されるものであるが、ここでは説明の簡単のためレベル変換回路として３つの入力信号（ＩＮＳ１〜ＩＮＳ３）のレベル変換を行う形態を示す。またここでは、レベル変換回路をＮ型トランジスタのみで構成した例を示している。
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FIG. 1 is a diagram showing a configuration of a level conversion circuit according to
本実施の形態に係るレベル変換回路は、それら３つの入力信号のそれぞれをレベル変換する３つのレベル変換回路ＬＳ１〜ＬＳ３により構成されている。本明細書では、１つの信号のレベル変換を行う回路を「単位レベル変換回路」と称する。つまり図１のレベル変換回路は、３つの単位レベル変換回路ＬＳ１〜ＬＳ３により構成されている。単位レベル変換回路ＬＳ１〜ＬＳ３は、互いにほぼ同様の構成を有しているため、その両者において互いに対応する要素には同一符号を付してある。 The level conversion circuit according to the present embodiment includes three level conversion circuits LS1 to LS3 that perform level conversion on each of the three input signals. In the present specification, a circuit that performs level conversion of one signal is referred to as a “unit level conversion circuit”. That is, the level conversion circuit of FIG. 1 is configured by three unit level conversion circuits LS1 to LS3. Since the unit level conversion circuits LS1 to LS3 have substantially the same configuration, the elements corresponding to each other are denoted by the same reference numerals.
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれには、ハイ側電源として電圧ＶＨ、ロー側電源として電圧ＶＳＳが供給されている。ハイ側電源電圧ＶＨは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤよりも高い正極性の電圧である。またロー側電源電圧ＶＳＳは、基準電圧ＧＮＤと同じ電圧レベル（電位）であってもよいし、それよりも低い負極性の電圧であってもよい。通常、基準電圧ＧＮＤは接地電位である。以下でも説明の簡単のため、ロー側電源電圧ＶＳＳは基準電圧ＧＮＤと等しく、その電圧レベルは接地電位（０Ｖ）とする。 Each of the unit level conversion circuits LS1 to LS3 is supplied with a voltage VH as a high-side power supply and a voltage VSS as a low-side power supply. The high-side power supply voltage VH is a positive voltage that is higher than the reference voltage GND that is the reference level of the voltage of each signal. The low-side power supply voltage VSS may be the same voltage level (potential) as the reference voltage GND, or may be a negative voltage lower than that. Usually, the reference voltage GND is a ground potential. For the sake of simplicity, the low-side power supply voltage VSS is equal to the reference voltage GND, and the voltage level is assumed to be the ground potential (0 V).
単位レベル変換回路ＬＳ１の入力端子ＩＮに入力される入力信号ＩＮＳ１は、Ｈレベルが上記の電圧ＶＨよりも低い電圧ＶＤＤであり、Ｌレベルが電圧ＶＳＳである信号である。単位レベル変換回路ＬＳ１は、この入力信号ＩＮＳ１を、Ｈレベルが電圧ＶＨでありＬレベルが電圧ＶＳＳである（電圧ＶＨと電圧ＶＳＳとの間で変化する）出力信号ＯＵＴＳ１に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ１は、入力信号ＩＮＳ１と同じ論理値（ハイ（Ｈ）またはロー（Ｌ））をとる（同相である）。 The input signal INS1 input to the input terminal IN of the unit level conversion circuit LS1 is a signal whose H level is the voltage VDD lower than the voltage VH and whose L level is the voltage VSS. The unit level conversion circuit LS1 converts the input signal INS1 into an output signal OUTS1 in which the H level is the voltage VH and the L level is the voltage VSS (changes between the voltage VH and the voltage VSS) and outputs it. Output from terminal OUT. The output signal OUTS1 has the same logical value (high (H) or low (L)) as the input signal INS1 (has the same phase).
単位レベル変換回路ＬＳ２の入力端子ＩＮに入力される入力信号ＩＮＳ２は、入力信号ＩＮＳ１と同様に、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳの信号である。単位レベル変換回路ＬＳ２は、この入力信号ＩＮＳ２を、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧ＶＳＳの出力信号ＯＵＴＳ２に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ２は入力信号ＩＮＳ２と同じ論理値をとる。 Similarly to the input signal INS1, the input signal INS2 input to the input terminal IN of the unit level conversion circuit LS2 is a signal having an H level voltage VDD and an L level voltage VSS. The unit level conversion circuit LS2 converts this input signal INS2 into an output signal OUTS2 whose H level is the voltage VH and L level is the voltage VSS, and outputs it from the output terminal OUT. The output signal OUTS2 has the same logical value as that of the input signal INS2.
単位レベル変換回路ＬＳ３の入力端子ＩＮに入力される入力信号ＩＮＳ３もまた、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳの信号である。単位レベル変換回路ＬＳ３は、この入力信号ＩＮＳ３を、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧ＶＳＳの出力信号ＯＵＴＳ３に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ３の論理値も、入力信号ＩＮＳ３と同じ値をとる。 The input signal INS3 input to the input terminal IN of the unit level conversion circuit LS3 is also a signal whose H level is the voltage VDD and L level is the voltage VSS. The unit level conversion circuit LS3 converts this input signal INS3 into an output signal OUTS3 whose H level is the voltage VH and L level is the voltage VSS, and outputs it from the output terminal OUT. The logic value of the output signal OUTS3 is also the same value as the input signal INS3.
つまりこれら単位レベル変換回路ＬＳ１〜ＬＳ３は、振幅ＶＤＤを有する入力信号ＩＮＳ１〜ＩＮＳ３を、それよりも大きな振幅ＶＨを有し、且つ入力信号ＩＮＳ１〜ＩＮＳ３とそれぞれ同じ論理レベルをとる（同相の）出力信号ＯＵＴＳ１〜ＯＵＴＳ３に変換するように機能する。以下では説明の便宜のため、単位レベル変換回路ＬＳ１〜ＬＳ３によるレベル変換の最終的な結果としての出力信号ＯＵＴＳ１〜ＯＵＴＳ３を、それぞれ「最終出力信号」と称する。 That is, these unit level conversion circuits LS1 to LS3 output (in-phase) the input signals INS1 to INS3 having the amplitude VDD having the same amplitude level as the input signals INS1 to INS3. It functions to convert to signals OUTS1 to OUTS3. Hereinafter, for convenience of explanation, the output signals OUTS1 to OUTS3 as final results of the level conversion by the unit level conversion circuits LS1 to LS3 are referred to as “final output signals”, respectively.
上記したように入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれ位相が異なる信号である。本明細書において「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指している。なお、ここではレベル変換回路はＮ型トランジスタで構成されるので活性レベルはＨレベルである。 As described above, the input signals INS1 to INS3 are signals having different phases. In this specification, “the phase of the input signal is different” means a state in which the active periods of the final output signal after the level conversion are different from each other. Here, since the level conversion circuit is composed of N-type transistors, the activation level is H level.
例えば図１のレベル変換回路では、入力信号ＩＮＳ１〜ＩＮＳ３とそのレベル変換後の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３とは同じ論理レベルをとるので、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳ１〜ＩＮＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なっている必要がある。つまり本実施の形態では、互いに位相の異なる３つの入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＨレベルの期間が実質的に重複しない信号である。 For example, in the level conversion circuit of FIG. 1, since the input signals INS1 to INS3 and the final output signals OUTS1 to OUTS3 after the level conversion have the same logic level, the active period (H level period) of the final output signals OUTS1 to OUTS3 Are different from each other, the active periods (H level periods) of the input signals INS1 to INS3 must be different from each other. In other words, in the present embodiment, the three input signals INS1 to INS3 having different phases are signals whose H level periods do not substantially overlap each other.
ここで３相の入力信号ＩＮＳ１〜ＩＮＳ３は、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，ＩＮＳ２，…の順に繰り返してＨレベルになる信号であるとする（図２参照）。つまり、単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３は、ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ１，ＯＵＴＳ２，…の順に繰り返してＨレベルになる。 Here, the three-phase input signals INS1 to INS3 are signals that repeatedly become H level in the order of INS1, INS2, INS3, INS1, INS2,... (See FIG. 2). That is, the final output signals OUTS1 to OUTS3 of the unit level conversion circuits LS1 to LS3 are repeatedly set to H level in the order of OUTS1, OUTS2, OUTS3, OUTS1, OUTS2,.
また以下では、３相以上の入力信号をレベル変換するレベル変換回路において、ある単位レベル変換回路から見て、自身（以下「自己回路」）の最終出力信号が活性化した後でｋ番目に活性化する最終出力信号を出力する他の単位レベル変換回路を「ｋ相遅れ回路」と称する。また自己回路の最終出力信号の活性化の直前に活性化する最終出力信号を出力する他の単位レベル変換回路を「前相回路」とも称することとする。入力信号がｎ相の信号である場合、「ｎ−１相遅れ回路」と「前相回路」とは同一の単位レベル変換回路を指すこととなる。 In the following, in a level conversion circuit that converts the level of an input signal of three or more phases, it is activated k-th after the final output signal of itself (hereinafter referred to as “self circuit”) is activated as viewed from a certain unit level conversion circuit. Another unit level conversion circuit that outputs the final output signal to be converted is referred to as a “k-phase delay circuit”. Another unit level conversion circuit that outputs a final output signal that is activated immediately before the activation of the final output signal of the self circuit is also referred to as a “pre-phase circuit”. When the input signal is an n-phase signal, “n−1 phase delay circuit” and “previous phase circuit” indicate the same unit level conversion circuit.
本実施の形態では、３相の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３が、ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ１，…の順に活性化されるので、例えば単位レベル変換回路ＬＳ１を「自己回路」とすると、その「１相遅れ回路」は単位レベル変換回路ＬＳ２であり、「２相遅れ回路」は単位レベル変換回路ＬＳ３である。また単位レベル変換回路ＬＳ３は、単位レベル変換回路ＬＳ１の「前相回路」でもある。 In the present embodiment, since the three-phase final output signals OUTS1 to OUTS3 are activated in the order of OUTS1, OUTS2, OUTS3, OUTS1,..., For example, if the unit level conversion circuit LS1 is a “self circuit”, the “ The “one-phase delay circuit” is the unit level conversion circuit LS2, and the “two-phase delay circuit” is the unit level conversion circuit LS3. The unit level conversion circuit LS3 is also a “previous phase circuit” of the unit level conversion circuit LS1.
図１から分かるように単位レベル変換回路ＬＳ１〜ＬＳ３は相互に接続しているが、以下では特に述べない場合、原則として、各要素の接続関係および各信号の伝達関係は、同一の単位レベル変換回路（自己回路）内におけるものを指している（他の実施の形態およびその変更例でも同様である）。 As can be seen from FIG. 1, the unit level conversion circuits LS1 to LS3 are connected to each other. However, unless otherwise specified, in principle, the connection relationship between the elements and the signal transmission relationship are the same unit level conversion. It refers to the one in the circuit (self circuit) (the same applies to other embodiments and modifications thereof).
本実施の形態に係るレベル変換回路の構成を詳細に説明する。図１の如く、単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０、および出力段回路１３０から成っている。それら第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０は、単位レベル変換回路ＬＳ１〜ＬＳ３でほぼ同じ構成を有している。よって以下ではそれを一度に説明する。
The configuration of the level conversion circuit according to the present embodiment will be described in detail. As shown in FIG. 1, each of the unit level conversion circuits LS1 to LS3 includes a
入力段である第１ブートストラップ回路１００は、ブートストラップ型のインバータであり、入力端子ＩＮの信号（入力信号ＩＮＳ１〜ＩＮＳ３の何れか）を電圧ＶＨ−Ｖｔｈｎと電圧ＶＳＳとの間で変化する逆相の（逆の論理レベルをとる）信号に変換して出力する。但し、当該第１ブートストラップ回路１００はレシオ回路であるので、Ｌレベル出力時に直流電流（貫通電流）およびオフセット電圧が生じる。
The
プッシュプル回路１１０は、入力端子ＩＮの信号および第１ブートストラップ回路１００の出力信号（第１内部信号）により制御され、第１ブートストラップ回路１００の出力信号と同相の（同じ論理レベルをとる）信号を出力する。つまりプッシュプル回路１１０の出力信号も、入力端子ＩＮの信号に対して逆相の信号となる。プッシュプル回路１１０はレシオレス回路であるため定常状態での貫通電流やＬレベル出力時のオフセット電圧は生じないが、Ｈレベル電圧にトランジスタのしきい値電圧分の損失が生じる。
The push-
第２ブートストラップ回路１２０は、第１プッシュプル回路１１０の出力信号を受け、それを反転した信号を出力するブートストラップ型のインバータである。よってプッシュプル回路１１０の出力信号（第２内部信号）は、第１ブートストラップ回路１００並びにプッシュプル回路１１０の出力信号に対して逆相の信号、即ち入力端子ＩＮの信号と同相の信号となる。つまり第１ブートストラップ回路１００並びにプッシュプル回路１１０の出力信号と、第２ブートストラップ回路１２０の出力信号とは、互いに相補的な関係になる。
The
詳細は後述するが、第２ブートストラップ回路１２０は、前相回路および１相遅れ回路からの信号によっても制御されており、それによって貫通電流およびオフセット電圧の発生が抑制されている点で、上記の第１ブートストラップ回路１００とは異なっている。
Although the details will be described later, the
出力段回路１３０は、各単位レベル変換回路の最終出力信号（ＯＵＴＳ１〜ＯＵＴＳ３の何れか）を生成する回路であり、特許文献１の図１３に開示されているレシオレスブートストラップ型出力駆動段（１３０）と同様の構成を有するものである。当該出力段回路１３０は、上記の第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の各出力信号によって駆動される。
The
単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第１ブートストラップ回路１００は、Ｎ型のトランジスタＱ１Ｘ，Ｑ２Ｘ，Ｑ３Ｘと、容量素子Ｃ１Ｘとから構成されている。上記のとおり第１ブートストラップ回路１００はブートストラップ型インバータである。トランジスタＱ１Ｘは当該インバータの負荷素子（負荷トランジスタ）として機能し、それを含めたトランジスタＱ１Ｘ，Ｑ３Ｘおよび容量素子Ｃ１Ｘから成る回路がブートストラップ型負荷回路を構成している。トランジスタＱ２Ｘが当該インバータのドライブ素子として機能する。
In each of the unit level conversion circuits LS1 to LS3, the
ハイ側電源ノードＳ２を介して電圧ＶＨが供給されるハイ側電源線１０２と、ロー側電源ノードＳ１を介して電圧ＶＳＳが供給されるロー側電源線１０４との間には、トランジスタＱ１Ｘ，Ｑ２Ｘが直列に接続される。トランジスタＱ１Ｘ，Ｑ２Ｘ間の接続ノードＮ１Ｘが、当該第１ブートストラップ回路１００の出力ノードとなる。またノードＮ１Ｘとロー側電源線１０４との間に接続するトランジスタＱ２Ｘのゲートが、当該第１ブートストラップ回路１００の入力ノードであり、入力端子ＩＮに接続されている。トランジスタＱ１Ｘは、ハイ側電源線１０２とノードＮ１Ｘとの間に接続し、そのゲートが接続するノードＮ２ＸとノードＮ１Ｘとの間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ１Ｘが接続される。
Transistors Q1X and Q2X are connected between the high-side
トランジスタＱ３Ｘは、ノードＮ２Ｘとハイ側電源線１０２との間に接続し、そのゲートはハイ側電源線１０２に接続される。つまりトランジスタＱ３Ｘは、ハイ側電源線１０２からノードＮ２Ｘへの向きのみに電流を流すようにダイオード接続されており、その向きを順方向とする一方向性電流駆動素子として働く。なお本明細書における一方向性電流駆動素子とは、逆方向電流を全く流さない素子のみならず、逆方向電流が順方向電流に対し無視できるほど小さい素子をも含むものとする。
The transistor Q3X is connected between the node N2X and the high-side
このトランジスタＱ３Ｘは、オン状態のときノードＮ２Ｘを電圧ＶＨ−Ｖｔｈｎに充電する（このＶｔｈｎはトランジスタＱ３Ｘのしきい値電圧である）。ハイ側電源電圧ＶＨは、このＶＨ−Ｖｔｈｎの値がトランジスタＱ１Ｘのしきい値電圧よりも高くなるように設定されている。つまりノードＮ２Ｘが電圧ＶＨ−Ｖｔｈｎのとき、トランジスタＱ１Ｘはオン状態になる。 Transistor Q3X charges node N2X to voltage VH-Vthn when on (Vthn is the threshold voltage of transistor Q3X). High-side power supply voltage VH is set such that the value of VH−Vthn is higher than the threshold voltage of transistor Q1X. That is, when the node N2X is at the voltage VH−Vthn, the transistor Q1X is turned on.
プッシュプル回路１１０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ５Ｘ，Ｑ６Ｘから成る。その間の接続ノードＮ６Ｘが、プッシュプル回路１１０の出力ノードになる。トランジスタＱ５Ｘはハイ側電源線１０２とノードＮ６Ｘとの間に接続し、ゲートは第１ブートストラップ回路１００の出力ノードＮ１Ｘに接続される。トランジスタＱ６Ｘは、ノードＮ６Ｘとロー側電源線１０４との間に接続し、そのゲートは入力端子ＩＮに接続される。
The push-
第２ブートストラップ回路１２０は、Ｎ型のトランジスタＱ１Ｙ，Ｑ２Ｙ，Ｑ３Ｙ，Ｑ９Ｙと、容量素子Ｃ１Ｙとから構成されている。トランジスタＱ１Ｙ，Ｑ２Ｙは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続され、トランジスタＱ１Ｙ，Ｑ２Ｙ間の接続ノードＮ１Ｙが、当該第２ブートストラップ回路１２０の出力ノードとなる。またノードＮ１Ｙとロー側電源線１０４との間に接続するトランジスタＱ２Ｙのゲートが、当該第２ブートストラップ回路１２０の入力ノードである。本実施の形態では、トランジスタＱ２Ｙのゲートは、プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。
The
トランジスタＱ１Ｙは、ハイ側電源線１０２とノードＮ１Ｙとの間に接続し、そのゲートが接続するノードＮ２ＹとノードＮ１Ｙとの間に容量素子Ｃ１Ｙが接続される。トランジスタＱ３Ｙは、ノードＮ２Ｙとハイ側電源線１０２との間に接続し、そのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。またトランジスタＱ９Ｙは、ノードＮ２Ｙとロー側電源線１０４との間に接続し、そのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。
Transistor Q1Y is connected between high-side
トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙがオフの状態では、ノードＮ２Ｙは電圧ＶＨ−Ｖｔｈｎに充電され（このＶｔｈｎはトランジスタＱ３Ｙのしきい値電圧である）、トランジスタＱ１Ｙはオンになる。この状態の第２ブートストラップ回路１２０は、第１ブートストラップ回路１００と等価な回路になり、ブートストラップ型インバータとして機能する。つまりトランジスタＱ１Ｙは当該インバータの負荷素子（負荷トランジスタ）として機能し、それを含めたトランジスタＱ１Ｙ，Ｑ３Ｙおよび容量素子Ｃ１Ｙから成る回路がブートストラップ型負荷回路を構成する。トランジスタＱ２Ｙが当該インバータのドライブ素子として機能する。
When the transistor Q3Y is on and the transistor Q9Y is off, the node N2Y is charged to the voltage VH-Vthn (this Vthn is the threshold voltage of the transistor Q3Y), and the transistor Q1Y is turned on. The
逆に、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンの状態では、ノードＮ２Ｙは放電されて電圧ＶＳＳになる。この状態ではトランジスタＱ１Ｙ（負荷トランジスタ）はオフになり、第２ブートストラップ回路１２０はブートストラップ型インバータとして機能しない休止状態となる。
Conversely, when the transistor Q3Y is off and the transistor Q9Y is on, the node N2Y is discharged to the voltage VSS. In this state, the transistor Q1Y (load transistor) is turned off, and the
出力段回路１３０は、Ｎ型のトランジスタＱ１３〜Ｑ２０および容量素子Ｃ５から成っている。トランジスタＱ１３，Ｑ１４は、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１３，Ｑ１４間の接続ノードをノードＮ８とすると、ハイ側電源線１０２とノードＮ８との間に接続するトランジスタＱ１３のゲートは、第１ブートストラップ回路１００のノードＮ１Ｘに接続される。即ち、トランジスタＱ１３は、第１ブートストラップ回路１００の出力信号に従って、ノードＮ８をハイ側電源線１０２からの電流により充電するものである。
The
またノードＮ８とロー側電源線１０４との間に接続するトランジスタＱ１４のゲートは、最終出力信号が出力される出力端子ＯＵＴに接続される。つまりトランジスタＱ１４は、最終出力信号に従ってノードＮ８の電荷をロー側電源線１０４へと放電するものである。
The gate of the transistor Q14 connected between the node N8 and the low-side
トランジスタＱ１７，Ｑ１８も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１７，Ｑ１８間の接続ノードをノードＮ１０とすると、ハイ側電源線１０２とノードＮ１０との間に接続するトランジスタＱ１７のゲートは、第２ブートストラップ回路１２０のノードＮ１Ｙに接続される。即ち、トランジスタＱ１７は、第２ブートストラップ回路１２０の出力信号に従ってノードＮ１０をハイ側電源線１０２からの電流により充電するものである。
The transistors Q17 and Q18 are also connected in series between the high-
ノードＮ１０とロー側電源線１０４との間に接続するトランジスタＱ１８のゲートは、プッシュプル回路１１０のノードＮ６Ｘに接続される。即ちトランジスタＱ１８は、プッシュプル回路１１０の出力信号に従ってノードＮ１０の電荷をロー側電源線１０４へと放電するものである。
The gate of the transistor Q18 connected between the node N10 and the low-side
トランジスタＱ１５，Ｑ１６も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１５，Ｑ１６間の接続ノードをノードＮ９とすると、ハイ側電源線１０２とノードＮ９との間に接続するトランジスタＱ１５のゲートはノードＮ１０に接続され、ノードＮ９とロー側電源線１０４との間に接続するトランジスタＱ１６のゲートはノードＮ８に接続される。また容量素子Ｃ５は、ノードＮ９とノードＮ１０との間に接続される。
The transistors Q15 and Q16 are also connected in series between the high-
即ち、トランジスタＱ１５は、ノードＮ１０の電圧レベルに従ってノードＮ９をハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１６は、ノードＮ８の電圧レベルに従ってノードＮ９の電荷をロー側電源線１０４へと放電するものである。
That is, the transistor Q15 charges the node N9 with the current from the high-side
トランジスタＱ１９，Ｑ２０も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１９，Ｑ２０間の接続ノードは、当該出力段回路１３０の出力ノードであり、出力端子ＯＵＴに接続される。ハイ側電源線１０２と出力端子ＯＵＴとの間に接続するトランジスタＱ１９のゲートはノードＮ１０に接続される。即ち、トランジスタＱ１９は、ノードＮ１０の電圧レベルに従って出力端子ＯＵＴをハイ側電源線１０２からの電流により充電するものである。
The transistors Q19 and Q20 are also connected in series between the high-
また出力端子ＯＵＴとロー側電源線１０４との間に接続するトランジスタＱ２０のゲートは、上記のトランジスタＱ１８のゲートと共に、プッシュプル回路１１０のノードＮ６Ｘに接続される。つまりトランジスタＱ２０は、プッシュプル回路１１０の出力信号に従って出力端子ＯＵＴの電荷をロー側電源線１０４へと放電するものである。
The gate of the transistor Q20 connected between the output terminal OUT and the low-
出力段回路１３０においては、以下に詳細にその動作を説明するように、単位レベル変換回路内の各ノードの電圧変化の遅延を利用して、貫通電流（ハイ側電源線１０２からロー側電源線１０４へ流れる直流電流）の経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路１３０の動作によって、最終出力信号は正確に電圧ＶＨおよびＶＳＳの間で変化するようになる。
In the
図２は、本実施の形態のレベル変換回路（図１）の動作を示す信号波形図である。図２を参照し、当該レベル変換回路の動作を説明する。なお、以下の説明では特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。またレベル変換回路を構成する各Ｎ型トランジスタのしきい値電圧は全て等しく、その値をＶｔｈｎとする。 FIG. 2 is a signal waveform diagram showing the operation of the level conversion circuit (FIG. 1) of the present embodiment. The operation of the level conversion circuit will be described with reference to FIG. In the following description, unless otherwise indicated, the influence on the voltage level of each node due to the parasitic capacitance and the current driving capability (or on-resistance) of the transistor is ignored. The threshold voltages of the N-type transistors constituting the level conversion circuit are all equal, and the value is Vthn.
まず初期状態として、単位レベル変換回路ＬＳ１，ＬＳ２の入力信号ＩＮＳ１，ＩＮＳ２がＬレベル（ＶＳＳ）であり、単位レベル変換回路ＬＳ３の入力信号ＩＮＳ３がＨレベル（ＶＤＤ）であるとする（図２の時刻ｔ0）。また時刻ｔ0直前の動作によって、単位レベル変換回路ＬＳ１，ＬＳ２の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベル、単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっていると仮定する。
First, as an initial state, the input signals INS1 and INS2 of the unit level conversion circuits LS1 and LS2 are at L level (VSS), and the input signal INS3 of the unit level conversion circuit LS3 is at H level (VDD) (FIG. 2). time t 0). Further, by the operation immediately before time t 0, the output node N1Y of the
このとき単位レベル変換回路ＬＳ１，ＬＳ２の第１ブートストラップ回路１００およびプッシュプル回路１１０では、トランジスタＱ２Ｘ，Ｑ６Ｘがオフ状態である。またノードＮ２ＸはトランジスタＱ３ＸによりＨレベルに充電されており、トランジスタＱ１Ｘはオン状態であるので、第１ブートストラップ回路１００の出力ノードＮ１ＸはＨレベルである。よってトランジスタＱ５Ｘはオン状態であり、プッシュプル回路１１０の出力ノードＮ６ＸもＨレベル（ＶＨ−Ｖｔｈｎ）である。詳細は後述するが、このときトランジスタＱ１Ｘは、容量素子Ｃ１Ｘによるブートストラップ作用により非飽和領域で動作しており、ノードＮ１ＸのＨレベル電圧はＶＨとなっている。
At this time, in the
一方、単位レベル変換回路ＬＳ３の第１ブートストラップ回路１００およびプッシュプル回路１１０では、トランジスタＱ２Ｘ，Ｑ６Ｘがオン状態である。ノードＮ２ＸはトランジスタＱ３により電圧ＶＨ−Ｖｔｈｎに充電されているので、トランジスタＱ１Ｘはオン状態であるが、トランジスタＱ２Ｘの駆動能力（電流を流す能力）はトランジスタＱ１Ｘよりも充分大きく設定されているので、第１ブートストラップ回路１００の出力ノードＮ１ＸはＬレベルである。よってトランジスタＱ５Ｘはオフ状態であり、プッシュプル回路１１０の出力ノードＮ６ＸもＬレベルである。
On the other hand, in the
なお、第１ブートストラップ回路１００はレシオ回路であり、その出力信号（ノードＮ１Ｘの電圧レベル）のＬレベル電圧（出力オフセット電圧）はトランジスタＱ１Ｘ，Ｑ２Ｘのオン抵抗比により決まる。トランジスタＱ２Ｘのオン抵抗をトランジスタＱ１Ｘよりも充分小さく設定すれば、出力オフセット電圧をほぼ０に（Ｌレベル電圧をほぼＶＳＳに）することができる。そうすれば、第１ブートストラップ回路１００がプッシュプル回路１１０のトランジスタＱ５Ｘをより確実にオフにすることができるようになり、動作の信頼性が向上する。
The
上記のように時刻ｔ0では、単位レベル変換回路ＬＳ１，ＬＳ２の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベル、単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルである。
As described above, at time t 0 , the output node N1Y of the
従って、単位レベル変換回路ＬＳ１の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙがオフであり、ノードＮ２Ｙは充電されてＨレベルになっているのでトランジスタＱ１Ｙはオンしている。よって当該第２ブートストラップ回路１２０はブートストラップ型インバータとして機能している。単位レベル変換回路ＬＳ１ではこのときノードＮ６ＸがＨレベルであるので、トランジスタＱ２Ｙがオン状態である。トランジスタＱ２Ｙの駆動能力は、トランジスタＱ１Ｙよりも充分大きく設定されているので、第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっている。但し、トランジスタＱ１Ｙ，Ｑ２Ｙを通して直流電流（貫通電流）が流れ、Ｌレベル出力にはトランジスタＱ１Ｙ，Ｑ２Ｙのオン抵抗比で定まるオフセット電圧が生じる。
Accordingly, in the
また単位レベル変換回路ＬＳ２の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンであり、ノードＮ２Ｙは放電されてＬレベルになっているのでトランジスタＱ１Ｙがオフしている。単位レベル変換回路ＬＳ２ではこのときノードＮ６ＸがＨレベルであるので、トランジスタＱ２Ｙがオン状態である。よって第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっている。なお、トランジスタＱ１Ｙがオフしているので、このＬレベル出力にはオフセット電圧は生じず、またトランジスタＱ１Ｙ，Ｑ２Ｙを通しての貫通電流も生じない。
In the
さらに単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙ，Ｑ９Ｙ共にオフであるが、時刻ｔ0の直前の動作によりノードＮ２Ｙはフローティング状態（高インピーダンス状態）でＨレベルになっている。よってトランジスタＱ１Ｙがオンしているため、当該第２ブートストラップ回路１２０はブートストラップ型インバータとして機能している。単位レベル変換回路ＬＳ３ではこのときノードＮ６ＸがＬレベルであるので、トランジスタＱ２Ｙがオフ状態である。よって第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベルになっている。詳細は後述するが、このときトランジスタＱ１Ｙは、容量素子Ｃ１Ｙによるブートストラップ作用により非飽和領域で動作しており、ノードＮ１ＹのＨレベル電圧はＶＨとなっている。
In the
このように時刻ｔ0においては、単位レベル変換回路ＬＳ１，ＬＳ２では、第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号はＨレベルであり、第２ブートストラップ回路１２０の出力信号はＬレベルである。また単位レベル変換回路ＬＳ３では、第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号はＬレベルであり、第２ブートストラップ回路１２０の出力信号はＨレベルである。
Thus, at time t 0 , in the unit level conversion circuits LS1 and LS2, the output signals of the
従って、単位レベル変換回路ＬＳ１，ＬＳ２の出力段回路１３０では、トランジスタＱ１８，Ｑ２０がオン状態、トランジスタＱ１７がオフ状態であるので、ノードＮ１０および出力端子ＯＵＴ（最終出力信号ＯＵＴＳ１，ＯＵＴＳ２）はＬレベルである。応じてトランジスタＱ１４はオフ状態であり、またトランジスタＱ１３はオン状態であるのでノードＮ８はＨレベル（ＶＨ−Ｖｔｈｎ）である。よってトランジスタＱ１５はオフ状態、トランジスタＱ１６はオン状態であるのでノードＮ９はＬレベル（ＶＳＳ）である。
Therefore, in the
逆に単位レベル変換回路ＬＳ３の出力段回路１３０では、トランジスタＱ１８，２０がオフ状態である。ノードＮ１０はＨレベルに充電されており、トランジスタＱ１９はオン状態であるので出力端子ＯＵＴ（最終出力信号ＯＵＴＳ３）はＨレベルである。よってトランジスタＱ１４はオン状態であり、またトランジスタＱ１３はオフ状態であるのでノードＮ８はＬレベル（ＶＳＳ）である。よってトランジスタＱ１５はオン状態、トランジスタＱ１６はオフ状態であるのでノードＮ９はＨレベル（ＶＨ）である。詳細は後述するが、このとき容量素子Ｃ５によるノードＮ１０の昇圧作用により、トランジスタＱ１５，Ｑ１９は非飽和領域で動作する。そのためノードＮ９および最終出力信号ＯＵＴＳ３のＨレベルは電圧ＶＨとなっている。
On the other hand, in the
この時刻ｔ0の初期状態の説明から分かるように、図１のレベル変換回路では、定常状態においてハイ側電源線１０２からロー側電源線１０４へ直流電流（貫通電流）が流れる経路は次の２つのみである。１つは、Ｈレベルの入力信号が供給されている単位レベル変換回路（上記の初期状態では単位レベル変換回路ＬＳ３）の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路であり、もう１つは、その１相遅れ回路（上記の初期状態では単位レベル変換回路ＬＳ１）の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路である。
As can be seen from the description of the initial state at time t 0 , in the level conversion circuit of FIG. 1, the path through which a direct current (through current) flows from the high-side
この初期状態から、時刻ｔ1で、入力信号ＩＮＳ１がＨレベル（ＶＤＤ）に、入力信号ＩＮＳ３がＬレベル（ＶＳＳ）にそれぞれ変化する。 From this initial state, at time t 1, the input signal INS1 is the H level (VDD), the input signal INS3 respectively change to the L level (VSS).
まず時刻ｔ1における単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００およびプッシュプル回路１１０の動作を説明する。単位レベル変換回路ＬＳ１の第１ブートストラップ回路１００では、トランジスタＱ２Ｘがオンになり、ノードＮ１Ｘが放電されてその電圧レベルが低下する。応じてノードＮ２Ｘの電圧レベルも下降するがトランジスタＱ３Ｘを流れる電流により電圧ＶＨ−Ｖｔｈｎに保持され、トランジスタＱ１Ｘはオン状態を維持する。しかしトランジスタＱ２ＸはトランジスタＱ１Ｘよりも充分大きな駆動能力（充分低いオン抵抗）を有しているため、ノードＮ１ＸはＬレベル（≒ＶＳＳ）になる（出力オフセット電圧はほぼ０と仮定する）。
First unit level conversion circuit at the time t 1 LS1-LS3 explaining the operation of each of the
よって単位レベル変換回路ＬＳ１のプッシュプル回路１１０では、トランジスタＱ６Ｘがオン、トランジスタＱ５Ｘがオフになり、ノードＮ６Ｘは放電されてＬレベルになる。なお、ノードＮ１Ｘのレベル変化は入力信号ＩＮＳ１のレベル変化に追随して生じるので、このノードＮ６Ｘの放電の際には、トランジスタＱ６Ｘがオンした後でトランジスタＱ５Ｘがオフになる。よってトランジスタＱ６ＸがオンしてからトランジスタＱ５Ｘがオフになるまでの間に貫通電流が生じることとなるが、それはごく短い期間であるのでその電流量は僅かである。また、第１ブートストラップ回路１００の出力オフセット電圧がほぼ０であるので、トランジスタＱ５Ｘは確実にオフになっており、定常状態でのトランジスタＱ５Ｘ，Ｑ６Ｘを通しての貫通電流は生じない。
Therefore, in the push-
一方、時刻ｔ1では入力信号ＩＮＳ２はレベル変化しないので、単位レベル変換回路ＬＳ２の第１ブートストラップ回路１００およびプッシュプル回路１１０の状態に変化はない。即ち、トランジスタＱ２Ｘ，Ｑ６Ｘがオフ、トランジスタＱ１Ｘ、Ｑ５Ｘがオンの状態が維持され、ノードＮ５Ｘは電圧ＶＨのＨレベル、ノードＮ６Ｘは電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。
On the other hand, the time t 1 the input signal INS2 since no level change, change in the state of the
一方、入力信号ＩＮＳ３はＬレベルに変化するので、単位レベル変換回路ＬＳ３の第１ブートストラップ回路１００では、トランジスタＱ２Ｘがオフになり、トランジスタＱ１Ｘを流れる電流によってノードＮ１Ｘが充電され、その電圧レベルが上昇する。このとき容量素子Ｃ１Ｘを介する結合により、ノードＮ２Ｘの電圧レベルが上昇しようとする。するとダイオード接続されたトランジスタＱ３Ｘがオフになり、ノードＮ２Ｘは所定の電圧レベルにまで昇圧され、トランジスタＱ１Ｘのゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１Ｘは非飽和領域で動作するようになり、ノードＮ１Ｘは電圧ＶＨのＨレベルになる。
On the other hand, since the input signal INS3 changes to the L level, in the
よって単位レベル変換回路ＬＳ３のプッシュプル回路１１０では、トランジスタＱ６Ｘがオフ、トランジスタＱ５Ｘがオンになり、ノードＮ６ＸはＨレベルになる。このＨレベル電圧は、トランジスタＱ５Ｘのしきい値電圧分の損失を伴うためＶＨ−Ｖｔｈｎである。なお、ノードＮ１Ｘのレベル変化は入力信号ＩＮＳ３のレベル変化に追随して生じるので、ノードＮ６Ｘの充電の際には、トランジスタＱ６Ｘがオフした後でトランジスタＱ５Ｘがオンする。従ってその際にトランジスタＱ５Ｘ，Ｑ６Ｘを流れる貫通電流は殆ど生じない。
Therefore, in the push-
次に単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第２ブートストラップ回路１２０の動作を説明する。上記のように単位レベル変換回路ＬＳ３では、ノードＮ６ＸがＨレベルになるので第２ブートストラップ回路１２０のトランジスタＱ２Ｙがオンになり、ノードＮ１ＹがＬレベルになる。また単位レベル変換回路ＬＳ２では、ノードＮ６ＸがＨレベルに維持されるので、第２ブートストラップ回路１２０のトランジスタＱ２Ｙはオンに維持され、ノードＮ１ＹはＬレベルに維持される。
Next, the operation of the
従って単位レベル変換回路ＬＳ１の第２ブートストラップ回路１２０では、トランジスタＱ９Ｙはオフに維持されたまま、トランジスタＱ３Ｙがオンからオフに切り換わり、ノードＮ２Ｙはフローティング状態のＨレベルになる。よって単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙはオンに維持される。単位レベル変換回路ＬＳ１ではノードＮ６ＸがＬレベルになるので、トランジスタＱ２Ｙがオフになり、トランジスタＱ１Ｙを流れる電流によってノードＮ１Ｙが充電され、その電圧レベルが上昇する。このとき容量素子Ｃ１Ｙを介する結合により、フローティング状態のノードＮ２Ｙの電圧レベルが昇圧され、トランジスタＱ１Ｙのゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１Ｙは非飽和領域で動作するようになり、ノードＮ１Ｙは電圧ＶＨのＨレベルになる。
Therefore, in the
その結果、単位レベル変換回路ＬＳ２の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙはオフの状態になるので、ノードＮ２Ｙが充電されてＨレベル（ＶＨ−Ｖｔｈｎ）になり、トランジスタＱ１Ｙがオンになる。しかし上記のようにトランジスタＱ１Ｙよりもオン抵抗が充分低いトランジスタＱ２Ｙがオンしているので、単位レベル変換回路ＬＳ２のノードＮ１ＹはＬレベルに維持される。なお、トランジスタＱ１Ｙ，Ｑ２Ｙが共にオンになるのでそれを通して貫通電流が流れる。
As a result, in the
また単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンの状態になるので、ノードＮ２Ｙは放電されてＬレベル（ＶＳＳ）になり、トランジスタＱ１Ｙはオフになる。よって、トランジスタＱ１Ｙ，Ｑ２Ｙを通しての貫通電流およびオフセット電圧を伴うことなく、単位レベル変換回路ＬＳ３のノードＮ１ＹはＬレベルになる。
In the
続いて、時刻ｔ1における単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０の動作を説明する。
Next, the operation of the
まずは単位レベル変換回路ＬＳ１の出力段回路１３０について説明する。上記のように時刻ｔ1では、単位レベル変換回路ＬＳ１のノードＮ１Ｘ，Ｎ６ＸはＬレベルに変化し、ノードＮ１ＹはＨレベルに変化する。単位レベル変換回路ＬＳ１の出力段回路１３０では、ノードＮ１ＸがＬレベルになったときトランジスタＱ１３がオフになり、ノードＮ６ＸがＬレベルになったときトランジスタＱ１８，Ｑ２０がオフになり、さらにノードＮ１ＹがＨレベルになったときトランジスタＱ１７がオンになる。
First, the
その時点では最終出力信号ＯＵＴＳ１はまだＬレベル（ＶＳＳ）であるので、トランジスタＱ１４はオフ状態にある。よってトランジスタＱ１３がオフになっても、ノードＮ８はフローティング状態で電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。 At that time, since the final output signal OUTS1 is still at the L level (VSS), the transistor Q14 is in the off state. Therefore, even when the transistor Q13 is turned off, the node N8 is maintained at the H level of the voltage VH−Vthn in a floating state.
またトランジスタＱ１７がオン、トランジスタＱ１８がオフになったことでノードＮ１０が充電され、その電圧レベルが上昇する。ノードＮ１０は容量素子Ｃ５を介してノードＮ９と容量結合しているが、この時点ではノードＮ８はＨレベルに維持されておりトランジスタＱ１６はオン状態であるので、ノードＮ１０の電圧レベルが上昇してもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。またノードＮ１０の充電が進み、ノードＮ１０，Ｎ９間の電圧がトランジスタＱ１５のしきい値電圧を超えるとトランジスタＱ１５がオンになるが、トランジスタＱ１５はトランジスタＱ１６よりもオン抵抗が充分大きく設定されており、このときもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。その結果ノードＮ１０は電圧ＶＨ−ＶｔｈｎのＨレベルになる。 Further, when the transistor Q17 is turned on and the transistor Q18 is turned off, the node N10 is charged and its voltage level rises. The node N10 is capacitively coupled to the node N9 via the capacitive element C5. At this time, the node N8 is maintained at the H level and the transistor Q16 is in the on state, so that the voltage level of the node N10 increases. Also, the node N9 is maintained at the L level at the voltage VSS. Further, when the charging of the node N10 proceeds and the voltage between the nodes N10 and N9 exceeds the threshold voltage of the transistor Q15, the transistor Q15 is turned on, but the on-resistance of the transistor Q15 is set to be sufficiently larger than that of the transistor Q16. Also at this time, the node N9 is maintained at the L level substantially at the voltage VSS. As a result, the node N10 becomes the H level of the voltage VH−Vthn.
ノードＮ１０がＨレベル（ＶＨ−Ｖｔｈｎ）になるとトランジスタＱ１９がオンになり、出力端子ＯＵＴは充電され、その電圧レベルが上昇する。上記の動作から分かるようにこの出力端子ＯＵＴの充電の際、トランジスタＱ１９がオンするより先にトランジスタＱ２０がオフになるので、トランジスタＱ１９，Ｑ２０を経路とする貫通電流の発生は防止されている。 When the node N10 becomes H level (VH−Vthn), the transistor Q19 is turned on, the output terminal OUT is charged, and the voltage level rises. As can be seen from the above operation, when the output terminal OUT is charged, the transistor Q20 is turned off before the transistor Q19 is turned on, so that the generation of a through current through the transistors Q19 and Q20 is prevented.
出力端子ＯＵＴの充電が進むと、トランジスタＱ１４がオンになり、ノードＮ８が放電されてＬレベル（ＶＳＳ）になる。応じて、トランジスタＱ１６がオフになるので、ノードＮ９はトランジスタＱ１５を通して充電され、電圧レベルが上昇する。このノードＮ９の電圧レベルの上昇は、容量素子Ｃ５を介してノードＮ１０に伝達され、ノードＮ１０の電圧レベルも上昇する。ノードＮ１０の電圧レベルが上昇するとトランジスタＱ１７はオフ状態になり、ノードＮ１０はフローティング状態になるので、ノードＮ１０の電圧レベルは更に上昇し、電圧ＶＨよりも高い電圧ＶＨ＋ΔＶＡになる（ΔＶＡは、ノードＮ９の電圧変化量および、ノードＮ１０に付随する寄生容量と容量素子Ｃ５の容量値との比によって決まる）。 As the charging of the output terminal OUT proceeds, the transistor Q14 is turned on, the node N8 is discharged and becomes L level (VSS). Accordingly, since transistor Q16 is turned off, node N9 is charged through transistor Q15, and the voltage level rises. This rise in the voltage level at node N9 is transmitted to node N10 via capacitive element C5, and the voltage level at node N10 also rises. When the voltage level of the node N10 rises, the transistor Q17 is turned off and the node N10 enters a floating state. Therefore, the voltage level of the node N10 further rises and becomes a voltage VH + ΔVA higher than the voltage VH (ΔVA is the node N9). And the ratio of the parasitic capacitance associated with the node N10 and the capacitance value of the capacitive element C5).
このようにトランジスタＱ１３〜Ｑ１６から成る回路は、トランジスタＱ１９がオンしして最終出力信号ＯＵＴＳ１が活性化するときに、ノードＮ９の電圧レベルを上昇させることで、ノードＮ１０の電圧レベルを上昇させる。これによりトランジスタＱ１９のゲート・ソース間電圧が高められる。つまりトランジスタＱ１３〜Ｑ１６から成る回路は、最終出力信号ＯＵＴＳ１に基づいて動作し、最終出力信号ＯＵＴＳ１の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路を構成している。 Thus, the circuit composed of the transistors Q13 to Q16 raises the voltage level of the node N10 by raising the voltage level of the node N9 when the transistor Q19 is turned on and the final output signal OUTS1 is activated. As a result, the gate-source voltage of transistor Q19 is increased. That is, the circuit composed of the transistors Q13 to Q16 operates based on the final output signal OUTS1, and constitutes a booster circuit that increases the gate-source voltage of the transistor Q19 when the final output signal OUTS1 is activated.
このように出力段回路１３０では、トランジスタＱ１９が出力端子ＯＵＴを充電することで当該出力端子ＯＵＴの電圧レベルが上昇すると、その電圧上昇がノードＮ１０（トランジスタＱ１９のゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０の電圧レベルが上昇することで、トランジスタＱ１９は電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴは高速に充電されて電圧ＶＨのＨレベルになる。
As described above, in the
なお、このときトランジスタＱ１５も非飽和動作するため、ノードＮ９の電圧レベルはＶＨになる。上記のように、トランジスタＱ１５はノードＮ１０が充電されたときにオンになり、トランジスタＱ１６はその後にノードＮ８が放電されることでオフになる。つまりトランジスタＱ１６がオフするよりも先に、トランジスタＱ１５がオンになるので、その間はトランジスタＱ１５，Ｑ１６を通して貫通電流が流れる。但し、トランジスタＱ１５，Ｑ１６の電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。 At this time, since the transistor Q15 also performs a non-saturated operation, the voltage level of the node N9 becomes VH. As described above, the transistor Q15 is turned on when the node N10 is charged, and the transistor Q16 is turned off when the node N8 is subsequently discharged. That is, since the transistor Q15 is turned on before the transistor Q16 is turned off, a through current flows through the transistors Q15 and Q16 during that time. However, an increase in current consumption can be prevented if the current driving capability of the transistors Q15 and Q16 is made sufficiently small.
またその貫通電流が生じる期間は、トランジスタＱ１５と共にトランジスタＱ１９がオンしてから出力端子ＯＵＴが充電されてＨレベルになるまでの短い期間に過ぎない。トランジスタＱ１９の電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴにかかる負荷容量が大きい場合には、出力端子ＯＵＴの充電に時間がかかるのを防止するために、トランジスタＱ１９の電流駆動力を充分大きく設定しておくことが望ましい。出力段回路１３０はレシオレス回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９の電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。
Further, the period in which the through current is generated is only a short period from when the transistor Q19 together with the transistor Q15 is turned on until the output terminal OUT is charged and becomes H level. The greater the current driving capability of the transistor Q19, the shorter the period, and the smaller the current consumed by the through current. In particular, when the load capacitance applied to the output terminal OUT is large, it is desirable to set the current driving capability of the transistor Q19 sufficiently large in order to prevent the output terminal OUT from being charged for a long time. Since the
また時刻ｔ1における単位レベル変換回路ＬＳ２では、ノードＮ１Ｘ，Ｎ６ＸはＬレベルのまま変化せず、ノードＮ１ＹもＨレベルのまま変化しない。従って出力段回路１３０も時刻ｔ1の前の状態のまま変化せず、最終出力信号ＯＵＴＳ２はＬレベルに維持される。
In the unit level conversion circuit LS2 at time t 1 The node N1x, N6X does not change from the L level, the node N1Y also remains unchanged at the H level. Thus, the
次に、単位レベル変換回路ＬＳ３の出力段回路１３０について説明する。時刻ｔ1における単位レベル変換回路ＬＳ３では、ノードＮ１Ｘ，Ｎ６ＸはＨレベルに変化し、ノードＮ１ＹはＬレベルに変化する。よって出力段回路１３０では、ノードＮ１ＸがＨレベルになったときトランジスタＱ１３がオンになり、ノードＮ６ＸがＨレベルになったときトランジスタＱ１８，Ｑ２０がオンになり、ノードＮ１ＹがＬレベルになったときトランジスタＱ１７がオフになる。
Next, the
その結果、ノードＮ１０および出力端子ＯＵＴが放電され、それぞれＬレベルになる。ノードＮ１０がＬレベルになるとトランジスタＱ１９，Ｑ１５はオフになるので、最終出力信号ＯＵＴＳ３は電圧ＶＳＳのＬレベルになる。 As a result, the node N10 and the output terminal OUT are discharged and become L level. Since the transistors Q19 and Q15 are turned off when the node N10 becomes L level, the final output signal OUTS3 becomes L level of the voltage VSS.
出力端子ＯＵＴがＬレベルになるとトランジスタＱ１４がオフになる。このときトランジスタＱ１３がオンになっているので、ノードＮ８は充電されて電圧ＶＨ−ＶｔｈｎのＨレベルになる。応じてトランジスタＱ１６がオンし、ノードＮ９は電圧ＶＳＳのＬレベルになる。 When the output terminal OUT becomes L level, the transistor Q14 is turned off. At this time, since the transistor Q13 is on, the node N8 is charged and becomes the H level of the voltage VH−Vthn. Responsively, transistor Q16 is turned on, and node N9 goes to the L level of voltage VSS.
上記のノードＮ８の充電の際には、トランジスタＱ１４がオフより先にトランジスタＱ１３がオンしているため、トランジスタＱ１３がオンしてトランジスタＱ１４がオフするまでの間は、トランジスタＱ１３，Ｑ１４を通して貫通電流が流れる。しかし最終出力信号ＯＵＴＳ３は高速で放電されてＬレベル（ＶＳＳ）になるため、その期間はごく短期間でありその貫通電流の電流量は僅かである。またノードＮ９の放電に際しては、トランジスタＱ１６がオンするより先にトランジスタＱ１５がオフになるので、トランジスタＱ１５，Ｑ１６を通しての貫通電流は生じない。 When charging the node N8, since the transistor Q13 is turned on before the transistor Q14 is turned off, the through current is passed through the transistors Q13 and Q14 until the transistor Q13 is turned on and the transistor Q14 is turned off. Flows. However, since the final output signal OUTS3 is discharged at a high speed and becomes L level (VSS), the period is very short, and the amount of the through current is small. When discharging the node N9, the transistor Q15 is turned off before the transistor Q16 is turned on, so that no through current flows through the transistors Q15 and Q16.
以上の動作により、時刻ｔ1後の定常状態では、単位レベル変換回路ＬＳ１は、時刻ｔ0における単位レベル変換回路ＬＳ３の定常状態（初期状態）と同じ状態になり、単位レベル変換回路ＬＳ２は、時刻ｔ0における単位レベル変換回路ＬＳ１の定常状態と同じ状態になり、単位レベル変換回路ＬＳ３は、時刻ｔ0における単位レベル変換回路ＬＳ２の定常状態と同じ状態になる。この状態は、次に入力信号ＩＮＳ１〜ＩＮＳ３のいずれかにレベル変化が生じるまで継続される。 With the above operation, in the steady state after time t 1 , the unit level conversion circuit LS1 is in the same state as the steady state (initial state) of the unit level conversion circuit LS3 at time t 0 , and the unit level conversion circuit LS2 The unit level conversion circuit LS1 is in the same state as the steady state at time t 0 , and the unit level conversion circuit LS3 is in the same state as the unit state conversion circuit LS2 at time t 0 . This state continues until the next level change occurs in any of the input signals INS1 to INS3.
先に述べたように当該レベル変換回路では、定常状態での貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。よって時刻ｔ1後の定常状態では、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ２のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。
As described above, in the level conversion circuit, the through current in the steady state is a path through the transistors Q1X and Q2X of the
そして時刻ｔ2で、入力信号ＩＮＳ１がＬレベル（ＶＳＳ）に変化すると共に、入力信号ＩＮＳ２がＨレベル（ＶＤＤ）に変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ1における単位レベル変換回路ＬＳ３と同じ動作が行われ、最終出力信号ＯＵＴＳ１は電圧ＶＳＳのＬレベルに変化する。また単位レベル変換回路ＬＳ２では、時刻ｔ1における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号ＯＵＴＳ２は電圧ＶＨのＨレベルに変化する。単位レベル変換回路ＬＳ３では、時刻ｔ1における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号ＯＵＴＳ３は電圧ＶＳＳのＬレベルで維持される。つまり時刻ｔ2では、時刻ｔ1のときの単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３の動作が、それぞれ単位レベル変換回路ＬＳ２，ＬＳ３，ＬＳ１で行われる。これらの動作は先に説明したものと同様であるので、ここでの説明は省略する。 Then in time t 2, the input signal INS1 with changes to the L level (VSS), the input signal INS2 is changed to the H level (VDD). In the unit level conversion circuit LS1 this time, the same operation as the unit level conversion circuit LS3 at time t 1 is carried out, the final output signal OUTS1 changes to L-level voltage VSS. Also the unit level conversion circuit LS2, the same operation as the unit level conversion circuit LS1 at time t 1 is carried out, the final output signal OUTS2 changes to H-level voltage VH. In the unit level conversion circuit LS3, the same operation as the unit level conversion circuit LS2 at time t 1 is carried out, the final output signal OUTS3 is maintained at L level voltage VSS. In other words time t 2, the unit level operation of the conversion circuit LS1, LS2, LS3 at time t 1 is respectively performed in the unit level conversion circuit LS2, LS3, LS1. Since these operations are the same as those described above, description thereof is omitted here.
その結果、時刻ｔ2後の定常状態における単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３は、それぞれ時刻ｔ1後の定常状態における単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２と同じ状態になる。よってその状態では、単位レベル変換回路ＬＳ２のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ３のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。 As a result, the unit level conversion circuit LS1, LS2, LS3 in the steady state after a time t 2, the unit level conversion circuit LS3 in the steady state after a time t 1, respectively, LS1, in the same state as the LS2. Therefore, in this state, a through current is generated only in the path through the transistors Q1X and Q2X of the unit level conversion circuit LS2 and the path through the transistors Q1Y and Q2Y of the unit level conversion circuit LS3.
続いて時刻ｔ3で、入力信号ＩＮＳ２がＬレベル（ＶＳＳ）に変化すると共に、入力信号ＩＮＳ３がＨレベル（ＶＤＤ）に変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ1における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号ＯＵＴＳ１は電圧ＶＳＳのＬレベルで維持される。また単位レベル変換回路ＬＳ２では、時刻ｔ1における単位レベル変換回路ＬＳ３と同じ動作が行われ、最終出力信号ＯＵＴＳ２は電圧ＶＳＳのＬレベルに変化する。単位レベル変換回路ＬＳ３では、時刻ｔ1における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号ＯＵＴＳ３は電圧ＶＨのＨレベルに変化する。つまり時刻ｔ3では、時刻ｔ1のときの単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３の動作が、それぞれ単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２で行われる。 Subsequently, at time t 3 , the input signal INS2 changes to L level (VSS) and the input signal INS3 changes to H level (VDD). In this case the unit level conversion circuit LS1, the same operation as the unit level conversion circuit LS2 at time t 1 is carried out, the final output signal OUTS1 is maintained at L level voltage VSS. Also the unit level conversion circuit LS2, the same operation as the unit level conversion circuit LS3 at time t 1 is carried out, the final output signal OUTS2 changes to L-level voltage VSS. In the unit level conversion circuit LS3, the same operation as the unit level conversion circuit LS1 at time t 1 is carried out, the final output signal OUTS3 changes to H-level voltage VH. That is, at time t 3 , the operations of the unit level conversion circuits LS1, LS2, LS3 at time t 1 are performed by the unit level conversion circuits LS3, LS1, LS2, respectively.
その結果、時刻ｔ3後の定常状態における単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３は、それぞれ時刻ｔ2後の定常状態における単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２と同じ状態になる。よってその状態では、単位レベル変換回路ＬＳ３のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。 As a result, the unit level conversion circuit LS1, LS2, LS3 in the steady state after a time t 3, the unit level conversion circuit LS3 in the steady state after a time t 2, respectively, LS1, in the same state as the LS2. Therefore, in this state, a through current is generated only in the path through the transistors Q1X and Q2X of the unit level conversion circuit LS3 and the path through the transistors Q1Y and Q2Y of the unit level conversion circuit LS1.
時刻ｔ3後の定常状態における単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ時刻ｔ0における定常状態（初期状態）に戻っている。それ以降は、入力信号ＩＮＳ１〜ＩＮＳ３のレベルが順次変化する毎に、上記の時刻ｔ1〜時刻ｔ3の動作が繰り返し行われる。その結果、入力信号ＩＮＳ１〜ＩＮＳ３のレベル変化に応じて最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３のレベルが変化し、単位レベル変換回路ＬＳ１〜ＬＳ３からは入力信号ＩＮＳ１〜ＩＮＳ３と同相の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３が出力される。 Unit level conversion circuit LS1~LS3 in the steady state after the time t 3 is returned to the steady state (initial state) at each time t 0. Thereafter, every time the level of the input signal INS1~INS3 changes sequentially, the operation of the time t 1 ~ time t 3 described above is repeated. As a result, the levels of the final output signals OUTS1 to OUTS3 change according to the level change of the input signals INS1 to INS3, and the final output signals OUTS1 to OUTS3 having the same phase as the input signals INS1 to INS3 are output from the unit level conversion circuits LS1 to LS3. Is output.
以上のように本実施の形態に係るレベル変換回路では、それぞれの定常状態での貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００それぞれの電源電流（貫通電流）をＩ１Ｘ〜Ｉ３Ｘとし、第２ブートストラップ回路１２０それぞれの電源電流をＩ１Ｙ〜Ｉ３Ｙとすると、図３の如く、常にそれら６つのうち２つの電源電流のみが生じる。従って、電源電流の経路１つあたり電流値の大きさをＩｂとすると、図１の回路における全電源電流はＩｈ＝２・Ｉｂとなる。
As described above, in the level conversion circuit according to the present embodiment, the through current in each steady state is caused by the transistors Q1X and Q1X of the
これに対し、特許文献１の図１３の回路を単位レベル変換回路として用いたレベル変換回路（以下「従来のレベル変換回路」）の場合、１つの単位レベル変換回路に２つのレシオ回路（入力段１００およびブートストラップ駆動段１２０）が用いられる。３相の入力信号のレベル変換には、単位レベル変換回路が３つ必要であるため、合計６つのレシオ回路が用いられる。但し、各単位レベル変換回路の２つのレシオ回路は互いに相補的に動作し、同時に電源電流が流れることはない。よって実質的には、１つの単位レベル変換回路には、常に１つの電源電流の経路が生じる。
On the other hand, in the case of a level conversion circuit using the circuit of FIG. 13 of
従って、ｎ個の単位レベル変換回路から成るレベル変換回路の全電源電流は、Ｉｈ＝ｎ・Ｉｂとなる。つまり従来のレベル変換回路では、３相の入力信号のレベル変換を行う場合の全電源電流はＩｈ＝３・Ｉｂとなる。つまり図１の回路においては、３相の入力信号のレベル変換を、従来のレベル変換回路の２／３の消費電力で実現することができる。 Therefore, the total power supply current of the level conversion circuit composed of n unit level conversion circuits is Ih = n · Ib. That is, in the conventional level conversion circuit, the total power supply current when performing level conversion of the three-phase input signal is Ih = 3 · Ib. That is, in the circuit of FIG. 1, level conversion of the three-phase input signal can be realized with 2/3 of the power consumption of the conventional level conversion circuit.
図１では、３相の入力信号のレベル変換を行うレベル変換回路の例を示したが、本発明は互いに位相の異なる４相以上の入力信号のレベル変換を行うレベル変換回路に対しても適用可能である。 Although FIG. 1 shows an example of a level conversion circuit that performs level conversion of three-phase input signals, the present invention is also applicable to a level conversion circuit that performs level conversion of input signals of four or more phases having different phases. Is possible.
例えばｎ相の入力信号ＩＮＳ１〜ＩＮＳｎのレベル変換を行うレベル変換回路に適用する場合、第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０から成るｎ個の単位レベル変換回路ＬＳ１〜ＬＳｎが用いられる。この場合も図１の例に倣い、単位レベル変換回路ＬＳ１〜ＬＳｎそれぞれにおいて、トランジスタＱ３Ｙを前相回路の第２ブートストラップ回路１２０の出力信号で駆動させ、トランジスタＱ９Ｙのゲートを１相遅れ回路の第２ブートストラップ回路１２０の出力信号で駆動させればよい。即ち、各単位レベル変換回路において、トランジスタＱ３Ｙのゲートを前相回路のノードＮ１Ｙに接続させ、トランジスタＱ９Ｙのゲートを１相遅れ回路のノードＮ１Ｙに接続させればよい。
For example, when the present invention is applied to a level conversion circuit that performs level conversion of n-phase input signals INS1 to INSn, n pieces of
それにより、各単位レベル変換回路の第２ブートストラップ回路１２０においては、前相回路の入力信号がＨレベルになったときノードＮ２ＹがトランジスタＱ３Ｙにより充電されてトランジスタＱ１Ｙがオンになる。よって第２ブートストラップ回路１２０がブートストラップ型インバータとして機能し、またこのときトランジスタＱ２Ｙがオンしているので貫通電流が生じる。続いて自己回路の入力信号がＨレベルになると、第２ブートストラップ回路１２０のトランジスタＱ２Ｙがオフになるので、貫通電流は遮断される。そして１相遅れ回路の入力信号がＨレベルになるとノードＮ２ＹはトランジスタＱ９Ｙにより放電されてトランジスタＱ１Ｙがオフになる。このときトランジスタＱ２Ｙがオンになるが、トランジスタＱ１Ｙがオフしているので貫通電流は生じない。この状態は、次に前相回路の入力信号がＨレベルになるまで維持される。
Thereby, in the
従って、４相以上の入力信号をレベル変換する場合においても、本発明に係るレベル変換回路の貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。
Therefore, even when level conversion is performed on input signals of four or more phases, the through current of the level conversion circuit according to the present invention is generated by the
例えば４相の信号をレベル変換する場合には、単位レベル変換回路ＬＳ１〜ＬＳ４の第１ブートストラップ回路１００それぞれの電源電流をＩ１Ｘ〜Ｉ４Ｘとし、第２ブートストラップ回路１２０それぞれの電源電流をＩ１Ｙ〜Ｉ４Ｙとすると、図４の如く、常にそれら８つのうちの２つの電源電流のみが生じる。従って、この場合の全電源電流もＩｈ＝２・Ｉｂとなる。一方、従来のレベル変換回路を用いて４相の信号をレベル変換する場合の全電源電流は、Ｉｈ＝４・Ｉｂとなる。つまり本実施の形態に係るレベル変換回路では、４相の入力信号のレベル変換を、従来のレベル変換回路の１／２の消費電力で実現することができる。
For example, when level-converting a four-phase signal, the power supply currents of the
このように本実施の形態によれば、入力信号の相数とは無関係にレベル変換回路の全電源電流は２・Ｉｂで一定となる。それに対し従来のレベル変換回路の全電流電源は入力信号の相数に比例して増大する。従って、入力信号の相数を増加するほど、電源電流の低減効果が増大することになる。 Thus, according to the present embodiment, the total power supply current of the level conversion circuit is constant at 2 · Ib regardless of the number of phases of the input signal. On the other hand, the total current power supply of the conventional level conversion circuit increases in proportion to the number of phases of the input signal. Therefore, the effect of reducing the power supply current increases as the number of phases of the input signal increases.
また本実施の形態では、出力段回路１３０としてレシオレスブートストラップ型回路が用いられているため、高速且つ高駆動能力の出力信号を得ることができる。従って、高い駆動能力が必要とされる３相以上のクロック信号のレベル変換に適している。
In this embodiment, since a ratioless bootstrap circuit is used as the
そのようにクロック信号に駆動能力の高い駆動能力が求められるケースの一例としては、例えば表示装置のゲートドライバを構成するシフトレジスタを動作させるクロック信号が挙げられる。特に、画素のトランジスタと同一の導電型のトランジスタのみを用いて構成したゲートドライバ（例えば特開２００４−１０３２２６号公報の図７に開示されているシフトレジスタ）は、製造工程の簡略化を図ることができる。本実施の形態のレベル変換回路は単一導電型のトランジスタのみを用いて構成されているため、そのような画素およびゲートドライバとの組み合わせ（即ち、画素、ゲートドライバおよびレベル変換回路を全て同一導電型のトランジスタを用いて構成する）によって、製造工程数の増大を伴うことなく、さらに低消費電力化の効果を得ることができる。 As an example of such a case where a high driving capability is required for the clock signal, for example, a clock signal for operating a shift register constituting a gate driver of a display device can be given. In particular, a gate driver (for example, a shift register disclosed in FIG. 7 of Japanese Patent Application Laid-Open No. 2004-103226) using only a transistor having the same conductivity type as that of a pixel transistor simplifies the manufacturing process. Can do. Since the level conversion circuit of this embodiment is configured using only a single conductivity type transistor, such a combination of a pixel and a gate driver (that is, the pixel, the gate driver and the level conversion circuit are all made of the same conductivity). By using a transistor of a type), an effect of further reducing power consumption can be obtained without increasing the number of manufacturing steps.
［第１の変更例］
図５は、実施の形態１の第１の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートを前相回路の出力端子ＯＵＴに接続させ、トランジスタＱ９Ｙのゲートを１相遅れ回路の出力端子ＯＵＴに接続させたものである。
[First change example]
FIG. 5 shows a level conversion circuit according to a first modification of the first embodiment. Compared with the circuit of FIG. 1, the gates of the transistors Q3Y of the
トランジスタＱ３Ｙ，Ｑ９Ｙのゲートの接続先が、他の単位レベル変換回路のノードＮ１Ｙから出力端子ＯＵＴに変更されたことになるが、図２からも分かるように、各単位レベル変換回路のノードＮ１Ｙと出力端子ＯＵＴは同じようにレベル変化する。従って本変更例に係るレベル変換回路においても、図１の回路と同様の動作が可能であり、同様の効果が得られる。 The connection destination of the gates of the transistors Q3Y and Q9Y is changed from the node N1Y of the other unit level conversion circuit to the output terminal OUT. As can be seen from FIG. 2, the node N1Y of each unit level conversion circuit The level of the output terminal OUT changes in the same way. Therefore, also in the level conversion circuit according to this modification, the same operation as that of the circuit of FIG. 1 is possible and the same effect can be obtained.
さらに、ノードＮ１Ｙの寄生容量が小さくなるので、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの電圧レベル）の立ち上がりを高速化でき、それにより出力段回路１３０の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がりが高速化される。
Furthermore, since the parasitic capacitance of the node N1Y is reduced, the rise of the output signal (the voltage level of the node N1Y) of the
なお、出力端子ＯＵＴの寄生容量がトランジスタＱ３Ｙ，Ｑ９Ｙのゲート容量分だけ増加することになるが、出力段回路１３０は駆動能力が高く、またその増加量は出力ノードＯＵＴに接続される負荷容量に比べると無視できるほど小さいので、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度への影響は無い。
Note that the parasitic capacitance of the output terminal OUT increases by the gate capacitance of the transistors Q3Y and Q9Y. However, the
ここでは図１の回路に対する変更例のみを示すが、本変更例の適用はそれに限られるものではなく、他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。 Here, only a modification example to the circuit of FIG. 1 is shown, but the application of this modification example is not limited thereto, and can be applied to level conversion circuits according to other embodiments and other modification examples.
［第２の変更例］
図６は、実施の形態１の第２の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、Ｎ型のトランジスタＱ２１〜Ｑ２４で構成される遅延回路を出力段回路１３０に設けたものである。本変更例ではこの遅延回路が、最終出力信号の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路として機能する。
[Second modification]
FIG. 6 shows a level conversion circuit according to the second modification of the first embodiment. The level conversion circuit is a circuit in which a delay circuit composed of N-type transistors Q21 to Q24 is provided in the
図１の回路では、トランジスタＱ１９による出力端子ＯＵＴの充電（最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３のレベルの立ち上げ）の際、ノードＮ１０（トランジスタＱ１９のゲート）がＨレベル（ＶＨ−Ｖｔｈｎ）になった後に、遅れてノードＮ９の電圧レベルが上昇する。このとき容量素子Ｃ５を介するノードＮ９，Ｎ１０間の結合により、ノードＮ１０のＨレベル電圧が昇圧されて充分に高い電圧レベル（上記の電圧ＶＨ＋ΔＶＡ）になり、トランジスタＱ１９が非飽和領域で動作するようになる。つまりノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間を確保する必要がある。 In the circuit of FIG. 1, when the output terminal OUT is charged by the transistor Q19 (the level of the final output signals OUTS1 to OUTS3 rises), the node N10 (the gate of the transistor Q19) becomes the H level (VH−Vthn). , The voltage level of the node N9 rises with a delay. At this time, due to the coupling between the nodes N9 and N10 via the capacitive element C5, the H level voltage of the node N10 is boosted to a sufficiently high voltage level (the above voltage VH + ΔVA) so that the transistor Q19 operates in the non-saturated region. become. That is, it is necessary to secure a certain delay time between the rise of the voltage level of the node N10 and the rise of the voltage level of the node N9.
図１の回路では、その遅延時間を確保するために、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３がノードＮ１０（トランジスタＱ１９のゲート）の電圧レベルに遅れて立ち上がることを利用している。即ち図１の回路では、ノードＮ１０の電圧レベルがＨレベルになった後に立ち上がる最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３を用いてトランジスタＱ１４をオンにし、それによりトランジスタＱ１６をオフにしてノードＮ９の電圧レベルを立ち上げている。 In the circuit of FIG. 1, in order to secure the delay time, it is utilized that the final output signals OUTS1 to OUTS3 rise with a delay from the voltage level of the node N10 (the gate of the transistor Q19). That is, in the circuit of FIG. 1, the transistor Q14 is turned on using the final output signals OUTS1 to OUTS3 that rise after the voltage level of the node N10 becomes H level, thereby turning off the transistor Q16 and raising the voltage level of the node N9. Raised.
それに対し図５の回路では、上記遅延時間をトランジスタＱ２１〜Ｑ２４で構成される遅延回路によって作る。トランジスタＱ２１，Ｑ２２はハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１１とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２１のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２２のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続される。
On the other hand, in the circuit of FIG. 5, the delay time is generated by a delay circuit composed of transistors Q21 to Q24. The transistors Q21 and Q22 are connected in series between the high-
同様にトランジスタＱ２３，Ｑ２４もハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１２とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２３のゲートはノードＮ１１に接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２４のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続される。そして本変更例では、トランジスタＱ１４のゲートを当該遅延回路の出力ノードであるノードＮ１２に接続させる。
Similarly, the transistors Q23 and Q24 are also connected in series between the high-side
遅延回路では、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの電圧レベル）が立ち上がると（このときプッシュプル回路１１０の出力信号はＬレベルに変化しているのでトランジスタＱ２２，Ｑ２４はオフになっている）トランジスタＱ２１がオンしてノードＮ１１がＨレベルになる。応じてトランジスタＱ２３がオンしてノードＮ１２がＨレベルになる。つまり第２ブートストラップ回路１２０の出力信号がＨレベルになってからノードＮ１１，Ｎ１２の充電に要する時間だけ遅れたタイミングで、ノードＮ１２がＨレベルになる。ノードＮ１２がＨレベルになるとトランジスタＱ１４がオンになり、それによりトランジスタＱ１６がオフしてノードＮ９の電圧レベルが立ち上がる。
In the delay circuit, when the output signal of the second bootstrap circuit 120 (voltage level of the node N1Y) rises (at this time, the output signal of the push-
このように遅延回路は、第２ブートストラップ回路１２０の出力信号の立ち上がりから一定の時間だけ遅らせてトランジスタＱ１４をオンにする。その結果、図１の回路と同様に、出力段回路１３０のノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間が確保される。従って、図６のレベル変換回路も図１の回路と同様に動作し、同様の効果を得ることができる。
In this way, the delay circuit turns on the transistor Q14 with a certain delay from the rising edge of the output signal of the
また図１の回路では、出力端子ＯＵＴに接続される負荷容量の影響を受けて、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度が変化する場合があり、それによってノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間の遅延時間が変動することが考えられる。しかし図６の回路では、その遅延時間は負荷容量の影響を受けることなく、遅延回路により一定に保たれる。従って、負荷容量の状態によって最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度に変動が生じて動作が不安定になることが防止される。つまり安定して高速な動作が可能になる。 In the circuit of FIG. 1, the rising speed of the final output signals OUTS1 to OUTS3 may change due to the influence of the load capacitance connected to the output terminal OUT, which causes the rising of the voltage level of the node N10 and the node N9. It is conceivable that the delay time from the rise of the voltage level varies. However, in the circuit of FIG. 6, the delay time is kept constant by the delay circuit without being affected by the load capacitance. Accordingly, it is possible to prevent the operation from becoming unstable due to fluctuations in the rising speed of the final output signals OUTS1 to OUTS3 depending on the state of the load capacitance. That is, stable and high-speed operation is possible.
ここでは図１の回路に対する変更例のみを示したが、本変更例の適用はそれに限られるものではなく、レシオレスブートストラップ型の出力段回路１３０を使用する他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
Here, only a modification example to the circuit of FIG. 1 is shown, but the application of this modification example is not limited thereto, and other embodiments and other modifications using the ratioless bootstrap type
［第３の変更例］
図７は、実施の形態１の第３の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、出力段回路１３０のトランジスタＱ１５のゲートとトランジスタＱ１９のゲートとを分離したものである。つまりトランジスタＱ１９のゲート（ノードＮ１０）を充放電するトランジスタＱ１７，Ｑ１８とは別に、トランジスタＱ１５のゲート（ノードＮ１０Ｄ）を充放電するＮ型のトランジスタＱ１７Ｄ，Ｑ１８Ｄを設けたものである。またノードＮ９，Ｎ１０間の容量素子Ｃ５とは別に、ノードＮ９とノードＮ１０Ｄとの間に容量素子Ｃ５Ｄが接続される。
[Third Modification]
FIG. 7 shows a level conversion circuit according to a third modification of the first embodiment. The level conversion circuit is obtained by separating the gate of the transistor Q15 of the
トランジスタＱ１７Ｄ，Ｑ１８Ｄは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続される。トランジスタＱ１７ＤのゲートはトランジスタＱ１７のゲートと共に第２ブートストラップ回路１２０のノードＮ１Ｙに接続され、トランジスタＱ１８ＤのゲートはトランジスタＱ１８のゲートと共にプッシュプル回路１１０のノードＮ６Ｘに接続される。つまりトランジスタＱ１７Ｄ，Ｑ１８Ｄは、それぞれトランジスタＱ１７，Ｑ１８と同様に動作する。従って図７の回路では、図１の回路とはトランジスタＱ１５のゲート電圧を制御する回路が異なるものの、基本的にその動作は同じである。
Transistors Q17D and Q18D are connected in series between high-
図７の回路では、図１の回路に比較して、トランジスタＱ１９のゲート容量の分だけトランジスタＱ１５のゲートノードの寄生容量が小さくなる。そのためノードＮ９の充電時には、容量素子Ｃ５Ｄを介する結合により、トランジスタＱ１５のゲート電圧がより高く上昇される。よってそのときのトランジスタＱ１５のオン抵抗はより小さくなり、ノードＮ９の電圧レベルの立ち上がりが高速化される。その結果、容量素子Ｃ５を介する結合によるノードＮ１０（トランジスタＱ１９のゲート）の昇圧速度が速くなり、出力信号ＯＵＴＳの立ち上がり速度が高速化されるという効果が得られる。但し、図１の回路よりも占有面積が増大することに留意すべきである。 In the circuit of FIG. 7, as compared with the circuit of FIG. 1, the parasitic capacitance of the gate node of the transistor Q15 is reduced by the gate capacitance of the transistor Q19. Therefore, at the time of charging node N9, the gate voltage of transistor Q15 is raised higher due to the coupling through capacitive element C5D. Therefore, the on-resistance of transistor Q15 at that time becomes smaller, and the rise of the voltage level of node N9 is accelerated. As a result, the boosting speed of the node N10 (the gate of the transistor Q19) due to the coupling via the capacitive element C5 is increased, and the rise speed of the output signal OUTS is increased. However, it should be noted that the occupied area is increased as compared with the circuit of FIG.
ここでは図１の回路に対する変更例のみを示したが、本変更例の適用はそれに限られるものではなく、レシオレスブートストラップ型の出力段回路１３０を使用する他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
Here, only a modification example to the circuit of FIG. 1 is shown, but the application of this modification example is not limited thereto, and other embodiments and other modifications using the ratioless bootstrap type
［第４の変更例］
図８は、実施の形態１の第４の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路の単位レベル変換回路ＬＳ１〜ＬＳ３それぞれに対し、以下の変更を加えたものである。まず、第１ブートストラップ回路１００のトランジスタＱ１Ｘとハイ側電源線１０２との間にダイオード接続したＮ型のトランジスタＱ４Ｘを介在させると共に、そのトランジスタＱ１Ｘ，Ｑ４Ｘ間の接続ノードとプッシュプル回路１１０の出力ノードＮ６Ｘとの間に容量素子Ｃ２Ｘを接続させている。
[Fourth modification]
FIG. 8 shows a level conversion circuit according to a fourth modification of the first embodiment. The level conversion circuit is obtained by adding the following changes to each of the unit level conversion circuits LS1 to LS3 of the circuit of FIG. First, an N-type transistor Q4X that is diode-connected is interposed between the transistor Q1X of the
図８の如く、トランジスタＱ４Ｘは、トランジスタＱ１Ｘのドレインとハイ側電源線１０２との間に接続され、そのゲートはハイ側電源線１０２に接続される。トランジスタＱ１Ｘ，Ｑ４Ｘ間の接続ノードをノードＮ３Ｘとすると、当該トランジスタＱ４Ｘは、ハイ側電源線１０２からノードＮ３Ｘへの向きを順方向とする一方向性電流駆動素子として機能する。また容量素子Ｃ６Ｘは、第１ブートストラップ回路１００のノードＮ３Ｘとプッシュプル回路１１０の出力ノードＮ６Ｘとの結合容量として機能する。
As shown in FIG. 8, the transistor Q4X is connected between the drain of the transistor Q1X and the high-side
また第２ブートストラップ回路１２０と出力段回路１３０との間には、プッシュプル回路１４０が設けられている。以下、本実施の形態では、プッシュプル回路１１０を「第１プッシュプル回路」、プッシュプル回路１４０を「第２プッシュプル回路」と称する。
A push-
第２ブートストラップ回路１２０および第２プッシュプル回路１４０は、上記の第１ブートストラップ回路１００および第１プッシュプル回路１１０と同様の構成を有している。即ち、第２ブートストラップ回路１２０は、図１のそれに対して、トランジスタＱ１Ｙとハイ側電源線１０２との間にダイオード接続したＮ型のトランジスタＱ４Ｙを介在させたものである。
The
トランジスタＱ４Ｙは、トランジスタＱ１Ｙのドレインとハイ側電源線１０２との間に接続され、そのゲートはハイ側電源線１０２に接続される。トランジスタＱ１Ｙ，Ｑ４Ｙ間の接続ノードをノードＮ３Ｙとすると、トランジスタＱ４Ｙは、ハイ側電源線１０２からノードＮ３Ｙへの向きを順方向とする一方向性電流駆動素子として機能する。
The transistor Q4Y is connected between the drain of the transistor Q1Y and the high-side
また第２プッシュプル回路１４０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ５Ｙ，Ｑ６Ｙから成る。トランジスタＱ５Ｙ，Ｑ６Ｙ間の接続ノードＮ６Ｙが、第２プッシュプル回路１４０の出力ノードになる。トランジスタＱ５Ｙはハイ側電源線１０２とノードＮ６Ｙとの間に接続し、そのゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。トランジスタＱ６Ｙは、ノードＮ６Ｙとロー側電源線１０４との間に接続し、そのゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。第２ブートストラップ回路１２０のノードＮ３Ｙと第２プッシュプル回路１４０の出力ノードＮ６Ｙとの間には、結合容量として機能する容量素子Ｃ２Ｙが接続されている。
The second push-
また本実施の形態では、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、出力段回路１３０は、第１プッシュプル回路１１０および第２プッシュプル回路１４０の出力信号によって駆動される。即ち、出力段回路１３０のトランジスタＱ１３，Ｑ１６，Ｑ１８，Ｑ２０のゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ１７のゲートは第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続される。
In the present embodiment, in each of the unit level conversion circuits LS1 to LS3, the
また各第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙは、前相回路および１相遅れ回路の第２ブートストラップ回路１２０の出力信号によって駆動される。即ち、トランジスタＱ３Ｙのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続される。
The transistors Q3Y and Q9Y of each
以下、本変更例に係るレベル変換回路の動作を説明する。単位レベル変換回路ＬＳ１〜ＬＳ３の動作は、動作タイミングが異なることを除いては同じであるため、ここでは代表的に単位レベル変換回路ＬＳ１について説明する。 Hereinafter, the operation of the level conversion circuit according to this modification will be described. Since the operations of the unit level conversion circuits LS1 to LS3 are the same except that the operation timings are different, only the unit level conversion circuit LS1 will be described here.
単位レベル変換回路ＬＳ１において、例えば入力信号ＩＮＳ１がＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）へと変化すると、第１ブートストラップ回路１００のトランジスタＱ２Ｘがオンになるので、トランジスタＱ４Ｘ，Ｑ１Ｘ，Ｑ２Ｘを通してハイ側電源線１０２からロー側電源線１０４への電流が流れる。トランジスタＱ２ＸはトランジスタＱ１Ｘよりもオン抵抗が充分小さく設定され、トランジスタＱ４ＸもトランジスタＱ１Ｘよりオン抵抗が充分小さく設定されている。よってこのときノードＮ３Ｘは略電圧ＶＨ−ＶｔｈｎのＨレベル、ノードＮ１Ｘは略電圧ＶＳＳのＬレベルとなる。従って第１プッシュプル回路１１０では、トランジスタＱ５Ｘはオフ状態、トランジスタＱ６Ｘはオン状態になり、ノードＮ６Ｘは電圧ＶＳＳのＬレベルになる。
In the unit level conversion circuit LS1, for example, when the input signal INS1 changes from L level (VSS) to H level (VDD), the transistor Q2X of the
このとき第２ブートストラップ回路１２０および第２プッシュプル回路１４０では、トランジスタＱ２Ｙ，Ｑ６Ｙがオフになる。よって第１ブートストラップ回路１００のノードＮ１Ｙの電圧レベルが上昇する。応じて第１プッシュプル回路１１０のトランジスタＱ５Ｙがオンになり、ノードＮ６Ｙのレベルが上昇する。すると容量素子Ｃ２Ｙを介する結合により、電圧ＶＨ−Ｖｔｈに充電されているノードＮ３Ｙが昇圧される。ノードＮ３Ｙのレベルが電圧ＶＨ−Ｖｔｈを超えるとトランジスタＱ４ＹはオフになるのでノードＮ３Ｙの電圧はさらに上昇する。応じて、ノードＮ３ＹからトランジスタＱ１Ｙを通して流れ込む電荷によってノードＮ１Ｙ（トランジスタＱ５Ｙのゲート）の電圧レベルも上昇し、トランジスタＱ５Ｙのゲート・ソース間電圧が高められる。つまりトランジスタＱ５ＹがノードＮ６Ｙを充電することによる当該ノードＮ６Ｙの電圧レベルの上昇が、トランジスタＱ５Ｙのゲート電圧に正帰還（フィードバック）される。
At this time, in the
この正帰還動作によりノードＮ１Ｙ（トランジスタＱ５Ｙのゲート）の電圧レベルが充分に高くなると、トランジスタＱ５Ｙは非飽和動作するようになる。その結果、ノードＮ６Ｙの電圧レベルはトランジスタＱ５Ｙのしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇する。 When the voltage level of the node N1Y (the gate of the transistor Q5Y) becomes sufficiently high by this positive feedback operation, the transistor Q5Y starts to operate in a non-saturated manner. As a result, the voltage level of node N6Y rises to voltage VH without any loss corresponding to the threshold voltage of transistor Q5Y.
その後入力信号ＩＮＳ１がＬレベル（ＶＳＳ）になると、トランジスタＱ２Ｘ，Ｑ６Ｘがオフになる。よって第１ブートストラップ回路１００のノードＮ１Ｘの電圧レベルが上昇する。応じて第１プッシュプル回路１１０のトランジスタＱ５Ｘがオンになり、ノードＮ６Ｘのレベルが上昇する。すると容量素子Ｃ２Ｘを介する結合により、ノードＮ３Ｘの電圧レベルが上昇する。ノードＮ３Ｘのレベルが上昇するとトランジスタＱ４ＸはオフになるのでノードＮ３Ｘの電圧はさらに上昇する。応じて、ノードＮ３ＸからトランジスタＱ１Ｘを通して流れ込む電荷によってノードＮ１Ｘ（トランジスタＱ５Ｘのゲート）の電圧レベルも上昇し、トランジスタＱ５Ｙのゲート・ソース間電圧が高められる。つまりノードＮ１Ｘの電圧レベルの上昇が、トランジスタＱ５Ｘのゲート電圧へと正帰還（フィードバック）される。
Thereafter, when the input signal INS1 becomes L level (VSS), the transistors Q2X and Q6X are turned off. Therefore, the voltage level of the node N1X of the
この正帰還動作によりノードＮ１Ｘ（トランジスタＱ５Ｘのゲート）の電圧が上昇すると、トランジスタＱ５Ｘはそのゲート・ソース間電圧が高くなり非飽和動作するようになる。その結果、ノードＮ６Ｘの電圧レベルはトランジスタＱ５Ｘのしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇する。つまり第１プッシュプル回路１１０の出力信号のＨレベル電圧は、図１の場合よりもトランジスタＱ５Ｘのしきい値電圧分だけ高くなる。
When the voltage at the node N1X (the gate of the transistor Q5X) rises due to this positive feedback operation, the transistor Q5X has a high gate-source voltage and becomes non-saturated. As a result, the voltage level of node N6X rises to voltage VH without any loss corresponding to the threshold voltage of transistor Q5X. That is, the H level voltage of the output signal of the first push-
このとき第２ブートストラップ回路１２０および第２プッシュプル回路１４０では、トランジスタＱ２Ｙがオンになるので、トランジスタＱ４Ｙ，Ｑ１Ｙ，Ｑ２Ｙを通してハイ側電源線１０２からロー側電源線１０４への電流が流れる。トランジスタＱ２ＹはトランジスタＱ１Ｙよりもオン抵抗が充分小さく設定され、トランジスタＱ４ＹもトランジスタＱ１Ｙよりオン抵抗が充分小さく設定されている。よってこのときノードＮ３Ｙは略電圧ＶＨ−Ｖｔｈｎとなり、ノードＮ１Ｙは略電圧ＶＳＳのＬレベルとなる。従って第１プッシュプル回路１１０では、トランジスタＱ５Ｙはオフ状態、トランジスタＱ６Ｙはオン状態になり、ノードＮ６Ｙは電圧ＶＳＳのＬレベルになる。
At this time, since the transistor Q2Y is turned on in the
このように本変更例によれば、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０および第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙを駆動するための信号（第１および第２プッシュプル回路１１０，１４０の出力信号）を、トランジスタのしきい値電圧分の損失のオフセット電圧を伴わずに確実に電圧ＶＨと電圧ＶＳＳとの間で変化するものとすることができる。
As described above, according to this modification, the signals (first and second push-pull circuits) for driving the
なお、本変形例における出力段回路１３０および第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙの動作は、図１の回路の場合と同様であるので、ここでの説明は省略した。また以上では単位レベル変換回路ＬＳ１の動作を代表的に説明したが、単位レベル変換回路ＬＳ２，ＬＳ３においても同様の効果が得られることは明らかである。
Note that the operations of the transistors Q3Y and Q9Y of the
第２プッシュプル回路１４０は、定常状態での貫通電流を伴わないため、消費電力の増大を抑制しつつ駆動能力を高く設定することができ、また上記のようにその出力信号のＨレベル電圧はトランジスタＱ５Ｙのしきい値電圧分の損失を伴わない。つまり本変更例では、駆動能力が高く且つしきい値電圧分の損失を伴わない第２プッシュプル回路１４０の出力信号によって、出力段回路１３０のトランジスタＱ１７が駆動される。従って、ノードＮ１０の充電が高速化され、応じて出力端子ＯＵＴの充電速度（最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度）が向上する。
Since the second push-
また第１プッシュプル回路１１０が出力するＨレベル電圧はトランジスタＱ５Ｘのしきい値電圧分の損失を伴わないので、出力段回路１３０のトランジスタＱ１３を、第１プッシュプル回路１１０の出力信号を用いて駆動させることができる。この場合、第１ブートストラップ回路１００の出力信号を出力段回路１３０に供給する必要がなくなるので、出力段回路１３０を制御するための信号線の数を少なくできる。よって回路の占有面積を小さくでき、基板面積の縮小化に寄与できる。
Since the H level voltage output from the first push-
また第１プッシュプル回路１１０の出力信号のＨレベル電圧が高くなることにより、出力段回路１３０のトランジスタＱ２０をオンさせるときのゲート電圧が高くなる。よって出力端子ＯＵＴの放電の際のトランジスタＱ２０のオン抵抗を小さくでき、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち下り速度が向上されるという効果も得られる。
Further, since the H level voltage of the output signal of the first push-
ここでは図１の回路に対する変更例のみを示したが、本変更例の第１および第２ブートストラップ回路１００，１２０並びに第１および第２プッシュプル回路１１０，１４０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
Although only a modification example of the circuit of FIG. 1 is shown here, the first and
［第５の変更例］
図９は、実施の形態１の第５の変更例に係るレベル変換回路であり、図８の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０の構成を変えたものである。
[Fifth Modification]
FIG. 9 shows a level conversion circuit according to a fifth modification of the first embodiment, in which the configuration of the
本変更例の出力段回路１３０は、プッシュプル出力回路２１０と昇圧プッシュプル回路２２０とから成っている。図９の如く、プッシュプル出力回路２１０は、Ｎ型のトランジスタＱ４５〜Ｑ４８および容量素子Ｃ４２により構成され、昇圧プッシュプル回路２２０はＮ型のトランジスタＱ４１，Ｑ４２，Ｑ４３により構成される。
The
プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６はハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、その間の接続ノードが出力端子ＯＵＴとなる。即ちトランジスタＱ４５はハイ側電源線１０２と出力端子ＯＵＴとの間に接続し、トランジスタＱ４６は出力端子ＯＵＴとロー側電源線１０４との間に接続する。またトランジスタＱ４７，Ｑ４８もハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、ハイ側電源線１０２側のトランジスタＱ４７のゲートは、トランジスタＱ４５のゲートに接続され、ロー側電源線１０４側のトランジスタＱ４８のゲートは、トランジスタＱ４６のゲートに接続される。トランジスタＱ４６，Ｑ４８のゲートは、第１プッシュプル回路１１０のノードＮ６Ｘに接続される。
In the push-
ここで、トランジスタＱ４５，Ｑ４７のゲートが接続するノードをノードＮ４１、トランジスタＱ４７，Ｑ４８間の接続ノードをノードＮ４４と定義する。 Here, a node to which the gates of the transistors Q45 and Q47 are connected is defined as a node N41, and a connection node between the transistors Q47 and Q48 is defined as a node N44.
昇圧プッシュプル回路２２０において、トランジスタＱ４２はノードＮ４１とロー側電源線１０４との間に接続し、そのゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。トランジスタＱ４１は、ノードＮ４１と所定のノードＮ４３との間に接続され、そのゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。またトランジスタＱ４４は、上記ノードＮ４３とハイ側電源線１０２との間に接続し、そのゲートはハイ側電源線１０２に接続される。つまりトランジスタＱ４４はハイ側電源線１０２からノードＮ４３への向きを順方向とする一方向性電流駆動素子として機能するようにダイオード接続されている。
In the boost push-
また容量素子Ｃ４２は、プッシュプル出力回路２１０のノードＮ４４と昇圧プッシュプル回路２２０のノードＮ４３との間に接続される。
Capacitance element C42 is connected between node N44 of push-
プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６とトランジスタＱ４７，Ｑ４８は、それぞれがプッシュプル回路を構成している。しかもトランジスタＱ４５，Ｑ４７のゲートが互いに接続し、トランジスタＱ４６，Ｑ４８のゲートも互いに接続しているので、それら２つのプッシュプル回路は同様に動作制御される。つまりノードＮ４４と出力端子ＯＵＴの電圧レベルは同様に変化することになる。
In the push-
但し、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は出力端子ＯＵＴに接続される負荷の駆動を行うものであり、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路はノードＮ４４の電圧レベルを変化させることで、容量素子Ｃ４２を介して当該ノードＮ４４と結合したノードＮ４３の電圧レベルを変化させるものである。 However, the push-pull circuit composed of the transistors Q45 and Q46 drives a load connected to the output terminal OUT, and the push-pull circuit composed of the transistors Q47 and Q48 changes the voltage level of the node N44 to change the capacitance. The voltage level of the node N43 coupled to the node N44 is changed through the element C42.
昇圧プッシュプル回路２２０においては、トランジスタＱ４１，Ｑ４２がプッシュプル回路として機能し、ノードＮ４３はそのハイ側電源ノードとなる。つまりダイオード接続されたトランジスタＱ４４は、ノードＮ４３にトランジスタＱ４１，Ｑ４２がプッシュプル回路のハイ側電源電圧を供給するように機能する。また昇圧プッシュプル回路２２０の出力ノードは、トランジスタＱ４１，Ｑ４２がプッシュプル回路の出力ノードとなるノードＮ４４である。詳細は後述するが、昇圧プッシュプル回路２２０においては、そのハイ側電源ノードＮ４３の電圧が昇圧されることにより、それに応じた高い電圧レベルの信号を出力することが可能である。
In step-up push-
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、プッシュプル出力回路２１０は昇圧プッシュプル回路２２０により駆動され、昇圧プッシュプル回路２２０は第２ブートストラップ回路１２０により駆動される関係にある。昇圧プッシュプル回路２２０は、第２ブートストラップ回路１２０よりも駆動能力が大きく設定される。即ち、トランジスタＱ４１の駆動能力はトランジスタＱ１Ｙよりも大きく設定される。
In each of the unit level conversion circuits LS1 to LS3, the push-
つまりトランジスタＱ４１，Ｑ４２はノードＮ１Ｙの信号の駆動能力を高めるためのバッファ回路として機能する。またトランジスタＱ４１，Ｑ４２は互いに相補的に（交互に）オンになるレシオレス回路を構成しているため、トランジスタＱ４１，Ｑ４２には直流的な電流が流れない。よってトランジスタＱ４１の駆動能力を大きく設定しても消費電流の増大は殆どない。 That is, the transistors Q41 and Q42 function as a buffer circuit for enhancing the drive capability of the signal at the node N1Y. Since the transistors Q41 and Q42 constitute a ratioless circuit that is turned on complementarily (alternately), no direct current flows through the transistors Q41 and Q42. Therefore, even if the driving capability of the transistor Q41 is set large, the current consumption hardly increases.
なお、プッシュプル出力回路２１０においては、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は、出力端子ＯＵＴに接続される負荷容量を駆動するため、昇圧プッシュプル回路２２０よりも駆動能力が大きく設定される。即ち、トランジスタトランジスタＱ４５の駆動能力はトランジスタＱ４１の駆動能力より大きく設定される。
In the push-
なお、各第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙは、図８の場合と同様に、前相回路および１相遅れ回路の第２ブートストラップ回路１２０の出力信号によって駆動される。即ち、トランジスタＱ３Ｙのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続される。
Note that the transistors Q3Y and Q9Y of each
以下、本変更例に係るレベル変換回路の動作を説明する。単位レベル変換回路ＬＳ１〜ＬＳ３の動作は、動作タイミングが異なることを除いて同じであるため、ここでは代表的に単位レベル変換回路ＬＳ１の動作について説明する。なお、第１および第２ブートストラップ回路１００，１２０並びに第１および第２プッシュプル回路１１０，１４０の動作は図８の回路の場合と同様であるので、ここでの詳細な説明は省略する。
Hereinafter, the operation of the level conversion circuit according to this modification will be described. Since the operation of the unit level conversion circuits LS1 to LS3 is the same except that the operation timing is different, the operation of the unit level conversion circuit LS1 will be described here representatively. Since the operations of the first and
単位レベル変換回路ＬＳ１において、例えば入力信号ＩＮＳ１がＬレベル（ＶＳＳ）のとき、第１プッシュプル回路１１０の出力信号（ノードＮ６Ｘの信号）はＨレベル（ＶＨ）である。また第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）は、Ｌレベル（ＶＳＳ）である。 In the unit level conversion circuit LS1, for example, when the input signal INS1 is at the L level (VSS), the output signal of the first push-pull circuit 110 (the signal at the node N6X) is at the H level (VH). The output signal of the second bootstrap circuit 120 (the signal at the node N1Y) is at the L level (VSS).
よってこのとき単位レベル変換回路ＬＳ１の昇圧プッシュプル回路２２０では、トランジスタＱ４１がオフ状態、トランジスタＱ４２がオン状態であるので、その出力ノードＮ４１はＬレベル（ＶＳＳ）である。よってプッシュプル出力回路２１０のトランジスタＱ４５，Ｑ４７はオフ状態であり、またノードＮ６ＸがＬレベルなのでトランジスタＱ４６，Ｑ４８はオン状態であるため、ノードＮ４４および出力端子ＯＵＴはＬレベル（ＶＳＳ）である。
Therefore, at this time, in the boost push-
この状態から入力信号ＩＮＳ１がＨレベル（ＶＨ）に変化すると、単位レベル変換回路ＬＳ１では、第１プッシュプル回路１１０の出力信号（ノードＮ６Ｘの信号）はＬレベル（ＶＳＳ）になり、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）はＨレベルになる。第５の変更例で説明したように、このときノードＮ３Ｙは容量素子Ｃ２Ｙによって昇圧されるため、ノードＮ１Ｙの電圧レベルは充分に高い電圧レベルになる。 When the input signal INS1 changes to H level (VH) from this state, in the unit level conversion circuit LS1, the output signal of the first push-pull circuit 110 (signal of the node N6X) becomes L level (VSS), and the second boot The output signal of the strap circuit 120 (the signal at the node N1Y) becomes H level. As described in the fifth modification, the node N3Y is boosted by the capacitive element C2Y at this time, so that the voltage level of the node N1Y becomes a sufficiently high voltage level.
すると昇圧プッシュプル回路２２０は、トランジスタＱ４１がオン、トランジスタＱ４２はオフの状態になる。このときノードＮ４３は電圧ＶＨ−Ｖｔｈｎに充電されているので、ノードＮ４１はＨレベルに変化する。応じてプッシュプル出力回路２１０のトランジスタＱ４５，Ｑ４７がオンになり、トランジスタＱ４６，Ｑ４８は第１プッシュプル回路１１０の出力信号がＬレベルになった時点でオフになっているため、ノードＮ４４および出力端子ＯＵＴ（最終出力信号ＯＵＴＳ１）の電圧レベルが上昇する。
Then, in the boost push-
ノードＮ４４の電圧レベルが上昇するとき、容量素子Ｃ４２を介した結合により、ノードＮ４３の電圧レベルが昇圧される。応じてノードＮ４３の電荷がトランジスタＱ４１を通してノードＮ４１に流れ込み、ノードＮ４１の電圧レベルも上昇する。よって昇圧プッシュプル回路２２０の出力信号（ノードＮ４１の信号）は、充分に高いレベルに昇圧された電圧のＨレベルになる。 When the voltage level of the node N44 rises, the voltage level of the node N43 is boosted by the coupling through the capacitive element C42. In response, the charge at node N43 flows into node N41 through transistor Q41, and the voltage level at node N41 also rises. Therefore, the output signal of boosting push-pull circuit 220 (the signal at node N41) becomes the H level of the voltage boosted to a sufficiently high level.
このように出力段回路１３０においては、ノードＮ４４と出力端子ＯＵＴの電圧上昇が、容量素子Ｃ４４を介してノードＮ４３，Ｎ４１の電圧の上昇を生じさせ、その結果トランジスタＱ４５，Ｑ４７のゲート・ソース間電圧が高められる。つまりノードＮ４４および出力端子ＯＵＴの電圧上昇が、ノードＮ４１の電圧レベルが充分に高められると、トランジスタＱ４５，Ｑ４７は非飽和動作し、ノードＮ４４および出力端子ＯＵＴは高速に充電されて、電圧ＶＨのＨレベルになる。
As described above, in the
このように本変更例によれば、出力端子ＯＵＴとノードＮ４４の電圧レベルの上昇が、トランジスタＱ４５，Ｑ４７のゲート電圧へと正帰還される。その結果トランジスタＱ４５，Ｑ４７のゲート・ソース間電圧が高められ、それらが非飽和動作するので、最終出力信号ＯＵＴＳ１の立ち上がり速度が高速になる。 As described above, according to this modification, the increase in the voltage level of the output terminal OUT and the node N44 is positively fed back to the gate voltages of the transistors Q45 and Q47. As a result, the gate-source voltages of the transistors Q45 and Q47 are increased, and they operate in a non-saturated manner, so that the rising speed of the final output signal OUTS1 is increased.
またプッシュプル出力回路２１０において、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路は専ら上記の正帰還を行う目的でノードＮ４４を充放電し、一方、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は専ら出力端子ＯＵＴに接続される負荷容量を駆動する。ノードＮ４４と出力端子ＯＵＴとは分離されているため、上記の正帰還動作に出力端子ＯＵＴの電圧レベルの変化速度は影響しない。従って、出力端子ＯＵＴに大きな容量負荷が接続された場合などに最終出力信号ＯＵＴＳ１の立ち上がり速度が低下しても、上記の正帰還動作の速度（ノードＮ４１の電圧上昇速度）には影響しない。よって安定して高速な動作が可能になる。
In the push-
さらに昇圧プッシュプル回路２２０の駆動能力は第２ブートストラップ回路１２０よりも大きく設定されているため、プッシュプル出力回路２１０へは、第１ブートストラップ回路１００の出力信号の駆動能力を高めた信号が供給される。このことも最終出力信号ＯＵＴＳ１の立ち上がり速度の向上に寄与している。
Further, since the drive capability of the boost push-
なお、プッシュプル出力回路２１０および昇圧プッシュプル回路２２０はいずれもレシオレス型の回路であり、定常状態での貫通電流は生じないので、実施の形態１と同様に消費電力は低く抑えられている。
Note that the push-
ここでは図８の回路に対する変更例のみを示したが、本変更例の出力段回路１３０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
Here, only a modification example to the circuit of FIG. 8 is shown, but the
［第６の変更例］
図１０は、実施の形態１の第６の変更例に係るレベル変換回路を説明するための図である。本変更例は、図９の出力段回路１３０の更なる変更例であり、トランジスタＱ４１，Ｑ４２，Ｑ４４から成る単位回路を１段のみ備える図９の昇圧プッシュプル回路２２０を、それと同様の構成の単位回路を複数段（ｎ段）備えた多段構成としたものである。
[Sixth Modification]
FIG. 10 is a diagram for explaining a level conversion circuit according to a sixth modification of the first embodiment. This modified example is a further modified example of the
多段構成の昇圧プッシュプル回路２２０において、トランジスタＱ４１［１］，Ｑ４２［１］，Ｑ４４［１］から成る最前段の単位回路は、図９の昇圧プッシュプル回路１２０と同様に第２ブートストラップ回路１２０（不図示）により駆動される（即ち、トランジスタＱ４１［１］のゲートは第２ブートストラップ回路１２０のノードＮ１Ｙに接続される）。２段目以降の単位回路は自己の前段の単位回路により駆動される。即ち各段のトランジスタＱ４１（Ｑ４１［２］〜Ｑ４１［ｎ］）のゲートは、それぞれその前段のノードＮ４１（Ｎ４１［１］〜Ｎ４１［ｎ−１］）に接続される。
In the step-up push-
各段のノードＮ４３（Ｎ４３［１］〜Ｎ４３［ｎ−１］）は、それぞれその次段のノードＮ４１（Ｎ４１［１］〜Ｎ４１［ｎ］）に、容量素子Ｃ４１（Ｃ４１［２］〜Ｑ４１［ｎ］）を介して接続される。但し最終段のノードＮ４３［ｎ］は、プッシュプル出力回路２１０のノードＮ４４に容量素子Ｃ４２を介して接続される。
Nodes N43 (N43 [1] to N43 [n-1]) of each stage are connected to capacitive elements C41 (C41 [2] to Q41) to nodes N41 (N41 [1] to N41 [n]) of the next stage, respectively. [N]). However, the node N43 [n] at the final stage is connected to the node N44 of the push-
そしてプッシュプル出力回路２１０は、最後段の単位回路によって駆動される（即ち、トランジスタＱ４７，Ｑ４５のゲートは最後段のノードＮ４１［ｎ］に接続される。
The push-
多段構成の昇圧プッシュプル回路２２０では、その各段のトランジスタＱ４１（Ｑ４１［１］〜Ｑ４１［ｎ］）の駆動能力が、後段のものほど大きく設定されている。
In the step-up push-
本変更例によれば、トランジスタＱ４５のゲートを充電する最後段のトランジスタＱ４１［ｎ］の駆動能力を極めて大きく設定することができる。そのため、出力端子ＯＵＴに接続される負荷容量が極めて大きい場合に対応可能なようにトランジスタＱ４５の駆動能力（ゲート幅）が大きく設計されていても、そのゲートを高速に充電することができ、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度の低下を防止することができる。 According to this modification, the driving capability of the last-stage transistor Q41 [n] that charges the gate of the transistor Q45 can be set to be extremely large. Therefore, even if the drive capability (gate width) of the transistor Q45 is designed to be large enough to cope with a case where the load capacitance connected to the output terminal OUT is extremely large, the gate can be charged at high speed. A decrease in the rising speed of the output signals OUTS1 to OUTS3 can be prevented.
［第７の変更例］
図１１は、実施の形態１の第７の変更例であるレベル変換回路の構成を示す図である。図９の回路では、例えば第１プッシュプル回路１１０において、トランジスタＱ５ＸによるノードＮ６Ｘの充電時に、そのノードＮ６Ｘの電圧変化をトランジスタＱ５Ｘのゲート電圧に正帰還させていた。
[Seventh Modification]
FIG. 11 is a diagram showing a configuration of a level conversion circuit which is a seventh modification of the first embodiment. In the circuit of FIG. 9, for example, in the first push-
それに対し図１１のレベル変換回路では、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１プッシュプル回路１１０において、ノードＮ６Ｘを駆動するためのプッシュプル回路（駆動用プッシュプル回路）とは別に、それと同様に動作するプッシュプル回路（帰還用プッシュプル回路）を設け、帰還用プッシュプル回路の出力ノードの電圧変化をトランジスタＱ５Ｘのゲート電圧に帰還させるように構成している。また第２プッシュプル回路１４０においても、ノードＮ６Ｙを駆動するためのプッシュプル回路（駆動用プッシュプル回路）とは別に、それと同様に動作するプッシュプル回路（帰還用プッシュプル回路）を設け、帰還用プッシュプル回路の出力ノードの電圧変化をトランジスタＱ５Ｙのゲート電圧に帰還させるように構成している。
On the other hand, in the level conversion circuit of FIG. 11, in the first push-
図１１を参照し、第１プッシュプル回路１１０の帰還用プッシュプル回路は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したＮ型トランジスタＱ７Ｘ，Ｑ８Ｘから成っている。この帰還用プッシュプル回路とトランジスタＱ５Ｘ，Ｑ６Ｘから成る駆動用プッシュプル回路とが同様に動作するように、両者は互いに並列に接続される。
Referring to FIG. 11, the feedback push-pull circuit of first push-
即ち、トランジスタＱ７Ｘ，Ｑ８Ｘの間の接続ノードをノードＮ４Ｘとすると、トランジスタＱ７Ｘはハイ側電源線１０２とノードＮ４Ｘとの間に接続し、ゲートはトランジスタＱ５Ｘのゲートと共にノードＮ１Ｘに接続している。トランジスタＱ８Ｘは、ノードＮ４Ｘとロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６Ｘのゲートと共に入力端子ＩＮに接続している。帰還用プッシュプル回路の出力ノードはノードＮ４Ｘである。本変更例では容量素子Ｃ２ＸはこのノードＮ４ＸとノードＣ３Ｘとの間に接続され、ノードＮ６Ｘには接続しない。
That is, when the connection node between the transistors Q7X and Q8X is a node N4X, the transistor Q7X is connected between the high-side
同様に、第２プッシュプル回路１４０の帰還用プッシュプル回路は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したＮ型トランジスタＱ７Ｙ，Ｑ８Ｙから成っている。この帰還用プッシュプル回路とトランジスタＱ５Ｙ，Ｑ６Ｙから成る駆動用プッシュプル回路とが同様に動作するように、両者は互いに並列に接続される。
Similarly, the feedback push-pull circuit of the second push-
即ち、トランジスタＱ７Ｙ，Ｑ８Ｙの間の接続ノードをノードＮ４Ｙとすると、トランジスタＱ７Ｙはハイ側電源線１０２とノードＮ４Ｙとの間に接続し、ゲートはトランジスタＱ５Ｙのゲートと共にノードＮ１Ｙに接続している。トランジスタＱ８Ｙは、ノードＮ４Ｙとロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６Ｙのゲートと共に入力端子ＩＮに接続している。帰還用プッシュプル回路の出力ノードはノードＮ４Ｙである。本変更例では容量素子Ｃ２ＹはこのノードＮ４ＹとノードＣ３Ｙとの間に接続され、ノードＮ６Ｙには接続しない。
That is, when the connection node between the transistors Q7Y and Q8Y is a node N4Y, the transistor Q7Y is connected between the high-side
第１および第２プッシュプル回路１１０，１４０の各々において、帰還用プッシュプル回路は、駆動用プッシュプル回路と同様に動作するので、ノードＮ４Ｘの電圧レベルは原則としてノードＮ６Ｘの電圧レベルと同様に変化し、またノードＮ４Ｙの電圧レベルは原則としてノードＮ６Ｙの電圧レベルと同様に変化する。従って、図１１の回路と図９の回路とでは容量素子Ｃ２Ｘ，Ｃ２Ｙの接続先が異なるものの、その動作はほぼ同じである。
In each of the first and second push-
但し、第１プッシュプル回路１１０では、帰還用プッシュプル回路（Ｑ７Ｘ，Ｑ８Ｘ）は専ら容量素子Ｃ２Ｘを用いた正帰還動作を行い、駆動用プッシュプル回路（Ｑ５Ｘ，Ｑ６Ｘ）は専らノードＮ６Ｘに接続される負荷容量の駆動を行うように、役割分担されている。同様に、第２プッシュプル回路１４０では、帰還用プッシュプル回路（Ｑ７Ｙ，Ｑ８Ｙ）は専ら容量素子Ｃ２Ｙを用いた正帰還動作を行い、駆動用プッシュプル回路（Ｑ５Ｙ，Ｑ６Ｙ）は専らノードＮ６Ｙに接続される負荷容量の駆動を行うように、役割分担されている。
However, in the first push-
この変更例では、トランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に係る正帰還のループの経路が図９の回路とは異なる。つまりトランジスタＱ５Ｘのゲート電圧に係る当該正帰還の動作はノードＮ６Ｘではなく、それとは分離したノードＮ４Ｘの信号に基づいて行われる。一方トランジスタＱ５Ｙのゲート電圧に係る当該正帰還の動作はノードＮ６Ｙではなく、それとは分離したノードＮ４Ｙの信号に基づいて行われる。 In this modified example, the path of the positive feedback loop relating to the gate voltages of the transistors Q5X and Q5Y is different from the circuit of FIG. That is, the positive feedback operation related to the gate voltage of the transistor Q5X is performed based on the signal of the node N4X separated from the node N6X. On the other hand, the operation of the positive feedback related to the gate voltage of the transistor Q5Y is performed based on the signal of the node N4Y separated from the node N6Y.
ノードＮ６Ｘ，Ｎ６Ｙは、出力段回路１３０や他の単位レベル変換回路のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートが接続されるため、その寄生容量値によっては充電にある程度の時間を要することが考えられる。図９の回路では、ノードＮ６Ｘ，Ｎ６Ｙの電圧変化がそれぞれトランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に正帰還されるため、そのような場合には、第１および第２プッシュプル回路１１０，１４０の出力信号の立ち上がり速度の低下を招く。
Since the nodes N6X and N6Y are connected to the gates of the transistors Q3Y and Q9Y of the
それに対し図１１の回路では、ノードＮ６Ｘ，Ｎ６Ｙとは分離したノードＮ４Ｘ，Ｎ４Ｙの電圧変化が、それぞれトランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に正帰還されるため、その正帰還動作はノードＮ６Ｘ，Ｎ６Ｙの充電速度の影響を受けない。つまりノードＮ６Ｘに係る寄生容量が大きい場合でも、正帰還動作はその影響を受けず、図９の回路よりも第１および第２プッシュプル回路１１０，１４０の出力信号の立ち上がり速度を速くできる。
On the other hand, in the circuit of FIG. 11, the voltage changes at the nodes N4X and N4Y separated from the nodes N6X and N6Y are positively fed back to the gate voltages of the transistors Q5X and Q5Y, respectively, so that the positive feedback operation is performed at the nodes N6X and N6Y. Unaffected by charging speed. That is, even when the parasitic capacitance related to the node N6X is large, the positive feedback operation is not affected, and the rising speed of the output signals of the first and second push-
［第８の変更例］
図１２は、実施の形態１の第８の変更例であるレベル変換回路の構成を示す図である。当該レベル変換回路は、図１２の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第２ブートストラップ回路１２０において、トランジスタＱ１ＹのゲートとトランジスタＱ３Ｙ，Ｑ９Ｙ間の接続ノード（ノードＮ２Ｙ）との間を、ゲートをハイ側電源線１０２に接続させたトランジスタＱ１０Ｙを介して接続させたものである。なお、容量素子Ｃ１Ｙは、トランジスタＱ１Ｙのゲート（トランジスタＱ１ＹのゲートとトランジスタＱ１０Ｙと間の接続ノード）とノードＮ１Ｙとの間に接続させる。
[Eighth Modification]
FIG. 12 is a diagram showing a configuration of a level conversion circuit which is an eighth modification of the first embodiment. The level conversion circuit is different from the circuit of FIG. 12 in the
本変形例の第２ブートストラップ回路１２０では、ノードＮ１Ｙの充電時に容量素子Ｃ１Ｙを介する結合によってトランジスタＱ１Ｙのゲートが昇圧されたとき（ブートストラップ作用）、トランジスタＱ１０Ｙがオフになる。その結果ノードＮ２ＹがトランジスタＱ１Ｙのゲートから電気的に分離され、トランジスタＱ１Ｙのゲートに係る寄生容量が低減される。そのためトランジスタＱ１Ｙのゲートの電圧レベルの上昇速度が図１の回路の場合よりも速くなり、応じてトランジスタＱ１ＹによるノードＮ１Ｙの充電速度（第２ブートストラップ回路１２０の出力信号の立ち上がり速度）が高速化される。
In the
ここでは図１の回路に対する変更例のみを示したが、本変更例の第２ブートストラップ回路１２０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
Here, only the modification example to the circuit of FIG. 1 is shown, but the
［第９の変更例］
図１の回路では、レベル変換回路の動作開始前に各単位レベル変換回路のノードＮ２ＹがトランジスタＱ３Ｙのオフリーク電流により、予めＨレベルに充電されていることを想定している。しかしその充電が不充分である場合、トランジスタＱ１Ｙがオンにならないため、第２ブートストラップ回路１２０の入力信号（プッシュプル回路１１０の出力信号）がＬレベルになってもノードＮ１ＹがＨレベルにならないという誤動作が生じる。
[Ninth Modification]
In the circuit of FIG. 1, it is assumed that the node N2Y of each unit level conversion circuit is charged to the H level in advance by the off-leak current of the transistor Q3Y before the operation of the level conversion circuit starts. However, when the charge is insufficient, the transistor Q1Y is not turned on, so that the node N1Y does not become H level even when the input signal of the second bootstrap circuit 120 (output signal of the push-pull circuit 110) becomes L level. Malfunction occurs.
ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１が最初に動作する（入力信号ＩＮＳ１〜ＩＮＳ３のうち入力信号ＩＮＳ１が最初にＨレベルに変化する）場合を想定する。 Here, it is assumed that the unit level conversion circuit LS1 of the unit level conversion circuits LS1 to LS3 operates first (the input signal INS1 of the input signals INS1 to INS3 first changes to H level).
図１３は、実施の形態１の第９の変更例に係るレベル変換回路を示す図であり、図１の回路の単位レベル変換回路ＬＳ１に対し、リセット信号ＲＳＴＳにより制御されノードＮ２Ｙを充電するトランジスタＱ１１Ｙを第２ブートストラップ回路１２０に設けたものである。当該トランジスタＱ１１Ｙは、単位レベル変換回路ＬＳ１のノードＮ２Ｙとロー側電源線１０４との間に接続され、ゲートはリセット信号ＲＳＴＳが入力されるリセット端子ＲＳＴに接続されている。
FIG. 13 is a diagram illustrating a level conversion circuit according to a ninth modification of the first embodiment. The unit level conversion circuit LS1 of the circuit of FIG. 1 is controlled by a reset signal RSTS and charges a node N2Y. Q11Y is provided in the
トランジスタＱ１１Ｙは、動作開始前にリセット信号ＲＳＴＳにより一定期間オンにされ、ノードＮ２Ｙを所定電圧レベルに充電する。その結果、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙがオンになり、当該単位レベル変換回路ＬＳ１が正常に動作できるようになる。リセット信号ＲＳＴＳとして、例えば各電圧源の投入直後の一定期間活性化される（Ｈレベルになる）パワーオンリセット信号を用いればよい。 The transistor Q11Y is turned on for a certain period by the reset signal RSTS before the operation starts, and charges the node N2Y to a predetermined voltage level. As a result, the transistor Q1Y of the unit level conversion circuit LS1 is turned on, and the unit level conversion circuit LS1 can operate normally. As the reset signal RSTS, for example, a power-on reset signal that is activated (becomes H level) for a certain period of time immediately after each voltage source is turned on may be used.
なお、ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１から動作が開始することを想定しているが、仮にレベル変換回路ＬＳ２から動作を開始する場合は、トランジスタＱ１１Ｙはレベル変換回路ＬＳ２の第２ブートストラップ回路１２０に設けられる。同様にレベル変換回路ＬＳ３から動作を開始する場合、トランジスタＱ１１Ｙは単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０に設けられる。
Here, it is assumed that the operation starts from the unit level conversion circuit LS1 among the unit level conversion circuits LS1 to LS3. However, if the operation starts from the level conversion circuit LS2, the transistor Q11Y is connected to the level conversion circuit. It is provided in the
［第１０の変更例］
以上では、入力信号ＩＮＳ１〜ＩＮＳ３とそれぞれ同じ論理レベルをとる（同相の）最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３を生成するレベル変換回路を示したが、本発明は、入力信号に対して反転した論理レベルをとる（逆相の）出力信号を生成するものに対しても適用可能である。ここではそのような変更例を示す。
[Tenth Modification]
In the above, the level conversion circuit for generating the final output signals OUTS1 to OUTS3 (in phase) having the same logic level as that of the input signals INS1 to INS3 has been shown. The present invention can also be applied to a device that generates an output signal having a reverse phase. Here is an example of such a change.
図１４は、実施の形態１の第１０の変更例に係るレベル変換回路の構成を示す回路図である。当該レベル変換回路を構成する単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれは、図１と同様に第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０から構成されている。但し各出力段回路１３０の出力端子ＯＵＴからは、入力信号ＩＮＳ１〜ＩＮＳ３とは逆相の最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力される。
FIG. 14 is a circuit diagram showing a configuration of a level conversion circuit according to a tenth modification of the first embodiment. Each of the unit level conversion circuits LS1 to LS3 constituting the level conversion circuit includes a
本変更例においても入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれ位相が異なる信号である。上記のとおり「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指している。ここでは入力信号ＩＮＳ１〜ＩＮＳ３と最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３とは逆の論理レベルをとるので、最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳ１〜ＩＮＳ３の非活性期間（Ｌレベルの期間）がそれぞれ異なっている必要がある。つまり本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号である。 Also in this modification, the input signals INS1 to INS3 are signals having different phases. As described above, “the phase of the input signal is different” indicates a state in which the active periods of the final output signal after the level conversion are different from each other. Here, since the input signals INS1 to INS3 and the final output signals / OUTS1 to / OUTS3 have opposite logic levels, the active periods (H level periods) of the final output signals / OUTS1 to / OUTS3 are different from each other. In this case, the inactive periods (L level periods) of the input signals INS1 to INS3 need to be different from each other. That is, in this modification, the input signals INS1 to INS3 are signals in which the L level periods do not substantially overlap each other.
ここで、入力信号ＩＮＳ１〜ＩＮＳ３は、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，ＩＮＳ２，…の順に繰り返してＬレベルになる信号であるとする（図１５参照）。つまり単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３は、／ＯＵＴＳ１，／ＯＵＴＳ２，／ＯＵＴＳ３，／ＯＵＴＳ１，／ＯＵＴＳ２，…の順に繰り返してＨレベルになる。 Here, it is assumed that the input signals INS1 to INS3 are signals that repeatedly become L level in the order of INS1, INS2, INS3, INS1, INS2,... (See FIG. 15). That is, final output signals / OUTS1 to / OUTS3 of unit level conversion circuits LS1 to LS3 are repeatedly set to H level in the order of / OUTS1, / OUTS2, / OUTS3, / OUTS1, / OUTS2,.
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、入力信号（ＩＮＳ１〜ＩＮＳ３）が供給される入力端子ＩＮは第２ブートストラップ回路１２０の入力ノードに接続される。そして第１ブートストラップ回路１００の入力ノードおよびプッシュプル回路１１０のトランジスタＱ６Ｘのゲートには、第２ブートストラップ回路１２０の出力ノードＮ１Ｙが接続される。
In each of the unit level conversion circuits LS1 to LS3, an input terminal IN to which input signals (INS1 to INS3) are supplied is connected to an input node of the
つまり本変更例では、第２ブートストラップ回路１２０が入力端子ＩＮの入力信号により駆動され、第１ブートストラップ回路１００およびプッシュプル回路１１０が第２ブートストラップ回路１２０の出力信号により駆動される。即ち、第１ブートストラップ回路１００およびプッシュプル回路１１０と、第２ブートストラップ回路１２０との関係において、駆動する側とされる側が図１の場合とは入れ替わっている。
That is, in this modification, the
一方、第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０と出力段回路１３０との接続関係、並びに第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートと他の単位レベル変換回路の第２ブートストラップ回路１２０との接続関係は、図１と同様である。
On the other hand, the connection relationship between the
即ち、出力段回路１３０のトランジスタＱ１３のゲートは第１ブートストラップ回路１００の出力ノードＮ１Ｘに接続され、トランジスタＱ１８，Ｑ２０のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ１７のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。また第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートは、前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。
That is, the gate of the transistor Q13 of the
図１４の構成によれば、単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３と逆の論理レベルとなる。また単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３とは同じ論理レベルになる。従って、入力信号ＩＮＳ１〜ＩＮＳ３の論理レベルと出力段回路１３０の各ノードの論理レベルとの関係は、図１の場合とは逆になる。
According to the configuration of FIG. 14, the output signals of the
しかし本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号であるので、結果として単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の動作は、図１の回路と同じになる。図１５は本変更例のレベル変換回路の動作波形図である。図１の回路の動作を示した図２と比較して分かるように、本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３の波形が図１のケースとは反転するが、第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の各出力信号の波形は図１のケースと同じである。従って、単位レベル変換回路ＬＳ１〜ＬＳ３の各出力端子ＯＵＴからは、入力信号ＩＮＳと逆の論理レベルをとる最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力されることとなる。
However, in this modified example, the input signals INS1 to INS3 are signals whose L level periods do not substantially overlap with each other, and as a result, the
［第１１の変更例］
図１４では、図１の回路に対する変更例のみを示したが、第１０の変更例はそれ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
[Eleventh modification]
In FIG. 14, only the modification example to the circuit of FIG. 1 is shown, but the tenth modification example can also be applied to level conversion circuits according to other embodiments and other modification examples.
例えば図１６は実施の形態１の第１１の変更例を示す図であり、上記第１０の変更例を図９の回路に適用した例である。この場合も単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、入力信号（ＩＮＳ１〜ＩＮＳ３）が供給される入力端子ＩＮは第２ブートストラップ回路１２０の入力ノードに接続される。但し、第１ブートストラップ回路１００の入力ノードおよび第１プッシュプル回路１１０のトランジスタＱ６Ｘのゲートには、第２プッシュプル回路１４０の出力ノードＮ６Ｙが接続される。
For example, FIG. 16 is a diagram illustrating an eleventh modification of the first embodiment, and is an example in which the tenth modification is applied to the circuit of FIG. Also in this case, in each of the unit level conversion circuits LS1 to LS3, the input terminal IN to which the input signals (INS1 to INS3) are supplied is connected to the input node of the
つまりこの変更例では、第２ブートストラップ回路１２０が入力端子ＩＮの入力信号により駆動され、第１ブートストラップ回路１００および第１プッシュプル回路１１０が第２プッシュプル回路１４０の出力信号により駆動される。即ち、第１ブートストラップ回路１００および第１プッシュプル回路１１０と、第２ブートストラップ回路１２０および第２プッシュプル回路１４０との関係において、駆動する側とされる側が図９の場合とは入れ替わる。
That is, in this modification, the
一方、第１ブートストラップ回路１００、第１プッシュプル回路１１０および第２ブートストラップ回路１２０と出力段回路１３０との接続関係、並びに第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートと他の単位レベル変換回路の第２ブートストラップ回路１２０との接続関係は、図９と同様である。
On the other hand, the connection relationship between the
即ち、出力段回路１３０のトランジスタＱ４２，Ｑ４８，Ｑ４６のゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ４１のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。また第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートは、前相回路の第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続される。
That is, the gates of the transistors Q42, Q48, and Q46 of the
図１６の構成によれば、単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０および第２プッシュプル回路１４０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３と逆の論理レベルとなる。また単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００および第１プッシュプル回路１１０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３とは同じ論理レベルになる。従って、入力信号ＩＮＳ１〜ＩＮＳ３の論理レベルと出力段回路１３０の各ノードの論理レベルとの関係は、図９の場合とは逆になる。
According to the configuration of FIG. 16, the output signals of the
但し入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号であるので、結果として単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００、第１プッシュプル回路１１０、第２ブートストラップ回路１２０および第２プッシュプル回路１４０の動作は、図１の回路と同じになる。その結果、第１０の変更例と同様に、単位レベル変換回路ＬＳ１〜ＬＳ３の各出力端子ＯＵＴからは、入力信号ＩＮＳと逆の論理レベルをとる最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力されることとなる。
However, since the input signals INS1 to INS3 are signals whose L level periods do not substantially overlap each other, as a result, the
もちろん本変更例においても、出力段回路１３０の昇圧プッシュプル回路２２０として、図１０に示した多段構成のものを用いてもよい。
Of course, also in this modified example, the multi-stage configuration shown in FIG. 10 may be used as the boost push-
［第１２の変更例］
図１７（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１２の変更例を説明するための図である。例えば図１のレベル変換回路では、トランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させ、トランジスタＱ９Ｙのソースはロー側電源線１０４（ロー側電源ノードＳ１）に接続させていたが、それらの接続は図１７（ａ），（ｂ）のように変更してもよい。
[Twelfth modification]
FIGS. 17A and 17B are diagrams for explaining a twelfth modification of the level conversion circuit according to the first embodiment. For example, in the level conversion circuit of FIG. 1, the drain of the transistor Q3Y is connected to the high-side
図１７（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路のノードＮ１Ｙに接続させたものである（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になると共に、基板面積の縮小化に寄与できる。
FIG. 17A shows the transistor Q3Y connected to the node N1Y of the previous phase circuit together with the gate of the transistor (the transistor Q3Y has a forward direction from the node N1Y of the previous phase circuit to the node N2Y of the self circuit. Diode-connected). Since the transistor Q3Y is not connected to the high-side
また図１７（ｂ）は、図１７（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路のノードＮ１Ｙに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
In FIG. 17B, the source of the transistor Q9Y is further connected to the node N1Y of the previous phase circuit from the configuration of FIG. 17A. Since the transistor Q9Y is not connected to the low-
なお本変更例は、図１のレベル変換回路のみならず、トランジスタＱ３Ｙのゲートが前相回路のノードＮ１Ｙに接続した他の変更例に対しても適用可能である。 This modified example is applicable not only to the level conversion circuit of FIG. 1 but also to other modified examples in which the gate of the transistor Q3Y is connected to the node N1Y of the previous phase circuit.
［第１３の変更例］
図１８（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１３の変更例を説明するための図である。例えば図５のレベル変換回路では、トランジスタＱ３ＹのドレインおよびトランジスタＱ９Ｙのソースの接続は、上記の第１２の変更例を応用して以下のように変更してもよい。
[Thirteenth modification]
18A and 18B are diagrams for explaining a thirteenth modification of the level conversion circuit according to the first embodiment. For example, in the level conversion circuit of FIG. 5, the connection of the drain of the transistor Q3Y and the source of the transistor Q9Y may be changed as follows by applying the above twelfth modification.
図１８（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路の出力端子ＯＵＴに接続させたものである（トランジスタＱ３Ｙは前相回路の出力端子ＯＵＴから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になると共に、基板面積の縮小化に寄与できる。
FIG. 18A shows the transistor Q3Y having its drain connected to the output terminal OUT of the previous phase circuit together with the gate (the transistor Q3Y has a forward direction from the output terminal OUT of the previous phase circuit to the node N2Y of the self circuit. Diode connected so that it is in the direction). Since the transistor Q3Y is not connected to the high-side
また図１８（ｂ）は、図１８（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路の出力端子ＯＵＴに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
In FIG. 18B, the source of the transistor Q9Y is further connected to the output terminal OUT of the previous phase circuit from the configuration of FIG. Since the transistor Q9Y is not connected to the low-
なお本変更例は、図５のレベル変換回路のみならず、トランジスタＱ３Ｙのゲートが前相回路の出力端子ＯＵＴに接続した他の変更例に対しても適用可能である。 This modified example is applicable not only to the level conversion circuit of FIG. 5 but also to other modified examples in which the gate of the transistor Q3Y is connected to the output terminal OUT of the previous phase circuit.
［第１４の変更例］
図１９（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１４の変更例を説明するための図である。例えば図８および図９のレベル変換回路では、トランジスタＱ３ＹのドレインおよびトランジスタＱ９Ｙのソースの接続は、上記の第１２の変更例を応用して以下のように変更してもよい。
[Fourteenth modification]
FIGS. 19A and 19B are diagrams for explaining a fourteenth modification of the level conversion circuit according to the first embodiment. For example, in the level conversion circuits of FIGS. 8 and 9, the connection of the drain of the transistor Q3Y and the source of the transistor Q9Y may be changed as follows by applying the twelfth modification.
図１９（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路のノードＮ６Ｙに接続させたものである（トランジスタＱ３Ｙは前相回路のノードＮ６Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
In FIG. 19A, the drain of the transistor Q3Y is connected to the node N6Y of the previous phase circuit together with the gate (the transistor Q3Y has a forward direction from the node N6Y of the previous phase circuit to the node N2Y of the self circuit. Diode-connected). Since the transistor Q3Y is not connected to the high-side
また図１９（ｂ）は、図１９（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路のノードＮ６Ｙに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
In FIG. 19B, the source of the transistor Q9Y is further connected to the node N6Y of the previous phase circuit from the configuration of FIG. 19A. Since the transistor Q9Y is not connected to the low-
［第１５の変更例］
図２２は、実施の形態１に係るレベル変換回路の第１５の変更例を示す図であり、図１の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２２に示すように、トランジスタＱ９Ｙのソースを前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続させると共に、ゲートを自己回路の第１プッシュプル回路１１０の出力ノードＮ１Ｘに接続させている。
[Fifteenth modification]
FIG. 22 is a diagram showing a fifteenth modification of the level conversion circuit according to the first embodiment. Compared with the circuit of FIG. 1, the gate and the source ( The connection destination of the main electrode on the side not connected to the node N2Y is changed. That is, as shown in FIG. 22, the source of the transistor Q9Y is connected to the output node N1Y of the
この構成では、トランジスタＱ３Ｙが前相回路の第２ブートストラップ回路１２０の出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路のノードＮ６Ｘ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の第２ブートストラップ回路１２０の出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２２の回路でもノードＮ２Ｙの充放電は図１の場合と同様に行われる。従って図２２の回路は図１の回路と同様に動作することができる。
In this configuration, when the transistor Q3Y charges the node N2Y according to the output signal of the
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図１の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）を供給する必要が生じるが、その信号は図１の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。 In this modified example, since it is not necessary to connect the gate of the transistor Q9Y to the one-phase delay circuit, the wiring layout design is easier than in the configuration of FIG. Note that it is necessary to supply the output signal of the second bootstrap circuit 120 (the signal of the node N1Y) of the previous phase circuit to the source of the transistor Q9Y, but this signal is also supplied to the gate of the transistor Q3Y in the case of FIG. Therefore, it is easy to change the wiring layout so that it is also supplied to the source of the transistor Q9Y belonging to the same unit level conversion circuit.
ここでは図１の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。そのような構成の回路に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号（図８の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給させることが好ましい。そうすることにより、図２２と同様に配線のレイアウト設計が容易になる。なお、図５の回路の如くトランジスタＱ３Ｙのゲートに前相回路の最終出力信号が供給される構成に対する変更例は、次の第１６の変更例（図２３）に対応する。
Here, a modification example to the circuit of FIG. 1 is shown, but this modification example can also be applied to other embodiments and modifications including a transistor Q9Y that discharges the node N2Y. However, for the configuration in which a signal other than the output signal of the
［第１６の変更例］
図２３は、実施の形態１に係るレベル変換回路の第１６の変更例を示す図であり、図５の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２３に示すように、トランジスタＱ９Ｙのソースを前相回路の出力端子ＯＵＴに接続させると共に、ゲートを自己回路の第１プッシュプル回路１１０の出力ノードＮ１Ｘに接続させている。
[Sixteenth Modification]
FIG. 23 is a diagram showing a sixteenth modification of the level conversion circuit according to the first embodiment. Compared with the circuit of FIG. 5, the gate and source (see FIG. 23) of the transistor Q9Y that discharges the node N2Y to the inactive level. The connection destination of the main electrode on the side not connected to the node N2Y is changed. That is, as shown in FIG. 23, the source of the transistor Q9Y is connected to the output terminal OUT of the previous phase circuit, and the gate is connected to the output node N1X of the first push-
この構成では、トランジスタＱ３Ｙが前相回路の最終出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路のノードＮ６Ｘ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の最終出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２３の回路でもノードＮ２Ｙの充放電は図５の場合と同様に行われる。従って図２３の回路は図５の回路と同様に動作することができる。 In this configuration, when the transistor Q3Y charges the node N2Y according to the final output signal of the previous phase circuit, the gate of the transistor Q9Y (the node N6X of the self circuit) is at the H level. However, since the final output signal of the previous phase circuit is also supplied to the source of the transistor Q9Y, the source of the transistor Q9Y is also at the H level at that time, and the node N2Y is not discharged through the transistor Q9Y. Therefore, in the circuit of FIG. 23, charging and discharging of the node N2Y is performed in the same manner as in FIG. Therefore, the circuit of FIG. 23 can operate in the same manner as the circuit of FIG.
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図５の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の最終出力信号を供給する必要が生じるが、その信号は図５の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。 In this modified example, since it is not necessary to connect the gate of the transistor Q9Y to the one-phase delay circuit, the wiring layout can be designed more easily than the configuration of FIG. Although it is necessary to supply the final output signal of the previous phase circuit to the source of the transistor Q9Y, the signal is the signal supplied to the gate of the transistor Q3Y even in the case of FIG. It is easy to change the wiring layout so that the source of the transistor Q9Y belonging to the conversion circuit is also supplied.
ここでは図５の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図１や図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の最終出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。その点で、そのような構成の回路に対しては上記の第１５の変更例を適用する方が効果的である。つまり、トランジスタＱ９Ｙのソースには、トランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。 Here, a modification example to the circuit of FIG. 5 is shown, but this modification example can also be applied to other embodiments and modifications including a transistor Q9Y that discharges the node N2Y. However, for example, in a configuration in which a signal other than the final output signal of the previous phase circuit is supplied to the gate of the transistor Q3Y as in the circuits of FIGS. 1 and 8, the final output of the previous phase circuit is intentionally provided at the source of the transistor Q9Y. In order to supply the signal, it may be accompanied by a significant layout change of the wiring. In that respect, it is more effective to apply the fifteenth modification to the circuit having such a configuration. That is, it is preferable to supply the same signal as the gate of the transistor Q3Y to the source of the transistor Q9Y.
［第１７の変更例］
図２４は、実施の形態１に係るレベル変換回路の第１７の変更例を示す図であり、図１４の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２４に示すように、トランジスタＱ９Ｙのソースを前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続させると共に、ゲートを自己回路の入力端子ＩＮに接続させている。
[17th modification]
FIG. 24 is a diagram showing a seventeenth modification of the level conversion circuit according to the first embodiment. Compared with the circuit of FIG. 14, the gate and source (see FIG. The connection destination of the main electrode on the side not connected to the node N2Y is changed. That is, as shown in FIG. 24, the source of the transistor Q9Y is connected to the output node N1Y of the
この構成では、トランジスタＱ３Ｙが前相回路の第２ブートストラップ回路１２０の出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路の入力端子ＩＮ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の第２ブートストラップ回路１２０の出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２４の回路でもノードＮ２Ｙの充放電は図１４の場合と同様に行われる。従って図２４の回路は図１４の回路と同様に動作することができる。
In this configuration, when the transistor Q3Y charges the node N2Y according to the output signal of the
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図１４の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の第２ブートストラップ回路１２０の出力信号を供給する必要が生じるが、その信号は図１４の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。
In this modified example, since it is not necessary to connect the gate of the transistor Q9Y to the one-phase delay circuit, the wiring layout can be designed more easily than the configuration of FIG. Note that the output signal of the
ここでは図１４の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図１６の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。そのような構成の回路に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号（図１６の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給させることが好ましい。
Here, a modification example to the circuit of FIG. 14 is shown, but this modification example can also be applied to other embodiments and modification examples including the transistor Q9Y that discharges the node N2Y. However, for example, in a configuration in which a signal other than the output signal of the
［第１８の変更例］
図２５は実施の形態１に係るレベル変換回路の第１８の変更例を説明するための図である。本変更例は上記の第１５の変更例（図２２）の更なる変更例である。図２２においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２５の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路のノードＮ１Ｙに接続させてもよい（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
[18th modification]
FIG. 25 is a diagram for explaining an eighteenth modification of the level conversion circuit according to the first embodiment. This modification is a further modification of the fifteenth modification (FIG. 22). In FIG. 22, the drain of the transistor Q3Y is connected to the high-side
第１５の変更例で述べたとおり、例えば図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。そのような構成の回路に本変更例を適用する場合には、トランジスタＱ３Ｙのゲートおよびドレイン、並びにトランジスタＱ３０のソースに、全て同じ信号（図８の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給する。そうすることにより、図２５の場合と同様に配線のレイアウト設計が容易になる。
As described in the fifteenth modification, for example, a transistor other than the output signal of the
［第１９の変更例］
図２６は実施の形態１に係るレベル変換回路の第１９の変更例を説明するための図である。本変更例は上記の第１６の変更例（図２３）の更なる変更例である。図２３においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２６の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路の出力端子ＯＵＴに接続させてもよい（トランジスタＱ３Ｙは前相回路の出力端子ＯＵＴから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
[Nineteenth modification]
FIG. 26 is a diagram for explaining a nineteenth modification of the level conversion circuit according to the first embodiment. This modification is a further modification of the sixteenth modification (FIG. 23). In FIG. 23, the drain of the transistor Q3Y is connected to the high-side
［第２０の変更例］
図２７は実施の形態１に係るレベル変換回路の第２０の変更例を説明するための図である。本変更例は上記の第１７の変更例（図２４）の更なる変更例である。図２４においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２７の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路のノードＮ１Ｙに接続させてもよい（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
[20th modification]
FIG. 27 is a diagram for explaining a twentieth modification of the level conversion circuit according to the first embodiment. This modification is a further modification of the seventeenth modification (FIG. 24). In FIG. 24, the drain of the transistor Q3Y is connected to the high-side
第１７の変更例で述べたとおり、例えば図１６の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。そのような構成の回路に本変更例を適用する場合には、トランジスタＱ３Ｙのゲートおよびドレイン、並びにトランジスタＱ３０のソースに、全て同じ信号（図１６の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給する。そうすることにより、図２７の場合と同様に配線のレイアウト設計が容易になる。
As described in the seventeenth modification, for example, a transistor other than the output signal of the
＜実施の形態２＞
実施の形態１に示したレベル変換回路は、Ｎ型トランジスタのみを用いて構成したものであったが、それと同様の機能を有するものをＰ型トランジスタのみを用いても構成することは可能である。その場合、上記の各レベル変換回路の単位レベル変換回路ＬＳ１〜ＬＳ３に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すればよい。以下、その一例を具体的に説明する。
<
Although the level conversion circuit shown in the first embodiment is configured by using only N-type transistors, it can be configured by using only P-type transistors having the same function as that. . In that case, P-type transistors are used instead of N-type transistors for the unit level conversion circuits LS1 to LS3 of each level conversion circuit described above, and the polarity of the power supply voltage is reversed (the
図２０は、実施の形態２に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図１の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。なお図２０において、図１のレベル変換回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。 FIG. 20 is a diagram illustrating a configuration of a level conversion circuit according to the second embodiment. The level conversion circuit is an example in which a circuit that functions similarly to the circuit of FIG. 1 is realized by a P-type transistor. In FIG. 20, the elements corresponding to those shown in the level conversion circuit of FIG. 1 are shown by adding the suffix “B” to the same reference numerals.
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれには、ロー側電源として電圧ＶＬＢ、ハイ側電源として電圧ＶＨＢが供給されている。ロー側電源電圧ＶＬＢは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤ（＝０Ｖ）と同じ電圧でも、それよりも低い負極性の電圧でもよい。 Each of the unit level conversion circuits LS1 to LS3 is supplied with a voltage VLB as a low-side power supply and a voltage VHB as a high-side power supply. The low-side power supply voltage VLB may be the same voltage as the reference voltage GND (= 0 V) that is the reference level of the voltage of each signal, or a negative voltage that is lower than that.
当該単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３として、Ｌレベルがロー側電源電圧ＶＬＢ、Ｈレベルがハイ側電源電圧ＶＨＢとなる電圧信号を出力することができる。一方、入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、Ｌレベルが電圧ＶＭＢ、Ｈレベルが電圧ＶＨＢである電圧信号とする。 The unit level conversion circuits LS1 to LS3 can output voltage signals whose L level is the low-side power supply voltage VLB and H level is the high-side power supply voltage VHB as the final output signals OUTSB1 to OUTSB3, respectively. On the other hand, the input signals INSB1 to INSB3 are voltage signals whose L level is the voltage VMB and H level is the voltage VHB.
電圧ＶＭＢは、最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３のＬレベル電圧ＶＬＢよりも高い。実使用上では、電圧ＶＬＢは、Ｎ型トランジスタを用いた場合のロー側電圧レベル（電圧ＶＳＳ）と同じに設定される。ここでは説明の簡単のため、入力信号ＩＮＳ１〜ＩＮＳ３のＨレベル電圧と最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３のＨレベル電圧とを同じ電圧レベル（ＶＨＢ）とする。また電圧ＶＭＢと電圧ＶＨＢとの差をＶＤＤとすると、この電圧ＶＤＤは、トランジスタＱ２Ｂ，Ｑ６Ｂのしきい値電圧の絶対値よりもある程度大きい値であればよい。また電圧ＶＭＢは、例えば上記のロー側電源電圧ＶＬＢと同じ電圧でもよい。 The voltage VMB is higher than the L level voltage VLB of the final output signals OUTSB1 to OUTSB3. In actual use, the voltage VLB is set to be the same as the low-side voltage level (voltage VSS) when an N-type transistor is used. Here, for simplicity of explanation, the H level voltage of the input signals INS1 to INS3 and the H level voltage of the final output signals OUTSB1 to OUTSB3 are set to the same voltage level (VHB). If the difference between the voltage VMB and the voltage VHB is VDD, the voltage VDD may be a value that is somewhat larger than the absolute value of the threshold voltages of the transistors Q2B and Q6B. The voltage VMB may be the same voltage as the low-side power supply voltage VLB, for example.
単位レベル変換回路ＬＳ１〜ＬＳ３は、振幅ＶＤＤを有する入力信号ＩＮＳＢ１〜ＩＮＳＢ３を、それよりも大きな振幅ＶＨＢを有し、且つ入力信号ＩＮＳＢ１〜ＩＮＳＢ３とそれぞれ同じ論理レベルをとる（同相の）最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３に変換するように機能する。 The unit level conversion circuits LS1 to LS3 receive the input signals INSB1 to INSB3 having the amplitude VDD and the final output signals having the same amplitude level as the input signals INSB1 to INSB3 (in phase). It functions to convert to OUTSB1 to OUTSB3.
本実施の形態でも入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、それぞれ位相が異なる信号である。上記のとおり「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指すが、ここではレベル変換回路はＰ型トランジスタで構成されるので活性レベルはＬレベルである。 Also in this embodiment, the input signals INSB1 to INSB3 are signals having different phases. As described above, “the phase of the input signal is different” means a state in which the active periods of the final output signal after the level conversion are different from each other, but here the level conversion circuit is active because it is composed of P-type transistors. The level is L level.
図２０のレベル変換回路では、入力信号ＩＮＳＢ１〜ＩＮＳＢ３とそのレベル変換後の最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３とは同じ論理レベルをとるので、最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３の活性期間（Ｌレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳＢ１〜ＩＮＳＢ３の活性期間（Ｌレベルの期間）がそれぞれ異なっている必要がある。つまり本実施の形態では、互いに位相の異なる３つの入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、それぞれＬレベルの期間が実質的に重複しない信号である。 In the level conversion circuit of FIG. 20, since the input signals INSB1 to INSB3 and the final output signals OUTSB1 to OUTSB3 after the level conversion have the same logic level, the active periods (L level periods) of the final output signals OUTSB1 to OUTSB3 are long. In order to be different from each other, the active periods (L level periods) of the input signals INSB1 to INSB3 need to be different from each other. That is, in the present embodiment, the three input signals INSB1 to INSB3 having different phases are signals whose L level periods do not substantially overlap each other.
ここで３相の入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、ＩＮＳＢ１，ＩＮＳＢ２，ＩＮＳＢ３，ＩＮＳＢ１，ＩＮＳＢ２，…の順に繰り返してＬレベルになる信号であるとする（図２１参照）。つまり、単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３は、ＯＵＴＳＢ１，ＯＵＴＳＢ２，ＯＵＴＳＢ３，ＯＵＴＳＢ１，ＯＵＴＳＢ２，…の順に繰り返してＬレベルになる。 Here, it is assumed that the three-phase input signals INSB1 to INSB3 are signals that repeatedly become L level in the order of INSB1, INSB2, INSB3, INSB1, INSB2,... (See FIG. 21). That is, the final output signals OUTSB1 to OUTSB3 of the unit level conversion circuits LS1 to LS3 are repeatedly set to the L level in the order of OUTSB1, OUTSB2, OUTSB3, OUTSB1, OUTSB2,.
よって本実施の形態でも、例えば単位レベル変換回路ＬＳ１を「自己回路」とすると、その「１相遅れ回路」は単位レベル変換回路ＬＳ２であり、「２相遅れ回路」は単位レベル変換回路ＬＳ３である。また単位レベル変換回路ＬＳ３は、単位レベル変換回路ＬＳ１の「前相回路」でもある。 Therefore, also in this embodiment, for example, when the unit level conversion circuit LS1 is a “self circuit”, the “one-phase delay circuit” is the unit level conversion circuit LS2, and the “two-phase delay circuit” is the unit level conversion circuit LS3. is there. The unit level conversion circuit LS3 is also a “previous phase circuit” of the unit level conversion circuit LS1.
図２０のレベル変換回路の構成を詳細に説明する。同図の如く、単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ第１ブートストラップ回路１００Ｂ、プッシュプル回路１１０Ｂ、第２ブートストラップ回路１２０Ｂ、および出力段回路１３０Ｂから成っている。それら第１ブートストラップ回路１００Ｂ、プッシュプル回路１１０Ｂ、第２ブートストラップ回路１２０Ｂおよび出力段回路１３０Ｂは、単位レベル変換回路ＬＳ１〜ＬＳ３でほぼ同じ構成を有している。
The configuration of the level conversion circuit of FIG. 20 will be described in detail. As shown in the figure, the unit level conversion circuits LS1 to LS3 each include a first bootstrap circuit 100B, a push-
単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第１ブートストラップ回路１００Ｂは、Ｎ型のトランジスタＱ１ＸＢ，Ｑ２ＸＢ，Ｑ３ＸＢと、容量素子Ｃ１ＸＢとから構成されている。第１ブートストラップ回路１００Ｂはブートストラップ型インバータであり、トランジスタＱ１ＸＢ，Ｑ３ＸＢおよび容量素子Ｃ１ＸＢから成る回路が当該インバータの負荷回路（ブートストラップ型負荷回路）として機能し、トランジスタＱ２ＸＢが当該インバータのドライブ素子として機能する。 In each of the unit level conversion circuits LS1 to LS3, the first bootstrap circuit 100B includes N-type transistors Q1XB, Q2XB, Q3XB, and a capacitive element C1XB. The first bootstrap circuit 100B is a bootstrap type inverter, and a circuit including transistors Q1XB and Q3XB and a capacitor element C1XB functions as a load circuit (bootstrap type load circuit) of the inverter, and the transistor Q2XB is a drive element of the inverter Function as.
ロー側電源ノードＳ２Ｂを介して電圧ＶＬＢが供給されるロー側電源線１０２Ｂと、ハイ側電源ノードＳ１Ｂを介して電圧ＶＨＢが供給されるハイ側電源線１０４Ｂとの間には、トランジスタＱ１ＸＢ，Ｑ２ＸＢが直列に接続される。トランジスタＱ１ＸＢ，Ｑ２ＸＢ間の接続ノードＮ１ＸＢが、当該第１ブートストラップ回路１００Ｂの出力ノードとなる。またノードＮ１ＸＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２ＸＢのゲートが、当該第１ブートストラップ回路１００Ｂの入力ノードであり、入力端子ＩＮＢに接続されている。トランジスタＱ１ＸＢは、ロー側電源線１０２ＢとノードＮ１ＸＢとの間に接続し、そのゲートが接続するノードＮ２ＸＢとノードＮ１ＸＢとの間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ１ＸＢが接続される。
Transistors Q1XB and Q2XB are provided between the low-side power supply line 102B to which the voltage VLB is supplied via the low-side power supply node S2B and the high-side
トランジスタＱ３ＸＢは、ノードＮ２ＸＢとロー側電源線１０２Ｂとの間に接続し、そのゲートはロー側電源線１０２Ｂに接続される。つまりトランジスタＱ３ＸＢは、ノードＮ２ＸＢからロー側電源線１０２Ｂへの向きのみに電流を流すようにダイオード接続されており、その向きを順方向とする一方向性電流駆動素子として働く。 The transistor Q3XB is connected between the node N2XB and the low-side power line 102B, and its gate is connected to the low-side power line 102B. That is, the transistor Q3XB is diode-connected so that a current flows only in the direction from the node N2XB to the low-side power supply line 102B, and functions as a unidirectional current driving element whose direction is the forward direction.
当該レベル変換回路を構成する各Ｐ型トランジスタのしきい値電圧の絶対値をＶｔｈｐで表すと、トランジスタＱ３ＸＢは、オン状態のときノードＮ２ＸＢを電圧ＶＬＢ＋Ｖｔｈｐへと放電する。ロー側電源電圧ＶＬＢは、このＶＬＢ＋Ｖｔｈｐの大きさがトランジスタＱ１ＸＢのしきい値電圧の絶対値よりも大きくなるように設定されている。つまりノードＮ２ＸＢが電圧ＶＬＢ＋Ｖｔｈｐのとき、トランジスタＱ１ＸＢはオン状態になる。 When the absolute value of the threshold voltage of each P-type transistor constituting the level conversion circuit is represented by Vthp, the transistor Q3XB discharges the node N2XB to the voltage VLB + Vthp when in the on state. Low-side power supply voltage VLB is set such that the magnitude of VLB + Vthp is larger than the absolute value of the threshold voltage of transistor Q1XB. That is, when the node N2XB is at the voltage VLB + Vthp, the transistor Q1XB is turned on.
プッシュプル回路１１０Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列接続したトランジスタＱ５ＸＢ，Ｑ６ＸＢから成る。その間の接続ノードＮ６ＸＢが、プッシュプル回路１１０Ｂの出力ノードになる。トランジスタＱ５ＸＢはロー側電源線１０２ＢとノードＮ６ＸＢとの間に接続し、ゲートは第１ブートストラップ回路１００Ｂの出力ノードＮ１ＸＢに接続される。トランジスタＱ６ＸＢは、ノードＮ６ＸＢとハイ側電源線１０４Ｂとの間に接続し、そのゲートは入力端子ＩＮＢに接続される。
The push-
第２ブートストラップ回路１２０Ｂは、Ｎ型のトランジスタＱ１ＹＢ，Ｑ２ＹＢ，Ｑ３ＹＢ，Ｑ９ＹＢと、容量素子Ｃ１ＹＢとから構成されている。トランジスタＱ１ＹＢ，Ｑ２ＹＢは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続され、トランジスタＱ１ＹＢ，Ｑ２ＹＢ間の接続ノードＮ１ＹＢが、当該第２ブートストラップ回路１２０Ｂの出力ノードとなる。またノードＮ１ＹＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２ＹＢのゲートが、当該第２ブートストラップ回路１２０Ｂの入力ノードである。本実施の形態では、トランジスタＱ２ＹＢのゲートは、プッシュプル回路１１０Ｂの出力ノードＮ６ＸＢに接続される。
The
トランジスタＱ１ＹＢは、ロー側電源線１０２ＢとノードＮ１ＹＢとの間に接続し、そのゲートが接続するノードＮ２ＹＢとノードＮ１ＹＢとの間に容量素子Ｃ１ＹＢが接続される。トランジスタＱ３ＹＢは、ノードＮ２ＹＢとロー側電源線１０２Ｂとの間に接続し、そのゲートは前相回路の第２ブートストラップ回路１２０Ｂの出力ノードＮ１ＹＢに接続される。またトランジスタＱ９ＹＢは、ノードＮ２ＹＢとハイ側電源線１０４Ｂとの間に接続し、そのゲートは１相遅れ回路の第２ブートストラップ回路１２０Ｂの出力ノードＮ１ＹＢに接続される。
Transistor Q1YB is connected between low-side power supply line 102B and node N1YB, and capacitive element C1YB is connected between nodes N2YB and N1YB to which the gate is connected. The transistor Q3YB is connected between the node N2YB and the low-side power supply line 102B, and its gate is connected to the output node N1YB of the
トランジスタＱ３ＹＢがオン、トランジスタＱ９ＹＢがオフの状態では、ノードＮ２ＹＢは電圧ＶＬＢ＋Ｖｔｈｐに放電され、トランジスタＱ１ＹＢはオンになる。この状態の第２ブートストラップ回路１２０Ｂは、第１ブートストラップ回路１００Ｂと等価な回路になり、ブートストラップ型インバータとして機能する。逆に、トランジスタＱ３ＹＢがオフ、トランジスタＱ９ＹＢがオンの状態では、ノードＮ２ＹＢは充電されて電圧ＶＨＢになる。この状態ではトランジスタＱ１ＹＢはオフになり、第２ブートストラップ回路１２０Ｂはブートストラップ型インバータとして機能しない休止状態となる。
When the transistor Q3YB is on and the transistor Q9YB is off, the node N2YB is discharged to the voltage VLB + Vthp, and the transistor Q1YB is turned on. The
出力段回路１３０Ｂは、Ｎ型のトランジスタＱ１３Ｂ〜Ｑ２０Ｂおよび容量素子Ｃ５Ｂから成っている。トランジスタＱ１３Ｂ，Ｑ１４Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１３Ｂ，Ｑ１４Ｂ間の接続ノードをノードＮ８Ｂとすると、ロー側電源線１０２ＢとノードＮ８Ｂとの間に接続するトランジスタＱ１３Ｂのゲートは、第１ブートストラップ回路１００ＢのノードＮ１ＸＢに接続される。即ち、トランジスタＱ１３Ｂは、第１ブートストラップ回路１００Ｂの出力信号に従って、ノードＮ８Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。
The
またノードＮ８Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１４Ｂのゲートは、最終出力信号が出力される出力端子ＯＵＴＢに接続される。つまりトランジスタＱ１４Ｂは、最終出力信号に従ってノードＮ８Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
The gate of the transistor Q14B connected between the node N8B and the high-side
トランジスタＱ１７Ｂ，Ｑ１８Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１７Ｂ，Ｑ１８Ｂ間の接続ノードをノードＮ１０Ｂとすると、ロー側電源線１０２ＢとノードＮ１０Ｂとの間に接続するトランジスタＱ１７Ｂのゲートは、第２ブートストラップ回路１２０ＢのノードＮ１ＹＢに接続される。即ち、トランジスタＱ１７Ｂは、第２ブートストラップ回路１２０Ｂの出力信号に従ってノードＮ１０Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。
The transistors Q17B and Q18B are also connected in series between the low-side power line 102B and the high-
ノードＮ１０Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１８Ｂのゲートは、プッシュプル回路１１０ＢのノードＮ６ＸＢに接続される。即ちトランジスタＱ１８Ｂは、プッシュプル回路１１０Ｂの出力信号に従ってノードＮ１０Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
The gate of the transistor Q18B connected between the node N10B and the high-side
トランジスタＱ１５Ｂ，Ｑ１６Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１５Ｂ，Ｑ１６Ｂ間の接続ノードをノードＮ９Ｂとすると、ロー側電源線１０２ＢとノードＮ９Ｂとの間に接続するトランジスタＱ１５ＢのゲートはノードＮ１０Ｂに接続され、ノードＮ９Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１６ＢのゲートはノードＮ８Ｂに接続される。また容量素子Ｃ５Ｂは、ノードＮ９ＢとノードＮ１０Ｂとの間に接続される。
The transistors Q15B and Q16B are also connected in series between the low-side power supply line 102B and the high-side
即ち、トランジスタＱ１５Ｂは、ノードＮ１０Ｂの電圧レベルに従ってノードＮ９Ｂの電荷をロー側電源線１０２Ｂへ放電するものであり、トランジスタＱ１６Ｂは、ノードＮ８Ｂの電圧レベルに従ってノードＮ９Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
That is, the transistor Q15B discharges the charge of the node N9B to the low-side power supply line 102B according to the voltage level of the node N10B, and the transistor Q16B converts the node N9B from the high-side
トランジスタＱ１９Ｂ，Ｑ２０Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１９Ｂ，Ｑ２０Ｂ間の接続ノードは、当該出力段回路１３０Ｂの出力ノードであり、出力端子ＯＵＴＢに接続される。ロー側電源線１０２Ｂと出力端子ＯＵＴＢとの間に接続するトランジスタＱ１９ＢのゲートはノードＮ１０Ｂに接続される。即ち、トランジスタＱ１９Ｂは、ノードＮ１０Ｂの電圧レベルに従って出力端子ＯＵＴＢの電荷をロー側電源線１０２Ｂへと放電するものである。
The transistors Q19B and Q20B are also connected in series between the low-side power supply line 102B and the high-side
また出力端子ＯＵＴＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２０Ｂのゲートは、上記のトランジスタＱ１８Ｂのゲートと共に、プッシュプル回路１１０ＢのノードＮ６ＸＢに接続される。つまりトランジスタＱ２０Ｂは、プッシュプル回路１１０Ｂの出力信号に従って出力端子ＯＵＴＢをハイ側電源線１０４Ｂからの電流により充電するものである。
The gate of the transistor Q20B connected between the output terminal OUTB and the high-side
図２０のレベル変換回路の動作は、相互に対応する各ノードの論理レベル（信号の極性）が図１の回路とは逆になるが、基本的には図１の回路の動作（図２）と同じであるので、ここでの詳細な説明は省略する。なお図２１に、図２０の回路の動作波形図を示す。図２１に示す各信号の波形が、図２の対応する信号の波形に対して反転していることが分かる。 The operation of the level conversion circuit of FIG. 20 is basically the operation of the circuit of FIG. 1 (FIG. 2), although the logic levels (signal polarities) of the nodes corresponding to each other are opposite to those of the circuit of FIG. Therefore, detailed description thereof is omitted here. FIG. 21 shows an operation waveform diagram of the circuit of FIG. It can be seen that the waveform of each signal shown in FIG. 21 is inverted with respect to the waveform of the corresponding signal in FIG.
図２０では、図１の回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成した例を示したが、本実施の形態は、実施の形態１の各変形例の回路（図５〜図１４，図１６〜図１９）の何れにも適用することができる。 FIG. 20 shows an example in which a level conversion circuit having the same function as that of the circuit of FIG. 1 is configured using P-type transistors, but this embodiment is a circuit of each modification of the first embodiment (FIG. 5 to 14 and 16 to 19).
即ち、実施の形態１の各変形例の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。
That is, for the circuit of each variation of the first embodiment, a P-type transistor is used instead of an N-type transistor, and the polarity of the power supply voltage is reversed (the low-side power supply voltage VLB is supplied to the
１００ 第１ブートストラップ回路、１１０ （第１）プッシュプル回路、１２０ 第２ブートストラップ回路、１３０ 出力段回路、１４０ 第２プッシュプル回路、２１０ プッシュプル出力回路、２２０ 昇圧プッシュプル回路、１０２ ハイ側電源線、１０４ ロー側電源線、ＬＳ１〜ＬＳ３ 単位レベル変換回路、ＲＳＴ リセット端子、ＩＮ 入力端子、ＯＵＴ 出力端子。 100 first bootstrap circuit, 110 (first) push-pull circuit, 120 second bootstrap circuit, 130 output stage circuit, 140 second push-pull circuit, 210 push-pull output circuit, 220 boost push-pull circuit, 102 high side Power line, 104 Low-side power line, LS1 to LS3 Unit level conversion circuit, RST reset terminal, IN input terminal, OUT output terminal.
Claims (42)
前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の最終出力信号を生成するレベル変換回路であって、
１つの前記入力信号が入力され１つの前記最終出力信号を出力する単位レベル変換回路を３つ以上備え、
前記単位レベル変換回路の各々は、
前記入力信号のレベル変化に応じてレベル変化する互いに相補な第１および第２内部信号をそれぞれ生成する第１および第２ブートストラップ回路と、
前記最終出力信号を、前記第１内部信号が活性化する期間に非活性化させ、前記第２内部信号が活性化する期間に活性化させる出力段回路とを備え、
前記単位レベル変換回路の各々において、
当該第２ブートストラップ回路の負荷トランジスタが、
前記第２内部信号が活性化する前にオン状態になり、
前記第２内部信号が非活性化した以後にオフ状態になるように制御されている
ことを特徴とするレベル変換回路。 Having a first power source and a second power source;
A voltage level corresponding to the voltage of the first power supply and a voltage level corresponding to the voltage of the second power supply based on a plurality of input signals having an amplitude smaller than the difference between the voltages of the first power supply and the second power supply; A level conversion circuit for generating a plurality of final output signals that vary between
Including three or more unit level conversion circuits that receive one input signal and output one final output signal;
Each of the unit level conversion circuits includes:
First and second bootstrap circuits for generating first and second complementary internal signals that change in level according to the level change of the input signal, respectively;
An output stage circuit that deactivates the final output signal during a period when the first internal signal is activated and activates the final output signal during a period when the second internal signal is activated;
In each of the unit level conversion circuits,
The load transistor of the second bootstrap circuit is
Before the second internal signal is activated,
The level conversion circuit is controlled to be turned off after the second internal signal is deactivated.
前記第２ブートストラップ回路は、
当該単位レベル変換回路以外の第１および第２の単位レベル変換回路からの信号を受け、
当該第２ブートストラップ回路の負荷トランジスタが、
前記第１の単位レベル変換回路からの信号に応じてオン状態になり、前記第２の単位レベル変換回路からの信号に応じてオフ状態になるように制御されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 1, wherein
The second bootstrap circuit includes:
Receiving signals from the first and second unit level conversion circuits other than the unit level conversion circuit,
The load transistor of the second bootstrap circuit is
Level conversion controlled to be turned on in response to a signal from the first unit level conversion circuit and to be turned off in response to a signal from the second unit level conversion circuit circuit.
複数の前記入力信号は特定の順序でレベル変化するものであり、
前記第１の単位レベル変換回路は、当該単位レベル変換回路の前に前記最終出力信号が活性化されるものであり、
前記第２の単位レベル変換回路は、当該単位レベル変換回路の後に前記最終出力信号が活性化されるものである
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2, wherein
The plurality of input signals change in level in a specific order,
In the first unit level conversion circuit, the final output signal is activated before the unit level conversion circuit.
The level conversion circuit, wherein the second unit level conversion circuit is one in which the final output signal is activated after the unit level conversion circuit.
前記単位レベル変換回路の各々において、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記最終出力信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記最終出力信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2 or 3, wherein
In each of the unit level conversion circuits,
The signal from the first unit level conversion circuit is:
The final output signal of the first unit level conversion circuit;
The signal from the second unit level conversion circuit is:
A level conversion circuit which is the final output signal of the second unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第２内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2 or 3, wherein
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the first internal signal obtained by inverting the input signal;
The second bootstrap circuit includes:
An input node for receiving the third internal signal;
An inverter that outputs the second internal signal obtained by inverting the third internal signal;
The signal from the first unit level conversion circuit is:
The second internal signal of the first unit level conversion circuit;
The signal from the second unit level conversion circuit is:
A level conversion circuit which is the second internal signal of the second unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第２内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2 or 3, wherein
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the second internal signal;
An inverter that outputs the first internal signal obtained by inverting the second internal signal;
The second bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the second internal signal obtained by inverting the input signal;
The signal from the first unit level conversion circuit is:
The second internal signal of the first unit level conversion circuit;
The signal from the second unit level conversion circuit is:
A level conversion circuit which is the second internal signal of the second unit level conversion circuit.
前記第２ブートストラップ回路は、
他の単位レベル変換回路からの信号を受け、
当該第２ブートストラップ回路の負荷トランジスタが、
前記他の単位レベル変換回路からの信号に応じてオン状態になり、当該第２ブートストラップ回路の入力ノードの信号に応じてオフ状態になるように制御されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 1, wherein
The second bootstrap circuit includes:
Receives signals from other unit level conversion circuits,
The load transistor of the second bootstrap circuit is
The level conversion circuit is controlled to be turned on in response to a signal from the other unit level conversion circuit and to be turned off in response to a signal at an input node of the second bootstrap circuit. .
複数の前記入力信号は特定の順序でレベル変化するものであり、
前記他の単位レベル変換回路は、当該単位レベル変換回路の直前に前記最終出力信号が活性化されるものである
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7, wherein
The plurality of input signals change in level in a specific order,
The other unit level conversion circuit is one in which the final output signal is activated immediately before the unit level conversion circuit.
前記単位レベル変換回路の各々において、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記最終出力信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7 or 8,
In each of the unit level conversion circuits,
The signal from the other unit level conversion circuit is:
A level conversion circuit which is the final output signal of the other unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7 or 8,
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the first internal signal obtained by inverting the input signal;
The second bootstrap circuit includes:
An input node for receiving the third internal signal;
An inverter that outputs the second internal signal obtained by inverting the third internal signal;
The signal from the other unit level conversion circuit is:
A level conversion circuit which is the second internal signal of the other unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7 or 8,
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the second internal signal;
An inverter that outputs the first internal signal obtained by inverting the second internal signal;
The second bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the second internal signal obtained by inverting the input signal;
The signal from the other unit level conversion circuit is:
A level conversion circuit which is the second internal signal of the other unit level conversion circuit.
前記単位レベル変換回路の各々の前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第２電源と前記第１ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第１ノードと前記第２ノードとの間に接続される第１容量素子とを備える
ことを特徴とするレベル変換回路。 A level conversion circuit according to any one of claims 5, 6, 10, and 11,
The first bootstrap circuit of each of the unit level conversion circuits is
A first transistor of a predetermined conductivity type connected between a first node which is an output node of the first internal signal and the first power supply and having a gate connected to the input node of the first bootstrap circuit; ,
A second transistor of the predetermined conductivity type connected between the second power source and the first node;
A third transistor of the predetermined conductivity type connected between the second power source and a second node to which a gate of the second transistor is connected, and having a gate connected to the second power source;
A level conversion circuit comprising: a first capacitor connected between the first node and the second node.
前記単位レベル変換回路の各々の前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第３ノードと第１電源との間に接続され、第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第２電源と前記第３ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第５トランジスタと
を備えることを特徴とする
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 12, wherein
The first push-pull circuit of each of the unit level conversion circuits is
A fourth transistor of the predetermined conductivity type connected between a third node which is an output node of the third internal signal and a first power supply, and having a gate connected to the input node of the first bootstrap circuit;
A level conversion circuit comprising: a fifth transistor of the predetermined conductivity type connected between the second power supply and the third node and having a gate for receiving the first internal signal. .
前記単位レベル変換回路の各々の前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第４ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第６トランジスタと、
前記第２電源と前記第４ノードとの間に接続される前記負荷トランジスタである第７トランジスタと、
前記第２電源と前記第７トランジスタのゲートが接続する第５ノードとの間に接続され、前記第１の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第８トランジスタと、
前記第１電源と前記第５ノードとの間に接続され、前記第２の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第９トランジスタと、
前記第４ノードと前記第５ノードとの間に接続される第２容量素子とを備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 5 or 6, wherein
The second bootstrap circuit of each of the unit level conversion circuits is
A sixth transistor of a predetermined conductivity type connected between a fourth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A seventh transistor which is the load transistor connected between the second power supply and the fourth node;
The eighth of the predetermined conductivity type is connected between the second power source and a fifth node to which the gate of the seventh transistor is connected, and has a gate for receiving the second internal signal of the first unit level conversion circuit. A transistor,
A ninth transistor of a predetermined conductivity type connected between the first power supply and the fifth node and having a gate for receiving the second internal signal of the second unit level conversion circuit;
A level conversion circuit comprising: a second capacitance element connected between the fourth node and the fifth node.
前記単位レベル変換回路の各々の前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第４ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第６トランジスタと、
前記第２電源と前記第４ノードとの間に接続される前記負荷トランジスタである第７トランジスタと、
前記第２電源と前記第７トランジスタのゲートが接続する第５ノードとの間に接続され、前記他の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第８トランジスタと、
前記第８トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第９トランジスタと、
前記第４ノードと前記第５ノードとの間に接続される第２容量素子とを備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 10 or 11,
The second bootstrap circuit of each of the unit level conversion circuits is
A sixth transistor of a predetermined conductivity type connected between a fourth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A seventh transistor which is the load transistor connected between the second power supply and the fourth node;
The eighth transistor of the predetermined conductivity type is connected between the second power source and a fifth node to which the gate of the seventh transistor is connected, and has a gate for receiving the second internal signal of the other unit level conversion circuit. When,
A ninth transistor of the predetermined conductivity type connected between the gate of the eighth transistor and the fifth node and having a gate connected to the input node of the second bootstrap circuit;
A level conversion circuit comprising: a second capacitance element connected between the fourth node and the fifth node.
前記出力段回路は、
前記最終出力信号が出力される出力端子と前記第１電源との間に接続され、前記第１内部信号の活性化に応じてオンする第１０トランジスタと、
前記出力端子と前記第２電源との間に接続され、前記第２内部信号の活性化に応じてオンする第１１トランジスタとを備え、
前記第１１トランジスタがオンした後に、当該第１１トランジスタのゲート・ソース間電圧がより大きくなる方向に前記第１１トランジスタのゲートが接続する第６ノードの電圧が変化するように構成されている
ことを特徴とするレベル変換回路。 A level conversion circuit according to any one of claims 5, 6, 10, and 11,
The output stage circuit is
A tenth transistor connected between the output terminal from which the final output signal is output and the first power supply, and turned on in response to the activation of the first internal signal;
An eleventh transistor connected between the output terminal and the second power supply and turned on in response to the activation of the second internal signal;
After the eleventh transistor is turned on, the voltage of the sixth node to which the gate of the eleventh transistor is connected changes in a direction in which the gate-source voltage of the eleventh transistor becomes larger. A characteristic level conversion circuit.
前記出力段回路は、
前記第１電源と前記第５ノードとの間に接続し、前記第１内部信号を受けるゲートを有する第１２トランジスタと、
前記第２電源と前記第５ノードとの間に接続し、前記第２内部信号を受けるゲートを有する第１３トランジスタと、
前記第５ノードと所定の第７ノードとの間に接続した第３容量素子と、
前記第１１トランジスタがオンした後に、前記第７ノードの電圧レベルを変化させることにより前記第５ノードの電圧レベルを変化させて前記第１１トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 16, wherein
The output stage circuit is
A twelfth transistor connected between the first power supply and the fifth node and having a gate for receiving the first internal signal;
A thirteenth transistor connected between the second power source and the fifth node and having a gate for receiving the second internal signal;
A third capacitive element connected between the fifth node and a predetermined seventh node;
A step-up circuit for changing the voltage level of the fifth node by changing the voltage level of the seventh node after the eleventh transistor is turned on, thereby increasing the gate-source voltage of the eleventh transistor; A level conversion circuit comprising:
前記昇圧回路は、前記最終出力信号に応じて動作する
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 17,
The level converter circuit, wherein the booster circuit operates according to the final output signal.
前記昇圧回路は、
前記第２内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第２内部信号に応じて動作する
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 17,
The booster circuit includes:
A level conversion circuit comprising a delay circuit for delaying the second internal signal and operating in accordance with the second internal signal delayed by the delay circuit.
前記単位レベル変換回路の各々の前記第２ブートストラップ回路において、
前記第２容量素子と前記第７トランジスタのゲートとの接続ノードと前記第５ノードとの間に、ゲートが前記第２電源に接続した第１４トランジスタが介在している
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 14 or 15,
In the second bootstrap circuit of each of the unit level conversion circuits,
A level conversion characterized in that a fourteenth transistor having a gate connected to the second power supply is interposed between a connection node between the second capacitor element and the gate of the seventh transistor and the fifth node. circuit.
前記単位レベル変換回路の少なくとも１つにおいて、
前記第２ブートストラップ回路が、
前記第５ノードと前記第２電源との間に接続し、所定のリセット信号により制御される第１５トランジスタをさらに備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 14 or 15,
In at least one of the unit level conversion circuits,
The second bootstrap circuit comprises:
A level conversion circuit, further comprising a fifteenth transistor connected between the fifth node and the second power source and controlled by a predetermined reset signal.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第４内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2 or 3, wherein
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
A second push-pull circuit that receives the second internal signal and generates a fourth internal signal in phase with the second internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the first internal signal obtained by inverting the input signal;
The second bootstrap circuit includes:
An input node for receiving the third internal signal;
An inverter that outputs the second internal signal obtained by inverting the third internal signal;
The signal from the first unit level conversion circuit is:
The fourth internal signal of the first unit level conversion circuit;
The signal from the second unit level conversion circuit is:
A level conversion circuit comprising the fourth internal signal of the second unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記単位レベル変換回路の各々において、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第４内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 2 or 3, wherein
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
A second push-pull circuit that receives the second internal signal and generates a fourth internal signal in phase with the second internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the second internal signal;
An inverter that outputs the first internal signal obtained by inverting the second internal signal;
The second bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the second internal signal obtained by inverting the input signal;
In each of the unit level conversion circuits,
The signal from the first unit level conversion circuit is:
The fourth internal signal of the first unit level conversion circuit;
The signal from the second unit level conversion circuit is:
A level conversion circuit comprising the fourth internal signal of the second unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7 or 8,
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
A second push-pull circuit that receives the second internal signal and generates a fourth internal signal in phase with the second internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the first internal signal obtained by inverting the input signal;
The second bootstrap circuit includes:
An input node for receiving the third internal signal;
An inverter that outputs the second internal signal obtained by inverting the third internal signal;
The signal from the other unit level conversion circuit is:
A level conversion circuit comprising the fourth internal signal of the other unit level conversion circuit.
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記単位レベル変換回路の各々において、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 7 or 8,
Each of the unit level conversion circuits includes:
A first push-pull circuit that receives the first internal signal and generates a third internal signal in phase with the first internal signal;
A second push-pull circuit that receives the second internal signal and generates a fourth internal signal in phase with the second internal signal;
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
An input node for receiving the second internal signal;
An inverter that outputs the first internal signal obtained by inverting the second internal signal;
The second bootstrap circuit includes:
An input node for receiving the input signal;
An inverter that outputs the second internal signal obtained by inverting the input signal;
In each of the unit level conversion circuits,
The signal from the other unit level conversion circuit is:
A level conversion circuit comprising the fourth internal signal of the other unit level conversion circuit.
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第３ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第１ノードと前記第３ノードとの間に接続される第１容量素子とを備え、
前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第４ノードと第１電源との間に接続され、前記第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第５トランジスタと、
前記第２電源と前記第４ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第６トランジスタとを備え、
前記第２ノードと前記第４ノードとの間に、第２容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to any one of claims 22 to 25, wherein:
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
A first transistor of a predetermined conductivity type connected between a first node which is an output node of the first internal signal and the first power supply and having a gate connected to the input node of the first bootstrap circuit; ,
A second transistor of the predetermined conductivity type connected between the first node and a predetermined second node;
A third transistor of the predetermined conductivity type connected between the second power source and a second node and having a gate connected to the second power source;
A fourth transistor of the predetermined conductivity type connected between the second power source and a third node to which the gate of the second transistor is connected, and having a gate connected to the second power source;
A first capacitive element connected between the first node and the third node;
The first push-pull circuit includes:
A fifth transistor of the predetermined conductivity type connected between a fourth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the first bootstrap circuit;
A sixth transistor of the predetermined conductivity type connected between the second power source and the fourth node and having a gate for receiving the first internal signal;
A level conversion circuit, wherein a second capacitor is connected between the second node and the fourth node.
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第３ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第１ノードと前記第３ノードとの間に接続される第１容量素子とを備え、
前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第４ノードと第１電源との間に接続され、前記第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第５トランジスタと、
前記第２電源と前記第４ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第６トランジスタと、
所定の第５ノードと第１電源との間に接続され、前記第５トランジスタのゲートに接続したゲートを有する前記所定導電型の第７トランジスタと、
前記第２電源と前記第５ノードとの間に接続され、前記第６トランジスタのゲートに接続したゲートを有する前記所定導電型の第８トランジスタとを備え、
前記第２ノードと前記第５ノードとの間に、第２容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to any one of claims 22 to 25, wherein:
In each of the unit level conversion circuits,
The first bootstrap circuit includes:
A first transistor of a predetermined conductivity type connected between a first node which is an output node of the first internal signal and the first power supply and having a gate connected to the input node of the first bootstrap circuit; ,
A second transistor of the predetermined conductivity type connected between the first node and a predetermined second node;
A third transistor of the predetermined conductivity type connected between the second power source and a second node and having a gate connected to the second power source;
A fourth transistor of the predetermined conductivity type connected between the second power source and a third node to which the gate of the second transistor is connected, and having a gate connected to the second power source;
A first capacitive element connected between the first node and the third node;
The first push-pull circuit includes:
A fifth transistor of the predetermined conductivity type connected between a fourth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the first bootstrap circuit;
A sixth transistor of a predetermined conductivity type connected between the second power source and the fourth node and having a gate for receiving the first internal signal;
A seventh transistor of the predetermined conductivity type connected between a predetermined fifth node and a first power supply and having a gate connected to a gate of the fifth transistor;
An eighth transistor of the predetermined conductivity type connected between the second power source and the fifth node and having a gate connected to a gate of the sixth transistor;
A level conversion circuit, wherein a second capacitance element is connected between the second node and the fifth node.
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記第１の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１電源と前記第８ノードとの間に接続され、前記第２の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタとを備え、
前記第２ノードと前記第９ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 22 or claim 23,
In each of the unit level conversion circuits,
The second bootstrap circuit includes:
A ninth transistor of a predetermined conductivity type connected between a sixth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A tenth transistor that is the load transistor connected between the sixth node and a predetermined seventh node;
An eleventh transistor of the predetermined conductivity type connected between the second power source and the seventh node and having a gate connected to the second power source;
A twelfth of the predetermined conductivity type having a gate connected between the second power supply and an eighth node to which the gate of the tenth transistor is connected and receiving the fourth internal signal of the first unit level conversion circuit. A transistor,
A thirteenth transistor of a predetermined conductivity type connected between the first power supply and the eighth node and having a gate for receiving the fourth internal signal of the second unit level conversion circuit;
A third capacitive element connected between the sixth node and the eighth node;
The second push-pull circuit includes:
A fourteenth transistor of the predetermined conductivity type connected between a ninth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the second bootstrap circuit;
A fifteenth transistor of a predetermined conductivity type connected between the second power source and the ninth node and having a gate for receiving the first internal signal;
A level conversion circuit, wherein a fourth capacitive element is connected between the second node and the ninth node.
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記第１の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１電源と前記第８ノードとの間に接続され、前記第２の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
所定の第１０ノードと第１電源との間に接続され、前記第１４トランジスタのゲートに接続したゲートを有する前記所定導電型の第１６トランジスタと、
前記第２電源と前記第１０ノードとの間に接続され、前記第１５トランジスタのゲートに接続したゲートを有する前記所定導電型の第１７トランジスタとを備え、
前記第２ノードと前記第４ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 22 or claim 23,
In each of the unit level conversion circuits,
The second bootstrap circuit includes:
A ninth transistor of a predetermined conductivity type connected between a sixth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A tenth transistor that is the load transistor connected between the sixth node and a predetermined seventh node;
An eleventh transistor of the predetermined conductivity type connected between the second power source and the seventh node and having a gate connected to the second power source;
A twelfth of the predetermined conductivity type having a gate connected between the second power supply and an eighth node to which the gate of the tenth transistor is connected and receiving the fourth internal signal of the first unit level conversion circuit. A transistor,
A thirteenth transistor of a predetermined conductivity type connected between the first power supply and the eighth node and having a gate for receiving the fourth internal signal of the second unit level conversion circuit;
A third capacitive element connected between the sixth node and the eighth node;
The second push-pull circuit includes:
A fourteenth transistor of the predetermined conductivity type connected between a ninth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the second bootstrap circuit;
A fifteenth transistor of a predetermined conductivity type connected between the second power source and the ninth node and having a gate for receiving the first internal signal;
A sixteenth transistor of the predetermined conductivity type connected between a predetermined tenth node and a first power supply and having a gate connected to a gate of the fourteenth transistor;
A 17th transistor of the predetermined conductivity type connected between the second power supply and the 10th node and having a gate connected to a gate of the 15th transistor;
A level conversion circuit, wherein a fourth capacitor element is connected between the second node and the fourth node.
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記他の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１２トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタとを備え、
前記第２ノードと前記第９ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 24 or 25,
In each of the unit level conversion circuits,
The second bootstrap circuit includes:
A ninth transistor of a predetermined conductivity type connected between a sixth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A tenth transistor that is the load transistor connected between the sixth node and a predetermined seventh node;
An eleventh transistor of the predetermined conductivity type connected between the second power source and the seventh node and having a gate connected to the second power source;
The twelfth transistor of the predetermined conductivity type is connected between the second power source and an eighth node to which the gate of the tenth transistor is connected, and has a gate for receiving the fourth internal signal of the other unit level conversion circuit. When,
A thirteenth transistor of the predetermined conductivity type connected between the gate of the twelfth transistor and the fifth node and having a gate connected to the input node of the second bootstrap circuit;
A third capacitive element connected between the sixth node and the eighth node;
The second push-pull circuit includes:
A fourteenth transistor of the predetermined conductivity type connected between a ninth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the second bootstrap circuit;
A fifteenth transistor of a predetermined conductivity type connected between the second power source and the ninth node and having a gate for receiving the first internal signal;
A level conversion circuit, wherein a fourth capacitive element is connected between the second node and the ninth node.
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記他の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１２トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
所定の第１０ノードと第１電源との間に接続され、前記第１４トランジスタのゲートに接続したゲートを有する前記所定導電型の第１６トランジスタと、
前記第２電源と前記第１０ノードとの間に接続され、前記第１５トランジスタのゲートに接続したゲートを有する前記所定導電型の第１７トランジスタとを備え、
前記第２ノードと前記第４ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 24 or 25,
In each of the unit level conversion circuits,
The second bootstrap circuit includes:
A ninth transistor of a predetermined conductivity type connected between a sixth node, which is an output node of the second internal signal, and the first power supply, and having a gate connected to the input node of the second bootstrap circuit; ,
A tenth transistor that is the load transistor connected between the sixth node and a predetermined seventh node;
An eleventh transistor of the predetermined conductivity type connected between the second power source and the seventh node and having a gate connected to the second power source;
The twelfth transistor of the predetermined conductivity type is connected between the second power source and an eighth node to which the gate of the tenth transistor is connected, and has a gate for receiving the fourth internal signal of the other unit level conversion circuit. When,
A thirteenth transistor of the predetermined conductivity type connected between the gate of the twelfth transistor and the fifth node and having a gate connected to the input node of the second bootstrap circuit;
A third capacitive element connected between the sixth node and the eighth node;
The second push-pull circuit includes:
A fourteenth transistor of the predetermined conductivity type connected between a ninth node, which is an output node of the third internal signal, and a first power supply, and having a gate connected to the input node of the second bootstrap circuit;
A fifteenth transistor of a predetermined conductivity type connected between the second power source and the ninth node and having a gate for receiving the first internal signal;
A sixteenth transistor of the predetermined conductivity type connected between a predetermined tenth node and a first power supply and having a gate connected to a gate of the fourteenth transistor;
A 17th transistor of the predetermined conductivity type connected between the second power supply and the 10th node and having a gate connected to a gate of the 15th transistor;
A level conversion circuit, wherein a fourth capacitor element is connected between the second node and the fourth node.
前記出力段回路は、
前記最終出力信号が出力される出力端子と前記第１電源との間に接続され、前記第３内部信号の活性化に応じてオンする第１８トランジスタと、
前記出力端子と前記第２電源との間に接続され、前記第４内部信号の活性化に応じてオンする第１９トランジスタとを備え、
前記第１９トランジスタがオンした後に、当該第１９トランジスタのゲート・ソース間電圧がより大きくなる方向に前記第１９トランジスタのゲートが接続する第１１ノードの電圧が変化するように構成されている
ことを特徴とするレベル変換回路。 The level conversion circuit according to any one of claims 22 to 25, wherein:
The output stage circuit is
An eighteenth transistor connected between the output terminal from which the final output signal is output and the first power supply, and turned on in response to the activation of the third internal signal;
A nineteenth transistor connected between the output terminal and the second power supply and turned on in response to activation of the fourth internal signal;
After the nineteenth transistor is turned on, the voltage of the eleventh node to which the gate of the nineteenth transistor is connected changes in a direction in which the gate-source voltage of the nineteenth transistor becomes larger. A characteristic level conversion circuit.
前記出力段回路は、
前記第１電源と前記第１１ノードとの間に接続し、前記第３内部信号を受けるゲートを有する第２０トランジスタと、
前記第２電源と前記第１１ノードとの間に接続し、前記第４内部信号を受けるゲートを有する第２１トランジスタと、
前記第１１ノードと所定の第１２ノードとの間に接続した第５容量素子と、
前記第１９トランジスタがオンした後に、前記第１２ノードの電圧レベルを変化させることにより前記第１１ノードの電圧レベルを変化させて前記第１９トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 32, wherein
The output stage circuit is
A twentieth transistor connected between the first power source and the eleventh node and having a gate for receiving the third internal signal;
A twenty-first transistor connected between the second power source and the eleventh node and having a gate for receiving the fourth internal signal;
A fifth capacitive element connected between the eleventh node and a predetermined twelfth node;
A step-up circuit that changes the voltage level of the eleventh node by changing the voltage level of the twelfth node after the nineteenth transistor is turned on, thereby increasing the gate-source voltage of the nineteenth transistor; A level conversion circuit comprising:
前記昇圧回路は、前記最終出力信号に応じて動作する
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 33, wherein
The level converter circuit, wherein the booster circuit operates according to the final output signal.
前記昇圧回路は、
前記第４内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第４内部信号に応じて動作する
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 33, wherein
The booster circuit includes:
A level conversion circuit comprising a delay circuit for delaying the fourth internal signal and operating in accordance with the fourth internal signal delayed by the delay circuit.
前記出力段回路は、
前記第１電源と所定の第１３ノードとの間に接続され、前記第３内部信号を受けるゲートを有する前記所定導電型の第２２トランジスタと、
前記第２電源と前記第１３ノードとの間に接続され、前記第１１ノードに接続したゲートを有する前記所定導電型の第２３トランジスタと、
前記第１電源と前記第１１ノードとの間に接続され、前記第４内部信号を受けるゲートを有する前記所定導電型の第２４トランジスタと、
前記第１１ノードと所定の第１４ノードとの間に接続され、前記第２内部信号の活性化に応じてオンする前記所定導電型の第２５トランジスタと、
前記第１４ノードと前記第２電源との間に接続され、前記第２電源に接続したゲートを有する第２６トランジスタと、
前記第１３ノードと前記第１４ノードとの間に接続された第６容量素子とをさらに備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to claim 32, wherein
The output stage circuit is
A 22nd transistor of a predetermined conductivity type connected between the first power supply and a predetermined 13th node and having a gate for receiving the third internal signal;
A 23rd transistor of the predetermined conductivity type connected between the second power source and the 13th node and having a gate connected to the 11th node;
A 24th transistor of the predetermined conductivity type connected between the first power supply and the 11th node and having a gate for receiving the fourth internal signal;
A 25th transistor of the predetermined conductivity type connected between the 11th node and a predetermined 14th node and turned on in response to the activation of the second internal signal;
A twenty-sixth transistor connected between the fourteenth node and the second power source and having a gate connected to the second power source;
A level conversion circuit, further comprising: a sixth capacitor connected between the thirteenth node and the fourteenth node.
前記単位レベル変換回路の各々の前記第２ブートストラップ回路において、
前記第３容量素子と前記第１０トランジスタのゲートとの接続ノードと前記第８ノードとの間に、ゲートが前記第２電源に接続した第２７トランジスタが介在している
ことを特徴とするレベル変換回路。 The level conversion circuit according to any one of claims 28 to 31,
In the second bootstrap circuit of each of the unit level conversion circuits,
A level conversion characterized in that a 27th transistor having a gate connected to the second power supply is interposed between a connection node between the third capacitive element and the gate of the tenth transistor and the eighth node. circuit.
前記単位レベル変換回路の少なくとも１つにおいて、
前記第２ブートストラップ回路が、
前記第８ノードと前記第２電源との間に接続し、所定のリセット信号により制御される第２８トランジスタをさらに備える
ことを特徴とするレベル変換回路。 The level conversion circuit according to any one of claims 28 to 31,
In at least one of the unit level conversion circuits,
The second bootstrap circuit comprises:
The level conversion circuit further comprising a 28th transistor connected between the eighth node and the second power supply and controlled by a predetermined reset signal.
前記入力信号のローレベルの電圧レベルは、前記第１電源の電圧レベル以上であり、
前記所定導電型はＮ型である
請求項１から請求項３８のいずれか記載のレベル変換回路。 The first power supply supplies a lower voltage level than the second power supply;
The low voltage level of the input signal is equal to or higher than the voltage level of the first power supply,
The level conversion circuit according to any one of claims 1 to 38, wherein the predetermined conductivity type is an N type.
請求項３９記載のレベル変換回路。 40. The level conversion circuit according to claim 39, wherein the low level of the input signal is a ground voltage level.
前記入力信号のハイレベルの電圧レベルは、前記第１電源の電圧レベル以下であり、
前記所定導電型はＰ型である
請求項１から請求項３８のいずれか記載のレベル変換回路。 The first power supply supplies a higher voltage level than the second power supply;
The high level voltage level of the input signal is less than or equal to the voltage level of the first power source,
The level conversion circuit according to any one of claims 1 to 38, wherein the predetermined conductivity type is a P type.
所定のクロック信号をレベル変換して前記ゲート線駆動回路に供給するレベル変換回路とを備える画像表示装置であって、
前記レベル変換回路は、請求項１から請求項４１のいずれか記載のものであり、
前記画素およびゲート線駆動回路を構成するトランジスタは、全て前記所定導電型のものである
ことを特徴とする画像表示装置。 A gate line driving circuit for driving a pixel connected to the gate line;
An image display device comprising: a level conversion circuit for level-converting a predetermined clock signal and supplying the clock signal to the gate line driving circuit,
The level conversion circuit is any one of claims 1 to 41,
All of the transistors constituting the pixel and gate line driving circuit are of the predetermined conductivity type.
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