JP2009259949A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2009259949A JP2009259949A JP2008105690A JP2008105690A JP2009259949A JP 2009259949 A JP2009259949 A JP 2009259949A JP 2008105690 A JP2008105690 A JP 2008105690A JP 2008105690 A JP2008105690 A JP 2008105690A JP 2009259949 A JP2009259949 A JP 2009259949A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- carbon
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタを形成するのに好適な半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for forming a capacitor.
近年、半導体装置の大容量化に伴い、半導体装置の主要構成要素であるキャパシタに許容される面積も必然的に縮小されている。このため、半導体装置では、小さな専有面積で大きな容量が得られるキャパシタが求められている。このようなキャパシタを製造するために、半導体基板の主面上部に成膜された厚い層間膜に対して縦方向(垂直方向)に、高アスペクト比のシリンダ孔(深孔ともいう)を形成することが必要となっている。 In recent years, as the capacity of a semiconductor device is increased, the area allowed for a capacitor which is a main component of the semiconductor device is inevitably reduced. For this reason, in a semiconductor device, there is a demand for a capacitor capable of obtaining a large capacitance with a small exclusive area. In order to manufacture such a capacitor, a high aspect ratio cylinder hole (also referred to as a deep hole) is formed in the vertical direction (vertical direction) with respect to the thick interlayer film formed on the main surface of the semiconductor substrate. It is necessary.
ところが、シリンダ孔の表面に下部電極を成膜した後に、厚い層間膜を除去する、いわゆる外抜き工程では、フッ酸等の薬液を用いたウエットエッチングにより、下部電極が倒壊するという問題が生じている。 However, after forming the lower electrode on the surface of the cylinder hole, the thick interlayer film is removed, and the so-called outer removal process causes a problem that the lower electrode collapses due to wet etching using a chemical solution such as hydrofluoric acid. Yes.
これに対して、特許文献1には、非晶質カーボンを犠牲層間膜として用いる方法が記載されている。この方法では、非晶質カーボンにプラズマエッチングを行うことで深孔を形成し、深孔内壁に下部電極を形成した後に、非晶質カーボンを除去する。特許文献1では、非晶質カーボンが、酸素のみで除去可能であって、他の除去したくない構成部材に殆ど悪影響を及ぼすことがないことに着目し、非晶質カーボンを除去する外抜き工程で、下部電極が倒壊することを防止している。 On the other hand, Patent Document 1 describes a method using amorphous carbon as a sacrificial interlayer film. In this method, plasma etching is performed on amorphous carbon to form a deep hole, and after forming a lower electrode on the inner wall of the deep hole, the amorphous carbon is removed. In Patent Document 1, attention is paid to the fact that amorphous carbon can be removed only by oxygen and has almost no adverse effect on other components that are not desired to be removed. In the process, the lower electrode is prevented from collapsing.
ここで、半導体装置、特に、DRAM(Dynamic Random Access Memory)装置では、シリンダ孔の内壁表面に形成された下部電極と、下部電極の表面に形成された容量絶縁膜と、容量絶縁膜を介して下部電極の内側に形成された上部電極とからなるキャパシタを備えている。このようなキャパシタは、今後の更なる微細化に対応するために、シリンダ孔の深さを深くする、即ちアスペクト比を向上させることで電極の表面積を拡大し、容量を増大させる要請がある。 Here, in a semiconductor device, in particular, a DRAM (Dynamic Random Access Memory) device, a lower electrode formed on the inner wall surface of the cylinder hole, a capacitive insulating film formed on the surface of the lower electrode, and a capacitive insulating film A capacitor including an upper electrode formed inside the lower electrode is provided. In order to cope with further miniaturization in the future, such a capacitor is required to increase the surface area of the electrode by increasing the depth of the cylinder hole, that is, by improving the aspect ratio, thereby increasing the capacitance.
しかし、現状の製造方法では、アスペクト比15〜20程度が限界である。これは、シリンダ孔が深くなるに従って、シリンダ孔の開孔に際してサイドエッチが進行し、形成されたシリンダ孔の側面が外側に膨らむ現象(ボーイング:bowing)が生じるためである。 However, the current manufacturing method has a limit of about 15 to 20 aspect ratio. This is because as the cylinder hole becomes deeper, side etching progresses when the cylinder hole is opened, and a phenomenon that the side surface of the formed cylinder hole bulges outward (bowing) occurs.
ボーイングの原因としては、例えば、ドライエッチングで陽イオンがマスクパターンの開口部を通過する際に、マスクパターンの電荷から受ける電気的な引力により、陽イオンの軌道が湾曲することが挙げられる。つまり、ドライエッチング時のチャージアップが主な原因と考えられている。そのため、アスペクト比20以上を達成しようとしても、間口付近に局所的サイドエッチが発生し、隣接するキャパシタ間がショートするという問題があった。 As a cause of the bowing, for example, when the cation passes through the opening of the mask pattern by dry etching, the trajectory of the cation is curved by an electric attractive force received from the electric charge of the mask pattern. That is, it is considered that charge-up during dry etching is the main cause. For this reason, even if an aspect ratio of 20 or more is achieved, there is a problem that local side etching occurs in the vicinity of the frontage, and adjacent capacitors are short-circuited.
特許文献1に記載の技術では、非晶質カーボンが電気的に浮遊状態となっており、プラズマエッチング時でのチャージアップが回避できず、ボーイングの防止が困難である。 In the technique described in Patent Document 1, amorphous carbon is in an electrically floating state, and charge-up during plasma etching cannot be avoided, and it is difficult to prevent bowing.
特許文献2には、深孔形成時での絶縁膜のチャージアップを回避する方法が記載されている。この技術では、酸化シリコン膜からなる絶縁膜にプラズマエッチングで深孔を形成する前に、絶縁膜中に半導体基板に接続する貫通電極(放電プラグ)を設け、且つ、深孔形成時のハードマスクを導体で構成する。 Patent Document 2 describes a method for avoiding charge-up of an insulating film when a deep hole is formed. In this technique, before forming a deep hole by plasma etching in an insulating film made of a silicon oxide film, a through electrode (discharge plug) connected to the semiconductor substrate is provided in the insulating film, and a hard mask for forming the deep hole is provided. Is made of a conductor.
特許文献2では、プラズマエッチング中の電荷の放電経路、即ち、導体であるハードマスクと、貫通電極とからなる経路を確保することで、電荷を逃がしてボーイングを抑制している。しかし、層間膜が、酸化シリコン膜からなる絶縁膜であるので、貫通電極までの電荷の経路が導電性のハードマスクしかない。その結果として、放電経路が長くなり、チャージアップを防止する効果が十分に発揮できない懸念がある。 In Patent Document 2, a discharge path of electric charge during plasma etching, that is, a path made up of a hard mask that is a conductor and a through electrode is ensured to release electric charges and suppress bowing. However, since the interlayer film is an insulating film made of a silicon oxide film, the electric charge path to the through electrode is only a conductive hard mask. As a result, there is a concern that the discharge path becomes long and the effect of preventing charge-up cannot be sufficiently exhibited.
本発明は、ボーイングをより抑制して、高アスペクト比の深孔を形成できると共に、深孔の外抜き工程で電極が倒壊しない半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a semiconductor device that can form a deep hole having a high aspect ratio while further suppressing bowing, and that does not cause an electrode to collapse in the deep hole removal process.
上記目的を達成するために、本発明は、半導体基板の表面部分に拡散層を形成し、その上部に第1絶縁膜を形成する工程と、
前記第1絶縁膜を貫通し、前記拡散層以外の半導体基板の表面部分及び前記拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、
前記第1絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、
前記炭素含有膜を貫通し、前記導体プラグに接する第1導電膜を形成する工程と、
前記炭素含有膜を除去して前記第1導電膜を露出させる工程と、を有することを特徴とする半導体装置の製造方法を提供する。
In order to achieve the above object, the present invention includes a step of forming a diffusion layer on a surface portion of a semiconductor substrate and forming a first insulating film thereon.
Forming a discharge plug and a conductor plug penetrating the first insulating film and in contact with the surface portion of the semiconductor substrate other than the diffusion layer and the surface portion of the diffusion layer;
Forming a carbon-containing film having conductivity covering the first insulating film, the discharge plug and the conductor plug;
Forming a first conductive film penetrating the carbon-containing film and contacting the conductor plug;
And removing the carbon-containing film to expose the first conductive film. A method for manufacturing a semiconductor device is provided.
本発明の半導体装置の製造方法によると、炭素含有膜を除去する際に、第1導電膜の倒壊を抑えることができ、また、炭素含有膜を帯電させる電荷のチャージアップを抑えて、ボーイングを抑制できる。 According to the method for manufacturing a semiconductor device of the present invention, when removing the carbon-containing film, it is possible to suppress the collapse of the first conductive film, and it is possible to suppress the charge-up of the charge that charges the carbon-containing film. Can be suppressed.
以下、図面を参照して、本発明の例示的な実施の形態について詳細に説明する。図1は、本発明の一実施形態に係る半導体装置を示す断面図である。半導体装置10は、DRAM装置であって、半導体基板11の表面部分に形成された図示しない拡散層と、その上部に形成された層間絶縁膜13,17と、層間絶縁膜13,17をそれぞれ貫通し、拡散層の表面に接する導体プラグ15,18と、拡散層以外の半導体基板11の表面に接する放電プラグ22とを備える。また、半導体基板11の表面には、第1の配線(ワード線)12が形成されており、層間絶縁膜13の上には第2の配線(ビット線)16が形成されている。導体プラグ18は、導体プラグ15と接するように形成されている。
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention. The
また、半導体装置10は、導体プラグ18に接するキャパシタ32と、キャパシタ32の上部を除いて堆積された層間絶縁膜(埋め戻し層間膜)33と、キャパシタ32の上部と接するプレート電極36と、プレート電極36と埋め戻し層間膜33とを覆う層間絶縁膜37と、コンタクト38,39と、これらのコンタクト38,39にそれぞれ接する配線40とを備える。
Further, the
キャパシタ32は、シリンダ孔(図4(b)参照)を外抜きにして形成されるクラウン型である。シリンダ孔は、高アスペクト比を有し、かつ、側壁が垂直形状である。つまり、キャパシタ32は、その製造工程でシリンダ孔を外抜きにしても、下部電極29が倒壊しないで形成され、小さな専有面積で大きな容量を有しており、DRAM装置等の更なる微細化に対応できる。
The
シリンダ孔は、エッチングの際に、電荷を逃がすための放電経路を確保して、チャージアップを抑え、いわゆるボーイングを十分に抑制することで形成される。放電経路は、放電プラグ22と、埋め戻し層間膜33が堆積される前に放電プラグ22と接するように成膜された、導電性を有するアモルファスカーボン(図4(a)参照)とで形成される。
The cylinder hole is formed by securing a discharge path for releasing electric charge during etching to suppress charge-up and sufficiently suppress so-called bowing. The discharge path is formed by the
図2〜図8を参照して、図1の半導体装置10を製造する際の各工程を詳細に説明する。まず、図2(a)に示す工程では、半導体基板11の表面部分に、ウエル(図示なし)及び素子分離酸化膜(図示なし)を形成する。次に、半導体基板11上に、公知の方法を用いてワード線などを構成する第1の配線12を形成する。更に、ワード線を注入マスクとして不純物を注入し、半導体基板11の表面部分に拡散層(図示なし)を自己整合的に形成する。
With reference to FIGS. 2-8, each process at the time of manufacturing the
次いで、半導体基板11上に第1の配線12を覆って第1の層間絶縁膜13を成膜し、CMP(Chemical Mechanical Polish)法により表面を平坦化する。引き続き、第1の層間絶縁膜13を貫通し、半導体基板11の拡散層の表面に達するコンタクト孔14を開孔した後、コンタクト孔14の内部に導電体材料を埋め込んで第1の導体プラグ15を形成する。次いで、第1の層間絶縁膜13上に、第1の導体プラグ15に接続して、ビット線などを構成する第2の配線16を形成する。
Next, a first
引き続き、第1の層間絶縁膜13上に第2の配線16を覆って第2の層間絶縁膜17を成膜し、CMP法により表面を平坦化する。更に、第2の層間絶縁膜17を貫通し第1の導体プラグ15に達する孔を開孔した後、孔の内部に導電体材料を埋め込んで第2の導体プラグ18を形成する。次いで、第2の層間絶縁膜17と第2の導体プラグ18とを覆い、第2の導体プラグ18の上面を保護する窒化シリコンからなるプラグ保護膜19を成膜する。
Subsequently, a second
続いて、図2(b)に示す工程では、半導体基板11の拡散層以外の表面に対応する部分が開口したパターンのフォトレジスト(PR)20で、プラグ保護膜19を覆う。半導体基板11の拡散層は、セルトランジスタのソース又はドレイン電極を構成する。放電プラグ22は、例えば、周辺回路部における拡散層以外の表面部分に接続するように形成される。
Subsequently, in the step shown in FIG. 2B, the plug
次に、図3(a)に示す工程では、フォトレジスト20をマスクとして、酸化膜ドライエッチングを行い、貫通孔21を形成した。その後に、不要となったフォトレジスト20をアッシング(O2プラズマ処理)により除去した。貫通孔21は、図示のように、プラグ保護膜19、第2の層間絶縁膜17及び第1の層間絶縁膜13を貫通し、半導体基板11の拡散層以外の表面に接している。ここで、酸化膜ドライエッチングは、市販の平行平板RFプラズマエッチング装置を用いて行った。さらに、ガス条件は、C4F8/Ar/O2=25/400/22(sccm)、40mTorrとした。なお、貫通孔21の大きさは、直径250nm、高さ800nmとした。
Next, in the step shown in FIG. 3A, the oxide film dry etching was performed using the
続いて、図3(b)に示す工程では、CVD(chemical vapor deposition)装置を用いて、貫通孔21にTiNとWとを埋め込んで、貫通電極(放電プラグ)22を形成した。ここで、TiNは30nm、Wは300nm成膜し、その後に、CMPで表面の余分なWを除去した。放電プラグ22は、後の工程でシリンダ孔をドライエッチングで形成する際に、半導体基板11の拡散層以外の表面に電荷を逃がすための放電経路の一部となる。
3B, a through electrode (discharge plug) 22 was formed by embedding TiN and W in the through
次に、図4(a)に示す工程では、犠牲層間膜として炭素元素を主成分とする膜、ここではアモルファスカーボン(a−C)23を2400nm成膜した。アモルファスカーボン23は、放電プラグ22と接しており、放電プラグ22と共に放電経路を形成する。
Next, in the step shown in FIG. 4A, a film containing carbon element as a main component, in this case, amorphous carbon (a-C) 23 was formed to 2400 nm as a sacrificial interlayer film. The
さらに、アモルファスカーボン23を加工するためのハードマスク(SiO2)24をCVDにて80nm形成した。さらに、直径80nmの孔パターンを有するフォトレジスト25で、ハードマスク24を覆って、ハードマスク24をエッチングした。
Further, a hard mask (SiO 2 ) 24 for processing the
続いて、図4(b)に示す工程では、主にハードマスク(SiO2)24をマスクとしてアモルファスカーボン23のドライエッチングを行い、シリンダ孔26を形成した。シリンダ孔26は、図示のように、アモルファスカーボン23とプラグ保護膜19とを貫通し、第2の導体プラグ18と接している。シリンダ孔26は、側壁が垂直形状であり、ボーイングが生じていない。以下では、シリンダ孔26のドライエッチング中に、ボーイングを防止する原理について詳述する。
Subsequently, in the process shown in FIG. 4B, the
まず、エッチングは、市販のRF2周波平行平板プラズマエッチング装置を用いて行った。ガス条件は、NH3/Ar/O2=300/200/30(sccm)、20mTorrとした。このガスを用いたエッチングでは、まず、Nがカーボン(C)と反応し、CNを形成する。その後に、Hと反応して、揮発性の高いHCNを形成し、HCNが排気される。つまり、NとHでカーボンを制御性よくエッチングする。また、シリンダ孔26の側壁には変質層である(CN)xが形成されることで保護される。その結果として、側壁のサイドエッチを抑制できる。
First, etching was performed using a commercially available RF 2 frequency parallel plate plasma etching apparatus. The gas conditions were NH 3 / Ar / O 2 = 300/200/30 (sccm) and 20 mTorr. In etching using this gas, first, N reacts with carbon (C) to form CN. Thereafter, it reacts with H to form highly volatile HCN, which is exhausted. In other words, carbon is etched with N and H with good controllability. Moreover, the side wall of the
不活性ガスであるArが大量に含まれるので、イオンの直進性を利用して、エッチングの異方性が達成される。ここで、仮に、電荷の放電経路が確保されていなければ、Arイオンからもたらされる正電荷で、被エッチング膜であるアモルファスカーボン23がチャージアップし、イオンの軌道が曲げられ、完全な異方性が得られない。なお、チャージアップは、主にシリンダ孔26の間口付近で生じると考えられる。
Since a large amount of Ar, which is an inert gas, is contained, etching anisotropy is achieved by utilizing the straightness of ions. Here, if the charge discharge path is not ensured, the
しかし、本実施形態の製造方法では、導電性を有するアモルファスカーボン23を被エッチング膜として用い、さらに、放電プラグ22を設けることで、電荷を逃がすための放電経路を確保している。そのため、シリンダ孔26を形成するドライエッチが進行しても、チャージアップが抑制されて、エッチングの異方性が保たれる。その結果として、ボーイングを十分に抑制できる。
However, in the manufacturing method of this embodiment, the conductive
また、エッチングガスに含まれるO2は、等方的にカーボンをエッチングする傾向があり、NH3、Arに比べてその流量を極力少なくしている。ここでは、Ar流量を多くして、O2を希釈しており、O2による形状阻害の影響は殆ど見られない。なお、O2は、エッチングレートを高めるために、含有させており、含有させない場合に比べて、エッチングレートが1.5倍程度まで向上する。 In addition, O 2 contained in the etching gas tends to etch carbon isotropically, and its flow rate is reduced as much as possible compared with NH 3 and Ar. Here, the Ar flow rate is increased to dilute O 2, and the influence of shape inhibition by O 2 is hardly observed. Note that O 2 is included in order to increase the etching rate, and the etching rate is improved to about 1.5 times that in the case where O 2 is not included.
ここで、比較例としてSiO2を被エッチング膜とした場合について説明する。SiO2は、フロロカーボン(CxFy)ガスでエッチングするので、孔加工時にはデポジションが生じ、側壁にデポジション膜が堆積する。つまり、エッチング形状は、程度の差があるものの、必ず順テーパ形状となる。このため、キャパシタの底部面積が小さくなり、容量が小さくなり、或いは、下部の導体プラグとの接触抵抗が大きくなる。 Here, a case where SiO 2 is used as a film to be etched will be described as a comparative example. Since SiO 2 is etched with fluorocarbon (CxFy) gas, deposition occurs during drilling, and a deposition film is deposited on the sidewall. That is, the etching shape is always a forward taper shape although there is a difference in degree. For this reason, the bottom area of the capacitor is reduced, the capacitance is reduced, or the contact resistance with the lower conductor plug is increased.
これに対して、図4(b)に示す工程では、Nが側壁のCと反応して形成された変質層で側壁が保護されるので、側壁のサイドエッチが抑制できる。さらに、アモルファスカーボン23と放電プラグ22とからなる放電経路を確保することで、チャージアップを回避して、ボーイングを十分に抑制できる。その結果として、エッチングの異方性を保ち、側壁が垂直形状になるように制御することは比較的容易となる。したがって、シリンダ孔26を、高アスペクト比で形成しても、側壁が垂直形状となるように形成できる。
On the other hand, in the step shown in FIG. 4B, since the side wall is protected by the altered layer formed by reacting N with C on the side wall, side etching of the side wall can be suppressed. Furthermore, by securing a discharge path composed of the
次に、図5(a)に示す工程では、シリンダ孔26とハードマスク24の上部に、下部電極材料27であるTiNをCVDにて20nm成膜する。なお、同図では、図4(b)に示す太線で囲んだ領域を拡大して示している。
Next, in the process shown in FIG. 5A, TiN as the
続いて、図5(b)に示す工程では、シリンダ孔26の内部をフォトレジスト28で埋めて、プラズマエッチングで下部電極材料(TiN)27のエッチバックを行い、シリンダ孔26の内壁表面に下部電極29を形成する。下部電極29は、その底部で第2の導体プラグ18と接している。なお、プラズマエッチングは、市販のICPタイプのプラズマエッチャーを用いた。また、ガス条件は、BCl3/Cl2=50/50(sccm)で、15mTorrとした。
5B, the inside of the
次に、図6(a)に示す工程では、酸素を含むガスを用いて200℃程度の高温ステージでアッシング(O2プラズマ処理)を行う。これにより、シリンダ孔26内のフォトレジスト28を除去すると共に、露出したアモルファスカーボン23を全て除去する、いわゆる外抜き工程が行われる。なお、アッシングだけでフォトレジスト28やアモルファスカーボン23を殆ど除去できるが、若干残渣があれば、ミスト状の酸系剥離液を噴霧し、200℃の熱処理を施すことで、ほぼ完全に除去できる。
Next, in the step shown in FIG. 6A, ashing (O 2 plasma treatment) is performed at a high temperature stage of about 200 ° C. using a gas containing oxygen. This removes the
この外抜き工程では、露出したアモルファスカーボン23が、薬液を使用しないプラズマエッチングで除去されるので、下部電極29を支持する部分が不要にエッチングされることはなく、乾燥時に表面張力が発生して、下部電極29が倒壊することがない。
In this outer removal process, the exposed
続いて、図6(b)に示す工程では、HfO2(酸化ハフニウム)とAl2O3(アルミナ)とを積層にしたものを、下部電極29の表面に、容量絶縁膜(高誘電率膜)30としてCVDで10nm成膜した。さらに、高誘電率膜30を介して下部電極29に対向するTiNからなる上部電極31をCVDで10nm成膜した。このようにして、下部電極29、高誘電率膜30及び上部電極31からなるクラウン型のキャパシタ32が形成される。
Subsequently, in the process shown in FIG. 6B, a laminate of HfO 2 (hafnium oxide) and Al 2 O 3 (alumina) is formed on the surface of the
次に、図7(a)に示す工程では、市販のSOD(Spin On Dielectrics)を層間絶縁膜(埋め戻し層間膜)33として埋め戻し、さらに、キャパシタ32の上部が数十nm露出する程度に若干エッチバックする。
Next, in the process shown in FIG. 7A, commercially available SOD (Spin On Dielectrics) is back-filled as an interlayer insulating film (back-fill interlayer film) 33, and the upper portion of the
続いて、図7(b)に示す工程では、露出したキャパシタ32の上部と、埋め戻し層間膜33の上部とに、Wからなる膜34をスパッタで成膜する。さらに、少なくともキャパシタ32を覆っている膜34の上部を、フォトレジスト35で覆う。
Subsequently, in the step shown in FIG. 7B, a
次に、図8に示す工程では、Wからなる膜34をプラズマエッチングして、プレート電極36を形成する。なお、プラズマエッチングは、市販のICPプラズマエッチャーを用いた。また、ガス条件は、SF6/Cl2/O2=50/15/10(sccm)、10mTorrとした。
Next, in the step shown in FIG. 8, the
その後に、図1に示すように、プラズマCVDにて成膜したSiO2からなる層間絶縁膜37で、プレート電極36と埋め戻し層間膜33とを覆う。続いて、プレート電極36に接続する浅いコンタクト(第3の導体プラグ)38と、第2の配線(ビット線)16に接続する深いコンタクト(第1のスルーホール)39を同時に形成する。さらに、コンタクト38,39に接続するように第3の配線(Al配線)40を形成する。このようにして、図1に示す上記半導体装置10が製造される。なお、これ以降は通常プロセスを用いてDRAM装置を完成させる。
After that, as shown in FIG. 1, the
上記製造方法を用いて、ホール径50nmのマスクを用いて、ドライエッチングを行った。その結果、ボーイング量が5nm以下、アスペクト比が30以上のシリンダ孔を形成できた。従って、本実施形態の製造方法によれば、ボーイングを十分に抑制して、高アスペクト比のシリンダ孔を形成できる。 Using the above manufacturing method, dry etching was performed using a mask having a hole diameter of 50 nm. As a result, a cylinder hole having a bowing amount of 5 nm or less and an aspect ratio of 30 or more was formed. Therefore, according to the manufacturing method of the present embodiment, it is possible to sufficiently suppress the bowing and form a cylinder hole with a high aspect ratio.
上記実施形態では、図7(a)に示す工程でSODを層間絶縁膜33として、外抜き工程でアモルファスカーボン23が除去された領域に略相当する部分を埋め戻していたが、これに限定されず、層間絶縁膜33で埋め戻さずにエアギャップとして用いてもよい。
In the above embodiment, the SOD is used as the
本発明の半導体装置の製造方法は、一態様として、半導体基板の表面部分に拡散層を形成し、その上部に第1絶縁膜を形成する工程と、第1絶縁膜を貫通し、拡散層以外の半導体基板の表面部分及び拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、第1絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、炭素含有膜を貫通し、導体プラグに接する第1導電膜を形成する工程と、炭素含有膜を除去して第1導電膜を露出させる工程と、を有する。 In one embodiment of the method for manufacturing a semiconductor device of the present invention, a step of forming a diffusion layer on a surface portion of a semiconductor substrate and forming a first insulating film on the surface of the semiconductor substrate; Forming a discharge plug and a conductor plug in contact with the surface portion of the semiconductor substrate and the surface portion of the diffusion layer, and forming a conductive carbon-containing film covering the first insulating film, the discharge plug and the conductor plug, respectively. And a step of forming a first conductive film penetrating the carbon-containing film and contacting the conductor plug, and a step of removing the carbon-containing film and exposing the first conductive film.
上記構成により、炭素含有膜を除去する際に、第1導電膜が倒壊することがない。また、導電性を有する炭素含有膜を貫通して第1導電膜が形成されるので、炭素含有膜を帯電させる電荷が、炭素含有膜と、半導体基板に接する放電プラグとからなる放電経路を経て放電される。その結果として、電荷のチャージアップを抑えて、ボーイングを抑制できる。 With the above configuration, the first conductive film does not collapse when removing the carbon-containing film. Further, since the first conductive film is formed through the conductive carbon-containing film, the charge for charging the carbon-containing film passes through a discharge path including the carbon-containing film and a discharge plug in contact with the semiconductor substrate. Discharged. As a result, it is possible to suppress the charge-up and reduce bowing.
また、本発明の半導体装置の製造方法では、以下の態様の採用が可能である。 Further, in the method for manufacturing a semiconductor device of the present invention, the following modes can be adopted.
第1導電膜を露出させる工程に次いで、第1導電膜を埋め込む第2絶縁膜を堆積する工程を更に有する。このように、電荷の放電経路を確保するために用いた導電性の炭素含有膜を除去した後に、層間膜として絶縁膜を埋め戻すことで、該絶縁膜の上部に他の層を容易に形成できる。 Following the step of exposing the first conductive film, the method further includes the step of depositing a second insulating film that embeds the first conductive film. In this way, after removing the conductive carbon-containing film used to secure the electric charge discharge path, another layer is easily formed on the insulating film by refilling the insulating film as an interlayer film. it can.
第1導電膜を形成する工程が、ドライエッチングによって炭素含有膜に貫通孔を形成する工程と、該貫通孔内に第1導電膜を堆積する工程とを含む。この場合には、ドライエッチング中に、炭素含有膜と放電プラグとからなる放電経路で電荷を逃がし、チャージアップを抑えた上で、貫通孔を形成できる。 The step of forming the first conductive film includes a step of forming a through hole in the carbon-containing film by dry etching, and a step of depositing the first conductive film in the through hole. In this case, during dry etching, charges can be released through a discharge path composed of the carbon-containing film and the discharge plug, and through-holes can be formed while suppressing charge-up.
第1導電膜が炭素含有膜を貫通する貫通孔の内壁表面に堆積されており、第1導電膜を形成する工程と第2絶縁膜を形成する工程との間に、第1導電膜の内壁表面に容量絶縁膜を形成する工程と、該容量絶縁膜を介して第1導電膜と対向する第2導電膜を堆積する工程とを更に有する。これにより、下部電極である第1導電膜と、上部電極である第2導電膜と、これらの電極間に形成される容量絶縁膜とからなるキャパシタを形成できる。 The first conductive film is deposited on the inner wall surface of the through hole penetrating the carbon-containing film, and the inner wall of the first conductive film is formed between the step of forming the first conductive film and the step of forming the second insulating film. The method further includes a step of forming a capacitive insulating film on the surface, and a step of depositing a second conductive film facing the first conductive film through the capacitive insulating film. As a result, a capacitor including the first conductive film as the lower electrode, the second conductive film as the upper electrode, and the capacitive insulating film formed between these electrodes can be formed.
貫通孔を形成する工程では、NH3、Ar、O2からなるガスを用い、O2の割合が、NH3、Arの割合よりも小さい。この場合には、Nにより貫通孔の側壁に変質層が形成されてサイドエッチが抑制され、また、Arにより異方性のエッチングが保たれる。さらに、O2によりエッチングレートを高める。その結果として、貫通孔の側壁を垂直形状にエッチングできる。 In the step of forming the through hole, a gas composed of NH 3 , Ar, and O 2 is used, and the ratio of O 2 is smaller than the ratio of NH 3 and Ar. In this case, a deteriorated layer is formed on the side wall of the through hole by N to suppress side etching, and anisotropic etching is maintained by Ar. Further, the etching rate is increased by O 2 . As a result, the side wall of the through hole can be etched into a vertical shape.
炭素含有膜を除去する工程が、O2含有ガスを用いるアッシングを含む。このように、露出した炭素含有膜をアッシングで除去することにより、薬液を用いたエッチングが不要となり、第1導電膜を支持する部分が不要にエッチングされることや、乾燥時に表面張力が発生することがない。そのため、第1導電膜が倒壊することがない。 The step of removing the carbon-containing film includes ashing using an O 2 -containing gas. In this way, by removing the exposed carbon-containing film by ashing, etching using a chemical solution is unnecessary, and the portion supporting the first conductive film is unnecessarily etched, and surface tension is generated during drying. There is nothing. Therefore, the first conductive film does not collapse.
放電プラグ及び導体プラグを形成する工程が、導体プラグを形成する工程と、該導体プラグの表面を保護膜で覆う工程と、放電プラグを形成する工程とをこの順に含む。このため、放電プラグを形成する際に、導体プラグを保護でき、また、放電プラグに接するように炭素含有膜を成膜できる。 The step of forming the discharge plug and the conductor plug includes a step of forming the conductor plug, a step of covering the surface of the conductor plug with a protective film, and a step of forming the discharge plug in this order. For this reason, when forming the discharge plug, the conductor plug can be protected, and the carbon-containing film can be formed in contact with the discharge plug.
炭素含有膜が非晶質膜である。例えば、炭素含有膜がアモルファスカーボン等の炭素元素を主体とした膜であってもよい。これにより、ドライエッチングで貫通孔を形成し、また、アッシングにより第1導電膜を露出させることができる。また、第1導電膜が、金属膜である。例えば、第1導電膜をTiNで形成してもよい。 The carbon-containing film is an amorphous film. For example, the carbon-containing film may be a film mainly composed of carbon element such as amorphous carbon. Thereby, the through hole can be formed by dry etching, and the first conductive film can be exposed by ashing. The first conductive film is a metal film. For example, the first conductive film may be formed of TiN.
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。 As described above, the present invention has been described based on the preferred embodiments. However, the semiconductor device manufacturing method of the present invention is not limited to the configuration of the above embodiments, and various modifications can be made from the configurations of the above embodiments. Further, modifications and changes are also included in the scope of the present invention.
10:半導体装置
11:半導体基板
13:第1の層間絶縁膜
15:第1の導体プラグ
17:第2の層間絶縁膜
18:第2の導体プラグ
19:プラグ保護膜
22:放電プラグ(貫通電極)
23:アモルファスカーボン
26:シリンダ孔
29:下部電極
30:高誘電率膜
31:上部電極
32:キャパシタ
33:埋め戻し層間膜
10: Semiconductor device 11: Semiconductor substrate 13: First interlayer insulating film 15: First conductor plug 17: Second interlayer insulating film 18: Second conductor plug 19: Plug protective film 22: Discharge plug (through electrode) )
23: Amorphous carbon 26: Cylinder hole 29: Lower electrode 30: High dielectric constant film 31: Upper electrode 32: Capacitor 33: Backfill interlayer film
Claims (9)
前記第1絶縁膜を貫通し、前記拡散層以外の半導体基板の表面部分及び前記拡散層の表面部分にそれぞれ接する放電プラグ及び導体プラグを形成する工程と、
前記第1絶縁膜、放電プラグ及び導体プラグを覆う導電性を有する炭素含有膜を形成する工程と、
前記炭素含有膜を貫通し、前記導体プラグに接する第1導電膜を形成する工程と、
前記炭素含有膜を除去して前記第1導電膜を露出させる工程と、を有することを特徴とする半導体装置の製造方法。 Forming a diffusion layer on the surface portion of the semiconductor substrate and forming a first insulating film on the diffusion layer;
Forming a discharge plug and a conductor plug penetrating the first insulating film and in contact with the surface portion of the semiconductor substrate other than the diffusion layer and the surface portion of the diffusion layer;
Forming a carbon-containing film having conductivity covering the first insulating film, the discharge plug and the conductor plug;
Forming a first conductive film penetrating the carbon-containing film and contacting the conductor plug;
Removing the carbon-containing film to expose the first conductive film. A method for manufacturing a semiconductor device, comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008105690A JP2009259949A (en) | 2008-04-15 | 2008-04-15 | Method of manufacturing semiconductor device |
US12/423,238 US20090258469A1 (en) | 2008-04-15 | 2009-04-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008105690A JP2009259949A (en) | 2008-04-15 | 2008-04-15 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009259949A true JP2009259949A (en) | 2009-11-05 |
Family
ID=41164334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008105690A Withdrawn JP2009259949A (en) | 2008-04-15 | 2008-04-15 | Method of manufacturing semiconductor device |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090258469A1 (en) |
JP (1) | JP2009259949A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134994A (en) * | 2009-12-25 | 2011-07-07 | Elpida Memory Inc | Method for manufacturing mask and method for manufacturing semiconductor device |
WO2012121263A1 (en) * | 2011-03-04 | 2012-09-13 | Fujifilm Corporation | A method of forming a capacitor structure, and a silicon etching liquid used in this method |
JP2013008900A (en) * | 2011-06-27 | 2013-01-10 | Fujifilm Corp | Formation method of capacitor structure and silicon etchant for use therein |
WO2013099955A1 (en) * | 2011-12-27 | 2013-07-04 | 富士フイルム株式会社 | Method for producing semiconductor substrate product and etching method utilized therein |
US10566339B2 (en) | 2017-02-28 | 2020-02-18 | Toshiba Memory Coporation | Semiconductor memory device and method for manufacturing same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019192686A (en) | 2018-04-19 | 2019-10-31 | 東芝メモリ株式会社 | Semiconductor memory and method of manufacturing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6936539B2 (en) * | 2003-09-24 | 2005-08-30 | Micron Technology, Inc. | Antireflective coating for use during the manufacture of a semiconductor device |
JP2006319058A (en) * | 2005-05-11 | 2006-11-24 | Elpida Memory Inc | Manufacturing method of semiconductor device |
JP4543392B2 (en) * | 2005-11-01 | 2010-09-15 | エルピーダメモリ株式会社 | Manufacturing method of semiconductor device |
-
2008
- 2008-04-15 JP JP2008105690A patent/JP2009259949A/en not_active Withdrawn
-
2009
- 2009-04-14 US US12/423,238 patent/US20090258469A1/en not_active Abandoned
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134994A (en) * | 2009-12-25 | 2011-07-07 | Elpida Memory Inc | Method for manufacturing mask and method for manufacturing semiconductor device |
WO2012121263A1 (en) * | 2011-03-04 | 2012-09-13 | Fujifilm Corporation | A method of forming a capacitor structure, and a silicon etching liquid used in this method |
JP2012199521A (en) * | 2011-03-04 | 2012-10-18 | Fujifilm Corp | Formation method of capacitor structure and silicon etching liquid for use therein |
KR20140051141A (en) * | 2011-03-04 | 2014-04-30 | 후지필름 가부시키가이샤 | A method of forming a capacitor structure, and a silicon etching liquid used in this method |
KR101674037B1 (en) * | 2011-03-04 | 2016-11-08 | 후지필름 가부시키가이샤 | A method of forming a capacitor structure, and a silicon etching liquid used in this method |
JP2013008900A (en) * | 2011-06-27 | 2013-01-10 | Fujifilm Corp | Formation method of capacitor structure and silicon etchant for use therein |
WO2013099955A1 (en) * | 2011-12-27 | 2013-07-04 | 富士フイルム株式会社 | Method for producing semiconductor substrate product and etching method utilized therein |
US9159572B2 (en) | 2011-12-27 | 2015-10-13 | Fujifilm Corporation | Method of producing semiconductor substrate product, and etching method to be used therein |
US10566339B2 (en) | 2017-02-28 | 2020-02-18 | Toshiba Memory Coporation | Semiconductor memory device and method for manufacturing same |
US10923490B2 (en) | 2017-02-28 | 2021-02-16 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
US11672117B2 (en) | 2017-02-28 | 2023-06-06 | Kioxia Corporation | Semiconductor memory device and method for manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
US20090258469A1 (en) | 2009-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8048736B2 (en) | Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor | |
US20110294276A1 (en) | Method of manufacturing semiconductor device | |
JP2007180493A (en) | Manufacturing method of semiconductor device | |
JP2010123961A (en) | Wiring structure of semiconductor device and method of forming the same | |
JP2009259949A (en) | Method of manufacturing semiconductor device | |
JP4314278B2 (en) | Semiconductor device and manufacturing method thereof | |
US6933240B2 (en) | Method for patterning a layer of silicon, and method for fabricating an integrated semiconductor circuit | |
CN112951760B (en) | Memory and forming method thereof | |
JP2010129770A (en) | Semiconductor device and method for manufacturing the same | |
JP2006032919A (en) | Method of forming storage node contact of semiconductor device | |
CN112786524B (en) | Method for forming semiconductor device | |
JP2011096780A (en) | Semiconductor device and method of manufacturing the same | |
JP2006191053A (en) | Process for fabricating semiconductor memory | |
JP2008277722A (en) | Method of forming bit-line contact plug and transistor structure | |
KR100598983B1 (en) | Method for manufacturing storage node electrode of the semiconductor device | |
JP2006148052A (en) | Method for forming storage electrode of semiconductor element | |
WO2019151043A1 (en) | Dram and production method of same | |
KR20110080783A (en) | Method of manufacturing semiconductor device | |
JP2010097992A (en) | Method for manufacturing semiconductor device | |
JP2008135670A (en) | Semiconductor device, and method of manufacturing the same | |
KR20130037519A (en) | Capacitor and method of manufacturing the same | |
KR100861367B1 (en) | Method for forming capacitor of semiconductor memory device | |
KR20080003031A (en) | Method for forming cylinder type mim capacitor | |
US7615451B2 (en) | Method for forming semiconductor device | |
KR100414866B1 (en) | A method for forming inner capacitor in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100205 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110705 |