JP2009252322A - Semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To control ODT (On Die Termination) circuits without requiring needless address setting and an exclusive control circuit. <P>SOLUTION: A semiconductor memory device includes first ODT circuits (41-45) and first ODT control circuits(1). The first ODT circuits (41-45) are provided between a termination voltage port (VTT) and command input ports (CS, WE, REF, Ax, Ay). The first ODT control circuits(1) are connected between the termination port (VTT) and the first ODT circuits (41-45). The first ODT control circuits (1) detect a voltage level of voltage applied to the termination voltage port (VTT), and control the first ODT circuits (41-45) based on the detection result so as to connect the termination voltage port (VTT) and the command input port (CS, WE, REF, Ax, Ay). <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、オンダイターミネーション（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）回路を具備する半導体メモリ装置に関する。   The present invention relates to a semiconductor memory device including an on-die termination (ODT) circuit.

ＰＣ、サーバ、ワークステーションなどの動作スピードは高速化されている。そこで、信号伝送にかかる遅延時間を最小にするために、半導体メモリ装置間の信号の振幅は次第に狭くなってきている。ゆえに、動作スピードの高速化が要求される受信側の半導体メモリ装置は、ノイズやインピーダンス不整合の対策として、オンダイターミネーション（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）とよばれるインピーダンスマッチング回路を搭載する場合が多い。   The operating speed of PCs, servers, workstations, etc. has been increased. Therefore, in order to minimize the delay time required for signal transmission, the amplitude of the signal between the semiconductor memory devices is gradually narrowed. Therefore, a receiving-side semiconductor memory device that requires a high operating speed often has an impedance matching circuit called on-die termination (ODT) as a countermeasure against noise and impedance mismatch.

図１は、従来の半導体メモリ装置として、特開２００４−３１０９８１号公報に記載された半導体メモリ装置の構成を示している。半導体メモリ装置は、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路３０と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。   FIG. 1 shows a configuration of a semiconductor memory device described in Japanese Patent Application Laid-Open No. 2004-310981 as a conventional semiconductor memory device. The semiconductor memory device includes an ODT (On Die Termination) circuit 30, an output buffer pull-up transistor PM, an output buffer pull-down transistor NM, and an input buffer 31.

プルアップトランジスタＰＭとプルアップトランジスタＮＭは直列に接続されている。プルアップトランジスタＰＭは、電源電圧ＶＤＤＱが供給される電源電圧ノードに接続されている。プルアップトランジスタＮＭは、接地電圧ＶＳＳＱが供給される接地電圧ノードに接続されている。入力バッファ３１の入力は、プルアップトランジスタＰＭとプルアップトランジスタＮＭとの間の中間ノードに接続されている。中間ノードには、データ入出力ポートＤＱが接続されている。   The pull-up transistor PM and the pull-up transistor NM are connected in series. The pull-up transistor PM is connected to a power supply voltage node to which the power supply voltage VDDQ is supplied. The pull-up transistor NM is connected to a ground voltage node to which the ground voltage VSSQ is supplied. The input of the input buffer 31 is connected to an intermediate node between the pull-up transistor PM and the pull-up transistor NM. A data input / output port DQ is connected to the intermediate node.

ＯＤＴ回路３０は、終端電圧ポートＶＴＴと中間ノードとの間に設けられている。ＯＤＴ回路３０は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、中間ノードが接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥとその反転信号ＤＱ＿ＴＥＢとに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。   The ODT circuit 30 is provided between the termination voltage port VTT and the intermediate node. The ODT circuit 30 includes, for example, a termination resistor R-term1 and a switch TM. An intermediate node is connected to one end of the termination resistor R-term1. The switch TM is provided between the other end of the termination resistor R-term1 and the termination voltage port VTT. The switch TM is a transmission gate composed of an N-type MOS transistor and a P-type MOS transistor. The switch TM selectively connects the termination voltage port VTT and the other end of the termination resistor R-term1 in response to the termination enable signal DQ_TE and its inverted signal DQ_TEB.

このように、半導体メモリ装置には入力データの反射を抑制するために、データ入出力ポートＤＱやそのデータ入出力ポートＤＱに接続された伝送線ＤＢの終端が必要となる。データ入出力ポートＤＱに関しては入出力双方向バスのため、リード時はＯＤＴ回路３０をディスエーブルとして、それ以外の状態ではＯＤＴ回路３０をイネーブルとなる仕様になる。（上記の特開２００４−３１０９８１号公報には明確には記載されていないが、データ入出力ポートＤＱのＯＤＴ制御のためにはＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）制御回路、あるいはメモリコントローラーとＩＤ（Ｉｄｅｎｔｉｔｙ）レジスタを新たに追加して、リード状態との論理を取ってイネーブル・ディスエーブルを制御することになる。）   As described above, the semiconductor memory device needs to terminate the data input / output port DQ and the transmission line DB connected to the data input / output port DQ in order to suppress reflection of input data. Since the data input / output port DQ is an input / output bidirectional bus, the ODT circuit 30 is disabled during reading, and the ODT circuit 30 is enabled in other states. (Although not explicitly described in the above Japanese Patent Application Laid-Open No. 2004-310981, for ODT control of the data input / output port DQ, an MRS (Mode Register Set) control circuit or a memory controller and an ID (Identity) (A new register is added to control the enable / disable by taking the logic of the read state.)

特開２００４−３１０９８１号公報JP 2004-310981 A

しかしながら、動作周波数の向上に伴い、例えばアドレス・コマンド系の信号に関してもＯＤＴ回路にて終端する必要がある。そのアドレス・コマンド系のＯＤＴ回路を同期式の半導体メモリ装置に搭載する場合に、ＯＤＴイネーブル・ディスエーブル制御のために、複雑な専用制御タイミング設計が必要となる。つまり、データ入出力ポートＤＱに対するＯＤＴ回路の制御を行うためのアドレス・コマンド入力に対して、別のＯＤＴ回路の制御を必要とする。また、そのための専用制御論理回路が必要となり、回路規模も増大する。   However, as the operating frequency is improved, for example, an address / command signal needs to be terminated in the ODT circuit. When the address / command ODT circuit is mounted on a synchronous semiconductor memory device, a complicated dedicated control timing design is required for ODT enable / disable control. That is, it is necessary to control another ODT circuit in response to an address / command input for controlling the ODT circuit for the data input / output port DQ. In addition, a dedicated control logic circuit is required for this purpose, and the circuit scale increases.

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。   In the following, means for solving the problems will be described using the reference numerals used in the best modes and embodiments for carrying out the invention in parentheses. This reference numeral is added to clarify the correspondence between the description of the claims and the description of the best mode for carrying out the invention / example, and is described in the claims. It should not be used to interpret the technical scope of the invention.

本発明の半導体メモリ装置は、第１のＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路（４１〜４５）（４１〜４３）と、第１のＯＤＴ制御回路（１）と、を具備している。第１のＯＤＴ回路（４１〜４５）（４１〜４３）は、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）（ＣＳ、ＷＥ、ＲＥＦ）との間に設けられている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）と第１のＯＤＴ回路（４１〜４５）（４１〜４３）との間に接続されている。第１のＯＤＴ制御回路（１）は、終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルを検知し、検知の結果に基づいて、終端電圧ポート（ＶＴＴ）と命令入力ポート（ＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙ）（ＣＳ、ＷＥ、ＲＥＦ）とを連結するように第１のＯＤＴ回路（４１〜４５）（４１〜４３）を制御する。   The semiconductor memory device of the present invention includes first ODT (On Die Termination) circuits (41 to 45) (41 to 43) and a first ODT control circuit (1). The first ODT circuits (41 to 45) (41 to 43) are provided between the termination voltage port (VTT) and the command input ports (CS, WE, REF, Ax, Ay) (CS, WE, REF). It has been. The first ODT control circuit (1) is connected between the termination voltage port (VTT) and the first ODT circuits (41 to 45) (41 to 43). The first ODT control circuit (1) detects the voltage level of the voltage applied to the termination voltage port (VTT), and based on the detection result, the termination voltage port (VTT) and the command input port (CS, WE). , REF, Ax, Ay) (CS, WE, REF) are connected to control the first ODT circuits (41-45) (41-43).

本発明の半導体メモリ装置によれば、第１のＯＤＴ回路（４１〜４５）を実装する場合に終端電圧（ＶＴＴＰ）は必要不可欠な電源であり、その終端電圧ポート（ＶＴＴ）に印加される電圧の電圧レベルそのものを利用して第１のＯＤＴ回路（４１〜４５）のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路を必要とせずにアドレス・コマンド系のＯＤＴ回路（４１〜４５）を制御することができる。   According to the semiconductor memory device of the present invention, the termination voltage (VTTP) is an indispensable power source when the first ODT circuit (41 to 45) is mounted, and the voltage applied to the termination voltage port (VTT). If the enable / disable of the first ODT circuit (41 to 45) is controlled by using the voltage level itself, there is no need for extra address setting at the time of initialization, and no dedicated control circuit is required. The circuits (41 to 45) can be controlled.

以下に添付図面を参照して、本発明の実施形態による半導体メモリ装置について詳細に説明する。   Hereinafter, a semiconductor memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

（第１実施形態）
［構成］
図２は、本発明の第１実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路４１〜４５と、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。 (First embodiment)
[Constitution]
FIG. 2 shows a configuration of the semiconductor memory device according to the first embodiment of the present invention. The semiconductor memory device includes ODT (On Die Termination) circuits 41 to 45, an ODT circuit 30, an ODT control circuit 1, an ODT control circuit 2, an output buffer pull-up transistor PM, and an output buffer pull-down transistor NM. And an input buffer 31.

プルアップトランジスタＰＭとプルアップトランジスタＮＭは直列に接続されている。プルアップトランジスタＰＭは、電源電圧ＶＤＤＱが供給される電源電圧ノードに接続されている。プルアップトランジスタＮＭは、接地電圧ＶＳＳＱが供給される接地電圧ノードに接続されている。入力バッファ３１の入力は、プルアップトランジスタＰＭとプルアップトランジスタＮＭとの間の中間ノードに接続されている。中間ノードには、データ入出力ポートＤＱが接続されている。   The pull-up transistor PM and the pull-up transistor NM are connected in series. The pull-up transistor PM is connected to a power supply voltage node to which the power supply voltage VDDQ is supplied. The pull-up transistor NM is connected to a ground voltage node to which the ground voltage VSSQ is supplied. The input of the input buffer 31 is connected to an intermediate node between the pull-up transistor PM and the pull-up transistor NM. A data input / output port DQ is connected to the intermediate node.

ＯＤＴ回路３０は、終端電圧ポートＶＴＴと中間ノードとの間に設けられている。ＯＤＴ回路３０は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、中間ノードが接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥとその反転信号ＤＱ＿ＴＥＢとに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。   The ODT circuit 30 is provided between the termination voltage port VTT and the intermediate node. The ODT circuit 30 includes, for example, a termination resistor R-term1 and a switch TM. An intermediate node is connected to one end of the termination resistor R-term1. The switch TM is provided between the other end of the termination resistor R-term1 and the termination voltage port VTT. The switch TM is a transmission gate composed of an N-type MOS transistor and a P-type MOS transistor. The switch TM selectively connects the termination voltage port VTT and the other end of the termination resistor R-term1 in response to the termination enable signal DQ_TE and its inverted signal DQ_TEB.

ＯＤＴ制御回路２は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、ＡｙとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙの入力に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）制御回路２５と、終端イネーブル信号発生回路と、を備えている。終端イネーブル信号発生回路は、インバータ２１、２４と、ＮＡＮＤゲート２２、２３と、を備えている。   The ODT control circuit 2 is connected between the command input ports CS, WE, REF, Ax, Ay and the ODT circuit 30. The ODT control circuit 2 controls the ODT circuit 30 to connect the termination voltage port VTT and the data input / output port DQ based on the inputs of the command input ports CS, WE, REF, Ax, Ay. The ODT control circuit 2 includes a read / write / refresh control circuit 20, an MRS (Mode Register Set) control circuit 25, and a termination enable signal generation circuit. The termination enable signal generation circuit includes inverters 21 and 24 and NAND gates 22 and 23.

インバータ２１は、ＯＤＴ制御回路２からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１を入力し、反転して出力する。ＮＡＮＤゲート２２は、ＯＤＴ制御回路２からの信号ＷＶと、インバータ２１の出力と、を入力し、その入力の論理積を否定したものを出力する。ＮＡＮＤゲート２３は、ＯＤＴ制御回路２からの信号ＷＶと、ＮＡＮＤゲート２２の出力と、を入力し、その入力の論理積を否定したものを上記の反転信号ＤＱ＿ＴＥＢとして出力する。インバータ２４は、ＮＡＮＤゲート２３の出力である信号ＤＱ＿ＴＥＢを入力し、反転して上記の終端イネーブル信号ＤＱ＿ＴＥとして出力する。   The inverter 21 receives the ODT enable signal ODT_TE1 from the ODT control circuit 2, inverts it, and outputs it. The NAND gate 22 inputs the signal WV from the ODT control circuit 2 and the output of the inverter 21, and outputs a signal obtained by negating the logical product of the inputs. The NAND gate 23 receives the signal WV from the ODT control circuit 2 and the output of the NAND gate 22, and outputs the inverted signal DQ_TEB obtained by negating the logical product of the inputs. The inverter 24 receives the signal DQ_TEB that is the output of the NAND gate 23, inverts it, and outputs it as the termination enable signal DQ_TE.

命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙは、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦと、アドレス入力ポートＡｘ、Ａｙと、に分けられる。コマンド入力ポートＣＳ、ＷＥ、ＲＥＦには、それぞれ、チップの選択を表すコマンド、書込みを表すコマンド、リフレッシュを表すコマンドが入力される。   The command input ports CS, WE, REF, Ax, Ay are divided into command input ports CS, WE, REF and address input ports Ax, Ay. A command representing chip selection, a command representing writing, and a command representing refresh are input to the command input ports CS, WE, and REF, respectively.

リード／ライト／リフレッシュ制御回路２０は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力に基づいて、読み出し動作時に、出力データの有効区間中にだけ論理“ローレベル”にディスエーブルされる信号ＷＶを出力する。読み出し動作以外において、信号ＷＶは、出力データの有効期間でないことを示す論理“ハイレベル”にイネーブルされる。   The read / write / refresh control circuit 20 outputs a signal WV that is disabled to the logic “low level” only during the valid period of the output data during the read operation based on the input of the command input ports CS, WE, and REF. To do. Other than the read operation, the signal WV is enabled to a logic “high level” indicating that it is not a valid period of output data.

ＭＲＳ制御回路２５は、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙの入力に基づいて、（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）がセッティングされた場合、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１を出力する。   The MRS control circuit 25 outputs the ODT enable signal ODT_TE1 that is enabled to the logic “high level” when (Mode Register Set) is set based on the inputs of the command input ports CS, WE, REF, Ax, and Ay. To do.

そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１が論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。   Therefore, if the signal WV indicating that the output data is not in the valid section in the state where the ODT enable signal ODT_TE1 is enabled to the logic “high level” becomes the logic “high level”, the termination enable signal DQ_TE becomes the logic “high level”. Enabled. Accordingly, the switch TM of the ODT circuit 30 is turned on in response to the termination enable signal DQ_TE, and connects the termination voltage port VTT and the termination resistor R-term1 of the ODT circuit 30. As a result, the termination voltage port VTT and the data input / output port DQ are connected via the termination resistor R-term1 of the ODT circuit 30, and the termination is provided to the transmission line DB.

ＯＤＴ回路４１〜４５は、コマンド用ＯＤＴ回路４１〜４３と、アドレス用ＯＤＴ回路４４〜４５と、に分けられる。コマンド用ＯＤＴ回路４１〜４３は、それぞれ、終端電圧ポートＶＴＴと、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとの間に接続されている。アドレス用ＯＤＴ回路４４〜４５は、それぞれ、終端電圧ポートＶＴＴとアドレス入力ポートＡｘ、Ａｙとの間に接続されている。   The ODT circuits 41 to 45 are divided into command ODT circuits 41 to 43 and address ODT circuits 44 to 45. The command ODT circuits 41 to 43 are respectively connected between the termination voltage port VTT and the command input ports CS, WE, and REF. The address ODT circuits 44 to 45 are connected between the termination voltage port VTT and the address input ports Ax and Ay, respectively.

ＯＤＴ回路４１〜４５は、ＯＤＴ回路３０と同じ構成である。即ち、ＯＤＴ回路４１〜４５は、例えば、終端抵抗Ｒ−ｔｅｒｍ１と、スイッチＴＭと、を備えている。終端抵抗Ｒ−ｔｅｒｍ１の一端には、ＯＤＴ制御回路１が接続されている。スイッチＴＭは、終端抵抗Ｒ−ｔｅｒｍ１の他端と終端電圧ポートＶＴＴとの間に設けられている。スイッチＴＭは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで構成される伝送ゲートである。スイッチＴＭは、ＯＤＴ制御回路１からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０とその反転信号とに応答して、終端電圧ポートＶＴＴと終端抵抗Ｒ−ｔｅｒｍ１の他端とを選択的に連結する。ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０の反転信号は、ＯＤＴ制御回路１から出力されてもよいし、ＯＤＴ制御回路１から出力されたＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０を図示しないインバータにより反転してもよい。   The ODT circuits 41 to 45 have the same configuration as the ODT circuit 30. That is, the ODT circuits 41 to 45 include, for example, a termination resistor R-term 1 and a switch TM. The ODT control circuit 1 is connected to one end of the termination resistor R-term1. The switch TM is provided between the other end of the termination resistor R-term1 and the termination voltage port VTT. The switch TM is a transmission gate composed of an N-type MOS transistor and a P-type MOS transistor. The switch TM selectively connects the termination voltage port VTT and the other end of the termination resistor R-term1 in response to the ODT enable signal ODT_TE0 from the ODT control circuit 1 and its inverted signal. The inverted signal of the ODT enable signal ODT_TE0 may be output from the ODT control circuit 1, or the ODT enable signal ODT_TE0 output from the ODT control circuit 1 may be inverted by an inverter (not shown).

ＯＤＴ制御回路１は、終端電圧ポートＶＴＴとＯＤＴ回路４１〜４５との間に接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果に基づいて、終端電圧ポートＶＴＴと命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙとを連結するようにＯＤＴ回路４１〜４５を制御する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０を出力する。   The ODT control circuit 1 is connected between the termination voltage port VTT and the ODT circuits 41 to 45. The ODT control circuit 1 detects the voltage level of the voltage applied to the termination voltage port VTT, and connects the termination voltage port VTT and the command input ports CS, WE, REF, Ax, Ay based on the detection result. Thus, the ODT circuits 41 to 45 are controlled. This control is performed by initialization. Specifically, the ODT control circuit 1 determines whether or not the voltage level of the voltage applied to the termination voltage port VTT is a voltage level used as the termination voltage VTTP. When the voltage level of the voltage applied to the termination voltage port VTT has reached the voltage level used as the termination voltage VTTP, the ODT control circuit 1 is enabled to be a logic “high level” as a result of detection. The signal ODT_TE0 is output.

そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０が論理“ハイレベル”にイネーブルされた状態では、ＯＤＴ回路４１〜４５のスイッチＴＭは、それぞれ、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０に応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路４１〜４５の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路４１〜４５の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴと命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙとが連結され、命令入力ポートＣＳ、ＷＥ、ＲＥＦ、Ａｘ、Ａｙに接続された伝送線に終端が提供される。   Therefore, in a state where the ODT enable signal ODT_TE0 is enabled to the logic “high level”, the switches TM of the ODT circuits 41 to 45 are turned on according to the ODT enable signal ODT_TE0, respectively, and the termination voltage port VTT and the ODT circuits 41 to 41 are turned on. 45 termination resistors R-term1 are connected. As a result, the termination voltage port VTT and the command input ports CS, WE, REF, Ax, Ay are connected via the termination resistors R-term1 of the ODT circuits 41 to 45, and the command input ports CS, WE, REF, Ax, Termination is provided for the transmission line connected to Ay.

［動作］
図３は、本発明の第１実施形態による半導体メモリ装置の動作を示すタイミングチャートである。 [Operation]
FIG. 3 is a timing chart showing the operation of the semiconductor memory device according to the first embodiment of the present invention.

ＯＤＴ回路３０、４１〜４５において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２（以下、１／２ＶＤＤＱとも称する）である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０をディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥ０をイネーブル（ハイレベル）として出力する。これにより、ＯＤＴ制御回路１は、ＯＤＴ回路４１〜４５の制御を行う。ＯＤＴ制御回路２は、ＭＲＳコマンドにてＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１をイネーブル状態に設定して、リード判定信号出力期間（ＷＶ＝ローレベル）以外にはＯＤＴイネーブル信号ＯＤＴ＿ＴＥ１をイネーブル状態とする。これにより、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。   The voltage level used as the termination voltage VTTP in the ODT circuits 30, 41 to 45 is usually the power supply voltage VDDQ or 1/2 of the power supply voltage VDDQ (hereinafter also referred to as 1 / 2VDDQ). Therefore, when the voltage level of the voltage applied to the termination voltage port VTT is fixed to the voltage level of the ground voltage VSSQ, the ODT control circuit 1 outputs the ODT enable signal ODT_TE0 as disabled (low level). On the other hand, when the voltage level VDD of the voltage applied to the termination voltage port VTT is 1 / 2VDDQ ≦ VDD ≦ VDDQ, the ODT enable signal ODT_TE0 is output as enabled (high level). Thereby, the ODT control circuit 1 controls the ODT circuits 41 to 45. The ODT control circuit 2 sets the ODT enable signal ODT_TE1 to the enabled state by the MRS command, and enables the ODT enable signal ODT_TE1 during the period other than the read determination signal output period (WV = low level). Thereby, the ODT control circuit 2 controls the ODT circuit 30.

［効果］
本発明の第１実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０、４１〜４５を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路４１〜４５のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路を必要とせずにアドレス・コマンド系のＯＤＴ回路４１〜４５を制御することができる。 [effect]
According to the semiconductor memory device according to the first embodiment of the present invention, the termination voltage VTTP is an indispensable power source when the ODT circuits 30, 41 to 45 are mounted, and the voltage applied to the termination voltage port VTT. If the enable / disable of the ODT circuits 41 to 45 is controlled using the level itself, the address / command ODT circuits 41 to 45 are controlled without requiring an extra address setting and a dedicated control circuit at the time of initialization. be able to.

（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。 (Second Embodiment)
In the second embodiment, descriptions overlapping with those in the first embodiment are omitted.

［構成］
図４は、本発明の第２実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、コマンド用ＯＤＴ回路４１〜４３と、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。 [Constitution]
FIG. 4 shows a configuration of a semiconductor memory device according to the second embodiment of the present invention. The semiconductor memory device includes command ODT circuits 41 to 43, an ODT circuit 30, an ODT control circuit 1, an ODT control circuit 2, an output buffer pull-up transistor PM, an output buffer pull-down transistor NM, an input And a buffer 31.

プルアップトランジスタＰＭとプルアップトランジスタＮＭと入力バッファ３１とＯＤＴ回路３０の接続関係は第１実施形態と同じである。   The connection relationship among the pull-up transistor PM, the pull-up transistor NM, the input buffer 31, and the ODT circuit 30 is the same as that in the first embodiment.

ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力と、ＯＤＴ制御回路１からの検知の結果と、に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、終端イネーブル信号発生回路（インバータ２１、２４と、ＮＡＮＤゲート２２、２３）と、を備えている。   The ODT control circuit 2 is connected between the command input ports CS, WE, REF and the ODT circuit 30. The ODT control circuit 2 connects the terminal voltage port VTT and the data input / output port DQ based on the input of the command input ports CS, WE, and REF and the detection result from the ODT control circuit 1. The circuit 30 is controlled. The ODT control circuit 2 includes a read / write / refresh control circuit 20 and a termination enable signal generation circuit (inverters 21 and 24 and NAND gates 22 and 23).

インバータ２１は、ＯＤＴ制御回路１からのＯＤＴイネーブル信号ＯＤＴ＿ＴＥを入力し、反転して出力する。ＮＡＮＤゲート２２は、ＯＤＴ制御回路２からの信号ＷＶと、インバータ２１の出力と、を入力し、その入力の論理積を否定したものを出力する。ＮＡＮＤゲート２３は、ＯＤＴ制御回路２からの信号ＷＶと、ＮＡＮＤゲート２２の出力と、を入力し、その入力の論理積を否定したものを上記の反転信号ＤＱ＿ＴＥＢとして出力する。インバータ２４は、ＮＡＮＤゲート２３の出力である信号ＤＱ＿ＴＥＢを入力し、反転して上記の終端イネーブル信号ＤＱ＿ＴＥとして出力する。   The inverter 21 receives the ODT enable signal ODT_TE from the ODT control circuit 1, inverts it, and outputs it. The NAND gate 22 inputs the signal WV from the ODT control circuit 2 and the output of the inverter 21, and outputs a signal obtained by negating the logical product of the inputs. The NAND gate 23 receives the signal WV from the ODT control circuit 2 and the output of the NAND gate 22, and outputs the inverted signal DQ_TEB obtained by negating the logical product of the inputs. The inverter 24 receives the signal DQ_TEB that is the output of the NAND gate 23, inverts it, and outputs it as the termination enable signal DQ_TE.

リード／ライト／リフレッシュ制御回路２０は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力に基づいて、読み出し動作時に、出力データの有効区間中にだけ論理“ローレベル”にディスエーブルされる信号ＷＶを出力する。読み出し動作以外において、信号ＷＶは、出力データの有効期間でないことを示す論理“ハイレベル”にイネーブルされる。   The read / write / refresh control circuit 20 outputs a signal WV that is disabled to the logic “low level” only during the valid period of the output data during the read operation based on the input of the command input ports CS, WE, and REF. To do. Other than the read operation, the signal WV is enabled to a logic “high level” indicating that it is not a valid period of output data.

そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。   Therefore, when the signal WV indicating that the output data is not in the valid section is in the logic “high level” in the state where the ODT enable signal ODT_TE is enabled in the logic “high level”, the termination enable signal DQ_TE is set in the logic “high level”. Enabled. Accordingly, the switch TM of the ODT circuit 30 is turned on in response to the termination enable signal DQ_TE, and connects the termination voltage port VTT and the termination resistor R-term1 of the ODT circuit 30. As a result, the termination voltage port VTT and the data input / output port DQ are connected via the termination resistor R-term1 of the ODT circuit 30, and the termination is provided to the transmission line DB.

ＯＤＴ制御回路１は、終端電圧ポートＶＴＴとコマンド用ＯＤＴ回路４１〜４３との間に接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果に基づいて、終端電圧ポートＶＴＴとコマンド入力ポートＣＳ、ＷＥ、ＲＥＦとを連結するようにコマンド用ＯＤＴ回路４１〜４３を制御する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥを出力する。   The ODT control circuit 1 is connected between the termination voltage port VTT and the command ODT circuits 41 to 43. The ODT control circuit 1 detects the voltage level of the voltage applied to the termination voltage port VTT and, based on the detection result, commands to connect the termination voltage port VTT and the command input ports CS, WE, and REF. The ODT circuits 41 to 43 are controlled. This control is performed by initialization. Specifically, the ODT control circuit 1 determines whether or not the voltage level of the voltage applied to the termination voltage port VTT is a voltage level used as the termination voltage VTTP. When the voltage level of the voltage applied to the termination voltage port VTT has reached the voltage level used as the termination voltage VTTP, the ODT control circuit 1 is enabled to be a logic “high level” as a result of detection. The signal ODT_TE is output.

そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態では、コマンド用ＯＤＴ回路４１〜４３のスイッチＴＭは、それぞれ、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとコマンド用ＯＤＴ回路４１〜４３の終端抵抗Ｒ−ｔｅｒｍ１とが連結される。その結果、コマンド用ＯＤＴ回路４１〜４３の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとコマンド入力ポートＣＳ、ＷＥ、ＲＥＦとが連結され、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦに接続された伝送線に終端が提供される。   Therefore, in a state where the ODT enable signal ODT_TE is enabled to the logic “high level”, the switches TM of the command ODT circuits 41 to 43 are turned on in response to the ODT enable signal ODT_TE, respectively, and the terminal voltage port VTT and the command The termination resistors R-term1 of the ODT circuits 41 to 43 are connected. As a result, the termination voltage port VTT and the command input ports CS, WE, and REF are connected via the termination resistor R-term1 of the command ODT circuits 41 to 43, and the transmission is connected to the command input ports CS, WE, and REF. A termination is provided for the line.

［動作］
図５は、本発明の第２実施形態による半導体メモリ装置の動作を示すタイミングチャートである。 [Operation]
FIG. 5 is a timing chart illustrating an operation of the semiconductor memory device according to the second embodiment of the present invention.

ＯＤＴ回路３０、４１〜４５において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをイネーブル（ハイレベル）として出力する。これにより、ＯＤＴ制御回路１は、コマンド用ＯＤＴ回路４１〜４３の制御を行う。このとき、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥがイネーブル状態に設定されるため、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。このように、コマンド用ＯＤＴ回路４１〜４３の制御に合わせて、ＯＤＴ回路３０の制御が行われる。   The voltage level used as the termination voltage VTTP in the ODT circuits 30, 41 to 45 is usually the power supply voltage VDDQ or 1/2 of the power supply voltage VDDQ. Therefore, when the voltage level of the voltage applied to the termination voltage port VTT is fixed to the voltage level of the ground voltage VSSQ, the ODT control circuit 1 outputs the ODT enable signal ODT_TE as disabled (low level). On the other hand, when the voltage level VDD of the voltage applied to the termination voltage port VTT is 1 / 2VDDQ ≦ VDD ≦ VDDQ, the ODT enable signal ODT_TE is output as enabled (high level). Thereby, the ODT control circuit 1 controls the command ODT circuits 41 to 43. At this time, since the ODT enable signal ODT_TE is set to the enable state, the ODT control circuit 2 controls the ODT circuit 30. As described above, the ODT circuit 30 is controlled in accordance with the control of the command ODT circuits 41 to 43.

［効果］
本発明の第２実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０、４１〜４３を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路３０、４１〜４３のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路や、第１実施形態におけるＭＲＳ制御回路２５を必要とせずにアドレス・コマンド系のＯＤＴ回路３０、４１〜４３を制御することができる。 [effect]
According to the semiconductor memory device of the second embodiment of the present invention, the termination voltage VTTP is an indispensable power source when the ODT circuits 30, 41 to 43 are mounted, and the voltage applied to the termination voltage port VTT is the voltage. By controlling the enable / disable of the ODT circuits 30, 41 to 43 using the level itself, there is no need for an extra address setting at the time of initialization, a dedicated control circuit, and the MRS control circuit 25 in the first embodiment. The address / command ODT circuits 30, 41 to 43 can be controlled.

（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明を省略する。 (Third embodiment)
In 3rd Embodiment, the description which overlaps with 1st and 2nd embodiment is abbreviate | omitted.

［構成］
図６は、本発明の第３実施形態による半導体メモリ装置の構成を示している。その半導体メモリ装置は、ＯＤＴ回路３０と、ＯＤＴ制御回路１と、ＯＤＴ制御回路２と、出力バッファのプルアップトランジスタＰＭと、出力バッファのプルダウントランジスタＮＭと、入力バッファ３１と、を具備している。即ち、第２実施形態におけるコマンド用ＯＤＴ回路４１〜４３を具備していない。 [Constitution]
FIG. 6 shows a configuration of the semiconductor memory device according to the third embodiment of the present invention. The semiconductor memory device includes an ODT circuit 30, an ODT control circuit 1, an ODT control circuit 2, an output buffer pull-up transistor PM, an output buffer pull-down transistor NM, and an input buffer 31. . That is, the command ODT circuits 41 to 43 in the second embodiment are not provided.

ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに接続されている。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルを検知し、その検知の結果を出力する。この制御はイニシャライズで実施される。具体的には、ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルであるか否かを判定する。ＯＤＴ制御回路１は、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが終端電圧ＶＴＴＰとして使用される電圧レベルに達している場合、検知の結果として、論理“ハイレベル”にイネーブルされるＯＤＴイネーブル信号ＯＤＴ＿ＴＥを出力する。   The ODT control circuit 1 is connected to the termination voltage port VTT. The ODT control circuit 1 detects the voltage level of the voltage applied to the termination voltage port VTT and outputs the detection result. This control is performed by initialization. Specifically, the ODT control circuit 1 determines whether or not the voltage level of the voltage applied to the termination voltage port VTT is a voltage level used as the termination voltage VTTP. When the voltage level of the voltage applied to the termination voltage port VTT has reached the voltage level used as the termination voltage VTTP, the ODT control circuit 1 is enabled to be a logic “high level” as a result of detection. The signal ODT_TE is output.

ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦとＯＤＴ回路３０との間に接続されている。ＯＤＴ制御回路２は、コマンド入力ポートＣＳ、ＷＥ、ＲＥＦの入力と、ＯＤＴ制御回路１からの検知の結果と、に基づいて、終端電圧ポートＶＴＴとデータ入出力ポートＤＱとを連結するようにＯＤＴ回路３０を制御する。このＯＤＴ制御回路２は、リード／ライト／リフレッシュ制御回路２０と、終端イネーブル信号発生回路（インバータ２１、２４と、ＮＡＮＤゲート２２、２３）と、を備えている。リード／ライト／リフレッシュ制御回路２０と終端イネーブル信号発生回路の構成及び動作については第２実施形態と同じである。   The ODT control circuit 2 is connected between the command input ports CS, WE, REF and the ODT circuit 30. The ODT control circuit 2 connects the terminal voltage port VTT and the data input / output port DQ based on the input of the command input ports CS, WE, and REF and the detection result from the ODT control circuit 1. The circuit 30 is controlled. The ODT control circuit 2 includes a read / write / refresh control circuit 20 and a termination enable signal generation circuit (inverters 21 and 24 and NAND gates 22 and 23). The configurations and operations of the read / write / refresh control circuit 20 and the termination enable signal generation circuit are the same as those in the second embodiment.

そこで、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥが論理“ハイレベル”にイネーブルされた状態で出力データの有効区間でないことを示す信号ＷＶが論理“ハイレベル”になれば、終端イネーブル信号ＤＱ＿ＴＥが論理“ハイレベル”にイネーブルされる。これによって、ＯＤＴ回路３０のスイッチＴＭは、終端イネーブル信号ＤＱ＿ＴＥに応じてオンし、終端電圧ポートＶＴＴとＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１とを連結する。その結果、ＯＤＴ回路３０の終端抵抗Ｒ−ｔｅｒｍ１を介して終端電圧ポートＶＴＴとデータ入出力ポートＤＱとが連結され、伝送線ＤＢに終端が提供される。   Therefore, when the signal WV indicating that the output data is not in the valid section is in the logic “high level” in the state where the ODT enable signal ODT_TE is enabled in the logic “high level”, the termination enable signal DQ_TE is set in the logic “high level”. Enabled. Accordingly, the switch TM of the ODT circuit 30 is turned on in response to the termination enable signal DQ_TE, and connects the termination voltage port VTT and the termination resistor R-term1 of the ODT circuit 30. As a result, the termination voltage port VTT and the data input / output port DQ are connected via the termination resistor R-term1 of the ODT circuit 30, and the termination is provided to the transmission line DB.

［動作］
ＯＤＴ回路３０において終端電圧ＶＴＴＰとして使用される電圧レベルは、通常、電源電圧ＶＤＤＱ、あるいは、電源電圧ＶＤＤＱの１／２である。このため、終端電圧ポートＶＴＴに印加される電圧の電圧レベルが接地電圧ＶＳＳＱの電圧レベルに固定される場合、ＯＤＴ制御回路１は、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをディスエーブル（ローレベル）として出力する。一方、終端電圧ポートＶＴＴに印加される電圧の電圧レベルＶＤＤが１／２ＶＤＤＱ≦ＶＤＤ≦ＶＤＤＱとなっている場合、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥをイネーブル（ハイレベル）として出力する。このとき、ＯＤＴイネーブル信号ＯＤＴ＿ＴＥがイネーブル状態に設定されるため、ＯＤＴ制御回路２は、ＯＤＴ回路３０の制御を行う。このように、ＯＤＴ回路３０の制御だけが行われる。 [Operation]
The voltage level used as the termination voltage VTTP in the ODT circuit 30 is normally the power supply voltage VDDQ or 1/2 of the power supply voltage VDDQ. Therefore, when the voltage level of the voltage applied to the termination voltage port VTT is fixed to the voltage level of the ground voltage VSSQ, the ODT control circuit 1 outputs the ODT enable signal ODT_TE as disabled (low level). On the other hand, when the voltage level VDD of the voltage applied to the termination voltage port VTT is 1 / 2VDDQ ≦ VDD ≦ VDDQ, the ODT enable signal ODT_TE is output as enabled (high level). At this time, since the ODT enable signal ODT_TE is set to the enable state, the ODT control circuit 2 controls the ODT circuit 30. Thus, only the control of the ODT circuit 30 is performed.

［効果］
本発明の第３実施形態による半導体メモリ装置によれば、ＯＤＴ回路３０を実装する場合に終端電圧ＶＴＴＰは必要不可欠な電源であり、その終端電圧ポートＶＴＴに印加される電圧の電圧レベルそのものを利用してＯＤＴ回路３０のイネーブル・ディスエーブルを制御すれば、イニシャライズ時の余計なアドレス設定、専用制御回路や、第１実施形態におけるＭＲＳ制御回路２５を必要とせずにアドレス・コマンド系のＯＤＴ回路３０を制御することができる。 [effect]
According to the semiconductor memory device of the third embodiment of the present invention, the termination voltage VTTP is an indispensable power source when the ODT circuit 30 is mounted, and the voltage level itself of the voltage applied to the termination voltage port VTT is used. If the enable / disable of the ODT circuit 30 is controlled, the address / command ODT circuit 30 is not required without the need for an extra address setting at initialization, a dedicated control circuit, or the MRS control circuit 25 in the first embodiment. Can be controlled.

図１は、従来の半導体メモリ装置として、特開２００４−３１０９８１号公報に記載された半導体メモリ装置の構成を示している。FIG. 1 shows a configuration of a semiconductor memory device described in Japanese Patent Application Laid-Open No. 2004-310981 as a conventional semiconductor memory device. 図２は、本発明の第１実施形態による半導体メモリ装置の構成を示している。FIG. 2 shows a configuration of the semiconductor memory device according to the first embodiment of the present invention. 図３は、本発明の第１実施形態による半導体メモリ装置の動作を示すタイミングチャートである。FIG. 3 is a timing chart showing the operation of the semiconductor memory device according to the first embodiment of the present invention. 図４は、本発明の第２実施形態による半導体メモリ装置の構成を示している。FIG. 4 shows a configuration of a semiconductor memory device according to the second embodiment of the present invention. 図５は、本発明の第２実施形態による半導体メモリ装置の動作を示すタイミングチャートである。FIG. 5 is a timing chart illustrating an operation of the semiconductor memory device according to the second embodiment of the present invention. 図６は、本発明の第３実施形態による半導体メモリ装置の構成を示している。FIG. 6 shows a configuration of the semiconductor memory device according to the third embodiment of the present invention.

符号の説明Explanation of symbols

１、２ ＯＤＴ制御回路、
２０ リード／ライト／リフレッシュ制御回路、
２１、２４ インバータ、
２２、２３ ＮＡＮＤゲート、
２５ ＭＲＳ制御回路、
３０、４１〜４５ ＯＤＴ回路、
３１ 入力バッファ、
Ａｘ、Ａｙ アドレス入力ポート、
ＣＳ、ＷＥ、ＲＥＦ コマンド入力ポート、
ＤＢ 伝送線、
ＤＱ データ入出力ポート、
ＤＱ＿ＴＥ 終端イネーブル信号、
ＯＤＴ＿ＴＥ、ＯＤＴ＿ＴＥ１、ＯＤＴ＿ＴＥ２ ＯＤＴイネーブル信号、
ＰＭ プルアップ用出力トランジスタ、
Ｒ−ｔｅｒｍ１ 終端抵抗、
ＮＭ プルダウン用出力トランジスタ、
ＶＤＤＱ 電源電圧、
ＶＳＳＱ 接地電圧、
ＶＴＴ 終端電圧ポート、
ＶＴＴＰ 終端電圧、
ＷＶ 信号、 1, 2 ODT control circuit,
20 read / write / refresh control circuit,
21, 24 inverter,
22, 23 NAND gate,
25 MRS control circuit,
30, 41-45 ODT circuit,
31 input buffer,
Ax, Ay address input port,
CS, WE, REF command input port,
DB transmission line,
DQ data input / output port,
DQ_TE termination enable signal,
ODT_TE, ODT_TE1, ODT_TE2 ODT enable signal,
PM output transistor for pull-up,
R-term1 termination resistance,
NM pull-down output transistor,
VDDQ power supply voltage,
VSSQ ground voltage,
VTT termination voltage port,
VTTP termination voltage,
WV signal,

Claims (16)

終端電圧ポートと命令入力ポートとの間に設けられた第１のＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路と、
前記終端電圧ポートと前記第１のＯＤＴ回路との間に接続され、前記終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果に基づいて、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する第１のＯＤＴ制御回路と、
を具備する半導体メモリ装置。 A first ODT (On Die Termination) circuit provided between the termination voltage port and the command input port;
The termination voltage port is connected between the termination voltage port and the first ODT circuit, detects a voltage level of a voltage applied to the termination voltage port, and based on the detection result, the termination voltage port and the command input A first ODT control circuit for controlling the first ODT circuit to connect a port;
A semiconductor memory device comprising: 前記第１のＯＤＴ制御回路は、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果として、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する、
請求項１に記載の半導体メモリ装置。 The first ODT control circuit includes:
When the voltage level of the voltage applied to the termination voltage port has reached the voltage level used as the termination voltage, the termination voltage port and the command input port are connected as a result of the detection. 1 ODT circuit is controlled,
The semiconductor memory device according to claim 1. 前記終端電圧ポートとデータ入出力ポートとの間に設けられた第２のＯＤＴ回路と、
前記命令入力ポートと前記第２のＯＤＴ回路との間に接続され、前記命令入力ポートの入力に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記第２のＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を更に具備する請求項１又は２に記載の半導体メモリ装置。 A second ODT circuit provided between the termination voltage port and the data input / output port;
The second ODT circuit is connected between the command input port and the second ODT circuit, and connects the termination voltage port and the data input / output port based on the input of the command input port. A second ODT control circuit for controlling
The semiconductor memory device according to claim 1, further comprising: 前記終端電圧ポートとデータ入出力ポートとの間に設けられた第２のＯＤＴ回路と、
前記命令入力ポートと前記第２のＯＤＴ回路との間に接続され、前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記第２のＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を更に具備する請求項１又は２に記載の半導体メモリ装置。 A second ODT circuit provided between the termination voltage port and the data input / output port;
The termination voltage port is connected between the command input port and the second ODT circuit, and based on the input of the command input port and the detection result from the first ODT control circuit, A second ODT control circuit for controlling the second ODT circuit to connect the data input / output port;
The semiconductor memory device according to claim 1, further comprising: 終端電圧ポートとデータ入出力ポートとの間に設けられたＯＤＴ回路と、
前記終端電圧ポートに接続され、前記終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果を出力する第１のＯＤＴ制御回路と、
前記命令入力ポートと前記ＯＤＴ回路との間に接続され、前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートと前記データ入出力ポートとを連結するように前記ＯＤＴ回路を制御する第２のＯＤＴ制御回路と、
を具備する半導体メモリ装置。 An ODT circuit provided between the termination voltage port and the data input / output port;
A first ODT control circuit that is connected to the termination voltage port, detects a voltage level of a voltage applied to the termination voltage port, and outputs a result of the detection;
The termination voltage port and the data input are connected between the command input port and the ODT circuit, and based on the input of the command input port and the detection result from the first ODT control circuit. A second ODT control circuit for controlling the ODT circuit to connect the output port;
A semiconductor memory device comprising: 前記第１のＯＤＴ制御回路は、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果を出力する、
請求項５に記載の半導体メモリ装置。 The first ODT control circuit includes:
When the voltage level of the voltage applied to the termination voltage port has reached the voltage level used as the termination voltage, the detection result is output.
The semiconductor memory device according to claim 5. 前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された終端抵抗と、
前記終端抵抗の他端と前記終端電圧ポートとの間に接続され、ＯＤＴイネーブル信号に応じて前記終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結するスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力する、
請求項１又は２に記載の半導体メモリ装置。 The first ODT circuit includes:
A terminating resistor having one end connected to the first ODT control circuit;
A switch connected between the other end of the termination resistor and the termination voltage port, and coupling the termination voltage port and the command input port via the termination resistor in response to an ODT enable signal;
Comprising
The first ODT control circuit includes:
Outputting the ODT enable signal based on the detection result;
The semiconductor memory device according to claim 1 or 2. バッファ、
を更に具備し、
前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された第１の終端抵抗と、
前記第１の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、ＯＤＴイネーブル信号に応じて前記第１の終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結する第１のスイッチと、
を具備し、
前記第２のＯＤＴ回路は、
その一端が前記バッファに接続された第２の終端抵抗と、
前記第２の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記第２の終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結する第２のスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力に基づいて、前記終端イネーブル信号を出力する、
請求項３に記載の半導体メモリ装置。 buffer,
Further comprising
The first ODT circuit includes:
A first termination resistor having one end connected to the first ODT control circuit;
A second terminal is provided between the other end of the first termination resistor and the termination voltage port, and connects the termination voltage port and the command input port via the first termination resistor in response to an ODT enable signal. 1 switch,
Comprising
The second ODT circuit includes:
A second termination resistor having one end connected to the buffer;
Provided between the other end of the second termination resistor and the termination voltage port, and connects the termination voltage port and the data input / output port via the second termination resistor in response to a termination enable signal. A second switch;
Comprising
The first ODT control circuit includes:
Based on the detection result, the ODT enable signal is output,
The second ODT control circuit includes:
Outputting the termination enable signal based on an input of the command input port;
The semiconductor memory device according to claim 3. バッファ、
を更に具備し、
前記第１のＯＤＴ回路は、
その一端が前記第１のＯＤＴ制御回路に接続された第１の終端抵抗と、
前記第１の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、ＯＤＴイネーブル信号に応じて前記第１の終端抵抗を介して前記終端電圧ポートと前記命令入力ポートとを連結する第１のスイッチと、
を具備し、
前記第２のＯＤＴ回路は、
その一端が前記バッファに接続された第２の終端抵抗と、
前記第２の終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記第２の終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結する第２のスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、前記ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記ＯＤＴイネーブル信号と、に基づいて、前記終端イネーブル信号を出力する、
請求項４に記載の半導体メモリ装置。 buffer,
Further comprising
The first ODT circuit includes:
A first termination resistor having one end connected to the first ODT control circuit;
A second terminal is provided between the other end of the first termination resistor and the termination voltage port, and connects the termination voltage port and the command input port via the first termination resistor in response to an ODT enable signal. 1 switch,
Comprising
The second ODT circuit includes:
A second termination resistor having one end connected to the buffer;
Provided between the other end of the second termination resistor and the termination voltage port, and connects the termination voltage port and the data input / output port via the second termination resistor in response to a termination enable signal. A second switch;
Comprising
The first ODT control circuit includes:
Based on the detection result, the ODT enable signal is output,
The second ODT control circuit includes:
Outputting the termination enable signal based on the input of the command input port and the ODT enable signal from the first ODT control circuit;
The semiconductor memory device according to claim 4. バッファ、
を更に具備し、
前記ＯＤＴ回路は、
その一端が前記バッファに接続された終端抵抗と、
前記終端抵抗の他端と前記終端電圧ポートとの間に設けられ、終端イネーブル信号に応じて前記終端抵抗を介して前記終端電圧ポートと前記データ入出力ポートとを連結するスイッチと、
を具備し、
前記第１のＯＤＴ制御回路は、
前記検知の結果に基づいて、ＯＤＴイネーブル信号を出力し、
前記第２のＯＤＴ制御回路は、
前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記ＯＤＴイネーブル信号と、に基づいて、前記終端イネーブル信号を出力する、
請求項５又は６に記載の半導体メモリ装置。 buffer,
Further comprising
The ODT circuit
A terminal resistor having one end connected to the buffer;
A switch that is provided between the other end of the termination resistor and the termination voltage port, and connects the termination voltage port and the data input / output port via the termination resistor in response to a termination enable signal;
Comprising
The first ODT control circuit includes:
Based on the detection result, an ODT enable signal is output,
The second ODT control circuit includes:
Outputting the termination enable signal based on the input of the command input port and the ODT enable signal from the first ODT control circuit;
The semiconductor memory device according to claim 5. 終端電圧ポートに印加される電圧の電圧レベルを検知するステップと、
前記検知の結果に基づいて、前記終端電圧ポートと命令入力ポートとを連結するように、前記終端電圧ポートと前記命令入力ポートとの間に設けられた第１のＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路を制御するステップと、
を具備する終端方法。 Detecting the voltage level of the voltage applied to the termination voltage port;
A first ODT (On Die Termination) circuit provided between the termination voltage port and the command input port so as to connect the termination voltage port and the command input port based on the detection result. Controlling step;
A termination method comprising: 前記第１のＯＤＴ回路を制御するステップは、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果として、前記終端電圧ポートと前記命令入力ポートとを連結するように前記第１のＯＤＴ回路を制御する、
請求項１１に記載の終端方法。 The step of controlling the first ODT circuit comprises:
When the voltage level of the voltage applied to the termination voltage port has reached the voltage level used as the termination voltage, the termination voltage port and the command input port are connected as a result of the detection. 1 ODT circuit is controlled,
The termination method according to claim 11. 前記命令入力ポートの入力に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられた第２のＯＤＴ回路を制御するステップ、
を更に具備する請求項１１又は１２に記載の終端方法。 Based on an input of the command input port, a second ODT circuit provided between the termination voltage port and the data input / output port is controlled to connect the termination voltage port and the data input / output port. Step to do,
The termination method according to claim 11 or 12, further comprising: 前記命令入力ポートの入力と、前記第１のＯＤＴ制御回路からの前記検知の結果と、に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられた第２のＯＤＴ回路を制御するステップ、
を更に具備する請求項１１又は１２に記載の終端方法。 Based on the input of the command input port and the result of the detection from the first ODT control circuit, the termination voltage port and the data are connected to connect the termination voltage port and the data input / output port. Controlling a second ODT circuit provided between the input and output ports;
The termination method according to claim 11 or 12, further comprising: 終端電圧ポートに印加される電圧の電圧レベルを検知し、前記検知の結果を出力するステップと、
命令入力ポートの入力と、前記検知の結果と、に基づいて、前記終端電圧ポートとデータ入出力ポートとを連結するように、前記終端電圧ポートと前記データ入出力ポートとの間に設けられたＯＤＴ回路を制御するステップと、
を具備する終端方法。 Detecting a voltage level of a voltage applied to the termination voltage port, and outputting a result of the detection;
Provided between the termination voltage port and the data input / output port so as to connect the termination voltage port and the data input / output port based on the input of the command input port and the detection result Controlling the ODT circuit;
A termination method comprising: 前記検知の結果を出力するステップは、
前記終端電圧ポートに印加される電圧の電圧レベルが終端電圧として使用される電圧レベルに達している場合、前記検知の結果を出力する、
請求項１５に記載の終端方法。 The step of outputting the detection result includes:
When the voltage level of the voltage applied to the termination voltage port has reached the voltage level used as the termination voltage, the detection result is output.
The termination method according to claim 15.
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