JP2009251862A - Simulation circuit for mos transistor - Google Patents

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Shoji Yamada
昭治 山田
Harunobu Ikeda
晴信 池田
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide the simulation circuit of an MOS (Metal Oxide Semiconductor) transistor for precisely simulating the DC characteristics of the MOS transistor. <P>SOLUTION: A voltage controlled type voltage source EGD1 (10) sets the output voltage V1 of a voltage controlled type voltage source EGD1 (10) so that an inter-drain/source voltage VDS and drain currents ID as a simulation result can be respectively matched with measured inter-drain/source voltage VDS and drain currents ID. Voltage conversion by the voltage controlled type voltage source EGD1 (10) may be achieved by an expression, or may be achieved by referring to a table. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明はＭＯＳトランジスタの模擬回路に係り、特に、ＭＯＳトランジスタの直流特性を精度良くシミュレーションできるＭＯＳトランジスタの模擬回路に関する。   The present invention relates to a MOS transistor simulation circuit, and more particularly to a MOS transistor simulation circuit capable of accurately simulating the DC characteristics of a MOS transistor.

従来、幾つかのＭＯＳトランジスタの模擬回路が公開されている。例えば、図７は、従来のＭＯＳトランジスタの模擬回路の１例であり、シリコニクス社から公開されている模擬回路である。   Conventionally, several MOS transistor simulation circuits have been disclosed. For example, FIG. 7 shows an example of a conventional MOS transistor simulation circuit, which is a simulation circuit disclosed by Siliconics.

同図に示す模擬回路は、ゲート端子Ｇ（３１）、ドレイン端子Ｄ（３２）、及びソース端子Ｓ（３３）を有している。ゲート端子Ｇ（３１）はＮチャネル横型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」と略称する）２（３４）のゲート電極に接続している。ソース端子Ｓ（３３）はＮＭＯＳ２（３４）のソース電極及びバルク電極に接続している。ドレイン端子Ｄ（３２）はドレイン抵抗Ｒ２（３５）を介してＮＭＯＳ２（３４）のドレイン電極に接続している。ゲート端子Ｇ（３１）とソース端子Ｓ（３３）との間にはゲート―ソース間容量Ｃ２（３６）が接続されている。ドレイン端子Ｄ（３２）とソース端子Ｓ（３３）との間にはボディダイオードＤ２（３８）が接続されている。ゲート端子Ｇ（３１）にはＰチヤネル横型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」と略称する）１（３７）のゲート電極が接続され、このＰＭＯＳ１（３７）のバルク電極はドレイン端子Ｄ（３２）に接続している。ＰＭＯＳ１（３７）のドレイン電極及びソース電極は、ＰＭＯＳ１（３７）の寄生ダイオードが動作しないようにするために共にソース端子Ｓ（３３）に接続している。   The simulation circuit shown in the figure has a gate terminal G (31), a drain terminal D (32), and a source terminal S (33). The gate terminal G (31) is connected to the gate electrode of an N-channel lateral MOSFET (hereinafter abbreviated as “NMOS”) 2 (34). The source terminal S (33) is connected to the source electrode and bulk electrode of the NMOS 2 (34). The drain terminal D (32) is connected to the drain electrode of the NMOS 2 (34) via the drain resistor R2 (35). A gate-source capacitor C2 (36) is connected between the gate terminal G (31) and the source terminal S (33). A body diode D2 (38) is connected between the drain terminal D (32) and the source terminal S (33). A gate electrode of a P-channel lateral MOSFET (hereinafter abbreviated as “PMOS”) 1 (37) is connected to the gate terminal G (31), and a bulk electrode of the PMOS 1 (37) is connected to a drain terminal D (32). ing. The drain electrode and the source electrode of the PMOS 1 (37) are both connected to the source terminal S (33) in order to prevent the parasitic diode of the PMOS 1 (37) from operating.

このＭＯＳトランジスタの模擬回路において、ＰＭＯＳ１（３７）はＮＭＯＳ２（３４）のゲート電極とドレイン電極の間に形成された帰還容量としてのみ作用しており、直流特性はＮＭＯＳ２（３４）及びドレイン抵抗Ｒ２（３５）で決定される。   In this MOS transistor simulation circuit, the PMOS1 (37) acts only as a feedback capacitor formed between the gate electrode and the drain electrode of the NMOS2 (34), and the DC characteristic is the NMOS2 (34) and the drain resistance R2 ( 35).

また、図８は、従来のＭＯＳトランジスタの模擬回路の他の１例であり、ＩＲ社から公開されている模擬回路である。
図８に示すＭＯＳトランジスタの模擬回路も、図７に示す模擬回路と同様に、ゲート端子Ｇ（４１）、ドレイン端子Ｄ（４２）、及びソース端子Ｓ（４３）を有している。ゲート端子Ｇ（４１）はゲート抵抗Ｒ３（４４）を介してＮＭＯＳ３（４５）のゲート電極に、ドレイン端子Ｄ（４２）はドレイン抵抗Ｒ４（４６）を介してＮＭＯＳ３（４５）のドレイン電極に、ソース端子Ｓ（４３）はソース抵抗Ｒ５（４７）を介してＮＭＯＳ３（４５）のソース電極に接続している。ドレイン端子Ｄ（４２）とソース端子Ｓ（４３）との間にはボディダイオードＤ３（４８）及び抵抗Ｒ６（４９）が並列に接続されている。ＮＭＯＳ３（４５）のゲート電極とドレイン電極との間には、電圧制御型電圧源、電流制御型電流源、及びコンデンサなどで構成された帰還容量模擬回路ＣＧＤ１（５０）が接続されている。 FIG. 8 shows another example of a conventional MOS transistor simulation circuit, which is a simulation circuit disclosed by IR.
The MOS transistor simulation circuit shown in FIG. 8 has a gate terminal G (41), a drain terminal D (42), and a source terminal S (43), similarly to the simulation circuit shown in FIG. The gate terminal G (41) is connected to the gate electrode of the NMOS 3 (45) via the gate resistor R3 (44), and the drain terminal D (42) is connected to the drain electrode of the NMOS 3 (45) via the drain resistor R4 (46). The source terminal S (43) is connected to the source electrode of the NMOS 3 (45) via the source resistor R5 (47). A body diode D3 (48) and a resistor R6 (49) are connected in parallel between the drain terminal D (42) and the source terminal S (43). Between the gate electrode and the drain electrode of the NMOS 3 (45), a feedback capacitance simulation circuit CGD1 (50) constituted by a voltage control type voltage source, a current control type current source, a capacitor and the like is connected.

図８に示す従来のＭＯＳトランジスタの模擬回路において、ＣＧＤ１（５０）はＮＭＯＳ３（４５）の帰還容量としてのみ作用するため、直流特性はＮＭＯＳ３（４５）及び抵抗Ｒ３（４４），Ｒ４（４６），Ｒ５（４７），Ｒ６（４９）で決定される。   In the conventional MOS transistor simulation circuit shown in FIG. 8, since the CGD1 (50) acts only as a feedback capacitor of the NMOS 3 (45), the DC characteristics are NMOS 3 (45) and resistors R3 (44), R4 (46), It is determined by R5 (47) and R6 (49).

図９は、従来のＭＯＳトランジスタの模擬回路の他の１例を示すものであり、以下の特許文献１に開示された模擬回路である。図９に示す模擬回路は、図８に示すＩＲ社公開の模擬回路と同様に、ゲート端子Ｇ（５１）、ドレイン端子Ｄ（５２）、ソース端子Ｓ（５３）を有している。ゲート電極Ｇ（５１）はゲート抵抗Ｒ７（５４）を介してＮＭＯＳ４（５５）のゲート電極に、ドレイン端子Ｄ（５２）はドレイン抵抗Ｒ８（５６）を介してＮＭＯＳ４（５５）のドレイン電極に接続されている。ソース端子Ｓ（５３）はＮＭＯＳ４（５５）のソース電極に接続されている。ＮＭＯＳ４（５５）のゲート電極とソース電極との間にはゲート―ソース間容量Ｃ３（５７）が接続されている。ドレイン端子Ｄ（５２）とソース端子Ｓ（５３）との間にはボディダイオードＤ４（５８）が接続されている。ドレイン端子Ｄ（５２）とＮＭＯＳ４（５５）のゲート電極との間には、図８に示す回路構成とは異なる帰還容量模擬回路ＣＧＤ２（５９）が接続されている。このＭＯＳトランジスタの模擬回路で模擬されるＭＯＳトランジスタにおいても、直流特性は、ＮＭＯＳ４（５５）及び抵抗Ｒ７（５４），Ｒ８（５６）で決定されることになる。
特開２００２−１６３３１９号公報 FIG. 9 shows another example of a conventional MOS transistor simulation circuit, which is a simulation circuit disclosed in Patent Document 1 below. The simulation circuit shown in FIG. 9 has a gate terminal G (51), a drain terminal D (52), and a source terminal S (53), similarly to the simulation circuit disclosed by IR company shown in FIG. The gate electrode G (51) is connected to the gate electrode of the NMOS 4 (55) via the gate resistor R7 (54), and the drain terminal D (52) is connected to the drain electrode of the NMOS 4 (55) via the drain resistor R8 (56). Has been. The source terminal S (53) is connected to the source electrode of the NMOS 4 (55). A gate-source capacitor C3 (57) is connected between the gate electrode and the source electrode of the NMOS 4 (55). A body diode D4 (58) is connected between the drain terminal D (52) and the source terminal S (53). A feedback capacitance simulation circuit CGD2 (59) different from the circuit configuration shown in FIG. 8 is connected between the drain terminal D (52) and the gate electrode of the NMOS 4 (55). Also in the MOS transistor simulated by this MOS transistor simulation circuit, the DC characteristic is determined by the NMOS 4 (55) and the resistors R7 (54) and R8 (56).
JP 2002-163319 A

ところで、上記背景技術で述べた従来のＭＯＳトランジスタの模擬回路（図７〜９）にあっては、ドレイン−ゲート間にＭＯＳトランジスタの帰還容量を模擬する等価回路を設け、過渡特性のシミュレーション精度を向上させている。このような模擬回路（図７〜９に示す模擬回路）にあっては、一定ゲート電圧を印加した時のドレイン−ソース間電圧とドレイン電流との関係を示す直流特性は、ＮＭＯＳと、ＮＭＯＳに直列に接続した抵抗の値とで定まるものである。   By the way, in the conventional MOS transistor simulation circuit (FIGS. 7 to 9) described in the above background art, an equivalent circuit for simulating the feedback capacitance of the MOS transistor is provided between the drain and the gate to improve the simulation accuracy of the transient characteristics. It is improving. In such a simulation circuit (simulation circuits shown in FIGS. 7 to 9), the direct current characteristics indicating the relationship between the drain-source voltage and the drain current when a constant gate voltage is applied have NMOS and NMOS characteristics. It is determined by the resistance value connected in series.

図１０は、従来のＭＯＳトランジスタの模擬回路での直流特性シミュレーション結果と縦型ＭＯＳトランジスタの実測結果との比較を示すグラフ図である。
しかしながら、従来のＭＯＳトランジスタの模擬回路での直流特性シミュレーション結果と縦型ＭＯＳトランジスタの実測結果との比較（図１０参照）においては、ゲート電圧が低い場合にはシミュレーション結果と実測値とがほぼ一致するのに対し、ゲート電圧が高くなるに連れて、シミュレーション結果においては実測結果以上の出力電流が流れ、特に飽和領域ではシミュレーション結果と実測結果とに大きな差が生じていることが明らかとなっている。 FIG. 10 is a graph showing a comparison between a DC characteristic simulation result in a conventional MOS transistor simulation circuit and an actual measurement result of a vertical MOS transistor.
However, in the comparison between the DC characteristic simulation result in the conventional MOS transistor simulation circuit and the actual measurement result of the vertical MOS transistor (see FIG. 10), when the gate voltage is low, the simulation result almost coincides with the actual measurement value. On the other hand, as the gate voltage becomes higher, the output current more than the actual measurement result flows in the simulation result, and it is clear that there is a big difference between the simulation result and the actual measurement result especially in the saturation region. Yes.

これは縦型ＭＯＳＦＥＴが持つ内部のドリフト層のＪＦＥＴ抵抗によるものであり、このＪＦＥＴ抵抗はゲート−エミッタ間の電圧や、コレクタ―エミッタ間の電圧によって変化するものである。この事実から明らかなように、従来の模擬回路（図７〜９）では、前述のＪＦＥＴ抵抗の変化は、ＮＭＯＳに備えさせたパラメータでは模擬することができないため、従来のＭＯＳトランジスタの模擬回路では精度の良い直流特性のシミュレーションができないという問題点があった。   This is due to the JFET resistance of the internal drift layer of the vertical MOSFET, and this JFET resistance varies depending on the gate-emitter voltage and the collector-emitter voltage. As is apparent from this fact, in the conventional simulation circuit (FIGS. 7 to 9), the change in the JFET resistance cannot be simulated by the parameters provided in the NMOS. There was a problem that it was impossible to simulate DC characteristics with high accuracy.

本発明は、上記従来の問題点に鑑みてなされたものであって、ＭＯＳトランジスタの直流特性を精度良くシミュレーションできるＭＯＳトランジスタの模擬回路を提供することを目的としている。   The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a MOS transistor simulation circuit capable of accurately simulating the DC characteristics of a MOS transistor.

上記課題を解決するために、本発明に係るＭＯＳトランジスタの模擬回路は、ゲート端子、ドレイン端子、及びソース端子を有するＭＯＳトランジスタの模擬回路において、ドレイン電極が前記ドレイン端子に接続され、かつソース電極及びバルク電極が前記ソース端子に接続されている横型ＭＯＳＦＥＴ模擬回路と、前記横型ＭＯＳＦＥＴ模擬回路と並列にアノードが前記ソース端子に接続され、かつカソードが前記ドレイン端子に接続されているボディダイオードと、前記ゲート端子と前記ソース端子との間に接続された抵抗と、入力側と出力側との間が絶縁されており、前記抵抗の両端の電圧を入力として所望の電圧を前記横型ＭＯＳＦＥＴ模擬回路のゲート電極―ソース電極間に印加する電圧制御型電圧源と、を具備したことを特徴とする。   In order to solve the above-described problems, a MOS transistor simulation circuit according to the present invention is a MOS transistor simulation circuit having a gate terminal, a drain terminal, and a source terminal, wherein a drain electrode is connected to the drain terminal, and A lateral MOSFET simulation circuit in which a bulk electrode is connected to the source terminal; a body diode in which an anode is connected to the source terminal and a cathode is connected to the drain terminal in parallel with the lateral MOSFET simulation circuit; The resistor connected between the gate terminal and the source terminal is insulated from the input side and the output side, and the voltage at both ends of the resistor is input to obtain a desired voltage of the lateral MOSFET simulation circuit. A voltage-controlled voltage source that is applied between the gate electrode and the source electrode. To.

また、前記ＭＯＳトランジスタの模擬回路において、前記ゲート端子と前記ソース端子との間に接続される素子を、前記抵抗からコンデンサに置き換えることを特徴とする。
また、前記ＭＯＳトランジスタの模擬回路において、ドレイン電流の平方根をゲート―ソース間の電圧値で微分した微分値と前記ゲート―ソース間の電圧値との関係を示す特性（以下、「ｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性」と呼称する）のシミュレーション結果が、実測のｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性と一致するように電圧制御型電圧源の電圧を決定する変換式を定義したことを特徴とする。 In the MOS transistor simulation circuit, an element connected between the gate terminal and the source terminal is replaced with a capacitor from the resistor.
In the MOS transistor simulation circuit, a characteristic indicating the relationship between the differential value obtained by differentiating the square root of the drain current with the voltage value between the gate and the source and the voltage value between the gate and the source (hereinafter referred to as “d (√ID ) / D (VGS) −VGS characteristic ”) is determined so that the simulation result matches the measured d (√ID) / d (VGS) −VGS characteristic. It is characterized by defining an expression.

さらに、本発明は、前記ＭＯＳトランジスタの模擬回路を、表面部分のＭＯＳトランジスタ構造の模擬回路として使用した、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を範疇に含む半導体素子の模擬回路を提供するものである。   Furthermore, the present invention provides a semiconductor device simulation circuit that includes an IGBT (Insulated Gate Bipolar Transistor) in the category, in which the MOS transistor simulation circuit is used as a MOS circuit structure simulation circuit on the surface portion.

以上説明したように、本発明のＭＯＳトランジスタの模擬回路によれば、ゲート端子に入力される電圧を電圧制御型電圧源で所望の電圧に変換し、横型ＭＯＳＦＥＴ模擬回路のゲート電極に入力することにより、直流特性のシミュレーション結果が実測結果とフィッティングするＭＯＳトランジスタ模擬回路を提供できる効果がある。   As described above, according to the MOS transistor simulation circuit of the present invention, the voltage input to the gate terminal is converted to a desired voltage by the voltage control type voltage source and input to the gate electrode of the lateral MOSFET simulation circuit. Thus, there is an effect that it is possible to provide a MOS transistor simulation circuit in which a DC characteristic simulation result is fitted to an actual measurement result.

さらに、電圧制御型電圧源に並列に接続された抵抗（検出用抵抗）をコンデンサ（検出用コンデンサ）に置き換えることにより、この検出用コンデンサを、ゲート―ソース間のゲート容量としても作用させるので、上記直流特性の改善効果に加えて、過渡特性のフィッティング精度を向上させる効果がある。   Furthermore, by replacing the resistor (detection resistor) connected in parallel with the voltage-controlled voltage source with a capacitor (detection capacitor), this detection capacitor also acts as a gate capacitance between the gate and source. In addition to the effect of improving the DC characteristics, there is an effect of improving the fitting accuracy of the transient characteristics.

また、電圧制御型電圧源のゲート電圧の変換式を、実測のｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性から算出することにより、シミュレーション結果が実測値とフィッティングするＭＯＳトランジスタの模擬回路を簡便に構築することができる効果がある。   In addition, by calculating the conversion formula of the gate voltage of the voltage control type voltage source from the actually measured d (√ID) / d (VGS) -VGS characteristic, the simulation circuit of the MOS transistor for fitting the simulation result to the actually measured value can be obtained. There is an effect that can be easily constructed.

さらに、本発明に係るＭＯＳトランジスタの模擬回路を、他の半導体素子のＭＯＳ構造部模擬回路に適用することにより、例えばＭＯＳ構造を持つＩＧＢＴなどの他の半導体素子についても、直流特性のシミュレーション結果を実測結果とフィッティングさせることが可能となる効果がある。   Furthermore, by applying the MOS transistor simulation circuit according to the present invention to the MOS structure simulation circuit of another semiconductor element, the simulation results of the DC characteristics can be obtained for other semiconductor elements such as IGBTs having a MOS structure. There is an effect that the measurement result can be fitted.

本発明に係るＭＯＳトランジスタの模擬回路は、横型ＭＯＳＦＥＴの模擬回路と、当該横型ＭＯＳＦＥＴの模擬回路のゲート電極に接続された電圧制御型電圧源と、当該電圧制御型電圧源の入力側に並列に接続された電圧検知用デバイス（抵抗またはコンデンサ）とを備えて構成されるものであるが、前記ゲート端子に印加された電圧を前記電圧検知用デバイス及び前記電圧制御型電圧源で所望の電圧に変換し、前記ゲートに印加することにより、実測結果に則した直流特性のシミュレーション結果を得ることができるようにしている。   A MOS transistor simulation circuit according to the present invention includes a lateral MOSFET simulation circuit, a voltage control type voltage source connected to the gate electrode of the lateral MOSFET simulation circuit, and an input side of the voltage control voltage source in parallel. A voltage detection device (resistor or capacitor) connected to the gate terminal, and the voltage applied to the gate terminal is changed to a desired voltage by the voltage detection device and the voltage controlled voltage source. By converting and applying to the gate, it is possible to obtain a simulation result of DC characteristics in accordance with the actual measurement result.

以下、本発明のＭＯＳトランジスタの模擬回路の最良の実施形態について、〔第１の実施形態〕〜〔第４の実施形態〕の順に図面を参照して詳細に説明する。
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係るＭＯＳトランジスタの模擬回路の回路図である。 The best mode of the MOS transistor simulation circuit of the present invention will be described below in detail in the order of [First Embodiment] to [Fourth Embodiment] with reference to the drawings.
[First Embodiment]
FIG. 1 is a circuit diagram of a MOS transistor simulation circuit according to the first embodiment of the present invention.

同図において、本実施形態のＭＯＳトランジスタの模擬回路は、まず、端子として、ゲート端子Ｇ（１）と、ドレイン端子Ｄ（２）と、ソース端子Ｓ（３）とを有している。
ドレイン端子Ｄ（２）はノードＮ３（４）に接続され、ノードＮ３（４）には横型ＭＯＳＦＥＴ模擬回路であるＮＭＯＳ１（５）のドレイン電極が接続されている。ＮＭＯＳ１（５）のソース電極及びバルク電極はノードＮ４（６）に接続され、ノードＮ４（６）はソース端子Ｓ（３）に接続されている。ノードＮ３（４）にはボディダイオードＤ１（７）のカソードが接続されており、ボディダイオードＤ１（７）のアノードはノードＮ４（４）に接続されている。 In the figure, the MOS transistor simulation circuit of this embodiment first has a gate terminal G (1), a drain terminal D (2), and a source terminal S (3) as terminals.
The drain terminal D (2) is connected to the node N3 (4), and the drain electrode of the NMOS 1 (5) which is a lateral MOSFET simulation circuit is connected to the node N3 (4). The source electrode and bulk electrode of the NMOS 1 (5) are connected to the node N4 (6), and the node N4 (6) is connected to the source terminal S (3). The cathode of the body diode D1 (7) is connected to the node N3 (4), and the anode of the body diode D1 (7) is connected to the node N4 (4).

また、ゲート端子Ｇ（１）はノードＮ１（８）に接続されている。ノードＮ１（８）とノードＮ４（６）との間には電圧検出用抵抗Ｒ１（９）が接続されている。また、ノードＮ１（８）には電圧制御型電圧源ＥＧＤ１（１０）のプラス入力端子（＋）が接続されており、さらにノードＮ４（６）には電圧制御型電圧源ＥＧＤ１（１０）のマイナス入力端子（一）が接続されている。さらに、電圧制御型電圧源ＥＧＤ１（１０）のマイナス出力端子（−）はノードＮ４（６）に接続されており、また、電圧制御型電圧源ＥＧＤ１（１０）のプラス出力端子（十）はノードＮ２（１１）に接続されている。ノードＮ２（１１）には横型ＭＯＳＦＥＴ模擬回路ＮＭＯＳ１（５）のゲート電極が接続されている。これらの横型ＭＯＳＦＥＴ模擬回路ＮＭＯＳ１（５）、ボディダイオードＤ１（７）、及び電圧検出用抵抗Ｒ１（９）と、電圧制御型電圧源ＥＧＤ１（１０）とで、本発明に係るＭＯＳトランジスタの模擬回路の全体が構成されている。   The gate terminal G (1) is connected to the node N1 (8). A voltage detection resistor R1 (9) is connected between the node N1 (8) and the node N4 (6). Further, the positive input terminal (+) of the voltage controlled voltage source EGD1 (10) is connected to the node N1 (8), and the negative of the voltage controlled voltage source EGD1 (10) is connected to the node N4 (6). The input terminal (one) is connected. Further, the minus output terminal (−) of the voltage controlled voltage source EGD1 (10) is connected to the node N4 (6), and the plus output terminal (ten) of the voltage controlled voltage source EGD1 (10) is connected to the node. N2 (11). The gate electrode of the lateral MOSFET simulation circuit NMOS1 (5) is connected to the node N2 (11). These lateral MOSFET simulation circuit NMOS1 (5), body diode D1 (7), voltage detection resistor R1 (9), and voltage control type voltage source EGD1 (10), the MOS transistor simulation circuit according to the present invention The whole is composed.

以下、本実施形態のＭＯＳトランジスタの模擬回路の動作特性について説明する。
電圧制御型電圧源ＥＧＤ１（１０）は、入力側と出力側とが絶縁され、ゲート端子Ｇとソース端子Ｓとの間のゲート―ソース間電圧ＶＧＳを入力して任意の出力電圧Ｖ１を出力する。この出力電圧Ｖ１が横型ＭＯＳＦＥＴ模擬回路ＮＭＯＳ１（５）のゲート電極―ソース電極間に印加されることにより、シミュレーション結果としての、ドレイン端子Ｄとソース端子Ｓとの間のドレイン―ソース間電圧ＶＤＳ及びドレイン電流ＩＤが決定される。 The operating characteristics of the MOS transistor simulation circuit of this embodiment will be described below.
The voltage control type voltage source EGD1 (10) has an input side and an output side insulated from each other, inputs a gate-source voltage VGS between the gate terminal G and the source terminal S, and outputs an arbitrary output voltage V1. . By applying this output voltage V1 between the gate electrode and the source electrode of the lateral MOSFET simulation circuit NMOS1 (5), a drain-source voltage VDS between the drain terminal D and the source terminal S as a simulation result and The drain current ID is determined.

ここで、前述のシミュレーション結果としてのドレイン―ソース間電圧ＶＤＳとドレイン電流ＩＤとが、それぞれ実測のドレイン―ソース間電圧ＶＤＳとドレイン電流ＩＤに一致するように、電圧制御型電圧源（１０）の出力電圧Ｖ１を設定することにより、直流特性の実測とシミュレーション結果とを精度良く一致させる。なお、この電圧制御型電圧源（１０）による電圧変換は、式で実現してもよく、或いはテーブルを参照することで実現しても良い。
〔第２の実施形態〕
図２は、本発明の第２の実施形態に係るＭＯＳトランジスタの模擬回路の回路図である。同図において、本発明の第１の実施形態に係るＭＯＳトランジスタの模擬回路（図１）と重複する部分には同一の符号を附して説明を省略する。 Here, the drain-source voltage VDS and the drain current ID as the above-described simulation results match the measured drain-source voltage VDS and the drain current ID, respectively. By setting the output voltage V1, the actual measurement of the DC characteristic and the simulation result are matched with high accuracy. The voltage conversion by the voltage control type voltage source (10) may be realized by an equation or may be realized by referring to a table.
[Second Embodiment]
FIG. 2 is a circuit diagram of a MOS transistor simulation circuit according to the second embodiment of the present invention. In the figure, the same reference numerals are given to the same parts as those in the MOS transistor simulation circuit (FIG. 1) according to the first embodiment of the present invention, and the description thereof is omitted.

同図において、本実施形態のＭＯＳトランジスタの模擬回路は、本発明の第１の実施形態で示したＭＯＳトランジスタの模擬回路のうち、ノードＮ１とノードＮ４との間に接続した電圧検出用抵抗Ｒ１を電圧検出用コンデンサＣ１に置き換えている。   In the figure, the MOS transistor simulation circuit of this embodiment is a voltage detection resistor R1 connected between a node N1 and a node N4 in the MOS transistor simulation circuit shown in the first embodiment of the present invention. Is replaced with a voltage detection capacitor C1.

以下、本実施形態のＭＯＳトランジスタの模擬回路の動作特性について説明する。
この電圧検出用コンデンサＣ１（１２）は過渡特性に大きく影響するゲート―ソース間のゲート容量としても機能するため、このコンデンサＣ１（１２）により直流特性のフィッティング精度の向上と共に過渡特性のフィッティング精度の向上も実現可能となる。
〔第３の実施形態〕
本発明の第３の実施形態に係るＭＯＳトランジスタの模擬回路の回路図は、第１の実施形態に係るＭＯＳトランジスタの模擬回路、及び第２の実施形態に係るＭＯＳトランジスタの模擬回路と同じである。但し、電圧制御型電圧源ＥＧＤ１の入力電圧ＶＧＢと出力電圧Ｖ１との間の電圧変換式を、実測のｄ（√ＩＤ）／（ＶＧＳ）―ＶＧＳ特性を用いて導出する。導出方法は以下のとおりである。 The operating characteristics of the MOS transistor simulation circuit of this embodiment will be described below.
Since the voltage detection capacitor C1 (12) also functions as a gate capacitance between the gate and the source that greatly affects the transient characteristics, the capacitor C1 (12) improves the fitting accuracy of the DC characteristics and improves the fitting accuracy of the transient characteristics. Improvements can also be realized.
[Third Embodiment]
The circuit diagram of the MOS transistor simulation circuit according to the third embodiment of the present invention is the same as the MOS transistor simulation circuit according to the first embodiment and the MOS transistor simulation circuit according to the second embodiment. . However, a voltage conversion equation between the input voltage VGB and the output voltage V1 of the voltage control type voltage source EGD1 is derived using the actually measured d (√ID) / (VGS) -VGS characteristic. The derivation method is as follows.

まず、このＭＯＳトランジスタの模擬回路において、横型ＭＯＳＦＥＴ模擬回路ＮＭＯＳ１（５）のゲート電極−ソース電極間に印加される電圧Ｖ１とドレイン電流ＩＤとの飽和領域における関係は、（１）式で定義される。   First, in this MOS transistor simulation circuit, the relationship in the saturation region between the voltage V1 applied between the gate electrode and the source electrode of the lateral MOSFET simulation circuit NMOS1 (5) and the drain current ID is defined by equation (1). The

この（１）式から、ｄ（√ＩＤ）／ｄ（Ｖ１）を計算すると、（２）式となり、ｄ（√ＩＤ）／ｄ（Ｖ１）はＮＭＯＳ１（５）のゲー卜電極―ソース電極間電圧Ｖ１によらない一定値となる。 When d (√ID) / d (V1) is calculated from this equation (1), equation (2) is obtained, and d (√ID) / d (V1) is between the gate electrode and the source electrode of NMOS 1 (5). It is a constant value that does not depend on the voltage V1.

一方、ＭＯＳトランジスタの模擬回路のドレイン電流ＩＤをゲート端子―ソース端子間電圧ＶＧＳで微分したものは（３）式のようになる。 On the other hand, the result of differentiating the drain current ID of the MOS transistor simulation circuit with the voltage VGS between the gate terminal and the source terminal is expressed by the following equation (3).

（２）、（３）式より（４）式が導出される． Equation (4) is derived from Equations (2) and (3).

一方、図３は、実測データから求めたｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性を示すグラフ図である。同図に示すように、実測のｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性は極大値を有する曲線となる。この曲線を変数がＶＧＳである複数の近似式で近似し、この近似式を（４）式に代入して解くことにより、電圧制御型電圧源ＥＧＤ１の入力電圧ＶＧＳと出力電圧Ｖ１との間の電圧変換式を簡便に導出することが可能となる。 On the other hand, FIG. 3 is a graph showing the d (√ID) / d (VGS) -VGS characteristic obtained from the measured data. As shown in the figure, the actually measured d (√ID) / d (VGS) -VGS characteristic is a curve having a maximum value. By approximating this curve with a plurality of approximate expressions whose variables are VGS, and substituting this approximate expression into equation (4), the curve between the input voltage VGS and the output voltage V1 of the voltage controlled voltage source EGD1 is obtained. It becomes possible to easily derive the voltage conversion formula.

上記の方法で電圧変換式を導出した模擬回路について、直流特性を実測値とシミュレーション値とで比較した結果は、図４のグラフ図で示される。図４は、電圧変換式を導出した模擬回路の直流特性を、実測値とシミュレーション値との比較で示したグラフ図である。電圧変換を行わない場合に比べ、高ＶＧ（高いゲート電圧）の領域で、実測とシミュレーションとの誤差がかなり低減されている効果が理解できよう。
〔第４の実施形態〕
第１の実施形態乃至第３の実施形態はＭＯＳトランジスタの模擬回路に係る実施形態であったが、本実施形態は、本発明に係るＭＯＳトランジスタの模擬回路を、ＭＯＳ構造を有する他の半導体素子（ここではＩＧＢＴ(Insulated Gate Bipolar Transistor)）に対して応用したものである。まず、ＩＧＢＴの一般的な等価回路を図５に示す。 The graph of FIG. 4 shows the result of comparing the DC characteristics of the simulated circuit in which the voltage conversion equation is derived by the above method with the actual measurement value and the simulation value. FIG. 4 is a graph showing the direct current characteristics of the simulation circuit from which the voltage conversion equation is derived by comparing the measured value with the simulated value. It can be understood that the error between the actual measurement and the simulation is considerably reduced in the region of high VG (high gate voltage) as compared with the case where voltage conversion is not performed.
[Fourth Embodiment]
The first to third embodiments are embodiments related to the MOS transistor simulation circuit. However, in this embodiment, the MOS transistor simulation circuit according to the present invention is replaced with another semiconductor element having a MOS structure. (Here, it is applied to IGBT (Insulated Gate Bipolar Transistor)). First, a general equivalent circuit of an IGBT is shown in FIG.

図５は、ＩＧＢＴの一般的な等価回路である。このＩＧＢＴの表面構造はＭＯＳ構造となっており、ＩＧＢＴの模擬回路はＭＯＳトランジスタの模擬回路とＢＪＴ(Bipolar Junction Transistor)模擬回路とを組み合わせて構成される。   FIG. 5 is a general equivalent circuit of an IGBT. The surface structure of the IGBT has a MOS structure, and the IGBT simulation circuit is configured by combining a MOS transistor simulation circuit and a BJT (bipolar junction transistor) simulation circuit.

図６は、本発明の第４の実施形態に係るＩＧＢＴの模擬回路の回路図である。
同図に示すように、ＩＧＢＴの模擬回路のうち、ＭＯＳトランジスタ部分（横型ＭＯＳＦＥＴ模擬回路ＮＭＯＳ５（２４））に本発明に係るＭＯＳトランジスタの模擬回路を適用している。 FIG. 6 is a circuit diagram of an IGBT simulation circuit according to the fourth embodiment of the present invention.
As shown in the figure, the MOS transistor simulation circuit according to the present invention is applied to the MOS transistor portion (lateral MOSFET simulation circuit NMOS5 (24)) in the IGBT simulation circuit.

これにより、これまでのＩＧＢＴの模擬回路に比べて直流特性の精度を向上することが可能となる。   As a result, it is possible to improve the accuracy of the direct current characteristics as compared with conventional IGBT simulation circuits.

本発明は、ＭＯＳトランジスタ及びＭＯＳトランジスタ構造を持つＩＧＢＴ等の半導体素子のＳＰＩＣＥ(Simulation Program Integrated Circuit Emphasis)等のシミュレータを用いたシミュレーションにおいて、好適な直流特性をシミュレーションできるＭＯＳトランジスタ模擬回路の構築や、ＭＯＳトランジスタ構造を持つＩＧＢＴ等の半導体素子の模擬回路等の構築に適用可能である。   The present invention provides a MOS transistor simulation circuit capable of simulating suitable DC characteristics in a simulation using a simulator such as SPICE (Simulation Program Integrated Circuit Emphasis) of a semiconductor element such as an IGBT having a MOS transistor and a MOS transistor structure, The present invention can be applied to the construction of a simulation circuit of a semiconductor element such as an IGBT having a MOS transistor structure.

本発明の第１の実施形態に係るＭＯＳトランジスタの模擬回路の回路図である。FIG. 3 is a circuit diagram of a MOS transistor simulation circuit according to the first embodiment of the present invention. 本発明の第２の実施形態に係るＭＯＳトランジスタの模擬回路の回路図である。It is a circuit diagram of the simulation circuit of the MOS transistor which concerns on the 2nd Embodiment of this invention. 実測データから求めたｄ（√ＩＤ）／ｄ（ＶＧＳ）―ＶＧＳ特性を示すグラフ図である。It is a graph which shows the d (√ID) / d (VGS) -VGS characteristic calculated | required from actual measurement data. 電圧変換式を導出した模擬回路の直流特性を、実測値とシミュレーション値との比較で示したグラフ図である。It is the graph which showed the direct-current characteristic of the simulation circuit which derived | led-out the voltage conversion type | formula by the comparison with an actual value and a simulation value. ＩＧＢＴの一般的な等価回回路である。This is a general equivalent circuit of an IGBT. 本発明の第４の実施形態に係るＩＧＢＴの模擬回路の回路図である。It is a circuit diagram of the simulation circuit of IGBT which concerns on the 4th Embodiment of this invention. 従来のＭＯＳトランジスタの模擬回路の１例であり、シリコニクス社から公開されている模擬回路である。It is an example of a conventional MOS transistor simulation circuit, and is a simulation circuit disclosed by Siliconics. 従来のＭＯＳトランジスタの模擬回路の他の１例であり、ＩＲ社から公開されている模擬回路である。It is another example of a conventional MOS transistor simulation circuit, and is a simulation circuit disclosed by IR. 従来のＭＯＳトランジスタの模擬回路の他の１例を示すものであり、特許文献１に開示された模擬回路である。Another example of a conventional MOS transistor simulation circuit is shown, which is a simulation circuit disclosed in Patent Document 1. 従来のＭＯＳトランジスタの模擬回路での直流特性シミュレーション結果と縦型ＭＯＳトランジスタの実測結果との比較を示すグラフ図である。It is a graph which shows the comparison with the DC characteristic simulation result in the simulation circuit of the conventional MOS transistor, and the actual measurement result of a vertical MOS transistor.

符号の説明Explanation of symbols

１ ゲート端子Ｇ
２ ドレイン端子Ｄ
３ ソース端子Ｓ
４ ノードN3
５ ＮＭＯＳ１
６ ノードN4
７ ボディダイオード
８ ノードN1
９ 電圧検知用抵抗R1
１０ 電圧制御型電圧源EGD1
１１ ノードN2
１２ 電圧検知用コンデンサＣ１
２１ ゲート端子Ｇ
２２ コレクタ端子Ｃ
２３ エミツタ端子
２４ ＮＭＯＳ５
２５ バイポーラトランジスタ(pnp-Tr1)
２６ 電圧検知用抵抗R1
２７ 電圧制御型電圧源EGD1 1 Gate terminal G
2 Drain terminal D
3 Source terminal S
4 Node N3
5 NMOS1
6 Node N4
7 Body diode 8 Node N1
9 Resistance R1 for voltage detection
10 Voltage controlled voltage source EGD1
11 Node N2
12 Voltage detection capacitor C1
21 Gate terminal G
22 Collector terminal C
23 Emitter terminal 24 NMOS5
25 Bipolar Transistor (pnp-Tr1)
26 Resistance R1 for voltage detection
27 Voltage controlled voltage source EGD1

Claims (4)

ゲート端子、ドレイン端子、及びソース端子を有するＭＯＳトランジスタの模擬回路において、
ドレイン電極が前記ドレイン端子に接続され、かつソース電極及びバルク電極が前記ソース端子に接続されている横型ＭＯＳＦＥＴ模擬回路と、
前記横型ＭＯＳＦＥＴ模擬回路と並列にアノードが前記ソース端子に接続され、かつカソードが前記ドレイン端子に接続されているボディダイオードと、
前記ゲート端子と前記ソース端子との間に接続された抵抗と、
入力側と出力側との間が絶縁されており、前記抵抗の両端の電圧を入力として所望の電圧を前記横型ＭＯＳＦＥＴ模擬回路のゲート電極―ソース電極間に印加する電圧制御型電圧源と、
を具備したことを特徴とするＭＯＳトランジスタの模擬回路。 In a simulated circuit of a MOS transistor having a gate terminal, a drain terminal, and a source terminal,
A lateral MOSFET simulation circuit in which a drain electrode is connected to the drain terminal, and a source electrode and a bulk electrode are connected to the source terminal;
A body diode having an anode connected to the source terminal and a cathode connected to the drain terminal in parallel with the lateral MOSFET simulation circuit;
A resistor connected between the gate terminal and the source terminal;
A voltage-controlled voltage source that is insulated between the input side and the output side, and that applies a voltage across the resistor as an input to apply a desired voltage between the gate electrode and the source electrode of the lateral MOSFET simulation circuit;
A MOS transistor simulation circuit comprising: 前記ゲート端子と前記ソース端子との間に接続される素子を、前記抵抗からコンデンサに置き換えたことを特徴とする請求項１記載のＭＯＳトランジスタの模擬回路   2. The MOS transistor simulation circuit according to claim 1, wherein an element connected between the gate terminal and the source terminal is replaced with a capacitor from the resistor. ドレイン電流の平方根をゲート―ソース間の電圧値で微分した微分値と前記ゲート―ソース間の電圧値との関係を示す特性のシミュレーション結果が、実測のドレイン電流の平方根をゲート―ソース間の電圧値で微分した微分値と前記ゲート―ソース間の電圧値との関係を示す特性と一致するように電圧制御型電圧源の電圧を決定する変換式を定義したことを特徴とする請求項１または請求項２記載のＭＯＳトランジスタの模擬回路。   The simulation result of the characteristics showing the relationship between the differential value obtained by differentiating the square root of the drain current with the voltage value between the gate and the source and the voltage value between the gate and the source shows 2. A conversion equation for determining a voltage of a voltage-controlled voltage source is defined so as to coincide with a characteristic indicating a relationship between a differential value differentiated by a value and a voltage value between the gate and the source. The simulation circuit of the MOS transistor according to claim 2. 請求項１ないし請求項３のいずれか１項に記載のＭＯＳトランジスタの模擬回路を、表面部分のＭＯＳトランジスタ構造の模擬回路として使用した、ＩＧＢＴを範疇に含む半導体素子の模擬回路。   4. A semiconductor device simulation circuit including an IGBT in a category, wherein the MOS transistor simulation circuit according to claim 1 is used as a MOS circuit structure simulation circuit on a surface portion.
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