JP2009251783A

JP2009251783A - Multi-cpu bus occupancy system

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Publication number: JP2009251783A
Application number: JP2008096995A
Authority: JP
Inventors: Masahiko Yokoo; 雅彦横尾
Original assignee: Koyo Electronics Industries Co Ltd
Current assignee: Koyo Electronics Industries Co Ltd
Priority date: 2008-04-03
Filing date: 2008-04-03
Publication date: 2009-10-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multi-CPU bus occupancy system for performing the high speed processing of complicate and huge load in inexpensive configurations. <P>SOLUTION: In this multi-CPU bus occupancy system, a plurality of CPUs 2, 3, and 4 are connected to a bus 1 to which a shared memory 5 is connected, and any CPU is configured as a maser CPU 2, and the other CPUs are configured as slave CPUs 3 and 4, and bus release, the weight of bus usage, and the bus occupancy permission of the salve CPU 3 and 4 are controlled according to a prescribed ladder program by the master CPU 2. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、シングルのバスにＣＰＵをマルチ接続したマルチＣＰＵバス占有方式に関するものである。 The present invention relates to a multi-CPU bus occupation system in which CPUs are multi-connected to a single bus.

ＰＬＣを用いて制御対象を制御する従来の制御システムにおいて、上記ＰＬＣでは、ＣＰＵの内部バスに、ＲＯＭ、ＲＡＭ、入出力インターフェースと、バス変換部とを接続してなり、入出力インターフェースに接続した複数の入出力機器を制御すると共に、バス変換部に接続したＰＬＣバスに複数のモジュールを接続していた。 In a conventional control system that controls a control target using a PLC, the PLC is configured by connecting a ROM, a RAM, an input / output interface, and a bus conversion unit to an internal bus of the CPU, and connected to the input / output interface. In addition to controlling a plurality of input / output devices, a plurality of modules are connected to the PLC bus connected to the bus conversion unit.

しかしながら、上記制御システムで、より高速制御化を図るには、ＣＰＵを高速制御が可能であるが価格が高価なＣＰＵに交換することが必要である。 However, in order to achieve higher speed control with the above control system, it is necessary to replace the CPU with a CPU that is capable of high speed control but is expensive.

一方、複数のＣＰＵを共有バスに接続し、これらＣＰＵに制御を分散する方式もある（特許文献１）。この方式では、ＣＰＵを高速制御可能な高価なものと交換する必要がなくなる。 On the other hand, there is a system in which a plurality of CPUs are connected to a shared bus and control is distributed to these CPUs (Patent Document 1). This method eliminates the need to replace the CPU with an expensive one that can be controlled at high speed.

しかしながら、共有バスに複数のＣＰＵを接続し、共有バスに接続したＲＡＭを各ＣＰＵ間で共有使用する場合、各ＣＰＵ間で共有バス使用上から煩雑で時間を要するバス調停を行う必要があった。特に、負荷が複雑膨大化した場合に、バス調停を行うと、負荷を高速処理することが困難化する。 However, when a plurality of CPUs are connected to the shared bus and the RAM connected to the shared bus is shared between the CPUs, it is necessary to perform a complicated and time-consuming bus arbitration between the CPUs in terms of using the shared bus. . In particular, when the load becomes complicated and enormous, if bus arbitration is performed, it becomes difficult to process the load at high speed.

また、複数のＣＰＵを共有バスに接続し、各ＣＰＵ間で割り込み処理宣言でバス使用の調停を行う方式（特許文献２）がある。この方式では、各ＣＰＵ間の統率をとることが困難化し、複雑膨大な負荷の処理の整然たる分担には不向きである。
特開２００６−０３１４２６号公報特開２００２−０２４１６５号公報 Further, there is a method (Patent Document 2) in which a plurality of CPUs are connected to a shared bus, and arbitration of bus use is made between CPUs by an interrupt processing declaration. This method makes it difficult to control the CPUs, and is not suitable for orderly sharing of processing of complicated and enormous loads.
JP 2006-031426 A JP 2002-024165 A

本発明は、バス調停部を用いずに安価な構成にて複雑膨大な負荷を高速処理することが可能なマルチＣＰＵバス占有方式を提供するものである。 The present invention provides a multi-CPU bus occupancy method capable of high-speed processing of a complex and enormous load with an inexpensive configuration without using a bus arbitration unit.

本発明によるマルチＣＰＵバス占有方式は、シングルのバスにマルチ接続したＣＰＵのバス占有方式であって、いずれか１つのＣＰＵをマスタとし、該ＣＰＵを他のＣＰＵに信号線にて個別接続し、マスタ側ＣＰＵは、この信号線を用いて他のＣＰＵのバス制御を行うことを特徴とするものである。 The multi-CPU bus occupancy method according to the present invention is a bus occupancy method of a CPU multi-connected to a single bus, and any one CPU is set as a master, and the CPU is individually connected to other CPUs by signal lines, The master side CPU is characterized by performing bus control of other CPUs using this signal line.

本発明において、好ましい態様は、上記マスタ側のＣＰＵは、自己ならびに他の各ＣＰＵによる負荷処理状況、バス使用／不使用状況を管理してバス制御を行うことである。 In the present invention, a preferable aspect is that the CPU on the master side performs bus control by managing the load processing status and the bus use / non-use status by itself and other CPUs.

本発明において、別の好ましい態様は、上記バスには、各ＣＰＵがバス占有時に用いる共有メモリを接続することである。 In the present invention, another preferred aspect is to connect a shared memory used by each CPU when the bus is occupied to the bus.

本発明では、マスタとなるＣＰＵが信号線を用いて他のＣＰＵにバス制御指令を発行することで、全体のバス使用を統率制御することができるので、シングルのバスを最大限有効使用して複雑膨大な負荷を高速で処理することができる。 In the present invention, since the master CPU issues a bus control command to other CPUs using a signal line, the entire bus use can be controlled, so that a single bus can be used as effectively as possible. A complex and enormous load can be processed at high speed.

以上により、本発明では、シングルのバスにマルチＣＰＵを接続して用いるにもかかわらず、バス調停しないからバス調停時間を削減でき、また、シングルのバスをマルチＣＰＵを用いて多大な負荷でも高速で処理することができるから、高速化のための高価なＣＰＵが不要となるマルチＣＰＵバス占有方式を提供することができる。 As described above, in the present invention, the bus arbitration time can be reduced because the bus is not arbitrated even though the multi-CPU is connected to the single bus, and the single bus is fast even with a large load using the multi-CPU. Therefore, it is possible to provide a multi-CPU bus occupation method that eliminates the need for an expensive CPU for speeding up.

本発明によれば、シングルバスをマルチＣＰＵで用いるのにバス調停せず、膨大な負荷を安価な構成で高速処理することが可能なマルチＣＰＵバス占有方式を提供することができる。 According to the present invention, it is possible to provide a multi-CPU bus occupying method capable of high-speed processing of a huge load with an inexpensive configuration without bus arbitration when a single bus is used in a multi-CPU.

以下、添付した図面を参照して、本発明の実施の形態に係るマルチＣＰＵバス占有方式を説明する。図１は、実施の形態のマルチＣＰＵバス占有方式を実施する制御システムの構成を示す。１は、各ＣＰＵ２，３，４に共有されるバスを示す。このバス１は高速バスである。バス１に各ＣＰＵ２，３，４に共有されるＲＡＭ等の共有メモリ５が接続されている。ＣＰＵ２は、マスタ側のＣＰＵ（マスタＣＰＵ）となり、他のＣＰＵ３，４はスレーブ側のＣＰＵ（スレーブＣＰＵ）となる。マスタ、スレーブＣＰＵ２，３，４には、システムプログラム、ラダープログラム、バス制御プログラムが格納される内部メモリ６，７，８が内部バス９，１０，１１を介して接続されている。マスタＣＰＵ２とスレーブＣＰＵ３，４とは信号線１２，１３で接続されている。バス１には入出力インターフェース１４とモジュールバス変換部１５とが接続されている。モジュールバス変換部１５には低速のバス１６が接続されている。 Hereinafter, a multi-CPU bus occupation method according to an embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 shows the configuration of a control system that implements the multi-CPU bus occupation method of the embodiment. Reference numeral 1 denotes a bus shared by the CPUs 2, 3, and 4. This bus 1 is a high-speed bus. A shared memory 5 such as a RAM shared by the CPUs 2, 3, 4 is connected to the bus 1. The CPU 2 is a master CPU (master CPU), and the other CPUs 3 and 4 are slave CPUs (slave CPUs). Internal memories 6, 7, and 8 that store system programs, ladder programs, and bus control programs are connected to the master and slave CPUs 2, 3, and 4 via internal buses 9, 10, and 11, respectively. The master CPU 2 and slave CPUs 3 and 4 are connected by signal lines 12 and 13. An input / output interface 14 and a module bus conversion unit 15 are connected to the bus 1. A low-speed bus 16 is connected to the module bus conversion unit 15.

以上によりＰＬＣ１７が構成されている。 The PLC 17 is configured as described above.

ＰＬＣ１７の入出力インターフェース１４にはセンサ等の各種入力機器１８、アクチュエータやモータ等の各種出力機器１９が、また、モジュールバス変換部１５のバス１６にはモーションモジュール等の各種モジュール２０，２１が接続されている。 Various input devices 18 such as sensors and various output devices 19 such as actuators and motors are connected to the input / output interface 14 of the PLC 17, and various modules 20 and 21 such as motion modules are connected to the bus 16 of the module bus conversion unit 15. Has been.

こうして図１で示す制御システム全体が構築されている状態において、ＰＬＣ１７では、マスタＣＰＵ２が、入出力インターフェース１４、シングルのバス１６に接続されている負荷（入力機器１８、出力機器１９、モジュール２０，２１）の処理を、スレーブＣＰＵ３，４に対して、バス１の解放、バス１の使用のウエイト、およびバス１の占有許可を、あらかじめ定めた所定のプログラムに従ってマスタ制御するようになっている。また、スレーブＣＰＵ３，４も上記プログラムに対応して内部メモリ７，８に格納したプログラムに従いバス１の使用をスレーブ制御する。 In the state where the entire control system shown in FIG. 1 is constructed in this way, in the PLC 17, the master CPU 2 is connected to the input / output interface 14 and the single bus 16 (input device 18, output device 19, module 20, In the process 21), the slave CPUs 3 and 4 are subject to master control of the release of the bus 1, the wait for using the bus 1, and the exclusive use of the bus 1 according to a predetermined program. The slave CPUs 3 and 4 also slave-control the use of the bus 1 in accordance with the programs stored in the internal memories 7 and 8 corresponding to the above programs.

すなわち、マスタＣＰＵ２は、自己がバス１を占有するときは、スレーブＣＰＵ３，４に対してバス１の使用をウエイトさせる。この状態でマスタＣＰＵ２は、共有メモリ５にアクセスして上記負荷を処理する。マスタＣＰＵ２は、自己が当該自己の負荷処理に例えばビジィであるときは、その間はバス１を使用せず、バス１が空いている状態であるので、バス１を解放し、スレーブＣＰＵ３，４に対してバス使用のウエイト状態を解除して、信号線１２を介してスレーブＣＰＵ３に割り込み信号を入力する。このとき、各内部メモリ６，７，８に格納するラダープログラムに従い、例えばマスタＣＰＵ２が、スレーブＣＰＵ３に対してどのように負荷を処理するかを指令したり、スレーブＣＰＵ３がその指令を受けることなく負荷を処理することができるようにしてもよい。 That is, when the master CPU 2 occupies the bus 1, the master CPU 2 causes the slave CPUs 3 and 4 to wait for the use of the bus 1. In this state, the master CPU 2 accesses the shared memory 5 to process the load. When the master CPU 2 is busy for its own load processing, for example, the master CPU 2 does not use the bus 1 during that time, and the bus 1 is free. On the other hand, the bus use wait state is canceled and an interrupt signal is input to the slave CPU 3 via the signal line 12. At this time, according to the ladder program stored in each internal memory 6, 7, 8, for example, the master CPU 2 instructs the slave CPU 3 how to process the load, and the slave CPU 3 does not receive the command. The load may be processed.

これにより、スレーブＣＰＵ３は、バス１を占有し、共有メモリ５にアクセスして上記負荷を処理する。この共有メモリ５には当該ＰＬＣ１７の負荷処理の状況等のデータが記憶されているので、スレーブＣＰＵ３は、このデータを読出して参照することで負荷を処理したり、自己による負荷処理状況等のデータを書き込んで記憶させたりすることができる。 As a result, the slave CPU 3 occupies the bus 1 and accesses the shared memory 5 to process the load. Since data such as the load processing status of the PLC 17 is stored in the shared memory 5, the slave CPU 3 reads out and refers to this data to process the load, or data such as the load processing status by itself. Can be written and stored.

そして、スレーブＣＰＵ３は、自己の負荷処理が終了すると、その終了信号をマスタＣＰＵ２に通知する。これにより、マスタＣＰＵ２は、次のスレーブＣＰＵ４に対してバス１の使用ウエイトを解除して、信号線１３を介してスレーブＣＰＵ４に割り込み信号を入力する。これにより、スレーブＣＰＵ４は、スレーブＣＰＵ３と同様に、バス１を占有し、共有メモリ５にアクセスして上記負荷を処理する。 Then, when the slave CPU 3 finishes its own load process, it notifies the master CPU 2 of the end signal. As a result, the master CPU 2 releases the use wait of the bus 1 for the next slave CPU 4 and inputs an interrupt signal to the slave CPU 4 via the signal line 13. As a result, the slave CPU 4 occupies the bus 1 and accesses the shared memory 5 to process the load, similarly to the slave CPU 3.

以上説明したように本実施の形態では、マスタＣＰＵ２が、当該自身やスレーブＣＰＵ３，４を統率し、バス１が単一でもそのバス１が空きのときはスレーブＣＰＵ３，４にバス１の有効使用を可能として負荷処理を分担させることができる。その結果、実施の形態ではバス調停部を、必要とせず、かつ、用いていないからバス調停に要していた時間を削減でき、バス１に高速のバスを用いて処理の高速化を図れると共に、高速ではあるが高価なＣＰＵが不要となると共に、複雑膨大な負荷を抱えた制御システム全体を高速処理することが可能となるマルチＣＰＵバス占有方式を提供することができる。 As described above, in the present embodiment, the master CPU 2 manages itself and the slave CPUs 3 and 4, and the bus 1 is effectively used by the slave CPUs 3 and 4 even when the bus 1 is single. It is possible to share the load processing. As a result, the embodiment does not require a bus arbitration unit, and since the bus arbitration unit is not used, the time required for bus arbitration can be reduced, and a high-speed bus can be used for the bus 1 and the processing speed can be increased. Thus, it is possible to provide a multi-CPU bus occupancy method that eliminates the need for a high-speed but expensive CPU and enables high-speed processing of the entire control system having a complicated and enormous load.

図１は本発明の実施形態に係るマルチＣＰＵバス占有方式を実施する制御システムの構成を示す図である。FIG. 1 is a diagram showing a configuration of a control system that implements a multi-CPU bus occupation method according to an embodiment of the present invention.

符号の説明Explanation of symbols

１バス
２マスタＣＰＵ
３,４スレーブＣＰＵ
５共有メモリ
６,７,８内部メモリ
９，１０，１１内部バス
１２，１３信号線 1 Bus 2 Master CPU
3, 4 Slave CPU
5 Shared memory 6, 7, 8 Internal memory 9, 10, 11 Internal bus 12, 13 Signal line

Claims

シングルのバスにマルチ接続したＣＰＵのバス占有方式であって、いずれか１つのＣＰＵをマスタとし、該ＣＰＵを他のＣＰＵに信号線にて個別接続し、マスタ側ＣＰＵは、この信号線を用いて他のＣＰＵのバス制御を行うマルチＣＰＵバス占有方式。 This is a bus occupancy method for a CPU that is multi-connected to a single bus, and any one CPU is used as a master, and the CPU is individually connected to another CPU through a signal line. The master side CPU uses this signal line. Multi-CPU bus occupancy method that performs bus control of other CPUs.

上記マスタ側のＣＰＵは、自己ならびに他の各ＣＰＵによる負荷処理状況、バス使用／不使用状況を管理してバス制御を行う、請求項１に記載の方式。 The method according to claim 1, wherein the CPU on the master side performs bus control by managing the load processing status and the bus use / non-use status by itself and other CPUs.

上記バスには、各ＣＰＵがバス占有時に用いる共有メモリを接続した、請求項１または２に記載の方式。 The method according to claim 1, wherein a shared memory used by each CPU when the bus is occupied is connected to the bus.

請求項１ないし３のうちのいずれか１項に記載の方式にて負荷を処理する制御システム。 The control system which processes load by the method of any one of Claim 1 thru | or 3.