JP2009247094A - Voltage clamp circuit - Google Patents
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Abstract
Description
本発明は、入力電圧が所定の電圧より大きい場合に入力電圧を所定の電圧でクランプする電圧クランプ回路に関するものである。 The present invention relates to a voltage clamping circuit that clamps an input voltage at a predetermined voltage when the input voltage is larger than the predetermined voltage.
従来、与えられた入力電圧が所定の電圧より大きい場合に、入力電圧をクランプした出力電圧を出力する電圧クランプ回路として特許文献１に示されるものがあった。
Conventionally,
特許文献１に示される電圧クランプ回路は、入力電圧を受け取る入力部と、エミッタ端子の電圧を出力電圧として出力するトランジスタと、一端が入力部に接続され入力電圧が印加され他端がトランジスタのベース端子に電気的に接続されたベース抵抗と、接地電位に対するベース端子の電位を所定の電位以下に制限するクランプ素子と、ベース抵抗の一端とトランジスタのコレクタ端子との間に設けられ、コレクタ端子から入力部に流れる逆電流を防ぐダイオードとを備えるものである。特許文献１に示される電圧クランプ回路は、このようにすることによって、与えられた入力電圧をクランプし、且つ効率よく出力電圧を出力できる。
一方、与えられた入力電圧が所定の電圧より大きい場合に、入力電圧を所定の電圧でクランプした出力電圧を出力する電圧クランプ回路としては、入力電圧を直列接続した抵抗で受け、グランド（ＧＮＤ）に接続されたダイオードにて電圧クランプすることも考えられる。 On the other hand, when a given input voltage is larger than a predetermined voltage, a voltage clamp circuit that outputs an output voltage obtained by clamping the input voltage with a predetermined voltage is received by a resistor connected in series, and ground (GND) It is also conceivable to perform voltage clamping with a diode connected to.
ところが、このような構成の電圧クランプ回路の場合、抵抗の抵抗値と、ダイオードの抵抗成分の抵抗分圧比によってオン電圧の精度が低下する可能性がある。 However, in the case of the voltage clamp circuit having such a configuration, the accuracy of the on-voltage may be reduced depending on the resistance value of the resistor and the resistance voltage dividing ratio of the resistance component of the diode.
本発明は、上記問題点に鑑みなされたものであり、精度良くオン電圧を出力することができる電圧クランプ回路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a voltage clamp circuit capable of outputting an on-voltage with high accuracy.
上記目的を達成するために請求項１に記載の電圧クランプ回路は、与えられた入力電圧が所定の電圧より大きい場合に、入力電圧を所定の電圧でクランプした出力電圧を出力する電圧クランプ回路であって、入力電圧が入力される入力端子に接続される第１抵抗と、第１抵抗で受けた入力電圧をクランプするものであり、第１抵抗に直列接続されると共にグランドに接続される第１ダイオードと、第１ダイオードにて電圧クランプされた電圧が正入力端子に入力される第１オペアンプと、第１オペアンプの出力端子と第１オペアンプの負入力端子に接続される第２抵抗と、第１オペアンプの負入力端子とグランドとを接続する第２ダイオードとを備えることを特徴とするものである。
In order to achieve the above object, the voltage clamp circuit according to
このようにすることによって、入力電圧が第１ダイオードの順方向電圧以下において、第１ダイオードを流れる漏れ電流による第１オペアンプの正入力端子への電圧低下（入力電圧＞抵抗通過後の電圧）に対し、第１オペアンプの負入力端子に接続される第２ダイオードの漏れ電流を利用し、第２抵抗と第２ダイオードでも同様の電圧低下を発生させて、第１オペアンプの出力を補正することができる。したがって、第１ダイオードと第１抵抗の抵抗分圧比の影響を抑制でき、精度良くオン電圧を出力することができる。 By doing so, when the input voltage is equal to or less than the forward voltage of the first diode, the voltage drop to the positive input terminal of the first operational amplifier due to the leakage current flowing through the first diode (input voltage> voltage after passing through the resistor). On the other hand, it is possible to correct the output of the first operational amplifier by using the leakage current of the second diode connected to the negative input terminal of the first operational amplifier to generate a similar voltage drop in the second resistor and the second diode. it can. Therefore, the influence of the resistance voltage dividing ratio between the first diode and the first resistor can be suppressed, and the on voltage can be output with high accuracy.
また、請求項２に示すように、第１オペアンプの出力端子と第１オペアンプの負入力端子との間には、第２抵抗と並列に接続される第３ダイオードを備えるようにしてもよい。 According to a second aspect of the present invention, a third diode connected in parallel with the second resistor may be provided between the output terminal of the first operational amplifier and the negative input terminal of the first operational amplifier.
第２抵抗と第２ダイオードによる補正動作は、入力電圧が第１ダイオードの順方向電圧以上の順方向電流に対しても同様に行なわれる。そのため第１オペアンプの正入力端が第１抵抗と第１ダイオードにより第１ダイオードの順方向電圧で電圧クランプされているにもかかわらず第１オペアンプの出力は入力電圧と同等を出力しようとし、第１オペアンプの最大出力（ほぼ電源電圧）まで上昇する。これは第１オペアンプの出力オーバーフローであり第１オペアンプの応答速度を著しく低下させる。そこで、請求項２に示すようにすると好ましい。この第３ダイオードは第１オペアンプの出力電圧が大きくなったときに出力電圧をスルーさせて第１オペアンプの負入力端子に与えることで入力端子への入力電圧が過大であっても第１オペアンプの出力を低く抑える働きをする。これにより第１オペアンプの最大出力電圧は第２ダイオードと第３ダイオードの順方向電圧を加算した電圧となり、この第２ダイオードと第３ダイオードの順方向電圧を加算した電圧がクランプ電圧の上限出力となる。
The correction operation by the second resistor and the second diode is similarly performed for a forward current whose input voltage is equal to or higher than the forward voltage of the first diode. Therefore, even though the positive input terminal of the first operational amplifier is voltage clamped by the first resistor and the first diode with the forward voltage of the first diode, the output of the first operational amplifier tries to output the same as the input voltage. It rises to the maximum output (almost power supply voltage) of one operational amplifier. This is an output overflow of the first operational amplifier, which significantly reduces the response speed of the first operational amplifier. Therefore, it is preferable to make it as shown in
また、請求項３に示すように、第１オペアンプの出力端子に接続されるものであり、第２オペアンプと第３抵抗と第４ダイオードとを含み、第２オペアンプの出力端子から第２オペアンプの負入力端子に第３抵抗及び第４ダイオードで電圧帰還する第１理想ダイオード回路と、第１理想ダイオード回路と直列に接続されるものであり、第３オペアンプと第４抵抗とを含み、第３オペアンプの出力から第３オペアンプの負入力端子に第４抵抗で電圧帰還する増幅回路と、クランプする基準電圧として、第１理想ダイオード回路と増幅回路に所定の比率でオフセット電圧を印加するオフセット回路とを備えるようにしてもよい。 According to a third aspect of the present invention, the second operational amplifier is connected to the output terminal of the first operational amplifier, includes a second operational amplifier, a third resistor, and a fourth diode, and is connected to the second operational amplifier from the output terminal of the second operational amplifier. A first ideal diode circuit that performs voltage feedback to the negative input terminal using a third resistor and a fourth diode, and is connected in series with the first ideal diode circuit, includes a third operational amplifier and a fourth resistor, An amplifier circuit for voltage feedback from the output of the operational amplifier to the negative input terminal of the third operational amplifier by a fourth resistor; and an offset circuit for applying an offset voltage at a predetermined ratio to the first ideal diode circuit and the amplifier circuit as a reference voltage to be clamped; You may make it provide.
このようにすることによって、入力信号に対しオフセット回路に入力されたクランプ電圧により電圧クランプされた出力を得ることができる。つまり、クランプ電圧を可変にすることができる。 By doing so, it is possible to obtain an output that is voltage clamped by the clamp voltage input to the offset circuit with respect to the input signal. That is, the clamp voltage can be made variable.
また、請求項４に示すように、第１抵抗と第２抵抗とは、同一或いは近似の抵抗値であると好ましい。このようにすることによって、第１抵抗と第２抵抗とによる電圧低下を同等することができるので好ましい。 According to a fourth aspect of the present invention, it is preferable that the first resistor and the second resistor have the same or approximate resistance values. This is preferable because the voltage drop caused by the first resistor and the second resistor can be made equal.
また、請求項５に示すように、第１ダイオードと第２ダイオードとは、同一或いは近似の特性であると好ましい。
Moreover, as shown in
このようにすることによって、第１ダイオードと第２ダイオードの抵抗成分による電圧低下を同等することができるので好ましい。 This is preferable because the voltage drop due to the resistance component of the first diode and the second diode can be equalized.
また、請求項６に示すように、第１ダイオードと第３ダイオード及び第２ダイオードのそれぞれと同一、或いは近似の特性であり、第１ダイオードと第２ダイオード及び第３ダイオードのそれぞれに極性が相反する向きで並列接続される３つのダイオードを備えるようにしてもよい。 Further, as shown in claim 6, the first diode, the third diode, and the second diode have the same or similar characteristics, and the first diode, the second diode, and the third diode have opposite polarities. Three diodes connected in parallel with each other may be provided.
また、請求項７に示すように、オフセット回路が直列に接続された第１理想ダイオード回路と増幅回路に入力するオフセット電圧は、１：１の比率であると好ましい。 According to a seventh aspect of the present invention, the offset voltage input to the first ideal diode circuit having the offset circuit connected in series and the amplifier circuit is preferably in a ratio of 1: 1.
このようにすることによって、出力のオフセット電圧は、入力のオフセットと同等となり入力０Ｖ＝出力０Ｖとなる。 By doing so, the output offset voltage is equivalent to the input offset, and input 0V = output 0V.
また、請求項８に示すように、第１理想ダイオード回路と増幅回路との間に設けられるものであり、第１理想ダイオード回路と同一構成の第２理想ダイオード回路を含み、オフセット回路は、第１理想ダイオード回路と増幅回路と第２理想ダイオード回路とに所定の比率でオフセット電圧を印加するようにしてもよい。 According to another aspect of the present invention, the second ideal diode circuit having the same configuration as the first ideal diode circuit is provided between the first ideal diode circuit and the amplifier circuit. An offset voltage may be applied to the one ideal diode circuit, the amplifier circuit, and the second ideal diode circuit at a predetermined ratio.
また、請求項９に示すように、オフセット回路が直列に接続された第１の理想ダイオード回路と第２の理想ダイオード回路と増幅回路とに入力するオフセット電圧は、１：３：２の比率であると好ましい。 The offset voltage input to the first ideal diode circuit, the second ideal diode circuit, and the amplifier circuit in which the offset circuits are connected in series is a ratio of 1: 3: 2. It is preferable.
このようにすることによって、出力のオフセット電圧は、入力のオフセットと同等となり入力０Ｖ＝出力０Ｖとなる。 By doing so, the output offset voltage is equivalent to the input offset, and input 0V = output 0V.
また、請求項１０に示すように、オフセット回路は、基準電圧発生素子と、基準電圧発生素子からの出力を分圧する可変抵抗とを含み、可変抵抗で分圧した出力をオフセット電圧として印加するようにしてもよい。 According to a tenth aspect of the present invention, the offset circuit includes a reference voltage generating element and a variable resistor that divides the output from the reference voltage generating element, and applies the output divided by the variable resistor as the offset voltage. It may be.
以下、本発明の実施の形態を図に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の実施の形態における電圧クランプ回路の概略構成を示す回路図である。図２は、本発明の実施の形態における電圧クランプ回路の入力信号（電圧）Ｖｉｎと、出力信号（電圧）Ｖｏｕｔを比較する波形図である。 FIG. 1 is a circuit diagram showing a schematic configuration of a voltage clamp circuit according to an embodiment of the present invention. FIG. 2 is a waveform diagram comparing the input signal (voltage) Vin and the output signal (voltage) Vout of the voltage clamp circuit according to the embodiment of the present invention.
なお、本実施の形態における電圧クランプ回路は、図１４に示すように、パワーＭＯＳＦＥＴの出力特性をオシロスコープで観察する際に適用して好適なものである。つまり、パワーＭＯＳＦＥＴが０Ｖから数十Ｖ以上、ＤＣ〜数ＭＨｚ以上でパルス動作した時のオン電圧（以下、ＯＮ電圧とも称する）や波形を１００ｍＶ以下の低電圧でクランプする回路である。図１４は、パワーＭＯＳＦＥＴの出力特性の測定に電圧クランプ回路を適用した場合の概略構成を示す回路図である。図１３（ａ）は本発明の実施の形態における電圧クランプ回路を適用した場合のパワーＭＯＳＦＥＴの出力特性を示す波形図であり、（ｂ）は（ａ）の部分拡大図である。つまり、図１３（ａ）（ｂ）は、図１４におけるパワーＭＯＳＦＥＴをスイッチング動作させた時のスイッチング電圧波形を図１の電圧クランプ回路に入力し、電圧クランプ回路の出力をオシロスコープで観察した時の波形を示す。（ａ）、（ｂ）ともＶｉｎがパワーＭＯＳＦＥＴのスイッチング波形、すなわちクランプ回路の入力波形であり、Ｖｏｕｔがクランプ回路の出力波形である。（ｂ）は、（ａ）の波形の時間軸を拡大し、パワーＭＯＳＦＥＴがオンした瞬間を観察したものである。 Note that the voltage clamp circuit according to the present embodiment is suitable for application when observing the output characteristics of the power MOSFET with an oscilloscope, as shown in FIG. That is, the power MOSFET is a circuit that clamps an on-voltage (hereinafter also referred to as an ON voltage) or a waveform at a low voltage of 100 mV or less when the power MOSFET performs a pulse operation from 0 V to several tens V or more, DC to several MHz or more. FIG. 14 is a circuit diagram showing a schematic configuration when a voltage clamp circuit is applied to measurement of output characteristics of a power MOSFET. FIG. 13A is a waveform diagram showing the output characteristics of the power MOSFET when the voltage clamp circuit according to the embodiment of the present invention is applied, and FIG. 13B is a partially enlarged view of FIG. That is, FIGS. 13A and 13B show the switching voltage waveform when the power MOSFET in FIG. 14 is switched to the voltage clamp circuit of FIG. 1 and the output of the voltage clamp circuit observed with an oscilloscope. Waveform is shown. In both (a) and (b), Vin is a switching waveform of the power MOSFET, that is, an input waveform of the clamp circuit, and Vout is an output waveform of the clamp circuit. (B) expands the time axis of the waveform of (a) and observes the moment when the power MOSFET is turned on.
まず、このパワーＭＯＳＦＥＴの出力特性の測定に電圧クランプ回路を適用した場合に関して説明する。図１４において、８０１はパワーＭＯＳＦＥＴ、８０２は負荷抵抗で、負荷抵抗８０２の一端は電源電圧Ｖｃｃに他端はパワーＭＯＳＦＥＴ８０１のドレインＤに接続され、パワーＭＯＳＦＥＴ８０１のソースＳは接地されている。この状態で、パワーＭＯＳＦＥＴ８０１のゲートＧにパルス状の電圧を与えると、パワーＭＯＳＦＥＴ８０１のドレイン―ソース間がオンし、Ｖｃｃ、負荷抵抗８０２に電流Ｉｄが流れる。
First, a case where a voltage clamp circuit is applied to measurement of output characteristics of the power MOSFET will be described. In FIG. 14, 801 is a power MOSFET, 802 is a load resistor, one end of the
この時のパワーＭＯＳＦＥＴ８０１のドレイン―ソース間オン電圧Ｖｏｎは、パワーＭＯＳＦＥＴ８０１のオン抵抗Ｒｏｎ、通電電流ＩｄからＶｏｎ＝Ｒｏｎ×Ｉｄとして決定される。
The drain-source on-voltage Von of the
パワーＭＯＳＦＥＴを使った通電制御は、パワーＭＯＳＦＥＴのスイッチング速度の向上、オン抵抗の低減により、より高効率とすることができ、パワーＭＯＳＦＥＴのスイッチング時の波形を正確に把握することは、システムの効率の把握や、パワーＭＯＳＦＥＴの性能の把握の上で重要であるが、パワーＭＯＳＦＥＴのスイッチング時の波形の観察は通常オシロスコープを使用して観察される。 Energization control using a power MOSFET can be made more efficient by improving the switching speed of the power MOSFET and reducing the on-resistance, and accurately grasping the waveform at the time of switching of the power MOSFET is the efficiency of the system. Although it is important for grasping the above and the performance of the power MOSFET, the waveform at the time of switching of the power MOSFET is usually observed using an oscilloscope.
図１４に示す回路において、Ｖｃｃは通常数Ｖあるいは数１０Ｖ以上であるが、パワーＭＯＳＦＥＴのオン電圧は数１０ｍｖである。図１４に示す回路において、パワーＭＯＳＦＥＴ８０１をパルス的に駆動した場合には、パワーＭＯＳＦＥＴ８０１がオフの時はＶｃｃ（通常数Ｖあるいは数１０Ｖ以上）、オンの時はＶｏｎ（数１０ｍｖ）となる。
In the circuit shown in FIG. 14, Vcc is usually several volts or several tens of volts or more, but the on-voltage of the power MOSFET is several tens of mV. In the circuit shown in FIG. 14, when the
オシロスコープで数１０ｍｖのＶｏｎを測定しようとすると、オシロスコープの縦軸レンジを１０ｍｖ／ｄｉｖ乃至５０ｍｖ／ｄｉｖに設定して観察する必要がある。しかし、この時、パワーＭＯＳＦＥＴ８０１がオフ時の電圧は数Ｖあるいは数１０Ｖ以上であり、オシロスコープがレンジオーバーとなるため、パワーＭＯＳＦＥＴ８０１がオンした時にオシロスコープの応答が追従できず、オフセットがズレたり、オーバーシュート、アンダーシュートした波形として観察され、正しいＶｏｎの測定が出来ない。
In order to measure Von of several tens of mv with an oscilloscope, it is necessary to observe with the vertical axis range of the oscilloscope set to 10 mv / div to 50 mv / div. However, at this time, the voltage when the
本実施の形態における電圧クランプ回路は、このようなスイッチング波形の観察に不要な数１０ｍｖ以上の電圧成分をクランプすることで、オン電圧Ｖｏｎの正しい測定を可能とするものである。 The voltage clamp circuit in the present embodiment enables correct measurement of the on-voltage Von by clamping a voltage component of several tens of mV or more which is unnecessary for observation of such a switching waveform.
電圧クランプ回路は、図１に示すように、１次クランプ回路１００、２次クランプ回路２００、オフセット回路３００を備えるものである。２次クランプ回路２００は、理想ダイオード回路４００、増幅回路５００がバッファ２１０で接続される。また、オフセット回路３００は、クランプ電圧入力端子３からの入力電圧により理想ダイオード回路４００、増幅回路５００のそれぞれに一定比率でオフセット電圧を与える回路構成となっている。なお、１次クランプ回路１００、２次クランプ回路２００とオフセット回路３００に関しては、後ほど詳しく説明する。
As shown in FIG. 1, the voltage clamp circuit includes a
電圧クランプ回路は、信号入力端子１（以下、入力端子とも称する）に入力信号（電圧）が入力され、１次クランプ回路１００を通過した後、２次クランプ回路２００を経由して出力端子２より出力される。そして、電圧クランプ回路のクランプ電圧は、オフセット回路３００のクランプ電圧入力端子３に入力する電圧に相当する。
In the voltage clamp circuit, an input signal (voltage) is input to a signal input terminal 1 (hereinafter also referred to as an input terminal), passes through the
この電圧クランプ回路における入力端子１より与えられた入力信号（電圧）は、まず１次クランプ回路１００により本回路の動作電圧範囲内の電圧（数百ｍＶ〜数Ｖ程度）でクランプされる。次に、２次クランプ回路２００において理想ダイオード回路４００がオフセット回路３００から入力された電圧をオフセットとして入力信号（電圧）の電圧クランプを行い、増幅回路５００が理想ダイオード回路４００のオフセットのズレを復元して出力する。
An input signal (voltage) applied from the
オフセット回路３００は、２次クランプ回路２００の動作においてクランプ電圧入力端子３に入力されたクランプ電圧により理想ダイオード回路４００、増幅回路５００にクランプ電圧相当に最適なオフセット電圧をそれぞれ与える役割を担う。
The offset
よって、図１に示す電圧クランプ回路の入力端子１に入力された入力信号（電圧）は、クランプ電圧入力端子３に入力されたクランプ電圧に従って電圧クランプされ出力されることとなる。
Therefore, the input signal (voltage) input to the
ここで、クランプ電圧入力端子３に入力されたクランプ電圧を変えれば、図１に示す電圧クランプ回路のクランプ電圧も変化する。図２に、図１に示した電圧クランプ回路の入力信号（電圧）Ｖｉｎと、出力信号（電圧）Ｖｏｕｔの波形比較の一例を示す。図２においてＶｉｎ０、Ｖｏｕｔ０は入力信号（電圧）Ｖｉｎ、出力信号（電圧）Ｖｏｕｔそれぞれの電圧０Ｖのレベルを示し、Ｖｃは本出力波形のクランプ電圧を示す。図２において入力信号（電圧）Ｖｉｎはクランプ電圧Ｖｃで電圧クランプされ出力信号（電圧）Ｖｏｕｔとして出力されている。
Here, if the clamp voltage input to the clamp
ここで、１次クランプ回路１００に関して詳しく説明する。図３は、本実施の形態における１次クランプ回路１００の概略構成を示す回路図である。図４は、本発明の実施の形態における１次クランプ回路１００の出力特性を示す波形図である。
Here, the
図３に示すように、１次クランプ回路１００は、入力電圧が入力される入力端子１に接続される第１抵抗１０２と、第１抵抗１０２で受けた入力電圧をクランプするものであり、第１抵抗１０２に直列接続されると共にグランド（以下、ＧＮＤとも称する）に接続される第１ダイオード１０４と、第１ダイオード１０４にて電圧クランプされた電圧が正入力端子に入力される第１オペアンプ１０１と、第１オペアンプ１０１の出力端子と第１オペアンプ１０１の負入力端子に接続される第２抵抗１０３と、第２抵抗１０３と並列に接続される第３ダイオード１０６と、第１オペアンプ１０１の負入力端子とグランドとを接続する第２ダイオード１０５とを備える。
As shown in FIG. 3, the
つまり、入力端子１から入力された入力電圧は、第１抵抗１０２で受け、第１ダイオード１０４のアノードＡに接続された後、第１オペアンプ１０１の正入力端子（＋入力）に入力する。第１ダイオード１０４のカソードＫはＧＮＤに接続される。
That is, the input voltage input from the
また、第１オペアンプ１０１の出力ＯＵＴは、第２抵抗１０３と第３ダイオード１０６のアノードＡに接続され、その第２抵抗１０３と第３ダイオード１０６を通して第１オペアンプ１０１の負入力端子（−入力）に接続されて、第１オペアンプ１０１の負帰還回路が構成される。
The output OUT of the first
また、第１オペアンプ１０１の負入力端子（−入力）は第２ダイオード１０５のアノードＡにも接続され、第２ダイオード１０５のカソードＫはＧＮＤに接続される。
The negative input terminal (-input) of the first
このとき、第１抵抗１０２と第２抵抗１０３、及び第１ダイオード１０４と第２ダイオード１０５は同一の型式、値、特性を用いることが好ましい。
At this time, the
この１次クランプ回路１００においては、入力端子１から入力された入力電圧（パルス信号など）は、まず第１抵抗１０２と第１ダイオード１０４の作用により第１ダイオード１０４の順方向電圧（Ｖｆ）より高い電圧がカット（Ｖｆの電圧でクランプ）され第１オペアンプ１０１の正入力端子に入力される。第１オペアンプ１０１は、その入力に対しオペアンプの動作であるイマージナリショート（仮想ショート）を負帰還回路の第２抵抗１０３と第３ダイオード１０６、及び第２ダイオード１０５の作用を含めて行ない、相当の電圧を出力する。
In the
ここで上記作用において入力電圧は、第１抵抗１０２と第１ダイオード１０４により第１ダイオード１０４の順方向電圧（Ｖｆ)でクランプされるものの、実際には第１ダイオード１０４の漏れ電流Ｉ１により、Ｖｆ以下の電圧（クランプされる電圧以下）においても第１抵抗１０２通過後の電圧よりも大きくなり必ずしも一致しない。
Here, in the above operation, the input voltage is clamped by the forward voltage (Vf) of the
そのため、１次クランプ回路１００は、入力電圧が第１ダイオード１０４のＶｆ以下において、第１ダイオード１０４を流れる漏れ電流Ｉ１による第１オペアンプ１０１の正入力端子への電圧低下（入力電圧＞第１抵抗１０２通過後の電圧）に対し、第１オペアンプ１０１の負帰還回路の第２ダイオード１０５の漏れ電流Ｉｆ１を利用し、第２抵抗１０３と第２ダイオード１０５でも同様の電圧低下を発生させることでオペアンプ１０１の出力を補正する。
Therefore, in the
このとき、第１抵抗１０２、第１ダイオード１０４の特性と第２抵抗１０３、第２ダイオード１０５の特性が同等であれば、オペアンプ１０１の正入力端子の電圧低下分と負入力端子の電圧低下分が同一となる。この結果、入力端子１から入力された入力電圧は、第１オペアンプ１０１の出力端子ＯＵＴから出力された電圧と一致することになる。
At this time, if the characteristics of the
ただし、この補正動作は入力電圧が第１ダイオード１０４のＶｆ以上の順方向電流に対しても同様に行なわれる。そのため第１オペアンプ１０１の正入力端子が第１抵抗１０２と第１ダイオード１０４により第１ダイオード１０４のＶｆで電圧クランプされているにもかかわらず第１オペアンプ１０１の出力は入力電圧と同等を出力しようとし、第１オペアンプ１０１の最大出力（ほぼ電源電圧）まで上昇する。これは、第１オペアンプ１０１の出力オーバーフローであり、第１オペアンプ１０１の応答速度を著しく低下させる。
However, this correction operation is similarly performed for a forward current whose input voltage is equal to or higher than Vf of the
そのため、１次クランプ回路１００は、第２抵抗１０３の負帰還に第３ダイオード１０６を第２抵抗１０３と並列に入れている。この第３ダイオード１０６は、第１オペアンプ１０１の出力電圧が大きくなったときに出力電圧をスルーさせて第１オペアンプ１０１の負入力端子に与えることで入力端子１への入力電圧が過大であっても第１オペアンプ１０１の出力を低く抑える働きをする。これにより第１オペアンプ１０１の最大出力電圧は、第２ダイオード１０５と第３ダイオード１０６のＶｆを加算した電圧（１Ｖ前後）となり、この第２ダイオード１０５と第３ダイオード１０６のＶｆを加算した電圧が１次クランプ回路１００におけるクランプ電圧の上限出力となる。
Therefore, the
図４において、Ｖ１ｉｎは１次クランプ回路１００の入力信号、Ｖ１ｏｕｔは１次クランプ回路１００の出力信号を表し、Ｖｉｎ０、Ｖｏｕｔ０はそれぞれの電圧０Ｖを表している。またＶｆ１は第１ダイオード１０４のＶｆ（前述の説明で第２ダイオード１０５のＶｆと同等）の電圧、Ｖｆ２は第３ダイオード１０６のＶｆの電圧と相当の電圧範囲を示す。
In FIG. 4, V1in represents an input signal of the
この図４に示すように、１次クランプ回路１００は、入力電圧Ｖ１ｉｎに対し第１ダイオード１０４のＶｆまでの電圧付近（０Ｖ〜Ｖｆ位）の間は第１ダイオード１０４の漏れ電流分を補正した入力電圧Ｖ１ｉｎと一致した電圧を出力し、第１ダイオード１０４のＶｆを超える電圧が入力された場合は上限を第１ダイオード１０４と第３ダイオード１０６のＶｆを加算した電圧最大とする電圧クランプ動作をする。
As shown in FIG. 4, the
この結果、１次クランプ回路１００は、第１抵抗１０２と第１ダイオード１０４によるクランプ電圧以下の範囲においては出力電圧が入力電圧と高い精度で一致する。また、入力電圧が第１オペアンプ１０１の電源電圧を越える場合においても第１抵抗１０２と第１ダイオード１０４により電圧クランプされた電圧（第１ダイオード１０４のＶｆ程度）が第１オペアンプ１０１の正入力端子に加わるだけであり第１オペアンプ１０１の許容入力電圧を超える数十Ｖ以上の高電圧パルスに対しても電圧クランプができる。さらに、電圧クランプされた出力は、第１ダイオード１０４のＶｆ位まで（０Ｖ〜Ｖｆ）の間で入力電圧に対し一致し精度が高い。第１オペアンプ１０１の出力も上限として第１ダイオード１０４と第３ダイオード１０６のＶｆを加算した電圧で制限され高速応答が可能であるという効果を有する。また、第１ダイオード１０４と第２ダイオード１０５、第３ダイオード１０６の静電容量（Ｃｐ）はできるだけ小さいものを使用することが望ましい。Ｃｐが小さければ、第１抵抗１０２や第２抵抗１０３との時定数も小さくなり波形の遅れもなく、より高速な応答での電圧クランプができる。
As a result, in the
以上のことから１次クランプ回路１００によれば、数十Ｖ以上、且つ数ＭＨｚ以上の高速な信号パルスにおいても低電圧、且つ高精度な電圧クランプを行うことができる。したがって、パワーＭＯＳＦＥＴが０Ｖから数十Ｖ以上、ＤＣ〜数ＭＨｚ以上でパルス動作した時であっても、オン電圧Ｖｏｎの正しい測定を可能とするものである。
From the above, according to the
なお、本実施の形態においては、電圧クランプ回路として、１次クランプ回路１００、２次クランプ回路２００、オフセット回路３００を備える例を採用して説明するが、本発明はこれに限定されるものではない。上述の１次クランプ回路１００のみを電圧クランプ回路として採用することによっても、本発明の目的は達成できるものである。したがって、１次クランプ回路１００のみを電圧クランプ回路に採用した場合、電圧クランプ回路の出力端子は、１次クランプ回路出力端子４となる。
In the present embodiment, an example in which the voltage clamp circuit includes the
また、第１ダイオード１０４と第２ダイオード１０５、第３ダイオード１０６を一般的なダイオードで説明したが、ツェナーダイオード（ツェナーダイオードの場合はアノード、カソードを逆に接続）のツェナー電圧でのクランプでも同様の効果を得ることができる。その場合、第１ダイオード１０４と第２ダイオード１０５、第３ダイオード１０６の全てをツェナーダイオードとする、或いは第１ダイオード１０４と第２ダイオード１０５をツェナーダイオードとし第３ダイオード１０６を一般的なダイオードで構成しても良い。
Further, the
また、１次クランプ回路１００の変形例として、第１ダイオード１０４と第２ダイオード１０５、第３ダイオード１０６をそれぞれ対向した向きに並列接続（極性が相反する向きで並列接続）したダイオードペアで構成するようにしてもよい。つまり、第１ダイオード１０４と第２ダイオード１０５と第３ダイオード１０６のそれぞれに対して、対向した向きに並列接続した３つのダイオード１０７〜１０９を設けるようにしてもよい。換言すると、上述の１次クランプ回路１００の第１ダイオード１０４、第２ダイオード１０５、第３ダイオード１０６のそれぞれの箇所が、極性が相反する向きで並列接続された２個のダイオードペアで置き換えた構成である。図５に、この１次クランプ回路１００の変形例の概略構成を示す回路図を示す。
As a modified example of the
図５に示す変形例における１次クランプ回路１５０においては、入力電圧は第１抵抗１０２で受けられ第１ダイオード１０４のアノードＡ、ダイオード１０７（第１ダイオード１０４のペア）のカソードＫに接続された後、第１オペアンプ１０１の正入力端子に入力する。ここで、第１ダイオード１０４のカソードＫ、ダイオード１０７のアノードＡはＧＮＤに接続される。
In the
オペアンプ１０１の出力端子ＯＵＴは、第２抵抗１０３と第３ダイオード１０６のアノードＡ、ダイオード１０９（第３ダイオードのペア）に接続され、その第２抵抗１０３と第３ダイオード１０６、ダイオード１０９を通して第１オペアンプ１０１の負入力端子に接続され第１オペアンプ１０１の負帰還回路が構成される。また、第１オペアンプ１０１の負入力端子は第２ダイオード１０５のアノードＡ、ダイオード１０８（第２ダイオードのペア）のカソードＫにも接続され第２ダイオード１０５、ダイオード１０８を通してＧＮＤに接続される。
The output terminal OUT of the
このとき第１抵抗１０２と第２抵抗１０３、及び第１ダイオード１０４と第２ダイオード１０５、さらにダイオード１０７とダイオード１０８は、上述の１次クランプ回路１００と同様に同一の型式、同一の値、特性のものを用いることが好ましい。
At this time, the
この場合においても、この１次クランプ回路１００の変形例（１次クランプ回路１５０）のみを電圧クランプ回路として採用することで本発明の目的は達成できるものである。したがって、１次クランプ回路の変形例のみを電圧クランプ回路に採用した場合、電圧クランプ回路の出力端子は、１次クランプ回路出力端子４となる。
Even in this case, the object of the present invention can be achieved by adopting only the modified example (primary clamp circuit 150) of the
以上、上述の構成において入力電圧が＋入力（０Ｖ以上）の場合においては、第１抵抗１０２、第１ダイオード１０４、第１オペアンプ１０１と、第２抵抗１０３、第３ダイオード１０６、第２ダイオード１０５により、図４の１次クランプ回路１００と同様の作用、動作を行ない、第１ダイオード１０４の漏れ電流I１に対し第２抵抗１０３、第２ダイオード１０５の補正電流Ｉｆ１により、第１ダイオード１０４のＶｆまでの入力電圧の補正とそれ以上での電圧クランプを行なう。
As described above, when the input voltage is + input (0 V or more) in the above configuration, the
また、入力電圧が−入力（０Ｖ以下）の場合においては、第１抵抗１０２、ダイオード１０７、第１オペアンプ１０１、第２抵抗１０３、ダイオード１０９、ダイオード１０８が入力電圧のマイナス電圧に対し同様の作用、動作を行い、ダイオード１０７の漏れ電流Ｉ２に対し補正電流Ｉｆ２によりダイオード１０７の−Ｖｆまでの入力電圧の補正とそれ以下での電圧クランプを行なう。
When the input voltage is -input (0 V or less), the
なお、図６は、本発明の実施の形態における１次クランプ回路１００の変形例の出力特性を示す波形図である。図６（ａ）は正電圧信号入力時（＋Ｖｉｎ）の電圧クランプ出力の比較を示し、（ｂ）は負電圧信号入力時（−Ｖｉｎ）の電圧クランプ出力の比較を示す。
FIG. 6 is a waveform diagram showing output characteristics of a modified example of the
この作用、動作により図５に示す１次クランプ回路１００の変形例は、プラスマイナスの入力電圧に対し入力電圧が第１ダイオード１０４、ダイオード１０７の±Ｖｆ以下の間は入力電圧と同一の電圧を出力し、ダイオードの±Ｖｆを超える場合においては第１ダイオード１０４、ダイオード１０７の±２Ｖｆを上限とするクランプ電圧を出力することになる。
Due to this action and operation, the modified example of the
その結果、図５に示す１次クランプ回路１００の変形例は、入力電圧が第１オペアンプ１０１の電源電圧を越える±数十Ｖ以上の高電圧パルスに対しても電圧クランプができる。また、クランプされた出力はダイオードの±Ｖｆの範囲で入力電圧に対し一致し精度が高い。さらには、第１オペアンプ１０１の出力電圧範囲に対し十分低いレンジ（オペアンプ出力がオーバーフローとならない範囲）で動作させることができ、高速応答が可能であるという効果を有する。
As a result, the modification of the
ここでも、図３に示す１次クランプ回路１００と同様に、それぞれのダイオードの静電容量（Ｃｐ）は小さいのが望ましく、Ｃｐによる信号の遅れも小さくなり、より高速な応答でのプラス側、マイナス側の電圧クランプができる。
Again, like the
これにより、図５に示す１次クランプ回路１００の変形例おいても数十Ｖ以上、且つ数ＭＨｚ以上の高速なプラスマイナス信号パルスを高い精度で、且つ低い電圧での電圧クランプし出力する高性能を得ることができる。
As a result, even in the modification of the
したがって、１次クランプ回路１００の変形例においても、数十Ｖ以上、且つ数ＭＨｚ以上の高速な信号パルスにおいても低電圧、且つ高精度な電圧クランプを行うことができる。よって、パワーＭＯＳＦＥＴが０Ｖから数十Ｖ以上、ＤＣ〜数ＭＨｚ以上でパルス動作した時であっても、オン電圧Ｖｏｎの正しい測定を可能とするものである。
Therefore, even in the modified example of the
次に、２次クランプ回路２００に関して詳しく説明する。図７は、本発明の実施の形態における２次クランプ回路２００の概略構成を示す回路図を示す。図８は、本発明の実施の形態における２次クランプ回路２００の入力信号（電圧）Ｖ２ｉｎと、出力信号（電圧）Ｖ２ｏｕｔを比較する波形図である。
Next, the
２次クランプ回路２００は、バッファ２１０を介して直列に接続された理想ダイオード回路４００と増幅回路５００とを含む。この２次クランプ回路２００は、１次クランプ回路出力端子４と２次クランプ回路入力端子５とを介して１次クランプ回路１００と直列に接続される。そして、２次クランプ回路２００に入力された信号は、理想ダイオード回路４００に入力され、理想ダイオード回路４００、バッファ２１０、増幅回路５００を経由して出力される。また、クランプ電圧入力端子３よりオフセット回路３００に入力されたクランプ電圧は、アンプ３０１とアンプ３０２により所定の比率で増幅された後に、理想ダイオード回路４００、増幅回路５００のそれぞれのオフセット電圧として出力され与えられる。ここで、オフセット回路３００におけるアンプ３０１とアンプ３０２の増幅率は双方とも１：１とする。
２次クランプ回路２００における理想ダイオード回路４００は、抵抗４０２に入力された電圧に対し、第２オペアンプ４０１の＋入力端子の電圧を基準として理想的なダイオードとして第４ダイオード４０４のカソードＫ側に電圧を出力する。ここで、本回路の理想ダイオード回路４００は、反転型の負の特性を持つ理想ダイオード回路である。このため理想ダイオード回路４００は、第２オペアンプ４０１の＋入力端子の電圧Ｖ２ｃを基準として入力電圧＜Ｖ２ｃの場合は入力電圧相当の電圧を、入力電圧＞Ｖ２ｃ場合は電圧Ｖ２ｃ相当の電圧を出力する。ただし、理想ダイオード回路４００は、反転型の負の特性を持つ理想ダイオード回路のため、入力が正の電圧の場合はプラスマイナスが反転し負の電圧として出力される。また、理想ダイオード回路４００の出力は、＋入力端子の電圧Ｖ２ｃの電圧だけオフセットされた状態で出力されることとなる。増幅回路５００は、オペアンプの反転増幅回路で、前記反転した負の電圧出力を正の電圧に戻すとともに＋入力端子の電圧Ｖ２ｃの電圧分のオフセットを元に戻す働きをする（クランプ電圧可変）。なお、バッファ２１０は、理想ダイオード回路４００の出力インピーダンスを低くし増幅回路５００と接続するために用いるもので増幅率は１倍である。
The
以上の結果、２次クランプ回路２００によれば、入力信号に対しオフセット回路３００に入力されたクランプ電圧により電圧クランプされた出力を得ることが出来る。つまり、クランプ電圧の設定変更（０〜数百ｍＶ）を可能とすることができる。
As a result, according to the
ここで、第２オペアンプ４０１、バッファ２１０、第３オペアンプ５０１に高速で動作するものを使用し、且つ第４ダイオード４０４とダイオード４０５の静電容量（Ｃｐ）は小さいほど望ましい。Ｃｐが小さければ第３抵抗４０３と第４ダイオード４０４、ダイオード４０５による時定数も小さくなり波形の遅れもなくより高速な応答での電圧クランプができる。
Here, it is desirable that the second
また、２次クランプ回路２００の変形例（２次クランプ回路２５０）として、１次クランプ回路１００と理想ダイオード回路４００との間に、理想ダイオード回路４００と同一構成の理想ダイオード回路６００とバッファ２２０を設け、さらに、理想ダイオード回路６００用のアンプ３０３を設けるようにしてもよい。図９は、本発明の実施の形態における２次クランプ回路２００の変形例の概略構成を示す回路図を示す。図１０は、本発明の実施の形態における２次クランプ回路２００の変形例の出力特性を示す波形図であり、（ａ）は正電圧信号入力時（＋Ｖ２ｉｎ）の電圧クランプ出力の比較を示し、（ｂ）は負電圧信号入力時（−Ｖ２ｉｎ）の電圧クランプ出力の比較を示す。
As a modification of the secondary clamp circuit 200 (secondary clamp circuit 250), an
この２次クランプ回路に入力された信号は、オペアンプの理想ダイオード回路６００に入力され、その理想ダイオード回路６００、バッファ２２０、理想ダイオード回路４００、バッファ２１０、増幅回路５００を経由して出力される。
The signal input to the secondary clamp circuit is input to the
また、クランプ電圧入力端子３よりオフセット回路３００に入力されたクランプ電圧は、アンプ３０３、アンプ３０１、アンプ３０２により所定の比率で増幅された後に、理想ダイオード回路６００、理想ダイオード回路４００、増幅回路５００のそれぞれのオフセット電圧として出力され与えられる。ここで、図９に示す２次クランプ回路２５０におけるオフセット回路３００のアンプ３０３、アンプ３０１、アンプ３０２の増幅率はそれぞれ１：３：２の比率とする。
The clamp voltage input to the offset
２次クランプ回路２５０において、理想ダイオード回路６００は上述（図７の理想ダイオード回路４００）と同様に正（プラス）側電圧のクランプを行なう、次に理想ダイオード回路４００は負（マイナス）側電圧のクランプを行い、増幅回路５００で前記理想ダイオード回路６００、理想ダイオード回路４００によりズレたオフセットを元に戻す働きをする。
In the
ここで２次クランプ回路２５０は、入力信号が理想ダイオード回路６００、理想ダイオード回路４００、増幅回路５００のそれぞれで反転されるため、出力はクランプされた信号が反転されて出力される。また、この時に理想ダイオード回路６００、理想ダイオード回路４００、増幅回路５００に加えるオフセット電圧を１：３：２の比率とすることで出力のオフセット電圧は入力のオフセットと同等となり入力０Ｖ＝出力０Ｖとなる。
Here, since the input signal of the
以上の結果、２次クランプ回路２５０においては、入力電圧に対し正、負電圧（プラスマイナス電圧）でのクランプ、つまり「クランプ電圧入力端子３の電圧＞出力＞マイナスのクランプ電圧入力端子３の電圧」の範囲でクランプ電圧の出力を得ることができるという効果をえることができる。
As a result of the above, in the
また、本実施例においてもオペアンプ６０１、バッファ２２０、第２オペアンプ４０１、バッファ２１０、第３オペアンプ５０１に高速で動作するものを使用し、且つダイオード６０４とダイオード６０５、第４ダイオード４０４とダイオード４０５の静電容量（Ｃｐ）がは小さいほど望ましい。抵抗６０３とダイオード６０４、ダイオード６０５および第３抵抗４０３と第４ダイオード４０４、ダイオード４０５による時定数も小さくなり波形の遅れもなくより高速な応答での電圧クランプができる。
In this embodiment, the
以上ように、１次クランプ回路１００により数十Ｖ以上の高電圧信号に対しても低電圧でのクランプ（例えば１００ｍＶ以下）することが可能となる。また、２次クランプ回路２００によりクランプ電圧の入力によりクランプ電圧の可変（クランプ電圧の設定変更（０〜数百ｍＶ））もおこなうことができる効果があり。さらに、電圧クランプにおいて数百ｍＶ以下の比較的低電圧の電圧クランプに対し高精度、且つ高速におこなうことができる。したがって、パワーＭＯＳＦＥＴのスイッチング時におけるｍＶオーダーのＯＮ電圧や立下り／立上り波形の観測などに適用することによって、高速／高精度に観測を行うようにすることができる。
As described above, the
次に、電圧クランプ回路の変形例として、上述の図５に示した１次クランプ回路と図９に示した２次クランプ回路とを組み合わせた電圧クランプ回路とすることもできる。図１１は、本発明の実施の形態における電圧クランプ回路の変形例の概略構成を示す回路図である。図１２は、本発明の実施の形態における電圧クランプ回路の変形例の出力特性を示す波形図であり、（ａ）は正電圧信号入力時（＋Ｖｉｎ）の電圧クランプ出力の比較を示し、（ｂ）は負電圧信号入力時（−Ｖｉｎ）の電圧クランプ出力の比較を示す。 Next, as a modified example of the voltage clamp circuit, a voltage clamp circuit in which the primary clamp circuit shown in FIG. 5 and the secondary clamp circuit shown in FIG. 9 are combined can be used. FIG. 11 is a circuit diagram showing a schematic configuration of a modified example of the voltage clamp circuit according to the embodiment of the present invention. FIG. 12 is a waveform diagram showing output characteristics of a modification of the voltage clamp circuit according to the embodiment of the present invention. FIG. 12A shows a comparison of voltage clamp outputs when a positive voltage signal is input (+ Vin). ) Shows a comparison of the voltage clamp output when a negative voltage signal is input (-Vin).
図１１に示すように、変形例における電圧クランプ回路は、１次クランプ回路１５０と理想ダイオード回路６００，４００、オフセット回路３００、反転増幅回路５００で構成される２次クランプ回路２５０にさらに，反転増幅回路７００加えた構成となっている。
As shown in FIG. 11, the voltage clamp circuit in the modified example further includes a
本構成において入力端子１に入力された入力信号は、上述と同様に１次クランプ回路１５０の動作によりダイオードのＶｆ×２程度の電圧にクランプされる。このとき、１次クランプ回路１５０の出力はダイオードの漏れ電流に対しＶｆ＞出力の範囲で電圧補償を行い高い精度で入力信号を再現する。次に、１次クランプ回路１５０でダイオードのＶｆ×２程度の電圧にクランプされた信号は２次クランプ回路２５０に入力され上述と同様にオフセット回路３００に入力されたクランプ電圧により出力される。
In this configuration, the input signal input to the
ここで、反転増幅回路７００は、前記２次クランプ回路２５０の出力は前述図１０での説明のように正、負電圧が反転された信号のため、元の波形の状態に戻す働きを行なう。
Here, since the output of the
以上ように、図１１に示す電圧クランプ回路によれば、１次クランプ回路１５０により数十Ｖ以上の高電圧信号に対しても低電圧でのクランプ（例えば１００ｍＶ以下）することが可能となる。また、２次クランプ回路２５０によりクランプ電圧の入力によりクランプ電圧の可変（クランプ電圧の設定変更（０〜数百ｍＶ））もおこなうことができる効果があり。さらに、電圧クランプにおいて数百ｍＶ以下の比較的低電圧の電圧クランプに対し高精度、且つ高速におこなうことができる。したがって、パワーＭＯＳＦＥＴのスイッチング時におけるｍＶオーダーのＯＮ電圧や立下り／立上り波形の観測などに適用することによって、高速／高精度に観測を行うようにすることができる。
As described above, according to the voltage clamp circuit shown in FIG. 11, the
１ 信号入力端子、２ 出力端子、３ クランプ電圧入力端子、４ １次クランプ回路出力端子、５ ２次クランプ回路入力端子、１００ １次クランプ回路、１０１ 第１オペアンプ、１０２ 第１抵抗、１０３ 第２抵抗、１０４ 第１ダイオード、１０５ 第２ダイオード、１０６ 第３ダイオード、１０７〜１０９ ダイオード、２００ ２次クランプ回路、２１０ バッファ、３００ オフセット回路、３０１ アンプ、３０２ アンプ、４００ 理想ダイオード回路、４０１ 第２オペアンプ、４０２ 抵抗、４０３ 第３抵抗、４０４ 第４ダイオード、４０５ ダイオード、５００ 増幅回路、５０１ 第３オペアンプ、５０２ 抵抗、５０３ 第４抵抗、８０１ パワーＭＯＳＦＥＴ、８０２ 負荷抵抗 1 signal input terminal, 2 output terminal, 3 clamp voltage input terminal, 4 primary clamp circuit output terminal, 5 secondary clamp circuit input terminal, 100 primary clamp circuit, 101 first operational amplifier, 102 first resistor, 103 second Resistor, 104 1st diode, 105 2nd diode, 106 3rd diode, 107-109 diode, 200 Secondary clamp circuit, 210 Buffer, 300 Offset circuit, 301 amplifier, 302 amplifier, 400 Ideal diode circuit, 401 2nd operational amplifier , 402 resistor, 403 third resistor, 404 fourth diode, 405 diode, 500 amplifier circuit, 501 third operational amplifier, 502 resistor, 503 fourth resistor, 801 power MOSFET, 802 load resistor
Claims (10)
前記入力電圧が入力される入力端子に接続される第１抵抗と、
前記第１抵抗で受けた前記入力電圧をクランプするものであり、当該第１抵抗に直列接続されると共にグランドに接続される第１ダイオードと、
前記第１ダイオードにて電圧クランプされた電圧が正入力端子に入力される第１オペアンプと、
前記第１オペアンプの出力端子と当該第１オペアンプの負入力端子に接続される第２抵抗と、
前記第１オペアンプの負入力端子とグランドとを接続する第２ダイオードと、
を備えることを特徴とする電圧クランプ回路。 A voltage clamp circuit that outputs an output voltage obtained by clamping the input voltage with a predetermined voltage when a given input voltage is higher than a predetermined voltage;
A first resistor connected to an input terminal to which the input voltage is input;
Clamping the input voltage received by the first resistor; a first diode connected in series to the first resistor and connected to ground;
A first operational amplifier in which a voltage clamped by the first diode is input to a positive input terminal;
A second resistor connected to the output terminal of the first operational amplifier and the negative input terminal of the first operational amplifier;
A second diode connecting the negative input terminal of the first operational amplifier and the ground;
A voltage clamp circuit comprising:
前記第１理想ダイオード回路と直列に接続されるものであり、第３オペアンプと第４抵抗とを含み、前記第３オペアンプの出力から当該第３オペアンプの負入力端子に前記第４抵抗で電圧帰還する増幅回路と、
前記クランプする基準電圧として、前記第１理想ダイオード回路と前記増幅回路に所定の比率でオフセット電圧を印加するオフセット回路と、
を備えることを特徴とした請求項１又は請求項２に記載の電圧クランプ回路。 The third operational amplifier is connected to the output terminal of the first operational amplifier and includes a second operational amplifier, a third resistor, and a fourth diode, and the third operational amplifier is connected to the negative input terminal of the second operational amplifier from the third operational amplifier. A first ideal diode circuit for voltage feedback with a resistor and the fourth diode;
The first ideal diode circuit is connected in series and includes a third operational amplifier and a fourth resistor, and voltage feedback is performed by the fourth resistor from the output of the third operational amplifier to the negative input terminal of the third operational amplifier. An amplifier circuit to
An offset circuit that applies an offset voltage to the first ideal diode circuit and the amplifier circuit at a predetermined ratio as the reference voltage to be clamped;
The voltage clamp circuit according to claim 1, further comprising:
前記オフセット回路は、前記第１理想ダイオード回路と前記増幅回路と前記第２理想ダイオード回路とに所定の比率でオフセット電圧を印加することを特徴とした請求項３乃至請求項６のいずれか一項に記載の電圧クランプ回路。 Provided between the first ideal diode circuit and the amplifier circuit, and includes a second ideal diode circuit having the same configuration as the first ideal diode circuit,
7. The offset circuit applies an offset voltage at a predetermined ratio to the first ideal diode circuit, the amplifier circuit, and the second ideal diode circuit. 8. The voltage clamp circuit described in 1.
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