JP2009246823A - Transimpedance amplifier circuit - Google Patents
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Abstract
Description
この出願は、トランスインピーダンスアンプ（ＴＩＡ：Trans Impedance Amplifier）回路に関し、特に、電源電圧の制約を受けにくいトランスインピーダンスアンプ回路に関する。 This application relates to a transimpedance amplifier (TIA) circuit, and more particularly, to a transimpedance amplifier circuit that is not easily restricted by a power supply voltage.
ＴＩＡ回路は、フォトディテクタ（例えば、フォトダイオード）により光信号から変換された電流信号を、電圧信号に変換する回路であり、例えば、海底ケーブルを使用した光通信システムを始めとする大容量高速光通信システムや高性能サーバとその周辺機器とを繋ぐ光インターコネクト装置における光受信機に使用されている。 A TIA circuit is a circuit that converts a current signal converted from an optical signal by a photodetector (for example, a photodiode) into a voltage signal. For example, a high-capacity high-speed optical communication such as an optical communication system using a submarine cable. It is used for optical receivers in optical interconnect devices that connect systems and high-performance servers to peripheral devices.
図１はＴＩＡ回路を適用した光通信システムの一例を示すブロック図である。
図１に示されるように、光通信システムは、光送信機１００からの光出力を、送信側光アンプ１１０，光ファイバ３００および受信側光アンプ２１０を介して光受信機２００に伝送する。
FIG. 1 is a block diagram showing an example of an optical communication system to which a TIA circuit is applied.
As shown in FIG. 1, the optical communication system transmits the optical output from the
光送信機１００は、レーザダイオード等の光源１０１、光源１０１からの出力光を受け取って変調した光信号を送信側光アンプ１１０に供給する光変調器１０２、複数のパラレルデータをシリアルデータに変換するマルチプレクサ（ＭＵＸ）１０３、クロックアンプ１０４、クロックアンプ１０４からのＭＵＸ１０３のデータ変換タイミングに同期したクロックによりＭＵＸ１０３からのシリアルデータを取り込んで出力するＤ−フリップフロップ（Ｄ−Ｆ／Ｆ）１０５、および、Ｄ−Ｆ／Ｆ１０５の出力により光変調器１０２を駆動するドライバ１０６を備えている。
The
また、光受信機２００は、送信側光アンプ１１０，光ファイバ３００および受信側光アンプ２１０を介して伝送された光信号を受け取って電流信号に変換するフォトダイオード等のフォトディテクタ２０１、フォトディテクタ２０１からの電流信号（出力電流）を電圧信号に変換するＴＩＡ回路２０２、ＴＩＡ回路２０２の出力電圧信号から伝送されたデータ（シリアルデータ）を識別して出力する識別部２０３、識別部２０３からのシリアルデータをパラレルデータに変換するデマルチプレクサ（ＤＥＭＵＸ）２０４、ＴＩＡ回路２０２の出力信号のタイミング抽出を行うタイミング抽出部２０５、並びに、タイミング抽出部２０５の出力信号からクロックを生成して識別部２０３およびＤＥＭＵＸ２０４に供給するクロックアンプ２０６を備えている。
The
ここで、ＴＩＡ回路（２０２）の役割は、フォトディテクタ２０１の出力である電流信号を、後段の回路で処理し易い電圧信号へと変換することであり、この役割を果たす際に主な課題となるのは、入力信号電力が小さい場合でも雑音によってエラー発生率が大きく（一定値以上に）ならないようにすること、並びに、入力信号電力が大きい場合でもＴＩＡ回路が飽和しないようにすることである。
Here, the role of the TIA circuit (202) is to convert the current signal, which is the output of the
ところで、近年、ＴＩＡ回路は、ＣＭＯＳプロセスを用いて設計および製造されるようになってきている。 Incidentally, in recent years, TIA circuits have been designed and manufactured using a CMOS process.
図２は従来のＴＩＡ回路とフォトディテクタとの接続状態を概略的に示す図であり、図２（ａ）は斜視図を示し、また、図２（ｂ）は寄生容量および寄生インダクタンスを含めた回路構成を示している。 FIG. 2 is a diagram schematically showing a connection state between a conventional TIA circuit and a photodetector, FIG. 2 (a) is a perspective view, and FIG. 2 (b) is a circuit including parasitic capacitance and parasitic inductance. The configuration is shown.
図２（ａ）および図２（ｂ）において、参照符号２０１はフォトディテクタ（フォトダイオード）、２０２はＴＩＡ回路、２４０はボンディングワイヤ、そして、２５０は基板を示している。
2A and 2B,
図２（ａ）に示されるように、ＴＩＡ回路２０２は、例えば、フォトダイオード２０１（および、受信側光アンプ２１０）と共に基板２５０上に設けられて光検出器（光信号検出装置）を構成し、光ファイバ３００を介して供給される光信号をフォトダイオード２０１で検出し、そのフォトダイオード２０１の出力（電流信号）がパッド２０１ａ，ボンディングワイヤ２４０およびパッド２０２ａを介してＴＩＡ回路２０２に供給されるようになっている。
As shown in FIG. 2A, the TIA
図２（ｂ）に示されるように、ＴＩＡ回路２０２は、高電位電源線Ｖddと低電位電源線（接地）ＧＮＤとの間に直列接続された負荷抵抗２２１並びにｎチャネル型ＭＯＳ（ｎＭＯＳ）トンジスタ２２２および２２３を備え、フォトダイオード２０１のアノードは、パッド２０１ａ，ボンディングワイヤ２４０およびパッド２０２ａを介してＴＩＡ回路２０２におけるトランジスタ２２２のソースおよびトランジスタ２２３のドレインの接続ノードに繋がれている。
As shown in FIG. 2B, the
図２（ｂ）において、参照符号ＰＣ１はフォトダイオード２０１およびパッド２０１ａ等における寄生容量、ＰＬはフォトダイオード２０１のパッド２０１ａとＴＩＡ回路２０２のパッド２０２ａを接続するボンディングワイヤ２４０等における寄生インダクタンス、そして、ＰＣ２はＴＩＡ回路２０２のパッド２０２ａ等における寄生容量を示している。
In FIG. 2B, reference character PC1 is a parasitic capacitance in the
ここで、例えば、トランジスタ２２２のゲート（信号ＢＳ１）は接地され、また、トランジス２２３のゲートには信号ＢＳ２が供給されバイアス電流Ｉｂを制御するようになっている。
Here, for example, the gate of the transistor 222 (signal BS1) is grounded, and the signal BS2 is supplied to the gate of the
このように、図２に示すＴＩＡ回路２０２は、電源Ｖddから接地ＧＮＤに向かって、負荷抵抗２２１、ゲート接地トランジスタ２２２およびバイアス電流を流すトランジスタ２２３を縦積みに接続するようになっている。
As described above, the
ところで、ＴＩＡ回路において、ビットエラーレート（ＢＥＲ）は、次の式（１）により表される。
ＢＥＲ＝Ｑ÷Ｒ×（/ｉｎ2×Δｆ）1/2 ・・・（１）
Incidentally, in the TIA circuit, the bit error rate (BER) is expressed by the following equation (1).
BER = Q ÷ R × (/ in 2 × Δf) 1/2 (1)
ここで、Ｑは係数、Ｒは変換効率、ｉｎは入力換算雑音電流（/ｉｎ2は入力換算雑音電流に二乗の平均）、そして、Δｆは雑音帯域である。
上記式（１）から明らかなように、ＢＥＲは、負荷抵抗の値に反比例して低下することが分かる。
Here, Q is a coefficient, R is a conversion efficiency, in is an input equivalent noise current (/ in 2 is an average of squares of the input equivalent noise current), and Δf is a noise band.
As is clear from the above equation (1), it can be seen that the BER decreases in inverse proportion to the value of the load resistance.
すなわち、図２に示すＴＩＡ回路２０２の設計パラメータを設定する場合、負荷抵抗２２１の値を小さくすると、フォトディテクタ２０１の電流信号を電圧信号に変換するゲインが下がると共に、熱雑音が増大してエラー発生率（ＢＥＲ）を悪化させることになる。一方、負荷抵抗２２１の値を大きく設定すると、電源電圧の制約からバイアス電流を一定以上に大きくすることができない（もし、バイアス電流を大きくすると負荷抵抗２２１によって発生する電圧降下が大きくなり、トランジスタ２２２および２２３の二段の縦積みの構成に適正な電圧を印加することができない）。
That is, when setting the design parameters of the
このように、図２に示す従来のＴＩＡ回路では、負荷抵抗の値とバイアス電流の値の間にトレードオフの関係があり、フォトディテクタ２０１の出力電流の大きさ（フォトディテクタ２０１に対する光入力信号の強さ）に関わらず信号を正しく判別することが困難であった。 Thus, in the conventional TIA circuit shown in FIG. 2, there is a trade-off relationship between the value of the load resistance and the value of the bias current, and the magnitude of the output current of the photodetector 201 (the intensity of the optical input signal to the photodetector 201). It was difficult to correctly determine the signal regardless of the size).
ところで、従来、入力ダイナミックレンジの拡大および高トランスインピーダンス利得化を容易にするために、ベース接地されたトランジスタと、入力端子とされるそのエミッタに接続された可変電流源と、出力端子とされるそのコレクタに接続された負荷用の抵抗器と、そのベースに接続された定電圧源と、出力端子と可変電流源との間に設けられた電流源制御回路と、を設け、可変電流源が、制御信号によってその電流値を変えられる機能を有し、電流源制御回路が、出力端子の出力電圧に応じて前記電流値を変えるための制御信号を出力するものが提案されている（例えば、特許文献１参照）。 By the way, conventionally, in order to facilitate the expansion of the input dynamic range and the high transimpedance gain, the transistor is grounded at the base, the variable current source connected to the emitter of the input terminal, and the output terminal. A load resistor connected to the collector; a constant voltage source connected to the base; and a current source control circuit provided between the output terminal and the variable current source. The current source control circuit has a function of changing the current value according to the control signal, and a current source control circuit that outputs a control signal for changing the current value according to the output voltage of the output terminal has been proposed (for example, Patent Document 1).
上述したように、図２に示すＴＩＡ回路２０２では、小さい入力信号を正しく判別できるように負荷抵抗２２１の値を大きく設定すると、トランジスタ２２３に適正なバイアス電圧を印加することが困難になり、負荷抵抗の値とバイアス電流の値の間にトレードオフの関係を生じていた。
As described above, in the
この設計における困難は、電源電圧Ｖddが低いためにおこるものであるが、仮に、単純に電源電圧Ｖddを高くすると、今度は大きい入力信号が入ってきた場合にトランジスタ２２２および２２３に耐圧以上の電圧が印加されてしまうことになる。
The difficulty in this design occurs because the power supply voltage Vdd is low. However, if the power supply voltage Vdd is simply increased, a voltage exceeding the withstand voltage is applied to the
この出願は、上述した従来技術が有する課題に鑑み、入力電流の大きさに関わらず信号を正しく判別することができるＴＩＡ回路の提供を目的とする。 This application aims at providing a TIA circuit capable of correctly discriminating a signal regardless of the magnitude of an input current in view of the above-described problems of the related art.
本実施形態によれば、入力電流を電圧信号に変換するトランスインピーダンスアンプ回路であって、異なる電圧を供給する複数の電源電圧手段と、前記入力電流に応じて前記複数の電源電圧手段を切り替えて使用する電圧を制御する制御手段と、を備えるトランスインピーダンスアンプ回路が提供される。 According to the present embodiment, the transimpedance amplifier circuit converts an input current into a voltage signal, and switches a plurality of power supply voltage means for supplying different voltages and the plurality of power supply voltage means according to the input current. There is provided a transimpedance amplifier circuit comprising control means for controlling a voltage to be used.
各実施例によれば、入力電流の大きさに関わらず信号を正しく判別することができるＴＩＡ回路を提供することができる。 According to each embodiment, it is possible to provide a TIA circuit that can correctly determine a signal regardless of the magnitude of an input current.
図３は本実施形態のＴＩＡ回路とフォトディテクタとの接続状態を概略的に示す図である。 FIG. 3 is a diagram schematically showing a connection state between the TIA circuit and the photodetector of the present embodiment.
図３と図２（ｂ）との比較から明らかなように、本実施形態のＴＩＡ回路では、トランジスタ２２のドレインに対して、スイッチ素子２４１，２４２，２４３および負荷抵抗２１１，２１２，２１３を介して電源電圧Ｖdd１，Ｖdd２，Ｖdd３を供給するようになっており、フォトディテクタ２０１の出力電流に応じてスイッチ素子２４１〜２４３のオン／オフ制御を行うようになっている。
As is clear from the comparison between FIG. 3 and FIG. 2B, in the TIA circuit of this embodiment, the drain of the
ここで、出力端子ＯＵＴのコモン電位Ｖcmは、次の式（２）により表される。
Ｖcm＝Ｖdd−Ｒ×Ｉb ・・・（２）
なお、負荷抵抗２１１，２１２，２１３の抵抗値Ｒ（Ｒ１，Ｒ２，Ｒ３）および電源電圧Ｖdd（Ｖdd１，Ｖdd２，Ｖdd３）には、Ｒ１＞Ｒ２＞Ｒ３およびdd１＞Ｖdd２＞Ｖddの関係が成立している。
Here, the common potential Vcm of the output terminal OUT is expressed by the following equation (2).
Vcm = Vdd−R × Ib (2)
It should be noted that the relationship R1>R2> R3 and dd1>Vdd2> Vdd are established between the resistance values R (R1, R2, R3) of the
そして、ＴＩＡ回路の入力信号電力（ＴＩＡ回路の入力電流：フォトディテクタの出力電流）が小さいとき、すなわち、フォトディテクタに対する光入力信号が弱いときには、スイッチ素子２４１のみオン状態とし、高い電位の電源線（Ｖdd１）に繋がれた大きな抵抗値Ｒ１の負荷抵抗２１１を使用して、負荷抵抗２１１によって発生する大きな電圧降下を利用し、逆に、フォトディテクタの出力電流が大きいとき、すなわち、フォトディテクタに対する光入力信号が強いときには、スイッチ素子２４３のみオン状態とし、低い電位の電源線（Ｖdd３）に繋がれた小さな抵抗値Ｒ３の負荷抵抗２１３を使用して、負荷抵抗２１３によって発生する小さな電圧降下を利用する。
When the input signal power of the TIA circuit (input current of the TIA circuit: output current of the photodetector) is small, that is, when the optical input signal to the photodetector is weak, only the
ここで、フォトディテクタの出力電流が通常のとき、すなわち、フォトディテクタに対する光入力信号が中程度のときには、スイッチ素子２４２のみオン状態とし、中間電位の電源線（Ｖdd２）に繋がれた中間の抵抗値Ｒ２の負荷抵抗２１２を使用して、負荷抵抗２１２によって発生する中間の電圧降下を利用する。
Here, when the output current of the photodetector is normal, that is, when the optical input signal to the photodetector is medium, only the
なお、各負荷抵抗２１１，２１２，２１３の抵抗値Ｒ１，Ｒ２，Ｒ３と各電源電圧Ｖdd１，Ｖdd２，Ｖdd３との間には、Ｖcm＝Ｖdd１−Ｒ１×Ｉb＝Ｖdd２−Ｒ２×Ｉb＝Ｖdd３−Ｒ３×Ｉbの関係が成立している。
Note that Vcm = Vdd1-R1 * Ib = Vdd2-R2 * Ib = Vdd3-R3 between the resistance values R1, R2, R3 of the
以上において、図３では、電源（電源電圧Ｖdd１，Ｖdd２，Ｖdd３），スイッチ素子２４１，２４２，２４３および負荷抵抗２１１，２１２，２１３は３組とされているが、これは２組、或いは、４組以上の複数組とすることも可能である。
In FIG. 3, the power supply (power supply voltages Vdd1, Vdd2, and Vdd3), the
このように、本実施形態のＴＩＡ回路によれば、出力端子ＯＵＴのコモン電位Ｖcmを一定に維持しつつ、二つの縦積みトランジスタ２２および２３に印加される電圧を一定に保つことができる。
Thus, according to the TIA circuit of this embodiment, the voltage applied to the two vertically stacked
また、トランジスタの耐圧以上の高い電源電圧（例えば、電源電圧Ｖdd１）を用いているにも関わらず、コモン電位Ｖcmを通常の電源電圧（例えば、電源電圧Ｖdd２）を使用する場合と同様に、その通常の電源電圧よりも低い値（Ｖdd２−Ｒ２×Ｉb）に維持することが可能になり、耐圧によってトランジスタの信頼性が劣化するといった問題も回避することができる。すなわち、例えば、１．２Ｖで動作する高速なトランジスタを使用してＴＩＡ回路を構成することが可能になる。 In addition, even when a high power supply voltage (for example, power supply voltage Vdd1) higher than the withstand voltage of the transistor is used, the common potential Vcm is the same as when the normal power supply voltage (for example, power supply voltage Vdd2) is used. It becomes possible to maintain a value (Vdd2-R2 × Ib) lower than the normal power supply voltage, and the problem that the reliability of the transistor deteriorates due to the withstand voltage can be avoided. That is, for example, a TIA circuit can be configured using a high-speed transistor operating at 1.2V.
以下、トランスインピーダンスアンプ（ＴＩＡ）回路の実施例を、添付図面を参照して詳述する。 Hereinafter, embodiments of a transimpedance amplifier (TIA) circuit will be described in detail with reference to the accompanying drawings.
図４は第１実施例のＴＩＡ回路を示す図である。図４において、参照符号２０７はレベル検出用抵抗、そして、２０８は選択信号生成回路を示している。
FIG. 4 is a diagram showing the TIA circuit of the first embodiment. In FIG. 4,
図４と上述した図３との比較から明らかなように、本第１実施例のＴＩＡ回路は、電源（電源電圧：３．３Ｖ，１．２Ｖ），スイッチ素子２４４，２４５および負荷抵抗２１４，２１５を２組とした例を示すものである。
As is clear from a comparison between FIG. 4 and FIG. 3 described above, the TIA circuit of the first embodiment includes a power supply (power supply voltage: 3.3 V, 1.2 V), switch
図４に示されるように、フォトディテクタ（フォトダイオード）２０１の出力電流は、レベル検出用抵抗２０７により電圧信号として選択信号生成回路に供給され、選択信号生成回路２０８からの選択信号によりスイッチ素子２４４および２４５のオン／オフ制御を行うようになっている。
As shown in FIG. 4, the output current of the photodetector (photodiode) 201 is supplied as a voltage signal to the selection signal generation circuit by the
ここで、ＴＩＡ回路の出力端子ＯＵＴのコモン電位Ｖcmと、各負荷抵抗２１４，２１５の抵抗値および各電源電圧との間には、
Here, between the common potential Vcm of the output terminal OUT of the TIA circuit and the resistance values of the
Ｖcm＝３．３−８００×０．００３＝１．２−１００×０．００３＝０．９［Ｖ］
の関係が成立し、コモン電位Ｖcmを一定に維持しつつ、二つの縦積みトランジスタ２２および２３に印加される電圧も一定に保つようになっている。
Vcm = 3.3-800 × 0.003 = 1.2−100 × 0.003 = 0.9 [V]
Thus, the voltage applied to the two vertically stacked
なお、ｎＭＯＳトランジスタ２２のゲートには第１バイアス信号ＢＳ１が供給され、また、ｎＭＯＳトランジスタ２３のゲートには第２バイアス信号ＢＳ２が供給され、そして、トランジスタ２３にはバイアス電流Ｉbが流れるようになっている。
The first bias signal BS1 is supplied to the gate of the
図５および図６は図４のＴＩＡ回路の動作を説明するための図である。
まず、フォトダイオード２０１の出力電流が小さいときには、図４および図５に示されるように、選択信号生成回路２０８からの選択信号によりスイッチ素子２４４をオンすると共にスイッチ素子２４５をオフするように制御し、高い電位（３．３Ｖ）の電源線に繋がれた大きな抵抗値（８００Ω）の負荷抵抗２１４を使用して、負荷抵抗２１４によって発生する大きな電圧降下（８００×０．００３＝２．４Ｖ）を利用してフォトダイオード２０１により検出された信号の判別を行う。
5 and 6 are diagrams for explaining the operation of the TIA circuit of FIG.
First, when the output current of the
一方、フォトダイオード２０１の出力電流が大きいときには、図４および図６に示されるように、選択信号生成回路２０８からの選択信号によりスイッチ素子２４４をオフすると共にスイッチ素子２４５をオンするように制御し、低い電位（１．２Ｖ）の電源線に繋がれた小さな抵抗値（１００Ω）の負荷抵抗２１５を使用して、負荷抵抗２１５によって発生する小さな電圧降下（１００×０．００３＝０．３Ｖ）を利用してフォトダイオード２０１により検出された信号の判別を行う。
On the other hand, when the output current of the
図７は図４のＴＩＡ回路における選択信号生成回路の一例を示す図である。
図７に示されるように、選択信号生成回路２０８は、抵抗２０７の両端の電圧を所定の基準電圧Ｖrと比較するコンパレータ２８１、コンパレータ２８１の出力を受け取ってスイッチ素子２４４（２４５）のスイッチングを制御する論理回路２８２、並びに、インバータ２８３を備えている。ここで、スイッチ素子２４４および２４５は、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トンジスタとされ、トンジスタ２４４のゲートには論理回路２８２の出力（選択信号）が供給され、そして、トンジスタ２４５のゲートにはインバータ２８３により論理が反転された選択信号が供給されている。
FIG. 7 is a diagram showing an example of the selection signal generation circuit in the TIA circuit of FIG.
As shown in FIG. 7, the selection
これにより、フォトディテクタの出力電流（抵抗２０７の両端の電圧）が小さいときには、論理回路２８２から低レベル『Ｌ』の選択信号が出力されて大きな抵抗値の負荷抵抗２１４に接続されたトンジスタ２４４がオンされると共に、小さな抵抗値の負荷抵抗２１４に接続されたトンジスタ２４５がオフされ、逆に、フォトディテクタの出力電流が大きいときには、論理回路２８２から高レベル『Ｈ』の選択信号が出力されて大きな抵抗値の負荷抵抗２１４に接続されたトンジスタ２４４がオフされると共に、小さな抵抗値の負荷抵抗２１４に接続されたトンジスタ２４５がオンされる。
Thus, when the output current of the photodetector (the voltage across the resistor 207) is small, a low level “L” selection signal is output from the
なお、図７に示すスイッチ素子２４４，２４５並びに選択信号生成回路２０８は、単なる例であり様々な素子並びに回路構成とすることができるのはいうまでもない。
Note that the
図８は第２実施例のＴＩＡ回路を示す図であり、前述した図３と同様に、３組の電源（電源電圧Ｖdd１，Ｖdd２，Ｖdd３），スイッチ素子２４１，２４２，２４３および負荷抵抗２１１，２１２，２１３を備えた例を示すものである。
FIG. 8 is a diagram showing a TIA circuit according to the second embodiment. Similar to FIG. 3 described above, three sets of power supplies (power supply voltages Vdd1, Vdd2, and Vdd3), switch
図８に示されるように、本第２実施例において、選択信号生成回路２０８’は、抵抗２０７の両端の電圧をそれぞれ異なる所定の基準電圧Ｖr１およびＶr２と比較する２つのコンパレータ２８１１および２８１２、並びに、コンパレータ２８１１および２８１２の出力を受け取ってスイッチ素子２４１〜２４３のスイッチングを制御する論理回路２８２０を備えている。
As shown in FIG. 8, in the second embodiment, the selection
そして、選択信号生成回路２０８’の出力信号により、抵抗２０７の両端の電圧に応じて、すなわち、フォトディテクタ２０１の出力電流に応じて、スイッチ素子２４１〜２４３のいずれかをオンするようになっている。なお、フォトディテクタ２０１の出力電流に応じたスイッチ素子２４１〜２４３のオン／オフ制御は、図３を参照して説明した通りである。
Then, one of the
すなわち、負荷抵抗２１１，２１２，２１３の抵抗値Ｒ１，Ｒ２，Ｒ３および電源電圧Ｖdd１，Ｖdd２，Ｖdd３には、Ｒ１＞Ｒ２＞Ｒ３およびdd１＞Ｖdd２＞Ｖddの関係が成立しており、フォトディテクタ２０１の出力電流が小さいとき、には、スイッチ素子２４１のみオン状態とし、高い電位の電源線（Ｖdd１）に繋がれた大きな抵抗値Ｒ１の負荷抵抗２１１を使用して、負荷抵抗２１１によって発生する大きな電圧降下を利用し、逆に、フォトディテクタ２０１の出力電流が大きいときには、スイッチ素子２４３のみオン状態とし、低い電位の電源線（Ｖdd３）に繋がれた小さな抵抗値Ｒ３の負荷抵抗２１３を使用して、負荷抵抗２１３によって発生する小さな電圧降下を利用する。
That is, the relationship of R1> R2> R3 and dd1> Vdd2> Vdd is established between the resistance values R1, R2, R3 of the
なお、フォトディテクタ２０１の出力電流が通常のときには、スイッチ素子２４２のみオン状態とし、中間電位の電源線（Ｖdd２）に繋がれた中間の抵抗値Ｒ２の負荷抵抗２１２を使用して、負荷抵抗２１２によって発生する中間の電圧降下を利用することになる。
When the output current of the
図８において、参照符号２０９は、バイアス電流Ｉbを流すトランジスタ２３のゲートに供給する第２バイアス信号ＢＳ２を生成するバイアス信号生成回路であり、抵抗２０９１、容量２０９２およびコンパレータ２０９３を備えている。すなわち、バイアス信号生成回路２０９は、ＴＩＡ回路の出力端子ＯＵＴの電圧（コモン電位Ｖcm）をモニタし、その電圧が所定レベルとなるように、トランジスタ２３のゲートに供給される第２バイアス信号ＢＳ２をフィードバック制御するものである。
In FIG. 8,
コンパレータ２０９３の一方の入力には、抵抗２０９１を介して出力端子ＯＵＴの電圧（Ｖcm）が印加され、また、コンパレータ２０９３の他方の入力には、バイアス信号生成用基準電圧Ｖrb（例えば、１．１Ｖ程度）が印加されており、コンパレータ２０９３の出力信号を、例えば、図示しないレベル変換回路を介してトランジスタ２３のゲートに供給するようになっている。
The voltage of the output terminal OUT (Vcm) is applied to one input of the
図９は図８のＴＩＡ回路の変形例を示す図である。なお、図９では、図８における選択信号生成回路２０８’は省略されている。 FIG. 9 is a diagram showing a modification of the TIA circuit of FIG. In FIG. 9, the selection signal generation circuit 208 'in FIG. 8 is omitted.
図９と図８との比較から明らかなように、本変形例では、図８におけるバイアス電流Ｉbを流すトランジスタ２３を、並列接続された複数のトランジスタ２３１〜２３ｎで構成すると共に、バイアス電流を流すために使用するトランジスタをバイアス信号生成回路２０９’の出力信号ＣＴによって制御するようになっている。
As is clear from the comparison between FIG. 9 and FIG. 8, in this modification, the
バイアス信号生成回路２０９’は、抵抗２０９１、容量２０９２、アナログ増幅器２０９４、Ａ／Ｄ変換器２０９５およびバイアス信号処理回路４００を備えている。ここで、バイアス信号生成回路２０９’も上述したバイアス信号生成回路２０９と同様に、ＴＩＡ回路の出力端子ＯＵＴの電圧をモニタし、その電圧レベルをフィードバック制御するためのものである。
The bias
アナログ増幅器２０９４の一方の入力には、抵抗２０９１を介して出力端子ＯＵＴの電圧（Ｖcm）が印加され、また、アナログ増幅器２０９４の他方の入力には、バイアス信号生成用基準電圧Ｖrb（例えば、１．１Ｖ程度）が印加されている。
The voltage (Vcm) of the output terminal OUT is applied to one input of the
アナログ増幅器２０９４の出力信号はＡ／Ｄ変換器２０９５に供給され、Ａ／Ｄ変換器２０９５からのバイアス信号制御信号ＣＮＴ（／ＣＮＴ）をバイアス信号処理回路４００で処理し、複数のトランジスタ２３１〜２３ｎにおいて、ゲートにバイアス信号（第２バイアス信号）ＢＳ２を印加してバイアス電流を流すために使用するトランジスタと、ゲートに接地電位（ＧＮＤ）を印加してバイアス電流を流すために使用しないトランジスタとを制御してＴＩＡ回路の出力端子ＯＵＴの電圧（Ｖcm）を所定の電圧レベルに維持するようになっている。
The output signal of the
図１０は図９のＴＩＡ回路のバイアス信号生成回路２０９’におけるバイアス信号処理回路４００の一例を示す図である。
FIG. 10 is a diagram showing an example of the bias
図１０に示されるように、バイアス信号処理回路４００は、トランジスタ２３１〜２３ｎに対応して設けられた複数組のｎＭＯＳトランジスタ４０１〜４０３を備えている。トランジスタ４０１のゲートには、バイアス信号処理回路４００からの正論理のバイアス信号制御信号ＣＮＴが供給され、また、トランジスタ４０３のゲートには負論理のバイアス信号制御信号／ＣＮＴが供給され、そして、トランジスタ４０２のソースおよびトランジスタ４０１のドレインの共通接続ノードに第２バイアス信号ＢＳ２が供給されている。
As shown in FIG. 10, the bias
そして、各トランジスタ２３（２３１〜２３ｎ）のゲートには、対応するバイアス信号処理回路４００からのバイアス信号制御信号ＣＮＴ，／ＣＮＴにより第２バイアス信号ＢＳ２または接地電位ＧＮＤの何れかが供給され、バイアス電流を流すために使用するか否かを制御してＴＩＡ回路の出力端子ＯＵＴの電圧（Ｖcm）を所定の電圧レベルに維持するようになっている。
Then, either the second bias signal BS2 or the ground potential GND is supplied to the gate of each transistor 23 (231 to 23n) by the bias signal control signals CNT and / CNT from the corresponding bias
図１１は図１０のバイアス信号処理回路で使用する第２バイアス信号を生成する回路の一例を示す図である。 FIG. 11 is a diagram illustrating an example of a circuit that generates the second bias signal used in the bias signal processing circuit of FIG.
図１０に示すバイアス信号処理回路４００において、トランジスタ４０２のソースおよびトランジスタ４０１のドレインの共通接続ノードに供給される第２バイアス信号ＢＳ２は、図１１に示されるような回路により生成される。
In the bias
すなわち、図１１に示されるように、第２バイアス信号ＢＳ２の生成回路は、抵抗６０１，６０２，６０４、差動アンプ６０３、ｎＭＯＳトランジスタ６０５，６０８、および、ｐＭＯＳトランジスタ６０６，６０７を備えて構成される。
That is, as shown in FIG. 11, the generation circuit of the second bias signal BS2 includes
差動アンプ６０３の一方の入力には、高電位電源線（Ｖdd０）と接地線（ＧＮＤ）との間に直列に接続した抵抗６０１，６０２による抵抗分割で得られた所定の電圧信号が供給され、また、差動アンプ６０３の他方の入力には、抵抗６０４とトランジスタ６０５のドレインの共通接続ノードの電圧信号が供給されている。
One input of the
ここで、高電位電源線の電位Ｖdd０は、例えば、バンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路などの温度や電源電圧の変動に対して安定な回路から供給される電圧であり、差動アンプ６０３の他方の入力の電位（Ｖdd−Ｉf×Ｒf）を上記安定な電圧Ｖdd０を抵抗分割した電位（差動アンプ６０３の一方の入力の電位）と等しくなるようにフィードバック制御を行うようになっている。 Here, the potential Vdd0 of the high-potential power supply line is a voltage supplied from a circuit that is stable with respect to fluctuations in temperature and power supply voltage, such as a band gap reference (BGR) circuit, and is a differential amplifier. Feedback control is performed so that the potential of the other input of 603 (Vdd−If × Rf) becomes equal to the potential obtained by dividing the stable voltage Vdd0 by resistance (the potential of one input of the differential amplifier 603). Yes.
差動アンプ６０３の出力は、トランジスタ６０５のゲートおよびトランジスタ６０８のゲートに共通接続され、また、トランジスタ６０８のソースは接地線に接続され、トランジスタ６０８のドレインはｐＭＯＳトランジスタ６０６のゲートおよびドレイン並びにｐＭＯＳトランジスタ６０７のゲートに共通接続されている。ここで、トランジスタ６０６および６０７は、カレンントミラー接続されている。
The output of the
さらに、トランジスタ６０７のソースは高電位電源線Ｖddに接続され、そして、トランジスタ６０７のドレインから第２バイアス信号ＢＳ２が取り出されるようになっている。
Further, the source of the
図１２はＴＩＡ回路における第１バイアス信号ＢＳ１を生成する回路の一例を示す図である。 FIG. 12 is a diagram illustrating an example of a circuit that generates the first bias signal BS1 in the TIA circuit.
トランジスタ２２のゲートに供給される第１バイアス信号ＢＳ１は、図１２（ａ）に示されるように、例えば、接地電位（ＧＮＤ）とすることがで、或いは、図１２（ｂ）に示されるように、高電位電源線（Ｖdd）と接地線（ＧＮＤ）との間に直列に接続した抵抗５０１，５０２による抵抗分割で得られた所定の電圧信号とすることができる。
The first bias signal BS1 supplied to the gate of the
なお、上述した第１バイアス信号ＢＳ１および第２バイアス信号ＢＳ２を生成するための回路は、単なる例であり、様々な回路を適用することができるのはいうまでもない。 Note that the above-described circuits for generating the first bias signal BS1 and the second bias signal BS2 are merely examples, and it goes without saying that various circuits can be applied.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力電流を電圧信号に変換するトランスインピーダンスアンプ回路であって、
異なる電圧を供給する複数の電源電圧手段と、
前記入力電流に応じて前記複数の電源電圧手段を切り替えて使用する電圧を制御する制御手段と、を備えるトランスインピーダンスアンプ回路。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
A transimpedance amplifier circuit that converts an input current into a voltage signal,
A plurality of power supply voltage means for supplying different voltages;
A transimpedance amplifier circuit comprising: control means for controlling a voltage to be used by switching the plurality of power supply voltage means in accordance with the input current.
（付記２）
付記１に記載のトランスインピーダンスアンプ回路において、
前記入力電流は、フォトディテクタの出力電流であるトランスインピーダンスアンプ回路。
(Appendix 2)
In the transimpedance amplifier circuit according to
The transimpedance amplifier circuit, wherein the input current is an output current of a photodetector.
（付記３）
付記１または２に記載のトランスインピーダンスアンプ回路において、
前記複数の電源電圧手段の少なくとも１つは、前記トランスインピーダンスアンプ回路を構成するトランジスタの耐圧よりも高い電圧を供給し、
前記制御手段は、前記トランスインピーダンスアンプ回路を構成するいずれのトランジスタにおいても当該トランジスタの耐圧以上の電圧が印加されないように前記複数の電源電圧手段の接続を制御するトランスインピーダンスアンプ回路。
(Appendix 3)
In the transimpedance amplifier circuit according to
At least one of the plurality of power supply voltage means supplies a voltage higher than a withstand voltage of a transistor constituting the transimpedance amplifier circuit;
The control means is a transimpedance amplifier circuit that controls connection of the plurality of power supply voltage means so that a voltage higher than the withstand voltage of the transistor is not applied to any transistor that constitutes the transimpedance amplifier circuit.
（付記４）
付記１〜３のいずれか１項に記載のトランスインピーダンスアンプ回路において、
前記複数の電源電圧手段は、それぞれ異なる電位の電源線に直列接続されたスイッチ素子および負荷抵抗を備え、
前記負荷抵抗は、接続される当該電源線の電圧に対応した抵抗値を有するトランスインピーダンスアンプ回路。
(Appendix 4)
In the transimpedance amplifier circuit according to any one of
The plurality of power supply voltage means each include a switch element and a load resistor connected in series to power supply lines having different potentials,
The load resistance is a transimpedance amplifier circuit having a resistance value corresponding to the voltage of the power supply line to be connected.
（付記５）
付記４に記載のトランスインピーダンスアンプ回路において、
前記制御手段は、前記各電源電圧手段の前記各スイッチ素子のいずれか１つをオンに制御するトランスインピーダンスアンプ回路。
(Appendix 5)
In the transimpedance amplifier circuit according to attachment 4,
The control means is a transimpedance amplifier circuit that controls any one of the switch elements of the power supply voltage means to be on.
（付記６）
付記５に記載のトランスインピーダンスアンプ回路において、さらに、
前記各スイッチ素子および前記各スイッチ素子を介した前記各電源線と接地線との間に直列接続される第１トランジスタおよび第２トランジスタを備え、
前記第１トランジスタの制御電極に第１バイアス信号を供給すると共に、前記第２トランジスタの制御電極に第２バイアス信号を供給して当該第２トランジスタに所定のバイアス電流を流すようにしたトランスインピーダンスアンプ回路。
(Appendix 6)
In the transimpedance amplifier circuit according to appendix 5,
A first transistor and a second transistor connected in series between each switch element and each power line and the ground line via each switch element;
A transimpedance amplifier that supplies a first bias signal to the control electrode of the first transistor and supplies a second bias signal to the control electrode of the second transistor so that a predetermined bias current flows through the second transistor. circuit.
（付記７）
付記６に記載のトランスインピーダンスアンプ回路において、
前記各電源手段は、対応する前記各電源電圧および前記各負荷抵抗により、当該各負荷抵抗の両端にそれぞれ異なる電圧を生じるようになっているトランスインピーダンスアンプ回路。
(Appendix 7)
In the transimpedance amplifier circuit according to attachment 6,
Each of the power supply means is a transimpedance amplifier circuit configured to generate different voltages at both ends of each load resistance by the corresponding power supply voltage and each load resistance.
（付記８）
付記７に記載のトランスインピーダンスアンプ回路において、
前記制御手段は、
前記入力電流が小さい場合には、前記負荷抵抗の抵抗値が大きい前記電源手段の前記スイッチ素子をオンし、且つ、
前記入力電流が大きい場合には、前記負荷抵抗の抵抗値が小さい前記電源手段の前記スイッチ素子をオンするトランスインピーダンスアンプ回路。
(Appendix 8)
In the transimpedance amplifier circuit according to
The control means includes
When the input current is small, turn on the switch element of the power supply means having a large resistance value of the load resistance, and
A transimpedance amplifier circuit that turns on the switch element of the power supply means with a small resistance value of the load resistance when the input current is large.
（付記９）
付記１〜８のいずれか１項に記載のトランスインピーダンスアンプ回路において、さらに、
前記トランスインピーダンスアンプ回路の出力端子の電圧を所定の電圧レベルに維持する手段を備えるトランスインピーダンスアンプ回路。
(Appendix 9)
In the transimpedance amplifier circuit according to any one of
A transimpedance amplifier circuit comprising means for maintaining the voltage at the output terminal of the transimpedance amplifier circuit at a predetermined voltage level.
（付記１０）
付記２に記載のトランスインピーダンスアンプ回路において、前記フォトディテクタは、フォトダイオードであるトランスインピーダンスアンプ回路。
(Appendix 10)
The transimpedance amplifier circuit according to
（付記１１）
１つの基板上に付記１〜１０のいずれか１項に記載のトランスインピーダンスアンプ回路および前記フォトディテクタを備えた光信号検出装置。
(Appendix 11)
An optical signal detection apparatus comprising the transimpedance amplifier circuit according to any one of
１００ 光送信機
１０１ 光源（レーザダイオード）
１０２ 光変調器
１０３ マルチプレクサ（ＭＵＸ）
１０４ クロックアンプ
１０５ Ｄ−フリップフロップ（Ｄ−Ｆ／Ｆ）
１０６ ドライバ
１１０ 送信側光アンプ
２００ 光受信機
２０１ フォトディテクタ（フォトダイオード）
２０２ トランスインピーダンスアンプ（ＴＩＡ）回路
２０３ 識別部
２０４ デマルチプレクサ（ＤＥＭＵＸ）
２０５ タイミング抽出部
２０６ クロックアンプ
２０７ レベル検出用抵抗
２０８，２０８’ 選択信号生成回路
２０９，２０９’ バイアス信号生成回路
２１０ 受信側光アンプ
２４０ 光ファイバ
２５０ 基板
３００ 光ファイバ
100
102
104 clock amplifier 105 D-flip flop (DF / F)
106
202 Transimpedance Amplifier (TIA)
205
Claims (5)
異なる電圧を供給する複数の電源電圧手段と、
前記入力電流に応じて前記複数の電源電圧手段を切り替えて使用する電圧を制御する制御手段と、を備えるトランスインピーダンスアンプ回路。 A transimpedance amplifier circuit that converts an input current into a voltage signal,
A plurality of power supply voltage means for supplying different voltages;
A transimpedance amplifier circuit comprising: control means for controlling a voltage to be used by switching the plurality of power supply voltage means in accordance with the input current.
前記入力電流は、フォトディテクタの出力電流であるトランスインピーダンスアンプ回路。 The transimpedance amplifier circuit according to claim 1,
The transimpedance amplifier circuit, wherein the input current is an output current of a photodetector.
前記複数の電源電圧手段の少なくとも１つは、前記トランスインピーダンスアンプ回路を構成するトランジスタの耐圧よりも高い電圧を供給し、
前記制御手段は、前記トランスインピーダンスアンプ回路を構成するいずれのトランジスタにおいても当該トランジスタの耐圧以上の電圧が印加されないように前記複数の電源電圧手段の接続を制御するトランスインピーダンスアンプ回路。 The transimpedance amplifier circuit according to claim 1 or 2,
At least one of the plurality of power supply voltage means supplies a voltage higher than a withstand voltage of a transistor constituting the transimpedance amplifier circuit;
The control means is a transimpedance amplifier circuit that controls connection of the plurality of power supply voltage means so that a voltage higher than the withstand voltage of the transistor is not applied to any transistor that constitutes the transimpedance amplifier circuit.
前記複数の電源電圧手段は、それぞれ異なる電位の電源線に直列接続されたスイッチ素子および負荷抵抗を備え、
前記負荷抵抗は、接続される当該電源線の電圧に対応した抵抗値を有するトランスインピーダンスアンプ回路。 The transimpedance amplifier circuit according to any one of claims 1 to 3,
The plurality of power supply voltage means each include a switch element and a load resistor connected in series to power supply lines having different potentials,
The load resistance is a transimpedance amplifier circuit having a resistance value corresponding to the voltage of the power supply line to be connected.
前記制御手段は、前記各電源電圧手段の前記各スイッチ素子のいずれか１つをオンに制御するトランスインピーダンスアンプ回路。 The transimpedance amplifier circuit according to claim 4,
The control means is a transimpedance amplifier circuit that controls any one of the switch elements of the power supply voltage means to be on.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210664Y2 (en) * | 1982-06-17 | 1990-03-16 | ||
| JPH03250803A (en) * | 1990-02-28 | 1991-11-08 | Hitachi Ltd | Amplifier circuit |
| JP2003318681A (en) * | 2002-04-19 | 2003-11-07 | Fujitsu Ltd | Amplification circuit and optical communication apparatus |
| JP2005006119A (en) * | 2003-06-12 | 2005-01-06 | Sumitomo Electric Ind Ltd | Optical receiver |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210664Y2 (en) * | 1982-06-17 | 1990-03-16 | ||
| JPH03250803A (en) * | 1990-02-28 | 1991-11-08 | Hitachi Ltd | Amplifier circuit |
| JP2003318681A (en) * | 2002-04-19 | 2003-11-07 | Fujitsu Ltd | Amplification circuit and optical communication apparatus |
| JP2005006119A (en) * | 2003-06-12 | 2005-01-06 | Sumitomo Electric Ind Ltd | Optical receiver |
| JP2008109685A (en) * | 2007-11-19 | 2008-05-08 | Fujitsu Ltd | Pulse width detection circuit, dc component cancel circuit and receiving circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8731412B2 (en) | 2010-11-17 | 2014-05-20 | Sumitomo Electric Industries, Ltd. | Common base circuit with output compensation, current-to-voltage circuit configured with common base amplifier, and optical receiver implemented with the same |
| US9800351B2 (en) | 2015-10-07 | 2017-10-24 | Fujitsu Limited | Optical receiving circuit, optical transceiver, and control method for optical receiving circuit |
| CN113285675A (en) * | 2021-06-08 | 2021-08-20 | 中山大学 | Trans-impedance amplifier with wide dynamic range and high power supply rejection ratio |
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