JP2009239882A - High frequency power amplifier - Google Patents
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Abstract
Description
本発明は、携帯電話基地局に用いられる高周波電力増幅器に関し、特に、ドハティ増幅器による高出力の高周波電力増幅器に関する。 The present invention relates to a high-frequency power amplifier used in a mobile phone base station, and more particularly to a high-output high-frequency power amplifier using a Doherty amplifier.
高効率な増幅特性を実現する増幅器としてドハティ（Ｄｏｈｅｒｔｙ）増幅器が知られている。ドハティ増幅器はＡＭ放送送信機用として開発され、その後マイクロ波への応用がなされたものである。このドハティ増幅器は、入力信号を分配する分配器と、例えば、Ａ級からＡＢ級にバイアスされ低入力電圧から作動するキャリア増幅器と、例えば、Ｃ級にバイアスされ入力電力が十分大きい場合に作動するピーク増幅器と、キャリア増幅器の出力電力とピーク増幅器の出力電力を合成する出力回路と、を含んでいる。このような回路構成とすることにより、アイソレーションの無い合成回路で可変負荷を実現して高効率動作を可能としている。 A Doherty amplifier is known as an amplifier that realizes a highly efficient amplification characteristic. The Doherty amplifier was developed for use in AM broadcast transmitters and was later applied to microwaves. This Doherty amplifier operates when a distributor that distributes an input signal, a carrier amplifier that is biased from class A to class AB and operates from a low input voltage, for example, when it is biased by class C and input power is sufficiently large A peak amplifier; and an output circuit for combining the output power of the carrier amplifier and the output power of the peak amplifier. By adopting such a circuit configuration, a variable load is realized by a synthesis circuit without isolation, and high-efficiency operation is possible.
図１５は、従来のドハティ増幅器２００の構成を示している。従来のドハティ増幅器２００は、主増幅器１１０と、補助増幅器１２０と、分配回路１３０と、９０度位相調整回路１３５と、ドハティ回路１４０と、を備えている。ここで、信号周波数に対応する基本波をλとすると、ドハティ回路１４０はλ／４のドハティネットワーク１４１を有することになる。
FIG. 15 shows a configuration of a conventional Doherty amplifier 200. The conventional Doherty amplifier 200 includes a
ここで、主増幅器１１０は、トランジスタ１１２と、トランジスタ１１２の入力及び出力の基本波整合と高調波処理を行う入力回路１１１及び出力回路１１３と、を備えている。
Here, the
また、補助増幅器１２０は、トランジスタ１２２と、トランジスタ１２２の入力及び出力の基本波整合と高調波処理を行う入力回路１２１と、出力回路１２３と、を備えている。入力回路１２１には、入力整合回路１２１ＡとＦ級高調波処理回路１２１Ｂが設けられ、出力回路１２３には、出力整合回路１２３Ａと高調波処理回路１２３Ｂが設けられている。
The
しかし、上記ドハティ増幅器２００では、主増幅器１１０と補助増幅器１２０との高調波処理条件が同一であるため、異なる高調波処理が必要な場合でも、共にＦ級動作をしてしまうという問題があった。そこで、特許文献１には、主増幅器の第２次高調波処理と補助増幅器の第２次高調波処理に異なる処理条件を設けることにより高効率特性を得る技術が開示されている。
However, in the Doherty amplifier 200, since the harmonic processing conditions of the
さらに、高出力の電力増幅回路を実現する回路構成として、特許文献２に示されているように、複数のトランジスタセルを電気的に並列接続したマルチフィンガ型のトランジスタと、複数のトランジスタのゲート電極に接続された入力側整合回路と、各トランジスタセルのゲート電極と入力側整合回路の間にそれぞれ接続された共振回路と、各トランジスタからボンディングワイヤによって接続される細く絞られた出力側整合回路と、を有し、共振回路は、トランジスタの動作周波数の２次高調波の周波数又は２次高調波の周波数を中心とした所定の範囲内で共振してゲート電極に短絡又は十分に低い負荷を与える電力増幅回路が開示されている。
Further, as a circuit configuration for realizing a high output power amplifier circuit, as shown in
低出力の高周波電力増幅回路やドハティ増幅回路において、特許文献１で開示されている技術のような異なる高調波処理条件を設定することにより高効率化を実現することができる可能性はあるが、例えば、数百ワットの高出力の電力増幅回路を実現させようとすると、高調波処理回路を構成するデバイスの発熱問題を解決する必要がある。
In a low-output high-frequency power amplifier circuit or Doherty amplifier circuit, there is a possibility that high efficiency can be realized by setting different harmonic processing conditions such as the technique disclosed in
また、特許文献２で開示されているように、高出力の電力増幅回路において、ＦＥＴチップを単位セルユニットとし、単位セルユニットを多数接続してＩＣ化する場合、ＩＣの大型化によりそれぞれのＦＥＴチップから整合回路までの電気長が長くなり、理想的な１点接続とならず、位相の調整が困難になる。
Also, as disclosed in
本発明は、従来技術による高出力化と位相調整の問題を解決するためになされたものであり、主増幅器と補助増幅器に設けられた高調波処理回路を構成するデバイスの発熱問題を回避し、位相調整を容易にすると共に、高効率特性化と高出力化とを実現可能な高周波電力増幅器を提供することを目的とする。 The present invention was made to solve the problem of high output and phase adjustment according to the prior art, avoiding the heat generation problem of the devices constituting the harmonic processing circuit provided in the main amplifier and the auxiliary amplifier, An object of the present invention is to provide a high-frequency power amplifier capable of facilitating phase adjustment and realizing high efficiency characteristics and high output.
以上のような目的を達成するために、本発明に係る高周波電力増幅器は、高周波入力信号に位相差を与えて二つの信号に分配する分配器と、分配された一方の信号を増幅するキャリア増幅回路と、分配された他方の信号を増幅するピーク増幅回路と、キャリア増幅回路の出力とピーク増幅回路の出力とを合成するドハティ合成部と、合成された信号をインピーダンス変換して出力する変換部と、を有する高周波電力増幅器において、キャリア増幅回路は、信号増幅を行う第１のＦＥＴと、第１のＦＥＴのゲートに接続された第１の入力整合回路と、第１のＦＥＴのドレインに接続され、基本波λの２倍波に対して短絡又は十分小さい負荷となり、基本波λの３倍波に対して開放となり、あるいは、基本波λの２倍波に対して開放又は十分大きい負荷となり、基本波λの３倍波に対して短絡若しくは分小さい負荷となる第１の高調波処理手段と、第１の高調波処理手段に接続された第１の出力整合回路と、を有し、ピーク増幅回路は、信号増幅を行う第２のＦＥＴと、第２のＦＥＴのゲートに接続された第２の入力整合回路と、第２のＦＥＴのドレインに接続され、基本波λの２倍波及び３倍波に対して開放又は十分大きい負荷となる第２の高調波処理手段と、第２の高調波処理手段に接続された第２の出力整合回路と、を有することを特徴とする。 In order to achieve the above object, a high-frequency power amplifier according to the present invention includes a distributor that gives a phase difference to a high-frequency input signal and distributes it to two signals, and carrier amplification that amplifies one of the distributed signals. A circuit, a peak amplifier for amplifying the other distributed signal, a Doherty combiner for combining the output of the carrier amplifier and the output of the peak amplifier, and a converter for impedance-converting and outputting the combined signal The carrier amplifier circuit includes a first FET that performs signal amplification, a first input matching circuit that is connected to the gate of the first FET, and a drain that is connected to the drain of the first FET. Short circuit or sufficiently small load with respect to the second harmonic of the fundamental wave λ, open with respect to the third harmonic of the fundamental wave λ, or open or sufficiently large with respect to the second harmonic of the fundamental wave λ. A first harmonic processing means that becomes a load and becomes a short circuit or a small load with respect to the third harmonic of the fundamental wave λ, and a first output matching circuit connected to the first harmonic processing means. The peak amplifier circuit is connected to the second FET that performs signal amplification, the second input matching circuit connected to the gate of the second FET, and the drain of the second FET, and has a fundamental wave λ of 2 And a second harmonic processing unit that is open or sufficiently large with respect to the harmonic and the third harmonic, and a second output matching circuit connected to the second harmonic processing unit. To do.
また、本発明に係る高周波電力増幅器において、第１の高調波処理手段は、第１のＦＥＴの寄生ドレインソース容量成分と２倍波λ／４オープンスタブとにより、第１のＦＥＴをＦ級又は逆Ｆ級増幅器として動作させることを特徴とする。 Further, in the high frequency power amplifier according to the present invention, the first harmonic processing means may be configured such that the first FET is F-class or not by the parasitic drain source capacitance component of the first FET and the second harmonic λ / 4 open stub. It is characterized by operating as an inverse class F amplifier.
また、本発明に係る高周波電力増幅器において、第２の高調波処理手段は、第２のＦＥＴの寄生ドレインソース容量成分と予め設定されたインダクタ成分とにより、第２のＦＥＴをＥ級増幅器として動作させることを特徴とする。 In the high-frequency power amplifier according to the present invention, the second harmonic processing means operates as a class E amplifier using the second FET by a parasitic drain source capacitance component of the second FET and a preset inductor component. It is characterized by making it.
また、本発明に係る高周波電力増幅器において、第２の高周波処理手段のインダクタ成分は放熱効果が高いマイクロストリップラインにより形成されていることを特徴とする。 In the high-frequency power amplifier according to the present invention, the inductor component of the second high-frequency processing means is formed by a microstrip line having a high heat dissipation effect.
また、本発明に係る高周波電力増幅器において、 第１又は第２のＦＥＴは、ガリウムヒ素（ＧａＡｓ）ＦＥＴ、又は、高電子移動度トランジスタである窒化ガリウムＨＥＭＴであり、ピーク増幅回路及びキャリア増幅回路は１つのパッケージとしたことを特徴とする。 In the high-frequency power amplifier according to the present invention, the first or second FET is a gallium arsenide (GaAs) FET or a gallium nitride HEMT that is a high electron mobility transistor, and the peak amplifier circuit and the carrier amplifier circuit are One package is a feature.
本発明の特徴事項の一つである高調波処理は、準マイクロ波帯からマイクロ波帯であって、高周波電力増幅器の周波数特性から２倍及び３倍のみの処理を行えば十分であり、４倍以上の高調波処理は高調波自体が発生しないこと、及び、位相の合わせ込みが極めて難しいことがシミュレーション及び実験により明らかになったため、意図的に排除したことである。また、３倍の高調波処理が困難な場合、２倍波のみの処理でも改善する場合があることも発明者のシミュレーション及び実験により明らかになった。 The harmonic processing, which is one of the features of the present invention, is from the quasi-microwave band to the microwave band, and it is sufficient to perform only twice and three times the processing from the frequency characteristics of the high-frequency power amplifier. The harmonic processing more than doubled is intentionally excluded because it has been revealed through simulations and experiments that no harmonics themselves are generated and that phase alignment is extremely difficult. In addition, it has become clear from simulations and experiments by the inventor that when the harmonic processing of 3 times is difficult, the processing with only the 2nd harmonic may be improved.
また、本発明に係る高周波電力増幅器において、第１及び第２のＦＥＴは複数のセルを有し、マイクロストリップラインは、各セルに設けられて接続され、該マイクロストリップラインのインピーダンスは各セルにおける負荷インピーダンスの２倍以上となるように各マイクロストリップラインを離間して配置したことを特徴とする。 In the high-frequency power amplifier according to the present invention, the first and second FETs have a plurality of cells, the microstrip line is provided and connected to each cell, and the impedance of the microstrip line is set in each cell. The microstrip lines are spaced apart so as to be twice or more the load impedance.
さらに、本発明に係る高周波電力増幅器において、各マイクロストリップラインが予め決められた距離だけ離して配置できない場合には、２つのセル毎にマイクロストリップラインをまとめてアイソレーションを確保し、マイクロストリップ線路の両端に電極パッドを設けて各セルからそれぞれ接続したことを特徴とする。 Further, in the high-frequency power amplifier according to the present invention, when the microstrip lines cannot be arranged apart from each other by a predetermined distance, the microstrip lines are secured together for every two cells, and the microstrip line is secured. The electrode pads are provided at both ends of each cell and connected from each cell.
本発明に係る高周波電力増幅器により、さらなる高出力化が可能となり、高効率特性も合わせて実現可能となるという効果がある。 With the high-frequency power amplifier according to the present invention, it is possible to further increase the output and to achieve high efficiency characteristics.
以下、本発明を実施するための最良の形態（以下実施形態という）を、図面に従って説明する。 Hereinafter, the best mode for carrying out the present invention (hereinafter referred to as an embodiment) will be described with reference to the drawings.
図１にはドハティ増幅器である高周波電力増幅器１の構成が示されている。高周波電力増幅器１は、準マイクロ波帯からマイクロ波帯の信号を分配する９０度ハイブリッド回路１０と、分配された信号をキャリア増幅器として作動するＦＥＴ１３と、ピーク増幅器として作動するＦＥＴ１４にそれぞれ供給し、ドハティ線路２３で合成した後、インピーダンス変換線路２４でインピーダンス変換して出力する。キャリア増幅器は、入力整合回路１１と、ＦＥＴ１３と、位相調整線路１５と、２倍波λ／４オープンスタブ１６と、出力整合回路２１と、を有している。また、ピーク増幅器は、入力整合回路１２と、ＦＥＴ１４と、インダクタΔＬと、出力整合回路２２と、を有している。
FIG. 1 shows a configuration of a high-
高周波電力増幅器１では、通常、キャリア増幅器はＡ級からＡＢ級の動作点で高効率となるＦ級又は逆Ｆ級動作をさせ、ピーク増幅器はＣ級の動作点で高効率となるＥ級動作をするように異なるバイアスを有するキャリア増幅器及びピーク増幅器をドハティ線路で結合し、飽和点付近で駆動し始めるピーク増幅器の出力側インピーダンスの変化によりキャリア増幅器に与える出力側負荷を減少させるように変化させる。この動作により、高周波電力増幅器１は高い線形性と、飽和出力点からバックオフ６ｄＢにおける高効率化を実現している。
In the high-
図２には本実施形態の高周波電力増幅器の効率特性が示されている。図２は横軸に出力、縦軸に効率を取り、比較例としてのＦ級動作のキャリア増幅器及びＦ級動作のピーク増幅器による効率特性と、本実施形態であるＦ級動作のキャリア増幅器及びＥ級動作のピーク増幅器による効率特性を示している。 FIG. 2 shows the efficiency characteristics of the high-frequency power amplifier according to this embodiment. In FIG. 2, the horizontal axis represents the output and the vertical axis represents the efficiency. As a comparative example, the efficiency characteristics of the class F operation carrier amplifier and the class F operation peak amplifier, and the class F operation carrier amplifier and E according to this embodiment are shown. It shows the efficiency characteristics of the peak amplifier of class operation.
本実施形態で特徴的な事項は、ＦＥＴに内在する寄生ドレインソース容量Ｃｄｓを考慮してドハティ増幅動作をＥ級動作の増幅器で実現したことである。Ｅ級増幅器は飽和電力付近の効率向上がＦ級及び逆Ｆ級に対して大きいことが利点であるが、負荷インピーダンスの変化により効率改善効果は大きく変動する。このため、Ｅ級増幅器はピーク増幅器として使用してピーク電力付近の効率を向上させた。また、Ｆ級もしくは逆Ｆ級増幅器をキャリア増幅器として使用することで、６ｄＢバックオフ付近から飽和電力付近の効率向上に寄与し、比較例の７０％効率に対して効率が最大で５％向上して７５％効率となる。 A characteristic feature of this embodiment is that the Doherty amplification operation is realized by an amplifier of class E operation in consideration of the parasitic drain source capacitance Cds inherent in the FET. The class E amplifier is advantageous in that the efficiency improvement in the vicinity of the saturated power is large compared to the class F and the inverse class F, but the efficiency improvement effect varies greatly depending on the load impedance. For this reason, the class E amplifier was used as a peak amplifier to improve the efficiency near the peak power. Also, by using a class F or inverse class F amplifier as a carrier amplifier, it contributes to improving the efficiency from the vicinity of 6 dB backoff to the saturation power, and the efficiency is improved by 5% at the maximum with respect to the 70% efficiency of the comparative example. 75% efficiency.
図３はキャリア増幅器をＦ級又は逆Ｆ級とした場合のスタブ位置によるドレイン効率変化の特性図であり、図１のキャリア増幅器について説明する。図１のキャリア増幅器は、ＦＥＴ１３と、位相調整線路１５と、２倍波でλ／４のオープンスタブと、を有しており、直列に並列共振回路を入れたＦ級、逆Ｆ級の増幅器となっている。ここで、２倍波のショート点位相と位相調整線路の線路インピーダンスの変化の非線形シミュレーション結果を表１に示す。
FIG. 3 is a characteristic diagram of the drain efficiency change depending on the stub position when the carrier amplifier is class F or inverse class F, and the carrier amplifier of FIG. 1 will be described. The carrier amplifier of FIG. 1 includes an
表１に示すように、ＦＥＴの寄生ドレインソース容量Ｃｄｓを考慮しない場合のオープン点の位相は、基本波の電気長ＥＬが４５度となるが、Ｃｄｓを考慮する場合は、線路インピーダンスＺ０が増加することにより、ＥＬが０度（ショート点）に近づくことが分かる。また、図３より、オープン点位相はＣｄｓにより線路インピーダンスの影響を受けるものの、位相差２５．５度の間ではＦ級又は逆Ｆ級の最大点は連続しており、間に谷部ができず特性が安定していることから、キャリア増幅器にＦ級又は逆Ｆ級を用いても良いことが分かる。次に、ピーク増幅器について示す。 As shown in Table 1, the phase of the open point when the parasitic drain-source capacitance Cds of the FET is not taken into consideration is 45 degrees in the electric length EL of the fundamental wave, but when the Cds is taken into account, the line impedance Z0 increases. By doing so, it can be seen that EL approaches 0 degrees (short point). In addition, from Fig. 3, although the open point phase is affected by the line impedance due to Cds, the maximum point of class F or inverse class F is continuous between the phase differences of 25.5 degrees, and valleys are formed between them. Since the characteristics are stable, it can be seen that class F or inverse class F may be used for the carrier amplifier. Next, a peak amplifier will be described.
図４はピーク増幅器をＥ級とした回路構成を示している。図４（Ａ）は、ピーク増幅器の通常の回路構成であり、図４（Ｂ）は本実施形態に係る２ＧＨｚ帯、１００ワット級の回路構成を示している。本実施形態では、インダクタΔＬの温度上昇を防止するため、インダクタΔＬと出力整合回路のＬｍとを組み合わせたマイクロストリップライン（Ｚ０，θ０）線路を有するピーク増幅器とした。また、回路設計に当たり、Ｚｍを基準点とし、ＦＥＴ１４にはトランジスタでパワー最大となる負荷インピーダンスをＲＬとＣｄｓの並列回路で表した抵抗分の値としてロードインピーダンスを仮定した。
FIG. 4 shows a circuit configuration in which the peak amplifier is class E. FIG. 4A shows a normal circuit configuration of the peak amplifier, and FIG. 4B shows a 2 GHz band, 100 watt class circuit configuration according to this embodiment. In the present embodiment, in order to prevent the temperature of the inductor ΔL from rising, the peak amplifier has a microstrip line (Z0, θ0) line that combines the inductor ΔL and the output matching circuit Lm. In designing the circuit, the load impedance was assumed with Zm as the reference point and the
図５は、ピーク増幅器の調整前の特性と調整後の特性とを示すスミスチャートであり、図５（Ａ）は調整前、図５（Ｂ）は調整後を示している。図５（Ａ）の破線はインダクタΔＬを用いた通常の回路構成によるスミスチャートであり、白印の下向き三角が基本波、２倍波及び３倍波のポイントを示している。また、黒印の下向き三角は図４（Ｂ）のマイクロストリップ線路を用いた回路構成の同様な特性である。図５（Ａ）に示すように、２倍波及び３倍波のポイントは高調波成分の特性の違いにより比較的近い位置となるもののの、インダクタΔＬとマイクロストリップ線路との違いにより２倍波と３倍波はそれぞれ一致しない。 FIG. 5 is a Smith chart showing characteristics before and after adjustment of the peak amplifier. FIG. 5 (A) shows before adjustment and FIG. 5 (B) shows after adjustment. The broken line in FIG. 5A is a Smith chart with a normal circuit configuration using the inductor ΔL, and the downward triangles with white marks indicate the points of the fundamental wave, the second harmonic wave, and the third harmonic wave. Also, the downward triangles with black marks are the same characteristics of the circuit configuration using the microstrip line in FIG. As shown in FIG. 5A, although the points of the second harmonic and the third harmonic are relatively close due to the difference in the characteristics of the harmonic components, the second harmonic is caused by the difference between the inductor ΔL and the microstrip line. And the third harmonic do not match each other.
図６はピーク増幅器の調整処理の流れを示している。図６と図５（Ｂ）を用いて調整処理を説明する。調整処理を開始するとステップＳ１０において、Ｅ級動作を可能とするため、マイクロストリップラインの線路インピーダンスＺ０をロードラインインピーダンスＲＬの２倍以上の値に初期値を設定する。ここで、所定の寄生ドレインソース容量Ｃｄｓは、図５（Ｃ）に示すようにＺｍの基準点をＣｄｓの内側と仮定し、完全オープン状態のＦＥＴとしてシュミレーションした値を用いる。 FIG. 6 shows the flow of the adjustment process of the peak amplifier. The adjustment process will be described with reference to FIGS. 6 and 5B. When the adjustment process is started, in step S10, in order to enable class E operation, the initial value is set to a value equal to or more than twice the line impedance Z0 of the load line impedance RL. Here, as the predetermined parasitic drain-source capacitance Cds, as shown in FIG. 5C, assuming that the reference point of Zm is inside Cds, a value simulated as a fully open FET is used.
次に、ステップＳ１２において、ロードラインインピーダンスＲＬの２倍以上の値となるようにＺ０に設定し、ステップＳ１４において、θ０による位相調整の設定を行い、ステップＳ１６において特性計算を実行する。ステップＳ１８において、得られた結果がスミスチャートの外周部に接するような反射特性の有無を判定し、反射特性を有していない場合には、ステップＳ１２へ戻り、各パラメータを変更して特性計算を再実行する。ここで、得られた結果が反射特性を有する場合には、ステップＳ２０へ移り、Ｃｄｓによる特性とＥ級との２倍波及び３倍波とがそれぞれ近接しているかどうかを判定する。もし、所定の角度以内に収まらない場合には処理を繰り返し、所定の角度以内に収まる場合には、Ｚ０及びθ０パラメータを記憶媒体に記録して処理を終了する。 Next, in step S12, Z0 is set so that the value is twice or more the load line impedance RL. In step S14, the phase adjustment is set by θ0, and the characteristic calculation is executed in step S16. In step S18, it is determined whether or not the obtained result is in contact with the outer periphery of the Smith chart, and if there is no reflection characteristic, the process returns to step S12 to change each parameter and calculate the characteristic. Try again. Here, when the obtained result has the reflection characteristic, the process proceeds to step S20, and it is determined whether the characteristic by Cds and the second and third harmonics of the E class are close to each other. If the angle does not fall within the predetermined angle, the process is repeated. If the angle falls within the predetermined angle, the Z0 and θ0 parameters are recorded in the storage medium, and the process ends.
このような処理を実行することにより、図５（Ｂ）に示すように、Ｃｄｓにより完全オープン時でもオープンとはならないが、インダクタΔＬとマイクロストリップ線路との違いを吸収し、Ｃｄｓによる特性とＥ級の２倍波及び３倍波との特性を近づけることが可能となり、ピーク増幅器として好ましい特性となる。 By performing such a process, as shown in FIG. 5B, the open circuit does not open even when Cds is completely open, but the difference between the inductor ΔL and the microstrip line is absorbed, and the characteristics of Cds and E The characteristics of the second harmonic and the third harmonic of the class can be brought close to each other, which is a preferable characteristic as a peak amplifier.
次に、キャリア増幅器やピーク増幅器に用いるＥ級増幅器の種々の構成について図１３と図１４を用いて説明する。図１３は実施形態の参考となるＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図１３のＥ級増幅器３０は、入力ゲート３１と、８個のＦＥＴチップ３２で構成される８ユニットセル（ＦＥＴチップ）と、アルミナ基板上に形成されたマイクロストリップライン３３（Ｚ０，θ０）と、裏面電極を接地した単層チップコンデンサ３４と、出力ドレイン３５と、を備えている。
Next, various configurations of class E amplifiers used for carrier amplifiers and peak amplifiers will be described with reference to FIGS. FIG. 13 shows a circuit pattern (A) and an equivalent circuit (B) of a
この回路パターンで特徴的なことは、特許文献２に記載されているように細く絞ったマイクロストリップライン３３を用いたことである。しかし、マイクロストリップライン３３のインピーダンスを高くする目的及び、ボンディングワイヤによる接続性を考慮してストリップライン３３を細く絞ったことで、端部の見かけの伝送線路長と、中心部の見かけの伝送線路長が異なり、位相差が生じることで高周波電力増幅器全体として効率が低下する。
What is characteristic of this circuit pattern is that a
図１４はマイクロストリップライン３３にオープンスタブを形成したＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図１４のＥ級増幅器３０は、入力ゲート３１とＦＥＴチップ３２と、２倍波でλ／４のオープンスタブ３６（Ｚ１，θ１）を有するマイクロストリップライン３３（Ｚ０，θ０）と、出力ドレイン３５と、を備えている。
FIG. 14 shows a circuit pattern (A) and an equivalent circuit (B) of a
この回路の特徴は、図１３で使用していた単層チップコンデンサの替わりにオープンスタブ３６を用いたことである。しかし、この回路では、８ユニットセル化とオープンスタブ３６を配置する場所の制約によりマイクロストリップライン３３の幅が大きくなると共にオープンスタブ３６の幅により位相θ０が理想的な一点接続とならなず、各ＦＥＴチップ３２からオープンスタブ３６までの伝送線路長が異なり、位相差が生じることで高周波電力増幅器全体として効率が低下する。
A feature of this circuit is that an
図７はＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図７のＥ級増幅器３０は、入力ゲート３１と、８個のＦＥＴチップ３２で構成される８ユニットセル（ＦＥＴチップ）と、アルミナ基板上に形成されたマイクロストリップライン３３（Ｚ０，θ０）と、裏面電極を接地した単層チップコンデンサ３４と、出力ドレイン３５と、を備えている。この回路パターンで特徴的なことは、マイクロストリップライン３３のインピーダンスを高くすることよりも見かけの伝送線路長を等しくしたことである。なお、等価回路（Ｂ）の出力整合回路２２によりインピーダンスを高める構成としている。
FIG. 7 shows a circuit pattern (A) of the
図８は、図７に示したＥ級増幅器３０のマイクロストリップライン３３の電磁界シミュレーション結果を示している。ここでは、一例として、準マイクロ波帯，１００ワットクラスのＥ級増幅器としてＦＥＴチップ１〜８を同相で電圧駆動した時の電磁界シミュレーションを行った。
FIG. 8 shows the electromagnetic field simulation result of the
図８のハッチングは色の濃い部分が電流（単位：アンペア／メータ）が大きいことを示し、色の薄い部分は電流が小さいことを示している。図８に示すように、電流はマイクロストリップラインの両端に集中して流れるため、中心部のＦＥＴチップの電流が減少し、各ＦＥＴチップを同相で駆動しているにもかかわらず、電流は不均一となることが明らかになった。この現象は、高出力の増幅器をＦＥＴチップの個数倍で実現する場合、余分にＦＥＴチップが必要となり、回路規模の増加を招くことになる。そこで、図９と図１１に示す回路パターンについて同様の電磁界シミュレーションを行った。 The hatching in FIG. 8 indicates that the dark portion indicates that the current (unit: ampere / meter) is large, and the light portion indicates that the current is small. As shown in FIG. 8, since the current flows concentrically at both ends of the microstrip line, the current of the FET chip in the central portion is reduced, and the current is not in spite of driving each FET chip in the same phase. It became clear that it became uniform. This phenomenon requires an extra FET chip when an amplifier with a high output is realized by the number of FET chips, and causes an increase in circuit scale. Therefore, similar electromagnetic field simulations were performed on the circuit patterns shown in FIGS.
図９は本実施形態に係る別のＥ級増幅器の回路パターン（Ａ）とその等価回路（Ｂ）を示している。回路パターン（Ａ）において、例えば、マイクロストリップライン３３は、基板厚を０．６ｍｍ、比誘電率を１０とし、ライン幅を０．１ｍｍ、ライン間距離を０．２ｍｍとした。
FIG. 9 shows a circuit pattern (A) and an equivalent circuit (B) of another class E amplifier according to this embodiment. In the circuit pattern (A), for example, the
図８に示すように、高周波の電流は、マイクロストリップライン３３の両端に集中して流れるため、ＦＥＴチップ毎にマイクロストリップライン３３を形成して各ＦＥＴチップの高周波電流を均一に流す構成とした。なお、回路パターンを形成するに当たり、各ＦＥＴチップにインピーダンス（Ｚ０，θ０）のマイクロストリップライン３３をアルミナ基板上に配置し、各マイクロストリップライン３３のＺ０は各ＦＥＴチップのロードインピーダンスＲＬの２倍以上となるように、マイクロストリップライン３３の幅を決定した。
As shown in FIG. 8, since the high-frequency current flows in a concentrated manner at both ends of the
図１０は、図９に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を示している。 各ＦＥＴチップを同相で電圧駆動した場合において、各ＦＥＴチップ間で流れる電流は均一となる。しかし、この回路構成では、各マイクロストリップラインのＺ０は各ＦＥＴチップのロードインピーダンスＲＬの２倍以上にする必要があり、回路規模が大きくなる。逆に、回路規模が予め決まっている場合には、マイクロストリップライン間のアイソレーションが十分に取れず、効率が低下することがある。そこで、マイクロストリップライン間のアイソレーションが十分に取れない場合の回路パターンを次に示す。 FIG. 10 shows the electromagnetic field simulation result of the microstrip line of the class E amplifier shown in FIG. When each FET chip is voltage-driven in the same phase, the current flowing between the FET chips is uniform. However, in this circuit configuration, Z0 of each microstrip line needs to be at least twice the load impedance RL of each FET chip, and the circuit scale increases. On the contrary, when the circuit scale is determined in advance, the microstrip line may not be sufficiently isolated, and the efficiency may be lowered. Therefore, a circuit pattern in the case where sufficient isolation between the microstrip lines cannot be obtained is shown below.
図１１は、本実施形態に係るさらに別のＥ級増幅器の回路パターンを示している。本実施形態で特徴的なことは、マイクロストリップライン間のアイソレーションが十分に取れない場合には、ワイヤボンド数もしくはＦＥＴチップ数の半分以上の数のマイクロストリップラインにまとめることである。例えば、マイクロストリップライン３３は、基板厚を０．６ｍｍ、比誘電率を１０とし、ライン幅を０．２ｍｍ、アイソレーションを取るためにライン間距離を０．４ｍｍとした。また、ＦＥＴチップとマイクロストリップライン３３の１つのラインの中心線から離れて位置する電極パッドとをワイヤボンドで接続している。
FIG. 11 shows a circuit pattern of still another class E amplifier according to this embodiment. What is characteristic in the present embodiment is that when sufficient isolation between the microstrip lines cannot be obtained, the microstrip lines are combined into a number of microstrip lines that is more than half the number of wire bonds or FET chips. For example, the
図１２は図１１に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を示している。図１１の結果は、図１０の結果と同様な傾向を示し、各ＦＥＴチップを同相で電圧駆動した場合において、ラインの中心部に電流の低下する領域が若干発生するが、各ＦＥＴチップ間で流れる電流は均一となる。 FIG. 12 shows the electromagnetic field simulation result of the microstrip line of the class E amplifier shown in FIG. The result of FIG. 11 shows the same tendency as the result of FIG. 10, and when each FET chip is voltage-driven in the same phase, a region where the current decreases slightly occurs at the center of the line. The flowing current is uniform.
上述した構成により、複数のＦＥＴチップを用いて高出力化が実現出来ると共に、均一なＥ級の高調波処理に加え、基本ユニットセルから設計しＦＥＴチップ数を増やしても諸特性を維持すること（スケーリング設計）が容易になる。 With the configuration described above, high output can be achieved using multiple FET chips, and in addition to uniform class E harmonic processing, various characteristics can be maintained even if the number of FET chips is increased by designing from basic unit cells. (Scaling design) becomes easy.
以上、上述したように、本実施形態による高周波電力増幅器により、さらなる高出力化が可能となり、高効率特性も合わせて実現可能となる。なお、本実施形態ではピーク増幅器に窒化ガリウムＨＥＭＴによるＥ級増幅器を用いた。 As described above, the high-frequency power amplifier according to the present embodiment makes it possible to further increase the output and to achieve high efficiency characteristics. In this embodiment, a class E amplifier using gallium nitride HEMT is used as the peak amplifier.
１ 高周波電力増幅器、１０ ９０度ハイブリッド回路、１１，１２，１２１Ａ 入力整合回路、１３，１４ ＦＥＴ、１５ 位相調整線路、１６，３６ λ／４オープンスタブ、１８，３３ マイクロストリップライン、２１，２２ 出力整合回路、２３ ドハティ線路、２４ インピーダンス変換線路、３０ Ｅ級増幅器、３１ 入力ゲート、３２ ＦＥＴチップ、３４ 単層チップコンデンサ、３５ 出力ドレイン、１１０ 主増幅器、１１１，１２１ 入力回路、１１２，１２２ トランジスタ、１１３，１２３ 出力回路、１１３Ａ，１２３Ａ 出力整合回路、１１３Ｂ，１２３Ｂ 高調波処理回路、１２０ 補助増幅器、１３０ 分配回路、１３５ ９０度位相調整回路、１４０ ドハティ回路、１４１ ドハティネットワーク、２００ ドハティ増幅器。 1 high frequency power amplifier, 10 90 degree hybrid circuit, 11, 12, 121A input matching circuit, 13, 14 FET, 15 phase adjustment line, 16, 36 λ / 4 open stub, 18, 33 microstrip line, 21, 22 output Matching circuit, 23 Doherty line, 24 impedance conversion line, 30 class E amplifier, 31 input gate, 32 FET chip, 34 single layer chip capacitor, 35 output drain, 110 main amplifier, 111, 121 input circuit, 112, 122 transistor, 113, 123 output circuit, 113A, 123A output matching circuit, 113B, 123B harmonic processing circuit, 120 auxiliary amplifier, 130 distribution circuit, 135 90 degree phase adjustment circuit, 140 Doherty circuit, 141 Doherty network, 200 Doherty Width device.
Claims (7)
キャリア増幅回路は、
信号増幅を行う第１のＦＥＴと、
第１のＦＥＴのゲートに接続された第１の入力整合回路と、
第１のＦＥＴのドレインに接続され、基本波λの２倍波に対して短絡又は十分小さい負荷となり、基本波λの３倍波に対して開放となり、あるいは、基本波λの２倍波に対して開放又は十分大きい負荷となり、基本波λの３倍波に対して短絡若しくは十分小さい負荷となる第１の高調波処理手段と、
第１の高調波処理手段に接続された第１の出力整合回路と、を有し、
ピーク増幅回路は、
信号増幅を行う第２のＦＥＴと、
第２のＦＥＴのゲートに接続された第２の入力整合回路と、
第２のＦＥＴのドレインに接続され、基本波λの２倍波及び３倍波に対して開放又は十分大きい負荷となる第２の高調波処理手段と、
第２の高調波処理手段に接続された第２の出力整合回路と、
を有することを特徴とする高周波電力増幅器。 A distributor that gives a phase difference to a high-frequency input signal and distributes it to two signals, a carrier amplifier circuit that amplifies one of the distributed signals, a peak amplifier circuit that amplifies the other distributed signal, and a carrier amplifier circuit In a high frequency power amplifier having a Doherty synthesis unit that synthesizes the output of the power amplifier and the output of the peak amplifier circuit, and a conversion unit that outputs the synthesized signal by impedance conversion,
Carrier amplifier circuit
A first FET for signal amplification;
A first input matching circuit connected to the gate of the first FET;
Connected to the drain of the first FET, short circuit or sufficiently small load with respect to the second harmonic of the fundamental wave λ, open to the third harmonic of the fundamental wave λ, or with a second harmonic of the fundamental wave λ A first harmonic processing unit that is open or sufficiently large with respect to the third harmonic wave of the fundamental wave λ and is short-circuited or sufficiently small;
A first output matching circuit connected to the first harmonic processing means,
The peak amplifier circuit
A second FET for signal amplification;
A second input matching circuit connected to the gate of the second FET;
A second harmonic processing means connected to the drain of the second FET and having an open or sufficiently large load with respect to the second and third harmonics of the fundamental wave λ;
A second output matching circuit connected to the second harmonic processing means;
A high-frequency power amplifier comprising:
第１の高調波処理手段は、
第１のＦＥＴの寄生ドレインソース容量成分と２倍波λ／４オープンスタブとにより、第１のＦＥＴをＦ級又は逆Ｆ級増幅器として動作させることを特徴とする高周波電力増幅器。 The high frequency power amplifier according to claim 1,
The first harmonic processing means is:
A high-frequency power amplifier characterized in that a first FET is operated as a class F or inverse class F amplifier by a parasitic drain source capacitance component of the first FET and a second harmonic λ / 4 open stub.
第２の高調波処理手段は、
第２のＦＥＴの寄生ドレインソース容量成分と予め設定されたインダクタ成分とにより、第２のＦＥＴをＥ級増幅器として動作させることを特徴とする高周波電力増幅器。 The high frequency power amplifier according to claim 1 or 2,
The second harmonic processing means is:
A high-frequency power amplifier characterized in that a second FET is operated as a class E amplifier by a parasitic drain source capacitance component of the second FET and a preset inductor component.
第２の高周波処理手段のインダクタ成分は放熱効果が高いマイクロストリップラインにより形成されていることを特徴とする高周波電力増幅器。 The high frequency power amplifier according to claim 3, wherein
A high frequency power amplifier characterized in that the inductor component of the second high frequency processing means is formed by a microstrip line having a high heat dissipation effect.
第１又は第２のＦＥＴは、ガリウムヒ素（ＧａＡｓ）ＦＥＴ、又は、高電子移動度トランジスタである窒化ガリウムＨＥＭＴであり、ピーク増幅回路及びキャリア増幅回路は１つのパッケージとしたことを特徴とする高周波電力増幅器。 The high frequency power amplifier according to any one of claims 1 to 3,
The first or second FET is a gallium arsenide (GaAs) FET or a gallium nitride HEMT which is a high electron mobility transistor, and the peak amplifier circuit and the carrier amplifier circuit are in one package. Power amplifier.
第１及び第２のＦＥＴは複数のセルを有し、
マイクロストリップラインは、各セルに設けられて接続され、該マイクロストリップラインのインピーダンスは各セルにおける負荷インピーダンスの２倍以上となるように各マイクロストリップラインを離間して配置したことを特徴とする高周波電力増幅器。 The high frequency power amplifier according to claim 3, wherein
The first and second FETs have a plurality of cells,
A microstrip line is provided in each cell and connected thereto, and the microstrip line is spaced apart so that the impedance of the microstrip line is more than twice the load impedance in each cell. Power amplifier.
各マイクロストリップラインが予め決められた距離だけ離して配置できない場合には、２つのセル毎にマイクロストリップラインをまとめてアイソレーションを確保し、マイクロストリップ線路の両端に電極パッドを設けて各セルからそれぞれ接続したことを特徴とする高周波電力増幅器。 The high frequency power amplifier according to claim 6, wherein
If the microstrip lines cannot be placed apart by a predetermined distance, the microstrip lines are grouped together for every two cells to ensure isolation, and electrode pads are provided at both ends of the microstrip line to A high-frequency power amplifier characterized by being connected to each other.
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