JP2009239199A - Circuit device - Google Patents
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Abstract
Description
本発明は回路装置に関し、特に、受動素子用の電極パターンに関するものである。 The present invention relates to a circuit device, and more particularly to an electrode pattern for a passive element.
一般に回路装置、特に実装基板を採用し、ＴＲ素子、ＩＣおよび受動素子が実装された回路装置が有る。例えばセラミック基板、金属基板、プリント基板等の上にこれらの素子が実装され、基板の特徴を利用して色々な分野に応用されている。 In general, there is a circuit device, particularly a circuit device that employs a mounting substrate and is mounted with a TR element, an IC, and a passive element. For example, these elements are mounted on a ceramic substrate, a metal substrate, a printed circuit board, or the like, and are applied to various fields using the characteristics of the substrate.
例えばセラミック基板は、高電圧分野、金属基板は、放熱性が良いため、パワー分野に用いられる。またプリント基板は、安価なため家電等のセットに採用される。最近では、プリント基板も薄型で多層になっているため、携帯電話等にも応用されている。 For example, a ceramic substrate is used in the high voltage field, and a metal substrate is used in the power field because of its good heat dissipation. Moreover, since a printed circuit board is inexpensive, it is adopted for a set of home appliances. Recently, since the printed circuit board is also thin and multilayered, it is applied to mobile phones and the like.
そこで必要となるものとして受動部品、特にチップ抵抗、チップコンデンサ等が多用されている。これは、半導体ＩＣのサージ保護、精度のある電圧センシング等と色々な方法で数多く採用されている。 Therefore, passive components such as chip resistors and chip capacitors are frequently used as necessary. Many of these methods are employed by various methods such as surge protection of semiconductor ICs, accurate voltage sensing, and the like.
例えば図６に於いて、符号１は、実装基板２の上に形成される導電パターンで、点線で示されるものは、この導電パターン２に実装されるチップ抵抗３である。チップ抵抗３の両端には、チップ電極４、５が設けられ、一方のチップ電極４は、前記導電パターンの一つである、第１電極６と接続され、他端のチップ電極５は、第２電極６と接続されている。図６Ａや図６Ｂから判るように、チップ抵抗３は、６面体でありチップ電極４と第１電極６、チップ電極５と第２電極７は、半田等のロウ材やＡｇペースト等で接続されている。
For example, in FIG. 6,
そしてこのチップ抵抗３の両端に発生する電圧を見るために、前記第１、第２電極６、７の側辺８、９から配線１０、１１が延在し、その配線が電圧検出手段と接続され、センシングを行っている。
In order to see the voltage generated at both ends of the chip resistor 3,
図６は、導電パターンとチップ抵抗のみを示したが、実際は特開２００１−３５２０３４号公報に示されるようなＨＩＣ基板として採用されている。
図６の配線１０、１１を使ってチップ抵抗に印加される電圧をセンシングする場合において、より精度の高いセンシングを行おうとしても、微妙にその値が違ってくる。
In the case of sensing the voltage applied to the chip resistor using the
一般には、この場合、チップ抵抗素子にレーザ等を照射してトリミングを行っているが、それでも微妙に違ってくる。 In general, in this case, trimming is performed by irradiating the chip resistor element with a laser or the like, but it still differs slightly.
本発明は、前述の問題を考慮し、
第１に、少なくとも表面が絶縁処理された実装基板と、前記実装基板の上に設けられた受動素子実装用のお互いに対向した第１電極および第２電極と、前記第１電極と前記第２電極と電気的に接続され固着された受動素子とを有する回路装置に於いて、
前記第１電極と前記第２電極の対向する側辺のそれぞれから前記受動素子の電圧を検出する第１配線および第２配線が設けられる事で解決するもので有る。
The present invention takes into account the aforementioned problems,
1stly, the mounting board by which the surface was insulated at least, the 1st electrode and 2nd electrode which were mutually provided for the passive element mounting provided on the said mounting board, the said 1st electrode, and the said 2nd In a circuit device having a passive element electrically connected and fixed to an electrode,
The problem is solved by providing a first wiring and a second wiring for detecting the voltage of the passive element from each of the opposing sides of the first electrode and the second electrode.
具体的には、前記第１電極と前記第１配線の境界および前記第２電極と前記第２配線の境界は、前記受動素子の下方に配置される事で解決するものである。 Specifically, the boundary between the first electrode and the first wiring and the boundary between the second electrode and the second wiring are solved by being arranged below the passive element.
図６の様に配線１０を形成すると、本来の電圧を取れないが、図１の様に、第１配線１０および第２配線１１がチップ３と重畳するように配置されると、より精度の高い電圧が取れる。
When the wiring 10 is formed as shown in FIG. 6, the original voltage cannot be obtained. However, when the first wiring 10 and the
また図１で示す太線の矢印がチップ素子３の中央ラインとし、この中央ラインの右、または左にずれると、発生する電圧は、若干であるが減少する。よってチップ抵抗と重畳し、電圧検出用の配線を左右にずらすことで微妙な調整が可能となる。 Further, when the thick line arrow shown in FIG. 1 is the center line of the chip element 3 and is shifted to the right or left of the center line, the generated voltage is slightly reduced. Therefore, fine adjustment is possible by superimposing the chip resistance and shifting the voltage detection wiring to the left and right.
では、本発明の構造について、図１を参照して説明する。尚、従来例と共通する部分の符号は共用する。 Now, the structure of the present invention will be described with reference to FIG. In addition, the code | symbol of the part which is common in a prior art example is shared.
本発明は、実装基板２の上に受動素子３が配置される時、その受動素子３の両端に発生する電圧のセンシング精度を高めるために、その電極または取り出し配線の構造に関するものである。
The present invention relates to a structure of an electrode or a lead-out wiring in order to increase the sensing accuracy of a voltage generated at both ends of the passive element 3 when the passive element 3 is disposed on the
まず実装基板２について説明する。一般に受動素子が載置できる基板であれば良く、例えばセラミック基板またはガラス基板の無機系基板、プリント基板、フレキシブル基板等の有機系基板、更にＣｕ、Ａｌまたはこれらを主成分とする合金からなる金属基板などが考えられる。
First, the
無機系基板であるセラミック基板やガラス基板は、振動や衝撃に対して脆いが、誘電率が高いこともあり、高耐圧分野、化学的汚染の恐れの有る分野で適する。この場合、一般的に導電ペーストをスクリーン印刷やインクジェット等で印刷し、導電パターンを形成している。 Ceramic substrates and glass substrates, which are inorganic substrates, are fragile to vibrations and impacts, but have a high dielectric constant, and are suitable in fields with high withstand voltage and risk of chemical contamination. In this case, generally, a conductive paste is printed by screen printing, ink jet, or the like to form a conductive pattern.
プリント基板は、主に三つのタイプがある。つまりコア層が絶縁性樹脂または導電性の金属から成るものがある。前者は、図７（Ａ）に示すように、エポキシ樹脂等の絶縁性に優れた材料がコア層７０として選択され、その両面に導電パターン７１が形成されたものである。この場合、２層基板と呼び、さらにこの２層基板の表裏に絶縁性樹脂層７２を介して導電パターン７３が繰り返し形成されることで、４層、６層・・・と多層が形成される。現在では６〜８層位まで実現されている。そしてその板厚は、４層では２００〜３００μｍ程度と非常に薄くなっている。同然各層の導電パターン７１、７３は、コア層のスルーホール７４、両側に形成される絶縁層のコンタクト孔７５を介して電気的に接続されている。
There are mainly three types of printed circuit boards. That is, there is a core layer made of an insulating resin or a conductive metal. In the former, as shown in FIG. 7A, a material having excellent insulating properties such as an epoxy resin is selected as the
またコア層８０が例えばＣｕ材からなる場合、その両側に絶縁性樹脂層８１が被覆され、更に両面に導電パターン８２が形成される。この場合、２層基板と成る。そして４層、６層と積層されるには、樹脂コア基板と同様に絶縁性樹脂層８３を形成した後に両側に導電パターン８４が形成される。この金属コアの場合、コア層がヒートシンクとなり、パワー系のモジュールに最適な構造となる。
Further, when the
更に実装基板として金属基板がある。金属材料としては、Ｃｕを主材料とするもの、またはＡｌを主材料とするもの、更にはＣｕまたはＡｌ等と他の金属の合金からなるものが考えられる。そしてこれら金属基板は、少なくとも表面に絶縁層が被覆され、その上に導電パターンが形成されている。また１層の導電パターンで足りない場合は、絶縁性樹脂層を介して２層目の導電パターンが形成されても良い。金属基板は、熱伝導性に優れるため、金属基板の上には、大電力用の回路または半導体素子が実装される。具体的には、音響、映像用の増幅回路、モータの駆動回路、エアコン、洗濯機、掃除機等のインバータ回路等に応用される。 Further, there is a metal substrate as a mounting substrate. As the metal material, a material containing Cu as a main material, a material containing Al as a main material, or a material made of an alloy of Cu or Al and other metals can be considered. These metal substrates have at least a surface coated with an insulating layer, and a conductive pattern formed thereon. In addition, when the one-layer conductive pattern is insufficient, a second-layer conductive pattern may be formed through an insulating resin layer. Since the metal substrate is excellent in thermal conductivity, a high-power circuit or a semiconductor element is mounted on the metal substrate. Specifically, it is applied to an amplifier circuit for audio and video, a motor drive circuit, an inverter circuit for an air conditioner, a washing machine, a vacuum cleaner, and the like.
最近では、エンベデッドと呼ばれ、実装基板の最表面に形成される導電パターンだけでなく、その下層の導電パターンにチップ抵抗が埋め込まれる場合もある。これは、前述した全てのケースにおいて実施できるものである。 Recently, it is called “embedded”, and there are cases where a chip resistor is embedded not only in the conductive pattern formed on the outermost surface of the mounting substrate but also in the conductive pattern underneath. This can be implemented in all the cases described above.
図６の実装基板２は、金属基板を用いた例であり、特にＣｕまたはＡｌを採用したものである。符号２０は、金属基板２と導電パターン１の短絡を防止するための絶縁性樹脂層である。またＡｌを金属基板として採用した場合は、金属基板の両面に酸化膜２１が形成される場合もあり、例えば陽極酸化にて生成される。そして導電パターン１は、Ｃｕ箔が形成され、エッチングにより導電パターン１が形成される。この導電パターン１は、配線、アイランド、配線と一体のパッド、そして配線と一体の電極等として加工されている。またパッドは、搭載される半導体素子２２のタイプで決まり、フェイスアップで半導体素子２２がアイランドに実装される場合は、半導体素子と電気的に接続される金属細線２３と接続されるボンディングパッド２４であり、フェイスダウンで接続される場合は、半導体素子の表面に形成されるバンプと接続されるパッドである。更に金属基板の周囲からリードが延在される場合は、リードを接続するパッドが金属基板の周囲の側辺に形成されている。また受動素子、ここではチップ抵抗３の電極４、５と接続される電極２５が形成される。当然この電極２５は、回路を構成するため、配線と一体で形成される。
The
またこれら全ての実装基板は、封止されずモジュールとして採用される場合と、プラスチックや金属からなるケースで封止されたり、更にはセラミック基板、プリント基板、フレキシブルシート等に於いては、ポッティング法やトランスファーモールド法で封止されることもある。 In addition, all these mounting boards are used as modules without being sealed, and are sealed with cases made of plastic or metal. Furthermore, in ceramic boards, printed boards, flexible sheets, etc., the potting method is used. Or may be sealed by a transfer mold method.
では図１に戻り説明する。符号６、７は、実装基板２に設けられた導電パターンで、紙面に対して上から延在される第１電極６と、紙面に対して下から延在される第２電極７が実線で描かれている。この上には、前記第１電極６と前記第２電極７をまたぐようにチップ抵抗３が設けられている。このチップ抵抗３は、点線で示してあり、６面体で成る。つまりこのチップ抵抗３は、長方形の上面、この上面と対向し実質同じ形状の裏面、そして上面と裏面の周囲をつなぐ４つの側面から成る。そしてこの６面体の一端（紙面に対して上端）には、点線で示すように、上面、裏面、そして３つの側面に渡りチップ電極４が形成され、他端（紙面に対して下端）には、点線で示すように上面、裏面そして３つの側面にわたりチップ電極５が形成されている。例えば、サイズ３２２５であれば、前記長方形の長辺３０が３．２ｍｍ、短辺３１が２．５ｍｍで、厚みが例えば０．５〜０．３ｍｍ程度であり、抵抗値は、１ｍ〜５ｍΩである。チップ電極４の縦方向の長さｔは、１．２〜０．５ｍｍである。また５０２５であれば、長辺が５．０ｍｍ、短辺が２．５ｍｍ、厚みが例えば０．５〜０．３ｍｍ程度であり、１ｍ〜１０ｍΩ程度である。そして縦方向の長さｔは、１．９〜０．９ｍｍである。
Returning to FIG. Reference numerals 6 and 7 are conductive patterns provided on the mounting
続いて、第１電極６と第２電極１１の横幅は、チップ抵抗の幅よりも若干広く形成され、例えば３２２５では、２．７ｍｍ程度、５０２５では、２．８ｍｍ程度である。実質両側に０．１ｍｍから０．２ｍｍ程度拡大されている。またこの導電パターンは、下層がＣｕ箔で約７０μｍ、その上に、つまりチップ電極４、５が固着される部分に、Ｎｉ、金、ＰｄまたはＡｇ等が数μｍの厚みでメッキ形成されている。またプリント基板に於いては、Ｃｕの上にＮｉ、そしてＡｕが形成される場合もある。
Subsequently, the lateral width of the first electrode 6 and the
また第１電極６、第２電極７の縦の長さは、最小で約２．２ｍｍ程度で、当然ながらその先は、配線として図５（Ａ）の様な形状で延在されている。 Further, the vertical length of the first electrode 6 and the second electrode 7 is about 2.2 mm at the minimum, and naturally the tip of the first electrode 6 and the second electrode 7 is extended in the shape as shown in FIG.
当然このチップ電極は、半田接続またはＡｇペーストの焼結等で固着されている。そして太線の矢印で示されている部分は、電流の流れ、チップ抵抗、および電極６、７の中心線を示している。 Naturally, this chip electrode is fixed by soldering or sintering of Ag paste. A portion indicated by a thick arrow indicates a current flow, a chip resistance, and a center line of the electrodes 6 and 7.
導電パターンの精度、チップ抵抗の実装精度等により多少ずれるが、チップ抵抗３は、第１電極６、第２電極の中央にそのセンターが位置するように配置される。つまり多少のずれは有るが、チップの対向する側辺３０の両側には、電極パターンが０．１〜０．２ｍｍ程度、見えて配置される。そして第１電極６と第２電極７の対向する側辺Ｌ１、Ｌ２からは、実質前記側辺Ｌ１、Ｌ２の中心からそれぞれ第１配線１０、第２配線１１が延在されている。配線の幅は、０．１ｍｍ程度で、左方向、または右方向に延在され、その先で、電圧測定部と接続されている。ここでは、電圧計の記号で図示しているが、実際は、回路の一部で電圧をセンシングする回路である。
The chip resistor 3 is arranged so that the center thereof is located at the center of the first electrode 6 and the second electrode, although the accuracy is slightly different depending on the accuracy of the conductive pattern, the mounting accuracy of the chip resistor, and the like. That is, although there is a slight deviation, the electrode patterns are arranged so as to be visible about 0.1 to 0.2 mm on both sides of the
本発明の特徴は、図１でも示しているように、第１電極６と前記第２電極７の対向する側辺Ｌ１、Ｌ２のそれぞれから、前記受動素子の電圧を検出する第１配線１０および第２配線１１を延在させることにある。
A feature of the present invention is that, as shown in FIG. 1, the first wiring 10 for detecting the voltage of the passive element from each of the opposing sides L1 and L2 of the first electrode 6 and the second electrode 7 and The purpose is to extend the
また具体的には、前記第１電極６と前記第１配線１０の境界および前記第２電極７と前記第２配線１１の境界は、前記受動素子３の下方に配置されている。
More specifically, the boundary between the first electrode 6 and the first wiring 10 and the boundary between the second electrode 7 and the
従来構造図６で発生する電圧は、１ｍΩへ通電して約１０３ｍＶで、図１（Ａ）では、約１０１ｍＶである。 The voltage generated in FIG. 6 in the conventional structure is about 103 mV when energized to 1 mΩ, and is about 101 mV in FIG.
この違いが発生する原理は、具体的な立証は難しいが、おおよそ図１（Ｄ）でその概念が説明ができる。チップ抵抗の抵抗値はＲと一定で、チップ電極４、５に発生する抵抗値にはＲ１〜Ｒ３を持つと仮定する。ここでＲ１は、Ｒ２、Ｒ３よりも小さいと仮定する。そしてこのチップ抵抗に流れる電流も一定とする。
The principle of this difference is difficult to prove concretely, but the concept can be roughly explained with reference to FIG. It is assumed that the resistance value of the chip resistor is constant as R, and the resistance values generated in the
すれば、図１（Ａ）は、２Ｒ１＋Ｒである。そして図１（Ｂ）は、２Ｒ２＋Ｒ、図１（Ｃ）は、２Ｒ３＋Ｒである。つまり配線１０、１１の接続の位置で、チップ電極の抵抗値が変わり、センターであれば、抵抗値が低く発生する電圧も低くなる。しかしセンターよりもずれると抵抗値が若干上昇し、発生する電圧も若干大きくなる。また図６（Ａ）では、右側の側辺８から取り出しているため、抵抗Ｒ３に更に抵抗が追加されていると考えられる。
Then, FIG. 1 (A) is 2R1 + R. 1B is 2R2 + R, and FIG. 1C is 2R3 + R. That is, the resistance value of the chip electrode changes at the connection position of the
これは、実際の実験で同様の現象が発生している。つまり側辺Ｌ１、Ｌ２側から配線を取り出す方式により、側辺８から取り出すよりもその電圧を若干小さく取り出すことができる。 The same phenomenon occurs in actual experiments. That is, the voltage can be taken out slightly smaller than that from the side 8 by the method of taking out the wiring from the sides L1 and L2.
また図１（Ｂ）、図１（Ｃ）は、左にずれる場合、または右にずれる場合であり、そのずれ幅が同じであれば、だいたい同じ程度ずれ、図１（Ａ）よりも電圧値は、大きくなるが、従来の方法よりも小さい。 FIGS. 1B and 1C show the case where they are shifted to the left or to the right. If the shift width is the same, the shift is almost the same, and the voltage value is higher than that in FIG. Is larger but smaller than conventional methods.
仮に抵抗値が１ｍΩ±１％で、流れる電流が２００Ａであると、約２００ｍＶが発生する。そして右または左にずれると、約２％ずれる。つまり電圧では、４ｍＶの調整が可能となる。 If the resistance value is 1 mΩ ± 1% and the flowing current is 200 A, about 200 mV is generated. When it is shifted to the right or left, it is shifted by about 2%. That is, the voltage can be adjusted to 4 mV.
続いて図２について説明する。図２（Ａ）は、比較のため、図１（Ａ）と同じ図であり、図２（Ｄ）〜図２（Ｆ）に図１と異なる配置を示している。すなわち、図２（Ｄ）は、第１配線１０を中心線よりも左に配置し、第２配線１１を中心線に対して右側に配置した。図２（Ｅ）は、図２（Ｄ）と逆で、第１配線１０を右側に配置し、第２配線１１を左側に配置した。図２（Ｆ）は、図１〜図４の全てに応用できるものであり、チップ抵抗５に大電流が流れ、熱が発生するため、チップ抵抗３のチップ電極４とチップ電極５の間であり、チップ電極４、５と接触しない部分にアイランド状の放熱用の導電パターンが配置されている。これにより、チップ抵抗３の裏面が放熱用の導電パターンと熱的に結合させることができ、チップ抵抗の温度上昇を抑止することができる。
Next, FIG. 2 will be described. 2A is the same diagram as FIG. 1A for comparison, and FIGS. 2D to 2F show different arrangements from FIG. That is, in FIG. 2D, the first wiring 10 is arranged on the left side of the center line, and the
不等号でその発生する電圧の大小を説明すれば、
図１（Ａ）＜図２（Ｄ）（または図２（Ｅ））＜図６（Ａ）となり、配線１０、１１の結合の仕方で電圧の調整が可能となる。この４ｍＶは、回路の中で増幅され、例えば１０倍されると４０ｍＶとなり、この値が制御を行ううえで大きな影響を及ぼす。例えばモータの制御に於いて、過電流の検出、回転制御等で重要な意味を成すものである。
If you explain the magnitude of the generated voltage with an inequality sign,
1 (A) <FIG. 2 (D) (or FIG. 2 (E)) <FIG. 6 (A), and the voltage can be adjusted depending on how the
続いて、図３、図４について説明するが、その前に、前実施例と本実施例のパターン的な違いについて説明する。図１、図２で説明した前実施例は、図５（Ａ）のパターンを模式的に説明したもので、図３、図４でこれから説明する実施例は、図５（Ｂ）を模式的に説明したものである。つまり図５（Ａ）は、第１電極６ａ、６ｂがチップ抵抗の幅よりも若干広く形成され、紙面に対して上から下に延在され、第２電極７ａ、７ｂは、チップ抵抗の幅よりも若干広く形成され、上から下に延在されたものである。前実施例でも説明したように、特に第１電極６ａは、チップ抵抗の幅よりも０．１〜０．２ｍｍ程度幅広であるが、実質チップ抵抗の幅で電流の流路が上下で規制されている。 Next, FIG. 3 and FIG. 4 will be described, but before that, the pattern differences between the previous embodiment and this embodiment will be described. The previous embodiment described with reference to FIGS. 1 and 2 schematically illustrates the pattern of FIG. 5A, and the embodiment described below with reference to FIGS. 3 and 4 schematically illustrates FIG. 5B. This is the explanation. That is, in FIG. 5A, the first electrodes 6a and 6b are formed slightly wider than the width of the chip resistor and extend from the top to the bottom with respect to the paper surface, and the second electrodes 7a and 7b have the width of the chip resistor. It is formed slightly wider than that and extends from top to bottom. As described in the previous embodiment, the first electrode 6a is particularly 0.1 to 0.2 mm wider than the width of the chip resistor, but the current flow path is regulated vertically by the width of the chip resistor. ing.
一方、図５（Ｂ）は、第１電極に相当する部分は、配線も兼ねた第１電極５０である。そして、点線で示す符号５１は、チップ抵抗のチップ電極４、５が接続される部分である。この配線も兼ねた第１電極５０は、紙面に対して左右に延在され、その幅は、チップ電極の幅ｔよりも大きく形成されている。具体的には、後にも述べるが１００Ａで３ｍｍ程度である。そして電流の流れは、右から左、または左から右の流れに規制されている。
On the other hand, in FIG. 5B, the portion corresponding to the first electrode is a
図３は、その一例として、左から右に流れている。つまり前実施例は、上から下へ、本実施例は、左から右に流れている。 FIG. 3 flows from left to right as an example. In other words, the previous embodiment flows from top to bottom, and the present embodiment flows from left to right.
図３は、第１電極６は、配線も兼ねた電極であり、紙面に対して左から右に延在され、チップ抵抗３の右側辺の先で、例えば０．１ｍｍ〜０．２ｍｍ程度で終端している。そして第２電極７は、チップ抵抗３の左側辺から左に若干距離を有する部分、具体的には０．１ｍｍ〜０．２ｍｍ程度左側を始端とし、そこから右側へと延在されている。そして第１電極６、第２電極７は、チップ電極の幅ｔよりも大きい幅Ｔを有し、その幅は、電流により決定され、１００Ａでは、だいたい３ｍｍである。 In FIG. 3, the first electrode 6 is an electrode that also serves as a wiring. The first electrode 6 extends from the left to the right with respect to the paper surface, and is, for example, about 0.1 mm to 0.2 mm at the tip of the right side of the chip resistor 3. It is terminated. The second electrode 7 starts from a portion having a slight distance to the left from the left side of the chip resistor 3, specifically, the left side of about 0.1 mm to 0.2 mm, and extends from there to the right side. The first electrode 6 and the second electrode 7 have a width T larger than the width t of the chip electrode, and the width is determined by the current, and is about 3 mm at 100A.
図３（Ａ）は、チップ抵抗３の配置領域の中心線に第１配線１０、第２配線１１の接合部（境界）が形成されている。図３（Ｂ）は、第１配線１０と第１電極６の接合部は、中心線に対して左側に位置し、第２配線１１と第２電極との接合部は、中心線に対して右側に配置されている。
In FIG. 3A, a junction (boundary) between the first wiring 10 and the
また図３（Ｃ）は、図３（Ｂ）と逆の関係で、第１配線１０と第１電極６の接合部は、中心線に対して右側に位置し、第２配線１１と第２電極との接合部は、中心線に対して左側に配置されている。
3C is opposite to FIG. 3B, and the junction between the first wiring 10 and the first electrode 6 is located on the right side with respect to the center line, and the
仮に抵抗値が１ｍΩ±１％で、流れる電流が２００Ａであり、この抵抗に発生する電圧は約２００ｍＶが発生する。そして右または左にずれると、約２％ずれる。つまり電圧では、４ｍＶの調整が可能となる。 Assuming that the resistance value is 1 mΩ ± 1% and the flowing current is 200 A, the voltage generated in this resistor is about 200 mV. When it is shifted to the right or left, it is shifted by about 2%. That is, the voltage can be adjusted to 4 mV.
ここで全ての実施例で言えることであるが、配線と電極との境界は、チップ抵抗と重畳する位置が好ましい。 Here, as can be said in all the embodiments, the boundary between the wiring and the electrode is preferably a position overlapping with the chip resistance.
本実施例で発生する電圧の大小を不等号で説明すれば、
図３（Ｂ）＞図３（Ａ）＞図３（Ｃ）となり、配線１０、１１の結合の仕方で電圧の調整が可能となる。
If the magnitude of the voltage generated in this embodiment is described by an inequality sign,
3 (B)> FIG. 3 (A)> FIG. 3 (C), and the voltage can be adjusted depending on how the
原理は、図１（Ｄ）の回路で説明が可能である。まず、図３（Ｂ）を考える。上下のＲ２とＲ３は、チップ電極の抵抗とする。すれば、上の点ｂは、電流の流れ入る点、下の点ｂは、電流の流出点と仮定できる。そして１ｍΩの抵抗値が二つの抵抗が平行になっていると仮定する。すると図３（Ｂ）は、電流の流入・流出ポイントであると同時に、第１、第２配線の測定点でも有る。仮に計算が楽なように、点ｂに入る電流が１００Ａと仮定すれば、二股に分れた一方と他方には夫々５０Ａが流れる。よって２．２ｍΩ×５０Ａであるので１１０ｍＶが発生する。 The principle can be explained by the circuit in FIG. First, consider FIG. The upper and lower R2 and R3 are the resistances of the chip electrode. Thus, it can be assumed that the upper point b is a point where current flows in and the lower point b is a point where current flows out. Assume that the resistance value is 1 mΩ and the two resistors are parallel. Then, FIG. 3B is not only the current inflow / outflow point but also the measurement point of the first and second wirings. Assuming that the current entering the point b is 100 A so that the calculation is easy, 50 A flows through one of the two and the other divided into two. Therefore, since it is 2.2 mΩ × 50 A, 110 mV is generated.
続いて、図３（Ａ）を考えてみる。測定点は変化し、真ん中となるので、点ａ−ａ間で測定される。上の点ａの右の抵抗Ｒ３は、電圧上昇分として加算されるが、下の点ａは、点ｂに対して降下分となり、点ａ−ａ間に発生する電圧は、５ｍＶ＋１００ｍＶ−５ｍＶで１００ｍＶとなる。 Next, consider FIG. Since the measurement point changes and becomes the middle, measurement is performed between points aa. The resistance R3 on the right of the upper point a is added as a voltage increase, while the lower point a is a decrease with respect to the point b, and the voltage generated between the points a-a is 5 mV + 100 mV-5 mV. 100 mV.
更に図３（Ｃ）を考えてみると、今度は測定点が点Ｃ−Ｃ間となる。
つまり１００ｍＶ−５ｍＶ−５ｍＶで９０ｍＶである。
Further considering FIG. 3C, the measurement point is now between points CC.
That is, it is 90 mV at 100 mV-5 mV-5 mV.
このように、測定点を変化させることで、ある程度発生する電圧を調整することができる。前述したように
電圧（図３（Ｂ））＞電圧（図３（Ａ））＞電圧（図３（Ｃ））
本実施例は、他に図４（Ｅ）、図４（Ｆ）でも良い。比較のために図４（Ａ）は、図３（Ａ）と同じ図面であり、図４（Ｅ）は、第１配線１０、第２配線１１の接合部がチップ抵抗の中心線に対して左側に配置されたもので、図４（Ｆ）は、第１配線１０、第２配線１１の接合部がチップ抵抗の中心線に対して右側に配置されたものである。
以上説明したように、チップ抵抗の電圧を取り出す際、検出する第１配線１０、第２配線１１の接合部の位置をチップの配置領域の中で変えることにより、若干であるがその電圧の値を増減できる。よってこの現象を利用してより精度の高い電圧を発生させることができる。
Thus, the voltage generated to some extent can be adjusted by changing the measurement point. As described above, voltage (FIG. 3B)> voltage (FIG. 3A)> voltage (FIG. 3C)
In addition, this embodiment may also be those shown in FIGS. 4 (E) and 4 (F). For comparison, FIG. 4A is the same drawing as FIG. 3A, and FIG. 4E shows the connection between the first wiring 10 and the
As described above, when taking out the voltage of the chip resistance, the value of the voltage is slightly changed by changing the position of the junction of the first wiring 10 and the
しかも第１、第２電極の延在方向、つまり図１、２と図３、４のタイプによっても現象が異なる。この事を認識して電圧測定用の配線の接合位置を制御することにより電圧を調整させることができる。図面では省略したが、側辺Ｌ１とＬ２に場所を変えて複数本の配線がパターンで形成できれば、その複数本の配線から選択して、電圧を取り出すようにすれば、色々と調整も可能である。これは両実施例に適用できることである。 In addition, the phenomenon differs depending on the extending direction of the first and second electrodes, that is, the types shown in FIGS. Recognizing this fact, the voltage can be adjusted by controlling the junction position of the voltage measurement wiring. Although not shown in the drawing, if a plurality of wirings can be formed in a pattern by changing the location to the sides L1 and L2, various adjustments are possible by selecting from the plurality of wirings and extracting the voltage. is there. This is applicable to both embodiments.
１ 導電パターン
３ チップ抵抗
４、５ チップ電極
６ 第１電極
７ 第２電極
１０ 第１配線
１１ 第２配線
DESCRIPTION OF
Claims (7)
前記第１電極は、前記受動素子の長辺と直行する方向に延在された配線も兼ねるものであり、前記受動素子の配置領域と重畳する前記第１電極と前記第２電極の対向する側辺のそれぞれから前記受動素子の電圧を検出する第１配線および第２配線が設けられる事を特徴とした回路装置。 A mounting substrate whose surface is insulated at least, a first electrode and a second electrode facing each other for mounting a passive element provided on the mounting substrate, and the first electrode and the second electrode electrically In a circuit device having a passive element connected to and secured to
The first electrode also serves as a wiring extending in a direction orthogonal to the long side of the passive element, and the first electrode and the second electrode facing each other overlap with the arrangement area of the passive element A circuit device comprising a first wiring and a second wiring for detecting a voltage of the passive element from each of the sides.
前記第１電極と前記第２電極の対向する側辺のそれぞれから前記受動素子の電圧を検出する第１配線および第２配線が設けられ、前記第１配線と前記第２配線の間には、アイランド状の導電パターンが設けられ、前記導電パターンと前記受動素子は熱的に結合されている事を特徴とした回路装置。 A mounting substrate whose surface is insulated at least, a first electrode and a second electrode facing each other for mounting a passive element provided on the mounting substrate, and the first electrode and the second electrode electrically In a circuit device having a passive element connected to and secured to
A first wiring and a second wiring for detecting the voltage of the passive element from each of the opposing sides of the first electrode and the second electrode are provided, and between the first wiring and the second wiring, A circuit device comprising an island-like conductive pattern, wherein the conductive pattern and the passive element are thermally coupled.
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2008
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