JP2009223322A - Liquid crystal display apparatus, and driving circuit and driving method thereof - Google Patents
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Abstract
Description
本発明は液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置の駆動方法に係り、
特にアクティブマトリクス型の液晶表示装置、液晶表示装置の駆動回路及び液晶表示装置
の駆動方法に関する。
The present invention relates to a liquid crystal display device, a driving circuit for the liquid crystal display device, and a driving method for the liquid crystal display device.
In particular, the present invention relates to an active matrix liquid crystal display device, a driving circuit for the liquid crystal display device, and a driving method for the liquid crystal display device.
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品
としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている
。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射
電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造
を有している。
In recent years, a liquid crystal display device of LCOS (Liquid Crystal on Silicon) type is often used as a central part for projecting images in projector devices and projection televisions. This LCOS liquid crystal display device has a structure in which a transparent electrode, a liquid crystal layer, a reflective electrode arranged in a matrix, a liquid crystal driving element in which a liquid crystal driving circuit is formed on a silicon substrate, and the like overlap.
図２２は、従来の液晶表示装置に用いられる液晶駆動素子の一例の基本構成図を示す。
この液晶駆動素子は、水平方向駆動回路１０、垂直方向駆動回路２０、入力映像信号７１
を各ビデオスイッチ１−１、１−２、１−３、・・・に供給する水平信号線５、画素部３
０、データ線６−１、６−２、６−３、・・・、及びゲート線８−１、８−２、８−３、
・・・などから構成されている。なお、図中で、各符号のハイフン後のサフィックス番号
は、同一種類の構成要素で異なった位置にあることを示している。また、この図２２は構
成要素全体の一部を示したものである。
FIG. 22 shows a basic configuration diagram of an example of a liquid crystal driving element used in a conventional liquid crystal display device.
The liquid crystal driving element includes a
To the video switches 1-1, 1-2, 1-3,..., The
0, data lines 6-1, 6-2, 6-3,..., And gate lines 8-1, 8-2, 8-3,
... and so on. In the drawing, the suffix number after the hyphen of each symbol indicates that the same type of component is in a different position. FIG. 22 shows a part of the entire component.
画素部３０は、各データ線（６−１、６−２、・・・）と各ゲート線（８−１、８−２
、・・・）の交差部にマトリクス状に配置された画素１１〜１３、２１〜２３、３１〜３
３等からなる。各画素は、画素３３の拡大図及び図２３に示すように、それぞれ画素選択
トランジスタ２（図２３ではＱ）、信号保持容量３（図２３ではＣs）、及び反射電極４
（図２３ではＰＥ）を備えている。画素選択トランジスタ２（Ｑ）は、ゲートが行走査線
であるゲート線６（図２３ではＧ）に接続され、ドレインがデータ線６（図２３ではＤ）
に接続されている。また、図２３に示すように、液晶素子は、対向する反射電極（画素駆
動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持さ
れた構成とされている。
The
,...)) Pixels 11 to 13, 21 to 23, 31 to 3 arranged in a matrix.
It consists of 3 mags. Each pixel includes an enlarged view of the pixel 33 and a pixel selection transistor 2 (Q in FIG. 23), a signal holding capacitor 3 (Cs in FIG. 23), and a
(PE in FIG. 23). The pixel selection transistor 2 (Q) has a gate connected to the gate line 6 (G in FIG. 23) which is a row scanning line, and a drain connected to the data line 6 (D in FIG. 23).
It is connected to the. Further, as shown in FIG. 23, the liquid crystal element has a configuration in which a liquid crystal display (liquid crystal layer) LCM is sandwiched between a reflective electrode (pixel drive electrode) PE and a counter electrode (common electrode) CE facing each other. ing.
図２２において、コントローラ６０は、入力映像信号７１に同期するように生成した各
種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せ
ず）、入力映像信号７１と同期した形でデータ線（６−１、６−２、・・・）、ゲート線
（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各走査を伴った画
素選択を行う。
In FIG. 22, the
こうしてデータ線（６−１、６−２、・・・）とゲート線（８−１、８−２、・・・）
の交差部の画素が選択されると、外部から入力された映像信号７１は、ビデオスイッチと
データ線および各画素内にある垂直方向の画素選択トランジスタ２を経由して信号保持容
量３に書き込まれる。そして、信号保持容量３に接続されている反射電極（画素駆動電極
）４を介して液晶が駆動される。
Thus, the data lines (6-1, 6-2,...) And the gate lines (8-1, 8-2,...)
When the pixel at the intersection is selected, the
図２３に示す液晶素子は、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素
駆動電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの
光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長
期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆
動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交
互に与えて交流駆動を行っている。
In the liquid crystal element shown in FIG. 23, the fixed voltage Vcom is applied to the common electrode CE, and various voltages corresponding to the video signal are supplied to the reflective electrode (pixel drive electrode) PE, whereby the light modulation of the liquid crystal display LCM is performed. Control rate and display as video. Normally, since the liquid crystal element can be AC driven for long-term reliability, the reflection electrode (pixel drive electrode) PE modulates light according to the video signal with respect to the fixed voltage Vcom of the common electrode CE. AC driving is performed by alternately applying positive and negative voltages that have the same rate.
場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧
で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、
基本的な考え方は同じである。
Depending on the case, for the purpose of reducing the dynamic range of the video signal, there is an application example in which the voltage of the counter electrode is switched according to the timing of driving with the positive and negative voltages,
The basic idea is the same.
図２２の例のような液晶駆動素子においては、通常、各画素への映像信号の書き込みは
１フレームに１回行われ、１フレーム毎に交互に、共通電極に対して正側と負側の映像信
号を信号保持容量３（Ｃs）に書き込んで、液晶を交流駆動することになる。なお、この
場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波
数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではな
い。
In the liquid crystal driving element as in the example of FIG. 22, the writing of the video signal to each pixel is normally performed once per frame, and alternately on the positive side and the negative side with respect to the common electrode every frame. The video signal is written in the signal holding capacitor 3 (Cs), and the liquid crystal is AC driven. In this case, there is an example of double speed driving in which the liquid crystal is AC driven at a frequency twice as high as the writing frequency, but the frequency is about 60 Hz to 120 Hz, and is not a high frequency in any case.
これは、信号保持容量３（Ｃs）に対する映像信号の書き込みが、ビデオスイッチ（１
−１、１−２、・・・）のオン抵抗とデータ線（６−１、６−２、・・・）の寄生容量、
あるいは画素選択トランジスタ２（Ｑ）のオン抵抗と信号保持容量３（Ｃs）の関係での
充放電によって行われるために、書き込み周波数をこれ以上高くすることは素子コストな
どの観点から簡単ではないという事情もある。
This is because the video signal is written to the signal holding capacitor 3 (Cs) when the video switch (1
-1, 1-2,...) And the parasitic capacitance of the data lines (6-1, 6-2,...)
Alternatively, since it is performed by charging / discharging in the relationship between the on-resistance of the pixel selection transistor 2 (Q) and the signal holding capacitor 3 (Cs), it is not easy from the viewpoint of device cost to increase the writing frequency. There are also circumstances.
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆
動電極）４（ＰＥ）と共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など
信頼性の向上につながり、画像の表示品質も高まる。
On the other hand, if the liquid crystal element is AC driven at a higher frequency so that the DC component between the reflective electrode (pixel drive electrode) 4 (PE) and the common electrode CE can be reduced to zero, reliability such as burn-in prevention can be achieved. This leads to an improvement in image quality.
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例え
ば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込
まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周
波数で交流駆動する取り組みはあまり検討されてこなかったようである。
Until now, prevention of deterioration of written signals such as countermeasures against feedthrough caused by parasitic capacitance of the pixel selection transistor (for example, refer to Patent Document 1) and countermeasures for leakage of a storage capacitor (for example, refer to Patent Document 2). A method is disclosed. However, it seems that efforts to drive alternating current at higher frequencies have not been studied much.
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に
対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素
駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させ
て与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防
止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
For each of a plurality of pixels connected to the same scanning line, the storage capacitor of each pixel is alternately connected to the storage capacitor line corresponding to the scanning line and another storage capacitor line corresponding to the adjacent scanning line. The compensation voltage for compensating the direct current component between the pixel drive electrode and the counter electrode is inverted for each storage capacitor line, so that the image quality deterioration caused by the potential fluctuation of the common electrode line or the common electrode is reduced. A liquid crystal display device that prevents generation thereof has been conventionally known (see, for example, Patent Document 3).
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波
数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対
向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は
交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていな
い。
As described above, it is desirable to drive the liquid crystal element with an alternating current at a high frequency as a means for improving reliability such as prevention of burn-in of the liquid crystal element, but it is positive with respect to the counter electrode voltage due to restrictions such as writing time to the pixel. It is difficult to alternately write video signals on the negative side and the negative side at high speed, and conventionally, the frequency of AC drive is only performed at a frame rate or about twice that frequency.
また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転がで
きず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が
必要である。
Further, in the liquid crystal display device described in
本発明は以上の点に鑑みなされたもので、アナログ駆動型の液晶表示装置において、正
と負の極性に相当する２種類の電圧を各画素内に持つことで、フレーム周波数の数十倍の
レートで極性反転させることで、液晶を従来よりも高速に交流駆動することができ、更に
は液晶のばらつきの許容度を高めると共に生産性を向上し得る液晶表示装置、液晶表示装
置の駆動回路及び液晶表示装置の駆動方法を提供することを目的とする。
The present invention has been made in view of the above points, and in an analog drive type liquid crystal display device, each pixel has two kinds of voltages corresponding to positive and negative polarities, so that it is several tens of times the frame frequency. By reversing the polarity at the rate, the liquid crystal can be driven with alternating current at a higher speed than before, and further, the tolerance of variations in the liquid crystal can be increased and the productivity can be improved. It is an object of the present invention to provide a method for driving a liquid crystal display device.
上記目的を達成するため、第１の発明の液晶表示装置は、２本のデータ線を一組とする
複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画
素と、複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方
に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、
複数組のデータ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走
査期間内で組単位で駆動する水平方向駆動と、複数本のゲート線を水平走査期間毎に選択
する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、を有し、
複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像
信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映
像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１の
サンプリング及び保持手段により保持された正極性映像信号電圧と、第２のサンプリング
及び保持手段により保持された負極性映像信号電圧とを、垂直走査期間より短い所定の周
期で切り替えて画素駆動電極に交互に印加するスイッチング手段とを備えることを特徴と
する。
In order to achieve the above object, a liquid crystal display device according to a first aspect of the present invention includes a plurality of data lines provided at intersections where a plurality of sets of data lines and a plurality of gate lines intersect each other. Are provided for each pixel and a plurality of sets of data lines, and a positive video signal is supplied to one of the two data lines and a negative video signal is supplied to the other data line. To do the
A plurality of switches sequentially performed in units of a plurality of sets of data lines, a horizontal driving in which the plurality of switches are driven in units within a horizontal scanning period, and a plurality of gate lines are selected for each horizontal scanning period. Horizontal and vertical driving means for performing vertical driving, and
Each of the plurality of pixels
A liquid crystal element in which a liquid crystal layer is sandwiched between an opposing pixel drive electrode and a common electrode, a first sampling and holding means for sampling a positive video signal and holding it for a certain period, and sampling a negative video signal A second sampling and holding means for holding for a certain period, a positive video signal voltage held by the first sampling and holding means, and a negative video signal voltage held by the second sampling and holding means. And switching means for alternately applying to the pixel drive electrodes with a predetermined cycle shorter than the vertical scanning period.
この発明では、各画素に映像信号に対応した正極性電圧と負極性電圧を第１及び第２の
サンプリング及び保持手段に同時並列的に保持する構成のため、次のフレームの映像信号
が書き込まれるまでの１フレーム期間の途中の任意の周期でスイッチング手段により正負
極性の駆動電圧を切り替えることにより、液晶素子を１フレーム走査周期より高い周波数
で交流駆動できる。すなわち、この発明では、液晶素子の交流駆動周波数を、垂直走査周
波数によらず、正負極性の駆動電圧の切り替え周期で自由に設定することができ、従来の
液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。
In the present invention, since the positive voltage and the negative voltage corresponding to the video signal are simultaneously held in parallel in the first and second sampling and holding means in each pixel, the video signal of the next frame is written. By switching the positive / negative polarity driving voltage by the switching means at an arbitrary period in the middle of one frame period until, the liquid crystal element can be AC driven at a frequency higher than one frame scanning period. That is, according to the present invention, the AC driving frequency of the liquid crystal element can be freely set by the switching cycle of the positive and negative driving voltages regardless of the vertical scanning frequency, and the liquid crystal driving frequency compared to the conventional liquid crystal display device. Can be dramatically improved.
また、上記の目的を達成するため、第２の発明の液晶表示装置は、第１のサンプリング
及び保持手段により保持された正極性映像信号電圧をインピーダンス変換する第１のバッ
ファアンプと、第２のサンプリング及び保持手段により保持された負極性映像信号電圧を
インピーダンス変換する第２のバッファアンプと、を更に有し、スイッチング手段は、第
１及び第２のバッファアンプから出力される正極性映像信号電圧及び負極性映像信号電圧
を所定の周期で交互に切り替えることを特徴とする。
In order to achieve the above object, a liquid crystal display device according to a second aspect of the invention includes a first buffer amplifier for impedance-converting the positive video signal voltage held by the first sampling and holding means, And a second buffer amplifier that impedance-converts the negative video signal voltage held by the sampling and holding means, and the switching means outputs the positive video signal voltage output from the first and second buffer amplifiers. And the negative polarity video signal voltage are alternately switched at a predetermined cycle.
この発明では、上記スイッチング手段により正負極性の駆動電圧を切り替えて液晶素子
を交流駆動する際に、第１及び第２のサンプリング及び保持手段で保持された信号電圧を
直接画素駆動電極に伝達するのではなく、第１及び第２のバッファアンプを介して画素駆
動電極を駆動するため、スイッチング素子の交互切り替えを複数回高速で行っても信号電
圧のレベルが低下することがなく、より理想的な交流駆動が実現できるという利点が得ら
れる。
In the present invention, when the liquid crystal element is AC driven by switching the positive / negative driving voltage by the switching means, the signal voltage held by the first and second sampling and holding means is directly transmitted to the pixel drive electrode. Instead, since the pixel drive electrodes are driven through the first and second buffer amplifiers, the level of the signal voltage does not decrease even when the switching elements are switched at a plurality of times at a high speed, which is more ideal. There is an advantage that AC driving can be realized.
また、上記の目的を達成するため、第３の発明の液晶表示装置は、スイッチング手段の
出力端子と接地電位間に第１及び第２のバッファアンプの共通の負荷素子を接続したこと
を特徴とする。
In order to achieve the above object, the liquid crystal display device of the third invention is characterized in that a common load element of the first and second buffer amplifiers is connected between the output terminal of the switching means and the ground potential. To do.
この発明では、バッファアンプの負荷素子を、正極性、負極性双方の第１及び第２のバ
ッファアンプで共用するため、１画素当たりのトランジスタ数を減らすことができ、より
高い画素密度を実現できる。またトランジスタ数の削減により、画素回路の高歩留まり化
、低コスト化などの特長が得られる。
In this invention, since the load element of the buffer amplifier is shared by both the positive and negative first and second buffer amplifiers, the number of transistors per pixel can be reduced, and higher pixel density can be realized. . Further, by reducing the number of transistors, features such as high yield and low cost of the pixel circuit can be obtained.
また、上記の目的を達成するため、第４の発明の液晶表示装置は、第１及び第２のバッ
ファアンプは、それぞれインピーダンス変換用トランジスタと、ゲートに印加されるバイ
アス電圧によりチャンネル電流特性を制御可能な定電流負荷トランジスタとを有し、スイ
ッチング手段の所定の周期の切り替えタイミングに同期して、バイアス電圧を制御して定
電流負荷トランジスタを間欠的にアクティブに制御する制御手段を備えることを特徴とす
る。
In order to achieve the above object, in the liquid crystal display device of the fourth invention, the first and second buffer amplifiers control the channel current characteristics by the impedance conversion transistor and the bias voltage applied to the gate, respectively. And a control means for controlling the bias voltage intermittently and actively controlling the bias voltage in synchronism with switching timing of a predetermined cycle of the switching means. And
この発明では、第１及び第２のバッファアンプの負荷電流の制御を画素駆動電圧の極性
切り替えスイッチング手段の制御タイミングと同期させるとともに、上記極性切り替え周
期の一部の短い期間のみに限定し、極性切り替え時以外には常時電流が流れないように制
御を行うことにより消費電流の増大を抑えられる。
In the present invention, the control of the load currents of the first and second buffer amplifiers is synchronized with the control timing of the polarity switching switching means of the pixel drive voltage, and the polarity is limited to only a short part of the polarity switching cycle. By controlling so that current does not always flow except during switching, an increase in current consumption can be suppressed.
また、上記の目的を達成するため、第５の発明の液晶表示装置は、表示画面を構成する
複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとする複数のグ
ループに分割したとき、複数の分割グループ内の複数の定電流負荷トランジスタを、各分
割グループ単位で時分割的にアクティブに制御する時分割制御手段を備えたことを特徴と
する。
In order to achieve the above object, a liquid crystal display device according to a fifth aspect of the present invention includes a plurality of groups in which each pixel in a plurality of consecutive rows is defined as one group. When divided into a plurality of divided groups, a plurality of constant current load transistors in a plurality of divided groups are provided with time division control means for actively controlling each divided group in a time division manner.
この発明では、複数の画素行を単位として表示画素部を複数グループに分割し、上記極
性反転制御とバッファアンプの負荷電流の制御を上記グループ毎に所定の時間差を持たせ
て制御することにより、全画素のバッファアンプが同時にアクティブにならないようにす
る。これにより、バッファアンプによる消費電流が全画素で一括、集中して流れることを
防止し、電源系配線パターンなどの信頼性確保や動作安定化を実現することが可能となる
。
In this invention, the display pixel unit is divided into a plurality of groups in units of a plurality of pixel rows, and the polarity inversion control and the control of the load current of the buffer amplifier are controlled with a predetermined time difference for each group, Prevent buffer amplifiers for all pixels from becoming active at the same time. As a result, it is possible to prevent current consumption due to the buffer amplifier from flowing in a concentrated manner in all pixels, and to ensure the reliability of the power supply system wiring pattern and the like and to stabilize the operation.
また、上記の目的を達成するため、第６の発明の液晶表示装置は、画素駆動電極に印加
される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期して、液晶層に
かかる電位差の絶対値が常に略同一となるよう共通電極に印加する共通電極電圧を２つの
異なるレベル間で変化させる共通電極電圧制御手段を備えたことを特徴とする。
In order to achieve the above object, a liquid crystal display device according to a sixth aspect of the present invention provides a liquid crystal layer in synchronization with a switching period between a positive video signal voltage and a negative video signal voltage applied to a pixel drive electrode. A common electrode voltage control means for changing the common electrode voltage applied to the common electrode between two different levels so that the absolute value of the potential difference is always substantially the same is provided.
この発明では、液晶素子に印加する駆動電圧の基準である共通電極電圧を画素駆動電極
電圧の極性と逆極性となるようにレベルを切り替えて駆動することで、共通電極を固定基
準電圧で駆動する場合に比較して、画素側の駆動電圧の振幅を１/２程度以下に低減でき
る。これより、この発明では、画素回路や周辺走査回路を構成するトランジスタの必要耐
圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低
減できる。また、この発明では、低耐圧、小型トランジスタで画素回路などの駆動部が構
成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減によ
り単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速
駆動動作への対応が容易となる。
In the present invention, the common electrode, which is the reference of the drive voltage applied to the liquid crystal element, is driven by switching the level so that the polarity is opposite to the polarity of the pixel drive electrode voltage, thereby driving the common electrode with a fixed reference voltage. Compared to the case, the amplitude of the drive voltage on the pixel side can be reduced to about 1/2 or less. As a result, in the present invention, the required breakdown voltage of the transistors constituting the pixel circuit and the peripheral scanning circuit is significantly reduced, and there is no need to apply a special high breakdown voltage structure and process, thereby reducing the device cost. In addition, according to the present invention, since a driving unit such as a pixel circuit can be configured with a low breakdown voltage and small transistor, a liquid crystal display device with a higher pixel density can be realized, and a transistor with a high driving capability per unit channel width can be realized by reducing the transistor breakdown voltage. Therefore, it becomes easy to cope with high-speed driving operation.
また、上記の目的を達成するため、第７の発明の液晶表示装置は、共通電極電圧制御手
段は、画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え
タイミングに先行して、共通電極に印加する共通電極電圧を２つの異なるレベル間で変化
させることを特徴とする。
In order to achieve the above object, in the liquid crystal display device according to the seventh aspect of the invention, the common electrode voltage control means is configured to switch between a positive video signal voltage and a negative video signal voltage applied to the pixel drive electrode. In advance, the common electrode voltage applied to the common electrode is changed between two different levels.
この発明では、画素駆動電極と共通電極との間の液晶層で形成される画素駆動電極と共
通電極間に形成される容量結合でフローティング状態にある画素駆動電極電位に変動が生
じても、液晶駆動電圧の振幅が減少することがなく、駆動電圧を効率良く液晶層に印加で
きる。
In the present invention, even if the pixel drive electrode potential in a floating state is changed due to capacitive coupling formed between the pixel drive electrode and the common electrode formed by the liquid crystal layer between the pixel drive electrode and the common electrode, the liquid crystal The drive voltage can be efficiently applied to the liquid crystal layer without reducing the amplitude of the drive voltage.
また、上記の目的を達成するため、第８の発明の液晶表示装置は、画素駆動電極と同じ
組の２本のデータ線のうちの一方のデータ線との間に接続された画素検査用スイッチング
手段と、画素駆動電極に正極性映像信号電圧と負極性映像信号電圧とを交互に切り替えて
供給する画像表示時は検査用スイッチング手段をオフし、画素の検査時は検査用スイッチ
ング手段をオンとして画素駆動電極から画素駆動電極電圧を検査用スイッチング手段を介
して一方のデータ線に読み出す画素検査制御手段とを有することを特徴とする。
In order to achieve the above object, a liquid crystal display device according to an eighth aspect of the present invention is a pixel inspection switching connected between one data line of two data lines of the same set as the pixel drive electrode. The inspection switching means is turned off at the time of image display, and the inspection switching means is turned on at the time of pixel inspection, in which the positive polarity video signal voltage and the negative polarity video signal voltage are alternately supplied to the pixel drive electrode. And pixel inspection control means for reading out the pixel driving electrode voltage from the pixel driving electrode to one data line via the inspection switching means.
この発明では、画素駆動電極の駆動電圧検査モード時に上記検査用スイッチング手段を
行単位でオン状態とし、信号線側に画素駆動電極の駆動電圧を読み出せる構成とすること
で、画素欠陥情報の取得や、画素毎のバッファアンプ特性のばらつき情報が取得できるた
め、製造コスト低減や、画素特性ばらつきを入力映像データの補正処理でキャンセルする
処理が容易に導入でき、高画質化が図れる、という特長がある。
ここで、上記の画素検査制御手段は、画像表示時は表示画面を構成する複数の画素内の
検査用スイッチング手段をすべてオフに制御し、画素の検査時は複数の画素のうち同じ画
素行にある各画素内の検査用スイッチング手段をオンとするように、画素行単位で制御す
ることを特徴とする。
According to the present invention, pixel defect information is acquired by configuring the inspection switching means to be in an on state in units of rows in the drive voltage inspection mode of the pixel drive electrode and reading the drive voltage of the pixel drive electrode to the signal line side. In addition, because it is possible to obtain variation information of buffer amplifier characteristics for each pixel, it is possible to easily reduce the manufacturing cost and to easily cancel the variation in pixel characteristics by correcting the input video data, thereby achieving high image quality. is there.
Here, the pixel inspection control means controls all the inspection switching means in the plurality of pixels constituting the display screen to be turned off during image display, and to the same pixel row among the plurality of pixels at the time of pixel inspection. Control is performed in units of pixel rows so as to turn on the inspection switching means in each pixel.
また、上記の目的を達成するため、第１０の発明の液晶表示装置は、スイッチング手段
による画素駆動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え
周期と、共通電極電圧制御手段による共通電極電圧のレベル変化周期とが、複数本のゲー
ト線の選択周期である水平走査周期のＮ倍（Ｎは任意の自然数）で、かつ、垂直走査開始
基準タイミングに対して各フレームで一定の位相関係で動作するように制御するタイミン
グ制御手段を備えたことを特徴とする。
In order to achieve the above object, a liquid crystal display device according to a tenth aspect of the present invention includes a switching period between a positive video signal voltage and a negative video signal voltage applied to a pixel drive electrode by a switching unit, and a common electrode voltage. The level change period of the common electrode voltage by the control means is N times the horizontal scanning period (N is an arbitrary natural number) that is the selection period of the plurality of gate lines, and each frame with respect to the vertical scanning start reference timing And a timing control means for controlling to operate in a fixed phase relationship.
この発明では、極性反転制御に関わる信号（切り替えスイッチの制御信号、共通電極電
圧）と画素書き込み動作の干渉によって発生する映像ノイズが画面上を流れ、映像品位の
低下を抑制することができる。
In the present invention, video noise generated by interference between a signal related to polarity reversal control (control signal of the switch, common electrode voltage) and pixel writing operation flows on the screen, and deterioration of video quality can be suppressed.
第１１の発明は、上記のタイミング制御手段を、極性反転制御の同一極性期間に連続し
て複数行の各画素に映像信号の書き込みを行っている期間において、共通電極電圧のレベ
ル変化周期の極性と、画素駆動電極電圧の切り替え周期の極性とが、走査フレーム毎に逆
転するようにスイッチング手段と共通電極電圧制御手段による切り替えの相互タイミング
を制御することを特徴とする。
In an eleventh aspect of the present invention, the timing control means described above is configured so that the polarity of the level change period of the common electrode voltage during a period in which video signals are written to each pixel in a plurality of rows continuously in the same polarity period of polarity inversion control. Further, the switching timing of the switching means and the common electrode voltage control means is controlled so that the polarity of the switching period of the pixel driving electrode voltage is reversed every scanning frame.
この発明では、上記した極性反転制御に関わる信号（切り替えスイッチの制御信号、共
通電極電圧）と画素書き込み動作の干渉によって発生する映像ノイズ、輝度変動について
、正極性と負極性で差があっても、フレーム毎に垂直走査と極性反転の位相関係を入れ替
えるため、これらの影響がフレーム間で時間的に平均化され、画像品位の向上が実現でき
るという特長がある。
In the present invention, even if there is a difference between the positive polarity and the negative polarity with respect to the video noise and luminance fluctuation generated by the interference between the signal related to the polarity inversion control (the control signal of the changeover switch, the common electrode voltage) and the pixel writing operation. Since the phase relationship between the vertical scanning and the polarity inversion is changed for each frame, these effects are temporally averaged between the frames, and the image quality can be improved.
上記の目的を達成するため、第１２の発明の液晶表示装置のデータ線駆動回路は、複数
ビットの画素データが時系列的に合成されたデジタル映像信号を１ライン分ずつ順次格納
するシフトレジスタ回路と、シフトレジスタ回路に順次格納される１ライン分のデジタル
映像信号を１水平走査期間保持するラッチ回路と、複数の階調値が水平走査期間内で順次
に変化する基準階調データを出力する階調カウンタと、ラッチ回路より出力される１ライ
ン分の画素データの値と階調カウンタより出力される基準階調データの階調値とを比較し
、両者が一致した時点で一致パルスを発生するコンパレータと、水平走査期間周期で映像
の黒レベルから白レベルまでレベルが上昇する方向、あるいは白レベルから黒レベルまで
レベルが下降する方向に変化する周期的な掃引信号である第１の基準電圧と、第１の基準
電圧に対して所定の電位について反転関係にある周期的な掃引信号である第２の基準電圧
とを発生する基準電圧発生回路と、複数の画素が、複数本のゲート線とそれぞれ交差する
交差部に接続された２本のデータ線を一組とする複数組のデータ線のうち、同じ列方向に
配置された画素の一組のデータ線毎に対応して設けられ、一致パルスにより第１及び第２
の基準電圧をそれぞれサンプリングして、一致パルスの発生タイミングに対応したレベル
の駆動信号を発生して出力する複数のアナログスイッチと、を備え、複数のアナログスイ
ッチは、それぞれの第１の入力端子に第１の基準電圧が共通に入力され、かつ、第２の入
力端子に第２の基準電圧が共通に入力され、それぞれ対応して設けられた各組２本のデー
タ線のうち、一方のデータ線に対して第１の基準電圧を一致パルスによりサンプリングし
て得た第１の駆動信号を出力し、これと同時に他方のデータ線に対して第２の基準電圧を
一致パルスによりサンプリングして得た第２の駆動信号を出力することを特徴とする。
To achieve the above object, a data line driving circuit of a liquid crystal display device according to a twelfth aspect of the present invention is a shift register circuit for sequentially storing a digital video signal in which a plurality of bits of pixel data are synthesized in time series for each line. And a latch circuit for holding one line of digital video signals sequentially stored in the shift register circuit for one horizontal scanning period, and outputting reference gradation data in which a plurality of gradation values sequentially change within the horizontal scanning period. Compares the grayscale counter and the pixel data value for one line output from the latch circuit with the grayscale value of the reference grayscale data output from the grayscale counter, and generates a coincidence pulse when they match. And a comparator that performs a horizontal scanning period cycle in which the level increases from the black level to the white level of the video, or the level decreases from the white level to the black level. A reference voltage generation circuit that generates a first reference voltage that is a periodic sweep signal and a second reference voltage that is a periodic sweep signal that is in an inverted relationship with respect to a predetermined potential with respect to the first reference voltage. One of the pixels arranged in the same column direction among a plurality of data lines, each having a plurality of data lines each having a pair of two data lines connected to intersections where the plurality of pixels intersect with a plurality of gate lines, respectively. Provided corresponding to each data line of the set, and the first and second by the coincidence pulse
And a plurality of analog switches that generate and output a drive signal at a level corresponding to the coincidence pulse generation timing, and the plurality of analog switches are connected to respective first input terminals. The first reference voltage is commonly input, and the second reference voltage is commonly input to the second input terminal, and one of the two data lines provided in correspondence with each other. A first drive signal obtained by sampling the first reference voltage with the coincidence pulse is output to the line, and at the same time, the second reference voltage is obtained by sampling with the coincidence pulse for the other data line. The second drive signal is output.
ここで、上記の基準電圧発生回路は、第１の基準電圧を伝送する第１の配線と第２の基
準電圧を伝送する第２の配線とを一組とする複数組の配線グループに、第１及び第２の基
準電圧を分割して出力し、複数の画素は複数のグループの画素列に分割され、各グループ
の画素列のアナログスイッチの第１及び第２の入力端子は、複数組の配線グループのうち
、それぞれ対応して割り当てた各組の配線グループの第１及び第２の配線に接続されてい
てもよい。
Here, the reference voltage generation circuit includes a first wiring that transmits the first reference voltage and a second wiring that transmits the second reference voltage in a plurality of sets of wiring groups. The first and second reference voltages are divided and output, the plurality of pixels are divided into a plurality of groups of pixel columns, and the first and second input terminals of the analog switch of each group of pixel columns are a plurality of sets. Of the wiring groups, the wiring groups may be connected to the first and second wirings of each set of wiring groups correspondingly allocated.
また、上記の目的を達成するため、第１４の発明の液晶表示装置のデータ線駆動回路は
、基準電圧発生回路から複数のアナログスイッチの第１及び第２の入力端子に第１及び第
２の基準電圧をそれぞれ伝送する第１及び第２の配線に、それらの配線の長手方向につい
て位置の異なる複数の給電点を設けたことを特徴とする。
In order to achieve the above object, the data line driving circuit of the liquid crystal display device according to the fourteenth aspect of the present invention is arranged such that the first and second input terminals from the reference voltage generating circuit to the first and second input terminals of the plurality of analog switches. The first and second wirings that respectively transmit the reference voltage are provided with a plurality of feeding points having different positions in the longitudinal direction of the wirings.
また、上記の目的を達成するため、第１５の発明の液晶表示装置の駆動方法は、２本の
データ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部
に設けられた複数の画素のそれぞれにおいて各組２本のデータ線の一方で伝送される正極
性映像信号に対応した駆動電圧を画素駆動電極に垂直走査期間より短い所定周期でサンプ
リングして第１の一定期間保持する第１のサンプリングステップと、第１のステップによ
るサンプリング時点より所定周期の半分の周期の時間差のタイミングで、各組２本のデー
タ線の他方で伝送される負極性映像信号に対応した駆動電圧を画素駆動電極に所定周期で
サンプリングして第１の一定期間保持する第２のサンプリングステップと、第１のサンプ
リングステップによるサンプリングに同期して、保持された正極性映像信号電圧をインピ
ーダンス変換する第１のバッファアンプを第２の一定期間アクティブとする第１のインピ
ーダンス変換ステップと、第２のサンプリングステップによるサンプリングに同期して、
保持された負極性映像信号電圧をインピーダンス変換する第２のバッファアンプを第２の
一定期間アクティブとする第２のインピーダンス変換ステップと、第１及び第２のインピ
ーダンス変換ステップによりインピーダンス変換された第正極性映像信号電圧と負極性映
像信号電圧とを、複数の画素のそれぞれに設けられた、液晶素子の画素駆動電極に交互に
印加する画素駆動電極電圧印加ステップとを含むことを特徴とする。
In order to achieve the above object, a driving method of a liquid crystal display device according to a fifteenth aspect of the invention is an intersection in which a plurality of data lines and a plurality of gate lines each include two data lines. In each of the plurality of pixels provided in the section, the drive voltage corresponding to the positive video signal transmitted on one of the two data lines is sampled on the pixel drive electrode at a predetermined cycle shorter than the vertical scanning period. A negative sampling video signal that is transmitted on the other of the two data lines in each group at a timing that is a time difference of a half of a predetermined period from the sampling time point of the first sampling step that is held for a certain period of time A second sampling step for sampling the driving voltage corresponding to the pixel driving electrode at a predetermined period and holding the sampling voltage for a first fixed period, and a sample by the first sampling step In synchronization with the sampling, the first impedance conversion step in which the first buffer amplifier for impedance conversion of the held positive video signal voltage is activated for the second fixed period and the sampling by the second sampling step are synchronized. And
A second impedance conversion step in which a second buffer amplifier for impedance conversion of the held negative video signal voltage is activated for a second fixed period; and a first positive electrode whose impedance has been converted by the first and second impedance conversion steps A pixel drive electrode voltage application step of alternately applying a negative video signal voltage and a negative video signal voltage to pixel drive electrodes of a liquid crystal element provided in each of a plurality of pixels.
また、上記の目的を達成するため、第１６の発明の液晶表示装置の駆動方法は、表示画
面を構成する複数の画素からなる画素部全体を、連続する複数行の各画素を１グループと
する複数のグループに分割したとき、複数の分割グループ内の第１及び第２のバッファア
ンプの負荷素子を、各分割グループ単位で時分割的にアクティブに制御する時分割制御ス
テップを含むことを特徴とする。
In order to achieve the above object, the liquid crystal display device driving method according to the sixteenth aspect of the present invention is configured such that the entire pixel portion including a plurality of pixels constituting the display screen is divided into a group of pixels in a plurality of consecutive rows. Including a time division control step of actively controlling the load elements of the first and second buffer amplifiers in the plurality of division groups in a time division manner in units of each division group when divided into a plurality of groups. To do.
また、上記の目的を達成するため、第１７の発明の液晶表示装置の駆動方法は、画素駆
動電極に印加される正極性映像信号電圧と負極性映像信号電圧との切り替え周期に同期し
て、液晶素子の液晶層にかかる電位差の絶対値が常に略同一となるよう液晶素子の画素駆
動電極に対向する共通電極に印加する共通電極電圧を２つの異なるレベル間で変化させる
共通電極電圧制御ステップを更に含み、共通電極電圧制御ステップにより共通電極電圧の
レベルを変化させた後に、第１のサンプリングステップによるサンプリングと第２のサン
プリングステップによるサンプリングとを順次に行うことを特徴とする。
In order to achieve the above object, the driving method of the liquid crystal display device according to the seventeenth aspect of the invention is synchronized with the switching cycle between the positive video signal voltage and the negative video signal voltage applied to the pixel drive electrode. A common electrode voltage control step of changing the common electrode voltage applied to the common electrode facing the pixel drive electrode of the liquid crystal element between two different levels so that the absolute value of the potential difference applied to the liquid crystal layer of the liquid crystal element is always substantially the same. In addition, after changing the level of the common electrode voltage by the common electrode voltage control step, sampling by the first sampling step and sampling by the second sampling step are sequentially performed.
また、上記の目的を達成するため、第１８の発明の液晶表示装置の駆動方法は、画素駆
動電極電圧印加ステップによる正極性映像信号電圧と負極性映像信号電圧との切り替え周
期と、共通電極電圧制御ステップによる共通電極電圧のレベル変化周期とが、複数本のゲ
ート線の選択周期である水平走査周期のＮ倍（Ｎは任意の自然数）で、かつ、垂直走査開
始基準タイミングに対して各フレームで一定の位相関係で動作するように制御するタイミ
ング制御ステップを更に含むことを特徴とする。
In order to achieve the above object, a driving method of a liquid crystal display device according to an eighteenth aspect of the present invention includes a switching period between a positive video signal voltage and a negative video signal voltage in a pixel drive electrode voltage application step, a common electrode voltage The level change period of the common electrode voltage by the control step is N times the horizontal scanning period (N is an arbitrary natural number) that is the selection period of the plurality of gate lines, and each frame with respect to the vertical scanning start reference timing And a timing control step for controlling to operate in a fixed phase relationship.
また、上記の目的を達成するため、第１９の発明の液晶表示装置の駆動方法は、タイミ
ング制御ステップは、極性反転制御の同一極性期間に連続して複数行の各画素に映像信号
の書き込みを行っている期間において、共通電極電圧のレベル変化周期の極性と、画素駆
動電極電圧の切り替え周期の極性とが、走査フレーム毎に逆転するように画素駆動電極電
圧印加ステップと共通電極電圧制御ステップによる切り替えの相互タイミングを制御する
ことを特徴とする。
In order to achieve the above object, in the driving method of the liquid crystal display device of the nineteenth aspect, the timing control step writes video signals to each pixel in a plurality of rows continuously in the same polarity period of polarity inversion control. According to the pixel drive electrode voltage application step and the common electrode voltage control step so that the polarity of the level change period of the common electrode voltage and the polarity of the switching period of the pixel drive electrode voltage are reversed for each scanning frame during the period of time It is characterized by controlling the mutual timing of switching.
本発明によれば、画素への書き込み周波数を増加させることなく、高速に液晶を交流駆
動できるため、画素駆動電極と共通電極の間の直流分を低減させることができ、液晶の焼
き付き防止など画質や信頼性を向上できると共に、共通電極の電圧調整の余裕度が増えて
生産性も向上できる。このことは、液晶の交流駆動が低周波数の場合の信頼性・安定性や
表示品位低下などを大幅に改善することが可能となる他、製造歩留まりの向上や駆動回路
の小規模化などの効果により、低コストの液晶表示装置が実現できる。液晶の特性ばらつ
きに対しての許容度が大きくなることをも意味し、コストダウンにもつながる。
According to the present invention, since the liquid crystal can be AC driven at high speed without increasing the writing frequency to the pixel, the DC component between the pixel drive electrode and the common electrode can be reduced, and image quality such as prevention of liquid crystal burn-in can be achieved. And the reliability can be improved, and the margin for adjusting the voltage of the common electrode can be increased to improve the productivity. This makes it possible to greatly improve the reliability and stability and display quality degradation when the AC drive of the liquid crystal is at a low frequency, as well as the effect of improving the manufacturing yield and reducing the size of the drive circuit. Thus, a low-cost liquid crystal display device can be realized. This also means that the tolerance for variations in liquid crystal characteristics increases, leading to cost reduction.
以下、図面を用いて本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明になる液晶表示装置における画素回路の第１の実施の形態の回路図、図
２は、本発明になる液晶表示装置に用いられる液晶駆動素子の一実施の形態の基本構成図
を示す。両図中、同一構成部分には同一符号を付してある。
FIG. 1 is a circuit diagram of a first embodiment of a pixel circuit in a liquid crystal display device according to the present invention, and FIG. 2 is a basic configuration of an embodiment of a liquid crystal driving element used in the liquid crystal display device according to the present invention. The figure is shown. In both drawings, the same components are denoted by the same reference numerals.
本実施の形態の液晶表示装置における各画素は、図１に示す画素回路の構成とされてい
る。図１に示すように、本実施の形態の画素回路はゲート線８−１にゲートがそれぞれ接
続された画素選択トランジスタＱ１及びＱ２と、画素選択トランジスタＱ１、Ｑ２の各ソ
ースに一端がそれぞれ接続され、他端が共通電極線７に共通に接続された保持容量（キャ
パシタ）Ｃ１及びＣ２と、画素選択トランジスタＱ１と保持容量Ｃ１との接続点、及び画
素選択トランジスタＱ２と保持容量Ｃ２との接続点に入力端がそれぞれ接続されたバッフ
ァアンプＡ１及びＡ２と、バッファアンプＡ１及びＡ２の各出力端に一端が接続された切
り替えスイッチＳ１及びＳ２と、切り替えスイッチＳ１及びＳ２の各他端の共通接続点と
共通電極線７との間に接続された液晶駆動用の保持容量Ｃ３と、反射電極（以下、画素駆
動電極ともいう）４とで構成されている。画素選択トランジスタＱ１及びＱ２の各ドレイ
ンは、データ線６−１ａ及び６−１ｂに別々に接続されている。本実施の形態の液晶素子
は、図２３に示した周知の構造の液晶素子で、上記の反射電極４に相当する画素駆動電極
ＰＥと、上記の画素駆動電極ＰＥに対向する対向電極に相当する共通電極ＣＥとの間に液
晶表示体（液晶層）ＬＣＭが挟持された構造である。
Each pixel in the liquid crystal display device of the present embodiment has the configuration of the pixel circuit shown in FIG. As shown in FIG. 1, the pixel circuit of the present embodiment has pixel selection transistors Q1 and Q2 each having a gate connected to a gate line 8-1, and one end connected to each source of the pixel selection transistors Q1 and Q2. , The storage capacitors (capacitors) C1 and C2 whose other ends are commonly connected to the common electrode line 7, the connection point between the pixel selection transistor Q1 and the storage capacitor C1, and the connection point between the pixel selection transistor Q2 and the storage capacitor C2. Buffer amplifiers A1 and A2 whose input ends are connected to each other, selector switches S1 and S2 whose one ends are connected to the output ends of the buffer amplifiers A1 and A2, and common connection points of the other ends of the selector switches S1 and S2, respectively. And a common electrode line 7 and a storage capacitor C3 for driving liquid crystal, and a reflective electrode (hereinafter also referred to as a pixel driving electrode) 4. There. The drains of the pixel selection transistors Q1 and Q2 are separately connected to the data lines 6-1a and 6-1b. The liquid crystal element according to the present embodiment is a liquid crystal element having a known structure shown in FIG. 23, and corresponds to a pixel drive electrode PE corresponding to the
本発明になる液晶表示装置に用いられる液晶駆動素子の一実施の形態の基本構成は、図
２に示され、これは図２２の基本構成と同様である。ただし、本実施の形態では、図２に
示すように、水平信号線と、データ線、スイッチはそれぞれ２系統設けられている。すな
わち、本実施の形態の液晶駆動素子は、水平方向駆動回路１０、垂直方向駆動回路２０、
共通電極電圧に対して正側の映像信号７１ａと、負側の映像信号７１ｂとを２系統のビデ
オスイッチ１−１ａと１−１ｂ、１−２ａと１−２ｂ、・・・に別々に供給する２系統の
水平信号線５ａ、５ｂと、画素部３０と、２系統のデータ線６−１ａと６−１ｂ、６−２
ａと６−２ｂ、・・・、及びゲート線８−１、８−２、・・・などから構成されている。
なお、図中で、各符号のハイフン後のサフィックス番号は、同一種類の構成要素で異なっ
た位置にあることを示している。また、サフィックス番号に続くアルファベットの小文字
ａは２系統のうちの１系統目、ｂは２系統目であることを示す。なお、この図２は構成要
素全体の一部を示したものである。
A basic configuration of an embodiment of a liquid crystal driving element used in the liquid crystal display device according to the present invention is shown in FIG. 2, which is the same as the basic configuration of FIG. However, in this embodiment, as shown in FIG. 2, two horizontal signal lines, data lines, and switches are provided. That is, the liquid crystal driving element of the present embodiment includes a
A video signal 71a on the positive side and a video signal 71b on the negative side with respect to the common electrode voltage are separately supplied to the two video switches 1-1a and 1-1b, 1-2a and 1-2b,. Two horizontal signal lines 5a and 5b, a
are composed of a and 6-2b,..., and gate lines 8-1, 8-2,.
In the drawing, the suffix number after the hyphen of each symbol indicates that the same type of component is in a different position. Also, the lowercase letter a following the suffix number indicates the first system of the two systems, and b indicates the second system. FIG. 2 shows a part of the entire component.
画素部３０は、２系統のデータ線（６−１ａと６−１ｂ、・・・）とゲート線（８−１
、８−２、・・・）の交差部にマトリクス状に配置された、それぞれ図１の回路構成の画
素４１、４２、５１、５２等からなる。水平方向駆動回路１０は２系統のスイッチ１−１
ａ、１−１ｂと２系統のデータ線６−１ａ、６−１ｂを介して第１列目の画素４１、５１
、・・・の画素選択トランジスタＱ１、Ｑ２のドレインにそれぞれ接続されている。
The
, 8-2,...) Arranged in a matrix at
a, 1-1b and
Are connected to the drains of the pixel selection transistors Q1 and Q2, respectively.
同様に、水平方向駆動回路１０は、２系統のスイッチ１−２ａ、１−２ｂと２系統のデ
ータ線６−２ａ、６−２ｂを介して第２列目の画素４２、５２、・・・の画素選択トラン
ジスタＱ１、Ｑ２のドレインにそれぞれ接続され、第３列目以降の画素の２つの画素選択
トランジスタのドレインにも同様に２系統のスイッチと２系統のデータ線を介してそれぞ
れ接続されている。
Similarly, the
垂直方向駆動回路２０は、ゲート線８−１を介して画素部３０内の第１行目の画素４１
、４２、・・・のそれぞれ２つの画素選択トランジスタＱ１及びＱ２のゲートに共通接続
されている。同様に、垂直方向駆動回路２０は、各ゲート線を介して画素部３０内の同じ
行の画素のそれぞれ２つの画素選択トランジスタのゲートに共通接続されている。
The
, 42,... Are commonly connected to the gates of two pixel selection transistors Q1 and Q2. Similarly, the
また、コントローラ６０は、入力映像信号７１ａ、７１ｂに同期するように生成した各
種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せ
ず）、入力映像信号７１ａ、７１ｂと同期した形でデータ線（６−１ａ、６−１ｂ、・・
・）、ゲート線（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各
走査を伴った画素選択を行う。これにより、本実施の形態では、液晶の交流駆動を高速に
行うことが可能になる。
Further, the
..., By driving the gate lines (8-1, 8-2,...), Pixel selection with horizontal and vertical scanning is performed. Thereby, in this Embodiment, it becomes possible to perform alternating current drive of a liquid crystal at high speed.
次に、図１に示す第１の実施の形態の画素回路の動作について説明する。データ線６−
１ａは、液晶の共通電極電圧に対して正側の映像信号７１ａを供給する。また、これと同
時に、データ線６−１ｂは、共通電極電圧に対して負側の映像信号７１ｂを供給する。画
素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加される電圧に
より同時にオンになる。これにより、データ線６−１ａから供給される正側の映像信号７
１ａが、画素選択トランジスタＱ１のドレイン、ソースを介して保持容量Ｃ１に書き込ま
れる。一方、これと同時に、データ線６−１ｂから供給される負側の映像信号７１ｂが、
画素選択トランジスタＱ２のドレイン、ソースを介して保持容量Ｃ２に書き込まれる。
Next, the operation of the pixel circuit of the first embodiment shown in FIG. 1 will be described. Data line 6-
1a supplies a video signal 71a on the positive side with respect to the common electrode voltage of the liquid crystal. At the same time, the data line 6-1b supplies the video signal 71b on the negative side with respect to the common electrode voltage. The pixel selection transistors Q1 and Q2 are simultaneously turned on by a voltage applied to the gate via the gate line 8-1. Thus, the positive video signal 7 supplied from the data line 6-1a.
1a is written into the storage capacitor C1 through the drain and source of the pixel selection transistor Q1. On the other hand, at the same time, the negative video signal 71b supplied from the data line 6-1b is
Data is written into the storage capacitor C2 through the drain and source of the pixel selection transistor Q2.
続いて、画素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加
される電圧により同時にオフになる。これにより、画素選択トランジスタＱ１及びＱ２が
次にオンとなる次の映像信号７１ａ、７１ｂの書き込みまで、保持容量Ｃ１、Ｃ２に正側
と負側の映像信号７１ａ、７１ｂがそれぞれ保持される。
Subsequently, the pixel selection transistors Q1 and Q2 are simultaneously turned off by a voltage applied to the gate via the gate line 8-1. As a result, the positive and negative video signals 71a and 71b are held in the holding capacitors C1 and C2, respectively, until the next video signals 71a and 71b for which the pixel selection transistors Q1 and Q2 are next turned on are written.
保持容量Ｃ１、Ｃ２にそれぞれ保持された正側と負側の映像信号７１ａ、７１ｂは、そ
れぞれ高入力抵抗のインピーダンス変換回路であるバッファアンプＡ１、Ａ２を介して読
み出され、切り替えスイッチＳ１、Ｓ２で交互に選択されて、反射電極４（画素駆動電極
ＰＥ）の電圧を変化させることで液晶を交流駆動する。
The positive and negative video signals 71a and 71b held in the holding capacitors C1 and C2, respectively, are read out through buffer amplifiers A1 and A2 which are impedance conversion circuits having high input resistances, respectively, and changeover switches S1 and S2 Are alternately selected, and the liquid crystal is AC driven by changing the voltage of the reflective electrode 4 (pixel drive electrode PE).
この画素構成によれば、１フレームに１度、正側と負側の映像信号７１ａ、７１ｂを保
持容量Ｃ１、Ｃ２に書き込んでしまえば、次のフレームの映像信号が書き込まれるまでの
１フレーム期間、何回でも切り替えスイッチＳ１及びＳ２を交互に切り替えて液晶を交流
駆動できる。
According to this pixel configuration, once the positive and negative video signals 71a and 71b are written to the holding capacitors C1 and C2 once per frame, one frame period until the video signal of the next frame is written. The liquid crystal can be AC driven by alternately switching the changeover switches S1 and S2 any number of times.
つまり、図１の本実施の形態の画素回路によれば、映像信号の書き込み周期とは独立に
液晶を、例えばフレーム周波数の数十倍の高周波数で交流駆動することが可能になる。こ
れにより、本実施の形態は、焼き付き防止、信頼性向上、シミ・ムラなどが見えない表示
品位の向上、などの効果が得られる。また、本実施の形態では、極性反転に合わせて、液
晶の対向電極の電圧を振る（変える）ことが可能になり、信号電圧を従来の半分以下にす
ることも可能になる。
In other words, according to the pixel circuit of the present embodiment in FIG. 1, the liquid crystal can be AC driven at a high frequency, for example, several tens of times the frame frequency, independently of the video signal writing cycle. As a result, the present embodiment provides effects such as prevention of burn-in, improvement of reliability, and improvement of display quality where no spots or irregularities are visible. In this embodiment, the voltage of the counter electrode of the liquid crystal can be shaken (changed) in accordance with the polarity inversion, and the signal voltage can be reduced to half or less of the conventional voltage.
また、本実施の形態の液晶表示装置を標準のＣＭＯＳプロセスを用いて作製することが
できるので、１画素に２つの選択画素トランジスタＱ１及びＱ２、２つのバッファアンプ
Ａ１及びＡ２、２つの切り替えスイッチＳ１及びＳ２、２つの保持容量Ｃ１及びＣ２が存
在し、素子数が比較的多くても、この素子数の増加が必ずしもコストアップにはならない
。
Further, since the liquid crystal display device of this embodiment can be manufactured using a standard CMOS process, two selection pixel transistors Q1 and Q2, two buffer amplifiers A1 and A2, and two changeover switches S1 per pixel. S2 and two holding capacitors C1 and C2, and even if the number of elements is relatively large, the increase in the number of elements does not necessarily increase the cost.
ここで、各画素にはバッファアンプＡ１及びＡ２があり、小電流といえどもここに直流
電流を流し続けると、液晶駆動素子全体としては１００万画素以上あるのが普通なので、
消費電力増加や発熱などの悪影響も考えられる。
Here, each pixel has buffer amplifiers A1 and A2. If a direct current continues to flow even though the current is small, the liquid crystal driving element as a whole usually has one million pixels or more.
There may be adverse effects such as increased power consumption and heat generation.
この防止策として、バッファアンプＡ１及びＡ２や切り替えスイッチＳ１及びＳ２は、
信号読み出しに必要な期間だけイネーブルするパルス駆動を行うのが有効である。保持容
量Ｃ３はこの動作を行わせるためのもので、イネーブル期間にはオンとされた切り替えス
イッチＳ１又はＳ２を通した信号を保持容量Ｃ３に書き込み、どちらもオフの時には書き
込まれた信号を保持容量Ｃ３に保持しつつ液晶を駆動する。これにより、消費電力の大幅
な増加を抑えつつ、従来よりも高い周波数で液晶を交流駆動することができ、前述したよ
うな多くの効果が得られる。
As a preventive measure, the buffer amplifiers A1 and A2 and the changeover switches S1 and S2 are
It is effective to perform pulse driving that enables only for a period necessary for signal readout. The holding capacitor C3 is for performing this operation. During the enable period, the signal that has passed through the change-over switch S1 or S2 is written into the holding capacitor C3, and when both are off, the written signal is stored in the holding capacitor. The liquid crystal is driven while being held at C3. As a result, the liquid crystal can be AC driven at a higher frequency than before while suppressing a significant increase in power consumption, and many effects as described above can be obtained.
図３は、図１に示した本発明になる液晶表示装置の第１の実施の形態の画素回路をより
詳細に表した詳細回路図を示す。図３に示すように、本実施形態の液晶表示装置の一つの
画素回路は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及び
Ｑ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及び
Ｃs2（図１のＣ１、Ｃ２に相当）と、トランジスタＱ３〜Ｑ８と、反射電極ＣＥ等からな
る図２３に示したと同じ構成の液晶素子とからなる。
FIG. 3 is a detailed circuit diagram showing the pixel circuit of the first embodiment of the liquid crystal display device according to the present invention shown in FIG. 1 in more detail. As shown in FIG. 3, one pixel circuit of the liquid crystal display device of this embodiment includes pixel selection transistors Q1 and Q2 for writing positive and negative pixel signals, and image signal voltages of respective polarities in parallel. And two independent storage capacitors Cs1 and Cs2 (corresponding to C1 and C2 in FIG. 1), transistors Q3 to Q8, and a liquid crystal element having the same configuration as shown in FIG. .
トランジスタＱ３及びＱ７からなるインピーダンス変換用ソースフォロワ回路は、図１
のバッファアンプＡ１を構成している。トランジスタＱ４及びＱ８からなるインピーダン
ス変換用ソースフォロワ回路は、図１のバッファアンプＡ２を構成している。また、トラ
ンジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４の
ソースにドレインが接続されたトランジスタＱ６とは、それぞれ図１の切り替えスイッチ
Ｓ１、Ｓ２に相当するスイッチングトランジスタである。トランジスタＱ５及びＱ６の各
ソースは液晶素子の反射電極ＣＥに接続されている。なお、図１の保持容量Ｃ３は図３に
は図示されていない。保持容量Ｃ３は、トランジスタＱ５及びＱ６の寄生容量や液晶の寄
生容量で代用することが可能であり、また反射電極ＰＥのノードのリーク電流が充分に小
さい場合は作成しなくてもよいためである。
The source follower circuit for impedance conversion comprising the transistors Q3 and Q7 is shown in FIG.
Buffer amplifier A1. The impedance conversion source follower circuit including the transistors Q4 and Q8 constitutes the buffer amplifier A2 of FIG. A transistor Q5 having a drain connected to the source of the transistor Q3 and a transistor Q6 having a drain connected to the source of the transistor Q4 are switching transistors corresponding to the changeover switches S1 and S2 in FIG. 1, respectively. The sources of the transistors Q5 and Q6 are connected to the reflective electrode CE of the liquid crystal element. Note that the storage capacitor C3 in FIG. 1 is not shown in FIG. This is because the holding capacitor C3 can be substituted by the parasitic capacitances of the transistors Q5 and Q6 and the parasitic capacitance of the liquid crystal, and may not be formed if the leakage current of the node of the reflective electrode PE is sufficiently small. .
画素部データ線は、各画素回路について正極性用データ線Ｄ+、負極性用データ線Ｄ-の
２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異
なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正
極性用データ線Ｄｉ+（図１の６−１ａに相当）、負極性用データ線Ｄｉ-（図１の６−１
ｂに相当）に接続され、各ゲート端子は同一行について行走査線Ｇj（図１のゲート線８
−１に相当）に接続されている。
The pixel portion data line is composed of a pair of positive data line D + and negative data line D− for each pixel circuit, and video signals having different polarities sampled by a data line driving circuit (not shown). Is supplied. The drain terminals of the pixel selection transistors Q1 and Q2 are respectively connected to a positive polarity data line Di + (corresponding to 6-1a in FIG. 1) and a negative polarity data line Di− (6-1 in FIG. 1).
b), each gate terminal is connected to a row scanning line Gj (
-1).
図示しない垂直走査回路より走査パルスが供給されると画素選択トランジスタＱ１、Ｑ
２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の信号電圧が蓄積
される。トランジスタＱ３及びＱ７からなる回路部と、トランジスタＱ４及びＱ８からな
る回路部は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＱ３、Ｑ４が
信号入力トランジスタ、トランジスタＱ７、Ｑ８が定電流源負荷として機能する。定電流
源負荷用トランジスタＱ７、Ｑ８は、ゲートが同一行画素について行方向配線Ｂに共通配
線され、定電流負荷のバイアス制御が可能な構成となっている。ＭＯＳ型トランジスタＱ
３、Ｑ７、Ｑ４、Ｑ８によるソースフォロワ・バッファの入力抵抗はほぼ無限大である。
このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量端子の蓄積電
荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される
。
When a scanning pulse is supplied from a vertical scanning circuit (not shown), the pixel selection transistors Q1, Q
2 is turned on at the same time, and positive and negative signal voltages are accumulated in the holding capacitors Cs1 and Cs2, respectively. The circuit part composed of the transistors Q3 and Q7 and the circuit part composed of the transistors Q4 and Q8 are so-called source follower buffers. The transistors Q3 and Q4 function as signal input transistors and the transistors Q7 and Q8 function as constant current source loads. . The constant current source load transistors Q7 and Q8 are configured such that the gates are commonly wired to the row direction wiring B for the same row pixel, and the bias control of the constant current load is possible. MOS transistor Q
3, Q7, Q4, and Q8 input resistance of the source follower buffer is almost infinite.
For this reason, as in the conventional active matrix liquid crystal display device, the charge accumulated in the storage capacitor terminal does not leak and is held until a signal is newly written after one vertical scanning period.
スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ・バッファの出力信号を反射
電極（画素駆動電極）ＰＥ、液晶表示体ＬＣＭ及び共通電極ＣＥからなる画素表示部にス
イッチして送出する。正極性信号のスイッチングを行うトランジスタＱ５と、負極性信号
のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一
行画素について行方向の配線Ｓ+、Ｓ-に接続されている。
The switching transistors Q5 and Q6 switch and send the output signal of the source follower buffer to the pixel display unit composed of the reflective electrode (pixel drive electrode) PE, the liquid crystal display LCM, and the common electrode CE. The gate terminals of the transistor Q5 for switching the positive polarity signal and the transistor Q6 for switching the negative polarity signal are independent, and each is connected to the wirings S + and S− in the row direction for the same row pixel. Yes.
この配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号は、スイッチングトランジスタＱ
５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を
与えることができる。従来のアクティブマトリクス型液晶表示装置では、垂直走査周期で
しか極性反転を実現できなかったのに対し、本実施の形態では画素回路そのものに極性反
転機能を備えており、これを高速で制御することにより、垂直走査周波数の制約のない、
高い周波数での交流駆動が可能である。
The gate control signal supplied alternately to the wirings S + and S-
5 and Q6 can be turned on alternately to give a liquid crystal drive signal that is inverted between positive polarity and negative polarity to the pixel drive unit. In the conventional active matrix liquid crystal display device, the polarity inversion can be realized only in the vertical scanning period, whereas in the present embodiment, the pixel circuit itself has a polarity inversion function, which can be controlled at high speed. With no restriction of vertical scanning frequency,
AC drive at a high frequency is possible.
次に、本発明の第２の実施の形態の画素回路について説明する。図４は、本発明になる
アクティブマトリクス型の液晶表示装置の第２の実施の形態の画素回路の詳細回路図を示
す。同図中、図３と同一構成部分には同一符号を付し、その説明を省略する。図４に示す
本実施の形態の画素回路の基本的な構成と機能は図１及び図３に示した第１の実施の形態
の画素回路と類似しており、重複内容については説明を省略する。図４に示す本実施の形
態の画素回路の特徴は、ソースフォロワ・バッファを形成する定電流負荷用トランジスタ
Ｑ９が、極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素駆動電
極ＰＥのノードに配置され、正極性・負極性のソースフォロワ回路双方の負荷として共通
に機能する構成となっている点にある。
Next, a pixel circuit according to a second embodiment of the present invention will be described. FIG. 4 is a detailed circuit diagram of the pixel circuit of the second embodiment of the active matrix type liquid crystal display device according to the present invention. In the figure, the same components as those in FIG. The basic configuration and function of the pixel circuit of the present embodiment shown in FIG. 4 are similar to those of the pixel circuit of the first embodiment shown in FIG. 1 and FIG. . A feature of the pixel circuit of the present embodiment shown in FIG. 4 is that a constant current load transistor Q9 forming a source follower buffer is arranged at the subsequent stage of the polarity switching switching transistors Q5 and Q6, that is, at the node of the pixel drive electrode PE. In this configuration, the positive and negative source follower circuits function in common as loads.
従って、本実施の形態によれば、画素回路あたりのトランジスタ素子数は図１及び図３
に示した第１の実施の形態の画素回路と比較して１つ少なくて済み、また、同一画素内で
の正極性のバッファアンプと負極性のバッファアンプそれぞれの負荷ばらつきを要因とし
た正負極の特性差を抑えることができる、という利点がある。
Therefore, according to the present embodiment, the number of transistor elements per pixel circuit is as shown in FIGS.
One less than the pixel circuit of the first embodiment shown in FIG. 1 and the positive and negative electrodes caused by variations in the load of the positive and negative buffer amplifiers in the same pixel. There is an advantage that the difference in characteristics can be suppressed.
次に、本発明になる液晶表示装置の第３の実施の形態の画素回路について説明する。図
５は、本発明になる液晶表示装置の第３の実施の形態の画素回路の回路図、図６は、画素
回路として図５の回路を用いた本発明になる液晶表示装置の一実施の形態の要部の構成図
を示す。両図中、図１と同一構成部分には同一符号を付してある。図５に示した本実施形
態の画素回路では、前述した図４の画素回路と比較して、更に、画素駆動電極と映像信号
書き込み用データ線６-１ａの間に検査用スイッチング手段として、トランジスタＱ１０
を追加した点に特徴がある。
Next, a pixel circuit according to a third embodiment of the liquid crystal display device according to the present invention will be described. FIG. 5 is a circuit diagram of a pixel circuit of a third embodiment of the liquid crystal display device according to the present invention, and FIG. 6 is an embodiment of the liquid crystal display device according to the present invention using the circuit of FIG. 5 as the pixel circuit. The block diagram of the principal part of a form is shown. In both figures, the same components as those in FIG. In the pixel circuit of this embodiment shown in FIG. 5, as compared with the pixel circuit of FIG. 4 described above, a transistor as an inspection switching means is further provided between the pixel drive electrode and the video signal writing data line 6-1a. Q10
This is characterized by the addition of.
同じ行にある画素回路内のトランジスタＱ１０の読み出し制御端子であるゲートは、読
み出し用スイッチの選択線ＲＤに共通配線されている。この選択線ＲＤを介してトランジ
スタＱ１０のゲートに印加される選択制御信号は、通常の画像表示モード時には全画素行
のトランジスタＱ１０をオフ状態に制御し、画素検査モード時には検査対象の画素行のト
ランジスタＱ１０を順次オンとする。ここで、画素検査モードは、複数の画素がマトリク
ス状に配置された画素部から１画素ずつ画素値をデータ線に読み出して、１画素ずつ欠陥
の有無を検査するモードである。従って、画素検査モードでは、データ線には書き込み用
映像信号は入力されず、画素部が読み出しモードとされる。
The gates that are the read control terminals of the transistors Q10 in the pixel circuits in the same row are commonly wired to the read switch selection line RD. The selection control signal applied to the gate of the transistor Q10 via the selection line RD controls the transistors Q10 in all the pixel rows in the normal image display mode, and controls the transistors in the pixel row to be inspected in the pixel inspection mode. Q10 is sequentially turned on. Here, the pixel inspection mode is a mode in which pixel values are read out to the data line pixel by pixel from a pixel portion in which a plurality of pixels are arranged in a matrix, and the presence or absence of defects is inspected pixel by pixel. Accordingly, in the pixel inspection mode, the video signal for writing is not input to the data line, and the pixel portion is set to the reading mode.
このような画素検査モードでの行選択手段は、映像信号の書き込みと同様に、シフトレ
ジスタで構成される垂直方向駆動回路と同様な構成で実現される。また、信号書き込み用
の垂直方向駆動回路のシフトレジスタを上記画素検査モードの行選択手段と共用すること
も可能である。
The row selection means in such a pixel inspection mode is realized with the same configuration as that of the vertical driving circuit formed of a shift register, similarly to the writing of the video signal. It is also possible to share the shift register of the vertical driving circuit for signal writing with the row selection means in the pixel inspection mode.
図６は、上記画素検査モードに対応した液晶表示装置の一実施の形態の全体構成図を示
す。同図中、図２と同一構成部分には同一符号を付してある。図６において、画素回路８
１は、垂直方向にｎ行設けられ、水平方向には図示を省略したがｍ列設けられている。一
行目のｍ個の画素回路８１にはゲート線８−１と、読み出し用スイッチの選択線ＲＤ１と
が共通に接続されている。ｎ行目のｍ個の画素回路８１にはゲート線８−ｎと、読み出し
用スイッチの選択線ＲＤｎとが共通に接続されている。他の各行ｉのｍ個の画素回路８１
も同様に、各画素行毎に、ゲート線８−ｉと読み出し用スイッチの選択線ＲＤｉとが共通
に接続されている。
FIG. 6 shows an overall configuration diagram of an embodiment of a liquid crystal display device corresponding to the pixel inspection mode. In the figure, the same components as those in FIG. In FIG. 6, the
1 is provided in n rows in the vertical direction, and m columns are provided in the horizontal direction although not shown. A gate line 8-1 and a read switch selection line RD1 are commonly connected to the
Similarly, the gate line 8-i and the read switch selection line RDi are commonly connected to each pixel row.
ＡＮＤ回路１−１は、制御端子ＷＴ/ＲＤからの選択制御信号と垂直方向駆動回路２０
の１行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−１へ出力す
る。ＡＮＤ回路１−２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで
論理反転した信号と、垂直方向駆動回路２０の１行目の出力端子からの垂直方向駆動信号
とを論理積演算して読み出し用スイッチの選択線ＲＤ１へ出力する。
The AND circuit 1-1 includes a selection control signal from the control terminal WT / RD and the
And the vertical direction drive signal from the output terminal of the first row is subjected to AND operation and output to the gate line 8-1. The AND circuit 1-2 performs an AND operation on a signal obtained by logically inverting the selection control signal from the control terminal WT / RD by the inverter INV and the vertical direction drive signal from the output terminal of the first row of the vertical
ＡＮＤ回路ｎ−１は、制御端子ＷＴ/ＲＤからの選択制御信号と垂直方向駆動回路２０
のｎ行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−ｎへ出力す
る。ＡＮＤ回路ｎ−２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで
論理反転した信号と、垂直方向駆動回路２０のｎ行目の出力端子からの垂直方向駆動信号
とを論理積演算して読み出し用スイッチの選択線ＲＤｎへ出力する。
The AND circuit n-1 includes a selection control signal from the control terminal WT / RD and the
The vertical direction drive signal from the output terminal of the nth row is ANDed and output to the gate line 8-n. The AND circuit n-2 performs a logical AND operation on the signal obtained by logically inverting the selection control signal from the control terminal WT / RD by the inverter INV and the vertical direction drive signal from the nth row output terminal of the vertical
他の画素行ｉの各画素回路も同様に、上記選択制御信号と垂直方向駆動回路２０のｉ行
目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線８−ｉへ出力するＡＮ
Ｄ回路と、上記選択制御信号をインバータＩＮＶで論理反転した信号と、垂直方向駆動回
路２０のｉ行目の出力端子からの垂直方向駆動信号とを論理積演算して読み出し用スイッ
チの選択線ＲＤｉへ出力するＡＮＤ回路に接続されている。これらの選択線ＲＤ１〜ＲＤ
ｉは、同じ画素行の画素回路８１内の図５に示したトランジスタＱ１０のゲートに接続さ
れている。
Similarly, each pixel circuit in the other pixel row i performs a logical product operation on the selection control signal and the vertical direction drive signal from the output terminal of the i-th row of the vertical
A D switch, a signal obtained by logically inverting the selection control signal by the inverter INV, and a vertical direction drive signal from the output terminal of the i-th row of the vertical
i is connected to the gate of the transistor Q10 shown in FIG. 5 in the
また、制御端子ＷＴ/ＲＤは、通常の画像表示モード時（画素書き込みモード）時には
ハイレベルの選択制御信号が供給され、画素検査モード（画素読み出しモード）時には、
ローレベルの選択制御信号が供給される。垂直方向駆動回路２０の各出力段に構成したＡ
ＮＤゲート（ＡＮＤ１−１、ＡＮＤ１−２、・・・、ＡＮＤｎ−１、ＡＮＤｎ−２）のゲ
ート機能により、通常の画像表示モード（画素書き込みモード）時には画素回路８１のゲ
ート線８−１、・・・、８−ｎ等に順次選択パルスが出力される。
The control terminal WT / RD is supplied with a high-level selection control signal in the normal image display mode (pixel writing mode), and in the pixel inspection mode (pixel readout mode).
A low level selection control signal is supplied. A configured in each output stage of the
Due to the gate function of the ND gates (AND1-1, AND1-2,..., ANDn-1, ANDn-2), the gate lines 8-1 of the
一方、画素検査モード（画素読み出しモード）時は、ＡＮＤゲート（ＡＮＤ１−１、Ａ
ＮＤ１−２、・・・、ＡＮＤｎ−１、ＡＮＤｎ−２）のゲート機能により、読み出し用ス
イッチの選択線ＲＤ１、・・・、ＲＤｎに順次選択パルスが出力される。これにより、制
御端子ＷＴ/ＲＤを介して入力される選択制御信号によって、垂直方向駆動回路２０を共
用してモード切り替えを行うことができる。
On the other hand, in the pixel inspection mode (pixel readout mode), an AND gate (AND1-1, A
ND1-2,..., ANDn-1, ANDn-2) sequentially outputs selection pulses to the read switch selection lines RD1,. Thus, the mode switching can be performed by sharing the
上記の画素検査モードでは、選択された画素行における画素回路内の図５に示したトラ
ンジスタＱ１０が、読み出し用スイッチの選択線ＲＤを介してゲートに印加される選択パ
ルスによりオンされる。これにより、画素駆動電極（反射電極）４とデータ線間が導通状
態となり、画素駆動電極電圧がデータ線に出力される。このとき、画素検査モードでの選
択行の画素回路のバッファアンプ（の負荷素子）をアクティブとし、極性切り替え制御ス
イッチＱ５、Ｑ６のどちらか一方をオンとすると、その期間画素駆動電極はバッファ出力
で駆動された状態となり、画素駆動電極に印加されている駆動電圧を電圧出力として信号
線側に読み出すことが可能である。
In the pixel inspection mode, the transistor Q10 shown in FIG. 5 in the pixel circuit in the selected pixel row is turned on by a selection pulse applied to the gate through the selection line RD of the readout switch. As a result, the pixel drive electrode (reflecting electrode) 4 and the data line become conductive, and the pixel drive electrode voltage is output to the data line. At this time, when the buffer amplifier (load element) of the pixel circuit in the selected row in the pixel inspection mode is activated and one of the polarity switching control switches Q5 and Q6 is turned on, the pixel drive electrode is set to buffer output during that period. It is possible to read the driving voltage applied to the pixel driving electrode to the signal line side as a voltage output.
データ線側に読み出された画素駆動電極電圧は、図６の水平方向駆動回路１０を駆動す
ることによって、サンプリングスイッチを介して映像データ共通入力端子（図６の例では
Video（＋））に時系列信号として出力される。この時系列信号を検出することで画素回
路の検査（画素欠陥の検出）を行うことができる。
The pixel drive electrode voltage read to the data line side is driven by the horizontal
Video (+)) is output as a time series signal. By detecting this time series signal, inspection of the pixel circuit (detection of pixel defects) can be performed.
更に、検査対象の画素行の全画素に同じ信号電圧を書き込んだ後に読み出しを行い、映
像データ共通入力端子側で読み出し信号のばらつきを検出することによって、画素毎のバ
ッファアンプの特性ばらつきの検出を行うことができる。この読み出し電圧のばらつき情
報をもとに画素特性ばらつきの補正データを作成して入力映像信号に対する補正を行うこ
とで画素特性のばらつきを補正し、均一な表示特性を得ることができる。また、正極性側
と負極性側でのバッファアンプの特性を個別に検出、測定するには、上記極性切り替えス
イッチＱ５、Ｑ６を切り替えながら検査、測定を行えばよい。
Furthermore, the same signal voltage is written to all the pixels in the pixel row to be inspected, and then reading is performed. By detecting variations in the readout signal on the video data common input terminal side, it is possible to detect variations in the characteristics of the buffer amplifier for each pixel. It can be carried out. By creating correction data for pixel characteristic variations based on the read voltage variation information and correcting the input video signal, it is possible to correct pixel characteristic variations and obtain uniform display characteristics. Further, in order to individually detect and measure the characteristics of the buffer amplifier on the positive polarity side and the negative polarity side, inspection and measurement may be performed while switching the polarity changeover switches Q5 and Q6.
従来のアクティブマトリクス型液晶表示装置では保持容量に保持した電荷の形で保持し
た電圧で画素を駆動する方式であるため、画素読み出し検査は電荷移動時の微小な電流変
化を検出する高精度な検出アンプなどが要求されるのに対し、本実施形態による画素回路
とその検査・読み出し手段の組み合わせでは、画素駆動電極の電圧、すなわちバッファア
ンプ出力により低出力インピーダンスで駆動される画素駆動電極の電圧そのものを読み出
せる構成であるため、画素の欠陥検出や画素特性の検出をより容易に行うことができる。
In the conventional active matrix liquid crystal display device, the pixel is driven by the voltage held in the form of the charge held in the holding capacitor, so the pixel readout inspection is a highly accurate detection that detects a minute current change during charge movement. Whereas an amplifier or the like is required, in the combination of the pixel circuit according to the present embodiment and its inspection / reading means, the voltage of the pixel drive electrode, that is, the voltage of the pixel drive electrode driven with a low output impedance by the buffer amplifier output itself Therefore, pixel defect detection and pixel characteristic detection can be performed more easily.
また、図１、図３又は図４において説明したように、本発明の液晶表示装置のように画
素回路にバッファアンプを備えた構成を採用した場合、バッファアンプの画素毎の特性ば
らつきが大きいと、その輝度差が固定パターンノイズとして現れるという問題がある。こ
れに対し、図５及び図６の実施の形態では画素特性のばらつきを精度良く検出する手段を
備えることができるため、画素特性のばらつきの検出結果をもとに入力映像データに補正
処理を適用することで画素ばらつきの影響の小さい高品質な画像表示が実現可能となる。
In addition, as described in FIG. 1, FIG. 3, or FIG. 4, when the configuration in which the pixel circuit is provided with the buffer amplifier as in the liquid crystal display device of the present invention, the characteristic variation of each pixel of the buffer amplifier is large. The brightness difference appears as fixed pattern noise. On the other hand, since the embodiment of FIGS. 5 and 6 can be provided with means for accurately detecting variations in pixel characteristics, correction processing is applied to input video data based on the detection results of variations in pixel characteristics. By doing so, it is possible to realize high-quality image display with little influence of pixel variation.
以上、本発明になる液晶表示装置の画素回路の各実施の形態について説明した。 The embodiments of the pixel circuit of the liquid crystal display device according to the present invention have been described above.
次に、本発明になる液晶表示装置の交流駆動制御の概要について説明する。図７は、本
発明になる液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャートを示
す。図７（Ａ）は、垂直同期信号ＶＤを示し、図７（Ｂ）は、図３、図４の画素回路にお
けるトランジスタＱ７、Ｑ８のゲートに印加される配線Ｂの負荷特性制御信号を示す。ま
た、図７（Ｃ）は、上記画素回路における正極性側駆動電圧を転送するスイッチングトラ
ンジスタＱ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素
回路における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲートに印加
される配線Ｓ-のゲート制御信号の各信号波形を示す。トランジスタＱ７、Ｑ８は、前述
したように画素回路におけるソースフォロワ・バッファ回路の定電流負荷である。
Next, an outline of AC drive control of the liquid crystal display device according to the present invention will be described. FIG. 7 is a timing chart for explaining an outline of AC drive control of the liquid crystal display device according to the present invention. 7A shows the vertical synchronization signal VD, and FIG. 7B shows the load characteristic control signal of the wiring B applied to the gates of the transistors Q7 and Q8 in the pixel circuits of FIGS. FIG. 7C shows a gate control signal of the wiring S + applied to the gate of the switching transistor Q5 for transferring the positive side drive voltage in the pixel circuit, and FIG. 7D shows the negative electrode in the pixel circuit. 4 shows each signal waveform of a gate control signal of the wiring S− applied to the gate of the switching transistor Q6 that transfers the active drive voltage. The transistors Q7 and Q8 are constant current loads of the source follower buffer circuit in the pixel circuit as described above.
なお、図８は、画素に書込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルか
ら白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大
のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最
大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示さ
れる。
FIG. 8 shows the relationship from the black level to the white level of the positive polarity video signal I and the negative polarity video signal II written to the pixel. The positive video signal I has a black level when the level is minimum and a white level when the level is maximum, whereas the negative video signal II has a white level when the level is minimum and a black level when the level is maximum. The inversion center of the positive video signal I and the negative video signal II is indicated by III.
図８では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルで
、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示し
ているが、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小の
とき白レベル、最大のとき黒レベルで、負極性映像信号IIは、レベルが最小のとき黒レベ
ル、最大のとき白レベルであってもよい。
In FIG. 8, the positive polarity video signal I indicates the black level when the level is minimum and the white level when the level is maximum, and the negative polarity video signal II indicates the white level when the level is minimum and the black level when the level is maximum. However, in the pixel circuit of the liquid crystal display device of the present invention, the positive video signal I is a white level when the level is minimum, a black level when the level is maximum, and the negative video signal II is black when the level is minimum. The level may be a white level at the maximum.
前記図３や図４で示した画素回路において、図７（Ｃ）に示す配線Ｓ+のゲート制御信
号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間
に配線Ｂに供給される負荷特性制御信号を図７（Ｂ）に示すようにハイレベルとすると、
ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが正極性の
映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった
時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート
制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶
容量に正極性駆動電圧が保持される。
In the pixel circuits shown in FIGS. 3 and 4, the positive polarity side switching transistor Q5 is turned on during the period when the gate control signal of the wiring S + shown in FIG. When the load characteristic control signal to be performed is set to a high level as shown in FIG.
The source follower buffer circuit becomes active, and the pixel drive electrode PE node is charged to the positive video signal level. When the potential of the pixel drive electrode PE is fully charged, the load characteristic control signal of the wiring B is set to a low level, and at that time, the gate control signal of the wiring S + is also switched to a low level. The drive electrode PE is in a floating state, and a positive drive voltage is held in the liquid crystal capacitor.
一方、図７（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイ
ッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信
号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアク
ティブとなり、画素駆動電極ＰＥノードが負極性の映像信号レベルに充電される。画素駆
動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号を
ローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると
、画素駆動電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
On the other hand, the negative side switching transistor Q6 is turned on while the gate control signal of the wiring S- shown in FIG. 7D is at a high level, and the load characteristic control signal supplied to the wiring B during this period is shown in FIG. ), The source follower buffer circuit becomes active and the pixel drive electrode PE node is charged to the negative video signal level. When the potential of the pixel drive electrode PE is fully charged, the load characteristic control signal of the wiring B is set to the low level, and the gate control signal of the wiring S- is also switched to the low level at that time. The drive electrode PE is in a floating state, and the negative drive voltage is held in the liquid crystal capacitor.
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチング
に同期して、定電流負荷トランジスタＱ７及びＱ８、又はＱ９を間欠的にアクティブとす
る動作を繰り返すことで液晶素子の画素駆動電極ＰＥには正極性と負極性の各映像信号で
交流化された駆動電圧ＶＰＥが図７（Ｅ）に示すように印加される。
Hereinafter, in synchronization with the switching in which the switching transistors Q5 and Q6 are alternately turned on, the operation of intermittently activating the constant current load transistors Q7 and Q8 or Q9 is repeated, thereby repeating the pixel driving electrode PE of the liquid crystal element. A drive voltage VPE converted into an alternating current with each of the positive and negative video signals is applied to the terminal as shown in FIG.
本実施の形態では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ
・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っ
ても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆
動が実現できる。
In the present embodiment, the held charge is not directly transferred to the pixel driver, but is supplied with a voltage via the source follower buffer circuit. There is no problem of sum, and driving without voltage level attenuation can be realized even if polarity switching is performed many times.
また、図７（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに
印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極
ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との差電圧である。本実施の形態で
は、図７（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電位の反
転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転さ
れている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧と
の電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図７（Ｇ）に示すような直流
成分のない交流電圧ＶＬＣが印加される。この共通電極ＣＥの印加電圧Ｖcomは、図２に
示したコントローラ６０より出力される。
Further, Vcom shown in FIG. 7F represents a voltage applied to the common electrode CE formed on the counter substrate of the liquid crystal display device. The substantial AC drive voltage of the liquid crystal display LCM is a difference voltage between the applied voltage Vcom of the common electrode CE and the applied voltage of the pixel drive electrode PE. In the present embodiment, as shown in FIG. 7F, the applied voltage Vcom of the common electrode CE is synchronized with the pixel polarity switching with respect to a reference level substantially equal to the inversion reference level Vc of the pixel drive electrode potential. Inverted. As a result, the absolute value of the potential difference between the applied voltage Vcom of the common electrode CE and the applied voltage of the pixel drive electrode PE is always the same, and the liquid crystal display LCM does not have a DC component as shown in FIG. VLC is applied. The applied voltage Vcom of the common electrode CE is output from the
このように、本実施の形態は、共通電極ＣＥの印加電圧を画素駆動電極ＰＥと逆相で切
り替えることによって、画素（ＰＥ）側の駆動電圧の振幅を１/２程度以下に低減できる
。これより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減さ
れ、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。また、
本実施の形態では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構
成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減によ
り単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速
駆動動作への対応が容易となる、という効果が得られる。
As described above, in the present embodiment, the amplitude of the drive voltage on the pixel (PE) side can be reduced to about ½ or less by switching the voltage applied to the common electrode CE in a phase opposite to that of the pixel drive electrode PE. As a result, the required withstand voltage of the transistors constituting the pixel circuit and the peripheral scanning circuit is greatly reduced, the application of a special high withstand voltage structure and process is not required, and the device cost can be reduced. Also,
In this embodiment mode, a driver unit such as a pixel circuit can be configured with a low breakdown voltage, small transistor as described above, so that a liquid crystal display device with a higher pixel density can be realized, and driving per unit channel width can be achieved by reducing the transistor breakdown voltage. Since it is possible to employ a transistor with high capability, it is possible to obtain an effect that it is easy to cope with a high-speed driving operation.
また、本実施の形態では、図７（Ａ）に示すように、配線Ｂの負荷特性制御信号をパル
ス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）
を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（図３のQ5、Q6）の
導通期間の内の限られた期間でのみアクティブになるように制御を行っている。液晶表示
装置での消費電流低減を考慮したためである。例えば、１画素回路あたりの定常的なソー
スフォロワ・バッファ回路の電流が1μＡの微少電流であったとしても、液晶表示装置の
全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題が
ある。例えば、フルハイビジョン（200万画素）の液晶表示装置では、消費電流が２Ａに
も達してしまう。
Further, in this embodiment, as shown in FIG. 7A, the load characteristic control signal of the wiring B is used as a pulse train, and the constant current load transistors (Q7 and Q8 in FIG. 3) of the source follower buffer circuit are used.
Is not always active, and is controlled so as to be active only during a limited period within the conduction period of the polarity switching switching transistors (Q5 and Q6 in FIG. 3). This is because a reduction in current consumption in the liquid crystal display device is taken into consideration. For example, even if the current of the steady source follower buffer circuit per pixel circuit is a very small current of 1 μA, a large amount of current is consumed under the condition that all the pixels of the liquid crystal display device constantly consume current. There is a problem that. For example, in a full high-definition (2 million pixels) liquid crystal display device, the current consumption reaches 2 A.
そのため、本実施の形態では、図７（Ａ）〜（Ｃ）に示したように、配線Ｓ＋、Ｓ−を
介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトラン
ジスタ（Q5、Q6）の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイ
レベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタ（図３のQ7、Q8）
の駆動期間を制限している。これにより、液晶素子の電極電圧ＶＰＥが図７（Ｄ）に示す
ように目標レベルまで充放電された直後には、即座に負荷特性制御信号をローレベルとし
て定電流負荷トランジスタ（Q7、Q8）がオフし、ソースフォロワ・バッファ回路の電流が
停止する。従って、本実施の形態によれば、全画素にバッファアンプを備えた構成であり
ながら、実質的な消費電流を小さく抑えることが可能である。
For this reason, in the present embodiment, as shown in FIGS. 7A to 7C, the polarity switching switching transistors (Q5, Q) supplied with the gate control signals through the wirings S + and S− are at a high level. Only during the conduction period of Q6), the constant current load transistor of the source follower buffer circuit with the load characteristic control signal supplied via the wiring B set to high level (Q7, Q8 in FIG. 3)
The driving period is limited. As a result, immediately after the electrode voltage VPE of the liquid crystal element is charged / discharged to the target level as shown in FIG. 7D, the load characteristic control signal is immediately set to the low level and the constant current load transistors (Q7, Q8) are turned on. It turns off and the current of the source follower buffer circuit stops. Therefore, according to the present embodiment, it is possible to suppress a substantial current consumption even though the configuration includes a buffer amplifier in all pixels.
次に、ソースフォロワ・バッファ回路の制御手段の他の実施形態について、図９及び図
１０を用いて説明する。図７のタイミングチャートと共に説明した実施の形態では、ソー
スフォロワ・バッファ回路に定常的に電流が流れないように、間欠的なアクティブ制御を
行う例について述べた。これに対し、本実施の形態では、さらに、全画素が同時にオン状
態とならないような制御手段を設けたことを特徴とする。
Next, another embodiment of the control means of the source follower buffer circuit will be described with reference to FIGS. In the embodiment described with the timing chart of FIG. 7, an example in which intermittent active control is performed so that current does not constantly flow through the source follower buffer circuit has been described. In contrast, the present embodiment is further characterized in that a control means is provided so that all the pixels are not turned on at the same time.
図９は、本発明になる液晶表示装置の要部の一実施の形態の構成図を示す。この実施の
形態は、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直
方向について時間差を持たせて実現する実施の形態である。図９に示すように、本実施の
形態は、図２の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部
９０−１、９０−２、・・・、９０−ｈと、配線Ｓ＋の極性切替用ゲート制御信号、配線
Ｓ−の極性切替用ゲート制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロ
ックＳＣＫに同期してシフトするｈ段のシフトレジスタ９１ａ、９１ｂ及び９１ｃとを有
する構成である。シフトレジスタ９１ａ、９１ｂ及び９１ｃは、それぞれ図２に示した垂
直方向駆動回路２０に相当する。なお、図９には、ソースフォロワ・バッファ回路のアク
ティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略し
てある。
FIG. 9 shows a configuration diagram of an embodiment of a main part of a liquid crystal display device according to the present invention. In this embodiment, polarity inversion control and active control of the source follower buffer circuit are realized with a time difference in the vertical direction of the screen. As shown in FIG. 9, in the present embodiment, divided pixel units 90-1, 90-2,..., In which the
分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、画素部の複数行を
１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。シフトレジ
スタ９１ａは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S+(1)
、S+(2)、・・・及びS+(h)に、配線Ｓ＋の極性切替用ゲート制御信号を１段目、２段目、
・・・ｈ段目の出力端子から供給する。また、シフトレジスタ９１ｂは、分割画素部９０
−１、９０−２、・・・及び９０−ｈの各入力端子S-(1)、S-(2)、・・・及びS-(h)に、
配線Ｓ−の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供
給する。更に、シフトレジスタ９１ｃは、分割画素部９０−１、９０−２、・・・及び９
０−ｈの各入力端子B-(1)、B-(2)、・・・及びB-(h)に、配線Ｂの負荷特性制御信号を１
段目、２段目、・・・ｈ段目の出力端子から供給する。
Each of the divided pixel portions 90-1, 90-2,..., And 90-h is a divided pixel portion of
, S + (2), ... and S + (h), the gate control signal for switching the polarity of the wiring S + is in the first stage, the second stage,
... Supply from the output terminal of the h-th stage. The shift register 91b includes a divided
-1, 90-2,... And 90-h input terminals S- (1), S- (2),.
A gate control signal for switching the polarity of the wiring S- is supplied from the output terminals of the first stage, the second stage,. Further, the shift register 91c includes divided pixel units 90-1, 90-2,.
Load characteristic control signal of wiring B is 1 to each input terminal B- (1), B- (2), ... and B- (h) of 0-h.
Supplied from the output terminals of the 2nd stage,..., H stage.
図１０は、図９の各部の信号のタイミングチャートを示す。図１０（Ａ）はシフトレジ
スタ９１ａ、９１ｂ及び９１ｃに供給されるシフトクロックＳＣＫを示す。このシフトク
ロックＳＣＫに同期してシフトレジスタ９１ａは、図１０（Ｂ）に示す配線Ｓ＋の極性切
替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０（Ｃ）、
（Ｄ）、（Ｅ）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−
ｈの各入力端子S+(1)、S+(2)、S+(h)に供給する。
FIG. 10 is a timing chart of signals at various parts in FIG. FIG. 10A shows the shift clock SCK supplied to the
The gate control signals shown in (D) and (E) are output, and the divided pixel units 90-1, 90-2, 90-
It is supplied to each input terminal S + (1), S + (2), S + (h) of h.
同様に、シフトレジスタ９１ｂは、図１０（Ｆ）に示す配線Ｓ−の極性切替用ゲート制
御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０（Ｇ）、（Ｈ）、（Ｉ
）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端
子S-(1)、S-(2)、S-(h)に供給する。更に、シフトレジスタ９１ｃは、図１０（Ｊ）に示
す配線Ｂの負荷特性制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図１０
（Ｋ）、（Ｌ）、（Ｍ）に示す負荷特性制御信号を出力し、分割画素部９０−１、９０−
２、９０−ｈの各入力端子B-(1)、B-(2)、B-(h)に供給する。
Similarly, the shift register 91b shifts the polarity switching gate control signal for the wiring S- shown in FIG. 10F, and outputs the output signals from the first, second, and h-stage output terminals in FIG. (H), (I
) And are supplied to the input terminals S- (1), S- (2), and S- (h) of the divided pixel portions 90-1, 90-2, and 90-h. Further, the shift register 91c shifts the load characteristic control signal of the wiring B shown in FIG. 10 (J) from the output terminals of the first stage, the second stage, and the h stage.
The load characteristic control signals shown in (K), (L), and (M) are output, and the divided pixel units 90-1 and 90- are output.
2 and 90-h input terminals B- (1), B- (2), and B- (h).
この実施の形態によれば、画面の垂直方向の分割グループについて、時間差を持たせた
極性反転とバッファアクティブ制御とが可能となり、電流値が時間的に分散、平均化する
ため、瞬時過大電流による誤動作や故障などを回避できる。制御の時間差の影響が表示特
性に影響しないようにするには、シフトクロックＳＣＫの周波数を極性反転周波数に対し
て十分高い周波数に選定すればよい。
According to this embodiment, it is possible to perform polarity inversion and buffer active control with a time difference for the divided group in the vertical direction of the screen, and the current value is dispersed and averaged in time, so that the instantaneous overcurrent is caused. Malfunctions and failures can be avoided. In order to prevent the influence of the control time difference from affecting the display characteristics, the frequency of the shift clock SCK may be selected to be sufficiently higher than the polarity inversion frequency.
次に、画素駆動電極（反射電極）と共通電極の極性切り替えの相互タイミング制御の適
正化の一例について、図１１及び図１２を用いて説明する。図１１（Ａ１）〜（Ｅ１）は
、画素駆動電極の極性切り替えが共通電極の極性切り替えタイミングに対して先行する場
合のタイミングチャートを示す。また、図１１(Ａ２)〜（Ｅ２）は、共通電極の極性切り
替えが画素駆動電極の極性切り替えタイミングに対して先行する場合のタイミングチャー
トを示す。
Next, an example of optimizing mutual timing control for switching the polarity of the pixel drive electrode (reflecting electrode) and the common electrode will be described with reference to FIGS. FIGS. 11A1 to 11E1 are timing charts when the polarity switching of the pixel drive electrode precedes the polarity switching timing of the common electrode. FIGS. 11A2 to 11E2 are timing charts when the polarity switching of the common electrode precedes the polarity switching timing of the pixel drive electrode.
図１１（Ａ１）、（Ａ２）は、液晶素子の共通電極ＣＥに印加される電圧Ｖcomを示す
。また、図１１（Ｂ１）、（Ｂ２）は、図３の画素回路における正極性側駆動電圧を転送
するスイッチングトランジスタＱ５のゲートに印加される配線Ｓ＋のゲート制御信号、図
１１（Ｃ１）、（Ｃ２）は、上記画素回路における負極性側駆動電圧を転送するスイッチ
ングトランジスタＱ６のゲートに印加される配線Ｓ−のゲート制御信号を示す。また、図
１１（Ｄ１）、（Ｄ２）は、上記画素回路におけるトランジスタＱ７、Ｑ８のゲートに印
加される配線Ｂの負荷特性制御信号を示す。トランジスタＱ７、Ｑ８は、前述したように
画素回路におけるソースフォロワ・バッファ回路の定電流負荷である。更に、図１１（Ｅ
１）、（Ｅ２）は、液晶素子の画素駆動電極ＰＥに印加される駆動電圧ＶＰＥを示す。
11A1 and 11A2 show the voltage Vcom applied to the common electrode CE of the liquid crystal element. 11B1 and 11B2 are gate control signals of the wiring S + applied to the gate of the switching transistor Q5 that transfers the positive drive voltage in the pixel circuit of FIG. C2) represents a gate control signal of the wiring S− applied to the gate of the switching transistor Q6 that transfers the negative polarity side drive voltage in the pixel circuit. 11D1 and 11D2 show load characteristic control signals of the wiring B applied to the gates of the transistors Q7 and Q8 in the pixel circuit. The transistors Q7 and Q8 are constant current loads of the source follower buffer circuit in the pixel circuit as described above. Furthermore, FIG.
1) and (E2) indicate the drive voltage VPE applied to the pixel drive electrode PE of the liquid crystal element.
まず、図１１（Ａ１）に示す共通電極電圧ＶＣＯＭの極性が時刻ｔ３で切り替わるタイ
ミングより先行して、時刻ｔ１〜ｔ２で配線Ｓ＋のゲート制御信号が図１１（Ｂ１）に示
すようにハイレベルとなり、正極性側スイッチングトランジスタがオンとされた場合につ
いて説明する。この場合、正極性側スイッチングトランジスタのオン期間（ｔ１〜ｔ２）
に、図１１（Ｄ１）に示すように、上記画素回路におけるソースフォロワ・バッファ回路
の定電流負荷トランジスタのゲートに印加される配線Ｂの負荷特性制御信号をハイレベル
とすると、正極性側のソースフォロワ・バッファ回路及びスイッチングトランジスタ（図
３ではＱ５）がアクティブとなり、液晶素子の画素駆動電極（図３のＰＥ）には映像信号
に対応した正極性駆動電圧が印加される。
First, prior to the timing when the polarity of the common electrode voltage VCOM shown in FIG. 11A1 switches at time t3, the gate control signal of the wiring S + becomes high level as shown in FIG. 11B1 at time t1 to t2. A case where the positive polarity side switching transistor is turned on will be described. In this case, the on-period (t1 to t2) of the positive polarity side switching transistor
Further, as shown in FIG. 11D1, when the load characteristic control signal of the wiring B applied to the gate of the constant current load transistor of the source follower buffer circuit in the pixel circuit is set to the high level, the source on the positive polarity side The follower buffer circuit and the switching transistor (Q5 in FIG. 3) become active, and a positive drive voltage corresponding to the video signal is applied to the pixel drive electrode (PE in FIG. 3) of the liquid crystal element.
正極性駆動電圧が画素駆動電極ＰＥに伝達され、画素駆動電極電圧ＶＰＥが図１１（Ｅ
１）に示すように正極性電圧に到達した時点で、同図（Ｄ１）に示すように配線Ｂの負荷
特性制御信号をローレベルとして正極性側のソースフォロワ・バッファ回路を非アクティ
ブとする。続いて、時刻ｔ２で配線Ｓ＋のゲート制御信号をローレベルとすると、正極性
側のスイッチングトランジスタもオフとなり、液晶素子の画素駆動電極ノードはフローテ
ィング状態に移行する。しかし、画素駆動電極電圧ＶＰＥは、図１１（Ｅ１）に示すよう
に、時刻ｔ２以降も画素駆動電極ノードの寄生容量などにより、引き続き保持される。
The positive drive voltage is transmitted to the pixel drive electrode PE, and the pixel drive electrode voltage VPE is changed to FIG.
When the positive voltage is reached as shown in 1), the load characteristic control signal of the wiring B is set to the low level, as shown in (D1), and the positive-side source follower buffer circuit is made inactive. Subsequently, when the gate control signal of the wiring S + is set to the low level at time t2, the positive-side switching transistor is also turned off, and the pixel drive electrode node of the liquid crystal element shifts to a floating state. However, as shown in FIG. 11E1, the pixel drive electrode voltage VPE is continuously held by the parasitic capacitance of the pixel drive electrode node after time t2.
次に、時刻ｔ３で図１１（Ａ１）に示すように、共通電極電圧Ｖcomの極性が画素駆動
電極保持電圧と逆極性に切り替わる。このとき、共通電極と画素駆動電極との間に形成さ
れる液晶表示体（図３のＬＣＭ）による容量結合の存在により、フローティング状態で保
持されている画素駆動電極電圧ＶＰＥが、時刻ｔ３での共通電極電圧Ｖcomの変化の影響
を受けて、図１１（Ｅ１）に示すようにΔＶpだけ変動する。
Next, at time t3, as shown in FIG. 11A1, the polarity of the common electrode voltage Vcom is switched to a polarity opposite to the pixel drive electrode holding voltage. At this time, due to the presence of capacitive coupling by the liquid crystal display (LCM in FIG. 3) formed between the common electrode and the pixel drive electrode, the pixel drive electrode voltage VPE held in the floating state is Under the influence of the change in the common electrode voltage Vcom, it varies by ΔVp as shown in FIG. 11 (E1).
同様に、画素駆動電極電圧Ｖcomを正極性から負極性に切り替えるシーケンス（時刻ｔ
４〜ｔ６）においても、共通電極と画素駆動電極との間に形成される液晶表示体による容
量結合で、画素駆動電極電圧ＶＰＥが、時刻ｔ６での共通電極電圧Ｖcomの変化の影響を
受けて、図１１（Ｅ１）に示すようにΔＶmだけ変動する。
Similarly, a sequence for switching the pixel drive electrode voltage Vcom from positive polarity to negative polarity (time t
4 to t6), the pixel drive electrode voltage VPE is affected by the change in the common electrode voltage Vcom at time t6 due to capacitive coupling by the liquid crystal display formed between the common electrode and the pixel drive electrode. As shown in FIG. 11 (E1), it fluctuates by ΔVm.
このように、図１１（Ａ１）〜（Ｅ１）に示した制御タイミングにおいては、液晶表示
体の容量結合の影響により共通電極電圧Ｖcomの極性切り替え時に発生する画素駆動電極
の電圧変動ΔＶp、ΔＶmが画素駆動電極の極性切り替えより後のタイミングで発生するた
め、画素駆動電極電圧ＶＰＥは極性切り替え直後の本来の映像信号に対応した値からずれ
てしまい、その差分は画素駆動電極電圧ＶＰＥの交流振幅を小さくする方向に作用するた
め、液晶にかかる実効電圧もその分低下してしまう、という問題がある。
As described above, at the control timings shown in FIGS. 11A1 to 11E1, the voltage fluctuations ΔVp and ΔVm of the pixel drive electrodes generated when the polarity of the common electrode voltage Vcom is switched due to the influence of capacitive coupling of the liquid crystal display body. Since the pixel drive electrode voltage VPE is generated at a timing after the polarity switching of the pixel drive electrode, the pixel drive electrode voltage VPE deviates from a value corresponding to the original video signal immediately after the polarity switch, and the difference is an AC amplitude of the pixel drive electrode voltage VPE. There is a problem that the effective voltage applied to the liquid crystal is reduced by that amount because it acts in the direction of decreasing.
そこで、本実施の形態では、図１１(Ａ２)〜（Ｅ２）に示すように、共通電極の極性切
り替えが画素駆動電極の極性切り替えタイミングに対して先行するように制御することで
、上記課題を解決することを特徴とする。
Therefore, in this embodiment, as shown in FIGS. 11A2 to 11E2, the above-described problem is solved by controlling the polarity switching of the common electrode to precede the polarity switching timing of the pixel drive electrode. It is characterized by solving.
この実施の形態では、図１１（Ａ２）に示すように、まず、時刻ｔ７で共通電極電圧Ｖ
comの極性が切り替わる。続いて、共通電極電圧Ｖcomの正極性から負極性への極性切り替
えが完了した後の時刻ｔ８〜ｔ９で配線Ｓ＋のゲート制御信号が図１１（Ｂ２）に示すよ
うにハイレベルとなり、正極性側スイッチングトランジスタがオンとされる。また、この
オン期間（ｔ８〜ｔ９）に、図１１（Ｄ２）に示すように、配線Ｂの負荷特性制御信号が
ハイレベルとされ、正極性側のソースフォロワ・バッファ回路及びスイッチングトランジ
スタ（図３ではＱ５）がアクティブとなり、液晶素子の画素駆動電極（図３のＰＥ）には
映像信号に対応した正極性駆動電圧が印加される。正極性駆動電圧が画素駆動電極ＰＥに
伝達される。
In this embodiment, as shown in FIG. 11A2, first, the common electrode voltage V at time t7.
The polarity of com switches. Subsequently, at time t8 to t9 after the polarity switching from the positive polarity to the negative polarity of the common electrode voltage Vcom is completed, the gate control signal of the wiring S + becomes a high level as shown in FIG. The switching transistor is turned on. Further, during this ON period (t8 to t9), as shown in FIG. 11D2, the load characteristic control signal of the wiring B is set to the high level, and the positive-side source follower buffer circuit and the switching transistor (FIG. 3). Then, Q5) becomes active, and a positive drive voltage corresponding to the video signal is applied to the pixel drive electrode (PE in FIG. 3) of the liquid crystal element. A positive drive voltage is transmitted to the pixel drive electrode PE.
ここで、画素駆動電極電圧ＶＰＥは、前述した共通電極と画素駆動電極間に形成される
液晶表示体による容量結合の存在により、共通電極電圧Ｖcomの極性が切り替わる時刻ｔ
７において、図１１（Ｅ２）に示すように電位変動ΔＶmが発生する。しかし、その直後
の正極性側スイッチングトランジスタのオン期間（ｔ８〜ｔ９）において、画素駆動電極
側の極性切り替えが行われ、このオン期間で画素駆動電極電圧ＶＰＥは図１１（Ｅ２）に
示すように、上記電位変動の影響を受けない本来の映像信号に対応した正極性電圧にスイ
ッチされる。
Here, the pixel drive electrode voltage VPE is a time t at which the polarity of the common electrode voltage Vcom is switched due to the presence of capacitive coupling by the liquid crystal display formed between the common electrode and the pixel drive electrode.
7, the potential fluctuation ΔVm occurs as shown in FIG. 11 (E2). However, in the on period (t8 to t9) of the positive polarity side switching transistor immediately after that, the polarity of the pixel drive electrode side is switched, and the pixel drive electrode voltage VPE in this on period is as shown in FIG. 11 (E2). The positive voltage corresponding to the original video signal not affected by the potential fluctuation is switched.
負極性切り替え制御動作についても同様に、まず、時刻ｔ１０で図１１（Ａ２）に示す
ように、共通電極電圧Ｖcomの極性が負極性から正極性に切り替わる。続いて、この共通
電極電圧Ｖcomの極性切り替え完了後の時刻ｔ１１〜ｔ１２の期間内で、図１１（Ｃ２）
、（Ｄ２）で示すように、配線Ｓ−のゲート制御信号がハイレベルとされ、配線Ｂの負荷
特性制御信号がハイレベルとされるため、負極性側のソースフォロワ・バッファ回路及び
スイッチングトランジスタ（図３ではＱ５）がアクティブとなる。
Similarly, in the negative polarity switching control operation, first, as shown in FIG. 11 (A2), the polarity of the common electrode voltage Vcom is switched from negative polarity to positive polarity at time t10. Subsequently, within the period from time t11 to t12 after completion of the polarity switching of the common electrode voltage Vcom, FIG.
, (D2), since the gate control signal of the wiring S- is set to the high level and the load characteristic control signal of the wiring B is set to the high level, the source follower buffer circuit and the switching transistor (on the negative polarity side) In FIG. 3, Q5) becomes active.
この結果、画素駆動電極電圧ＶＰＥには上記と同様に、図１１（Ｅ２）に示すように時
刻ｔ１０においてΔＶpの電位変動が発生するが、直後の時刻ｔ１１〜ｔ１２の期間に画
素駆動電極側の極性切り替えが行われ、上記電位変動の影響を受けない本来の映像信号に
対応した負極性電圧にスイッチされる。
As a result, in the pixel drive electrode voltage VPE, as shown in FIG. 11E2, as shown in FIG. 11E2, a potential variation of ΔVp occurs at time t10. The polarity is switched and the voltage is switched to a negative voltage corresponding to the original video signal that is not affected by the potential fluctuation.
以上の図１１の説明から明らかなように、本実施の形態は、図１１（Ａ２）〜（Ｅ２）
に示したように、共通電極電圧Ｖcomの極性反転切り替えのタイミングが画素駆動電極電
圧ＶＰＥの極性反転切り替えタイミングに対して先行するように、共通電極電圧Ｖcomと
画素駆動電極電圧ＶＰＥの切り替えタイミングを制御することにより、画素駆動電極と共
通電極との間の液晶表示体で形成される画素駆動電極と共通電極間に形成される容量結合
でフローティング状態にある画素駆動電極電位に変動が生じても、その変動の影響は共通
電極電圧Ｖcomの極性切り替え時点から画素駆動電極電圧ＶＰＥの極性反転時点までの僅
かな時間差に相当する短期間に限定され、その他の殆どの期間については画素駆動電極電
圧を映像信号に対応した本来の駆動電圧に保つことができる。従って、本実施形態によれ
ば、上述した図１１（Ａ１）〜（Ｅ１）に示したタイミング制御での液晶にかかる実効電
圧の低下の問題を解決し、駆動電圧を効率良く液晶に印加することができる。
As is apparent from the above description of FIG. 11, the present embodiment is the same as that of FIGS. 11 (A2) to (E2).
As shown in FIG. 6, the switching timing of the common electrode voltage Vcom and the pixel driving electrode voltage VPE is controlled so that the polarity inversion switching timing of the common electrode voltage Vcom precedes the polarity inversion switching timing of the pixel driving electrode voltage VPE. By doing so, even if the pixel drive electrode potential in a floating state is fluctuated due to capacitive coupling formed between the pixel drive electrode and the common electrode formed by the liquid crystal display body between the pixel drive electrode and the common electrode, The influence of the fluctuation is limited to a short time corresponding to a slight time difference from the polarity switching time of the common electrode voltage Vcom to the polarity reversal time of the pixel driving electrode voltage VPE, and the pixel driving electrode voltage is imaged for most other periods. The original driving voltage corresponding to the signal can be maintained. Therefore, according to the present embodiment, the problem of the decrease in effective voltage applied to the liquid crystal in the timing control shown in FIGS. 11A1 to 11E is solved, and the drive voltage is efficiently applied to the liquid crystal. Can do.
図１２は、上記の図１１（Ａ２）〜（Ｅ２）と共に説明した本実施の形態によるタイミ
ング制御を実現するタイミング発生回路の回路図を示す。図１２に示すタイミング発生回
路１００は、カスケード接続された５つのＤ型フリップフロップ（以下、Ｄ−ＦＦと記す
）１０１〜１０５と、２段目のＤ−ＦＦ１０２のＱ出力信号を反転するインバータ１０６
と、５段目のＤ−ＦＦ１０５のＱ出力信号を反転するインバータ１０７と、２つの２入力
ＡＮＤ回路１０８及び１０９と、３段目と４段目のＤ−ＦＦ１０３及び１０４の各Ｑ出力
信号の排他的論理和演算を行う排他的論理和回路（以下、ＥＸ−ＯＲ回路と記す）１１０
とから構成される。
FIG. 12 is a circuit diagram of a timing generation circuit that realizes the timing control according to the present embodiment described with reference to FIGS. 11 (A2) to (E2). The
And the
It consists of.
Ｄ−ＦＦ１０１〜Ｄ−ＦＦ１０５の各々は１ビットラッチ回路であり、クロック端子に
は本実施の形態のタイミング制御の時間単位に相当する周期を有する基本クロックＣＬＫ
が共通に入力される。カスケード接続された５つのＤ−ＦＦ１０１〜１０５は、シフトレ
ジスタを構成し、初段のＤ−ＦＦ１０１のデータ入力端子Ｄには、共通電極電圧Ｖcomの
極性切り替え周期と一致した制御タイミングパルスが入力され、これが各ＤーＦＦ１０１
〜１０５の各Ｑ出力端子ａ、ｂ、ｃ、ｄ、ｅ、ｆに１クロック時間単位ずつ遅延して出力
される。
Each of the D-
Are input in common. The five D-
Are output with a delay of one clock time unit to the Q output terminals a, b, c, d, e, and f.
本実施の形態では、共通電極電圧Ｖcomの極性切り替えを画素駆動電極電圧ＶＰＥの極
性切り替えに先行するように制御するので、初段のＤ−ＦＦ１０１のＱ出力信号を共通電
極電圧Ｖcomとする。また、ＤーＦＦ１０２のＱ出力信号をインバータ１０６で論理反転
した信号と、Ｄ−ＦＦ１０５のＱ出力信号とをＡＮＤ回路１０８で論理積演算した信号は
、配線Ｓ＋で伝送されるゲート制御信号（以下、正極性スイッチ制御信号ともいう）とさ
れる。また、ＤーＦＦ１０２のＱ出力信号と、Ｄ−ＦＦ１０５のＱ出力信号をインバータ
１０７で論理反転した信号とをＡＮＤ回路１０９で論理積演算した信号は、配線Ｓ−で伝
送されるゲート制御信号（以下、負極性スイッチ制御信号ともいう）とされる。また、Ｅ
ＸーＯＲ回路１１０は、Ｄ−ＦＦ１０３のＱ出力信号とＤ−ＦＦ１０４のＱ出力信号との
排他的論理和演算を行って、画素回路のソースフォロワ・バッファ回路の定電流負荷トラ
ンジスタをアクティブとする配線Ｂの負荷制御信号を生成する。
In this embodiment, since the polarity switching of the common electrode voltage Vcom is controlled to precede the polarity switching of the pixel drive electrode voltage VPE, the Q output signal of the first stage D-
The
なお、画素回路のソースフォロワ・バッファ回路の定電流負荷トランジスタをオンから
オフに移行する制御は、画素極性切り替えスイッチがオン状態を保っている期間に完了さ
せる必要があることから、定電流負荷トランジスタのオフタイミングをＤーＦＦ１０４の
Ｑ出力信号から生成し、また、画素極性切り替えスイッチのオフタイミングはそれより遅
延したＤーＦＦ１０５のＱ出力信号から生成している。
Since the control for shifting the constant current load transistor of the source follower buffer circuit of the pixel circuit from on to off needs to be completed during the period in which the pixel polarity changeover switch remains on, the constant current load transistor Is generated from the Q output signal of the D-
以上のように、図１２に示すタイミング発生回路１００では、基準クロックＣＬＫの周
期で共通電極、画素スイッチ、画素バッファ負荷の制御を所定のタイミング関係で確実に
実現することができる。
As described above, in the
なお、本実施の形態の図１２に示すタイミング発生回路１００では基準クロックＣＬＫ
の周期で各制御タイミングを１クロックずつずらしてタイミング生成しているが、複数ク
ロック周期の時間差を持たせた制御を行うことも勿論可能である。また、図１２に示すタ
イミング発生回路１００は、原入力信号が共通電極制御信号で、これを遅延させて所望の
タイミング制御信号を生成する構成となっている。しかし、タイミング発生回路は、図１
２に示す回路構成に限定されるものではなく、図１１（Ａ２）〜（Ｅ２）と共に説明した
タイミング制御の基本を実現するものであればよい。
In the
Although the timing is generated by shifting each control timing by one clock in this cycle, it is of course possible to perform control with a time difference of a plurality of clock cycles. Further, the
The circuit configuration is not limited to the circuit configuration shown in FIG. 2 and may be any circuit that realizes the basic timing control described with reference to FIGS.
次に、本発明の液晶表示装置における映像信号の書き込み動作と、上述の画素極性切り
替えの同期動作のタイミング制御についての実施例を図１３及び図１４を用いて説明する
。
Next, an embodiment of the timing control of the video signal writing operation and the above-described pixel polarity switching synchronization operation in the liquid crystal display device of the present invention will be described with reference to FIGS.
図１３は、上記のタイミング制御の実施例を説明するタイミングチャートを示す。図１
３（Ａ）は、液晶表示装置に供給する映像信号の垂直走査周期に対応した垂直同期信号Ｖ
Ｄ、同図（Ｂ）は、水平走査周期に対応した水平同期信号ＨＤを示す。本実施例では液晶
駆動電圧の極性切り替えタイミング、すなわち共通電極電圧の極性切り替え、及び画素駆
動電極電圧の極性切り替え制御タイミングを、映像信号の垂直同期信号ＶＤの周期（垂直
走査周期）及び水平同期信号ＨＤの周期（水平走査周期）と一定の位相関係を保つように
同期制御することを特徴とする。
FIG. 13 is a timing chart for explaining an example of the above timing control. FIG.
3 (A) is a vertical synchronizing signal V corresponding to the vertical scanning period of the video signal supplied to the liquid crystal display device.
D, (B) in the figure shows a horizontal synchronizing signal HD corresponding to the horizontal scanning period. In this embodiment, the polarity switching timing of the liquid crystal driving voltage, that is, the polarity switching control of the common electrode voltage and the polarity switching control timing of the pixel driving electrode voltage are set to the period (vertical scanning period) of the vertical synchronizing signal VD of the video signal and the horizontal synchronizing signal. The synchronous control is performed so as to maintain a constant phase relationship with the HD cycle (horizontal scanning cycle).
本実施例では、極性反転周期は映像信号の水平走査周期の２ｎ倍、すなわち、ｎライン
走査期間周期毎に極性が反転するように制御を行うと共に、さらに垂直走査の開始タイミ
ングに対して一定の位相で同期するように設定されている。本実施例による液晶駆動の極
性反転制御は、原理的には映像信号の走査周期と独立して任意のタイミングに設定可能で
ある。
In this embodiment, the polarity inversion period is 2n times the horizontal scanning period of the video signal, that is, control is performed so that the polarity is inverted every n line scanning period period, and the polarity inversion period is constant with respect to the start timing of the vertical scanning. It is set to synchronize with the phase. In principle, the polarity inversion control of the liquid crystal drive according to this embodiment can be set at an arbitrary timing independently of the scanning cycle of the video signal.
しかし、実際には液晶駆動の極性反転制御は、極性反転制御で制御される共通電極電圧
切り替え周期、画素駆動電極電圧極性切り替え制御のタイミング信号である正極性スイッ
チ制御信号、負極性スイッチ制御信号および負荷特性制御信号などの信号の状態が各種寄
生容量を介して書き込み側の電圧に干渉し、極性切り替えの切り替わりタイミングを反映
した画像ノイズとして現れる、という問題がある。特に、映像信号の走査タイミングと極
性切り替え制御タイミングが非同期の場合、これらの干渉によるノイズがランダムに発生
し、画面上下方向にビート状に流れるノイズとして現われ、表示品位を著しく低下させる
という問題がある。
However, in reality, the polarity inversion control of the liquid crystal drive is performed by the common electrode voltage switching period controlled by the polarity inversion control, the positive polarity switch control signal, the negative polarity switch control signal and the timing signal of the pixel drive electrode voltage polarity switching control, and There is a problem that the state of a signal such as a load characteristic control signal interferes with the voltage on the writing side through various parasitic capacitances and appears as image noise reflecting the switching timing of polarity switching. In particular, when the video signal scanning timing and the polarity switching control timing are asynchronous, noise due to these interferences is generated randomly, appearing as beats in the vertical direction of the screen, and there is a problem that the display quality is remarkably lowered. .
これに対し、本実施例では、図１３のタイミングチャートに示すように、映像信号の垂
直同期信号に対して同図（Ｄ）に示す負荷特性制御信号、同図（Ｅ）に示す正極性スイッ
チ制御信号、同図（Ｆ）に示す負極性スイッチ制御信号による極性切り替え動作が同期し
ている。これにより、本実施例では水平走査の第１ライン〜第ｎライン期間は図１３（Ｈ
）に示す液晶表示体の印加交流電圧ＶＬＣが正極性（図１３（Ｇ）に示す画素駆動電極電
圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性）で一定状態を保ち、第（ｎ
＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣが負極性（図１３（Ｇ）に示す
画素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）で一定状態
を保つ。また、本実施例では、全走査ラインについて、そのラインが走査選択されるタイ
ミングにおける極性切り替えの状態を一定条件に確定させる。
On the other hand, in the present embodiment, as shown in the timing chart of FIG. 13, the load characteristic control signal shown in FIG. 4D and the positive polarity switch shown in FIG. The polarity switching operation by the control signal and the negative polarity switch control signal shown in FIG. As a result, in the present embodiment, the period from the first line to the n-th line of horizontal scanning is as shown in FIG.
The AC voltage VLC applied to the liquid crystal display shown in FIG. 11 is positive (the pixel drive electrode voltage VPE shown in FIG. 13G is positive, and the common electrode voltage shown in FIG. 13C is negative) and remains constant. , N (n
In the +1) line to second n line period, the AC voltage VLC is in a negative state (the pixel drive electrode voltage VPE shown in FIG. 13G is negative, and the common electrode voltage shown in FIG. 13C is positive) and constant. Keep. In this embodiment, the polarity switching state at the timing at which the scanning is selected for all the scanning lines is determined under a certain condition.
このように、本実施例では映像信号の走査周期と極性切り替え動作タイミング周期を同
期させることで、極性切り替え動作と映像走査動作の相互干渉による画像ノイズ発生によ
る表示品位低下を軽減できる。
As described above, in this embodiment, by synchronizing the scanning cycle of the video signal and the polarity switching operation timing cycle, it is possible to reduce the display quality deterioration due to the generation of image noise due to the mutual interference between the polarity switching operation and the video scanning operation.
なお、図１３では映像信号の走査周期と極性切り替え動作タイミング周期の同期関係が
分り易いように垂直同期信号ＶＤ、水平同期信号ＨＤ及び極性切り替え基準である共通電
極電圧の切り替え位相を同一時刻で一致させるように図示しているが、本発明における相
互タイミング同期化の趣旨はこれに限定されるものではない。
In FIG. 13, the vertical sync signal VD, the horizontal sync signal HD, and the polarity switching reference common electrode voltage switching phase coincide at the same time so that the synchronization relationship between the video signal scanning cycle and the polarity switching operation timing cycle can be easily understood. However, the purpose of the mutual timing synchronization in the present invention is not limited to this.
例えば、映像の水平走査周期のうちの映像信号有効期間中、あるいは映像信号の水平ブ
ランキング期間中など、共通電極電圧の切り替え及び画素駆動電極電圧の極性切り替え位
相は水平走査周期内の任意の期間に設定されてもよい。すなわち、本発明における相互タ
イミング同期化では、映像信号の走査周期と極性切り替え動作タイミング周期とを同期化
する条件のもとで、その相互位相関係については、上記映像信号走査動作と極性切り替え
制御動作の干渉によるノイズの影響が最も軽減できる任意の条件を選択してよい。
For example, the common electrode voltage switching and the polarity switching phase of the pixel drive electrode voltage may be any period within the horizontal scanning period, such as during the video signal effective period of the horizontal scanning period of the video or during the horizontal blanking period of the video signal. May be set. That is, in the mutual timing synchronization according to the present invention, the video signal scanning operation and the polarity switching control operation are performed under the condition of synchronizing the scanning cycle of the video signal and the polarity switching operation timing cycle. Arbitrary conditions that can most reduce the influence of noise due to the interference may be selected.
図１４は、図１３と共に説明した映像信号の書き込みタイミング、すなわち垂直方向走
査及び水平方向走査タイミングと画素極性切り替えタイミングとを同期制御する制御手段
としてのタイミング制御回路の回路図を示す。同図中、図１２と同一構成部分には同一符
号を付し、その説明を省略する。
FIG. 14 is a circuit diagram of a timing control circuit as control means for synchronously controlling the video signal writing timing described with reference to FIG. 13, that is, the vertical scanning and horizontal scanning timing and the pixel polarity switching timing. In the figure, the same components as those in FIG.
図１４に示すタイミング制御回路１２０は、２ｎ分周回路１２１と、カスケード接続さ
れた５つのＤ−ＦＦ１０１〜１０５と、２段目のＤ−ＦＦ１０２のＱ出力信号を反転する
インバータ１０６と、５段目のＤ−ＦＦ１０５のＱ出力信号を反転するインバータ１０７
と、２つの２入力ＡＮＤ回路１０８及び１０９と、３段目と４段目のＤ−ＦＦ１０３及び
１０４の各Ｑ出力信号の排他的論理和演算を行うＥＸ−ＯＲ回路１１０とから構成される
。すなわち、図１４に示すタイミング制御回路１２０は、図１２に示したタイミング発生
回路のＤ−ＦＦ１０１のデータ入力端子に２ｎ分周回路１２１で分周された信号を供給す
る構成である。
The
And two 2-input AND
２ｎ分周回路１２１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信
号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル
又はローレベルに極性が反転する対称矩形波を発生する。この２ｎ分周回路１２１は、垂
直同期信号ＶＤの入力毎にリセットされることから垂直走査と同期したカウンタ出力を得
ることができる。
The 2n frequency dividing circuit 121 is a counter circuit in which the clock input is the horizontal synchronizing signal HD and the reset input is the vertical synchronizing signal VD, and the polarity is inverted to the high level or the low level every time n horizontal synchronizing signals HD are counted. Generates a symmetric square wave. Since the 2n frequency dividing circuit 121 is reset every time the vertical synchronizing signal VD is input, a counter output synchronized with the vertical scanning can be obtained.
２ｎ分周回路１２１の分周比は、その分周出力の切り替わり周期が所望の極性反転周期
となるように選択されている。これにより、２ｎ分周回路１２１の分周出力信号を液晶駆
動電圧の極性切り替えの基本タイミング信号として利用することができる。２ｎ分周回路
１２１から出力される対称矩形波は、水平、垂直走査タイミングと同期した共通電極電圧
切り替え制御信号の原信号として、Ｄ−ＦＦ１０１のデータ入力端子に印加される。Ｄー
ＦＦ４０１以降の回路は図１２に示したタイミング発生回路と同じ構成であるので、ここ
での詳細説明は省略する。
The frequency division ratio of the 2n frequency dividing circuit 121 is selected so that the switching cycle of the frequency division output becomes a desired polarity inversion cycle. As a result, the divided output signal of the 2n divider circuit 121 can be used as a basic timing signal for switching the polarity of the liquid crystal drive voltage. The symmetrical rectangular wave output from the 2n frequency dividing circuit 121 is applied to the data input terminal of the D-
なお、図示はしていないが、２ｎ分周回路１２１の出力端子とＤ−ＦＦ１０１のデータ
入力端子Ｄとの間に、一定期間信号を遅延する遅延回路を介在させることにより、水平同
期信号ＨＤと極性切り替えタイミングの基準電圧の位相をこの遅延回路による遅延量分だ
けずらして設定することも可能である。この場合、上記の遅延量を加減することにより、
水平走査の動作タイミングと極性切り替え動作との同期を保ったまま相互位相を調整する
ことが可能となり、映像信号走査と極性切り替え動作の相互干渉により発生するノイズが
最も軽減される条件を選ぶことが可能になる。
Although not shown in the drawing, a delay circuit that delays the signal for a certain period is interposed between the output terminal of the 2n frequency dividing circuit 121 and the data input terminal D of the D-
It is possible to adjust the mutual phase while maintaining the synchronization between the operation timing of the horizontal scanning and the polarity switching operation, and select the condition that reduces the noise generated by the mutual interference between the video signal scanning and the polarity switching operation. It becomes possible.
なお、本実施例では２ｎ分周回路１２１により水平同期信号ＨＤを分周し、これを基に
各種タイミング信号を同期生成する構成となっているが、回路構成は図１４の回路に限定
されるものではなく、図１３のタイミング制御の基本である映像信号走査と極性切り替え
制御の同期動作を実現するものであればよい。
In the present embodiment, the horizontal synchronization signal HD is divided by the 2n frequency dividing circuit 121, and various timing signals are generated synchronously based on this, but the circuit configuration is limited to the circuit of FIG. It is not limited to this, as long as it synchronizes the video signal scanning and the polarity switching control, which are the basic timing control of FIG.
次に、映像信号の書き込みタイミングと、上述の画素極性切り替えの同期動作において
、さらに、垂直走査周期毎に各走査ラインについて走査時点の極性切り替えの極性を反転
させる駆動制御についての実施例を図１５及び図１６と共に説明する。
Next, in the synchronous operation of the video signal writing timing and the pixel polarity switching described above, an example of drive control for inverting the polarity of polarity switching at the scanning time for each scanning line for each vertical scanning period is shown in FIG. And it demonstrates with FIG.
図１５は、上記の駆動制御の実施例を説明するタイミングチャートを示す。図１５（Ａ
）は、液晶表示装置に供給する映像信号の垂直走査周期に対応した垂直同期信号ＶＤ、同
図（Ｂ）は、水平走査周期に対応した水平同期信号ＨＤを示す。本実施例では液晶駆動電
圧の極性切り替えタイミング、すなわち共通電極電圧の極性切り替え、及び画素駆動電極
電圧の極性切り替え制御タイミングを、映像信号の垂直同期信号ＶＤの周期（垂直走査周
期）及び水平同期信号ＨＤの周期（水平走査周期）と一定の位相関係を保つように同期さ
せると共に、更に入力映像信号の連続する第ｋフレームと第（ｋ＋１）フレームで各走査
選択ラインにおいて走査選択時の画素極性切り替えの極性が逆転するように制御すること
を特徴とする。
FIG. 15 is a timing chart for explaining an example of the drive control described above. FIG.
) Denotes a vertical synchronizing signal VD corresponding to the vertical scanning period of the video signal supplied to the liquid crystal display device, and FIG. 5B shows a horizontal synchronizing signal HD corresponding to the horizontal scanning period. In this embodiment, the polarity switching timing of the liquid crystal driving voltage, that is, the polarity switching control of the common electrode voltage and the polarity switching control timing of the pixel driving electrode voltage are set to the period (vertical scanning period) of the vertical synchronizing signal VD of the video signal and the horizontal synchronizing signal. Synchronize so as to maintain a constant phase relationship with the HD cycle (horizontal scanning cycle), and further switch the pixel polarity at the time of scan selection in each scan selection line in the kth frame and (k + 1) th frame of the input video signal. The polarity is controlled so as to be reversed.
図１５において、図１３のタイミング制御と同様に、映像信号の垂直同期信号ＶＤに対
して同図（Ｄ）に示す負荷特性制御信号、同図（Ｅ）に示す正極性スイッチ制御信号、同
図（Ｆ）に示す負極性スイッチ制御信号による極性切り替え動作が同期している。また、
本実施例では、第ｋフレーム期間においては、水平走査の第１ライン〜第ｎライン期間は
図１５（Ｈ）に示す液晶表示体の印加交流電圧ＶＬＣが正極性（図１５（Ｇ）に示す画素
駆動電極電圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性）で一定状態を保
ち、第（ｎ＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣが負極性（図１５（
Ｇ）に示す画素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）
とし、以下、全走査ラインについて、ｎライン走査期間毎に画素駆動の極性切り替え制御
を行う。
15, similar to the timing control of FIG. 13, the load characteristic control signal shown in FIG. 4D, the positive switch control signal shown in FIG. The polarity switching operation by the negative polarity switch control signal shown in (F) is synchronized. Also,
In this embodiment, in the k-th frame period, the applied AC voltage VLC of the liquid crystal display shown in FIG. 15H is positive (shown in FIG. 15G) during the first to n-th line periods of horizontal scanning. The pixel drive electrode voltage VPE is positive, the common electrode voltage shown in FIG. 10C is negative, and is kept constant, and the AC voltage VLC is negative during the (n + 1) -th to second n-line periods (FIG. 15). (
G) pixel drive electrode voltage VPE shown in negative polarity, common electrode voltage shown in FIG.
Hereinafter, with respect to all the scanning lines, the polarity switching control of pixel driving is performed every n line scanning period.
次に、第（ｋ＋１）フレーム期間においては、水平走査の第１ライン〜第ｎライン期間
は図１５（Ｈ）に示す液晶表示体の印加交流電圧ＶＬＣを負極性（図１５（Ｇ）に示す画
素駆動電極電圧ＶＰＥが負極性、同図（Ｃ）に示す共通電極電圧が正極性）で一定状態を
保ち、第（ｎ＋１）ライン〜第２ｎライン期間では上記交流電圧ＶＬＣを正極性（図１５
（Ｇ）に示す画素駆動電極電圧ＶＰＥが正極性、同図（Ｃ）に示す共通電極電圧が負極性
）とし、以下、全走査ラインについて、ｎライン走査期間毎に画素駆動の極性切り替え制
御を行う。
Next, in the (k + 1) th frame period, the applied AC voltage VLC of the liquid crystal display shown in FIG. 15H is negative (shown in FIG. 15G) in the first to n-th line periods of horizontal scanning. The pixel drive electrode voltage VPE is negative and the common electrode voltage shown in FIG. 5C is constant, and the AC voltage VLC is maintained positive in the period from the (n + 1) th line to the second nth line (FIG. 15).
The pixel drive electrode voltage VPE shown in (G) is positive, and the common electrode voltage shown in FIG. (C) is negative). For all scan lines, pixel drive polarity switching control is performed every n line scan periods. Do.
これより、本実施例によれば、第１ライン〜第ｎラインの走査期間に着目すれば、画素
回路の極性切り替えは第ｋフレームでは正極性、第（ｋ＋１）フレームでは負極性という
ように、フレーム毎に走査期間中の画素駆動電極電圧の極性が反転される。同様に、第（
ｎ＋１）ライン〜第２ｎラインの走査期間に着目すれば、画素回路の極性切り替えは第ｋ
フレームでは負極性、第（ｋ＋１）フレームでは正極性というように、やはりフレーム毎
に走査期間中の画素駆動電極電圧の極性が反転される。
Thus, according to the present embodiment, focusing on the scanning period of the first line to the nth line, the polarity switching of the pixel circuit is positive in the kth frame and negative in the (k + 1) th frame. The polarity of the pixel drive electrode voltage during the scanning period is inverted every frame. Similarly, (
If attention is paid to the scanning period from the (n + 1) th line to the second nth line, the polarity switching of the pixel circuit is kth.
The polarity of the pixel drive electrode voltage during the scanning period is also reversed every frame, such as negative in the frame and positive in the (k + 1) th frame.
以上説明したように、図１５のタイミングチャートに示した動作タイミング制御を行う
本実施例によれば、すべてのラインについて、その行走査選択時の画素駆動電極電圧の極
性がフレーム毎に反転するため、映像信号走査動作と極性切り替え動作との干渉によって
、画素駆動電極電圧が正極性にある状態で走査される場合と負極性にある状態で走査され
る場合とで表示特性差が生じても、各ラインについて行走査選択タイミングでの画素駆動
電極電圧の極性がフレーム毎に反転し平均化される。この結果、本実施例によれば、上記
映像信号走査動作と極性切り替え動作間の各種寄生容量による干渉ノイズ（横方向に明暗
の帯など）の影響が小さい高品位な映像表示が実現できる、という特長が得られる。
As described above, according to this embodiment in which the operation timing control shown in the timing chart of FIG. 15 is performed, the polarity of the pixel drive electrode voltage at the time of selecting the row scan is inverted every frame for every line. Even if a display characteristic difference occurs between the case where the pixel drive electrode voltage is scanned in a positive state and the case where it is scanned in a negative state due to interference between the video signal scanning operation and the polarity switching operation, For each line, the polarity of the pixel drive electrode voltage at the row scanning selection timing is inverted and averaged for each frame. As a result, according to the present embodiment, it is possible to realize a high-definition video display that is less affected by interference noise (such as light and dark bands in the horizontal direction) due to various parasitic capacitances between the video signal scanning operation and the polarity switching operation. Features can be obtained.
図１６は、図１５のタイミングチャートに示した動作タイミング制御を行う実施例のタ
イミング制御回路の回路図を示す。図１６に示すタイミング制御回路１３０は、水平同期
信号ＨＤを分周する２ｎ分周回路１３１と、２ｎ分周回路１３１の出力信号に基づいて各
種の制御信号を生成する極性制御回路１３２と、垂直同期信号ＶＤがクロック端子に入力
されるＤ型フリップフロップ（Ｄ−ＦＦ）１３３と、セレクタ回路１３４、１３５、及び
１３６と、インバータ１３７とから構成される。
FIG. 16 is a circuit diagram of a timing control circuit of an embodiment that performs the operation timing control shown in the timing chart of FIG. The
２ｎ分周回路１３１は、クロック入力を水平同期信号ＨＤ、リセット入力を垂直同期信
号ＶＤとするカウンタ回路であり、水平同期信号ＨＤをｎ個カウントする毎にハイレベル
又はローレベルに極性が反転する対称矩形波を生成し、その矩形波を基準電圧として極性
制御回路１３２に供給する。この２ｎ分周回路１３１は、垂直同期信号ＶＤの入力毎にリ
セットされることから垂直走査と同期したカウンタ出力を得ることができる。
The 2n frequency dividing circuit 131 is a counter circuit in which the clock input is the horizontal synchronizing signal HD and the reset input is the vertical synchronizing signal VD, and the polarity is inverted to the high level or the low level every time n horizontal synchronizing signals HD are counted. A symmetric rectangular wave is generated, and the rectangular wave is supplied to the polarity control circuit 132 as a reference voltage. Since the 2n frequency dividing circuit 131 is reset every time the vertical synchronizing signal VD is input, a counter output synchronized with the vertical scanning can be obtained.
極性制御回路１３２は、図１２に示したタイミング発生回路１００と同様の回路構成を
有し、２ｎ分周回路１３１から供給される基準電圧をもとに、画素駆動電極電圧の極性切
り替え制御に必要な各種制御信号（Ｓ’（＋）、Ｓ’（-）、Ｂ、Ｖｃｏｍ’）を生成す
る。ここで制御信号Ｓ’（＋）は正極性スイッチ制御信号、制御信号Ｓ’（−）は負極性
スイッチ制御信号、制御信号Ｂは画素回路のソースフォロワ・バッファ回路の定電流負荷
トランジスタをアクティブとする負荷特性制御信号である。また、制御信号Ｖcom’は、
液晶素子の共通電極電圧Ｖcomに相当する信号である。
The polarity control circuit 132 has a circuit configuration similar to that of the
This signal corresponds to the common electrode voltage Vcom of the liquid crystal element.
ＤーＦＦ１３３は２分周回路であり、垂直同期信号ＶＤが入力される毎にハイレベル又
はローレベルに極性が反転する対称矩形波を生成し、その対称矩形波をセレクト信号ＦＲ
Ｍとしてセレクタ回路１３４〜１３６の各セレクト端子に供給して制御する。従って、セ
レクト信号ＦＲＭは、垂直同期信号周期毎に、すなわちフレーム周期毎に論理レベルが反
転する信号である。
The D-FF 133 is a divide-by-2 circuit, which generates a symmetric rectangular wave whose polarity is inverted to a high level or a low level every time the vertical synchronizing signal VD is input, and uses the symmetric rectangular wave as a select signal FR.
M is supplied to each select terminal of the
セレクタ回路１３４とセレクタ回路１３５とは、正極性スイッチ制御信号Ｓ'(+)と負極
性スイッチ制御信号Ｓ'(-)とを入力として受け、セレクト信号ＦＲＭがハイレベルのとき
には、一方のセレクタ回路が正極性スイッチ制御信号Ｓ'(+)を選択し、かつ、他方のセレ
クト回路が負極性スイッチ制御信号Ｓ'(-)を選択する。また、セレクタ回路１３４とセレ
クト回路１３５は、セレクト信号ＦＲＭがハイレベルのときには、一方のセレクタ回路が
負極性スイッチ制御信号Ｓ'(-)を選択し、かつ、他方のセレクタ回路が正極性スイッチ制
御信号Ｓ'(+)を選択する。これにより、セレクタ回路１３４は、フレーム毎に極性反転す
る正極性スイッチ制御信号を出力する。また、セレクタ回路１３５は、フレーム毎に極性
半転移する負極性スイッチ制御信号を出力する。
The
また、セレクタ回路１３６は、制御信号Ｖcom’と、制御信号Ｖcom’をインバータ１３
７で極性反転した制御信号とを、セレクト信号ＦＲＭに基づき、フレーム毎に交互に選択
して共通電極電圧Ｖcomとして出力する。
The selector circuit 136 also sends the control signal Vcom ′ and the control signal Vcom ′ to the
The control signal whose polarity has been inverted in step 7 is alternately selected for each frame based on the select signal FRM and is output as the common electrode voltage Vcom.
従って、図１６に示した本実施例のタイミング制御回路１３０は、図１５（Ｃ）〜（Ｆ
）に示した各信号を出力する。このタイミング制御回路１３０から出力される制御信号を
用いることにより、図１５と共に説明したように、映像信号の書き込み、すなわち垂直方
向走査および水平方向走査タイミングと画素極性切り替えタイミングを同期させるととも
に、行走査選択タイミングでの画素駆動電極電圧の極性がフレーム毎に反転し平均化され
る。これにより、本実施例によれば、上記映像信号走査動作と極性切り替え動作間の各種
寄生容量による干渉ノイズの影響が小さい高品位な映像表示が可能な液晶表示装置を実現
できる。なお、タイミング制御回路の構成は図１６に示した構成に限定されるものではな
く、図１５のタイミングチャートで示されるタイミング制御を実現するものであれば他の
構成であってもよい。
Therefore, the
) Is output. By using the control signal output from the
以上説明した実施形態及び実施例の液晶表示装置によれば、液晶の交流駆動周波数は、
垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例
えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、垂直周期走査線
数が１１２５ラインで構成されているとし、画素回路の極性切り替えを１５ライン期間程
度の周期で行うとすれば、以上説明した本発明の液晶表示装置の液晶の交流駆動周波数は
、２.２５ｋＨｚ（＝60（Hz）×1125÷（15×2））となる。
According to the liquid crystal display devices of the embodiments and examples described above, the AC driving frequency of the liquid crystal is
Regardless of the vertical scanning frequency, it can be freely set in the inversion control cycle in the pixel circuit. For example, assuming that the vertical scanning frequency is 60 Hz used for a general TV video signal and the number of vertical periodic scanning lines is 1125 lines, and the polarity switching of the pixel circuit is performed with a period of about 15 line periods, The AC driving frequency of the liquid crystal of the liquid crystal display device of the present invention described above is 2.25 kHz (= 60 (Hz) × 1125 ÷ (15 × 2)).
一方、フレームメモリで映像信号の垂直走査周波数６０Ｈｚを２倍の１２０Ｈｚに変換
し、垂直走査周期毎に映像信号の極性反転を行う従来のアクティブマトリクス型液晶表示
装置の液晶の交流駆動周波数は、変換後の周波数の１／２倍の６０Ｈｚである。このよう
な液晶の交流駆動周波数が数十Ｈｚ〜１００Ｈｚ台程度の駆動条件では、液晶に残留電荷
の影響が発生し易く信頼性や安定性に問題があり、また液晶材料特性にイオン成分や異物
混入などによるシミ状の表示欠陥に起因する表示品位低下の影響が顕著に現れる傾向にあ
る。
On the other hand, the AC drive frequency of the liquid crystal of the conventional active matrix liquid crystal display device that converts the
これに対し、上記のように本発明のアクティブマトリクス型の液晶表示装置の液晶の交
流駆動周波数は、従来のアクティブマトリクス型の液晶表示装置の液晶の交流駆動周波数
である６０Ｈｚと比較して飛躍的に高い周波数であるため、本発明の液晶表示装置によれ
ば、従来の液晶表示装置に比べて信頼性・安定性やシミなどの表示品位低下などを大幅に
改善することが可能となる。
In contrast, as described above, the AC driving frequency of the liquid crystal of the active matrix type liquid crystal display device of the present invention is dramatically higher than the 60 Hz that is the AC driving frequency of the liquid crystal of the conventional active matrix type liquid crystal display device. Therefore, according to the liquid crystal display device of the present invention, it is possible to significantly improve the reliability, stability, display quality degradation such as spots, and the like as compared with the conventional liquid crystal display device.
次に、本発明になる液晶表示装置のより具体的な全体構成及び映像信号のサンプリング
回路（水平方向駆動回路）の実施例について説明する。
Next, a more specific overall configuration of the liquid crystal display device according to the present invention and an embodiment of a video signal sampling circuit (horizontal direction driving circuit) will be described.
図１７は、本発明になる液晶表示装置の一実施例の全体構成図、図１８は、図１７中の
水平ドライバ回路の回路図を示す。図１７に示すように、液晶表示装置２００は、シフト
レジスタ回路２０１ａ及び２０１ｂと、１ラインラッチ回路２０２と、コンパレータ２０
３と、階調カウンタ２０４と、アナログスイッチ２０５と、水平方向にｍ個、垂直方向に
ｎ個それぞれマトリクス状に配置された画素回路２０６と、タイミング発生器２０７と、
極性切り替え制御回路２０８と、垂直シフトレジスタ及びレベルシフタ２０９とから構成
される。
FIG. 17 is an overall configuration diagram of an embodiment of a liquid crystal display device according to the present invention, and FIG. 18 is a circuit diagram of a horizontal driver circuit in FIG. As shown in FIG. 17, the liquid
3, a
A polarity
シフトレジスタ回路２０１ａ及び２０１ｂ、１ラインラッチ回路２０２、コンパレータ
２０３、及び階調カウンタ２０４は、水平ドライバ回路を構成している。この水平ドライ
バ回路は、図２に示した水平方向駆動回路１０に相当し、アナログスイッチ２０５と共に
データ線駆動回路を構成している。データ線駆動回路は、図１８にも示してある。なお、
コンパレータ２０３は、図１７では図示の簡単のために一つのブロックで示しているが、
実際には図１８に示すように各画素列毎に設けられている。
The shift register circuits 201a and 201b, the one-
The
Actually, it is provided for each pixel column as shown in FIG.
図１７及び図１８に示すアナログスイッチ２０５は、各画素列毎に正極性用及び負極性
用の２つ１組のサンプリング用アナログスイッチが配置された構成である。正極性用のサ
ンプリング用アナログスイッチは、図２に示したスイッチ１−１ａ、１−２ａ等に相当し
、負極性用のサンプリング用アナログスイッチは、図２に示したスイッチ１−１ｂ、１−
２ｂ等に相当する。図１７に示す画素回路２０６は、２系統のデータ線（Ｄ1+とＤ1-、・
・・、Ｄm+とＤm-）とゲート線（Ｇ１、・・・、Ｇｎ）との交差部に配置されている。こ
れらｎ・ｍ個の画素回路２０６は、それぞれ図３（図１）又は図４の回路構成とされてい
る。
The
This corresponds to 2b and the like. The
.., Dm + and Dm−) and gate lines (G1,..., Gn). Each of the n ·
図１７に示す極性切り替え制御回路２０８は、タイミング発生器２０７からのタイミン
グ信号に基づいて、前述した配線Ｓ+に正極性スイッチ制御信号、配線Ｓ-に負極性スイッ
チ制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。極性切り替え制御回路２０
８は、図１２、図１４又は図１６に示す回路構成である。図１７に示す垂直シフトレジス
タ及びレベルシフタ２０９は、図２に示した垂直方向駆動回路２０に相当し、ゲート線Ｇ
１〜Ｇｎに対してゲート信号を１水平走査周期で順次出力して、ゲート線Ｇ１〜Ｇｎを１
水平走査周期で順次選択する。
The polarity
1 to Gn are sequentially output in one horizontal scanning period, and 1 to the gate lines G1 to Gn.
Select sequentially in the horizontal scanning cycle.
次に、図１７及び図１８の動作について、図１９のタイミングチャートを併せ参照して
説明する。図１７及び図１８において、図１９（Ａ）に示す水平同期信号ＨＤに同期した
、同図（Ｂ）に示す複数ビットの画素データ（DATA）が時系列的に合成されたデジタル映
像信号は、シフトレジスタ回路２０１ａ、２０１ｂで１ライン分のデータとして順次展開
され、１ライン分の展開が終了した時点で、１ラインラッチ回路２０２でラッチされる。
Next, the operation of FIGS. 17 and 18 will be described with reference to the timing chart of FIG. In FIG. 17 and FIG. 18, a digital video signal in which a plurality of bits of pixel data (DATA) shown in FIG. 19B, which are synchronized with the horizontal synchronization signal HD shown in FIG. The data is sequentially developed as data for one line by the shift register circuits 201a and 201b, and is latched by the one-
なお、図１９（Ｂ）に示す画素データ(DATA)のうち、白地の一つ置きに示す水平方向の
偶数列画素データDATA（even）がシフトレジスタ回路２０１ａに供給され、斜線を付した
残りの一つ置きに示す水平方向の奇数列画素データDATA（odd）がシフトレジスタ回路２
０１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためで
ある。
Of the pixel data (DATA) shown in FIG. 19 (B), horizontal even-numbered column pixel data DATA (even) shown every other white background is supplied to the shift register circuit 201a, and the remaining hatched portions. Every other odd-numbered pixel data DATA (odd) in the horizontal direction is the
01b. This is because it is easy to cope with high-speed operation on a high-resolution panel.
１ラインラッチ回路２０２は、シフトレジスタ回路２０１ａから出力される奇数列画素
データDATA（odd）と、シフトレジスタ回路２０１ｂから出力される偶数列画素データDAT
A（even）とからなる同じラインの１ライン期間の画素データDATAを図１９（Ｄ）に模式
的に示すように保持した後、各画素列のコンパレータ２０３の第１のデータ入力部に供給
する。
The one-
After the pixel data DATA of one line period of the same line consisting of A (even) is held as schematically shown in FIG. 19D, it is supplied to the first data input section of the
階調カウンタ２０４は、図１９（Ｅ）に示すクロックCount-CKをカウントして、同図（
Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで順次に変化する
基準階調データＣ-outを水平走査期間毎に出力し、各画素列のコンパレータ２０３の第２
のデータ入力部に供給する。コンパレータ２０３は、第１のデータ入力部の入力画素デー
タDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し
、両者の値が一致したタイミングで一致パルスを生成して出力する。
The
F), the reference gradation data C-out in which a plurality of gradation values sequentially change from the minimum value to the maximum value within the horizontal scanning period is output for each horizontal scanning period, and the
To the data input section. The
アナログスイッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用
アナログスイッチのうち、正極性用のサンプリング用アナログスイッチは、入力側共通配
線に基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナロ
グスイッチは、入力側共通配線に基準ランプ電圧Ref_Ramp(-)が印加される。図２に示し
たコントローラ６０内に存在する基準電圧発生回路が発生する上記の基準ランプ電圧Ref_
Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図１９（Ｉ）に示すように水平走査期
間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信
号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図１９（Ｊ）に示すように水平
走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な
掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)は、所定の基準電
位について反転関係となっている。
Of the two sampling analog switches for positive polarity and negative polarity that constitute the
Of Ramp (+) and Ref_Ramp (-), Ref_Ramp (+) is a periodic change in which the level increases from the black level to the white level in the horizontal scanning period as shown in FIG. 19 (I). Sweep signal. On the other hand, the reference ramp voltage Ref_Ramp (−) is a periodic sweep signal that changes in a direction in which the level decreases from the black level to the white level of the image in the horizontal scanning period as shown in FIG. . Therefore, the reference lamp voltages Ref_Ramp (+) and Ref_Ramp (−) have an inversion relationship with respect to a predetermined reference potential.
アナログスイッチ２０５は、図１９（Ｇ）に示すSW-Start信号を受け、水平走査期間の
開始時点で一斉にオンとなった後、コンパレータ２０３から一致パルスを受けた時点でオ
フに移行するように開閉制御される。図１９のタイミングチャートでは、一例として階調
レベルkの画素データDATAに対応した画素列のアナログスイッチ２０５の開閉タイミング
を、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログス
イッチ２０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイ
ッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef
_Ramp(‐)の対応レベル（図１９（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が、同時にサンプリング
されて、その画素列の画素データ線D(＋）、D(‐）に出力される。
The
Corresponding levels of _Ramp (−) (points P and Q in FIGS. 19 (I) and (J)) are simultaneously sampled and output to the pixel data lines D (+) and D (−) of the pixel column. The
以上、構成と動作について説明した本実施例の水平ドライバ回路によれば、簡易な構成
で各画素に正負両極性の画素データを供給することができる。また、本実施例の水平ドラ
イバ回路によれば、図１７に示すように液晶表示装置への映像入力をデジタル信号でイン
ターフェイスすることが可能で、外部駆動回路で高帯域の映像信号を高精度で処理するた
めのアナログ回路ブロックが不要となるため、回路コストを低減することができる。
As described above, according to the horizontal driver circuit of this embodiment, the configuration and operation of which are described, it is possible to supply positive and negative pixel data to each pixel with a simple configuration. Further, according to the horizontal driver circuit of the present embodiment, it is possible to interface the video input to the liquid crystal display device with a digital signal as shown in FIG. Since an analog circuit block for processing is not necessary, the circuit cost can be reduced.
次に、本発明になる液晶表示装置における水平ドライバ回路の他の実施例について説明
する。図２０は、本発明になる液晶表示装置における水平ドライバ回路の他の実施例の回
路図を示す。同図中、図１８と同一構成部分には同一符号を付し、その説明を省略する。
図２０に示す水平ドライバ回路は、基準ランプ電圧Ref_Ramp(+)、Ref_Ramp(-)の給電線が
各々複数（ここでは２つ）に分割されている点が、図１８に示した水平ドライバ回路と異
なる。
Next, another embodiment of the horizontal driver circuit in the liquid crystal display device according to the present invention will be described. FIG. 20 is a circuit diagram showing another embodiment of the horizontal driver circuit in the liquid crystal display device according to the present invention. In the figure, the same components as those in FIG. 18 are denoted by the same reference numerals, and the description thereof is omitted.
The horizontal driver circuit shown in FIG. 20 is different from the horizontal driver circuit shown in FIG. 18 in that the supply lines of the reference lamp voltages Ref_Ramp (+) and Ref_Ramp (−) are each divided into a plurality (two in this case). Different.
図２０において、正極性基準ランプ電圧Ref_Ramp1(+)の給電線は水平方向の偶数列画素
に対応するアナログスイッチ２０５ａの入力端子に接続され、もう一方の正極性基準ラン
プ電圧Ref_Ramp2(+)の給電線は水平方向の奇数列画素に対応するアナログスイッチ２０５
ｂの入力端子に接続されている。同様に、負極性基準ランプ電圧Ref_Ramp1(-)の給電線は
水平方向の偶数列画素に対応するアナログスイッチ２０５ａの入力端子に接続され、もう
一方の負極性基準ランプ電圧Ref_Ramp2(-)の給電線は水平方向の奇数列画素に対応するア
ナログスイッチ２０５ｂの入力端子に接続されている。
In FIG. 20, the feed line for the positive reference lamp voltage Ref_Ramp1 (+) is connected to the input terminal of the analog switch 205a corresponding to the even-numbered column pixels in the horizontal direction, and the supply of the other positive reference lamp voltage Ref_Ramp2 (+). The electric wires are
connected to the input terminal b. Similarly, the feed line for the negative reference lamp voltage Ref_Ramp1 (−) is connected to the input terminal of the analog switch 205a corresponding to the even-numbered column pixels in the horizontal direction, and the feed line for the other negative reference lamp voltage Ref_Ramp2 (−). Is connected to the input terminal of the analog switch 205b corresponding to the odd-numbered pixels in the horizontal direction.
図１８に示した水平ドライバ回路によれば、一様な中間調画面（グレー）を表示しよう
とすると、該当する階調レベルに対応する画素列のアナログスイッチ２０５がオフに移行
するまでの期間、全アナログスイッチ２０５がオン状態である期間が継続する。この継続
するオン期間は、アナログスイッチ２０５の出力側の画素データ線が基準ランプ電圧給電
線に対して負荷として働く。このため、上記ドライバ回路によれば、一様な中間調画面（
グレー）を表示する場合、基準ランプ電圧波形が負荷によって遅延し、本来のグレーより
輝度が低下する可能性がある。
According to the horizontal driver circuit shown in FIG. 18, when a uniform halftone screen (gray) is to be displayed, a period until the
In the case of displaying (gray), there is a possibility that the reference lamp voltage waveform is delayed by the load and the luminance is lower than the original gray.
一方、水平方向に上記グレーと黒が混在する絵柄を表示する場合には、黒に相当する画
素列のアナログスイッチ２０５が先行してオフとなり、基準ランプ電圧給電線の負荷が切
り離されて低減するので、グレー部分の輝度は増加する。これによって、上記ドライバ回
路によれば、黒の両側に表示されるグレーは、水平方向全体にわたって一様に表示される
グレーより明るめとなり、所謂「横引き」状の画像ノイズが発生する可能性がある。
On the other hand, when displaying a pattern in which the gray and black are mixed in the horizontal direction, the
これに対し、図２０に示す本実施例の水平ドライバ回路では、基準ランプ電圧給電線を
２つのグループに分割する構成のため、各画素列のアナログスイッチ２０５ａ、２０５ｂ
がオンの期間に基準ランプ電圧給電線に接続される負荷が低減し、基準ランプ電圧波形の
遅延が小さくなる。これにより、本実施例の水平ドライバ回路によれば、上記の「横引き
」状ノイズを軽減した高画質な表示特性が実現できる。
On the other hand, in the horizontal driver circuit of this embodiment shown in FIG. 20, the reference lamp voltage power supply line is divided into two groups, so that the analog switches 205a and 205b of each pixel column are divided.
The load connected to the reference lamp voltage power supply line is reduced during the ON period, and the delay of the reference lamp voltage waveform is reduced. As a result, according to the horizontal driver circuit of the present embodiment, it is possible to realize high-quality display characteristics in which the “horizontal pulling” noise is reduced.
なお、本実施例では各極性に対する基準ランプ電圧給電線を各々２つに分割した例を示
したが、分割数を更に増やすことで更に良好な表示特性を得ることも可能である。
In this embodiment, an example in which the reference lamp voltage power supply line for each polarity is divided into two parts is shown. However, it is possible to obtain better display characteristics by further increasing the number of divisions.
次に、本発明になる液晶表示装置における水平ドライバ回路への基準電圧給電に関する
実施例について説明する。
Next, an embodiment relating to the supply of the reference voltage to the horizontal driver circuit in the liquid crystal display device according to the present invention will be described.
図２１は、本発明になる液晶表示装置における水平ドライバ回路への基準電圧給電に関
する一実施例の構成図を示す。同図中、図１７及び図１８と同一構成部分には同一符号を
付し、その説明を省略する。本実施例は、図１８に示した水平ドライバ回路を構成するア
ナログスイッチ２０５への基準ランプ電圧給電線に、その基準ランプ電圧給電線の長手方
向（画素列の配列方向）について位置の異なる複数の給電点（Ｘ１及びＸ２、Ｙ１及びＹ
２）を設けた点に特徴がある。
FIG. 21 shows a block diagram of an embodiment relating to the supply of the reference voltage to the horizontal driver circuit in the liquid crystal display device according to the present invention. In the figure, the same components as those in FIGS. 17 and 18 are denoted by the same reference numerals, and the description thereof is omitted. In the present embodiment, a plurality of reference lamp voltage power supply lines to the
It is characterized in that 2) is provided.
図１８に示した水平ドライバ回路においては、各画素列のアナログスイッチ２０５のオ
ン期間には、前記のとおり、基準ランプ電圧給電線に大きな負荷が接続された状態となり
、給電線の配線方向の抵抗成分で基準ランプ電圧の伝達特性が一様とならず、給電点から
遠い画素列ほど基準ランプ電圧波形に対する追従性が悪くなる、という問題がある。すな
わち、基準ランプ電圧の給電特性は、基準ランプ電圧給電線の配線長方向に沿って変化す
る。一方、基準ランプ電圧給電線の水平方向の配線長は表示部の水平サイズと同等となる
ため、基準ランプ電圧給電線の配線長は長くなる。従って、上記「横引き」状のノイズは
、基準ランプ電圧給電線の給電点から遠い画素部では容易には回避できない。例えば、シ
ート抵抗１００ｍΩのアルミニウム配線で、配線幅１０ミクロン、配線長２０ｍｍの配線
の場合、配線長方向の総抵抗は２００Ωとなり、基準ランプ電圧の伝達特性が無視できな
いレベルとなる。
In the horizontal driver circuit shown in FIG. 18, during the on period of the
そこで、図２１に示す実施例では、入力端子部２２１の正極性基準ランプ電圧Ref_Ramp
(+)入力端子に接続された正極性基準ランプ電圧給電線の両端に給電点Ｘ１及びＸ２を設
けると共に、入力端子部２２１の負極性基準ランプ電圧Ref_Ramp(-)入力端子に接続され
た負極性基準ランプ電圧給電線の両端に給電点Ｙ１及びＹ２を設ける構成としている。こ
の構成により、本実施例によれば、基準ランプ電圧給電線の配線長方向の抵抗成分の影響
が緩和されるため、上記「横引き」状のノイズが大幅に低減され、より高画質の表示が可
能となる。
Therefore, in the embodiment shown in FIG. 21, the positive reference ramp voltage Ref_Ramp of the input terminal portion 221 is used.
(+) Feeding points X1 and X2 are provided at both ends of a positive reference lamp voltage feed line connected to the input terminal, and a negative polarity connected to the negative reference lamp voltage Ref_Ramp (−) input terminal of the input terminal unit 221. The power supply points Y1 and Y2 are provided at both ends of the reference lamp voltage power supply line. With this configuration, according to the present embodiment, since the influence of the resistance component in the wiring length direction of the reference lamp voltage power supply line is mitigated, the above-mentioned “laterally-drawn” noise is greatly reduced, and a higher image quality display is achieved. Is possible.
なお、図２１に示す実施例は給電点を給電線の両端２箇所としているが、必要に応じて
それより多い給電点を設けてもよい。また、本実施例は図２０に示したような上記給電線
を複数にグループ分割する構成と併用してもよい。更に、本実施例では外部回路と接続す
る入力端子部２２１を各基準ランプ電圧給電線に対して１つとしているが、入力端子部を
複数割り当てて、複数の入力端子部を用いて給電してもよい。
In the embodiment shown in FIG. 21, the feeding points are two at both ends of the feeding line, but more feeding points may be provided as necessary. In addition, the present embodiment may be used in combination with a configuration in which the power supply line as shown in FIG. 20 is divided into a plurality of groups. Further, in this embodiment, one input terminal portion 221 connected to an external circuit is provided for each reference lamp voltage power supply line. However, a plurality of input terminal portions are allocated and power is supplied using a plurality of input terminal portions. Also good.
１−１ａ，１−１ｂ，１−２ａ,１−２ｂ ビデオスイッチ
４、ＰＥ 反射電極（画素駆動電極）
５ａ．５ｂ 水平信号線
６−１ａ，６−１ｂ，６−２ａ,６−２ｂ、Ｄ1(+)〜Ｄm(+)、Ｄ1(-)〜Ｄm(-)、Ｄi+、
Ｄi- データ線
７ 共通電極線
８−１，８−２、Ｇj、Ｇ1〜Ｇn ゲート線
１０ 水平方向駆動回路
２０ 垂直方向駆動回路
３０ 画素部
４１、４２、５１、５２ 画素
６０ コントローラ回路
７１ａ 正側の映像信号（正極性映像信号）
７１ｂ 負側の映像信号（負極性映像信号）
８１、２０６ 画素回路
９０−１〜９０−ｈ 分割画素部
９１ａ、９１ｂ、９１ｃ シフトレジスタ
１００ タイミング発生回路
１０１〜１０５、１３３ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１０６、１０７、１３７ インバータ
１０８、１０９ ＡＮＤ回路
１１０ 排他的論理和回路
１２０、１３０ タイミング制御回路
１２１、１３１ ２ｎ分周回路
１３２ 極性制御回路
１３４〜１３６ セレクタ回路
２００ 液晶表示装置
２０１ａ、２０１ｂ シフトレジスタ回路
２０２ １ラインラッチ回路
２０３ コンパレータ
２０４ 階調カウンタ
２０５ アナログスイッチ
２０７ タイミング発生器
２０８ 極性切り替え制御回路
２０９ 垂直シフトレジスタ／レベルシフタ
２２１ 入力端子部
Ｓ１，Ｓ２ 切り替えスイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃs1，Ｃs2 信号保持容量
Ａ１，Ａ２ バッファアンプ
Ｑ１，Ｑ２ 画素選択トランジスタ
Ｑ３，Ｑ４ バッファアンプ用トランジスタ
Ｑ５，Ｑ６ スイッチング用トランジスタ
Ｑ７，Ｑ８ 定電流源負荷用トランジスタ
Ｑ９ 定電流源トランジスタ
Ｑ１０ 検査用スイッチングトランジスタ
ＣＥ 共通電極（対向電極）
ＬＣＭ 液晶表示体（液晶層）
1-1a, 1-1b, 1-2a, 1-
5a. 5b Horizontal signal lines 6-1a, 6-1b, 6-2a, 6-2b, D1 (+) to Dm (+), D1 (-) to Dm (-), Di +,
Di- Data line 7 Common electrode line 8-1, 8-2, Gj, G1 to
71b Negative video signal (negative video signal)
81, 206 Pixel circuit 90-1 to 90-h
106, 107, 137
LCM liquid crystal display (liquid crystal layer)
Claims (3)
次格納するシフトレジスタ回路と、
前記シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平走査
期間保持するラッチ回路と、
複数の階調値が水平走査期間内で順次に変化する基準階調データを出力する階調カウン
タと、
前記ラッチ回路より出力される１ライン分の前記画素データの値と前記階調カウンタよ
り出力される前記基準階調データの階調値とを比較し、両者が一致した時点で一致パルス
を発生するコンパレータと、
水平走査期間周期で映像の黒レベルから白レベルまでレベルが上昇する方向、あるいは
白レベルから黒レベルまでレベルが下降する方向に変化する周期的な掃引信号である第１
の基準電圧と、前記第１の基準電圧に対して所定の電位について反転関係にある周期的な
掃引信号である第２の基準電圧とを発生する基準電圧発生回路と、
複数の画素が、複数本のゲート線とそれぞれ交差する交差部に接続された２本のデータ
線を一組とする複数組のデータ線のうち、同じ列方向に配置された前記画素の一組のデー
タ線毎に対応して設けられ、前記一致パルスにより前記第１及び第２の基準電圧をそれぞ
れサンプリングして、前記一致パルスの発生タイミングに対応したレベルの駆動信号を発
生して出力する複数のアナログスイッチと、
を備え、
前記複数のアナログスイッチは、それぞれの第１の入力端子に前記第１の基準電圧が共
通に入力され、かつ、第２の入力端子に前記第２の基準電圧が共通に入力され、それぞれ
対応して設けられた前記各組２本のデータ線のうち、一方のデータ線に対して前記第１の
基準電圧を前記一致パルスによりサンプリングして得た第１の駆動信号を出力し、これと
同時に他方のデータ線に対して前記第２の基準電圧を前記一致パルスによりサンプリング
して得た第２の駆動信号を出力することを特徴とする液晶表示装置のデータ線駆動回路。 A shift register circuit that sequentially stores a digital video signal in which a plurality of bits of pixel data are synthesized in time series for each line;
A latch circuit for holding one line of digital video signals sequentially stored in the shift register circuit for one horizontal scanning period;
A gradation counter that outputs reference gradation data in which a plurality of gradation values sequentially change within a horizontal scanning period;
The pixel data value for one line output from the latch circuit is compared with the gradation value of the reference gradation data output from the gradation counter, and a coincidence pulse is generated when the two coincide with each other. A comparator,
The first sweep signal is a periodic sweep signal that changes in the direction in which the level increases from the black level to the white level of the video in the horizontal scanning period or in the direction in which the level decreases from the white level to the black level.
And a reference voltage generation circuit for generating a second reference voltage that is a periodic sweep signal in an inverted relationship with respect to a predetermined potential with respect to the first reference voltage;
A set of the pixels arranged in the same column direction among a plurality of sets of data lines each having a set of two data lines connected to intersections where the plurality of pixels respectively cross a plurality of gate lines A plurality of data lines are provided corresponding to each data line, sample the first and second reference voltages with the coincidence pulse, and generate and output a drive signal at a level corresponding to the coincidence pulse generation timing. With an analog switch
With
In the plurality of analog switches, the first reference voltage is commonly input to the first input terminals, and the second reference voltage is commonly input to the second input terminals. A first drive signal obtained by sampling the first reference voltage with the coincidence pulse is output to one data line of the two data lines in each set provided at the same time. A data line driving circuit of a liquid crystal display device, wherein a second driving signal obtained by sampling the second reference voltage with the coincidence pulse is output to the other data line.
電圧を伝送する第２の配線とを一組とする複数組の配線グループに、前記第１及び第２の
基準電圧を分割して出力し、
前記複数の画素は複数のグループの画素列に分割され、各グループの画素列の前記アナ
ログスイッチの前記第１及び第２の入力端子は、前記複数組の配線グループのうち、それ
ぞれ対応して割り当てた各組の配線グループの第１及び第２の配線に接続されていること
を特徴とする請求項１２記載の液晶表示装置のデータ線駆動回路。 The reference voltage generation circuit includes the first wiring that transmits the first reference voltage and the second wiring that transmits the second reference voltage in a plurality of sets of wiring groups. And dividing the second reference voltage and outputting it,
The plurality of pixels are divided into a plurality of groups of pixel columns, and the first and second input terminals of the analog switches of the pixel columns of each group are assigned correspondingly among the plurality of wiring groups. 13. The data line driving circuit for a liquid crystal display device according to claim 12, wherein the data line driving circuit is connected to the first and second wirings of each set of wiring groups.
に前記第１及び第２の基準電圧をそれぞれ伝送する第１及び第２の配線に、それらの配線
の長手方向について位置の異なる複数の給電点を設けたことを特徴とする請求項１２又は
１３記載の液晶表示装置のデータ線駆動回路。 Longitudinal direction of the first and second wirings for transmitting the first and second reference voltages from the reference voltage generating circuit to the first and second input terminals of the plurality of analog switches, respectively. 14. A data line driving circuit for a liquid crystal display device according to claim 12, wherein a plurality of feeding points at different positions are provided.
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