JP2009217899A

JP2009217899A - 半導体記憶装置

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Publication number: JP2009217899A
Application number: JP2008061190A
Authority: JP
Inventors: Katsuyuki Fujita; 田勝之藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-03-11
Filing date: 2008-03-11
Publication date: 2009-09-24

Abstract

【課題】リフレッシュビジーレイトが小さく、消費電力の小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極と、ゲート電極と接続されたワード線と、ワード線ドライバと、第１のビット線および第２のビット線に接続されメモリセルの論理データを検出するセンスアンプとを備え、リフレッシュ動作は、ボディへ第１の電流を流す第１のリフレッシュ動作と、ボディからゲート電極へ第２の電流を流す第２のリフレッシュ動作とを含み、第１のビット線に接続されたメモリセルに対して第１のリフレッシュ動作を実行している期間に、センスアンプまたはドライバは第２のビット線に接続されたメモリセルに対する第１のリフレッシュ動作を実行する。
【選択図】図６

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に係わり、例えば、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。

近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）で構成され、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。

ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、通常の読出し／書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。

また、リフレッシュ動作において全ビット線および／または全ワード線を同時に駆動させると、全ビット線および／または全ワード線を充放電するために大きな電流が一時的に必要となる。
Takashi Ohsawa et al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", ISSCC2005 Digest of Technical papers, pp. 458-459

リフレッシュビジーレイトが小さく、消費電力の小さい半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域上に設けられた第１のゲート電極と、前記第１のゲート電極として機能し、あるいは、前記第１のゲート電極と接続されたワード線と、前記ワード線を駆動するドライバと、前記ビット線のうち第１のビット線および第２のビット線に接続され、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データを検出するセンスアンプとを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作は、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流す第１のリフレッシュ動作と、前記ボディ領域から前記ドレイン層、前記ソース層または前記第１のゲート電極へ第２の電流を流す第２のリフレッシュ動作とを含み、
前記第１のビット線に接続された前記メモリセルに対して前記第１のリフレッシュ動作を実行している期間に、前記センスアンプまたは前記ドライバは、前記第２のビット線に接続された前記メモリセルに対する前記第２のリフレッシュ動作を実行することを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、二次元配置された複数の前記メモリセルを含む第１および第２のメモリセルアレイが前記第１のビット線および前記第２のビット線のそれぞれに対応して設けられており、
当該半導体記憶装置は、前記第１のメモリセルアレイに対応して設けられた複数の前記ワード線に対して共通に設けられた第１の共通ドライバ線と、前記第２のメモリセルアレイに対応して設けられた複数の前記ワード線に対して共通に設けられた第２の共通ドライバ線と、前記第１の共通ドライバ線と前記第２の共通ドライバ線との間を電気的に接続可能なＷＬ短絡トランジスタとをさらに備え、
前記第１のリフレッシュ動作と前記第２のリフレッシュ動作との間の遷移期間、あるいは、前記第２のリフレッシュ動作または前記第１のリフレッシュ動作後に、前記ＷＬ短絡トランジスタを導通状態にすることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第１のゲート電極と、前記第１のゲート電極および前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間を電気的に接続可能なＷＬ短絡トランジスタと、前記第１のゲート電極を駆動する第１のドライバと、前記第２のゲート電極を駆動する第２のドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、前記ビット線のうち第１のビット線および第２のビット線に接続されたセンスアンプとを備え、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へ第２の電流を流し、
前記リフレッシュ動作後、前記第１および前記第２のゲート電極の電位をデータ保持状態の電位へ戻すときに、前記ＷＬ短絡トランジスタを導通状態にすることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第１のゲート電極と、前記第１のゲート電極および前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第２のゲート電極と、前記第１のゲート電極を駆動する第１のドライバと、前記第２のゲート電極を駆動する第２のドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、前記ビット線のうち第１のビット線および第２のビット線に接続されたセンスアンプとを備え、
二次元配置された複数の前記メモリセルを含む第１および第２のメモリセルアレイが前記第１のビット線および前記第２のビット線のそれぞれに対応して設けられており、
当該半導体記憶装置は、前記第１のメモリセルアレイに対応して設けられた複数のワード線に対して共通に設けられた第１の共通ドライバ線と、前記第２のメモリセルアレイに対応して設けられた複数のワード線に対して共通に設けられた第２の共通ドライバ線と、前記第１の共通ドライバ線と前記第２の共通ドライバ線との間を電気的に接続可能なＷＬ短絡トランジスタとをさらに備え、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へ第２の電流を流し、
前記リフレッシュ動作後、前記第１および前記第２のゲート電極の電位をデータ保持状態の電位へ戻すときに、前記ＷＬ短絡トランジスタを導通状態にすることを特徴とする。

本発明による半導体記憶装置は、リフレッシュビジーレイトを小さく、かつ、消費電力を小さくすることができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、ワード線ＷＬＬ１〜ＷＬＬｎ、ＷＬＲ１〜ＷＬＲｎ（以下、ＷＬともいう）と、ビット線ＢＬＬ１〜ＢＬＬｍ、ＢＬＲ１〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。

メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲート（第１のゲート電極）としての機能を兼ね備える。ワード線ＷＬは、センスアンプＳ／Ａの左右にｎ本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向との呼称は互いに入れ替えても差し支えない。

データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。このように１メモリセルに１ビットを格納する方式を１セル／ビット（シングルセル）方式と呼ぶ。

代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の方式にも適用できる。

ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。

カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）へセンスアンプＳ／Ａからデータを読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。

図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。

ゲート絶縁膜７０は、ボディ５０の上面に設けられている。ワード線（ゲート電極）ＷＬは、ゲート絶縁膜７０を介してボディ５０の上面に設けられている。

メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを２．２Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、例えば、約０．７Ｖである。

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。

データ保持状態では、ワード線ＷＬの電位は、深い負電位であり、例えば、−２．０Ｖに設定される。ビット線ＢＬの電位は、ソース電位と同様に接地電位に固定される。これにより、ボディ電位がソース電位およびドレイン電位よりも低くなるので、“１”セルがホールを保持することができる。

メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、ワード線ＷＬは、“０”セルおよび“１”セルがオンするように活性化する。ビット線ＢＬは、データ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．０Ｖとし、ビット線ＢＬを０．２Ｖにする。これによりメモリセルＭＣを線形領域で動作させる。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。センスアンプＳ／Ａは、この閾値電圧の相違によって生じるソース−ドレイン間に流れる電流差を検知することによって、データ“１”とデータ“０”とを識別する。

リフレッシュ動作について説明する。リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。より詳細には、リフレッシュ動作は、“１”セルにホールを補充し、尚且つ、“０”セルからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。

本実施形態によるリフレッシュでは、センスアンプはメモリセルＭＣのデータを読み出さない。本実施形態によるリフレッシュでは、データ読出しを行うことなく、“０”セルおよび“１”セルの両方に対して適切な同一ワード線電位ＶＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に自律的にリフレッシュする。このようなリフレッシュを“自律リフレッシュ（autonomous refresh）”という。

図３（Ａ）から図３（Ｃ）は、第１の実施形態による自律リフレッシュを示す概念図である。図３（Ａ）は、インパクトイオン化を利用したデータ“１”のリフレッシュ動作を示す。図３（Ｂ）は、チャージポンピング現象および／またはチャネルからの電子供給を利用したデータ“０”のリフレッシュ動作を示す。図３（Ｃ）は、ゲートダイレクトトンネル電流（以下、ＧＤＴ電流ともいう）を利用したデータ“０”のリフレッシュ動作を示す。図３（Ａ）のデータ“１”のリフレッシュ動作は、図３（Ｂ）または図３（Ｃ）のいずれのデータ“０”のリフレッシュ動作と組み合わせてもよい。

図３（Ａ）に示すデータ“１”の書込み（インパクトイオン化）は、“１”セルのみにおいて生じ、“０”セルにおいては生じないようにワード線電位ＶＷＬを制御する。すなわち、データ“１”の書込み時のワード線電位ＶＷＬは、“１”セルの閾値電圧Ｖｔｈ１以上かつ“０”セルの閾値電圧Ｖｔｈ０以下に設定する。一方、図３（Ｂ）および図３（Ｃ）に示すデータ“０”の書込みは、“０”セルのみに選択的に実行することができないため、“０”セルおよび“１”セルの両方に実行する。しかし、１度のチャージポンピング現象、チャネルからの電子供給、あるいは、ＧＤＴ電流によって消滅するホール数は“１”セルに蓄積されるホール数に比べて非常に少ないので、“１”セルに与える影響は小さい。一方、データ保持時に“０”セルに蓄積された少量のホールを消滅させるためには、チャージポンピング現象、チャネルからの電子供給、あるいは、ＧＤＴ電流は有効な手段である。

チャージポンピング現象は、シリコン基板とゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから引き抜かれる現象である。従って、ボディ−ゲート絶縁膜間の界面準位の密度が重要である。上述のように、メモリセルＭＣの微細化によって界面準位を有しないメモリセルＭＣが多い場合、チャネルからの電子供給のみが“０”セルのリフレッシュ動作に寄与すると考えられる。尚、メモリセルのチャネル面積が約０．０１μｍ^２である場合、チャンネル界面に存在する欠陥の個数は、数個程度である。つまり、ワード線ＷＬを立ち上げ、立ち下げたときに、数個のホールが消滅する。

チャネルからの電子供給は、ボディ５０の表面近傍に形成された反転層（チャネル）が消滅する際に反転層を形成していた一部の電子がボディ５０内のホールと結合して消滅する現象である。界面準位を有しない“０”セルであっても、チャネルからの電子供給によって、リフレッシュすることができる。

ＧＤＴ電流は、ゲート絶縁膜７０をトンネリングする電子がボディ５０内のホールと結合して消滅することによって生じる電流である。電子は、ワード線ＷＬを負電位にすることによってゲート絶縁膜７０をダイレクトトンネリングする。

図４は、第１の実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフである。ボディ電流は、リフレッシュ動作の１サイクル（１回のリフレッシュ周期）においてボディ５０へ流れ込む総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとを含む。ボディ５０に流れ込む電流量Ｉｉｎおよびボディ５０から流れ出る電流量Ｉｏｕｔは２つの安定な平衡点および１つの不安定な平衡点を含む。２つの安定な平衡点に対応するボディ電位Ｖｂ０、Ｖｂ１は、１つの不安定な平衡点に対応するボディ電位Ｖｂｃの両側に存在する。

ここで、図４の曲線は、ボディ電流がボディ電位Ｖｂ０、ＶｂｃおよびＶｂ１において平衡（Ｉｉｎ＝Ｉｏｕｔ）であることを示している。ボディ電位ＶｂｏｄｙがＶｂ０よりも小さい場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂ０とＶｂｃとの間に存在する場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂｃとＶｂ１との間に存在する場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ１に接近する。ボディ電位ＶｂｏｄｙがＶｂ１よりも大きい場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ１に接近する。このように、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディ５０内のホール数を自律的に調節する。従って、Ｖｂ０およびＶｂ１は、ボディ電位の安定な平衡点と呼ぶ。

一方、一旦、ボディ電位ＶｂｏｄｙがＶｂｃからずれると、ボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へと移動してしまう。従って、Ｖｂｃは不安定な平衡点である。

例えば、“０”セルのボディ電位をＶｂ０とし、“１”セルのボディ電位をＶｂ１とする。この場合、“０”セルおよび“１”セルが不安定な平衡点Ｖｂｃを超えるような大きな劣化を受けていなければ、“０”セルおよび“１”セルのボディ電位がそれぞれＶｂ０およびＶｂ１からずれたとしても、ボディ電流を流すだけで、“０”セルおよび“１”セルのボディ電位をそれぞれＶｂ０およびＶｂ１に戻すことができる。即ち、“０”セルおよび“１”セルのデータが劣化した場合、チャージポンピング電流、チャネルからの電子供給に基づく電流、ＧＤＴ電流およびインパクトイオン化電流を流すことによって、“０”セルおよび“１”セルの両方を一括して自律リフレッシュすることができる。このとき、ワード線ＷＬ、ビット線ＢＬおよびソースの各電圧は、各メモリセルＭＣに対して同一の条件に設定され得る。即ち、本実施形態による自律リフレッシュは、全ロウにおいてワード線ＷＬの電圧をほぼ等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで、“０”セルおよび“１”セルの両方を自律的にリフレッシュすることができる。これにより、センスアンプにデータを読み出す必要が無くなり、同一のビット線ＢＬに接続された複数のメモリセルを一括（１回のアクセス）でリフレッシュすることができる。

メモリセルアレイ内の全メモリセルＭＣを一括で自律リフレッシュした場合、ビット線の充放電電流は、従来のノーマルリフレッシュに比較して、１／Ｎｗｌ(Ｎｗｌはメモリセルアレイ中のワード線ＷＬの本数)になる。同様に、自律リフレッシュのリフレッシュビジー率も従来のノーマルリフレッシュのそれと比べて大幅に低減する。尚、ノーマルリフレッシュとは、メモリセルＭＣからデータを一旦読出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻すリフレッシュ方式である。

図５は、第１の実施形態によるセンスアンプＳ／Ａの一例を示す回路図である。図５には、２つのセンスアンプＳ／Ａが示されているが、両者は同じ構成を有するので、一方のセンスアンプＳ／Ａの構成のみを説明する。尚、信号ｂ＊＊は信号＊＊の反転信号を意味する。

センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉ（以下、ＢＬＬともいう）およびＢＬＲｉ（以下、ＢＬＲともいう）に対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬおよびビット線対ＢＬＲのうち一方がデータを伝達し、他方が基準データを伝達する。あるいは、データ読出し時に、ビット線対ＢＬＬおよびビット線対ＢＬＲは、互いに逆論理のデータを伝達し、一方のデータが他方のデータを基準データとして検出され、他方のデータが一方のデータを基準データとして検出される。

センスアンプＳ／Ａは、一対のセンスノードＳＮＬ、ＳＮＲを含む。センスノードＳＮＬは、トランスファゲートＴＧＬを介してビット線ＢＬＬに接続され、センスノードＳＮＲは、トランスファゲートＴＧＲを介してビット線ＢＬＲに接続されている。トランスファゲートＴＧＬおよびＴＧＲは、信号ΦＴＬ、ΦＴＲによってオン／オフ制御される。

電流負荷回路およびラッチ回路（以下、単にラッチ回路という）ＬＣは、センスノードＳＮＬ、ＳＮＲおよびトランスファゲートＴＧＬ、ＴＧＲを介してビット線ＢＬＬ、ＢＬＲに接続されている。ラッチ回路ＬＣは、メモリセルＭＣに記憶されたデータをセンスノードＳＮＬ、ＳＮＲにラッチするように構成されている。より詳細には、データをメモリセルＭＣからセンスアンプＳ／Ａへ読み出すとき、センスノードＳＮＬとＳＮＲとの間に電位差（信号差）が発展する期間（初期センス期間）において、トランスファゲートＴＧＬ、ＴＧＲはオン状態である。センスノードＳＮＬとＳＮＲとの間の信号差が充分に発展した時点でトランスファゲートＴＧＬ、ＴＧＲをオフ状態にする。その後、センスアンプＳ／Ａは、センスノードＳＮＬとＳＮＲとの間の信号差を増幅し、ラッチ回路ＬＣが、増幅された信号差をセンスノードＳＮＬ、ＳＮＲにラッチする。メモリ外部へデータを読み出す場合、ラッチされたデータは、ＤＱバッファを介してメモリ装置の外部へ読み出される。データをメモリセルＭＣへ書き戻す場合、ラッチされたデータは、センスノードおよびビット線を介してセンスアンプＳ／ＡからメモリセルＭＣへ書き戻される。

Ｐ型トランジスタＴｒｅｆＬは、電源ＶＢＬＲＥＦとビット線ＢＬＬとの間に接続されている。トランジスタＴｒｅｆＬのゲートは、信号線ｂＲＥＦＬに接続されている。Ｐ型トランジスタＴｒｅｆＲは、電源ＶＢＬＲＥＦとビット線ＢＬＲとの間に接続されている。トランジスタＴｒｅｆＲのゲートは、信号線ｂＲＥＦＲに接続されている。電源ＶＢＬＲＥＦは、トランジスタＴｒｅｆＬまたはＴｒｅｆＲを介して基準電圧をビット線ＢＬＬまたはＢＬＲへ印加する電源線である。センスアンプＳ／Ａがビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する場合には、信号線ｂＲＥＦＲは活性状態（ロウレベル）となり、信号ｂＲＥＦＬは不活性状態（ハイレベル）となる。センスアンプＳ／Ａ内の電流負荷回路はカレントミラー回路で構成されており、基準電圧に応じた電流をビット線へ流す。このとき、センスノードＳＮＲを介して電源ＶＢＬＲＥＦへ基準電流Ｉｒｅｆが流れ、センスノードＳＮＬにはメモリセルＭＣのデータに応じた電流が流れる。センスアンプＳ／Ａは、センスノードＳＮＬに流れる電流とセンスノードＳＮＲに流れる基準電流Ｉｒｅｆとの差を検出する。

プリチャージトランジスタＴｐｒｅｃｈは、ビット線ＢＬＬ、ＢＬＲとソース電位ＶＳＬとの間に接続されている。トランジスタＴｐｒｅｃｈのゲートは、信号線ＰＲＥＣＨに接続されている。センスアンプＳ／Ａが動作する前後において、トランジスタＴｐｒｅｃｈはオン状態となっている。これにより、ビット線ＢＬＬ、ＢＬＲおよびセンスノードＳＮＬ、ＳＮＲは、ソース電位ＶＳＬ（接地電位）にプリチャージされている。データ読出しまたはデータ書込み時には、トランジスタＴｐｒｅｃｈはオフ状態となる。

ＢＬ短絡トランジスタＴｓｈＢＬがセンスノードＳＮＬとＳＬＲとの間に接続されている。ＢＬ短絡トランジスタＴｓｈＢＬは、オンすることによって、センスノード対を介してビット線ＢＬＬおよびＢＬＲを電気的に短絡させることができる。ＢＬ短絡トランジスタＴｓｈＢＬは信号ＢＬＥＱＬによって制御される。ＢＬ短絡トランジスタＴｓｈＢＬは、“１”セルのリフレッシュ動作から“０”セルのリフレッシュ動作へ移行する遷移期間、あるいは、“１”セルのリフレッシュ動作から“０”セルのリフレッシュ動作へ移行する遷移期間において導通状態になる。これによって、一方のビット線対ＢＬＬ、ＢＬＲのうち一方のビット線に蓄積された電荷を、他方のビット線の充電のためにリサイクルすることができる。

図６（Ａ）から図６（Ｃ）は、第１の実施形態によるＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図である。図６（Ａ）から図６（Ｃ）を参照して、ビット線の電荷のリサイクルについて説明する。ソース電位ＶＳＬは接地電位（０Ｖ）に固定されている。本実施形態では、自律リフレッシュ動作時にビット線の電荷をリサイクルするために、メモリセルアレイＭＣＡＬ内のメモリセルＭＣのリフレッシュとメモリセルアレイＭＣＡＲ内のメモリセルＭＣのリフレッシュとを時間的にずらして実行する。また、自律リフレッシュでは、センスアンプＳ／Ａによるデータ読出し動作は実行されない。従って、自律リフレッシュ期間において、トランスファゲートＴＧＬおよびＴＧＲはオン状態である。

自律リフレッシュでは、同時に駆動されるワード線の数および同時に駆動されるビット線の数は限定されない。以下の実施形態では、メモリセルアレイＭＣＡＬの全ワード線ＷＬＬ１〜ＷＬＬｎは同じシーケンスで駆動され、メモリセルアレイＭＣＡＬの全ビット線ＢＬＬ１〜ＢＬＬｍは同じシーケンスで駆動される。メモリセルアレイＭＣＡＲの全ワード線ＷＬＲ１〜ＷＬＲｎは同じシーケンスで駆動され、メモリセルアレイＭＣＡＲの全ビット線ＢＬＲ１〜ＢＬＲｍは同じシーケンスで駆動される。

データ保持状態（〜ｔ１）において、メモリセルアレイＭＣＡＲ内の全ビット線ＢＬＲ１〜ＢＬＲｍおよび全ワード線ＷＬＲ１〜ＷＬＲｎは、総て低レベル電位ＶＳＬに設定されている。メモリセルＭＣがデータを保持することができるように、ワード線ＷＬＲ１〜ＷＬＲｎのデータ保持電位は、ＶＳＬ以下の負電位に設定されていてもよい。

図６（Ｂ）に示すように、ｔ１において、ＷＬドライバＷＬＤがワード線ＷＬＲを高レベル電位ＶＷＬ＿ｒｅｆ１に立ち上げる。電位ＶＷＬ＿ｒｅｆ１は、“１”セルの閾値電圧Ｖｔｈ１よりも高く、かつ、“０”セルの閾値電圧Ｖｔｈ０よりも低い電位である。即ち、Ｖｔｈ１＜ＶＷＬ＿ｒｅｆ１＜Ｖｔｈ０である。これにより、ワード線ＷＬに接続された“１”セルのみがオン状態となり、“０”セルはオフ状態を維持する。

ｔ２においてセンスアンプＳ／Ａがビット線ＢＬＲを高レベル電位ＶＢＬ＿ｒｅｆ１に立ち上げる。これにより、メモリセルアレイＭＣＡＲ内の全“１”セルにおいて、インパクトイオン化が生じ、その結果、メモリセルアレイＭＣＡＲ内の“１”セルのみがリフレッシュされる（第１のリフレッシュ動作）。このとき、メモリセルアレイＭＣＡＲ内のビット線ＢＬＲｉが高レベル電位ＶＢＬ＿ｒｅｆ１に充電されている。

次に、ｔ３〜ｔ６において、“０”セルのリフレッシュのために、図６（Ｂ）に示すビット線ＢＬＲｉの電位を低下させる。図６（Ａ）に示すように、データ保持状態（〜ｔ３）において、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬおよびワード線ＷＬＬは、総て電位ＶＳＬに設定されている。ｔ３近傍において、図６（Ａ）に示すＷＬドライバＷＬＤがワード線ＷＬＬを高レベル電位ＶＷＬ＿ｒｅｆ１に立ち上げる。

また、図６（Ｃ）に示すように、ｔ３〜ｔ４において、信号ＢＬＥＱＬを高レベル電位に活性化する。これにより、各カラムに対応するＢＬ短絡トランジスタＴｓｈＢＬがオン状態となり、各カラムのセンスノードＳＮＬとＳＮＲとが短絡する。トランスファゲートＴＧＬおよびＴＧＲはオン状態であるので、或るカラムのビット線ＢＬＬｉ（ｉ＝１〜ｍ）は、それぞれＢＬ短絡トランジスタＴｓｈＢＬを介して該カラムのビット線ＢＬＲｉに電気的に接続される。その結果、ｔ３〜ｔ５において、ビット線ＢＬＲｉに蓄積されていた電荷がビット線ＢＬＬｉへ移動し、ビット線ＢＬＲｉの電位とビット線ＢＬＬｉの電位とがほぼ等しくＶＢＬＭになる。ＶＢＬＭは、ビット線ＢＬの高レベル電位と低レベル電位との間のほぼ中間電位である。

ｔ５〜ｔ６において、図６（Ｃ）に示す信号ＢＬＥＱＬが不活性化され、ＢＬ短絡トランジスタＴｓｈＢＬをオフ状態にする。さらに、図６（Ａ）に示すように、ｔ５〜ｔ６において、センスアンプＳ／Ａが、ビット線ＢＬＬをＶＢＬＭからＶＢＬ＿ｒｅｆ１に立ち上げる。このとき、メモリセルアレイＭＣＡＬ内の“１”セルのみがオン状態となり、“０”セルはオフ状態を維持する。これにより、ｔ６〜ｔ８において、メモリセルアレイＭＣＡＬ内の“１”セルのみがインパクトイオン化によりリフレッシュされる（第１のリフレッシュ動作）。

一方、図６（Ｂ）に示すようにｔ５〜ｔ６において、ビット線ＢＬＲの電位はＶＳＬに戻される。ｔ６において、ＷＬドライバＷＬＤは、ワード線ＷＬＲの電位をＶＷＬ＿ｒｅｆ１よりも高い第３の電位ＶＷＬ＿ｒｅｆ０へ立ち上げる。第３の電位ＶＷＬ＿ｒｅｆ０は、“１”セルおよび“０”セルの閾値電圧よりも高い電圧である。即ち、ＶＷＬ＿ｒｅｆ０＞Ｖｔｈ１＞Ｖｔｈ０である。これにより、“０”セルおよび“１”セルの両方にチャネルが形成され、その一部の電子がゲート絶縁膜７０とボディ５０との界面にトラップされる。その後、ｔ７において、ＷＬドライバＷＬＤは、ワード線ＷＬＲの電位をＶＷＬ＿ｒｅｆ０からＶＳＬへ立ち下げる。このとき、ゲート絶縁膜７０とボディ５０との界面にトラップされた電子がボディ５０内のホールと結合して消滅する。即ち、“０”セルおよび“１”セルにおいてチャージポンピング現象が生じる。また、チャネルからの電子供給により、ボディ５０内のホールの一部が消滅する。これにより、メモリセルアレイＭＣＡＲ内の“０”セルリフレッシュが完了する（第２のリフレッシュ動作）。

その後、図６（Ａ）に示すように、ｔ８〜ｔ１０において、ビット線ＢＬＬの電位はＶＳＬに戻される。ｔ９において、ＷＬドライバＷＬＤは、ワード線ＷＬＬの電位をＶＷＬ＿ｒｅｆ１よりも高いＶＷＬ＿ｒｅｆ０へさらに立ち上げる。これにより、“０”セルおよび“１”セルの両方にチャネルが形成され、その一部の電子がゲート絶縁膜７０とボディ５０との界面にトラップされる。その後、ｔ１０において、ＷＬドライバＷＬＤは、ワード線ＷＬＬの電位をＶＷＬ＿ｒｅｆ０からＶＳＬへ立ち下げる。このとき、ゲート絶縁膜７０とボディ５０との界面にトラップされた電子がボディ５０内のホールと結合して消滅する。即ち、“０”セルおよび“１”セルにおいてチャージポンピング現象が生じる。また、チャネルからの電子供給により、ボディ５０内のホールの一部が消滅する。これにより、メモリセルアレイＭＣＡＲ内の“０”セルリフレッシュが完了する（第２のリフレッシュ動作）。

以上のように、第１の実施形態による自律リフレッシュは、ドレイン層４０またはソース層６０からボディ５０へ第１の電流としてのインパクトイオン化電流を流し“１”セルをリフレッシュする第１のリフレッシュと、ボディ５０からゲート電極Ｇ（ワード線ＷＬ）へ第２の電流としてのチャージポンピング電流またはチャネルからの電子供給による電流を流し“０”セルをリフレッシュする第２のリフレッシュとを含む。

メモリセルアレイＭＣＡＬ内の第１のビット線ＢＬＬに接続されたメモリセルＭＣに対して“１”セルリフレッシュを実行する期間（ｔ３〜ｔ６）において、センスアンプＳ／Ａおよび／またはＷＬドライバＷＬＤは、メモリセルアレイＭＣＡＲ内の第２のビット線ＢＬＲに接続されたメモリセルＭＣに対して“１”セルリフレッシュを実行する。このように、センスアンプＳ／Ａの左右に設けられたメモリセルアレイＭＣＡＬおよびＭＣＡＲのリフレッシュ動作を時間的にずらすことによって、本実施形態は、一時的に多大な電流をメモリセルアレイに流す必要が無く、ピーク電流を少なくすることができる。

メモリセルアレイＭＣＡＬ内の第１のビット線ＢＬＬに接続されたメモリセルＭＣに対して“１”セルリフレッシュを開始するとき（ｔ３〜ｔ６）に、センスアンプＳ／Ａおよび／またはＷＬドライバＷＬＤは、メモリセルアレイＭＣＡＲ内の第２のビット線ＢＬＲに接続されたメモリセルＭＣに対して“１”セルリフレッシュを終了する。これにより、メモリセルアレイＭＣＡＬ側の“１”セルリフレッシュを開始しかつメモリセルアレイＭＣＡＲ側の“１”セルリフレッシュを終了する際に、ＢＬ短絡トランジスタＴｓｈＢＬを介して、第２のビット線ＢＬＲｉにチャージされていた電荷を、ＢＬＲｉと同じカラムにある第１のビット線ＢＬＬｉに移動させることができる。即ち、ビット線ＢＬＲｉにチャージされた電荷をビット線ＢＬＬｉにリサイクルすることが可能となる。これにより、センスアンプＳ／Ａは、各カラムの第１のビット線ＢＬＬｉの電位をＶＳＬよりも高いＶＢＬＭから充電すればよい。その結果、ビット線ＢＬＬを充電する際の消費電力が削減される。

本実施形態の自律リフレッシュでは、ビット線ＢＬＬおよびＢＬＲの活性化のタイミングはいずれが先であってもよい。

（第２の実施形態）
図７（Ａ）から図７（Ｃ）は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図である。第２の実施形態の構成は、第１の実施形態の構成と同様でよい。

第２の実施形態では、“１”セルリフレッシュおよび“０”セルリフレッシュの順序がメモリセルアレイＭＣＡＬとＭＣＡＲとの間で逆になっている。即ち、図７（Ａ）および図７（Ｂ）に示すように、メモリセルアレイＭＣＡＲで“１”セルリフレッシュを実行している期間に、メモリセルアレイＭＣＡＬでは“０”セルリフレッシュを実行しており、メモリセルアレイＭＣＡＲで“０”セルリフレッシュを実行している期間に、メモリセルアレイＭＣＡＬでは“１”セルリフレッシュを実行している。“１”セルおよび“０”セルのリフレッシュ自体は、第１の実施形態による“１”セルおよび“０”セルの自律リフレッシュと同様である。

第２の実施形態では、ｔ３〜ｔ４において信号ＥＱＬが活性化され、これによりＢＬ短絡トランジスタＴｓｈＢＬがオンする。その結果、メモリセルアレイＭＣＡＬにおいて“０”セルリフレッシュから“１”セルリフレッシュへ遷移し、メモリセルアレイＭＣＡＲにおいて“１”セルリフレッシュから“０”セルリフレッシュへ遷移する期間（ｔ３〜ｔ６）において、或るカラムのビット線ＢＬＲｉにチャージされていた電荷が同カラムのビット線ＢＬＬｉへリサイクルされる。

第２の実施形態は、第１の実施形態と同様の効果を得ることができる。しかし、第２の実施形態では、“０”セルリフレッシュと“１”セルリフレッシュとの間において、ワード線ＷＬＬ、ＷＬＲを一旦ＶＳＬに立ち下げている。従って、ワード線ＷＬＬ、ＷＬＲを駆動するための消費電流が第１の実施形態のそれよりも大きくなる。

（第３の実施形態）
図８（Ａ）から図８（Ｃ）は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図である。第３の実施形態の構成は、第１の実施形態の構成と同様でよい。第３の実施形態では、“０”セルリフレッシュがＧＤＴ電流を利用している点で第２の実施形態と異なる。第３の実施形態によるその他の動作（“１”セルリフレッシュを含む）は、第２の実施形態のそれと同様である。

“０”セルリフレッシュにおいて、ＷＬドライバＷＬＤは、ワード線ＷＬＬ、ＷＬＲの電位をＶＳＬよりも低い負電位ＶＷＬＬに立ち下げる。このとき、ビット線ＢＬＬ、ＢＬＲの電位はデータ保持時におけるビット線電位（ＶＳＬ）に等しい。これにより、図３（Ｃ）に示すように、電子がワード線ＷＬＬ、ＷＬＲからゲート絶縁膜７０をダイレクトトンネリングしてボディ５０へ供給される。これにより、ボディ５０内に蓄積されたホールを消滅させることができる。

ＧＤＴ電流による“０”セルリフレッシュは、図８（Ａ）に示すようにｔ１〜ｔ２においてメモリセルアレイＭＣＡＬ内のメモリセルＭＣに対して実行される。ＧＤＴ電流による“０”セルリフレッシュは、図８（Ｂ）に示すようにｔ５〜ｔ６においてメモリセルアレイＭＣＡＲ内のメモリセルＭＣに対して実行される。

図８（Ｃ）に示すように、“０”セルリフレッシュと“１”セルリフレッシュとの間の遷移期間（ｔ３〜ｔ４）において、信号ＥＱＬが活性化されている。これにより、或るカラムのビット線ＢＬＲｉにチャージされていた電荷が同カラムのビット線ＢＬＬｉへリサイクルされる。

第３の実施形態は、“０”セルリフレッシュの方式において第２の実施形態と異なるものの、第２の実施形態と同様の効果を得ることができる。第３の実施形態によるＧＤＴ電流による“０”セルリフレッシュは、第１の実施形態および後述の第４〜第８の実施形態に適用することができる。

（第４の実施形態）
図９は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置のロウデコーダＲＤおよびＷＬドライバＷＬＤ（以下、単に、ＷＬドライバＷＬＤという）の構成を示す回路図である。第４の実施形態では、ビット線だけでなく、ワード線に充電された電荷をリサイクルする点で第１〜第３の実施形態と異なる。

ＷＬドライバＷＬＤＬおよびＷＬＤＲは、それぞれメモリセルアレイＭＣＡＬおよびＭＣＡＲに対応するＷＬドライバである。図９に示すＷＬドライバＷＬＤＬは、４本のワード線ＷＬＬ、４つのインバータＩｎＬに対して１つ設けられている。インバータＩｎＬは、ワード線ＷＬＬごとに設けられている。ＷＬドライバＷＬＤＲもまた、４本のワード線ＷＬＲ、４つのインバータＩｎＲに対して１つ設けられている。

メモリ外部からのデータを書き込むとき、あるいは、メモリ外部へデータを読み出すとき、ＷＬドライバＷＬＤＬは、ワード線ＷＬを選択的に駆動する。例えば、ロウアドレスＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌが総て論理ハイである場合に、該当するＷＬドライバＷＬＤＬに接続された４本のワード線ＷＬＬが選択される。選択された４本のワード線ＷＬＬのうち１本のワード線ＷＬＬに対応する信号ＷＬＤＶＬｊのみが高レベル電位ＶＷＬ＿ｒｅｆ１に活性化される。これにより、ワード線ＷＬＬｊが選択される。

ＷＬドライバＷＬＤＲも同様に動作する。よって、例えば、ロウアドレスＸＡ＿Ｒ、ＸＢ＿Ｒ、ＸＣ＿Ｒが総て論理ハイである場合に、該当するＷＬドライバＷＬＤＲに接続された対応する４本のワード線ＷＬＲが選択される。選択された４本のワード線ＷＬＲのうち１本のワード線ＷＬＲに対応する信号ＷＬＤＶＲｊのみが高レベル電位ＶＷＬ＿ｒｅｆ１に活性化される。これにより、ワード線ＷＬＲｊが選択される。上記４本のうち残りの３本の非選択ワード線に対応する信号ＷＬＤＶＬｐ（ｐ≠ｊ）、あるいは、ＷＬＤＶＲｑ（ｑ≠ｊ）の電位は、データ保持時のワード線電位（ＶＳＬ以下）のままである。

ロウアドレスＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌのいずれかが論理ロウである場合に、インバータＩｎＬおよびＩｎＲは、低レベル電位ＶＷＬＬを対応するワード線に接続する。これにより、非選択ワード線は、総て低レベル電位ＶＷＬＬに維持される。

インバータＩｎＲおよびＩｎＬの一方の電源入力は高レベル電位源ＷＬＤＶに接続されており、その他方の電源入力はリサイクルトランジスタＴｒｅｃを介して低レベル電位源ＶＷＬＬに接続されている。リサイクルトランジスタＴｒｅｃは、インバータＩｎＬおよびＩｎＲの低電源入力部と低レベル電位源ＶＷＬＬとの間に接続されている。リサイクルトランジスタＴｒｅｃは、信号ｂＡＵＴＯによってオン／オフ制御される。リサイクルトランジスタＴｒｅｃは、ワード線の電荷をリサイクルする際にオフ状態となるトランジスタである。

リサイクルトランジスタＴｒｅｃは、ワード線ごとに対応して設けられていてもよい。リサイクルトランジスタＴｒｅｃは、ＷＬドライバＷＬＤごとに対応して設けられていてもよい。さらに、リサイクルトランジスタＴｒｅｃは、メモリセルアレイごとに対応して設けられていてもよい。これらのリサイクルトランジスタＴｒｅｃの構成については、ＦＢＣメモリ装置のレイアウトを考慮して最適な構成を選択することができる。

共通ドライバ線ＣＬＬはメモリセルアレイＭＣＡＬ内の全ワード線ＷＬＬに対して共通であり、共通ドライバ線ＣＬＲはメモリセルアレイＭＣＡＲ内の全ワード線ＷＬＲに対して共通である。メモリセルアレイＭＣＡＬ内のワード線ＷＬＬは、トランジスタＴＷＬＤＶを介して共通ドライバ線ＣＬＬに接続されている。メモリセルアレイＭＣＡＲ内のワード線ＷＬＲは、トランジスタＴＷＬＤＶを介して共通ドライバ線ＣＬＲに接続されている。共通ドライバ線ＣＬＬおよびＣＬＲは、プリチャージトランジスタＴＰＲＥＣＨを介して電源ＶＷＬＭに接続されている。電源ＶＷＬＭは、ワード線ＷＬの高レベル電位と低レベル電位との間のほぼ中間電位である。第４の実施形態では、電源ＶＷＬＭは、ＶＳＬ近傍である。プリチャージ時にトランジスタＴＰＲＥＣＨがオンすることによって、ワード線ＷＬＬ、ＷＬＲは、電位ＶＷＬＭにプリチャージされる。

ＷＬ短絡トランジスタＴｓｈＷＬが共通ドライバ線ＣＬＬとＣＬＲとの間に接続されている。ＷＬ短絡トランジスタＴｓｈＷＬは、ＣＭＯＳ（Complimentary MOS）で構成されている。ＷＬ短絡トランジスタＴｓｈＷＬは、共通ドライバ線ＣＬＬとＣＬＲとを導通状態にする。これにより、リフレッシュ時にメモリセルアレイＭＣＡＬ内のワード線ＷＬＬに充電された電荷を、メモリセルアレイＭＣＡＲ内のワード線ＷＬＲへリサイクルする。あるいは、その逆にワード線ＷＬＲに充電された電荷をワード線ＷＬＬへリサイクルする。

図１０および図１１は、第４の実施形態によるＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図である。図９〜図１０を参照して、第４の実施形態によるＦＢＣメモリ装置の自律リフレッシュ動作および電荷リサイクル動作を説明する。尚、このリフレッシュ動作において、信号ＷＬＤＶは常時論理ハイである。つまり、図９に示すトランジスタＴＷＬＤＶはオフ状態である。

ｔ１〜ｔ２において、メモリセルアレイＭＣＡＬに対して“０”セルリフレッシュを行い、メモリセルアレイＭＣＡＲに対して“１”セルリフレッシュを行う。メモリセルアレイＭＣＡＬの“０”セルをリフレッシュする際には、信号ｂＰＲＥＣＨ＿Ｌを論理ロウに活性化したまま、ロウアドレス（ＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌ）を論理ロウに不活性化する。これにより、図９に示すＷＬドライバＷＬＤＬは、全ワード線ＷＬＬに対応するインバータＩｎＬへ論理ハイを出力する。ｔ１〜ｔ２において、信号ｂＡＵＴＯが論理ハイであるので、全インバータＩｎＬは、リサイクルトランジスタＴｒｅｃを介して低レベル電位ＶＷＬＬをメモリセルアレイＭＣＡＬの全ワード線ＷＬＬへ出力する。低レベル電位ＶＷＬＬは、例えば、図１１に示すように、低レベル電位ＶＷＬ＿ｒｅｆ０Ｌに等しい。

一方、メモリセルアレイＭＣＡＲの“１”セルをリフレッシュする際には、信号ｂＰＲＥＣＨ＿Ｒを論理ハイに不活性化し、ロウアドレス（ＸＡ＿Ｒ、ＸＢ＿Ｒ、ＸＣ＿Ｒ）の総てを論理ハイに活性化する。これにより、図９に示すＷＬドライバＷＬＤＲは、全ワード線ＷＬＲに対応するインバータＩｎＲへ論理ロウを出力する。全インバータＩｎＲは、高レベル電位ＷＬＤＶをメモリセルアレイＭＣＡＲの全ワード線ＷＬＲへ出力する。高レベル電位ＷＬＤＶは、例えば、図１１に示すように、高レベル電位ＶＷＬ＿ｒｅｆ１に等しい。

このとき、信号ＥＱＬＷＬは、論理ロウに不活性化されている。このため、図９に示すＷＬ短絡トランジスタＴｓｈＷＬは非導通状態である。

ｔ１〜ｔ２において、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内の全ビット線ＢＬＬにＶＳＬを印加し、メモリセルアレイＭＣＬＲ内の全ビット線ＢＬＲに高レベル電位ＶＢＬ＿ｒｅｆ１を印加する。その結果、メモリセルアレイＭＣＡＬ内の全“０”セルがＧＤＴ電流によりリフレッシュされ、メモリセルアレイＭＣＡＲ内の全“１”セルがインパクトイオン化電流によりリフレッシュされる。第４の実施形態のｔ１〜ｔ２のリフレッシュは、第３の実施形態のｔ１〜ｔ２におけるリフレッシュと同様である。

次に、図１０に示すように、ｔ２〜ｔ３において、ワード線およびビット線の電荷リサイクル動作が実行される。信号ｂＡＯＵＴが不活性化されるので、図９に示すリサイクルトランジスタＴｒｅｃがオフ状態となる。これにより、インバータＩｎＬおよびＩｎＲの状態に関わらず、全ワード線ＷＬＬおよび全ワード線ＷＬＲは、低レベル電位ＶＷＬＬから切断される。

ｔ２〜ｔ３において、信号ｂＰＲＣＨ＿ＬおよびｂＰＲＣＨ＿Ｒは、ともに論理ロウであり、かつ、ロウアドレス（ＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌ）およびロウアドレス（ＸＡ＿Ｒ、ＸＢ＿Ｒ、ＸＣ＿Ｒ）もともに論理ロウの状態である。これにより、図９に示すＷＬドライバＷＬＤＬおよびＷＬＤＲは、インバータＩｎＬおよびＩｎＲへ論理ハイを出力する。これにより、インバータＩｎＬおよびＩｎＲは、高レベル電位ＷＬＤＶから切断された状態となる。インバータＩｎＬおよびＩｎＲはトランジスタＴｒｅｃと接続されるが、トランジスタＴｒｅｃがオフ状態であるので、インバータＩｎＬおよびＩｎＲは低レベル電位ＶＷＬＬからも切断されている。

さらに、このとき、信号ＥＱＬＷＬは、論理ハイに活性化されている。このため、図９に示すＷＬ短絡トランジスタＴｓｈＷＬは導通状態になる。即ち、メモリセルアレイＭＣＡＬ内の全ワード線ＷＬＬおよびメモリセルアレイＭＣＡＲ内の全ワード線ＷＬＬＲは、共通ドライバ線ＣＬＬ、ＣＬＲおよびＷＬ短絡トランジスタＴｓｈＷＬを介して短絡される。ｔ１〜ｔ２のリフレッシュ時には、全ワード線ＷＬＬは低レベル電位ＶＷＬＬに充電され、全ワード線ＷＬＲは高レベル電位ＶＷＬ＿ｒｅｆ１に充電されていた。ＷＬ短絡トランジスタＴｓｈＷＬが導通することによって、全ワード線ＷＬＬの電位および全ワード線ＷＬＲの電位は、等電位（ＶＷＬＬ＋ＶＷＬ＿ｒｅｆ１）／２になる。このとき、ワード線ＷＬＬとワード線ＷＬＲとの間で電荷がやり取りされ、全ワード線ＷＬＬと全ワード線ＷＬＲとの間で電荷がリサイクルされる。従って、ワード線ＷＬＬを立ち上げるために消費される電力およびワード線ＷＬＲを立ち下げるために消費される電力が低減される。

ｔ２〜ｔ３において、第３の実施形態と同様にビット線の電荷もリサイクルされる。ビット線の電荷リサイクル動作は、上述したとおりであるので、その説明を省略する。なお、信号ＥＱＬおよびＥＱＬＷＬの立ち上がりのタイミングおよびそれらの立ち下がりのタイミングは、特に限定しない。従って、信号ＥＱＬの動作が信号ＥＱＬＷＬの動作よりも速くてもよく、逆に遅くてもよい。

次に、ｔ４〜ｔ５において、メモリセルアレイメＭＣＡＬに対して“１”セルリフレッシュを行い、メモリセルアレイＭＣＡＲに対して“０”セルリフレッシュを行う。メモリセルアレイＭＣＡＬの“１”セルをリフレッシュする際には、信号ｂＰＲＥＣＨ＿Ｌを論理ハイに不活性化し、ロウアドレス（ＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌ）を総て論理ハイに活性化する。これにより、図９に示すＷＬドライバＷＬＤＬは、全ワード線ＷＬＬに対応するインバータＩｎＬへ論理ロウを出力する。全インバータＩｎＬは、信号ＷＬＤＶＬｊとして高レベル電位ＶＷＬ＿ｒｅｆ１をメモリセルアレイＭＣＡＬの全ワード線ＷＬＬへ出力する。

一方、メモリセルアレイＭＣＡＲの“０”セルをリフレッシュする際には、信号ｂＰＲＥＣＨ＿Ｒを論理ロウに活性化し、ロウアドレス（ＸＡ＿Ｒ、ＸＢ＿Ｒ、ＸＣ＿Ｒ）を論理ロウに不活性化する。これにより、図９に示すＷＬドライバＷＬＤＲは、全ワード線ＷＬＲに対応するインバータＩｎＲへ論理ハイを出力する。ｔ４〜ｔ５において、信号ｂＡＵＴＯが論理ハイであるので、全インバータＩｎＲは、リサイクルトランジスタＴｒｅｃを介して低レベル電位ＶＷＬＬをメモリセルアレイＭＣＡＲの全ワード線ＷＬＲへ出力する。

ｔ４〜ｔ５において、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内の全ビット線ＢＬＬに高レベル電位ＶＢＬ＿ｒｅｆ１を印加し、メモリセルアレイＭＣＬＲ内の全ビット線ＢＬＲにＶＳＬを印加する。その結果、メモリセルアレイＭＣＡＬ内の全“０”セルがＧＤＴ電流によりリフレッシュされ、メモリセルアレイＭＣＡＲ内の全“１”セルがインパクトイオン化電流によりリフレッシュされる。第４の実施形態のｔ４〜ｔ５のリフレッシュは、第３の実施形態のｔ５〜ｔ６におけるリフレッシュと同様である。

次に、図１０に示すように、ｔ５〜ｔ６において、ワード線の電荷リサイクル動作が実行される。このとき、ビット線の電荷リサイクル動作は実行されない。信号ｂＡＯＵＴが不活性化されるので、図９に示すリサイクルトランジスタＴｒｅｃがオフ状態となる。これにより、インバータＩｎＬおよびＩｎＲの状態に関わらず、全ワード線ＷＬＬおよび全ワード線ＷＬＲは、低レベル電位ＶＷＬＬから切断される。

信号ｂＰＲＣＨ＿ＬおよびｂＰＲＣＨ＿Ｒは、ともに論理ロウであり、かつ、ロウアドレス（ＸＡ＿Ｌ、ＸＢ＿Ｌ、ＸＣ＿Ｌ）およびロウアドレス（ＸＡ＿Ｒ、ＸＢ＿Ｒ、ＸＣ＿Ｒ）もともに論理ロウの状態である。これにより、図９に示すＷＬドライバＷＬＤＬおよびＷＬＤＲは、インバータＩｎＬおよびＩｎＲへ論理ハイを出力する。これにより、インバータＩｎＬおよびＩｎＲは、信号ＷＬＤＶＲｊから切断された状態となる。インバータＩｎＬおよびＩｎＲはトランジスタＴｒｅｃと接続されるが、トランジスタＴｒｅｃがオフ状態であるので、インバータＩｎＬおよびＩｎＲは低レベル電位ＶＷＬＬからも切断されている。

さらに、このとき、信号ＥＱＬＷＬは、論理ハイに活性化されている。このため、図９に示すＷＬ短絡トランジスタＴｓｈＷＬは導通状態になる。即ち、メモリセルアレイＭＣＡＬ内の全ワード線ＷＬＬおよびメモリセルアレイＭＣＡＲ内の全ワード線ＷＬＬＲは、共通ドライバ線ＣＬＬ、ＣＬＲおよびＷＬ短絡トランジスタＴｓｈＷＬを介して短絡される。ｔ４〜ｔ５のリフレッシュ時には、全ワード線ＷＬＬは高レベル電位ＶＷＬ＿ｒｅｆ１に充電され、全ワード線ＷＬＲは低レベル電位ＶＷＬＬに充電されている。従って、ＷＬ短絡トランジスタＴｓｈＷＬが導通することによって、全ワード線ＷＬＬと全ワード線ＷＬＲとの間で電荷がリサイクルされる。その結果、ワード線ＷＬＬを立ち下げるために消費される電力およびワード線ＷＬＲを立ち上げるために消費される電力が低減される。

メモリ外部へのデータ読出し動作あるいはメモリ外部から受けたデータの書込み動作においては、図１０に示す信号ｂＡＵＴＯは論理ロウに不活性化されている。また、信号ＥＱＬＷＬは論理ロウに不活性化されている。

第４の実施形態は、“１”セルリフレッシュと“０”セルリフレッシュとの間の遷移期間にビット線に対して電荷リサイクル動作を実行するだけでなく、“１”セルリフレッシュと“０”セルリフレッシュとの間の遷移期間、あるいは、“１”セルリフレッシュまたは“０”セルリフレッシュの終了後にワード線に対して電荷リサイクル動作を実行する。これにより、ワード線を立ち上げ、あるいは、ワード線を立ち下げるために消費される電力が低減され得る。第４の実施形態は、さらに、第３の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図１２は、本発明に係る第５の実施形態に従ったメモリセルＭＣの構造の一例を示す断面図である。第５の実施形態によるメモリセルＭＣは、ボディ５０の底面下に第２のゲート絶縁膜７２を介して設けられたバックゲートＢＬ（バックワード線ＢＷＬ）を供えている点で第１の実施形態によるメモリセルＭＣと異なる。即ち、第５の実施形態によるメモリセルＭＣは、ダブルゲート構成を有する。第５の実施形態の他の構成は、第１の実施形態の構成と同様でよい。第２のゲート絶縁膜７２の膜厚は、第１のゲート絶縁膜７１の膜厚と同程度かそれよりも薄い。第２のゲート絶縁膜７２の膜厚は、ボディ５０とバックワード線ＢＷＬとの間にダイレクトトンネル電流が流れる程度の厚みである。例えば、第２のゲート絶縁膜７２の膜厚は、３ｎｍ以下である。

尚、第２のゲート絶縁膜７２の膜厚が第１のゲート絶縁膜７１の膜厚と等しい場合、ボディの側面にフロントワード線およびバックワード線を有するＦｉｎ型ＦＢＣ（図示せず）において、第１および第２のゲート絶縁膜７１および７２を同時に形成することができる。従って、第２のゲート絶縁膜７２の膜厚を第１のゲート絶縁膜７１の膜厚と等しくすることによって、Ｆｉｎ型ＦＢＣメモリの製造が容易となるというメリットがある。

図１３は、第５の実施形態による自律リフレッシュを示す概念図である。第５の実施形態では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの各電圧を独立に制御する。フロントワード線ＦＷＬの電圧を制御することによって、フロント側のチャネル部でインパクトイオン化を生じさせる。これにより、“１”セルリフレッシュを行う。これと同時に、バックワード線ＢＷＬの電圧を制御することによって、ＧＤＴ電流をボディ５０からバックワード線ＢＷＬへ流す。これにより、“０”セルリフレッシュを行う。トンネル電流のボディ５０からの流出は、バックワード線ＢＷＬからボディ５０への電子注入と換言してもよい。

図１４は、第５の実施形態によるＦＢＣメモリの自律リフレッシュ動作を示すタイミング図である。第４の実施形態では、メモリセルアレイＭＣＡＬおよびＭＣＡＲのそれぞれに対して“１”セルリフレッシュおよび“０”セルリフレッシュを別個に実行していた。これに対し、第５の実施形態のメモリセルＭＣは、ダブルゲート型ＦＥＴであるので、図１４に示すようにメモリセルアレイＭＣＡＬおよびＭＣＡＲのそれぞれに対して“１”セルリフレッシュおよび“０”セルリフレッシュを同時に実行することができる。

図１５は、フロントワード線ＦＷＬを駆動するＦＷＬドライバＦＷＬＤの構成を示す回路図である。ＦＷＬドライバＦＷＬＤの構成は、図９に示すＷＬドライバＷＬＤの構成と同様である。よって、図１５に示すＦＷＬドライバＦＷＬＤは、メモリセルアレイＭＣＡＬおよびＭＣＡＲのそれぞれに設けられており、４本のワード線に対して１つ設けられている。

インバータＩｎＦの一方の電源入力は信号ＷＬＤＶＦに接続されている。信号ＷＬＤＶＦの電位は、高レベル電位ＶＦＷＬ＿ｒｅｆまたは低レベル電位ＶＳＬのいずれかである。インバータＩｎＦの他方の電源入力はリサイクルトランジスタＴｒｅｃを介して低レベル電位源ＶＦＷＬ＿ｈｏｌｄに接続されている。リサイクルトランジスタＴｒｅｃは、インバータＩｎＦの低電源入力部と低レベル電位源ＶＦＷＬ＿ｈｏｌｄとの間に接続されている。リサイクルトランジスタＴｒｅｃは、信号ｂＡＵＴＯによってオン／オフ制御される。リサイクルトランジスタＴｒｅｃは、ワード線の電荷をリサイクルする際にオフ状態となるトランジスタである。

共通ドライバ線ＣＬＦはメモリセルアレイＭＣＡＬまたはＭＣＡＲ内の全ワード線に対して共通である。メモリセルアレイＭＣＡＬまたはＭＣＡＲ内のワード線は、トランジスタＴＷＬＤＶを介して共通ドライバ線ＣＬＦに接続されている。

図１６は、バックワード線ＢＷＬを駆動するＢＷＬドライバＢＷＬＤの構成を示す回路図である。ＢＷＬドライバＢＷＬＤは、メモリセルアレイＭＣＡＬおよびＭＣＡＲのそれぞれに対して１つずつ設けられている。即ち、ＢＷＬドライバＢＷＬＤは、メモリセルアレイＭＣＡＬにおいて共通である。ＢＷＬドライバＢＷＬＤは、メモリセルアレイＭＣＡＲにおいて共通である。

インバータＩｎＢの一方の電源入力はデータ保持電位ＶＢＷＬ＿ｈｏｌｄに接続されており、それらの他方の電源入力はリサイクルトランジスタＴｒｅｃを介してＶＢＷＬ＿ｈｏｌｄよりも低い低レベル電位源ＶＢＷＬ＿ｒｅｆ０に接続されている。リサイクルトランジスタＴｒｅｃは、インバータＩｎＢの低電源入力部と低レベル電位源ＶＢＷＬ＿ｒｅｆ０との間に接続されている。リサイクルトランジスタＴｒｅｃは、信号ｂＡＵＴＯによってオン／オフ制御される。リサイクルトランジスタＴｒｅｃは、ワード線の電荷をリサイクルする際にオフ状態となるトランジスタである。リサイクルトランジスタＴｒｅｃは、メモリセルアレイごとに対応して設けられていてよい。

図１７は、ＷＬ短絡トランジスタＴｓｈＷＬの構成の一例を示す回路図である。ＷＬ短絡トランジスタＴｓｈＷＬは、図１５に示す共通ドライバ線ＣＬＦと図１６に示すバックワード線ＢＷＬとの間に接続されている。ＷＬ短絡トランジスタＴｓｈＷＬは、ＣＭＯＳスイッチで構成されており、信号ＥＱＬＷＬおよびｂＥＱＬＷＬによってオン／オフ制御される。ＷＬ短絡トランジスタＴｓｈＷＬは、ワード線の電荷をリサイクルする際にオン状態となるトランジスタである。

図１８は、第５の実施形態によるＦＷＬドライバＦＷＬＤおよびＢＷＬドライバＢＷＬＤの動作を示すタイミング図である。ｔ１〜ｔ２において、同一のメモリセルアレイに対して“０”セルリフレッシュおよび“１”セルリフレッシュを行う。このとき、信号ｂＰＲＥＣＨを論理ハイに不活性化し、ロウアドレス（ＸＡ＿Ｆ、ＸＢ＿Ｆ、ＸＣ＿Ｆ）を論理ハイに活性化する。これにより、図１５に示すＦＷＬドライバＦＷＬＤは、全ワード線ＷＬに対応するインバータＩｎＦへ論理ロウを出力する。インバータＩｎＦは、信号ＷＬＤＶＦとして高レベル電位ＶＦＷＬ＿ｒｅｆ１をメモリセルアレイ内の全フロントワード線ＦＷＬに接続する。

図１６に示すインバータＩｎＢは、バックワード線ＢＷＬをリサイクルトランジスタＴｒｅｃに接続する。信号ｂＡＵＴＯが論理ハイであるので、ＢＷＬドライバＦＷＬＤ（インバータＩｎＢ）は、リサイクルトランジスタＴｒｅｃを介して低レベル電位ＶＢＷＬ＿ｒｅｆ０をバックワード線ＢＷＬへ出力する。バックワード線ＢＷＬは、メモリセルアレイに対して共通である。よって、メモリセルアレイ内の全メモリセルＭＣに対して“１”セルリフレッシュおよび“０”セルリフレッシュが同時に実行される。

ｔ２〜ｔ３において、フロントワード線ＦＷＬおよびバックワード線ＶＷＬの電荷リサイクル動作が実行される。信号ｂＡＯＵＴが論理ロウに不活性化されるので、図１５および図１６に示すリサイクルトランジスタＴｒｅｃがオフ状態となる。これにより、インバータＩｎＦの状態に関わらず、フロントワード線ＦＷＬは電位ＶＦＷＬ＿ｈｏｌｄから切断される。インバータＩｎＢの状態に関わらず、バックワード線ＢＷＬは電位ＶＢＷＬ＿ｒｅｆから切断される。

ｔ２〜ｔ３において、信号ｂＰＲＣＨは論理ロウであり、かつ、ロウアドレス（ＸＡ＿Ｆ、ＸＢ＿Ｆ、ＸＣ＿Ｆ）も論理ロウの状態である。これにより、図１５に示すＦＷＬドライバＦＷＬＤは、インバータＩｎＦへ論理ハイを出力する。これにより、インバータＩｎＦは、信号ＷＬＤＶＦから切断された状態となる。インバータＩｎＦはトランジスタＴｒｅｃと接続されるが、トランジスタＴｒｅｃがオフ状態であるので、インバータＩｎＬおよびＩｎＲは低レベル電位ＶＦＷＬ＿ｈｏｌｄからも切断されている。

図１６に示すＢＷＬドライバＢＷＬＤは、バックワード線ＢＷＬを電位ＶＢＷＬ＿ｈｏｌｄおよび低レベル電位ＶＢＷＬ＿ｒｅｆ０から切断する。

このとき、信号ＥＱＬＷＬは、論理ハイに活性化される。従って、図１７に示すＷＬ短絡トランジスタＴｓｈＷＬは共通ドライバ線ＣＬＦとバックワード線ＢＷＬとの間を導通状態にする。これによって、或るメモリセルアレイ内の全フロントワード線ＦＷＬおよび全バックワード線ＢＷＬは短絡し、図１４のｔ２直後〜ｔ３に示すように等電位となる。

ｔ３の後、信号ＥＱＬＷＬが論理ロウに不活性化され、信号ｂＡＵＴＯが論理ハイに活性化される。これにより、図１５に示すインバータＩｎＦがデータ保持電位ＶＦＷＬ＿ｈｏｌｄをフロントワード線ＦＷＬに接続する。図１６に示すインバータＩｎＢがデータ保持電位ＶＢＷＬ＿ｈｏｌｄをバックワード線ＦＢＬに接続する。

このように、ｔ１〜ｔ２の自律リフレッシュ期間では、ソース層ＶＳＬ（０Ｖ）の電位を基準として互いに逆極性の電圧をフロントワード線ＦＷＬおよびバックワード線ＢＷＬに印加する。これによって、ボディ５へインパクトイオン化電流を流し、かつ、ボディ５０からバックワード線ＢＷＬへＧＤＴ電流を流す。リフレッシュ動作の１周期内に流れるインパクトイオン化電流とＧＤＴ電流とがほぼ等しくなる平衡状態へメモリセルを自律的に遷移させる。この自律リフレッシュ動作後、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの電位をデータ保持状態の電位へ戻すときに、ＷＬ短絡トランジスタＴｓｈＷＬを導通状態にする。これにより、フロントワード線ＦＷＬとバックワード線ＢＷＬとの間で電荷がリサイクルされる。その結果、フロントワード線ＦＷＬおよびバックワード線ＢＷＬをデータ保持状態へ戻すときに消費する電力が削減される。

第５の実施形態は、第１〜第４の実施形態のいずれかに示したビット線の電荷リサイクル動作と容易に組み合わせることができる。

（第６の実施形態）
図１９（Ａ）および図１９（Ｂ）は、第６の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬおよびビット線ＢＬのタイミング図である。第６の実施形態は、メモリセルアレイＭＣＡＬ、ＭＣＡＲに対して“１”セルリフレッシュおよび“０”セルリフレッシュをそれぞれ個別に実行している点で第５の実施形態と異なる。この場合、ワード線における電荷リサイクル動作は、メモリセルアレイＭＣＡＬ内のフロントワード線ＦＷＬとメモリセルアレイＭＣＡＲ内のバックワード線ＢＷＬとの間、あるいは、メモリセルアレイＭＣＡＬ内のバックワード線ＢＷＬとメモリセルアレイＭＣＡＲ内のフロントワード線ＦＷＬとの間において実行される。第６の実施形態によるＦＷＬドライバＦＷＬＤ、ＢＷＬドライバＢＷＬＤおよびＷＬ短絡トランジスタＴｓｈＷＬの各構成は、図１５〜図１７に示す構成と同様でよい。しかし、ＷＬ短絡トランジスタＴｓｈＷＬは、メモリセルアレイＭＣＡＬに対応するＦＷＬドライバＦＷＬＤとメモリセルアレイＭＣＡＲに対応するＢＷＬドライバＢＷＬＤとの間に設けられている。また、他のＷＬ短絡トランジスタＴｓｈＷＬは、メモリセルアレイＭＣＡＬに対応するＢＷＬドライバＢＷＬＤとメモリセルアレイＭＣＡＲに対応するＦＷＬドライバＦＷＬＤとの間に設けられている。第６の実施形態によるＦＢＣメモリ装置の他の構成は、第５の実施形態の構成と同様でよい。

ｔ１〜ｔ２において、ＢＷＬドライバＢＷＬＤは、メモリセルアレイＭＣＡＬ内の全バックワード線ＢＷＬＬｊ（ｊ＝０〜ｎ）にデータ保持状態におけるバックワード線電位ＶＢＷＬ＿ｈｏｌｄよりも低い低レベル電位ＶＢＷＬ＿ｒｅｆ０に立ち下げる。このとき、メモリセルアレイＭＣＡＬ内のフロントワード線ＦＷＬＬｊは、データ保持時のフロントワード線電位ＶＦＷＬ＿ｈｏｌｄに維持されている。ビット線ＢＬＬｉ（ｉ＝０〜ｍ）は、データ保持時のビット線電位である基準電位ＶＳＬに維持されている。これにより、ＧＤＴ電流が第２のゲート絶縁膜７２を介してボディ−バックゲート電極間に流れる。その結果、メモリセルアレイＭＣＡＬ内の“０”セルがリフレッシュされる。

ｔ１〜ｔ２において、ＦＷＬドライバＦＷＬＤは、メモリセルアレイＭＣＡＲ内の全フロントワード線ＦＷＬＲｊ（ｊ＝０〜ｎ）にデータ保持状態におけるバックワード線電位ＶＦＷＬ＿ｈｏｌｄよりも高い高レベル電位ＶＦＷＬ＿ｒｅｆ１に立ち上げる。尚、Ｖｔｈ１＜ＶＦＷＬ＿ｒｅｆ１＜Ｖｔｈ０である。センスアンプＳ／Ａは、ビット線ＢＬＲｉをデータ保持時のバックワード線電位ＶＦＷＬ＿ｈｏｌｄよりも高い高レベル電位ＶＢＬ＿ｒｅｆ１に立ち上げる。これにより、メモリセルアレイＭＣＡＲ内の“１”セルがインパクトイオン化によりリフレッシュされる。このとき、メモリセルアレイＭＣＡＲ内の“１”セルは五極管状態になればよいので、ＶＢＬ＿ｒｅｆ１とＶＦＷＬ＿ｒｅｆ１との大小関係は問わない。

このように、ｔ１〜ｔ２において、ソース電位ＶＳＬを基準として互いに逆極性の電圧をバックワード線ＢＷＬＬおよびフロントワード線ＦＷＬＲに印加することによって、メモリセルアレイＭＣＡＲ内の“１”セルにはチャージポンピング電流を流し、かつ、メモリセルアレイＭＣＡＬ内のメモリセルＭＣにはＧＤＴ電流を流す。

ｔ２〜ｔ３において、メモリセルアレイＭＣＡＬの全バックワード線ＢＷＬＬとメモリセルアレイＭＣＡＲの全フロントワード線ＦＷＬＲとを短絡することによって、バックワード線ＢＷＬＬとフロントワード線ＦＷＬＲとの間で電荷をリサイクルする。ここで、メモリセルアレイＭＣＡＬに対応するＢＷＬドライバＢＷＬＤＬは、図１６に示すＢＷＬドライバＢＷＬＤと同様である。メモリセルアレイＭＣＡＲに対応するＦＷＬドライバＦＷＬＤは、図１５に示すＦＷＬドライバＦＷＬＤと同様である。さらに、メモリセルアレイＭＣＡＬのバックワード線ＢＷＬとメモリセルアレイＭＣＡＲの共通ドライバ線ＣＬＲとの間のＷＬ短絡トランジスタＴｓｈＷＬは、図１７に示すＴｓｈＷＬと同様でよい。これにより、フロントワード線ＦＷＬＲとバックワード線ＢＷＬＬとの間の電荷リサイクル動作が実行される。

ｔ３〜ｔ４において、メモリセルアレイＭＣＡＬの全ビット線ＢＬＬとメモリセルアレイＭＣＡＲの全ビット線ＢＬＲとを短絡することによって、ビット線ＢＬＬとビット線ＢＬＲとの間で電荷をリサイクルする。ビット線における電荷リサイクル動作は、第１の実施形態で説明したとおりである。

ｔ５〜ｔ６において、ＢＷＬドライバＢＷＬＤは、メモリセルアレイＭＣＡＲ内の全バックワード線ＢＷＬＲｊにデータ保持状態におけるバックワード線電位ＶＢＷＬ＿ｈｏｌｄよりも低い低レベル電位ＶＢＷＬ＿ｒｅｆ０に立ち下げる。このとき、フロントワード線ＦＷＬＲｊは、データ保持時のフロントワード線電位ＶＦＷＬ＿ｈｏｌｄに維持されている。ビット線ＢＬＲｉは、データ保持時のビット線電位である基準電位ＶＳＬに維持されている。これにより、ＧＤＴ電流が第２のゲート絶縁膜７２を介してボディ−バックゲート電極間に流れる。その結果、メモリセルアレイＭＣＡＲ内の“０”セルがリフレッシュされる。

ｔ５〜ｔ６において、ＦＷＬドライバＦＷＬＤは、メモリセルアレイＭＣＡＬ内の全フロントワード線ＦＷＬＬｊにデータ保持状態におけるバックワード線電位ＶＦＷＬ＿ｈｏｌｄよりも高い高レベル電位ＶＦＷＬ＿ｒｅｆ１に立ち上げる。センスアンプＳ／Ａは、ビット線ＢＬＬｉをデータ保持時のバックワード線電位ＶＦＷＬ＿ｈｏｌｄよりも高い高レベル電位ＶＢＬ＿ｒｅｆ１に立ち上げる。これにより、メモリセルアレイＭＣＡＬ内の“１”セルがインパクトイオン化によりリフレッシュされる。

ｔ６〜ｔ７において、メモリセルアレイＭＣＡＬの全バックワード線ＢＷＬＬとメモリセルアレイＭＣＡＲの全フロントワード線ＦＷＬＲとを短絡することによって、バックワード線ＢＷＬＬとフロントワード線ＦＷＬＲとの間で電荷をリサイクルする。

第６の実施形態は、第５の実施形態と同様の効果を得ることができる。

（第７の実施形態）
図２０（Ａ）〜図２０（Ｃ）は、第７の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよび信号ＥＱＬ、ＥＱＬＷＬのタイミング図である。第７の実施形態は、第１の実施形態にワード線の電荷リサイクル動作を追加した実施形態である。よって、第７の実施形態は、第４の実施形態の図９に示したＷＬドライバＷＬＤおよびＷＬ短絡スイッチＴｓｈＷＬを第１の実施形態に付加することによって構成される。

第７の実施形態の図２０（Ａ）〜図２０（Ｃ）のｔ１〜ｔ６における動作は、図６（Ａ）〜図６（Ｃ）のｔ１〜ｔ６における動作と同様である。ｔ６〜ｔ８において、メモリセルアレイＭＣＡＬの“１”セルがリフレッシュされ、メモリセルアレイＭＣＡＲの“０”セルがリフレッシュされる。

ｔ８〜ｔ９において、メモリセルアレイＭＣＡＬの全ワード線ＷＬＬおよびメモリセルアレイＭＣＡＲの全ワード線ＷＬＲがＷＬ短絡スイッチＴｓｈＷＬにより短絡する。これにより、ワード線ＷＬＬとワード線ＷＬＲとの間で電荷がやり取りされ、ワード線ＷＬＬおよびワード線ＷＬＲの電位は、等電位（ＶＷＬ＿ｒｅｆ０＋ＶＷＬ＿ｒｅｆ１）／２になる。ＷＬドライバＷＬＤは、ワード線ＷＬＬの電位を電位（ＶＷＬ＿ｒｅｆ０＋ＶＷＬ＿ｒｅｆ１）／２からＶＷＬ＿ｒｅｆ０へ立ち上げればよい。また、ＷＬドライバＷＬＤは、ワード線ＷＬＲの電位を電位（ＶＷＬ＿ｒｅｆ０＋ＶＷＬ＿ｒｅｆ１）／２からＶＳＬへ立ち下げればよい。その結果、ワード線ＷＬＬおよびＷＬＲを駆動するために消費される電流が低減する。

第７の実施形態は、さらに、第１の実施形態の効果も得ることができる。

（第８の実施形態）
図２１（Ａ）〜図２１（Ｃ）は、第８の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよび信号ＥＱＬ、ＥＱＬＷＬのタイミング図である。第８の実施形態は、第２の実施形態にワード線の電荷リサイクル動作を追加した実施形態である。よって、第８の実施形態は、第４の実施形態の図９に示したＷＬドライバＷＬＤおよびＷＬ短絡スイッチＴｓｈＷＬを第２の実施形態に付加することによって構成される。

第８の実施形態の図２１（Ａ）〜図２１（Ｃ）のｔ１〜ｔ２におけるリフレッシュ動作は、図７（Ａ）〜図７（Ｃ）のｔ１〜ｔ２における動作と同様である。ｔ２において、“１”セルリフレッシュ後のワード線ＷＬＲが“０”セルリフレッシュ後のワード線ＷＬＬよりも先に立ち下がる。ワード線ＷＬＲがＶＷＬ＿ｒｅｆ１からＶＳＬに立ち下がった直後（ｔ２）、ＷＬ短絡トランジスタＴｓｈＷＬが全ワード線ＷＬＬと全ワード線ＷＬＲとを短絡する。これにより、ｔ２〜ｔ４ａにおいて、ワード線ＷＬＬとワード線ＷＬＲとの間で電荷がやり取りされ、ワード線ＷＬＬおよびワード線ＷＬＲの電位は、等電位（ＶＷＬ＿ｒｅｆ０＋ＶＳＬ）／２になる。ＷＬドライバＷＬＤは、ｔ４ａ〜ｔ５近傍において、ワード線ＷＬＬの電位を電位（ＶＷＬ＿ｒｅｆ０＋ＶＳＬ）／２からＶＳＬへ立ち下げればよい。また、ＷＬドライバＷＬＤは、ｔ６〜ｔ７において、ワード線ＷＬＲの電位を電位（ＶＷＬ＿ｒｅｆ０＋ＶＳＬ）／２からＶＷＬ＿ｒｅｆ０へ立ち上げればよい。その結果、ワード線ＷＬＬおよびＷＬＲを駆動するために消費される電流が低減する。尚、ｔ３〜ｔ６において、ビット線において電荷リサイクル動作も実行される。第８の実施形態におけるビット線の電荷リサイクル動作は、第２の実施形態のそれと同様である。

ｔ７〜ｔ８において、メモリセルアレイＭＣＡＬの“１”セルがリフレッシュされ、メモリセルアレイＭＣＡＲの“０”セルがリフレッシュされる。第８の実施形態は、第２の実施形態の効果も得ることができる。

第１〜第8の実施形態による“１”セルのリフレッシュは、ビット線電位をソース線電位に対して正電位にすることによって実行されていた。しかし、ビット線電位をソース線電位に対して負電位にしてインパクトイオン化を起こしても、“１”セルのリフレッシュを実行することができる。

また、ＦＢＣに対して構造および動作原理が異なるメモリセルであっても、ビット線およびワード線を駆動することによって自律リフレッシュを行うことができるメモリセルである限り、上記実施形態を該メモリセルに適用することができる。

本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。メモリセルＭＣの構造の一例を示す断面図。自律リフレッシュを示す概念図。ＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフ。センスアンプＳ／Ａの一例を示す回路図。ＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図。本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図。本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図。本発明に係る第４の実施形態に従ったＦＢＣメモリ装置のロウデコーダＲＤおよびＷＬドライバＷＬＤの構成を示す回路図。第４の実施形態によるＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図。第４の実施形態によるＦＢＣメモリ装置の自律リフレッシュ動作を示すタイミング図。本発明に係る第５の実施形態に従ったメモリセルＭＣの構造の一例を示す断面図。第５の実施形態による自律リフレッシュを示す概念図。第５の実施形態によるＦＢＣメモリの自律リフレッシュ動作を示すタイミング図。フロントワード線ＦＷＬを駆動するＦＷＬドライバＦＷＬＤの構成を示す回路図。バックワード線ＢＷＬを駆動するＢＷＬドライバＢＷＬＤの構成を示す回路図。ＷＬ短絡トランジスタＴｓｈＷＬの構成の一例を示す回路図。第５の実施形態によるＦＷＬドライバＦＷＬＤおよびＢＷＬドライバＢＷＬＤの動作を示すタイミング図。第６の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬおよびビット線ＢＬのタイミング図。第７の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよび信号ＥＱＬ、ＥＱＬＷＬのタイミング図。第８の実施形態によるフロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよび信号ＥＱＬ、ＥＱＬＷＬのタイミング図。

符号の説明

ＭＣ…メモリセル
ＭＣＡＬ，ＭＣＡＲ…メモリセルアレイ
Ｓ／Ａ…センスアンプ
ＷＬＤ…ワード線ドライバ
ＷＬ…ワード線
ＢＬ…ビット線
Ｔｒｅｃ…リサイクルトランジスタ
ＴｓｈＢＬ…ＢＬ短絡トランジスタ
ＴｓｈＷＬ…ＷＬ短絡トランジスタ

Claims

半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ領域上に設けられた第１のゲート電極と、
前記第１のゲート電極として機能し、あるいは、前記第１のゲート電極と接続されたワード線と、
前記ワード線を駆動するドライバと、
前記ビット線のうち第１のビット線および第２のビット線に接続され、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データを検出するセンスアンプとを備え、
前記メモリセルの論理データの劣化を回復させるリフレッシュ動作は、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流す第１のリフレッシュ動作と、前記ボディ領域から前記ドレイン層、前記ソース層または前記第１のゲート電極へ第２の電流を流す第２のリフレッシュ動作とを含み、
前記第１のビット線に接続された前記メモリセルに対して前記第１のリフレッシュ動作を実行している期間に、前記センスアンプまたは前記ドライバは、前記第２のビット線に接続された前記メモリセルに対する前記第２のリフレッシュ動作を実行することを特徴とする半導体記憶装置。
前記第１のリフレッシュ動作では、第１の論理データを記憶する前記メモリセルの閾値電圧よりも高く、かつ、前記第１の論理データに対して逆論理である第２の論理データを記憶する前記メモリセルの閾値電圧よりも低い第１の電圧を前記第１のゲート電極に印加し、かつ、データ保持状態における前記ドレイン層の電位より絶対値として高い第２の電位を前記ドレイン層に印加することによって、前記第１の論理データを記憶するメモリセルに第１の電流を流し、
前記第２のリフレッシュ動作では、前記ドレイン層の電位をデータ保持状態における電位にした状態のもと、前記第１の電位より絶対値として高い第３の電位を前記第１のゲート電極に印加した後、前記第１のゲート電極の電位をデータ保持状態における前記第１のゲート電極の電位へ戻すことによって前記メモリセルに第２の電流を流すことを特徴とする請求項１に記載の半導体記憶装置。
前記第１のビット線と前記第２のビット線との間を電気的に接続可能なＢＬ短絡トランジスタをさらに備え、
前記第１のリフレッシュ動作と前記第２のリフレッシュ動作との間の遷移期間において、前記ＢＬ短絡トランジスタを導通状態にすることを特徴とする請求項１または請求項２のいずれかに記載の半導体記憶装置。
二次元配置された複数の前記メモリセルを含む第１および第２のメモリセルアレイが前記第１のビット線および前記第２のビット線のそれぞれに対応して設けられており、
当該半導体記憶装置は、
前記第１のメモリセルアレイに対応して設けられた複数の前記ワード線に対して共通に設けられた第１の共通ドライバ線と、
前記第２のメモリセルアレイに対応して設けられた複数の前記ワード線に対して共通に設けられた第２の共通ドライバ線と、
前記第１の共通ドライバ線と前記第２の共通ドライバ線との間を電気的に接続可能なＷＬ短絡トランジスタとをさらに備え、
前記第１のリフレッシュ動作と前記第２のリフレッシュ動作との間の遷移期間、あるいは、前記第２のリフレッシュ動作または前記第１のリフレッシュ動作後に、前記ＷＬ短絡トランジスタを導通状態にすることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第１のゲート電極と、
前記第１のゲート電極および前記ボディ領域から絶縁され、前記ボディ領域に面するように設けられた第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間を電気的に接続可能なＷＬ短絡トランジスタと、
前記第１のゲート電極を駆動する第１のドライバと、
前記第２のゲート電極を駆動する第２のドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、前記ビット線のうち第１のビット線および第２のビット線に接続されたセンスアンプとを備え、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へ第２の電流を流し、
前記リフレッシュ動作後、前記第１および前記第２のゲート電極の電位をデータ保持状態の電位へ戻すときに、前記ＷＬ短絡トランジスタを導通状態にすることを特徴とする半導体記憶装置。