JP2009213136A - バッファ状態報告を実行する方法及び通信装置 - Google Patents
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Abstract
【解決手段】方法は、所定条件の合致時にBSRプロセスをトリガーする段階と、UEのすべての論理チャネルグループにアップリンクバッファデータが無い場合に、短フォーマットのBSR制御要素を使用する段階とを含む。
【選択図】図4
Description
ステップ402:所定条件の合致時にBSRプロセスをトリガーする。
ステップ404:UEのすべての論理チャネルグループにアップリンクバッファデータが無い場合に、短フォーマットのBSR制御要素を使用する。
ステップ406:終了。
100 無線通信装置
102 入力装置
104 出力装置
106 制御回路
108 CPU
110 記憶装置
112 プログラム
114 トランシーバー
200 アプリケーション層
202 第三層インターフェイス
206 第二層インターフェイス
218 第一層インターフェイス
220 BSRプログラム
Claims (10)
- 無線通信システムのUE(ユーザー端末)においてバッファ状態報告(BSR)を実行する方法であって、
所定条件の合致時にBSRプロセスをトリガーする段階と、
前記UEのすべての論理チャネルグループにアップリンクバッファデータが無い場合に、短フォーマットのBSR制御要素を使用する段階とを含む、BSRの実行方法。 - 前記短フォーマットのBSR制御要素は、前記UEにおいて優先度が最も高い第一論理チャネルグループのアップリンクバッファデータ量を示すものである、請求項1に記載のBSRの実行方法。
- 前記短フォーマットのBSR制御要素は、前記UEにおいていずれかの論理チャネルグループのアップリンクバッファデータ量を示すものである、請求項1に記載のBSRの実行方法。
- 前記所定条件は、周期的BSRタイマー(PERIODIC BSR TIMER)の終了である、請求項1から3のいずれかに記載のBSRの実行方法。
- 前記所定条件は、前記UEのサービングセルの変更である、請求項1から4のいずれかに記載のBSRの実行方法。
- 無線通信システムのUEにおいてBSRを実行するための通信装置であって、
プログラムを実行するCPU(中央処理装置)と、
前記CPUに結合され、前記プログラムを記録する記憶装置とを含み、前記プログラムは、
所定条件の合致時にBSRプロセスをトリガーする段階と、
前記UEのすべての論理チャネルグループにアップリンクバッファデータが無い場合に、短フォーマットのBSR制御要素を使用する段階とを含む、通信装置。 - 前記短フォーマットのBSR制御要素は、前記UEにおいて優先度が最も高い第一論理チャネルグループのアップリンクバッファデータ量を示すものである、請求項6に記載の通信装置。
- 前記短フォーマットのBSR制御要素は、前記UEにおいていずれかの論理チャネルグループのアップリンクバッファデータ量を示すものである、請求項6に記載の通信装置。
- 前記所定条件は、周期的BSRタイマー(PERIODIC BSR TIMER)の終了である、請求項6から8のいずれかに記載の通信装置。
- 前記所定条件は、前記UEのサービングセルの変更である、請求項6から9のいずれかに記載の通信装置。
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