JP2009212659A - Phase difference correction circuit and phase difference correction method - Google Patents
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Abstract
Description
本発明は、位相差補正回路に係り、特に現用系と予備系の冗長構成で形成され、現用系の基準クロックに予備系の基準クロックを位相同期させるクロック同期制御部を有する基準クロック供給システムの位相差補正回路及び位相差補正方法に関する。 The present invention relates to a phase difference correction circuit, and more particularly, to a reference clock supply system that has a clock synchronization control unit that is formed with a redundant configuration of an active system and a standby system and that synchronizes the phase of the reference clock of the standby system with the reference clock of the active system. The present invention relates to a phase difference correction circuit and a phase difference correction method.
現用系及び予備系の冗長構成で形成され、現用系に不具合が生じても予備系に切り替えることで基準クロックを途切れることなく外部に供給し続けることが可能な基準クロック供給システムにおいて、現用系及び予備系で基準クロックの位相同期を行うものが知られている。 In the reference clock supply system, which is formed by a redundant configuration of the active system and the standby system, and can continue to supply the reference clock to the outside without interruption by switching to the standby system even if a failure occurs in the active system, A standby system that performs phase synchronization of a reference clock is known.
例えば、特許文献1では、運用系(現用系)の水晶発振器により発生されたクロックと待機系(予備系)の水晶発振器により発生されたクロックとの間の位相差を検出し、網同期クロックの切り換え後、運用の切り換え前に、検出された位相差を用いて、待機系のクロックに対する位相差の補正を行うクロック供給装置が提案されている。このクロック供給装置によると、電気通信事業者が有する上位の装置から基地局装置に供給するクロックにグリッジが発生するのを防止することが可能とされている。
For example, in
また、特許文献2は、第1及び第2の位相同期ループ回路からの出力クロックの位相を位相比較器で比較し、その結果をアナログ/デジタル変換器でデジタル変換し、デジタル変換で得られた情報に基づいて、選択部への各入力の位相差が0となるように第2の位相同期ループ回路内のデジタルフィルタのフィルタ係数を制御するクロック生成回路が提案されている。このクロック生成回路によると、現用系と予備系の基準クロックの切り替え時に出力クロックの位相変動を抑えることができるとされている。 Patent Document 2 compares the phases of output clocks from the first and second phase-locked loop circuits with a phase comparator, digitally converts the result with an analog / digital converter, and is obtained by digital conversion. Based on the information, a clock generation circuit has been proposed that controls the filter coefficient of the digital filter in the second phase-locked loop circuit so that the phase difference of each input to the selection unit becomes zero. According to this clock generation circuit, it is said that the phase variation of the output clock can be suppressed when switching between the active and standby reference clocks.
図8は、上記に関連する基準クロック供給システムの構成例である。 FIG. 8 is a configuration example of the reference clock supply system related to the above.
同図に示す基準クロック供給システム10は、現用系側のクロック供給回路100と予備系側のクロック供給回路110との冗長構成で形成され、各クロック供給回路100、110から外部システムである受信システム120に第1及び第2の基準クロック1a、1bを供給する。
The reference
同図に示すように、現用系側のクロック供給回路100は、クロック同期制御部101、VCXO(Voltage Controlled Xtal Oscillator:電圧制御水晶発振器)102、システム制御部103、及びバッファ104、105、106を有している。同様に、予備系側のクロック供給回路110も、クロック同期制御部111、VCXO112、システム制御部113、及びバッファ114、115、116を有している。受信システム120は、クロック受信部121、セレクタ122、及びバッファ224、225を有している。
As shown in the figure, the
同図において、1a、1a1、1a2は、現用系側で生成及び出力される第1の基準クロックを、1b、1b1、1b2は、予備系側で生成及び出力される第2の基準クロックをそれぞれ示す。また、1cは、現用系側のシステム制御部103からセレクタ122に供給される基準クロック使用許可信号、1c1は、予備系側のシステム制御部113からセレクタ122に供給される基準クロック使用許可信号をそれぞれ示す。さらに、1dは、セレクタ122からクロック受信部121に供給される使用基準クロック切替信号を示す。
In the figure, 1a, 1a1, 1a2 are first reference clocks generated and output on the active system side, and 1b, 1b1, 1b2 are second reference clocks generated and output on the standby system side. Show. Further, 1c is a reference clock use permission signal supplied from the active
予備系側のクロック供給回路110は、クロック同期制御部111、VCXO112、及びシステム制御部113によって、現用系の第1の基準クロック1aに予備系の第2の基準クロック1bを位相同期させるように動作する。すなわち、クロック同期制御部111は、VCXO112からの第2の基準クロック1b1を分配して入力する一方、現用系のVCXO102からの第1の基準クロック1a2をバッファ105、115を介して入力すると、両基準クロック1b1、1a2の位相が同期するようにVCXO112の制御電圧を調整する。
The standby-side
上記構成において、通常運用時は、受信システム120は、クロック受信部121を介して、現用系の第1の基準クロック1aを使用している。この状態で現用系に不具合が生じた場合、現用系側のシステム制御部103は、セレクタ122に出力している基準クロック使用許可信号1cをONからOFFに切り替える。セレクタ122は、基準クロック使用許可信号1cの切り替えを認識し、クロック受信部121に出力している使用基準クロック切替信号1dを現用系の基準クロック選択状態から予備系の基準クロック選択状態に切り替える。これにより、クロック受信部121は、その使用基準クロック切替信号1dの切り替えを認識し、受信システム120の使用基準クロックを現用系の第1の基準クロック1aから予備系の第2の基準クロック1bに切り替える。
しかし、上述した特許文献1のクロック供給装置や、特許文献2のクロック生成回路では、予備系の基準クロックが現用系の基準クロックに位相同期するように動作していたが、実際に基準クロックが供給される外部システムである受信システム側のクロック受信部では、両基準クロックに位相差が生じていた。
However, in the clock supply device of
すなわち、上述した図8に示すように、予備系側で位相同期に使用している第2の基準クロック1a2、1b1と、受信システム120側のクロック受信部121が使用する第1の基準クロック1a、1bとの間には、現用系側のバッファ104、105と、予備系側のバッファ114、115と、受信システム120側のバッファ124、125とを通過することにより、位相の誤差が生じる。その分、受信システム120側のクロック受信部121では、現用系の第1の基準クロック1aと予備系の第2の基準クロック1bの間で位相差分が生じ、現用系と予備系の基準クロック1a、1bの位相同期の精度が低下するといった課題があった。
That is, as shown in FIG. 8 described above, the second reference clocks 1a2 and 1b1 used for phase synchronization on the standby side and the
本発明は、上述した課題を解決するもので、現用系と予備系の基準クロックの位相同期の精度を向上させることができる位相差補正回路及び位相差補正方法を提供することを目的とする。 An object of the present invention is to solve the above-described problems, and to provide a phase difference correction circuit and a phase difference correction method capable of improving the accuracy of phase synchronization between the reference clocks of the active system and the standby system.
上記目的を達成するため、本発明に係る位相差補正回路は、現用系及び予備系の冗長構成で形成され、且つ、前記現用系から第1の基準クロックを供給すると共に前記予備系から前記第1の基準クロックに位相同期させた第2の基準クロックを供給する基準クロック供給システムの位相差補正回路であって、前記基準クロック供給システムから前記第1及び第2の基準クロックを受信する側で前記第1及び第2の基準クロック間の位相差を測定し、その位相差情報を前記基準クロック供給システムにフォードバックさせる位相差測定部を有し、前記位相差情報に応じて、前記基準クロック供給システムによる前記第1及び第2の基準クロックの位相同期動作に補正をかけることを特徴とする。 In order to achieve the above object, a phase difference correction circuit according to the present invention is formed with a redundant configuration of an active system and a standby system, supplies a first reference clock from the active system, and supplies the first reference clock from the standby system. A phase difference correction circuit of a reference clock supply system that supplies a second reference clock that is phase-synchronized with one reference clock, on the side that receives the first and second reference clocks from the reference clock supply system A phase difference measuring unit configured to measure a phase difference between the first and second reference clocks and to ford-back the phase difference information to the reference clock supply system, and according to the phase difference information, the reference clock The phase synchronization operation of the first and second reference clocks by the supply system is corrected.
前記位相差測定部は、前記基準クロック供給システムに通信可能に接続された外部システムに配置されてもよい。 The phase difference measurement unit may be disposed in an external system that is communicably connected to the reference clock supply system.
前記基準クロック供給システムは、入力された制御電圧に応じて前記第1の基準クロックを発振する第1の電圧制御発振器と、入力された制御電圧に応じて前記第2の基準クロックを発振する第2の電圧制御発振器と、前記第2の基準クロックを前記第1の基準クロックに位相同期させるように前記第2の電圧制御発振器の制御電圧を制御するクロック同期制御部とを有し、前記位相差情報に応じて、前記クロック同期制御部による位相同期動作に補正をかけてもよい。 The reference clock supply system includes a first voltage controlled oscillator that oscillates the first reference clock according to an input control voltage, and a second voltage that oscillates the second reference clock according to the input control voltage. Two voltage controlled oscillators, and a clock synchronization control unit that controls a control voltage of the second voltage controlled oscillator so as to synchronize the phase of the second reference clock with the first reference clock. The phase synchronization operation by the clock synchronization control unit may be corrected according to the phase difference information.
前記クロック同期制御部は、前記第1の電圧制御発振器により発振される第1の基準クロックと前記第2の電圧制御発振器により発振される第2の基準クロックとの間の位相差を検出する位相差検出回路と、前記位相差検出回路により検出された位相差に応じて、前記第2の基準クロックを前記第1の基準クロックに位相同期させるように前記第2の電圧制御発振器の制御電圧を制御する位相同期手段とを有してもよい。 The clock synchronization control unit detects a phase difference between a first reference clock oscillated by the first voltage controlled oscillator and a second reference clock oscillated by the second voltage controlled oscillator. And a control voltage of the second voltage controlled oscillator so as to synchronize the phase of the second reference clock with the first reference clock according to the phase difference detected by the phase difference detection circuit and the phase difference detection circuit. You may have the phase-synchronization means to control.
前記基準クロック供給システムは、外部から供給される基準クロックに前記第1の基準クロックを位相同期させるように前記第1の電圧制御発振器の制御電圧を制御する手段をさらに有してもよい。 The reference clock supply system may further include means for controlling a control voltage of the first voltage controlled oscillator so as to synchronize the phase of the first reference clock with a reference clock supplied from the outside.
前記位相差測定部は、前記基準クロック供給システムに通信可能に接続された複数の外部システムに各々配置されてもよい。 The phase difference measurement unit may be disposed in each of a plurality of external systems that are communicably connected to the reference clock supply system.
本発明に係る位相差補正方法は、現用系及び予備系の冗長構成で形成され、且つ、前記現用系から第1の基準クロックを供給すると共に前記予備系から前記第1の基準クロックに位相同期させた第2の基準クロックを供給する基準クロック供給システムの位相差補正方法であって、前記基準クロック供給システムから前記第1及び第2の基準クロックを受信する側で前記第1及び第2の基準クロック間の位相差を測定し、その位相差情報を前記基準クロック供給システムにフォードバックさせ、前記位相差情報に応じて、前記基準クロック供給システムによる前記第1及び第2の基準クロックの位相同期動作に補正をかけることを特徴とする。 The phase difference correction method according to the present invention is formed with a redundant configuration of an active system and a standby system, and supplies a first reference clock from the active system and is phase-synchronized from the standby system to the first reference clock. A phase difference correction method for a reference clock supply system for supplying a second reference clock, wherein the first and second reference clocks are received on the side receiving the first and second reference clocks from the reference clock supply system. The phase difference between the reference clocks is measured, the phase difference information is ford-backed to the reference clock supply system, and the phases of the first and second reference clocks by the reference clock supply system according to the phase difference information It is characterized by correcting the synchronous operation.
本発明によれば、外部から基準クロック供給システムの現用系及び予備系間での基準クロックの位相差の監視を行い、その位相差に応じて現用系及び予備系の基準クロックの位相同期動作に補正をかけることで、現用系と予備系の基準クロックの位相同期の精度を向上させることができる。 According to the present invention, the reference clock phase difference between the active system and the standby system of the reference clock supply system is monitored from the outside, and the phase synchronization operation of the reference clocks of the active system and the standby system is performed according to the phase difference. By applying the correction, it is possible to improve the accuracy of phase synchronization between the reference clocks of the active system and the standby system.
次に、本発明に係る位相差補正回路及び位相差補正方法を実施するための最良の形態について、図面を参照して詳細に説明する。なお、前述した図8と同様の構成要素については、同一符号を付してその説明を簡略又は省略する。 Next, the best mode for carrying out the phase difference correction circuit and the phase difference correction method according to the present invention will be described in detail with reference to the drawings. In addition, about the component similar to FIG. 8 mentioned above, the same code | symbol is attached | subjected and the description is simplified or abbreviate | omitted.
図1は、本発明の実施形態に係る基準クロック供給システムの位相差補正回路の全体構成を示すものである。 FIG. 1 shows an overall configuration of a phase difference correction circuit of a reference clock supply system according to an embodiment of the present invention.
同図に示す基準クロック供給システム10は、現用系側のクロック供給回路100と予備系側のクロック供給回路110との冗長構成で形成され、現用系側のクロック供給回路100から供給すると共に、予備系側のクロック供給回路110から第1の基準クロック1aに位相同期させた第2の基準クロック1bを供給する。基準クロック供給システム10には、その外部システムである受信システム120が通信可能に接続され、第1及び第2の基準クロック1a、1bが個別に供給される。
The reference
この構成において、本実施形態に係る位相差補正回路は、受信システム120側で、両系のクロック供給回路100、110間の第1及び第2の基準クロック1a、1bの位相差の監視を行い、その結果を予備系側のクロック供給回路110にフィードバックして、その内部のクロック同期制御部111に補正をかける。こうすることで、現用系と予備系の第1及び第2の基準クロック1a、1bの位相同期の精度を向上させるものである。
In this configuration, the phase difference correction circuit according to the present embodiment monitors the phase difference between the first and
図1に示すように、現用系側のクロック供給回路100は、クロック同期制御部101、VCXO(第1の電圧制御発振器)102、システム制御部103、及びバッファ104、105、106を有している。予備系側のクロック供給回路110も、クロック同期制御部111、VCXO(第2の電圧制御発振器)112、システム制御部113、及びバッファ114、115、116を有している。受信システム120は、クロック受信部121、セレクタ122、及びバッファ224、225を有している。
As shown in FIG. 1, the working
同図において、1a、1a1、1a2は、現用系の第1の基準クロックを、1b、1b1、1b2は、予備系の第2の基準クロックをそれぞれ示す。また、1cは、現用系のシステム制御部103からセレクタ122に供給される基準クロック使用許可信号、1c1は、予備系のシステム制御部113からセレクタ122に供給される基準クロック使用許可信号をそれぞれ示す。さらに、1dは、セレクタ122からクロック受信部121に供給される使用基準クロック切替信号を示す。
In the figure,
上記構成に加え、本実施形態に係る位相差補正回路は、受信システム120側に位相差検出部123を備えている。位相差検出部123には、セレクタ122からの使用基準クロック切替信号1dと、バッファ124からの現用系の第1の基準クロック1aと、バッファ125からの予備系の第2の基準クロック1bとが入力される。この位相差検出部123は、両バッファ124、125から分配される現用系の第1の基準クロック1aと予備系の第2の基準クロック1bとの位相差を検出し、その検出結果を位相差情報1e1として、予備系のクロック供給回路110にフィードバックする。
In addition to the above configuration, the phase difference correction circuit according to the present embodiment includes a phase
次に、本実施形態の動作について説明する。 Next, the operation of this embodiment will be described.
まず、現用系側のクロック供給回路100及び予備系側のクロック供給回路110から成る冗長構成で第1及び第2の基準クロック1a、1bが受信システム120に供給されている。そして、通常運用時は、クロック受信部121は、現用系の第1の基準クロック1aを使用している。この通常運用時に現用系に不具合が生じた場合を考える。この場合、使用する基準クロックを現用系の第1の基準クロック1aから予備系の第2の基準クロック1bに切り替える必要がある。このため、現用系のシステム制御部103は、基準クロック使用許可信号1cをONからOFFに切り替える。
First, the first and
そうすると、受信システム120のセレクタ122は、基準クロック使用許可信号1cの切り替えを認識し、使用基準クロック切替信号1dを現用系の基準クロック選択状態から予備系の基準クロック選択状態に切り替える。これにより、クロック受信部121、位相差検出部123は、セレクタ122からの使用基準クロック切替信号1dの切り替えを認識して、受信システム120が使用する使用基準クロックを予備系の第2の基準クロック1bに切り替える。
Then, the
ここで、前述したように、予備系の基準クロック1bは、現用系100の第1の基準クロック1aに位相同期している。この位相同期制御は、予備系110のクロック同期制御部111、システム制御部113、及び受信システム120の位相差検出部123によって行われている。
Here, as described above, the
すなわち、予備系側のクロック同期制御部111は、現用系側のVCXO102、予備系側の112より分配されたクロック1a2と1b1を入力して、予備系の第2の基準クロック1bを現用系の第1の基準クロック1aへ位相同期させるよう動作する。すなわち、予備系側のクロック同期制御部111は、VCXO112からの第2の基準クロック1b1を分配して入力すると共に、現用系側のVCXO102からの第1の基準クロック1a2をバッファ105、115を介して入力し、入力した両系の基準クロック1b1、1a2の位相が同期するように予備系側のVCXO112の制御電圧を調整する。
That is, the standby-side clock
上記動作に加え、本実施形態では、受信システム120側の位相差検出部123及び予備系側のシステム制御部113において、受信システム120側の位相差検出部123が、クロック受信部121に入力される現用系の第1の基準クロック1aと予備系の第2の基準クロック1bとの位相差を監視し、その位相差情報1e1を予備系側のシステム制御部113に供給することにより、両系の基準クロック1a、1bの位相同期の精度が向上するよう予備系のクロック同期制御部111に働きかけ、VCXO112の制御電圧を調整する。
In addition to the above operation, in the present embodiment, in the phase
すなわち、受信システム120側の位相差検出部123から供給される位相差情報1e1に基づいて、予備系のクロック同期制御部111は、システム制御部113による制御のもとで、クロック受信部121に入力される両系の基準クロック1a、1b間に位相差がある場合は、その位相差を0にするように、上記調整後のVCXO112の制御電圧に補正をかける。これにより、クロック受信部121に入力される両系の基準クロック1a、1bは、図2(a)に示す非同期状態から、図2(b)に示す同期状態へと調整される。
That is, based on the phase difference information 1e1 supplied from the phase
これによれば、クロック同期制御部111、システム制御部113、位相差検出部123による位相同期制御を行うことによって、クロック受信部121は、使用する基準クロックを現用系の第1の基準クロック1aから予備系の第2の基準クロック1bに切り替える際に、両基準クロック1a、1bの位相差分による誤差を生じることなく、問題なく基準クロックを受け取ることができる。
According to this, by performing phase synchronization control by the clock
なお、本システムは冗長構成であるため、予備系として採用されたクロック供給回路110が現用系に、また現用系として採用されたクロック供給回路100が予備系に反転することも可能である。その際は、上記とは逆に、現用系であるクロック供給回路110の基準クロック1bに予備系であるクロック供給回路100の基準クロック1aが位相同期するよう動作する。
Since this system has a redundant configuration, it is possible to invert the
以上説明したように、本実施形態では、基準クロック供給システム10から第1及び第2の基準クロック1a、1bが供給される外部システムである受信システム120側に位相差検出部123を設けている。この位相差検出部123は、クロック受信部121に入力される第1及び第2の基準クロック1a、1bの位相差分を測定し、測定した差分情報を予備系のクロック供給回路110にフィードバックさせる。これにより、予備系のクロック供給回路110にて、受信システム120側の位相差検出部123で測定した差分情報に基づいて第1及び第2の基準クロック1a、1bの位相差分を0にするように補正することができる。
As described above, in this embodiment, the phase
従って、本実施形態によれば、予備系側の位相同期に使用している両系の基準クロック1a2、1b1と、受信システム120が使用する両系の基準クロック1a、1bとの間で、現用系側のバッファ104、105と、予備系側のバッファ114、115と、受信システム120側のバッファ124、125とを通過することにより生じる位相の誤差が大幅に低減されるので、現用系と予備系の基準クロック1a、1bの位相同期の精度を向上させることができる。
Therefore, according to this embodiment, the active clock is used between the reference clocks 1a2 and 1b1 of both systems used for the phase synchronization on the standby system side and the
次に、図3〜図5を参照して、本発明の実施例について説明する。なお、前述した図1と同様の構成要素については、同一符号を付してその説明を簡略又は省略する。 Next, embodiments of the present invention will be described with reference to FIGS. In addition, about the component similar to FIG. 1 mentioned above, the same code | symbol is attached | subjected and the description is simplified or abbreviate | omitted.
図3に示す基準クロック供給システム10aは、現用系側のクロック供給回路100aと予備系側のクロック供給回路110aとの冗長構成で形成され、その外部システムである受信システム120aに第1及び第2の基準クロック1a、1bを供給する。
The reference
現用系側のクロック供給回路100aは、前述したクロック同期制御部101、VCXO102、システム制御部103に対応する構成として、位相差検出回路131、CPU(プロセッサ)132、デジタル/アナログコンバータ(以後「D/Aコンバータ」と記述する。)133、VCXO134、2つの分周器135、136を有している。その他、前述と同様に、バッファ104、105、106が設けられている。また、予備系側のクロック供給回路110aも、現用系側のクロック供給回路100と同様の構成を持ち、位相差検出回路141、CPU142、D/Aコンバータ143、VCXO144、2つの分周器145、146、バッファ114、115、116を有している。
The
現用系側のCPU132は、VCXO134の制御電圧入力(以後「VC(ボルテージコントロール)」と称する)の基準値VD1をD/Aコンバータ133に出力する。同様に、予備系側のCPU142も、VCXO144の制御電圧入力(以後「VC(ボルテージコントロール)」と称する)の基準値VD2をD/Aコンバータ143に出力する。
The
現用系側のD/Aコンバータ133は、VCXO134のVCの基準値VD1に対応した周波数調整電圧V1を出力する。同様に、予備系側のD/Aコンバータ143は、VCXO144のVCの基準値VD2に対応した周波数調整電圧V2を出力する。
The D /
現用系側のVCXO134は、周波数調整電圧V1に対応したクロックを出力し、基準クロック1a、1a1、1a2として、それぞれ受信システム120、現用系側の分配器135、予備系側の分配器146にそれぞれ分配する。同様に、予備系側のVCXO144は、周波数調整電圧V1に対応したクロックを出力し、基準クロック1b、1b1、1b2として、それぞれ受信システム120、予備系の分配器145、現用系の分配器136にそれぞれ分配する。
The
現用系側の2つの分周器135、136は、入力された第1及び第2の基準クロック1a1、1b2を1/Nの周波数に分周し、位相差検出回路131に出力する。同様に、予備系側の2つの分周器145、146は、入力された第1及び第2の基準クロック1b1、1a2を1/Nの周波数に分周し、位相差検出回路141に出力する。
The two
現用系側の位相差検出回路131は、入力された第1及び第2の基準クロック1a1、1b2の位相差を測定し、その位相差をCPU132に連絡する。同様に、予備系側の位相差検出回路141は、入力された第1及び第2の基準クロック1a1、1b2の位相差を測定し、その位相差をCPU142に連絡する。
The phase
受信システム120aは、クロック受信回路121a、セレクタ回路122a、及び位相差検出回路123aを備える。
The
セレクタ回路122aは、CPU132、142より使用許可信号1c、1c1を認識し、クロック切替信号1dを出力する。
The
位相差検出回路123aは、現用系と予備系の両基準クロック1a、1bの位相差を測定し、その位相差情報1e、1e1をCPU132、142に出力する。
The phase
次に、本実施例の動作について説明する。 Next, the operation of this embodiment will be described.
ここで、図4に示す動作フローチャートを参照して、現用系の第1の基準クロック1aと予備系の第2の基準クロック1bの位相同期までの流れについて説明する。
Here, with reference to an operation flowchart shown in FIG. 4, the flow until the phase synchronization of the
最初に、基準クロック供給システム10全体の起動後、現用系の決定を行う。基準クロック供給システム10は冗長構成で形成しているため、図3の2つのクロック供給回路100、110のどちらも現用系として用いることができる。ここでは、仮に起動完了が早かった、一方のクロック供給回路100aを現用系とし、他方のクロック供給回路110aを予備系として採用することとする(ステップS11)。
First, after the entire reference
現用系側のクロック供給回路100aでは、次の動作を行う。現用系のCPU132から受信システム120aのセレクタ回路122aに基準クロック使用許可信号1cを送る。これにより、セレクタ回路122aは、クロック供給回路100が現用系であることを認識し、クロック受信回路121aにクロック供給回路100からの第1の基準クロック1aを使用するように使用基準クロック切替信号1dを送る。ここで、CPU132は、初期値として内部にVCXO134のVCの基準値VD1が設定され、その基準値VD1をD/Aコンバータ133に指令する。D/Aコンバータ133は、デジタル値である基準値VD1をアナログ値に変換し、周波数調整電圧V1としてVCXO134に出力する。これにより、VCXO134は、周波数調整電圧V1に対応した周波数でクロックを生成し、第1の基準クロック1a、1a1、1a2として受信システム120a、現用系の分配器135、予備系の分配器146にそれぞれ出力する。
The
同様に予備系側のクロック供給回路110aでも、CPU142は、内部にVCXO144のVCの基準値VD2を持っており、D/Aコンバータ143は、デジタル値である基準値VD2をアナログ値の周波数調整電圧V2に変換し、VCXO144は周波数調整電圧V2に対応した周波数でクロックを生成し、第2の基準クロック1b、1b1、1b2として受信システム120a、予備系の分配器145、現用系の分配器136にそれぞれ出力開始する。
Similarly, in the
以上のように現用系で動作したクロック供給回路100aは、CPU132のVCの基準値VD1を基準として、以後一定周波数の第1の基準クロック1aを出力し続ける。
As described above, the
一方、予備系で動作したクロック供給回路110aは、現用系への位相同期作業を開始する(ステップS12)。
On the other hand, the
すなわち、VCXO134、144の発振開始により、予備系に位相同期用の第1及び第2の基準クロック1a2、1b1が供給され始めると、両基準クロック1a2、1b1は分周器145、146にて分周されてクロックα、βとして、予備系側の位相差検出回路141に供給される。位相差検出回路141では、クロックα、βの位相差を測定する。
That is, when the
ここでは、図5(a)に示すように、予備系側の位相差検出回路141は、クロックα、βの位相差をサンプリングクロックMによってカウントし、その位相差カウント数をγとして、CPU142に通知する。そうすると、CPU142は、γ=0となるようにVCの基準値VD2を設定し、その基準値VD2をD/Aコンバータ143に指示する。これにより、D/Aコンバータ143にてデジタル値の基準値VD2に応じたアナログ値の周波数調整電圧V2に変換させ、VCXO144にてその周波数調整電圧V2に対応したクロックを生成及び出力させる。
Here, as shown in FIG. 5A, the standby-side phase
次いで、一定時間経過後(ステップS13)、予備系側の位相差検出回路141は、クロックαとβの位相差を測定し、位相差カウント数γが0クロック分(γ=0)であるかどうか確認する(ステップS14)。その結果、γ=0でなければ(NO)、上記ステップS13に戻り、同様の処理を行う。一方、γ=0であることを確認すると(YES)、受信システム120側の位相差検出回路123aは、現用系の第1の基準クロック1aと予備系の第2の基準クロック1bの位相差検出を行い(ステップS15)、その結果を位相差検出情報1e1として予備系のCPU142に報告する。
Next, after a lapse of a certain time (step S13), the standby-side phase
ここで、図5(b)に示すように、第1及び第2の基準クロック1a、1bの位相差がΔであるとすると、CPU142はΔが0になるための補正クロック数Xを算出し、クロックαとβの位相差カウント数γが常にXになるようにCPU142の基準値VD2の制御方法を変更する(ステップS16)。
Here, as shown in FIG. 5B, if the phase difference between the first and
一定時間経過後(ステップS17)、クロックαとβの位相差を測定し、位相差カウント数γがXクロック分(γ=0)であるかどうか確認する(ステップS18)。その結果、γ=0でなければ(NO)、上記ステップS17に戻り、同様の処理を行う。一方、γ=Xであることを確認すると(YES)、受信システム120側の位相差検出回路123aは、再度、両系の第1及び第2の基準クロック1a、1bの位相差検出を行う(ステップS19)。
After a predetermined time has elapsed (step S17), the phase difference between the clocks α and β is measured, and it is confirmed whether or not the phase difference count number γ is equal to X clocks (γ = 0) (step S18). As a result, if γ = 0 is not satisfied (NO), the process returns to step S17 and the same processing is performed. On the other hand, if it is confirmed that γ = X (YES), the phase
次いで、第1及び第2の基準クロック1a、1bの位相差が0かどうか確認する(ステップS20)。その結果、第1及び第2の基準クロック1a、1bの位相差が0でなければ(NO)、上記ステップS16に戻り、同様の処理を繰り返す。一方、両基準クロック1a、1bの位相差が0であれば(YES)、一定時間経過後(ステップS21)、上記ステップS19に戻り、第1及び第2の基準クロック1a、1bの位相検出を行う。その結果、第1及び第2の基準クロック1a、1bの位相差がΔ1である場合、その位相差情報1e1はCPU142にフィードバックされ、CPU142はΔ1に合わせ、補正クロック数Xの値をΔ1が0になるためのX1に更新し、上記と同様の制御を繰り返す。
Next, it is confirmed whether or not the phase difference between the first and
従って、本実施例によれば、現用系と予備系との冗長構成で形成される基準クロック供給システムに対して、外部システムから現用系と予備系との間の基準クロックの位相差の監視を行い、予備系のクロック同期制御部に補正をかけることで、現用系と予備系の基準クロックの位相同期の精度を向上させることができる。 Therefore, according to this embodiment, the reference clock phase difference between the active system and the standby system is monitored from the external system to the reference clock supply system formed by the redundant configuration of the active system and the standby system. Then, by correcting the standby clock synchronization control unit, it is possible to improve the accuracy of phase synchronization between the reference clocks of the active system and the standby system.
(変形例)
図1に示す実施例の変形例として、図6に示すように外部から基準クロック1cを現用系と予備系のクロック同期制御部101、111に供給し、現用系のクロック同期制御部101により、その外部供給基準クロック1cに現用系の第1の基準クロック1aを位相同期させる構成にも適用できる。また、図7に示すように受信システム120が複数存在し、各受信システム120に個々に位相差検出部123が配置される構成にも適用できる。
(Modification)
As a modification of the embodiment shown in FIG. 1, a
以上、本発明の実施例を詳細に説明したが、本発明は、代表的に例示した上述の実施例に限定されるものではなく、当業者であれば、特許請求の範囲の記載内容に基づき、本発明の要旨を逸脱しない範囲内で種々の態様に変形、変更することができる。これらの変形例や変更例も本発明の権利範囲に属するものである。 As mentioned above, although the Example of this invention was described in detail, this invention is not limited to the above-mentioned Example illustrated typically, and those skilled in the art will be based on description content of a claim. The present invention can be modified and changed into various modes without departing from the gist of the present invention. These modified examples and modified examples also belong to the scope of the right of the present invention.
本発明は、現用系及び予備系の冗長構成で形成され、現用系に不具合が生じても予備系に切り替えることで基準クロックを途切れることなく外部システムに供給し続けることが可能であって、現用系及び予備系で基準クロックの位相同期を行う基準クロック供給システムの位相差補正回路(ユニット、部品、装置等を含む)及び位相差補正方法の用途に適用できる。 The present invention is formed by a redundant configuration of an active system and a standby system, and even if a malfunction occurs in the active system, it is possible to continue supplying the reference clock to the external system without interruption by switching to the standby system. The present invention can be applied to a phase difference correction circuit (including units, parts, devices, etc.) and a phase difference correction method of a reference clock supply system that performs phase synchronization of the reference clock in the system and the standby system.
10、10a 基準クロック供給システム
100、100a クロック供給回路(現用系)
101 クロック同期制御部(現用系)
102、112 VCXO(現用系)
103、113 システム制御部(現用系)
104、105、106 バッファ
110、110a クロック供給回路(予備系)
111 クロック同期制御部(予備系)
112 VCXO(予備系)
113 システム制御部(予備系)
114、115、116 バッファ(予備系)
120、120a 受信システム
121 セレクタ
121a セレクタ回路
122 クロック受信部
122a クロック受信回路
123 位相差検出部
123a 位相差検出回路
124、125 バッファ
131 位相差検出回路(現用系)
132、142 CPU(現用系)
133、143 デジタル/アナログコンバータ(現用系)
134、144 VCXO(現用系)
135、136 分配器(現用系)
141 位相差検出回路(予備系)
142 CPU(予備系)
143 デジタル/アナログコンバータ(予備系)
144 VCXO(予備系)
145、146 分配器(予備系)
10, 10a Reference
101 Clock synchronization controller (current system)
102, 112 VCXO (current system)
103, 113 System control unit (current system)
104, 105, 106
111 Clock synchronization controller (standby system)
112 VCXO (standby system)
113 System control unit (standby system)
114, 115, 116 Buffer (standby system)
120,
132, 142 CPU (current system)
133, 143 Digital / analog converter (current system)
134, 144 VCXO (current system)
135, 136 Distributor (current system)
141 Phase difference detection circuit (preliminary system)
142 CPU (spare system)
143 Digital / analog converter (standby system)
144 VCXO (spare system)
145, 146 Distributor (standby system)
Claims (7)
前記基準クロック供給システムから前記第1及び第2の基準クロックを受信する側で前記第1及び第2の基準クロック間の位相差を測定し、その位相差情報を前記基準クロック供給システムにフォードバックさせる位相差測定部を有し、
前記位相差情報に応じて、前記基準クロック供給システムによる前記第1及び第2の基準クロックの位相同期動作に補正をかけることを特徴とする位相差補正回路。 A first reference clock is formed from a redundant configuration of the active system and the standby system, and a first reference clock is supplied from the active system and phase-synchronized with the first reference clock from the standby system. A phase difference correction circuit for a reference clock supply system,
The phase difference between the first and second reference clocks is measured on the side receiving the first and second reference clocks from the reference clock supply system, and the phase difference information is returned to the reference clock supply system. A phase difference measurement unit
According to the phase difference information, a phase difference correction circuit corrects the phase synchronization operation of the first and second reference clocks by the reference clock supply system.
入力された制御電圧に応じて前記第1の基準クロックを発振する第1の電圧制御発振器と、
入力された制御電圧に応じて前記第2の基準クロックを発振する第2の電圧制御発振器と、
前記第2の基準クロックを前記第1の基準クロックに位相同期させるように前記第2の電圧制御発振器の制御電圧を制御するクロック同期制御部とを有し、
前記位相差情報に応じて、前記クロック同期制御部による位相同期動作に補正をかけることを特徴とする請求項1又は2に記載の位相差補正回路。 The reference clock supply system includes:
A first voltage controlled oscillator that oscillates the first reference clock according to an input control voltage;
A second voltage controlled oscillator that oscillates the second reference clock according to the input control voltage;
A clock synchronization control unit for controlling a control voltage of the second voltage controlled oscillator so as to synchronize the phase of the second reference clock with the first reference clock;
The phase difference correction circuit according to claim 1, wherein the phase synchronization operation by the clock synchronization control unit is corrected according to the phase difference information.
前記第1の電圧制御発振器により発振される第1の基準クロックと前記第2の電圧制御発振器により発振される第2の基準クロックとの間の位相差を検出する位相差検出回路と、
前記位相差検出回路により検出された位相差に応じて、前記第2の基準クロックを前記第1の基準クロックに位相同期させるように前記第2の電圧制御発振器の制御電圧を制御する位相同期手段とを有することを特徴とする請求項3に記載の位相差補正回路。 The clock synchronization control unit
A phase difference detection circuit for detecting a phase difference between a first reference clock oscillated by the first voltage controlled oscillator and a second reference clock oscillated by the second voltage controlled oscillator;
Phase synchronization means for controlling a control voltage of the second voltage controlled oscillator so as to synchronize the phase of the second reference clock with the first reference clock according to the phase difference detected by the phase difference detection circuit. The phase difference correction circuit according to claim 3, further comprising:
前記基準クロック供給システムから前記第1及び第2の基準クロックを受信する側で前記第1及び第2の基準クロック間の位相差を測定し、その位相差情報を前記基準クロック供給システムにフォードバックさせ、
前記位相差情報に応じて、前記基準クロック供給システムによる前記第1及び第2の基準クロックの位相同期動作に補正をかけることを特徴とする位相差補正方法。 A first reference clock is formed from a redundant configuration of the active system and the standby system, and a first reference clock is supplied from the active system and phase-synchronized with the first reference clock from the standby system. A phase difference correction method for a reference clock supply system,
The phase difference between the first and second reference clocks is measured on the side receiving the first and second reference clocks from the reference clock supply system, and the phase difference information is returned to the reference clock supply system. Let
According to the phase difference information, a phase difference correction method for correcting the phase synchronization operation of the first and second reference clocks by the reference clock supply system.
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