JP2009211364A

JP2009211364A - Memory control circuit

Info

Publication number: JP2009211364A
Application number: JP2008053143A
Authority: JP
Inventors: Hirofumi Fujikawa; 裕文藤川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2008-03-04
Filing date: 2008-03-04
Publication date: 2009-09-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory control circuit capable of shortening effective access time while considering priority levels allocated to access request sources. <P>SOLUTION: An access state management circuit 50 receives access requests REQ1 to REQ7 each of which specifies any one of a plurality of banks stored in an SDRAM from a plurality of buffer circuits having mutually different priority levels. Further, the access state management circuit 50 moves a replacement frame for specifying three columns downward on a register 50r having one hundred columns. The access requests REQ1 to REQ7 are set in columns lower than the replacement frame in the order based on the priority levels. Access requests in the replacement frame are replaced so that two adjacent access requests specify mutually different banks. A decoder 52 successively executes access processing based on access requests set on columns upper than the replacement frame. Thus, the effective access time to the SDRAM can be shortened while considering the priority levels. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、メモリ制御回路に関し、特に複数のメモリ領域に選択的にアクセスする、メモリ制御回路に関する。 The present invention relates to a memory control circuit, and more particularly to a memory control circuit that selectively accesses a plurality of memory areas.

この種の回路の一例が、特許文献１に開示されている。この背景技術によれば、複数のフラッシュメモリが準備される。連続する複数ワードのデータの書き込み動作を実行するとき、プロセッサは、或るフラッシュメモリを１ワードのデータの書き込み先として指定した後、他のフラッシュメモリを次の１ワードのデータの書き込み先として指定する。これによって、１ワードの書き込み動作毎に発生する数マイクロ秒〜数十マイクロ秒の待ち時間に関わらず、書き込み速度を高速化できる。
特開２００５−３３９５８１号公報 An example of this type of circuit is disclosed in Patent Document 1. According to this background art, a plurality of flash memories are prepared. When performing a write operation on multiple consecutive words of data, the processor designates a certain flash memory as a write destination for one word of data, and then designates another flash memory as a write destination for the next one word of data. To do. As a result, the writing speed can be increased regardless of the waiting time of several microseconds to several tens of microseconds generated every time one word is written.
JP 2005-339581 A

しかし、背景技術では、互いに異なる優先度が各ワードのデータに割り当てられることはなく、データ書き込みに際して優先度が考慮されることはない。 However, in the background art, different priorities are not assigned to the data of each word, and the priorities are not considered when writing data.

それゆえに、この発明の主たる目的は、アクセス要求元に割り当てられた優先度を考慮しつつ実効アクセス時間を短縮することができる、メモリ制御回路を提供することである。 Therefore, a main object of the present invention is to provide a memory control circuit capable of reducing the effective access time while considering the priority assigned to the access request source.

この発明に従うメモリ制御回路(22：実施例で相当する参照符号。以下同じ)は、メモリ(24)に設けられた複数のバンクのいずれか１つを指定したアクセス要求を互いに異なる優先度を各々が有する複数の要求元から受け付ける受付手段(S1)、Ｎ個（Ｎ：２以上の整数）のカラムを指定する入替枠をＭ個（Ｍ：Ｎを上回る整数）のカラムを有するレジスタ(50r)上で上位から下位に向けて移動させる移動手段(S13, S23)、受付手段によって受け付けられたアクセス要求を入替枠よりも下位のカラムに優先度に従う順序で設定する設定手段(S5)、隣り合う２つのアクセス要求が互いに異なるバンクを指定するように入替枠内のアクセス要求を入れ替える入れ替え手段(S17~S21)、および入替枠よりも上位のカラムに設定されたアクセス要求に従うアクセス処理を順に実行するアクセス手段(52)を備える。 The memory control circuit according to the present invention (22: reference numeral corresponding to the embodiment; the same applies hereinafter) assigns different priority to access requests specifying any one of a plurality of banks provided in the memory (24). Accepting means (S1) for accepting from a plurality of request sources possessed by N, a register (50r) having M (M: integer greater than N) columns of replacement frames for designating N (N: integer greater than or equal to 2) columns Moving means (S13, S23) for moving from upper to lower on the upper side, setting means (S5) for setting the access requests accepted by the accepting means in the column below the replacement frame in order according to the priority, adjacent Replacement means (S17 to S21) for switching access requests in the replacement frame so that the two access requests specify different banks, and access processing according to the access request set in the column above the replacement frame. Access means (52) to be executed.

受付手段は、メモリに設けられた複数のバンクのいずれか１つを指定したアクセス要求を、互いに異なる優先度を各々が有する複数の要求元から受け付ける。Ｎ個（Ｎ：２以上の整数）のカラムを指定する入替枠は、Ｍ個（Ｍ：Ｎを上回る整数）のカラムを有するレジスタ上で上位から下位に向けて移動手段によって移動される。設定手段は、受付手段によって受け付けられたアクセス要求を、入替枠よりも下位のカラムに優先度に従う順序で設定する。入替枠内のアクセス要求は、隣り合う２つのアクセス要求が互いに異なるバンクを指定するように、入れ替え手段によって入れ替えられる。アクセス手段は、入替枠よりも上位のカラムに設定されたアクセス要求に従うアクセス処理を順に実行する。 The accepting unit accepts an access request designating any one of a plurality of banks provided in the memory from a plurality of request sources each having a different priority. The replacement frame for designating N (N: integer greater than or equal to 2) columns is moved by the moving means from the upper side to the lower side on a register having M (M: integer greater than N) columns. The setting unit sets the access request received by the receiving unit in an order according to the priority in a column lower than the replacement frame. The access requests within the replacement frame are switched by the switching means so that two adjacent access requests specify different banks. The access means sequentially executes access processing according to the access request set in the column above the replacement frame.

このように、アクセス要求は入替枠よりも下位のカラムに優先度に従う順序で設定され、入替枠内のアクセス要求は隣り合う２つのアクセス要求が互いに異なるバンクを指定するように入れ替えられ、そして入替枠よりも上位のカラムに設定されたアクセス要求に従うアクセス処理が順に実行される。これによって、優先度を考慮したバンクインタリーブアクセスが可能となり、実効アクセス時間の短縮化が実現される。 In this way, the access requests are set in the order of priority in the lower column than the replacement frame, and the access requests in the replacement frame are switched so that two adjacent access requests specify different banks. Access processes according to the access request set in the column above the frame are executed in order. As a result, bank interleaved access in consideration of priority becomes possible, and the effective access time can be shortened.

好ましくは、入替枠は少なくとも３つのカラムを指定し、入れ替え手段は、第１条件および第２条件の両方が満足されるとき入替処理を実行する一方、第１条件および第２条件の少なくとも一方が満足されないとき入替処理を中止し、第１条件は入替枠内の最上位のカラムに設定されたアクセス要求と入替枠内の第２位のカラムに設定されたアクセス要求との間で指定バンクが一致するという条件に相当し、第２条件は入替枠内の最上位のカラムに設定されたアクセス要求と入替枠内の第３位のカラムに設定されたアクセス要求との間で指定バンクが相違するという条件に相当する。 Preferably, the replacement frame specifies at least three columns, and the replacement means executes replacement processing when both the first condition and the second condition are satisfied, while at least one of the first condition and the second condition is If not satisfied, the replacement process is stopped, and the first condition is that the designated bank is set between the access request set in the highest column in the replacement frame and the access request set in the second column in the replacement frame. Corresponding to the condition of matching, the second condition is that the specified bank is different between the access request set in the top column in the replacement frame and the access request set in the third column in the replacement frame It corresponds to the condition of doing.

好ましくは、移動手段は、移動前の入替枠内のカラムが移動後の入替枠内のカラムと部分的に重複するように入替枠を段階的に移動させる。 Preferably, the moving means moves the replacement frame stepwise so that the column in the replacement frame before the movement partially overlaps the column in the replacement frame after the movement.

好ましくは、メモリはバンクインタリーブアクセスを採用するメモリである。 Preferably, the memory is a memory that employs bank interleave access.

好ましくは、受付手段によって受け付けられるアクセス要求はデータ書き込みおよびデータ読み出しのいずれか一方を示すアクセス態様情報を伴い、アクセス手段はアクセス態様情報を参照してメモリにアクセスする。 Preferably, the access request accepted by the accepting unit is accompanied by access mode information indicating one of data writing and data reading, and the access unit accesses the memory with reference to the access mode information.

この発明によれば、アクセス要求は入替枠よりも下位のカラムに優先度に従う順序で設定され、入替枠内のアクセス要求は隣り合う２つのアクセス要求が互いに異なるバンクを指定するように入れ替えられ、そして入替枠よりも上位のカラムに設定されたアクセス要求に従うアクセス処理が順に実行される。これによって、優先度を考慮したバンクインタリーブアクセスが可能となり、実効アクセス時間の短縮化が実現される。 According to the present invention, the access request is set in the order in accordance with the priority in the column below the replacement frame, and the access request in the replacement frame is switched so that two adjacent access requests specify different banks, Then, the access processes according to the access request set in the column above the replacement frame are executed in order. As a result, bank interleaved access in consideration of priority becomes possible, and the effective access time can be shortened.

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。 The above object, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.

図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。被写界を表す光学像は、光学レンズ１２を経て撮像装置１４の撮像面に照射される。ドライバ１６は、撮像面を周期的に露光し、これによって生成された電荷をラスタ走査態様で撮像面から読み出す。撮像装置１４からは、読み出された電荷に基づく生画像データが周期的に出力される。 Referring to FIG. 1, a digital camera 10 of this embodiment includes an optical lens 12. The optical image representing the object scene is irradiated on the imaging surface of the imaging device 14 through the optical lens 12. The driver 16 periodically exposes the imaging surface, and reads out the charges generated thereby from the imaging surface in a raster scanning manner. From the imaging device 14, raw image data based on the read charges is periodically output.

出力された生画像データは、前処理回路１８によってディジタルクランプや画素欠陥補正などの処理を施された後、バッファ回路２０のＳＲＡＭ２０ｍに書き込まれる。バッファ回路２０は、ＳＲＡＭ２０ｍに格納された生画像データをＳＤＲＡＭ２４のバンク０または１に既定量ずつ書き込むべく、メモリ制御回路２２に向けてアクセス要求を繰り返し発行する。バッファ回路２０は、メモリ制御回路２２から承認信号が返送される毎に、ＳＲＡＭ２０ｍに格納された既定量の生画像データをメモリ制御回路２２に向けて出力する。出力された生画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４のバンク０または１に書き込まれる。 The output raw image data is subjected to processing such as digital clamping and pixel defect correction by the preprocessing circuit 18 and then written to the SRAM 20 m of the buffer circuit 20. The buffer circuit 20 repeatedly issues an access request to the memory control circuit 22 so as to write the raw image data stored in the SRAM 20m to the bank 0 or 1 of the SDRAM 24 by a predetermined amount. The buffer circuit 20 outputs a predetermined amount of raw image data stored in the SRAM 20 m to the memory control circuit 22 every time an approval signal is returned from the memory control circuit 22. The output raw image data is written into the bank 0 or 1 of the SDRAM 24 by the memory control circuit 22.

なお、ＳＤＲＡＭ２４はＤＤＲ型のＳＤＲＡＭであり、メモリ制御回路２２はクロックの立ち上がりおよび立ち下がりの各々に応答して１ワードのアクセス動作を実行する。 Note that the SDRAM 24 is a DDR type SDRAM, and the memory control circuit 22 executes an access operation for one word in response to the rising and falling of the clock.

バッファ回路２６は、ＳＤＲＡＭ２４のバンク０または１に格納された生画像データを既定量ずつ読み出すべく、メモリ制御回路２２に向けてアクセス要求を繰り返し発行する。メモリ制御回路２２は、発行されたアクセス要求の承認に関連して、承認信号を要求元であるバッファ回路２６に返送し、かつ既定量の生画像データをＳＤＲＡＭ２４のバンク０または１から読み出す。読み出された生画像データは、バッファ回路２６に設けられたＳＲＡＭ２６ｍに書き込まれる。後処理回路２８は、ＳＲＡＭ２６ｍに格納された生画像データを読み出し、読み出された生画像データに色分離，白バランス調整，ＹＵＶ変換などの処理を施す。これによって生成されたＹＵＶ画像データは、バッファ回路３０に設けられたＳＲＡＭ３０ｍに書き込まれる。 The buffer circuit 26 repeatedly issues an access request to the memory control circuit 22 in order to read the raw image data stored in the bank 0 or 1 of the SDRAM 24 by a predetermined amount. In connection with the approval of the issued access request, the memory control circuit 22 returns an approval signal to the buffer circuit 26 that is the request source, and reads a predetermined amount of raw image data from the bank 0 or 1 of the SDRAM 24. The read raw image data is written in the SRAM 26m provided in the buffer circuit 26. The post-processing circuit 28 reads the raw image data stored in the SRAM 26m, and performs processes such as color separation, white balance adjustment, and YUV conversion on the read raw image data. The YUV image data generated thereby is written into the SRAM 30 m provided in the buffer circuit 30.

バッファ回路３０もまた、メモリ制御回路２２に向けてアクセス要求を繰り返し発行し、ＳＲＡＭ３０ｍに格納された既定量のＹＵＶ画像データをメモリ制御回路２２からの承認信号に応答してメモリ制御回路２２に出力する。出力されたＹＵＶ画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４のバンク０または１に書き込まれる。 The buffer circuit 30 also repeatedly issues an access request to the memory control circuit 22, and outputs a predetermined amount of YUV image data stored in the SRAM 30m to the memory control circuit 22 in response to the approval signal from the memory control circuit 22. To do. The output YUV image data is written into the bank 0 or 1 of the SDRAM 24 by the memory control circuit 22.

バッファ回路３２は、ＳＤＲＡＭ２４のバンク０または１に格納されたＹＵＶ画像データを既定量ずつ読み出すべく、メモリ制御回路２２に向けてアクセス要求を繰り返し発行する。メモリ制御回路２２は、発行されたアクセス要求を承認するとき、承認信号をバッファ回路３２に返送し、かつ既定量のＹＵＶ画像データをＳＤＲＡＭ２４のバンク０または１から読み出す。読み出されたＹＵＶ画像データはバッファ回路３２に設けられたＳＲＡＭ３２ｍを経てＬＣＤドライバ３４に与えられる。ＬＣＤドライバ３４は、与えられたＹＵＶ画像データに基づいてＬＣＤモニタ３６を駆動する。この結果、被写界を表す動画像がＬＣＤモニタ３６から出力される。 The buffer circuit 32 repeatedly issues an access request to the memory control circuit 22 in order to read the YUV image data stored in the bank 0 or 1 of the SDRAM 24 by a predetermined amount. When the memory control circuit 22 approves the issued access request, it returns an approval signal to the buffer circuit 32 and reads a predetermined amount of YUV image data from the bank 0 or 1 of the SDRAM 24. The read YUV image data is given to the LCD driver 34 through the SRAM 32m provided in the buffer circuit 32. The LCD driver 34 drives the LCD monitor 36 based on the supplied YUV image data. As a result, a moving image representing the object scene is output from the LCD monitor 36.

バッファ回路３８は、記録開始指示が発行されたとき、ＳＤＲＡＭ２４のバンク０または１に格納されたＹＵＶ画像データを既定量ずつ読み出すべく、メモリ制御回路２２に向けてアクセス要求を繰り返し発行する。メモリ制御回路２２は、発行されたアクセス要求の承認に関連して、承認信号を要求元であるバッファ回路３８に返送し、かつ既定量のＹＵＶ画像データをＳＤＲＡＭ２４のバンク０または１から読み出す。読み出されたＹＵＶ画像データは、バッファ回路３８に設けられたＳＲＡＭ３８ｍを経てＨ２６４エンコーダ４０に与えられる。Ｈ２６４エンコーダ４０は、与えられたＹＵＶ画像データをＨ２６４方式で圧縮し、これによって生成された圧縮画像データをバッファ回路４２に設けられたＳＲＡＭ４２ｍに書き込む。 When a recording start instruction is issued, the buffer circuit 38 repeatedly issues an access request to the memory control circuit 22 in order to read YUV image data stored in the bank 0 or 1 of the SDRAM 24 by a predetermined amount. In connection with the approval of the issued access request, the memory control circuit 22 returns an approval signal to the buffer circuit 38 that is the request source, and reads a predetermined amount of YUV image data from the bank 0 or 1 of the SDRAM 24. The read YUV image data is given to the H264 encoder 40 through the SRAM 38m provided in the buffer circuit 38. The H264 encoder 40 compresses the supplied YUV image data by the H264 method, and writes the compressed image data generated thereby into the SRAM 42 m provided in the buffer circuit 42.

バッファ回路４２も、メモリ制御回路２２に向けてアクセス要求を繰り返し発行し、ＳＲＡＭ４２ｍに格納された既定量の圧縮画像データをメモリ制御回路２２からの承認信号に応答してメモリ制御回路２２に出力する。出力された圧縮画像データは、メモリ制御回路２２によってＳＤＲＡＭ２４のバンク０または１に書き込まれる。 The buffer circuit 42 also repeatedly issues an access request to the memory control circuit 22, and outputs a predetermined amount of compressed image data stored in the SRAM 42m to the memory control circuit 22 in response to the approval signal from the memory control circuit 22. . The output compressed image data is written into the bank 0 or 1 of the SDRAM 24 by the memory control circuit 22.

バッファ回路４４は、ＳＤＲＡＭ２４のバンク０または１に格納された圧縮画像データを既定量ずつ読み出すべく、メモリ制御回路２２に向けてアクセス要求を繰り返し発行する。メモリ制御回路２２は、発行されたアクセス要求を承認するとき、承認信号をバッファ回路４４に返送し、かつ既定量の圧縮画像データをＳＤＲＡＭ２４のバンク０または１から読み出す。読み出された圧縮画像データは、バッファ回路４４に設けられたＳＲＡＭ４４ｍを経てＩ／Ｆ４６に与えられる。圧縮画像データは、Ｉ／Ｆ４６によって記録媒体４８に書き込まれる。 The buffer circuit 44 repeatedly issues an access request to the memory control circuit 22 in order to read the compressed image data stored in the bank 0 or 1 of the SDRAM 24 by a predetermined amount. When the memory control circuit 22 approves the issued access request, it returns an approval signal to the buffer circuit 44 and reads a predetermined amount of compressed image data from the bank 0 or 1 of the SDRAM 24. The read compressed image data is given to the I / F 46 through the SRAM 44m provided in the buffer circuit 44. The compressed image data is written to the recording medium 48 by the I / F 46.

なお、上述のようなバッファ回路３８〜４４，Ｈ２６４エンコーダ４０およびＩ／Ｆ４４の動作は、記録終了指示に応答して終了される。 The operations of the buffer circuits 38 to 44, the H264 encoder 40, and the I / F 44 as described above are terminated in response to the recording end instruction.

メモリ制御回路２２は、図２に示すように構成される。バッファ回路２０からの生画像データ，バッファ回路３０からのＹＵＶ画像データおよびバッファ回路４２からの圧縮画像データは、セレクタ５４ｃを介してＳＤＲＡＭ２４に書き込まれる。ＳＤＲＡＭ２４から読み出された生画像データはセレクタ５４ｃを介してバッファ回路２６に与えられ、ＳＤＲＡＭ２４から読み出されたＹＵＶ画像データはセレクタ５４ｃを介してバッファ回路３２または３８に与えられ、ＳＤＲＡＭ２４から読み出された圧縮画像データはセレクタ５４ｃを介してバッファ回路４４に与えられる。 The memory control circuit 22 is configured as shown in FIG. The raw image data from the buffer circuit 20, the YUV image data from the buffer circuit 30, and the compressed image data from the buffer circuit 42 are written into the SDRAM 24 via the selector 54c. The raw image data read from the SDRAM 24 is given to the buffer circuit 26 via the selector 54c, and the YUV image data read from the SDRAM 24 is given to the buffer circuit 32 or 38 via the selector 54c and read from the SDRAM 24. The compressed image data thus applied is given to the buffer circuit 44 via the selector 54c.

バッファ回路２０，２６，３０，３２，３８，４２および４４の各々から発行されるアクセス要求は、“書き込み”および“読み出し”のいずれか一方のアクセス態様を示すコントロール信号とアクセス先の先頭アドレスを示すアドレス信号とを伴う。アクセス要求はアクセス状態管理回路５０に与えられ、付随するコントロール信号およびアドレス信号はセレクタ５４ａおよび５４ｂにそれぞれ与えられる。 An access request issued from each of the buffer circuits 20, 26, 30, 32, 38, 42, and 44 includes a control signal indicating an access mode of either “write” or “read” and a head address of the access destination. With the address signal shown. The access request is given to the access state management circuit 50, and the accompanying control signal and address signal are given to the selectors 54a and 54b, respectively.

以下では、説明の便宜上、バッファ回路２０，２６，３０，３２，３８，４２および４４に参照番号１〜７をそれぞれ割り当て、バッファ回路１〜７からそれぞれ発行される７つのアクセス要求に符号ＲＥＱ１〜ＲＥＱ７を割り当て、バッファ回路１〜７にそれぞれ返送される７つ承認信号にＡＣＫ１〜ＡＣＫ７をそれぞれ割り当てる。さらに、アクセス要求ＲＥＱ１〜ＲＥＱ７にそれぞれ付随する７つのコントロール信号に符号ＣＴＬ１〜ＣＴＬ７を割り当て、アクセス要求ＲＥＱ１〜ＲＥＱ７にそれぞれ付随する７つのアドレス信号にＡＤＲＳ１〜ＡＤＲＳ７を割り当てる。 Hereinafter, for convenience of explanation, reference numerals 1 to 7 are assigned to the buffer circuits 20, 26, 30, 32, 38, 42 and 44, respectively, and seven access requests respectively issued from the buffer circuits 1 to 7 are denoted by reference numerals REQ1 to REQ1. REQ7 is assigned, and ACK1 to ACK7 are assigned to the seven acknowledgment signals returned to the buffer circuits 1 to 7, respectively. Further, codes CTL1 to CTL7 are assigned to the seven control signals respectively associated with the access requests REQ1 to REQ7, and ADRS1 to ADRS7 are assigned to the seven address signals respectively associated with the access requests REQ1 to REQ7.

バッファ回路１〜７の各々には、互いに異なる優先度が予め割り当てられる。この優先度は、アクセス状態管理回路５０に設けられたテーブル５０ｔ（図３参照）によって管理される。図３によれば、優先度は、バッファ回路１→バッファ回路２→バッファ回路３→バッファ回路４→バッファ回路５→バッファ回路６→バッファ回路７の順で低下する。 Different priority levels are assigned to the buffer circuits 1 to 7 in advance. This priority is managed by a table 50t (see FIG. 3) provided in the access state management circuit 50. According to FIG. 3, the priority decreases in the order of buffer circuit 1 → buffer circuit 2 → buffer circuit 3 → buffer circuit 4 → buffer circuit 5 → buffer circuit 6 → buffer circuit 7.

アクセス状態管理回路５０はまた、与えられたアクセス要求ＲＥＱ１〜ＲＥＱ７を登録するためのレジスタ５０ｒ（図４参照）を有する。図４によれば、レジスタ５０ｒは１００個のカラムを有する。後述する入替枠ＦＲＭが設定されるまでは最上位から１０個のカラムが登録領域として指定され、入替枠ＦＲＭが設定された後は入替枠ＦＲＭよりも下位の１０個のカラムが登録領域として指定される。アクセス要求ＲＥＱ１〜ＲＥＱ７は、こうして指定された登録領域に上述の優先度に従う順序で登録される。 The access state management circuit 50 also has a register 50r (see FIG. 4) for registering the given access requests REQ1 to REQ7. According to FIG. 4, the register 50r has 100 columns. Until the replacement frame FRM, which will be described later, is set, the top 10 columns are designated as registration areas, and after the replacement frame FRM is set, the 10 columns below the replacement frame FRM are designated as registration areas. Is done. The access requests REQ1 to REQ7 are registered in the registration area thus designated in the order according to the above-described priority.

デコーダ５２は、アドレス信号ＡＤＲＳ１〜ＡＤＲＳ７の各々によって示される先頭アドレスを参照してアクセス先のバンクを特定し、特定したバンクをアクセス状態管理回路５０に通知する。 The decoder 52 refers to the head address indicated by each of the address signals ADRS1 to ADRS7, identifies the access destination bank, and notifies the access state management circuit 50 of the identified bank.

アクセス状態管理回路５０は、レジスタ５０ｒに３つ以上のアクセス要求が登録された後に、３つのカラム（３つのアクセス要求）を指定する入替枠ＦＲＭをレジスタ５０ｒ上に設定する。アクセス状態管理回路５０はさらに、設定された入替枠ＦＲＭ内の３つのアクセス要求にそれぞれ対応する３つのバンクをデコーダ５２からの通知に基づいて特定し、特定された３つのバンクの状態に応じて入替枠ＦＲＭ内の３つのアクセス要求の順位を入れ替える。 The access state management circuit 50 sets a replacement frame FRM for designating three columns (three access requests) on the register 50r after three or more access requests are registered in the register 50r. The access state management circuit 50 further identifies three banks respectively corresponding to the three access requests in the set replacement frame FRM based on the notification from the decoder 52, and according to the states of the identified three banks. The order of the three access requests in the replacement frame FRM is switched.

具体的には、アクセス先のバンクが１番目のアクセス要求と２番目のアクセス要求との間で一致しかつ１番目のアクセス要求と３番目のアクセス要求との間で相違する場合、２番目のアクセス要求と３番目のアクセス要求とを入れ替える。一方、アクセス先のバンクが１番目のアクセス要求と２番目のアクセス要求との間で相違するか或いは全てのアクセス要求の間で一致する場合は、アクセス要求の入れ替えは中止される。 Specifically, if the bank to be accessed matches between the first access request and the second access request and is different between the first access request and the third access request, the second The access request and the third access request are switched. On the other hand, when the access destination bank is different between the first access request and the second access request, or is coincident between all the access requests, the replacement of the access requests is stopped.

こうしてアクセス要求の順位が制御されることで、３つのアクセス要求の全てが同じバンクに対応する場合を除き、２番目のアクセス要求に対応するバンクは１番目のアクセス要求に対応するバンクと相違することとなる。 By controlling the order of access requests in this way, the bank corresponding to the second access request is different from the bank corresponding to the first access request, except when all three access requests correspond to the same bank. It will be.

入替枠ＦＲＭ内の３つのアクセス要求の順位が確定すると、入替枠ＦＲＭが２カラムだけ下位に進められる。移動後の入替枠ＦＲＭ内の１番目のアクセス要求は、移動前の入替枠ＦＲＭ内の３番目のアクセス要求と一致する。上述のような順位の入れ替えは、移動後の入替枠ＦＲＭに属する３つのリクエストに注目して実行される。 When the order of the three access requests in the replacement frame FRM is determined, the replacement frame FRM is advanced by two columns. The first access request in the replacement frame FRM after movement matches the third access request in the replacement frame FRM before movement. The order change as described above is executed by paying attention to the three requests belonging to the replacement frame FRM after movement.

このような順位の入れ替えおよび入替枠ＦＲＭの移動の一例を、図５（Ａ）〜図５（Ｄ）に示す。図５（Ａ）によれば、入替枠ＦＲＭはアクセス要求ＲＥＱ２〜ＲＥＱ４を指定する。アクセス要求ＲＥＱ２およびＲＥＱ３の各々はバンク０に対応し、アクセス要求ＲＥＱ４はバンク１に対応する。このときは、アクセス要求ＲＥＱ３およびＲＥＱ４が図５（Ｂ）に示すように入れ替えられる。入替枠ＦＲＭは、アクセス要求の順位が確定した後に図５（Ｃ）に示す位置に移動する。 An example of such order switching and movement of the replacement frame FRM is shown in FIGS. 5 (A) to 5 (D). According to FIG. 5A, the replacement frame FRM specifies the access requests REQ2 to REQ4. Each of access requests REQ2 and REQ3 corresponds to bank 0, and access request REQ4 corresponds to bank 1. At this time, the access requests REQ3 and REQ4 are switched as shown in FIG. The replacement frame FRM moves to the position shown in FIG. 5C after the order of access requests is determined.

図５（Ｃ）によれば、移動後の入替枠ＦＲＭは、アクセス要求ＲＥＱ３，ＲＥＱ１およびＲＥＱ２を指定する。アクセス要求ＲＥＱ３およびＲＥＱ１はバンク０に対応し、アクセス要求ＲＥＱ２はバンク１に対応する。このときは、アクセス要求ＲＥＱ１およびＲＥＱ２が図５（Ｄ）に示すように入れ替えられる。 According to FIG. 5C, the replacement frame FRM after movement designates the access requests REQ3, REQ1, and REQ2. Access requests REQ3 and REQ1 correspond to bank 0, and access request REQ2 corresponds to bank 1. At this time, the access requests REQ1 and REQ2 are switched as shown in FIG.

図２に戻って、デコーダ５２は、入替枠ＦＲＭが指定するカラムよりも上位のカラムに登録されたアクセス要求に従うアクセス処理を順に実行する。デコーダ５２はまず、注目するアクセス要求をＡＣＫ生成回路６０に通知する。ＡＣＫ生成回路６０は、注目するアクセス要求の発行元に承認信号ＡＣＫを送信する。デコーダ５２は次に、注目するアクセス要求に対応するコントロール信号の選択をセレクタ５４ａに通知し、注目するアクセス要求に対応するアドレス信号の選択をセレクタ５４ｂに通知し、そして注目するアクセス要求に対応する画像データの選択をセレクタ５４ｃに通知する。 Returning to FIG. 2, the decoder 52 sequentially executes the access process according to the access request registered in the column higher than the column specified by the replacement frame FRM. First, the decoder 52 notifies the ACK generation circuit 60 of the access request to be noticed. The ACK generation circuit 60 transmits an acknowledgment signal ACK to the issuer of the access request of interest. Next, the decoder 52 notifies the selector 54a of the selection of the control signal corresponding to the access request of interest, notifies the selector 54b of the selection of the address signal corresponding to the access request of interest, and corresponds to the access request of interest. The selector 54c is notified of the selection of the image data.

コマンド生成回路５６は、セククタ５４ａによって選択されたコントロール信号に基づいてコマンドを生成し、生成されたコマンドをＳＤＲＡＭ２４に与える。書き込み動作を実行するとき、コマンドは、アクティブコマンド，ライトコマンド，プリチャージコマンドの順で生成される。読み出し動作を実行するとき、コマンドは、アクティブコマンド，リードコマンド，プリチャージコマンドの順で生成される。アドレスコンバータ５８は、セレクタ５４ｂによって選択されたアドレス信号をＳＤＲＡＭ２４の実アドレスに変換し、変換されたアドレス信号をＳＤＲＡＭ２４に与える。変換されたアドレス信号には、１つのロウアドレスと複数のカラムアドレスとが含まれる。 The command generation circuit 56 generates a command based on the control signal selected by the sector 54a, and gives the generated command to the SDRAM 24. When executing a write operation, commands are generated in the order of an active command, a write command, and a precharge command. When executing a read operation, commands are generated in the order of an active command, a read command, and a precharge command. The address converter 58 converts the address signal selected by the selector 54b into a real address of the SDRAM 24, and gives the converted address signal to the SDRAM 24. The converted address signal includes one row address and a plurality of column addresses.

注目するアクセス要求が書き込み動作を要求する場合、セレクタ５４ｃから出力された画像データは、コマンド生成回路５６によって生成されたコマンドおよびアドレスコンバータ５８によって生成されたアドレス信号に従ってＳＤＲＡＭ２４に書き込まれる。注目するアクセス要求が読み出し動作を要求する場合、画像データはコマンド生成回路５６によって生成されたコマンドおよびアドレスコンバータ５８によって生成されたアドレス信号に従ってＳＤＲＡＭ２４から読み出され、セレクタ５４ｃに与えられる。 When the access request to be noticed requests a write operation, the image data output from the selector 54c is written into the SDRAM 24 according to the command generated by the command generation circuit 56 and the address signal generated by the address converter 58. When the access request to be noticed requests a read operation, the image data is read from the SDRAM 24 according to the command generated by the command generation circuit 56 and the address signal generated by the address converter 58, and is supplied to the selector 54c.

コマンド生成回路５６はまた、注目するアクセス要求に従う書き込み動作または読み出し動作が完了する毎に、終了通知をデコーダ５２に与える。デコーダ５２は、終了したアクセス要求をレジスタ５０ｒから削除し、レジスタ５０ｒ上の次のアクセス要求に従うアクセス処理を実行する。 The command generation circuit 56 also gives an end notification to the decoder 52 every time a write operation or a read operation according to the access request of interest is completed. The decoder 52 deletes the completed access request from the register 50r, and executes an access process according to the next access request on the register 50r.

アクセス状態管理回路５０は、図６に示すレジスタ設定処理および図７に示す順位変更処理を並列的に実行する。 The access state management circuit 50 executes the register setting process shown in FIG. 6 and the rank change process shown in FIG. 7 in parallel.

図６を参照して、ステップＳ１ではアクセス要求ＲＥＱ１〜ＲＥＱ７のいずれか１つが入力されたか否かを判別し、ＹＥＳであれば入替枠ＦＲＭがレジスタ５０ｒに設定済みであるか否かをステップＳ３で判別する。ここでＹＥＳであればステップＳ５に進み、入替枠ＦＲＭよりも下位の１０個のカラムを登録領域として指定する。一方、ＮＯであればステップＳ７に進み、レジスタ５０ｒの最上位から１０個のカラムを登録領域として指定する。ステップＳ９では、入力されたアクセス要求を指定された登録領域に登録する。登録の順序は、テーブル５０ｔに記述された優先度に従う。ステップＳ９の処理が完了すると、ステップＳ１に戻る。 Referring to FIG. 6, in step S1, it is determined whether any one of access requests REQ1 to REQ7 has been input. If YES, it is determined whether or not replacement frame FRM has been set in register 50r. Determine with. If “YES” here, the process proceeds to a step S5 to designate 10 columns lower than the replacement frame FRM as the registration area. On the other hand, if NO, the process proceeds to step S7, and the ten columns from the top of the register 50r are designated as registration areas. In step S9, the input access request is registered in the designated registration area. The order of registration follows the priority described in the table 50t. When the process of step S9 is completed, the process returns to step S1.

図７を参照して、ステップＳ１１ではレジスタ５０ｒに登録されたアクセス要求の数が“３”以上であるか否かを判別し、ＹＥＳであればステップＳ１３で変数Ｎを“１”に設定する。変数Ｎは“１００”を上限とし、“１００”に達すると“１”に戻る。ステップＳ１５では、Ｎ番目以降の３つのアクセス要求を指定するように入替枠ＦＲＭをレジスタ５０ｒ上に配置する。ステップＳ１７では、入替枠ＦＲＭ内の１番目のアクセス要求と２番目のアクセス要求との間でアクセス先のバンクが一致するか否かを判別する。ステップＳ１９では、入替枠ＦＲＭ内の１番目のアクセス要求と３番目のアクセス要求との間でアクセス先のバンクが相違するか否かを判別する。 Referring to FIG. 7, in step S11, it is determined whether or not the number of access requests registered in register 50r is “3” or more. If YES, variable N is set to “1” in step S13. . The variable N has an upper limit of “100” and returns to “1” when it reaches “100”. In step S15, the replacement frame FRM is arranged on the register 50r so as to designate the Nth and subsequent access requests. In step S17, it is determined whether or not the bank to be accessed matches between the first access request and the second access request in the replacement frame FRM. In step S19, it is determined whether or not the bank to be accessed is different between the first access request and the third access request in the replacement frame FRM.

ステップＳ１７およびＳ１９の両方でＹＥＳであれば、ステップＳ２１で入替枠ＦＲＭ内の２番目のアクセス要求と３番目のアクセス要求とを入れ替える。入れ替えが完了すると、ステップＳ２３で変数Ｎに“２”を加算してからステップＳ１５に戻る。一方、ステップＳ１７またはＳ１９でＮＯであれば、ステップＳ２１の処理を実行することなくステップＳ２３に進み、その後にステップＳ１５に戻る。 If YES in both steps S17 and S19, the second access request and the third access request in the replacement frame FRM are switched in step S21. When the replacement is completed, “2” is added to the variable N in step S23, and then the process returns to step S15. On the other hand, if NO in step S17 or S19, the process proceeds to step S23 without executing the process of step S21, and then returns to step S15.

入替枠ＦＲＭによって指定された３つのアクセス要求がいずれも“バンク０”へのデータ書き込みを要求するものである場合、書き込み動作は図８（Ａ）〜図８（Ｆ）に示す要領で実行される。コマンドは、図８（Ａ）に示すクロックに同期して図８（Ｂ）に示すように発行される。ここで、“Ａ”はアクティブコマンドに相当し、“Ｗ”はライトコマンドに相当し、“Ｐｒ”はプリチャージコマンドに相当する。図８（Ｃ）に示すように、アクセス先のバンクはいずれも“バンク０”である。このため、バンク０の状態は、図８（Ｄ）に示すように、アクティブコマンドが発行されてプリチャージコマンドが発行されるまで期間にアクティブとなる。一方、バンク１の状態は、図８（Ｅ）に示すように常にネガティブとなる。図８（Ｆ）に示すように、書き込むべき画像データは、ライトコマンドが発行される毎に８ワードずつ出力される。 When all of the three access requests designated by the replacement frame FRM request data writing to “bank 0”, the write operation is executed as shown in FIG. 8 (A) to FIG. 8 (F). The The command is issued as shown in FIG. 8B in synchronization with the clock shown in FIG. Here, “A” corresponds to an active command, “W” corresponds to a write command, and “Pr” corresponds to a precharge command. As shown in FIG. 8C, all the banks to be accessed are “bank 0”. For this reason, as shown in FIG. 8D, the state of the bank 0 becomes active during a period from when the active command is issued until the precharge command is issued. On the other hand, the state of bank 1 is always negative as shown in FIG. As shown in FIG. 8F, image data to be written is output by 8 words every time a write command is issued.

入替枠ＦＲＭによって指定された３つのアクセス要求が“バンク１”，“バンク０”および“バンク０”へのデータ書き込みを要求するものである場合、書き込み動作は図９（Ａ）〜図９（Ｆ）に示す要領で実行される。コマンドは図９（Ａ）に示すクロックに同期して図９（Ｂ）に示すように発行され、アクセス先のバンクは図９（Ｃ）に示すように“バンク１”→“バンク０”→“バンク０”の順で遷移する。“バンク１”を指定する期間と“バンク０”を指定する期間とが部分的に重複するため、バンク１へのアクセスのために発行される３つのコマンドとバンク０へのアクセスのために発行される３つのコマンドとが部分的に錯綜する。また、図９（Ｄ）および図９（Ｅ）に示すように、バンク１がアクティブとなる期間は、バンク０がアクティブとなる期間と部分的に重複する。この結果、バンク０および１の各々に書き込むべき画像データは、図９（Ｆ）に示すタイミングで出力される。 When the three access requests designated by the replacement frame FRM request data write to “bank 1”, “bank 0”, and “bank 0”, the write operation is shown in FIGS. The process is executed as shown in F). The command is issued as shown in FIG. 9B in synchronization with the clock shown in FIG. 9A, and the bank to be accessed is “bank 1” → “bank 0” → as shown in FIG. 9C. Transition is made in the order of “bank 0”. Since the period for specifying “Bank 1” and the period for specifying “Bank 0” partially overlap, three commands issued for accessing Bank 1 and for issuing access to Bank 0 The three commands are partly complicated. As shown in FIGS. 9D and 9E, the period in which bank 1 is active partially overlaps the period in which bank 0 is active. As a result, the image data to be written in each of the banks 0 and 1 is output at the timing shown in FIG.

入替枠ＦＲＭによって指定された３つのアクセス要求が“バンク０”，“バンク１”および“バンク０”へのデータ書き込みを要求するものである場合、書き込み動作は図１０（Ａ）〜図１０（Ｆ）に示す要領で実行される。コマンドは図１０（Ａ）に示すクロックに同期して図１０（Ｂ）に示すように発行され、アクセス先のバンクは図１０（Ｃ）に示すように“バンク０”→“バンク１”→“バンク０”の順で遷移する。“バンク０”を指定する期間と“バンク１”を指定する期間とが部分的に重複するため、バンク０へのアクセスのために発行される３つのコマンドとバンク１へのアクセスのために発行される３つのコマンドとが部分的に錯綜する。また、図１０（Ｄ）および図１０（Ｅ）に示すように、バンク０がアクティブとなる期間は、バンク１がアクティブとなる期間と部分的に重複する。この結果、バンク０および１の各々に書き込むべき画像データは、図１０（Ｆ）に示すタイミングで出力される。 When the three access requests designated by the replacement frame FRM request data write to “bank 0”, “bank 1”, and “bank 0”, the write operation is shown in FIGS. The process is executed as shown in F). The command is issued as shown in FIG. 10B in synchronization with the clock shown in FIG. 10A, and the bank to be accessed is “bank 0” → “bank 1” → as shown in FIG. 10C. Transition is made in the order of “bank 0”. Since the period for specifying “Bank 0” and the period for specifying “Bank 1” partially overlap, three commands issued for accessing Bank 0 and for accessing Bank 1 are issued The three commands are partly complicated. As shown in FIGS. 10D and 10E, the period in which bank 0 is active partially overlaps the period in which bank 1 is active. As a result, the image data to be written in each of the banks 0 and 1 is output at the timing shown in FIG.

以上の説明から分かるように、アクセス状態管理回路５０は、ＳＤＲＡＭ２４に設けられた複数のバンク０および１のいずれか一方を指定したアクセス要求ＲＥＱ１〜ＲＥＱ７を、互いに異なる優先度を各々が有する複数のバッファ回路１〜７から受け付ける(S1)。アクセス状態管理回路５０はまた、Ｎ個（Ｎ：２以上の整数）のカラムを指定する入替枠ＦＲＭを、Ｍ個（Ｍ：Ｎを上回る整数）のカラムを有するレジスタ５０ｒ上で上位から下位に向けて移動させる(S13, S23)。バッファ回路１〜７から受け付けたアクセス要求ＲＥＱ１〜ＲＥＱ７は、入替枠ＦＲＭよりも下位のカラムに優先度に従う順序で設定される(S9)。入替枠ＦＲＭ内のアクセス要求は、隣り合う２つのアクセス要求が互いに異なるバンクを指定するように入れ替えられる(S21)。デコーダ５２は、入替枠ＦＲＭよりも上位のカラムに設定されたアクセス要求に従うアクセス処理を順に実行する。 As can be understood from the above description, the access state management circuit 50 has a plurality of access requests REQ1 to REQ7 each specifying one of the plurality of banks 0 and 1 provided in the SDRAM 24, each having a different priority. Accepted from the buffer circuits 1 to 7 (S1). The access state management circuit 50 also changes the replacement frame FRM for designating N (N: integer greater than or equal to 2) columns from upper to lower on the register 50r having M (M: integer greater than N) columns. Move toward (S13, S23). The access requests REQ1 to REQ7 received from the buffer circuits 1 to 7 are set in the order according to the priority in the lower column than the replacement frame FRM (S9). The access requests in the replacement frame FRM are switched so that two adjacent access requests designate different banks (S21). The decoder 52 sequentially executes access processing according to the access request set in the column above the replacement frame FRM.

このように、アクセス要求は入替枠ＦＲＭよりも下位のカラムに優先度に従う順序で設定され、入替枠ＦＲＭ内のアクセス要求は隣り合う２つのアクセス要求が互いに異なるバンクを指定するように入れ替えられ、そして入替枠ＦＲＭよりも上位のカラムに設定されたアクセス要求に従うアクセス処理が順に実行される。これによって、優先度を考慮したバンクインタリーブアクセスが可能となり、実効アクセス時間の短縮化が実現される。 In this way, the access requests are set in the order according to the priority in the lower column than the replacement frame FRM, and the access requests in the replacement frame FRM are switched so that two adjacent access requests specify different banks, Then, the access processing according to the access request set in the column above the replacement frame FRM is executed in order. As a result, bank interleaved access in consideration of priority becomes possible, and the effective access time can be shortened.

なお、この実施例では、入替枠ＦＲＭによって指定するアクセス要求の数を３つとしているが、指定するアクセス要求の数は４つ以上でもよく、さらに指定するアクセス要求の数をモードに応じて可変とするようにしてもよい。 In this embodiment, the number of access requests specified by the replacement frame FRM is three. However, the number of access requests to be specified may be four or more, and the number of access requests to be specified is variable depending on the mode. You may make it.

この発明の一実施例の構成を示すブロック図である。It is a block diagram which shows the structure of one Example of this invention. 図１実施例に適用されるメモリ制御回路の構成の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a configuration of a memory control circuit applied to the embodiment in FIG. 1. 図２実施例に適用されるテーブルの一例を示す図解図である。It is an illustration figure which shows an example of the table applied to the FIG. 2 Example. 図２実施例に適用されるレジスタの一例を示す図解図である。FIG. 3 is an illustrative view showing one example of a register applied to the embodiment in FIG. 2; （Ａ）は図２実施例の動作の一部を示す図解図であり、（Ｂ）は図２実施例の動作の他の一部を示す図解図であり、（Ｃ）は図２実施例の動作のその他の一部を示す図解図であり、（Ｄ）は図２実施例の動作のさらにその他の一部を示す図解図である。(A) is an illustrative view showing a part of the operation of FIG. 2 embodiment, (B) is an illustrative view showing another part of the operation of FIG. 2 embodiment, and (C) is an illustrative view of FIG. 2 embodiment. It is an illustration figure which shows the other part of operation | movement of (2), (D) is an illustration figure which shows further another part of operation | movement of FIG. 2 Example. 図２実施例の動作の一部を示すフロー図である。It is a flowchart which shows a part of operation | movement of FIG. 2 Example. 図２実施例の動作の他の一部を示すフロー図である。It is a flowchart which shows a part of other operation | movement of FIG. 2 Example. （Ａ）はクロックの一例を示すタイミング図であり、（Ｂ）はコマンドの一例を示すタイミング図であり、（Ｃ）はアクセス先の一例を示すタイミング図であり、（Ｄ）はバンク０の状態の一例を示すタイミング図であり、（Ｅ）はバンク１の状態の一例を示すタイミング図であり、（Ｆ）はデータの一例を示すタイミング図である。(A) is a timing diagram showing an example of a clock, (B) is a timing diagram showing an example of a command, (C) is a timing diagram showing an example of an access destination, (D) is a bank 0 4 is a timing diagram illustrating an example of a state, (E) is a timing diagram illustrating an example of a state of bank 1, and (F) is a timing diagram illustrating an example of data. FIG. （Ａ）はクロックの他の一例を示すタイミング図であり、（Ｂ）はコマンドの他の一例を示すタイミング図であり、（Ｃ）はアクセス先の他の一例を示すタイミング図であり、（Ｄ）はバンク０の状態の他の一例を示すタイミング図であり、（Ｅ）はバンク１の状態の他の一例を示すタイミング図であり、（Ｆ）はデータの他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock, (B) is a timing diagram showing another example of the command, (C) is a timing diagram showing another example of the access destination, D) is a timing diagram showing another example of the state of bank 0, (E) is a timing diagram showing another example of the state of bank 1, and (F) is a timing diagram showing another example of the data. It is. （Ａ）はクロックのその他の一例を示すタイミング図であり、（Ｂ）はコマンドのその他の一例を示すタイミング図であり、（Ｃ）はアクセス先のその他の一例を示すタイミング図であり、（Ｄ）はバンク０の状態のその他の一例を示すタイミング図であり、（Ｅ）はバンク１の状態のその他の一例を示すタイミング図であり、（Ｆ）はデータのその他の一例を示すタイミング図である。(A) is a timing diagram showing another example of the clock, (B) is a timing diagram showing another example of the command, (C) is a timing diagram showing another example of the access destination, D) is a timing diagram showing another example of the state of bank 0, (E) is a timing diagram showing another example of the state of bank 1, and (F) is a timing diagram showing another example of the data. It is.

符号の説明Explanation of symbols

１０ …ディジタルカメラ
２２ …メモリ制御回路
５０ …アクセス状態管理回路
５２ …デコーダ
５４ａ〜５４ｃ …セレクタ
５６ …コマンド生成回路
５８ …アドレスコンバータ
６０ …ＡＣＫ生成回路 DESCRIPTION OF SYMBOLS 10 ... Digital camera 22 ... Memory control circuit 50 ... Access state management circuit 52 ... Decoder 54a-54c ... Selector 56 ... Command generation circuit 58 ... Address converter 60 ... ACK generation circuit

Claims

メモリに設けられた複数のバンクのいずれか１つを指定したアクセス要求を互いに異なる優先度を各々が有する複数の要求元から受け付ける受付手段、
Ｎ個（Ｎ：２以上の整数）のカラムを指定する入替枠をＭ個（Ｍ：Ｎを上回る整数）のカラムを有するレジスタ上で上位から下位に向けて移動させる移動手段、
前記受付手段によって受け付けられたアクセス要求を前記入替枠よりも下位のカラムに前記優先度に従う順序で設定する設定手段、
隣り合う２つのアクセス要求が互いに異なるバンクを指定するように前記入替枠内のアクセス要求を入れ替える入れ替え手段、および
前記入替枠よりも上位のカラムに設定されたアクセス要求に従うアクセス処理を順に実行するアクセス手段を備える、メモリ制御回路。 Accepting means for accepting an access request designating any one of a plurality of banks provided in a memory from a plurality of request sources each having a different priority;
Moving means for moving a replacement frame for designating N (N: integer greater than or equal to 2) columns from upper to lower on a register having M (M: integer greater than N) columns;
Setting means for setting the access request accepted by the accepting means in a column according to the priority in a column below the replacement frame;
A replacement means for switching access requests in the replacement frame so that two adjacent access requests specify different banks, and an access that sequentially executes access processing according to the access request set in a column higher than the replacement frame A memory control circuit comprising means.

前記入替枠は少なくとも３つのカラムを指定し、
前記入れ替え手段は、第１条件および第２条件の両方が満足されるとき入替処理を実行する一方、前記第１条件および前記第２条件の少なくとも一方が満足されないとき前記入替処理を中止し、
前記第１条件は前記入替枠内の最上位のカラムに設定されたアクセス要求と前記入替枠内の第２位のカラムに設定されたアクセス要求との間で指定バンクが一致するという条件に相当し、
前記第２条件は前記入替枠内の最上位のカラムに設定されたアクセス要求と前記入替枠内の第３位のカラムに設定されたアクセス要求との間で指定バンクが相違するという条件に相当する、請求項１記載のメモリ制御回路。 The permutation frame specifies at least three columns,
The replacement means executes a replacement process when both the first condition and the second condition are satisfied, and stops the replacement process when at least one of the first condition and the second condition is not satisfied,
The first condition corresponds to the condition that the designated bank matches between the access request set in the highest column in the replacement frame and the access request set in the second column in the replacement frame. And
The second condition corresponds to the condition that the designated bank is different between the access request set in the highest column in the replacement frame and the access request set in the third column in the replacement frame. The memory control circuit according to claim 1.

前記移動手段は、移動前の入替枠内のカラムが移動後の入替枠内のカラムと部分的に重複するように前記入替枠を段階的に移動させる、請求項１または２記載のメモリ制御回路。 3. The memory control circuit according to claim 1, wherein the moving unit moves the replacement frame stepwise so that a column in the replacement frame before the movement partially overlaps a column in the replacement frame after the movement. .

前記メモリはバンクインタリーブアクセスを採用するメモリである、請求項１ないし３のいずれかに記載のメモリ制御回路。 4. The memory control circuit according to claim 1, wherein the memory is a memory that employs bank interleave access.

前記受付手段によって受け付けられるアクセス要求はデータ書き込みおよびデータ読み出しのいずれか一方を示すアクセス態様情報を伴い、
前記アクセス手段は前記アクセス態様情報を参照して前記メモリにアクセスする、請求項１ないし４のいずれかに記載のメモリ制御回路。 The access request accepted by the accepting means is accompanied by access mode information indicating one of data writing and data reading,
5. The memory control circuit according to claim 1, wherein the access unit accesses the memory with reference to the access mode information.