JP2009205523A - プロパティ自動生成装置 - Google Patents
プロパティ自動生成装置 Download PDFInfo
- Publication number
- JP2009205523A JP2009205523A JP2008048382A JP2008048382A JP2009205523A JP 2009205523 A JP2009205523 A JP 2009205523A JP 2008048382 A JP2008048382 A JP 2008048382A JP 2008048382 A JP2008048382 A JP 2008048382A JP 2009205523 A JP2009205523 A JP 2009205523A
- Authority
- JP
- Japan
- Prior art keywords
- group
- property
- address
- register name
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】プロパティ省略記述ファイルには、省略レジスタ名と、省略アドレスと、が記述されている。このプロパティ省略記述ファイルにより、アドレス展開部は、アドレスを展開してアドレス群を生成し、RTL解析部は、特定階層インスタンス以外の階層インスタンスに一致する階層インスタンス群を含むレジスタ名をレジスタ名群として選択する。プロパティ生成部は、アドレス群とレジスタ名群とを対応付けるプロパティを生成する。
【選択図】図2
Description
図1は、本発明の実施形態によるプロパティ自動生成装置の構成を示している。プロパティ自動生成装置は、コンピュータであり、CPU(Central Processing Unit)である実行部11と、記録媒体である記憶部12と、を具備している。記憶部12には、実行部11に実行させるためのコンピュータプログラム13が記憶されている。実行部11は、プロパティ自動生成装置が起動するときなどにコンピュータプログラム13を記憶部12から読み取って実行する。
図2〜図7を用いて、本発明の実施形態によるプロパティ自動生成装置の動作を説明する。図2は、プロパティ自動生成装置の動作を示すフローチャートである。
001 1000 00 0 0 00100、
001 1000 00 0 1 00100、
001 1000 01 0 0 00100、
001 1000 01 0 1 00100、
001 1000 10 0 0 00100、
001 1000 10 0 1 00100、
001 1000 11 0 0 00100、
001 1000 11 0 1 00100、
により表される。
top/sub1a/sub2a/sub3a/sub4a/sub5a/sub6a/r0_reg、
top/sub1a/sub2a/sub3a/sub4a/sub5b/sub6a/r0_reg、
top/sub1a/sub2a/sub3b/sub4a/sub5a/sub6a/r0_reg、
top/sub1a/sub2a/sub3b/sub4a/sub5b/sub6a/r0_reg、
top/sub1a/sub2a/sub3c/sub4a/sub5a/sub6a/r0_reg、
top/sub1a/sub2a/sub3c/sub4a/sub5b/sub6a/r0_reg、
top/sub1a/sub2a/sub3d/sub4a/sub5a/sub6a/r0_reg、
top/sub1a/sub2a/sub3d/sub4a/sub5b/sub6a/r0_reg、
により表されるものとする。
以上の説明により、本発明の実施形態によるプロパティ自動生成装置は、従来よりも少ない工数でプロパティを作成することができる。例えば、LSIの1種N枚構造(上述の複数のレジスタ)のうちの、1枚分の構造(上述のレジスタ群)に対してプロパティを作成する場合、本実施形態の構成と上述のプロパティ省略記述ファイル106により、従来よりも少ない工数でプロパティを作成することができる。
12 記憶部、
13 コンピュータプログラム、
101 アドレス展開部、
102 RTL解析部、
103 マッチング処理部、
104 プロパティ生成部、
105 RTL、
106 プロパティ省略記述ファイル、
107 プロパティフォーマットファイル、
108 データベース、
109 プロパティ、
Claims (15)
- ハードウェア記述言語を用いて集積回路がRTL(Register Transfer Level)で記述された設計情報を検証ツールにより検証するために、仕様記述言語で記述された前記集積回路の仕様を表すプロパティを生成するプロパティ自動生成装置であって、
複数のレジスタのうちのレジスタ群に関するプロパティ省略記述ファイルが与えられるアドレス展開部と、
前記複数のレジスタの各々を識別するレジスタ名が格納されたデータベースと、
を具備し、
前記レジスタ名は、文字列を表す階層インスタンス群を含み、
前記プロパティ省略記述ファイルには、
前記レジスタ群を識別し、前記階層インスタンス群を含む省略レジスタ名と、
前記省略レジスタ名の前記階層インスタンス群にそれぞれ対応するビット部群を含む省略アドレスと、
が記述され、
前記ビット部群の各々はビット列を表し、
前記省略レジスタ名の前記階層インスタンス群のうちの特定階層インスタンスは、前記文字列とは異なる記号を表し、
前記省略アドレスの前記ビット部群のうちの、前記特定階層インスタンスに対応する特定ビット部は、前記ビット列として、ビット数に対応する記号を表し、
前記アドレス展開部は、前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開してアドレス群を生成し、
前記プロパティ自動生成装置は、
前記データベースに格納された前記複数のレジスタの各々の前記レジスタ名の中から、前記プロパティ省略記述ファイルの前記省略レジスタ名の前記階層インスタンス群に対応し、且つ、前記特定階層インスタンス以外の階層インスタンスに一致する階層インスタンス群を含むレジスタ名を前記レジスタ名群として選択するRTL解析部と、
前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成するプロパティ生成部と、
を更に具備するプロパティ自動生成装置。 - 前記アドレス展開部は、
前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開して、前記アドレス群を生成し、
前記アドレス群と前記プロパティ省略記述ファイルの前記省略レジスタ名とを対応付けて前記データベースに格納し、
前記RTL解析部は、
前記データベースを参照して、前記複数のレジスタの各々の前記レジスタ名の中から、前記レジスタ名群を選択し、
前記レジスタ名群を表すリストを前記データベースに格納し、
前記プロパティ生成部は、
前記データベースを参照して、前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成する、
請求項1に記載のプロパティ自動生成装置。 - 前記データベースを参照して、前記アドレス群と前記レジスタ名群とが対応しているか否かについてマッチングし、そのマッチング結果を前記データベースに格納するマッチング処理部、
を更に具備し、
前記プロパティ生成部は、
前記データベースを参照して、前記マッチング結果が、前記アドレス群と前記レジスタ名群とが対応していることを表す場合、前記プロパティを生成する、
請求項1又は2に記載のプロパティ自動生成装置。 - 前記プロパティ生成部には、前記アドレス群と前記レジスタ名群とを対応付ける雛形プロパティが記述されたプロパティフォーマットファイルが与えられ、
前記プロパティ生成部は、
前記雛形プロパティに前記アドレス群と前記レジスタ名群とを記述して前記プロパティを生成する、
請求項1〜3のいずれかに記載のプロパティ自動生成装置。 - ハードウェア記述言語を用いて集積回路がRTL(Register Transfer Level)で記述された設計情報を検証ツールにより検証するために、仕様記述言語で記述された前記集積回路の仕様を表すプロパティを生成するコンピュータを用いたプロパティ自動生成方法であって、
複数のレジスタのうちのレジスタ群に関するプロパティ省略記述ファイルを入力する第1ステップと、
前記複数のレジスタの各々を識別するレジスタ名をデータベースに格納する第2ステップと、
を具備し、
前記レジスタ名は、文字列を表す階層インスタンス群を含み、
前記プロパティ省略記述ファイルには、
前記レジスタ群を識別し、前記階層インスタンス群を含む省略レジスタ名と、
前記省略レジスタ名の前記階層インスタンス群にそれぞれ対応するビット部群を含む省略アドレスと、
が記述され、
前記ビット部群の各々はビット列を表し、
前記省略レジスタ名の前記階層インスタンス群のうちの特定階層インスタンスは、前記文字列とは異なる記号を表し、
前記省略アドレスの前記ビット部群のうちの、前記特定階層インスタンスに対応する特定ビット部は、前記ビット列として、ビット数に対応する記号を表し、
前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開してアドレス群を生成する第3ステップと、
前記データベースに格納された前記複数のレジスタの各々の前記レジスタ名の中から、前記プロパティ省略記述ファイルの前記省略レジスタ名の前記階層インスタンス群に対応し、且つ、前記特定階層インスタンス以外の階層インスタンスに一致する階層インスタンス群を含むレジスタ名を前記レジスタ名群として選択する第4ステップと、
前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成する第5ステップと、
を更に具備するプロパティ自動生成方法。 - 前記第3ステップは、
前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開して、前記アドレス群を生成し、
前記アドレス群と前記プロパティ省略記述ファイルの前記省略レジスタ名とを対応付けて前記データベースに格納し、
前記第4ステップは、
前記データベースを参照して、前記複数のレジスタの各々の前記レジスタ名の中から、前記レジスタ名群を選択し、
前記レジスタ名群を表すリストを前記データベースに格納し、
前記第5ステップは、
前記データベースを参照して、前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成する、
請求項6に記載のプロパティ自動生成方法。 - 前記データベースを参照して、前記アドレス群と前記レジスタ名群とが対応しているか否かについてマッチングし、そのマッチング結果を前記データベースに格納する第6ステップ、
を更に具備し、
前記第5ステップは、
前記データベースを参照して、前記マッチング結果が、前記アドレス群と前記レジスタ名群とが対応していることを表す場合、前記プロパティを生成する、
請求項6又は7に記載のプロパティ自動生成方法。 - 前記アドレス群と前記レジスタ名群とを対応付ける雛形プロパティが記述されたプロパティフォーマットファイルを入力するステップ、
を更に具備し、
前記第5ステップは、
前記雛形プロパティに前記アドレス群と前記レジスタ名群とを記述して前記プロパティを生成する、
請求項6〜8のいずれかに記載のプロパティ自動生成方法。 - ハードウェア記述言語を用いて集積回路がRTL(Register Transfer Level)で記述された設計情報を検証ツールにより検証するために、仕様記述言語で記述された前記集積回路の仕様を表すプロパティを生成するコンピュータに適用されたコンピュータプログラムであって、
複数のレジスタのうちのレジスタ群に関するプロパティ省略記述ファイルを入力する第1ステップと、
前記複数のレジスタの各々を識別するレジスタ名をデータベースに格納する第2ステップと、
を前記コンピュータに実行させ、
前記レジスタ名は、文字列を表す階層インスタンス群を含み、
前記プロパティ省略記述ファイルには、
前記レジスタ群を識別し、前記階層インスタンス群を含む省略レジスタ名と、
前記省略レジスタ名の前記階層インスタンス群にそれぞれ対応するビット部群を含む省略アドレスと、
が記述され、
前記ビット部群の各々はビット列を表し、
前記省略レジスタ名の前記階層インスタンス群のうちの特定階層インスタンスは、前記文字列とは異なる記号を表し、
前記省略アドレスの前記ビット部群のうちの、前記特定階層インスタンスに対応する特定ビット部は、前記ビット列として、ビット数に対応する記号を表し、
前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開してアドレス群を生成する第3ステップと、
前記データベースに格納された前記複数のレジスタの各々の前記レジスタ名の中から、前記プロパティ省略記述ファイルの前記省略レジスタ名の前記階層インスタンス群に対応し、且つ、前記特定階層インスタンス以外の階層インスタンスに一致する階層インスタンス群を含むレジスタ名を前記レジスタ名群として選択する第4ステップと、
前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成する第5ステップと、
を更に前記コンピュータに実行させるコンピュータプログラム。 - 前記第3ステップは、
前記プロパティ省略記述ファイルの前記省略アドレスと前記特定ビット部の個数と前記特定ビット部のビット数とに基づいて、アドレスを展開して、前記アドレス群を生成し、
前記アドレス群と前記プロパティ省略記述ファイルの前記省略レジスタ名とを対応付けて前記データベースに格納し、
前記第4ステップは、
前記データベースを参照して、前記複数のレジスタの各々の前記レジスタ名の中から、前記レジスタ名群を選択し、
前記レジスタ名群を表すリストを前記データベースに格納し、
前記第5ステップは、
前記データベースを参照して、前記アドレス群と前記レジスタ名群とを対応付ける前記プロパティを生成する、
請求項11に記載のコンピュータプログラム。 - 前記データベースを参照して、前記アドレス群と前記レジスタ名群とが対応しているか否かについてマッチングし、そのマッチング結果を前記データベースに格納する第6ステップ、
を更に前記コンピュータに実行させ、
前記第5ステップは、
前記データベースを参照して、前記マッチング結果が、前記アドレス群と前記レジスタ名群とが対応していることを表す場合、前記プロパティを生成する、
請求項11又は12に記載のコンピュータプログラム。 - 前記アドレス群と前記レジスタ名群とを対応付ける雛形プロパティが記述されたプロパティフォーマットファイルを入力するステップ、
を更に前記コンピュータに実行させ、
前記第5ステップは、
前記雛形プロパティに前記アドレス群と前記レジスタ名群とを記述して前記プロパティを生成する、
請求項11〜13のいずれかに記載のコンピュータプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008048382A JP4586864B2 (ja) | 2008-02-28 | 2008-02-28 | プロパティ自動生成装置 |
US12/391,752 US7971163B2 (en) | 2008-02-28 | 2009-02-24 | Property generating apparatus, property generating method and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008048382A JP4586864B2 (ja) | 2008-02-28 | 2008-02-28 | プロパティ自動生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009205523A true JP2009205523A (ja) | 2009-09-10 |
JP4586864B2 JP4586864B2 (ja) | 2010-11-24 |
Family
ID=41014173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008048382A Expired - Fee Related JP4586864B2 (ja) | 2008-02-28 | 2008-02-28 | プロパティ自動生成装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7971163B2 (ja) |
JP (1) | JP4586864B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10235071B2 (en) | 2016-11-29 | 2019-03-19 | Kabushiki Kaisha Toshiba | Tiered storage system, storage controller and tiering control method |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7827517B1 (en) * | 2006-05-19 | 2010-11-02 | Altera Corporation | Automated register definition, builder and integration framework |
KR102218200B1 (ko) | 2014-03-06 | 2021-02-23 | 삼성전자주식회사 | 스프레드 시트를 이용한 rtl 자동 합성 시스템, 방법 및 기록매체 |
US10120968B1 (en) * | 2015-12-03 | 2018-11-06 | Cadence Design Systems, Inc. | System and method for hierarchical library searching |
US11748024B2 (en) * | 2020-04-01 | 2023-09-05 | Samsung Electronics Co., Ltd. | Apparatus and method of managing registers based on register group |
CN113705161B (zh) * | 2021-08-10 | 2024-03-22 | 博流智能科技(南京)有限公司 | Uvm寄存器模型快速生成方法及***、芯片验证方法及*** |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09106684A (ja) * | 1995-10-06 | 1997-04-22 | Nec Corp | 半導体メモリ |
JP2000137745A (ja) * | 1998-11-04 | 2000-05-16 | Toshiba Corp | 論理回路のタイミング仕様入力システムおよび論理回路のタイミング仕様入力方法 |
JP2007114881A (ja) * | 2005-10-18 | 2007-05-10 | Elpida Memory Inc | 回路図作成装置、回路図作成エディタプログラム及び回路図作成方法 |
JP2007264994A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002182926A (ja) | 2000-12-12 | 2002-06-28 | Hitachi Ltd | コンパイル方法及びコンピュータ読み取り可能な記録媒体 |
JP2003006256A (ja) | 2001-06-26 | 2003-01-10 | Toshiba Corp | 論理回路の高位合成装置および高位合成方法 |
JP2003085221A (ja) | 2001-09-10 | 2003-03-20 | Nec Corp | Rtl自動階層化システムおよび方法、rtl自動階層化プログラム |
JP4261502B2 (ja) | 2005-03-14 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 |
JP4387324B2 (ja) | 2005-04-14 | 2009-12-16 | 三菱電機株式会社 | プロパティ変換装置 |
-
2008
- 2008-02-28 JP JP2008048382A patent/JP4586864B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-24 US US12/391,752 patent/US7971163B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09106684A (ja) * | 1995-10-06 | 1997-04-22 | Nec Corp | 半導体メモリ |
JP2000137745A (ja) * | 1998-11-04 | 2000-05-16 | Toshiba Corp | 論理回路のタイミング仕様入力システムおよび論理回路のタイミング仕様入力方法 |
JP2007114881A (ja) * | 2005-10-18 | 2007-05-10 | Elpida Memory Inc | 回路図作成装置、回路図作成エディタプログラム及び回路図作成方法 |
JP2007264994A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10235071B2 (en) | 2016-11-29 | 2019-03-19 | Kabushiki Kaisha Toshiba | Tiered storage system, storage controller and tiering control method |
Also Published As
Publication number | Publication date |
---|---|
US7971163B2 (en) | 2011-06-28 |
US20090222778A1 (en) | 2009-09-03 |
JP4586864B2 (ja) | 2010-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8365110B2 (en) | Automatic error diagnosis and correction for RTL designs | |
JP5350428B2 (ja) | 自動プログラム生成装置、方法及びコンピュータプログラム | |
JP2007323573A (ja) | 機能テスト・スクリプト生成装置 | |
JP4586864B2 (ja) | プロパティ自動生成装置 | |
EP1890235A1 (en) | Test case management | |
JP4147842B2 (ja) | 論理検証システム及び方法、論理コーン抽出装置及び方法、論理検証及び論理コーン抽出プログラム | |
JP2006285333A (ja) | 動作合成装置及び方法 | |
JP5233355B2 (ja) | プロパティ生成システムおよびプロパティ検証システム | |
JP2011191985A (ja) | シンボリック実行支援プログラム、方法及び装置 | |
JP5163172B2 (ja) | ソフトウェアテスト項目編集支援装置およびソフトウェアテスト項目編集支援方法 | |
JP5115003B2 (ja) | 論理設計支援システム及びプログラム | |
Adler et al. | Revision debug with non-linear version history in regression verification | |
JP5578625B2 (ja) | プログラム分析装置、プログラム分析方法、及びプログラム | |
US7340727B2 (en) | Verilog to C++ language translator | |
JP4387324B2 (ja) | プロパティ変換装置 | |
CN111400994A (zh) | 网表形式验证方法、装置、计算机设备及存储介质 | |
Hu et al. | Formal equivalence checking between system-level and RTL descriptions without pre-given mapping information | |
JP2008204187A (ja) | 情報処理装置及び情報処理方法 | |
JP5233354B2 (ja) | プロパティ検証システム、プロパティ検証方法、及びプログラム | |
WO2022249256A1 (ja) | Api検出装置、api検出方法及びプログラム | |
JP2009140028A (ja) | ハードウェア検証用プログラミング記述生成装置、ハードウェア検証用プログラミング記述生成方法、制御プログラムおよび可読記録媒体 | |
JP6954806B2 (ja) | 不具合検出装置、及び不具合検出方法 | |
JP2011034517A (ja) | 等価性検証装置、そのデータ処理方法、およびプログラム | |
JP2010262412A (ja) | 論理回路設計装置 | |
Freuer et al. | On the verification of high-order constraint compliance in IC design |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100310 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100810 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100823 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |