JP2009205410A - メモリコントローラおよびメモリシステム - Google Patents

Abstract

【課題】フラッシュメモリからの読み出しにおいて、転送先のメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な読み出しが可能なメモリコントローラを提供すること。
【解決手段】データの読み出し要求情報に従って、ページ単位で記憶データの読み出しが行われるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、前記フラッシュメモリからページ単位で読み出した記憶データのうち、前記読み出し要求情報に合致しないデータを削除して前記読み出し要求情報に合致するデータのみを選択的に取り出して出力する。
【選択図】 図２

Description

本発明は、メモリコントローラおよびメモリシステムに関するものである。

近年、不揮発性半導体メモリは、大型コンピュータから、パーソナルコンピュータ、家電製品、携帯電話等、様々な所で利用されている。特に、ＮＡＮＤ型フラッシュメモリは、電気的に書き換えが可能であり、不揮発性、大容量化、高集積化が可能な半導体メモリであり、最近では、ハードディスクドライブ（ＨＤＤ）の置き換え用途としても考えられている。

このようなＮＡＮＤ型フラッシュメモリを用いた技術としては、例えばフラッシュメモリの読み出し動作を制御するメモリコントローラの制御により、ページデータを一時貯蔵するためのバッファメモリを有するフラッシュメモリからＤＲＡＭ（Dynamic Random Access Memory）にデータ伝送するデータ処理システムが提案されている（たとえば、特許文献１参照）。

しかしながら、上記従来の技術によれば、ＯｎｅＮＡＮＤ型フラッシュメモリからデータを読み出した際に、本来は読み込む必要のない不要なデータが、必要なデータの間に配置される場合がある。これは、ＮＡＮＤ型フラッシュメモリにおいてはページサイズ単位でしかデータの読み込みが行えないことに起因する。このような場合において、一度ＮＡＮＤ型フラッシュメモリからの読み出しを停止し、再度途中から読み出しを行うと、ＮＡＮＤ型フラッシュメモリからの読み出しにかかる初期時間が新たに必要となり、読み出し速度が低下するという問題がある。

また、不要なデータもまとめて読み込む場合には、ＲＡＭ上に不要なデータを転送することにより、必要のない不要なデータを格納するためのＲＡＭ容量の使用、不要なデータを転送することによるバス使用率の増加などの問題が生じる。また、データ転送先をＡＳＩＣチップ外部のＤＲＡＭとした場合には、チップ外部へのアクセスが発生するため消費電力が多くなる。

特開２００７−８７３８８号公報

本発明は、上記に鑑みてなされたものであって、フラッシュメモリからの読み出しにおいて、転送先のメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な読み出しが可能なメモリコントローラを提供することを目的とする。

本願発明の一態様によれば、データの読み出し要求情報に従って、ページ単位で記憶データの読み出しが行われるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、前記フラッシュメモリからページ単位で読み出した記憶データのうち、前記読み出し要求情報に合致しないデータを削除して前記読み出し要求情報に合致するデータのみを選択的に取り出して出力すること、を特徴とするメモリコントローラが提供される。

本発明によれば、ページ単位で記憶データの読み出しが行われるフラッシュメモリからの読み出しにおいて、転送先のメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な読み出しが可能となる、という効果を奏する。

以下に添付図面を参照して、この発明にかかるメモリコントローラおよびメモリシステムの実施の形態を詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

（実施の形態）
図１は、本発明の実施の形態にかかるメモリシステム１を備えた計算機システムの一例を示す概略図である。本実施の形態にかかるメモリシステム１は、ホスト装置（ＰＣなど）に接続される記憶デバイスである。

計算機システムは、中央演算処理装置（ＣＰＵ：Central Processing Unit）２、ＤＲＡＭ（Dynamic Random Access Memory）等のメインメモリ３、メインメモリ３を制御するメモリコントローラ４、及び本実施の形態にかかるメモリシステム１を備えている。ＣＰＵ２、メインメモリ３、及びメモリシステム１は、アドレスを扱うアドレスバス５、及びデータを扱うデータバス６を介して接続されている。

このような計算機システムでは、ＣＰＵ２からの転送要求（読み出し要求、或いは書き込み要求）に応じて、書き込み要求であればＣＰＵ２のデータ（外部から入力されたデータを含む）、或いはメインメモリ３のデータがメモリシステム１に転送され、読み出し要求であればメモリシステム１のデータがＣＰＵ２、或いはメインメモリ３に転送される。

メモリシステム１は、不揮発性半導体メモリの一種であるＮＡＮＤ型フラッシュメモリ１０、及びこのＮＡＮＤ型フラッシュメモリ１０を制御するＮＡＮＤコントローラ１１を備えている。以下に、メモリシステム１の構成の一例について説明する。

図２は、メモリシステム１の構成を示す概略図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１０、ＤＲＡＭ１２、ＡＳＩＣチップ１３を有する。ＮＡＮＤ型フラッシュメモリ１０は、データの消去単位であるブロック領域を複数配列して構成されている。

ＤＲＡＭ１２は、ＡＳＩＣチップ１３の外部に配置され、ホスト装置とのデータ転送や、ＮＡＮＤ型フラッシュメモリ１０へのデータ読み書き用のバッファとして使用する。ＮＡＮＤ型フラッシュメモリ１０に書き込むデータはすべてＤＲＡＭ１２に存在する。また、ＤＲＡＭ１２には、ＮＡＮＤコントローラ１１がディスクリプタ転送を行う場合に参照するテーブルであり、ＮＡＮＤ型フラッシュメモリ１０からページ単位で読み出した記憶データのディスクリプタ転送に関する指示情報である転送パラメータが記述されたディスクリプタテーブル３１を保持している。

ＡＳＩＣチップ１３内には、ホストインターフェース（ホストＩ／Ｆ）２１、演算処理装置（ＭＰＵ：Micro Processing Unit）２２、ＮＡＮＤコントローラ１１、ＲＡＭコントローラ２３、ＲＯＭ２４、ＲＡＭ２５およびバス２６を備えている。

ホストＩ／Ｆ２１は、ホスト装置とのデータ転送を行なうため、ＮＡＮＤコントローラ１１とホスト装置（図１のＣＰＵ２、メインメモリ３）との間のインターフェース処理を行う。

ＭＰＵ２２は、メモリシステム１全体の動作を制御する。ＭＰＵ２２は、例えば、メモリシステム１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。また、ＭＰＵ２２は、ホスト装置から書き込み要求、読み出し要求、消去要求を受け、これらの要求に応じてＮＡＮＤ型フラッシュメモリ１０に所定の処理を実行する。ＭＰＵ２２は、ＮＡＮＤコントローラ１１を介してＮＡＮＤ型フラッシュメモリ１０のやりとりを行うことができる。

図３は、ＮＡＮＤコントローラ１１の構成例を示す図である。ＮＡＮＤコントローラ１１は、図３に示すようにＤＭＡ転送制御用のＤＭＡコントローラ４１と、ＥＣＣ回路４２と、ＮＡＮＤインターフェース（Ｉ／Ｆ）４３と、を備える。ＤＭＡ転送制御用のＤＭＡコントローラ４１は、バス２６から読み込んだＮＡＮＤ型フラッシュメモリ１０へ書き込むデータをＥＣＣとともにＮＡＮＤ型フラッシュメモリ１０へ転送するための書き込みデータ転送機能、ＮＡＮＤ型フラッシュメモリ１０からページ単位で記憶データおよびＥＣＣの読み込みを行い、読み込んだデータをバス２６に出力する読み込みデータ転送機能を有する。

また、ＤＭＡ転送制御用のＤＭＡコントローラ４１は、ホスト装置からのデータの読み出し要求情報に従って、ページ単位で記憶データの読み出した際に、ＮＡＮＤ型フラッシュメモリ１０からページ単位で読み出した記憶データのうち、読み出し要求情報に合致しないデータを削除して読み出し要求情報に合致するデータのみを選択的に取り出してバス２６に出力する読み捨て機能を有する。この機能により、読み出し要求情報に合致しないデータはＮＡＮＤコントローラ１１からバス２６に出力されることがない。

ＥＣＣ回路４２は、ＮＡＮＤ型フラッシュメモリ１０に書き込むデータにＥＣＣを付加する書き込む機能と、ＮＡＮＤ型フラッシュメモリ１０から読み込まれたデータとＥＣＣとから読み込んだデータの誤りを訂正する機能を有する。ＮＡＮＤ型フラッシュメモリ１０はデータが誤る可能性が高いため、ＮＡＮＤ型フラッシュメモリ１０に格納されるデータは、データの書き込み時にＥＣＣ回路４２でＥＣＣ（Error Check and Correct、エラー訂正符号）が付加されて格納され、読み込み時にＥＣＣ回路４２でＥＣＣを用いてエラー訂正が行なわれる。

ＮＡＮＤインターフェース（Ｉ／Ｆ）４３は、ＮＡＮＤ型フラッシュメモリ１０にアクセスするためにＮＡＮＤコントローラ１１とＮＡＮＤ型フラッシュメモリ１０との間のインターフェース処理を行う機能を有する。

ＲＡＭコントローラ２３は、ＤＲＡＭ１２にアクセスするためにＮＡＮＤコントローラ１１とＤＲＡＭ１２との間のインターフェース処理を行う。ＲＯＭ２４は、ＭＰＵ２２により制御される制御プログラム等を格納する。ＲＡＭ２５は、ＭＰＵ２２の作業エリアとして使用され、ＲＯＭ２４からロードされた制御プログラムや各種のテーブルを記憶する。バス２６としては、例えばＡＨＢバスが用いられる。

次に、以上のように構成されたメモリシステム１においてＮＡＮＤ型フラッシュメモリ１０に記憶されたデータを読み込んでＤＲＡＭ１２に書き込む際の処理について説明する。

まず、ＭＰＵ２２はホスト装置からの読み出し要求情報を受け取ると、該読み出し要求情報に基づいて、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータをディスクリプタ転送するかどうかを判断する。ディスクリプタ転送しないと判断した場合は、ＭＰＵ２２は通常の転送設定パラメータを用いてデータを転送するようにＮＡＮＤコントローラ１１に指示情報を送信する。ＮＡＮＤコントローラ１１では、ＤＭＡコントローラ４１が該指示情報に基づいてＮＡＮＤ型フラッシュメモリ１０からデータを読み出し、ＲＡＭコントローラ２３を介してＤＲＡＭ１２に転送し、ＤＲＡＭ１２に書き込みが行われる。ここでは、データのあるアドレス、転送サイズを指定し、そのアドレスから、指定したサイズ分の転送を行う。

ディスクリプタ転送すると判断した場合は、ＭＰＵ２２は該ディスクリプタ転送において参照するディスクリプタテーブル３１を作成してＤＲＡＭ１２に書き込む。また、ＭＰＵ２２は、ディスクリプタテーブルを参照してディスクリプタ転送を実行する旨のディスクリプタ転送指示情報をデータの読み出しアドレス情報とともにＮＡＮＤコントローラ１１に対して送信する。ＮＡＮＤコントローラ１１では、ＭＰＵ２２からのアドレス情報に基づいてＮＡＮＤ型フラッシュメモリ１０からデータを読み出す。

また、ＮＡＮＤコントローラ１１では、ＭＰＵ２２からのディスクリプタ転送指示情報に基づいてＤＭＡコントローラ４１がＤＲＡＭ１２にアクセスし、ＤＲＡＭ１２に保持されているディスクリプタテーブル３１を読み込んで、どのサイズのデータをどのアドレスに転送するか、どのサイズのデータを削除して読み捨てるか、を指示するディスクリプタ転送パラメータを取得する。そして、ＤＭＡコントローラ４１は、このディスクリプタ転送パラメータに従って、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータの転送を行う。

このディスクリプタテーブル３１の一例を図４に示す。このディスクリプタテーブル３１では、各エントリ１、２、３・・・毎に「データ転送先アドレス」と、転送する「データサイズ」が記述されている。このディスクリプタテーブルのデータ転送先アドレスは図２のシステムではバスの転送先アドレスを示し、データの書き込みが行われるＤＲＡＭ１２の領域はこのアドレスの一部にマップされている。

ここで、このディスクリプタテーブル３１におけるデータ転送先のアドレスが特別な値、例えば全て０である場合や全て１である場合には、ディスクリプタテーブルによって指定されたデータサイズ分だけ、ＮＡＮＤ型フラッシュメモリ１０から読み込んだデータをＤＭＡコントローラ４１内部で除去する。そして、除去していないデータのみをバス２６に出力し、ＲＡＭコントローラ２３を介してＤＲＡＭ１２に転送する。

これにより、ＮＡＮＤ型フラッシュメモリ１０からページ単位で読み出した記憶データのうち、ホスト装置からの読み出し要求情報に合致しないデータを削除して、読み出し要求情報に合致するデータのみを選択的に取り出してＤＲＡＭ１２に転送することができる。したがって、不要なデータがバス２６を介してＤＲＡＭ１２に転送されることがない。そして、ＤＲＡＭ１２では、ホスト装置からの読み出し要求情報に合致するデータのみが書き込まれる。

ディスクリプタテーブル３１の他の例を図５に示す。このディスクリプタテーブルでは、「データ転送先アドレス」と、「フラグ」と、転送する「データサイズ」が記述されている。このディスクリプタテーブルではデータ転送先アドレスにフラグが付されており、このフラグが特定の値である場合に図４に示すディスクリプタテーブルの場合と同様に、ディスクリプタテーブルによって指定されたデータサイズ分だけ、ＮＡＮＤ型フラッシュメモリ１０から読み込んだデータをＤＭＡコントローラ４１内部で除去する。

以上のような、本実施の形態によれば、ＮＡＮＤ型フラッシュメモリ１０からのデータの読み込みにおいて、ＤＲＡＭ１２上に不要なデータを転送する必要がなくなるため、次の効果を得ることができる。すなわち、ＮＡＮＤ型フラッシュメモリ１０からの読み出し処理を途中で停止する必要がないため、読み出しにかかる初期時間の繰り返しが無く、初期時間の繰り返しに起因した読み出し速度の低下が無い。

また、不要なデータを格納するためのＤＲＡＭ１２の容量を確保する必要が無く、ＤＲＡＭ１２を有効に使用することができる。また、不要なデータを転送することによるバス使用率の増加を防止して、バス２６の有効利用を図ることができる。また、ＡＳＩＣ外部のＤＲＡＭ１２への不要なデータの転送および書き込みにより生じる不要なアクセス時間を削減することができるため、ＤＲＡＭ１２への書き込み処理時間の短縮、および不要な消費電力を削減して低消費電力化を図ることができる。

なお、上記においてはバッファをＡＳＩＣ外部のＤＲＡＭとして説明したが、ＡＳＩＣチップ内部にＳＲＡＭなどのＲＡＭを置き、該ＲＡＭをバッファとして使用しても良い。また、上記不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリを用いたメモリシステムについて説明したが、メモリシステムとしては例えばＳＤカードやＵＳＢメモリなどに適用することもできる。

［実施例］
上記実施の形態のメモリシステム１をＳＳＤ（Solid State Drive）として構成した場合の実施例について説明する。図６は、ＳＳＤ１００の構成を示すブロック図である。

ＳＳＤ１００は、データ保存用の複数のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）１０、データ転送用または作業領域用のＤＲＡＭ１０１、これらを制御するドライブ制御回路１０２、及び電源回路１０３を備えている。ドライブ制御回路１０２は、ＳＳＤ１００の外部に設けられる状態表示用ＬＥＤを制御するための制御信号を出力する。

ＳＳＤ１００は、ＡＴＡインターフェース（ＡＴＡ Ｉ／Ｆ）を介して、パーソナルコンピュータ等のホスト装置との間でデータを送受信する。また、ＳＳＤ１００は、ＲＳ２３２Ｃインターフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）を介して、デバッグ用機器との間でデータを送受信する。

電源回路１０３は、外部電源を受け、この外部電源を用いて複数の内部電源を生成する。これらの内部電源は、ＳＳＤ１００内の各部に供給される。また、電源回路１０３は、外部電源の立ち上がりまたは立ち下りを検知して、パワーオンリセット信号またはパワーオフリセット信号を生成する。これらパワーオンリセット信号及びパワーオフリセット信号は、ドライブ制御回路１０２に送られる。

図７は、ドライブ制御回路１０２の構成を示すブロック図である。ドライブ制御回路１０２は、データアクセス用バス１０４、第１の回路制御用バス１０５、及び第２の回路制御用バス１０６を備えている。

第１の回路制御用バス１０５には、ドライブ制御回路１０２全体を制御するプロセッサ１０７が接続されている。また、第１の回路制御用バス１０５には、各管理プログラム（ＦＷ：firmware）のブート用プログラムが格納されたブートＲＯＭ１０８がＲＯＭコントローラ１０９を介して接続されている。また、第１の回路制御用バス１０５には、電源回路１０３からのパワーオン／オフリセット信号を受けて、リセット信号及びクロック信号を各部に供給するクロックコントローラ１１０が接続されている。

第２の回路制御用バス１０６は、第１の回路制御用バス１０５に接続されている。第２の回路制御用バス１０６には、状態表示用ＬＥＤにステータス表示用信号を供給するパラレルＩＯ（ＰＩＯ）回路１１１、ＲＳ２３２Ｃインターフェースを制御するシリアルＩＯ（ＳＩＯ）回路１１２が接続されている。

ＡＴＡインターフェースコントローラ（ＡＴＡコントローラ）１１３、第１のＥＣＣ（Error Check and Correct）回路１１４、ＮＡＮＤコントローラ１１５、及びＤＲＡＭコントローラ１１９は、データアクセス用バス１０４と第１の回路制御用バス１０５との両方に接続されている。ＡＴＡコントローラ１１３は、ＡＴＡインターフェースを介してホスト装置との間でデータを送受信する。データアクセス用バス１０４には、データ作業領域として使用されるＳＲＡＭ１２０がＳＲＡＭコントローラ１２１を介して接続されている。

ＮＡＮＤコントローラ１１５は、４つのＮＡＮＤメモリ１０とのインターフェース処理を行うＮＡＮＤ Ｉ／Ｆ１１８、第２のＥＣＣ回路１１７、及びＮＡＮＤメモリ−ＤＲＡＭ間のアクセス制御を行うＤＭＡ転送制御用ＤＭＡコントローラ１１６を備えている。

図８は、プロセッサ１０７の構成を示すブロック図である。プロセッサ１０７は、データ管理部１２２、ＡＴＡコマンド処理部１２３、セキュリティ管理部１２４、ブートローダ１２５、初期化管理部１２６、デバッグサポート部１２７を備えている。

データ管理部１２２は、ＮＡＮＤコントローラ１１５、第１のＥＣＣ回路１１４を介して、ＮＡＮＤメモリ−ＤＲＡＭ間のデータ転送、ＮＡＮＤチップに関する各種機能を制御する。

ＡＴＡコマンド処理部１２３は、ＡＴＡコントローラ１１３、及びＤＲＡＭコントローラ１１９を介して、データ管理部１２２と協動してデータ転送処理を行う。セキュリティ管理部１２４は、データ管理部１２２及びＡＴＡコマンド処理部１２３と協動して各種のセキュリティ情報を管理する。ブートローダ１２５は、パワーオン時、各管理プログラム（ＦＷ）をＮＡＮＤメモリ１０からＳＲＡＭ１２０にロードする。

初期化管理部１２６は、ドライブ制御回路１０２内の各コントローラ／回路の初期化を行う。デバッグサポート部１２７は、外部からＲＳ２３２Ｃインターフェースを介して供給されたデバッグ用データを処理する。

図９は、ＳＳＤ１００を搭載したポータブルコンピュータ２００の一例を示す斜視図である。ポータブルコンピュータ２００は、本体２０１と、表示ユニット２０２とを備えている。表示ユニット２０２は、ディスプレイハウジング２０３と、このディスプレイハウジング２０３に収容された表示装置２０４とを備えている。

本体２０１は、筐体２０５と、キーボード２０６と、ポインティングデバイスであるタッチパッド２０７とを備えている。筐体２０５内部には、メイン回路基板、ＯＤＤユニット（Optical Disk Device）、カードスロット、ＳＳＤ１００等が収容されている。

カードスロットは、筐体２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部２０８が設けられている。ユーザは、この開口部２０８を通じて筐体２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。

ＳＳＤ１００は、従来のＨＤＤの置き換えとして、ポータブルコンピュータ２００内部に実装された状態として使用してもよいし、ポータブルコンピュータ２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。

尚、上記実施の形態のメモリシステム１は、ＳＳＤに限らず、例えば、ＳＤＴＭカードに代表されるメモリカードとして構成することも可能である。メモリシステム１をメモリカードとして構成する場合、ポータブルコンピュータに限らず、携帯電話、ＰＤＡ、デジタルスチルカメラ、デジタルビデオカメラ等、各種電子機器に対して適用可能である。

この発明の一実施形態に従ったメモリシステムを備えた計算機システムの一例を示す概略図である。 この発明の一実施形態に従ったメモリシステムの構成を示す概略図である。 この発明の一実施形態に従ったメモリシステムにおけるＮＡＮＤコントローラの構成例を示す図である。 この発明の一実施形態に従ったメモリシステムにおけるディスクリプタテーブルの一例を示す図である。 この発明の一実施形態に従ったメモリシステムにおけるディスクリプタテーブルの一例を示す図である。 この発明の一実施例にかかるＳＳＤの構成を示す図である。 この発明の一実施例にかかるドライブ制御回路の構成を示す図である。 この発明の一実施例にかかるプロセッサの構成を示す図である。 この発明の一実施例にかかるＳＳＤを搭載したポータブルコンピュータの一例を示す斜視図である。

符号の説明

１ メモリシステム、２ ＣＰＵ、３ メインメモリ、４ メモリコントローラ、１０ ＮＡＮＤ型フラッシュメモリ、１１ ＮＡＮＤコントローラ、１２ ＤＲＡＭ、１３ ＡＳＩＣチップ、２１ ホストインターフェース（ホストＩ／Ｆ）、２２ 演算処理装置（ＭＰＵ）、２３ ＲＡＭコントローラ、２４ ＲＯＭ、２５ ＲＡＭ、２６ バス、３１ ディスクリプタテーブル、４１ ＤＭＡコントローラ、４２ ＥＣＣ回路、４３ ＮＡＮＤ Ｉ／Ｆ。

Claims (6)

1. データの読み出し要求情報に従って、ページ単位で記憶データの読み出しが行われるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
   前記フラッシュメモリからページ単位で読み出した記憶データのうち、前記読み出し要求情報に合致しないデータを削除して前記読み出し要求情報に合致するデータのみを選択的に取り出して出力すること、
   を特徴とするメモリコントローラ。
2. 前記メモリコントローラは、前記ページ単位で読み出した記憶データのディスクリプタ転送に関する指示情報を参照して前記読み出し要求情報に合致するデータを選択的に取り出してＤＭＡ転送を行うこと、
   を特徴とする請求項１に記載のメモリコントローラ。
3. 前記メモリコントローラは、前記フラッシュメモリからページ単位で読み出した記憶データのうち、前記指示情報においてデータの転送先として特定のアドレスが指定されているデータを、前記読み出し要求情報に合致しないデータとして削除すること、
   を特徴とする請求項２に記載のメモリコントローラ。
4. 前記メモリコントローラは、前記フラッシュメモリからページ単位で読み出した記憶データのうち、前記指示情報においてデータの転送先に特定のフラグが付されているデータを、前記読み出し要求情報に合致しないデータとして削除すること、
   を特徴とする請求項２に記載のメモリコントローラ。
5. 前記フラッシュメモリが、ＮＡＮＤ型フラッシュメモリであること、
   を特徴とする請求項１に記載のメモリコントローラ。
6. 請求項１〜５のいずれか１つに記載のメモリコントローラと、前記メモリコントローラがアクセスして記憶データの読み出しを行うフラッシュメモリと、前記メモリコントローラで選択的に取り出して出力されたデータが書き込まれる他のメモリと、を備えること、
   ことを特徴とするメモリシステム。

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