JP2009194231A - 光半導体デバイスの作製方法 - Google Patents
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Abstract
【課題】工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる光半導体デバイスの作製方法を提供する。
【解決手段】エッチングレートがInPより小さいエッチングストップ層及びInP系化合物半導体層をInPウェハ13上に順に形成し、InP系化合物半導体層をエッチングするとともにエッチングストップ層で該エッチングを停止することによりアライメントマーク51を形成し、InPクラッド層によってアライメントマーク51を埋め込み、アライメントマーク51と、InP層のうちアライメントマーク51を埋め込む部分とを覆いつつ半導体メサ15を形成し、InP埋込領域29により半導体メサ15の両側面を埋め込み、InPクラッド層のうちアライメントマーク51を埋め込む部分を選択的にエッチングしてアライメントマーク51を露出させる。
【選択図】図1
【解決手段】エッチングレートがInPより小さいエッチングストップ層及びInP系化合物半導体層をInPウェハ13上に順に形成し、InP系化合物半導体層をエッチングするとともにエッチングストップ層で該エッチングを停止することによりアライメントマーク51を形成し、InPクラッド層によってアライメントマーク51を埋め込み、アライメントマーク51と、InP層のうちアライメントマーク51を埋め込む部分とを覆いつつ半導体メサ15を形成し、InP埋込領域29により半導体メサ15の両側面を埋め込み、InPクラッド層のうちアライメントマーク51を埋め込む部分を選択的にエッチングしてアライメントマーク51を露出させる。
【選択図】図1
Description
本発明は、光半導体デバイスの作製方法に関するものである。
光半導体デバイスを作製する際には、リソグラフィ用のアライメントマークをウェハ上に形成する。そして、プロセス中のアライメントマークの変形や損傷を防止するために、アライメントマーク上に保護膜を形成することが知られている(特許文献1参照)。
また、光半導体デバイスの構造として、埋め込み構造を有するものが知られている。このような光半導体デバイスを作製する際には、光導波路構造を有する半導体メサをエッチングにより形成し、半導体メサの両側に埋込領域を再成長させてその両側面を埋め込む。
特開2001−251007号公報
埋め込み構造を有する光半導体デバイスを作製する際には、前述したように、エッチングによる半導体メサの形成、及び埋込領域の再成長が必要となる。したがって、半導体メサを形成する際にはエッチングマスクが形成され、埋め込み後には除去される。このような作製方法において、アライメントマーク上に保護膜を形成するという従来の方法によってアライメントマークを適切に保護するためには、アライメントマーク上の保護膜を十分に残しつつ半導体メサ形成用のエッチングマスクを除去するための工夫が必要となり、工程が複雑になってしまう。また、光半導体デバイスを作製する工程とは別に保護膜を形成するための工程が必要となり、工程数が増加してしまう。
本発明者は、InP基板を用いた光半導体デバイスについて研究している。InP基板を用いた光半導体デバイスにおいて、上述した課題を解決する一つの方法として例えば次のようなものが考えられる。図11(a)に示すように、半導体メサの一部となるInP系半導体膜102(例えばGaInAsP活性層など)をInPウェハ101上に形成したのち、図11(b)に示すように、このInP系半導体膜102及びInPウェハ101のうち或る領域(例えばウェハの縁部付近)を所定パターンにエッチングしてアライメントマーク103を形成する。次に、図11(c)に示すように、このInP系半導体膜102上に更に形成されるInP膜104(例えばInPクラッド層など)を用いてアライメントマーク103を埋め込む。そして、図11(d)に示すように、半導体メサ105の形成、および埋込領域106の再成長を行ったのち、InP膜104とInP系半導体膜102とのエッチングレート差を利用し、アライメントマーク103を覆うInP膜104を選択的にエッチングすることにより、図11(e)に示すようにアライメントマーク103を露出させる。このような方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマークを保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。
しかしながら、上述した方法には次の課題がある。一般的に、アライメントマークを作成する際には、視認性を確保するため十分なコントラストを実現することが望ましいと考えられている。上述した方法では、図11(b)に示したようにInP系半導体膜102を貫通してInPウェハ101に達するようにエッチングを施すことで、十分なコントラストを実現することができる。しかし、この方法では、図11(e)に示した工程においてアライメントマーク103を露出させる際に、アライメントマーク103の根元部分(InPウェハ101)をエッチングにより削り取ってしまいアライメントマーク103が崩れてしまうおそれがある。
本発明は、上記事情に鑑みてなされたものであり、特許文献1に記載されたような従来の方法と比較して工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる光半導体デバイスの作製方法を提供することを目的とする。
上記した課題を解決するために、本発明による光半導体デバイスの作製方法は、InP基板と、InP基板上に形成されたInP層を含み光導波路構造を有する半導体メサと、半導体メサの両側面を埋め込むInP埋込領域とを備える光半導体デバイスを作製する方法であって、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層及びInP系化合物半導体層を、InP基板となるウェハ上に順に形成する積層工程と、アライメントマークの平面形状を含むエッチングマスクをInP系化合物半導体層上に形成し、該エッチングマスクを用いてInP系化合物半導体層をエッチングするとともに、エッチングストップ層で該エッチングを停止することによりアライメントマークを形成する第1のエッチング工程と、InP系化合物半導体層上にInP層を形成すると共に、該InP層によってアライメントマークを埋め込むInP層形成工程と、アライメントマークと、InP層のうちアライメントマークを埋め込む部分とを覆い且つ半導体メサの平面形状を含むエッチングマスクをInP層上に形成し、該エッチングマスクを用いてInP層、InP系化合物半導体層及びエッチングストップ層をエッチングすることにより半導体メサを形成する第2のエッチング工程と、InP埋込領域により半導体メサの両側面を埋め込む埋込工程と、半導体メサと、InP埋込領域のうち半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、InP層のうちアライメントマークを埋め込む部分を所定のエッチャントによりエッチングしてアライメントマークを露出させる第3のエッチング工程とを備えることを特徴とする。
この光半導体デバイスの作製方法においては、InP系化合物半導体層をエッチングしてアライメントマークを形成したのち、InP層(例えば、InPクラッド層など)を用いてアライメントマークを埋め込んでいる。そして、半導体メサを形成する第2のエッチング工程と埋込工程とを経た第3のエッチング工程において、InP層とInP系化合物半導体層とのエッチングレート差を利用し、アライメントマークを覆うInP層を選択的にエッチングすることにより、アライメントマークを好適に露出させている。このように、上記した光半導体デバイスの作製方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマークを保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。
また、上記した光半導体デバイスの作製方法においては、InP基板となるウェハ上に、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層及びInP系化合物半導体層を順に形成している。そして、第1のエッチング工程においてアライメントマークを形成する際に、このエッチングストップ層でエッチングを停止している。これにより、第3のエッチング工程においてアライメントマークの根元部分のInPウェハ(或いは、InPウェハとエッチングストップ層との間に設けられた他のInP層)が過度にエッチングされて該根元部分が削れてしまうことを抑止でき、アライメントマークの形状を好適に維持できる。また、InP系化合物半導体層の厚さを調節することにより、十分なコントラストを得ることも可能となる。
また、光半導体デバイスは、エッチングストップ層が活性層であることを特徴としてもよい。活性層は、一般的にInGaAsPやAlGaInAsといったInPに対してエッチング選択性を有する材料により構成されることが多く、このような活性層をエッチングストップ層として利用することで、上記した光半導体デバイスの作製方法を好適に実施できる。また、この場合、InP系化合物半導体層が、活性層上に設けられる光閉じ込め層であると尚良い。光閉じ込め層もまた、活性層と同様にInPに対してエッチング選択性を有する材料により構成されることが多い。このような光閉じ込め層をInP系化合物半導体層として利用することで、上記した光半導体デバイスの作製方法を更に好適に実施できる。
また、光半導体デバイスの作製方法は、InP系化合物半導体層が活性層であることを特徴としてもよい。上述したように、活性層は、InPに対してエッチング選択性を有する材料により構成されることが多いので、InP系化合物半導体層として利用しても、上記した光半導体デバイスの作製方法を好適に実施できる。なお、この場合、エッチングストップ層は、InPウェハと活性層との間に別途設けられることとなる。
また、光半導体デバイスの作製方法は、活性層上に回折格子を形成する回折格子形成工程を、第1のエッチング工程とInP層形成工程との間に更に備えており、回折格子形成工程の際に、回折格子の形成に使用されるエッチングマスクの位置合わせをアライメントマークにより行うことを特徴としてもよい。これにより、例えば位相シフト領域を有する回折格子等、高い位置精度を要する回折格子を好適に形成できる。
また、光半導体デバイスの作製方法は、InP層が、活性層上に設けられるクラッド層であることを特徴としてもよい。このように、活性層上にクラッド層として設けられるInP層をアライメントマークの埋め込みに利用することで、アライメントマークを適切に保護できる。
また、光半導体デバイスの作製方法は、エッチングストップ層がGaを含み、所定のエッチャントが、塩酸及びリン酸のうち少なくとも一方を含む溶液であることを特徴としてもよい。塩酸及びリン酸の少なくとも一方を含む溶液を用いてエッチングを行うと、GaInAsPやAlGaInAs等に対するエッチングレートに比べてInPのエッチングレートが極めて速くなる。したがって、第3のエッチング工程の際に、アライメントマークを覆うInP層の選択的エッチングを効果的に行うことができる。
本発明による光半導体デバイスの作製方法によれば、従来の方法と比較して工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる。
以下、添付図面を参照しながら本発明による光半導体デバイスの作製方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図1は、本実施形態に係る光半導体デバイスの作製方法によって作製される、光半導体デバイスおよびアライメントマークの構成を示す斜視図である。なお、図1は、光半導体デバイスおよびアライメントマークが形成されたウェハの一部を切り欠いて示しており、更に光半導体デバイスの一部を切り欠いてその内部構造を示している。本実施形態では、光半導体デバイスとしていわゆる埋め込みヘテロ構造(BH構造)を有する分布帰還型(DFB:Distributed FeedBack)の半導体レーザを作製する方法を例示するが、本実施形態に係る作製方法の適用対象は半導体レーザに限られるものではなく、BH構造を有するものであれば、例えば半導体光変調素子といった他の光半導体デバイスでもよい。
本実施形態に係る作製方法によって作製される半導体レーザ10は、図1に示されるように、n型(第1導電型)のInP基板13と、InP基板13の主面13a上に設けられた半導体メサ15とを備えている。
半導体メサ15は、InP基板13の主面13a上に設けられたバッファ層17と、バッファ層17上に設けられた活性層19と、活性層19上に設けられたInPクラッド層21とを含んで構成されている。また、半導体メサ15は、バッファ層17と活性層19との間に設けられた光閉じ込め層23、および活性層19とInPクラッド層21との間に設けられた光閉じ込め層25を更に含んで構成されている。そして、光閉じ込め層25とInPクラッド層21との境界部分には、回折格子25aが形成されている。
バッファ層17の構成材料としては、例えばn型InPが挙げられる。バッファ層17の厚さは例えば550[nm]であり、InP基板13と共に活性層19に対する下部クラッド層として機能する。活性層19は、そのバンドギャップがバッファ層17およびInPクラッド層21より小さいInP系化合物半導体からなり、その厚さは例えば200[nm]、その発光波長は例えば1.3[μm]〜1.5[μm]である。活性層19は、単一の半導体層から成ることもできるが、単一量子井戸(SQW)構造あるいは多重量子井戸(MQW)構造を有することが好ましい。一実施例としては、活性層19は、互いに組成比の異なるGaInAsP井戸層(例えばバンドギャップ波長1.41[μm])とGaInAsPバリア層(例えばバンドギャップ波長1.1[μm])とが交互に積層されて成る。また、他の実施例としては、活性層19は、互いに組成比の異なるAlGaInAs井戸層(例えばバンドギャップ波長1.41[μm])とAlGaInAsバリア層(例えばバンドギャップ波長1.1[μm])とが交互に積層されて成る。或いは、活性層19は、GaInAsP井戸層(例えばバンドギャップ波長1.41[μm])とInGaAsバリア層(例えばバンドギャップ波長1.1[μm])とによって構成されてもよい。このような活性層19を構成するInP系化合物半導体は、所定のエッチャントに対するエッチングレートがInPより小さいので、後述する半導体レーザ10の作製方法において、活性層19となる層はエッチングストップ層としても機能する。
InPクラッド層21は、p型(第2導電型)InPからなる。InPクラッド層21の厚さは例えば450[nm]であり、後述するInPクラッド層27と共に活性層19に対する上部クラッド層として機能する。また、InPクラッド層21は、後述する半導体レーザ10の作製方法において、アライメントマークを埋め込むためのInP層として機能する。
光閉じ込め層23は、そのバンドギャップがバッファ層17より小さく活性層19より大きいInP系化合物半導体からなる。また、光閉じ込め層25は、そのバンドギャップがInPクラッド層21より小さく活性層19より大きいInP系化合物半導体からなる。一実施例としては、光閉じ込め層23,25はGaInAsPまたはAlGaInAsからなる。光閉じ込め層23,25の厚さは例えば50[nm]である。光閉じ込め層25を構成するInP系化合物半導体は、所定のエッチャントに対するエッチングレートがInPより小さいので、後述する半導体レーザ10の作製方法において、光閉じ込め層25となる層はアライメントマークを構成するInP系化合物半導体層として機能する。
半導体メサ15の両側には、InP埋込領域29が設けられている。InP埋込領域29は、半導体メサ15の両側面を埋め込むようにInP基板13の主面13a上に配置された半絶縁性領域であり、本実施形態では半導体メサ15の各層と接している。図1に示されるInP埋込領域29は、半導体メサ15の両側面を覆うと共にInP基板13の主面13a上に設けられたp型InP層29aと、InP層29a上に設けられたn型InP層29bとを含んで構成されている。このような構成により、InP埋込領域29は、半導体レーザ10に供給された電流を半導体メサ15へ効率的に導くように働く。InP層29a,29bの厚さは、例えば1200[nm]である。なお、InP埋込領域としては、このような形態以外にも、例えば鉄(Fe)などの元素がドープされた一つのInP層からなる形態であってもよい。
半導体メサ15上、及び埋込領域29上にはInPクラッド層27及びコンタクト層31がこの順に設けられている。InPクラッド層27はp型InPからなり、その厚さは例えば1600[nm]である。コンタクト層31は、p型のIII−V族化合物半導体層であり、一実施例としては、コンタクト層31はp型GaInAsからなる。コンタクト層31の厚さは、例えば500[nm]以下である。
なお、図示しないが、コンタクト層31上には、半導体メサ15上に開口を有する絶縁膜が設けられる。そして、絶縁膜の開口内には、コンタクト層31と電気的に接続される電極が埋め込まれる。この電極は、例えばTi/Pt/Au構造を有する。また、InP基板13の裏面13bにも電極が設けられる。この電極は、例えばAuGeNi/Au構造を有する。これらの電極間に電圧が印加されることにより、活性層19に電流が供給され、半導体レーザ10の端面から発光する。
また、本実施形態に係る作製方法によって作製されるリソグラフィ用のアライメントマーク51は、図1に示されるように、InP基板13上において半導体レーザ10とは異なる領域に形成された凹部81内において凸状に形成される。アライメントマーク51は、InP基板13の主面13a上に形成された光閉じ込め層59を含んで構成されており、アライメントマーク51の周囲に形成された凹部81の底部は、活性層55によって構成されている。なお、活性層55及び光閉じ込め層59の組成および厚さは、それぞれ活性層19及び光閉じ込め層25と同じである。
アライメントマーク51の平面形状は、例えば図1に示すように、或る方向に沿って平行に並ぶ一対の線状部分と、該方向と交差する方向に沿って平行に並ぶ別の一対の線状部分とを含むように構成される。互いに平行な一対の線状部分同士の間隔は、例えば10[μm]である。また、各線状部分の短手方向の幅は、例えば10[μm]である。
ここで、図2は、図1に示した半導体レーザ10およびアライメントマーク51が形成されるウェハ状のInP基板13の平面形状を示す図である。InP基板13の周縁には、オリエンテーションフラットOFが形成されている。InP基板13の主面13aの中央部分には、光半導体デバイスを作製するための複数の領域がマトリックス状に配置されたパターン領域32が設けられている。そして、InP基板13の主面13aの周辺部分には、図1に示したアライメントマーク51を形成するための複数のアライメントマーク領域34が、パターン領域32を取り囲むように設けられている。
続いて、本実施形態による光半導体デバイス(半導体レーザ10)の作製方法について詳細に説明する。図3〜図8は、本実施形態に係る作製方法の各工程を示す斜視図である。本実施形態に係る光半導体デバイスの作製方法は、例えば以下の順序で実施されることが好ましい。
(積層工程)
まず、(100)面を有するn型InP基板(InPウェハ)13を用意する。次に、半導体メサ15(図1参照)となる半導体積層73をn型InP基板13上に形成する。具体的には、図3(a)に示すように、InP基板13の主面13a上に、バッファ層17となるn型InP半導体膜61、光閉じ込め層23となるGaInAsP半導体膜(またはAlGaInAs半導体膜)63、活性層19,55となるInGaAsP/InGaAsP超格子多重積層膜(またはAlGaInAs/AlGaInAs超格子多重積層膜、InGaAsP/InGaAs超格子多重積層膜など)65、光閉じ込め層25,59となるGaInAsP半導体膜(またはAlGaInAs半導体膜)67、及びキャップ層となるp型InP半導体膜69を順次成長させる。これらの半導体膜のうち、超格子多重積層膜65は、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層である。また、半導体膜67は、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるInP系化合物半導体層である。好適な実施例では、これらの半導体膜61,63,65,67及び69を、有機金属気相成長(MOCVD)法によりエピタキシャル成長させるとよい。また、n型InP半導体膜61には、n型不純物として例えばシリコン(Si)をドープするとよい。
まず、(100)面を有するn型InP基板(InPウェハ)13を用意する。次に、半導体メサ15(図1参照)となる半導体積層73をn型InP基板13上に形成する。具体的には、図3(a)に示すように、InP基板13の主面13a上に、バッファ層17となるn型InP半導体膜61、光閉じ込め層23となるGaInAsP半導体膜(またはAlGaInAs半導体膜)63、活性層19,55となるInGaAsP/InGaAsP超格子多重積層膜(またはAlGaInAs/AlGaInAs超格子多重積層膜、InGaAsP/InGaAs超格子多重積層膜など)65、光閉じ込め層25,59となるGaInAsP半導体膜(またはAlGaInAs半導体膜)67、及びキャップ層となるp型InP半導体膜69を順次成長させる。これらの半導体膜のうち、超格子多重積層膜65は、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層である。また、半導体膜67は、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるInP系化合物半導体層である。好適な実施例では、これらの半導体膜61,63,65,67及び69を、有機金属気相成長(MOCVD)法によりエピタキシャル成長させるとよい。また、n型InP半導体膜61には、n型不純物として例えばシリコン(Si)をドープするとよい。
(第1のエッチング工程)
続いて、図3(b)に示すように、アライメントマーク51(図1参照)の平面形状を表すエッチングマスクM4、およびアライメントマーク51上及びその周囲を除く半導体積層73の全面を覆うエッチングマスクM5を半導体積層73上に形成する。具体的には、まず半導体積層73上に絶縁膜(SiN、SiON、またはSiO2など)を堆積する。このとき、絶縁膜の厚さは例えば100[nm]である。そして、この絶縁膜上にフォトレジストを塗布し、アライメントマーク51の平面形状を含み且つアライメントマーク51の周囲が除かれたパターンとなるようにフォトレジストを露光する。フォトレジストの現像処理を行ったのち、反応性イオンエッチング(RIE)といったドライエッチング、もしくはフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクM4およびM5が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。
続いて、図3(b)に示すように、アライメントマーク51(図1参照)の平面形状を表すエッチングマスクM4、およびアライメントマーク51上及びその周囲を除く半導体積層73の全面を覆うエッチングマスクM5を半導体積層73上に形成する。具体的には、まず半導体積層73上に絶縁膜(SiN、SiON、またはSiO2など)を堆積する。このとき、絶縁膜の厚さは例えば100[nm]である。そして、この絶縁膜上にフォトレジストを塗布し、アライメントマーク51の平面形状を含み且つアライメントマーク51の周囲が除かれたパターンとなるようにフォトレジストを露光する。フォトレジストの現像処理を行ったのち、反応性イオンエッチング(RIE)といったドライエッチング、もしくはフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクM4およびM5が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。
続いて、図4(a)に示すように、半導体積層73のうちエッチングマスクM4,M5で覆われていない部分に対してエッチングを施す。このときのエッチング方法としては、例えばRIEといったドライエッチング、もしくは塩酸及びリン酸のうち少なくとも一方を含む溶液を用いたウェットエッチングが好適である。また、エッチング深さは、超格子多重積層膜65を露出させ、且つ超格子多重積層膜65を貫通しない程度とする。すなわち、本実施形態におけるInP系化合物半導体層である半導体膜67を貫通するようエッチングするとともに、エッチングストップ層である超格子多重積層膜65で該エッチングを停止する。これにより、超格子多重積層膜65を底部とする凹部81が形成され、光閉じ込め層59を有するアライメントマーク51が形成される。なお、この段階では、アライメントマーク51上にp型InP半導体膜69が残存している。その後、エッチングマスクM4,M5を除去する。エッチングマスクM4,M5は絶縁膜からなるので、例えばフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングにより、エッチングマスクM4,M5を除去するとよい。
(回折格子形成工程)
続いて、図4(b)に示すように、半導体積層73のうち半導体レーザ10となる領域のGaInAsP半導体膜67に回折格子67aを形成する。この回折格子67aの形成過程は、エッチングマスクの形状およびエッチング深さが異なる点を除き、上記第1のエッチング工程と同様である。なお、本工程においては、エッチングマスクを例えばフォトリソグラフィ、ナノインプリント或いは電子ビーム露光によって形成することができる。回折格子67aの形成後、キャップ層であるp型InP半導体膜69をエッチングにより除去する。
続いて、図4(b)に示すように、半導体積層73のうち半導体レーザ10となる領域のGaInAsP半導体膜67に回折格子67aを形成する。この回折格子67aの形成過程は、エッチングマスクの形状およびエッチング深さが異なる点を除き、上記第1のエッチング工程と同様である。なお、本工程においては、エッチングマスクを例えばフォトリソグラフィ、ナノインプリント或いは電子ビーム露光によって形成することができる。回折格子67aの形成後、キャップ層であるp型InP半導体膜69をエッチングにより除去する。
ここで、DFB型半導体レーザの一方式として、回折格子67aに位相シフト領域(図4(b)のA部分)を設けた位相シフト回折格子を有する構成が知られている。例えば、λ/4位相シフト構造の回折格子を有するDFB型半導体レーザなどである。このような位相シフト領域を有する回折格子を形成する場合、この回折格子形成のためのエッチングマスクパターンを、アライメントマーク51を用いて位置決めすることができる。
位相シフト回折格子を有するDFB型半導体レーザにおいては、位相シフト領域が回折格子のどの位置にあるかによって、半導体レーザ内の光強度分布、単一モード発振特性、および光出力等のレーザ発振特性等が変化する。そのため、位相シフト領域の位置は、精度良く且つ再現性良く決定されることが重要である。そこで、回折格子形成のためのエッチングマスクパターンを上記のようにアライメントマーク51を用いて位置決めした上でエッチングマスクを形成することにより、半導体レーザ10における回折格子67aの位相シフト領域Aの位置を再現性よく且つ高精度に配置することができるので、所望の特性を有する高性能のDFB型半導体レーザを歩留まり良く製造することができる。
(InP層形成工程)
続いて、図5(a)に示すように、InPクラッド層21(図1参照)となるp型InP半導体膜(InP層)71をInP基板13上の全面に成長させることにより、p型InP半導体膜71をGaInAsP半導体膜67上に形成すると共に、p型InP半導体膜71によってアライメントマーク51を埋め込む。そして、より好適には、p型InP半導体膜71上に、キャップ層となるp型GaInAs半導体膜75を形成する。一実施例としては、p型InPおよびp型GaInAsをMOCVD法により順にエピタキシャル成長させることにより、p型InP半導体膜71およびp型GaInAs半導体膜75を形成するとよい。
続いて、図5(a)に示すように、InPクラッド層21(図1参照)となるp型InP半導体膜(InP層)71をInP基板13上の全面に成長させることにより、p型InP半導体膜71をGaInAsP半導体膜67上に形成すると共に、p型InP半導体膜71によってアライメントマーク51を埋め込む。そして、より好適には、p型InP半導体膜71上に、キャップ層となるp型GaInAs半導体膜75を形成する。一実施例としては、p型InPおよびp型GaInAsをMOCVD法により順にエピタキシャル成長させることにより、p型InP半導体膜71およびp型GaInAs半導体膜75を形成するとよい。
(第2のエッチング工程)
続いて、図5(b)に示すように、エッチングマスクM6,M7をp型InP半導体膜71上(本実施形態ではp型GaInAs半導体膜75上)に形成する。エッチングマスクM6は、半導体メサ15の平面形状を表し光導波方向を長手方向とするエッチングマスクである。エッチングマスクM7は、アライメントマーク51と、p型InP半導体膜71のうちアライメントマーク51を埋め込む部分とを覆うエッチングマスクである。このエッチングマスクM6,M7の形成過程は、その形状が異なる点を除き、上記第1のエッチング工程におけるエッチングマスクM4,M5の形成過程と同様である。
続いて、図5(b)に示すように、エッチングマスクM6,M7をp型InP半導体膜71上(本実施形態ではp型GaInAs半導体膜75上)に形成する。エッチングマスクM6は、半導体メサ15の平面形状を表し光導波方向を長手方向とするエッチングマスクである。エッチングマスクM7は、アライメントマーク51と、p型InP半導体膜71のうちアライメントマーク51を埋め込む部分とを覆うエッチングマスクである。このエッチングマスクM6,M7の形成過程は、その形状が異なる点を除き、上記第1のエッチング工程におけるエッチングマスクM4,M5の形成過程と同様である。
続いて、各半導体膜61,63,65,67,71および75のうちエッチングマスクM6,M7で覆われていない部分をエッチングにより除去する。このときのエッチング方法としては、例えばRIEといったドライエッチング、もしくはBrとメタノールの混合溶液を用いたウェットエッチングが好適である。また、エッチング深さは、n型InP基板13が露出する程度、具体的には2.0[μm]程度が好適である。これにより、図6(a)に示すように、バッファ層17、光閉じ込め層23、活性層19、光閉じ込め層25、InPクラッド層21、およびキャップ層37を有する半導体メサ15が形成される。
(埋込工程)
続いて、図6(b)に示すように、エッチングマスクM6,M7を残した状態でInP基板13上にInP埋込領域29を成長させることにより、半導体メサ15の両側面を埋め込む。好適な実施例では、p型InP層29aおよびn型InP層29bをMOCVD法により順にエピタキシャル成長させて、InP埋込領域29を形成するとよい。或いは、FeドープInPをMOCVD法によりエピタキシャル成長させて、InP埋込領域を形成してもよい。
続いて、図6(b)に示すように、エッチングマスクM6,M7を残した状態でInP基板13上にInP埋込領域29を成長させることにより、半導体メサ15の両側面を埋め込む。好適な実施例では、p型InP層29aおよびn型InP層29bをMOCVD法により順にエピタキシャル成長させて、InP埋込領域29を形成するとよい。或いは、FeドープInPをMOCVD法によりエピタキシャル成長させて、InP埋込領域を形成してもよい。
その後、エッチングマスクM6,M7を除去する。エッチングマスクM6,M7は絶縁膜からなるので、例えばフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングにより、エッチングマスクM6,M7を除去するとよい。更に、キャップ層37、およびエッチングマスクM7に覆われていたキャップ層であるp型GaInAs半導体膜75を、例えばリン酸(H3PO4)等を用いて除去する。これにより、後述のクラッド・コンタクト形成工程における結晶成長への影響を低減することができる。
(クラッド・コンタクト形成工程)
続いて、図7(a)に示すように、n型InP基板13上の全面に亘ってp型InP半導体膜を成長させることにより、InPクラッド層27を形成する。すなわち、InPクラッド層27は、半導体メサ15上、埋込領域29上、およびアライメントマーク51を埋め込むp型InP半導体膜71上に亘って設けられる。そして、InPクラッド層27上にp型GaInAs半導体膜を成長させることにより、コンタクト層31を形成する。好適な実施例では、InPクラッド層27となるp型InP半導体膜、およびコンタクト層31となるp型GaInAs半導体膜を、それぞれMOCVD法によりエピタキシャル成長させるとよい。
続いて、図7(a)に示すように、n型InP基板13上の全面に亘ってp型InP半導体膜を成長させることにより、InPクラッド層27を形成する。すなわち、InPクラッド層27は、半導体メサ15上、埋込領域29上、およびアライメントマーク51を埋め込むp型InP半導体膜71上に亘って設けられる。そして、InPクラッド層27上にp型GaInAs半導体膜を成長させることにより、コンタクト層31を形成する。好適な実施例では、InPクラッド層27となるp型InP半導体膜、およびコンタクト層31となるp型GaInAs半導体膜を、それぞれMOCVD法によりエピタキシャル成長させるとよい。
(第3のエッチング工程)
続いて、図7(b)に示すように、半導体メサ15と、InP埋込領域29のうち半導体メサ15の両側面を埋め込む部分とを覆うエッチングマスクM8を形成する。具体的には、まずコンタクト層31上に絶縁膜(SiN、SiON、またはSiO2など)を堆積する。このとき、絶縁膜の厚さは例えば100[nm]である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ15と、InP埋込領域29のうち半導体メサ15の両側面を埋め込む部分とを覆うパターンとなるようにフォトレジストを露光する。このとき、露光部分の位置決めには高い精度は不要である。したがって、ウェハの中心位置及びオリエンテーションフラットOF(図2参照)の位置を機械的に検出することにより露光部分の位置決めを行うとよい。
続いて、図7(b)に示すように、半導体メサ15と、InP埋込領域29のうち半導体メサ15の両側面を埋め込む部分とを覆うエッチングマスクM8を形成する。具体的には、まずコンタクト層31上に絶縁膜(SiN、SiON、またはSiO2など)を堆積する。このとき、絶縁膜の厚さは例えば100[nm]である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ15と、InP埋込領域29のうち半導体メサ15の両側面を埋め込む部分とを覆うパターンとなるようにフォトレジストを露光する。このとき、露光部分の位置決めには高い精度は不要である。したがって、ウェハの中心位置及びオリエンテーションフラットOF(図2参照)の位置を機械的に検出することにより露光部分の位置決めを行うとよい。
フォトレジストの現像処理を行ったのち、反応性イオンエッチング(RIE)といったドライエッチング、もしくはフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクM8が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。
続いて、InP基板13上に積層された各半導体層のうちエッチングマスクM8で覆われていない部分に対してエッチングを施す。このとき、アライメントマーク51に含まれる光閉じ込め層59及び活性層55(すなわち図3に示した半導体膜67、超格子多重積層膜65)に対するエッチングレートがInPに対するエッチングレートより小さい所定のエッチャントを用いることにより、アライメントマーク51を覆うコンタクト層31およびInPクラッド層27、並びにアライメントマーク51を埋め込むp型InP半導体膜71を選択的にエッチングし、アライメントマーク51を露出させる。好適な実施例としては、活性層55及び光閉じ込め層59が例えばGaInAsPまたはAlGaInAsからなる場合、エッチャントとして塩酸及びリン酸のうち少なくとも一方を含む溶液を使用するとよい。
その結果、図8に示すように、光閉じ込め層59を有するアライメントマーク51が、活性層55を底部とする凹部81内において十分に識別可能なように突出することとなる。この後、例えばフッ酸(HFaq)や緩衝フッ酸(BHF)を用いたウェットエッチングによりエッチングマスクM8を除去する。以上の工程により、図1に示した半導体レーザ10およびアライメントマーク51が得られる。
(絶縁層及び電極形成工程)
その後、開口を有する絶縁層(図示せず)をコンタクト層31上に形成し、その開口を埋め込むように電極(図示せず)を形成する。また、InP基板13の裏面13bに別の電極(図示せず)を形成する。これらの工程においては、先の工程において形成されたアライメントマーク51を基準に位置合わせが行われる。最後に、各半導体レーザ10毎にInP基板13をチップ状に分割することにより、BH構造を有するDFB型半導体レーザが得られる。
その後、開口を有する絶縁層(図示せず)をコンタクト層31上に形成し、その開口を埋め込むように電極(図示せず)を形成する。また、InP基板13の裏面13bに別の電極(図示せず)を形成する。これらの工程においては、先の工程において形成されたアライメントマーク51を基準に位置合わせが行われる。最後に、各半導体レーザ10毎にInP基板13をチップ状に分割することにより、BH構造を有するDFB型半導体レーザが得られる。
以上に説明した、本実施形態に係る光半導体デバイスの作製方法によって得られる効果について説明する。本実施形態の作製方法においては、まず光閉じ込め層25となるGaInAsP半導体膜(またはAlGaInAs半導体膜)67をエッチングしてアライメントマーク51を形成したのち(第1のエッチング工程)、InPクラッド層21となるp型InP半導体膜71を用いてアライメントマークを埋め込んでいる。そして、半導体メサ15を形成する第2のエッチング工程と埋込工程とを経た第3のエッチング工程において、p型InP半導体膜71と半導体膜67とのエッチングレート差を利用し、アライメントマーク51を覆うp型InP半導体膜71を選択的にエッチングすることにより、アライメントマーク51を好適に露出させている。このように、本実施形態に係る光半導体デバイスの作製方法によれば、半導体レーザ10を作製するプロセスを利用してアライメントマーク51を保護できるので、アライメントマーク51を保護する為の保護膜を半導体レーザ10の作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマーク51を適切に保護できる。
また、本実施形態に係る光半導体デバイスの作製方法においては、InP基板13となるウェハ上に、所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなる超格子多重積層膜65及び半導体膜(InP系化合物半導体層)67を順に形成している。そして、第1のエッチング工程においてアライメントマーク51を形成する際に、超格子多重積層膜65をエッチングストップ層として機能させ、エッチングを停止している(図9(a))。ここで、例えば図9(b)に示すように、アライメントマーク114を形成する際に図11(a)〜(e)に示した方法に従って活性層110や光閉じ込め層111,112を貫通してInP層113に達するようにエッチングを行った場合、アライメントマーク114を掘り起こす第3のエッチング工程において、アライメントマーク114の根元部分のInPが過度にエッチングされて削れてしまい、アライメントマーク114が用を為さなくなるおそれがある。これに対し、本実施形態の作製方法では、第3のエッチング工程において超格子多重積層膜65がInP半導体膜61を保護するので、アライメントマーク51の根元部分が削れてしまうことを抑止し、アライメントマーク51の形状を好適に維持できる。また、半導体膜67の厚さを調節することにより、十分なコントラストを得ることも可能となる。
また、活性層は、一般的にInGaAsPやAlGaInAsといったInPに対してエッチング選択性を有する材料により構成されることが多く、このような活性層を構成するための超格子多重積層膜65をエッチングストップ層として利用することで、上記した効果を容易に得ることができる。活性層上の光閉じ込め層もまた、活性層と同様にInPに対してエッチング選択性を有する材料により構成されることが多いので、このような光閉じ込め層を構成するための半導体膜67をInP系化合物半導体層として利用することで、上記した効果を更に容易に得ることができる。
また、本実施形態のように、活性層上に設けられるInPクラッド層21を、アライメントマーク51を埋め込むためのInP層として利用すると良い。これにより、半導体レーザ10を作製するプロセスを利用してアライメントマーク51を適切に保護できる。
また、本実施形態のように、エッチングストップ層(超格子多重積層膜65)がGaを含む場合、第3のエッチング工程において使用されるエッチャントとして、塩酸及びリン酸のうち少なくとも一方を含む溶液を用いるとよい。塩酸及びリン酸の少なくとも一方を含む溶液を用いてエッチングを行うと、GaInAsPやAlGaInAs等に対するエッチングレートに比べてInPのエッチングレートが極めて速くなる。したがって、第3のエッチング工程の際に、アライメントマーク51を覆うInPクラッド層21の選択的エッチングを効果的に行うことができる。
なお、本実施形態ではエッチングストップ層として活性層(超格子多重積層膜65)を利用し、アライメントマークを構成するInP系化合物半導体層として活性層上の光閉じ込め層(半導体膜67)を利用しているが、InP系化合物半導体層として活性層(超格子多重積層膜65)を利用してもよい。その場合、活性層(超格子多重積層膜65)とバッファ層(n型InP半導体膜61)との間にエッチングストップ層を設ける必要がある。したがって、例えば活性層とバッファ層との間の光閉じ込め層(半導体膜63)をエッチングストップ層として利用してもよく、或いは、活性層(超格子多重積層膜65)と光閉じ込め層(半導体膜63)との間に、エッチングストップ層を更に設けてもよい。また、例えば光閉じ込め層(半導体膜63)とInPバッファ層17との間に、これらの中間のバンドギャップ(例えばバンドギャップ波長が1.0[μm])を有するエッチングストップ層を設けてもよい。
また、アライメントマーク51の形状は、図1に示した形状に限られるものではない。図10(a)及び(b)は、アライメントマーク形状の変形例を示す斜視図である。例えば、アライメントマーク51は、図10(a)に示すように、超格子多重積層膜65によって構成された平らな面上に凸状に形成されてもよく、或いは、図10(b)に示すように、超格子多重積層膜65を底部とする溝状に形成されてもよい。
本発明による光半導体デバイスの作製方法は、上記した実施形態に限られるものではなく、他にも様々な変形が可能である。例えば、上記実施形態では光半導体デバイスの一例としてDFB型の半導体レーザ素子を例示したが、本発明は、DFB型以外の半導体レーザ素子、半導体光変調素子、半導体レーザ素子と半導体光変調素子とを集積した半導体光集積素子、或いは光合分波器などの他の光半導体デバイスにも適用できる。
また、上記実施形態ではn型InP基板上にn型のバッファ層、活性層、及びp型のInPクラッド層が積層された光半導体デバイスについて本発明を適用したが、p型InP基板上にp型のバッファ層、活性層、及びn型のInPクラッド層が積層された光半導体デバイスについても本発明を適用可能である。また、上記実施形態では活性層の構成材料としてGaInAsPおよびAlGaInAsを例示したが、本発明における活性層は、InPに対して選択的にエッチング可能なものであれば他の組成を有しても良い。
10…半導体レーザ、13…InP基板(InPウェハ)、15…半導体メサ、17…バッファ層、19,55…活性層、21…クラッド層、23,25,59…光閉じ込め層、25a…回折格子、27…クラッド層、29…埋込領域、31…コンタクト層、32…パターン領域、34…アライメントマーク領域、37…キャップ層、51…アライメントマーク、81…凹部。
Claims (7)
- InP基板と、前記InP基板上に形成されたInP層を含み光導波路構造を有する半導体メサと、前記半導体メサの両側面を埋め込むInP埋込領域とを備える光半導体デバイスを作製する方法であって、
所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層及びInP系化合物半導体層を、前記InP基板となるウェハ上に順に形成する積層工程と、
アライメントマークの平面形状を含むエッチングマスクを前記InP系化合物半導体層上に形成し、該エッチングマスクを用いて前記InP系化合物半導体層をエッチングするとともに、前記エッチングストップ層で該エッチングを停止することにより前記アライメントマークを形成する第1のエッチング工程と、
前記InP系化合物半導体層上に前記InP層を形成すると共に、該InP層によって前記アライメントマークを埋め込むInP層形成工程と、
前記アライメントマークと、前記InP層のうち前記アライメントマークを埋め込む部分とを覆い且つ前記半導体メサの平面形状を含むエッチングマスクを前記InP層上に形成し、該エッチングマスクを用いて前記InP層、前記InP系化合物半導体層及び前記エッチングストップ層をエッチングすることにより前記半導体メサを形成する第2のエッチング工程と、
前記InP埋込領域により前記半導体メサの両側面を埋め込む埋込工程と、
前記半導体メサと、前記InP埋込領域のうち前記半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、前記InP層のうち前記アライメントマークを埋め込む部分を前記所定のエッチャントによりエッチングして前記アライメントマークを露出させる第3のエッチング工程と
を備えることを特徴とする、光半導体デバイスの作製方法。 - 前記エッチングストップ層が活性層であることを特徴とする、請求項1に記載の光半導体デバイスの作製方法。
- 前記InP系化合物半導体層が、前記活性層上に設けられる光閉じ込め層であることを特徴とする、請求項2に記載の光半導体デバイスの作製方法。
- 前記InP系化合物半導体層が活性層であることを特徴とする、請求項1に記載の光半導体デバイスの作製方法。
- 前記活性層上に回折格子を形成する回折格子形成工程を、前記第1のエッチング工程と前記InP層形成工程との間に更に備えており、
前記回折格子形成工程の際に、前記回折格子の形成に使用されるエッチングマスクの位置合わせを前記アライメントマークにより行うことを特徴とする、請求項2〜4のいずれか一項に記載の光半導体デバイスの作製方法。 - 前記InP層が、前記活性層上に設けられるクラッド層であることを特徴とする、請求項2〜5のいずれか一項に記載の光半導体デバイスの作製方法。
- 前記エッチングストップ層がGaを含み、前記所定のエッチャントが、塩酸及びリン酸のうち少なくとも一方を含む溶液であることを特徴とする、請求項1〜6のいずれか一項に記載の光半導体デバイスの作製方法。
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JP2012059842A (ja) * | 2010-09-07 | 2012-03-22 | Sumitomo Electric Ind Ltd | 半導体レーザ素子の製造方法 |
JP2013143483A (ja) * | 2012-01-11 | 2013-07-22 | Mitsubishi Electric Corp | 半導体レーザ素子の製造方法と半導体レーザ素子 |
CN102938364A (zh) * | 2012-11-02 | 2013-02-20 | 上海华力微电子有限公司 | 一种在铜制程mim电容工艺中采用对准标记的方法 |
CN102938364B (zh) * | 2012-11-02 | 2015-07-29 | 上海华力微电子有限公司 | 一种在铜制程mim电容工艺中采用对准标记的方法 |
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