JP2009193282A

JP2009193282A - Data processing apparatus

Info

Publication number: JP2009193282A
Application number: JP2008032601A
Authority: JP
Inventors: Michiyuki Suzuki; 通之鈴木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-02-14
Filing date: 2008-02-14
Publication date: 2009-08-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processing apparatus capable of preventing reduction of speed, with a simple circuit configuration. <P>SOLUTION: Before functional modules start transferring of data to an internal bus 101, a functional module on a writing side directly sends a process information representing a process content to a functional module on a succeeding stage. The internal bus 101 determines a transfer destination path by a direct command issued by WDMA of module before starting of data transfer, to automatically trigger RDMA (Read DMA) for direct data transfer. A first module 102 on the writing side can transmit data as if the data is transferred to a large capacity memory, and a sixth module 107 which is a transfer destination can receive data as if the data is read out of the large capacity memory. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、各機能モジュール間でデータ転送を行うデータ処理装置に関する。 The present invention relates to a data processing apparatus that performs data transfer between functional modules.

画像処理モジュールの中には、画像処理部、圧縮部、伸張部、外部大容量メモリコントローラを複数有しており、画像処理部による画像処理結果の一部または全てを一旦大容量メモリに溜めながら、画像処理部に続く後処理を行っていたが、複数のマスタモジュールから大容量メモリへのアクセスが集中すると外部メモリへの帯域が圧迫し速度低下するという問題点がある。 The image processing module has a plurality of image processing units, compression units, decompression units, and external large-capacity memory controllers, and temporarily stores part or all of the image processing results by the image processing unit in the large-capacity memory. However, post-processing following the image processing unit is performed. However, when accesses from a plurality of master modules to a large-capacity memory are concentrated, the bandwidth to the external memory is compressed and the speed is reduced.

そこで、各モジュールをダイレクトにデータ転送させる技術があるが、各モジュールにマスタとターゲットとを用意することになり、１つのモジュールにデータ転送用のコントローラを２種類持たせる必要があるため、設計をするには回路が複雑なるという問題点がある。 Therefore, there is a technology to transfer data directly to each module. However, a master and a target are prepared for each module, and it is necessary to have two types of controllers for data transfer in one module. However, there is a problem that the circuit becomes complicated.

特許文献１には、機能モジュールと大容量メモリとの間を、ＤＭＡを用いてデータを転送する技術が示されている。 Patent Document 1 discloses a technique for transferring data between a functional module and a large-capacity memory using DMA.

特開２００２−３２８８８１号公報JP 2002-328881 A

本発明の目的は、単純な回路構成で、速度低下を抑制することができるデータ処理装置を提供することである。 An object of the present invention is to provide a data processing apparatus that can suppress a decrease in speed with a simple circuit configuration.

本発明は、複数の機能モジュールを有し、各機能モジュールが内部バスに対してデータを転送開始する前に、書き込み側の機能モジュールは、直接後段の機能モジュールに対して処理内容を示す処理情報送付することを特徴とするデータ処理装置である。 The present invention has a plurality of functional modules, and before each functional module starts to transfer data to the internal bus, the functional module on the writing side directly displays processing information for the subsequent functional module. It is a data processing device characterized by sending.

また本発明は、前記内部バスは、各機能モジュールが転送開始前に発行するダイレクトコマンドにより、転送先経路を決定することを特徴とする。 In the invention, it is preferable that the internal bus determines a transfer destination path by a direct command issued by each functional module before starting the transfer.

また本発明は、前記内部バスが決定する転送先経路は、バスマトリクスで形成され、ポートアドレスの書き換えで前記バスマトリクスの各スイッチを切り替え、転送先経路を決定することを特徴とする。 According to the present invention, the transfer destination path determined by the internal bus is formed by a bus matrix, and each switch of the bus matrix is switched by rewriting the port address to determine the transfer destination path.

また本発明は、前記内部バスが前記転送先経路を決定した後に、書き込み側の機能モジュールから後段の機能モジュールに対して最小単位でデータを転送することを特徴とする。 Further, the present invention is characterized in that after the internal bus determines the transfer destination path, data is transferred from the writing function module to the subsequent function module in a minimum unit.

また本発明は、前記各機能モジュールは、固有のアドレスを所有することを特徴とする。 In the invention, it is preferable that each functional module has a unique address.

また本発明は、所定の容量以上の記憶容量を有する大容量メモリを有し、
前記大容量メモリを介して前記書き込み側の機能モジュールから後段の機能モジュールにデータを転送するとき、データの転送開始前に、前記大容量メモリに送られた書き込み側の機能モジュールが送ったコマンドを解析することにより後段の機能モジュールを決定することを特徴とする。 The present invention also includes a large-capacity memory having a storage capacity greater than a predetermined capacity,
When transferring data from the writing-side functional module to the subsequent-stage functional module via the large-capacity memory, the command sent by the writing-side functional module sent to the large-capacity memory is sent before starting the data transfer. It is characterized in that a subsequent functional module is determined by analysis.

本発明によれば、内部バスに対してデータを転送開始する前に、書き込み側の機能モジュールが、直接後段の機能モジュールに対して処理内容を示す処理情報を送付するので、各機能モジュール間を多くの配線でつなぐ必要がなくなり、単純な回路構成で速度低下の抑制を実現することができる。 According to the present invention, before starting to transfer data to the internal bus, the functional module on the writing side directly sends processing information indicating the processing contents to the subsequent functional module. It is not necessary to connect many wires, and it is possible to suppress the speed reduction with a simple circuit configuration.

また本発明によれば、前記内部バスは、各機能モジュールが転送開始前に発行するダイレクトコマンドにより、転送先経路を決定する。 According to the present invention, the internal bus determines a transfer destination path by a direct command issued by each functional module before starting the transfer.

これにより、ダイレクト転送する前に、内部バスに対して転送先経路の確保を行なうことができる。 As a result, a transfer destination path can be secured for the internal bus before direct transfer.

また本発明によれば、前記内部バスが決定する転送先経路は、バスマトリクスで形成され、ポートアドレスの書き換えで前記バスマトリクスの各スイッチを切り替え、転送先経路を決定するので、ダイレクト転送において、内部バスのポートアドレスに対して書き込み側の機能モジュールがコマンドを発行することでデータ転送することができる。 According to the present invention, the transfer destination path determined by the internal bus is formed by a bus matrix, and each switch of the bus matrix is switched by rewriting the port address to determine the transfer destination path. Data can be transferred when the functional module on the writing side issues a command to the port address of the internal bus.

以下では、本発明の実施形態であるデータ処理装置の内部バスの動作について図１および図２を用いて説明する。なお、本発明のデータ処理装置は、画像データをその処理対象とし、スキャナで読み取った画像データの記憶装置への読み出し、書き込みや、画像処理モジュールへの転送、処理が施された画像データの後処理モジュールへの転送などに好適に用いられる。 Hereinafter, the operation of the internal bus of the data processing apparatus according to the embodiment of the present invention will be described with reference to FIGS. The data processing apparatus according to the present invention targets image data, and reads and writes image data read by a scanner to a storage device, transfers the image data to an image processing module, and processes the processed image data. It is suitably used for transfer to a processing module.

本発明のデータ処理装置は、複数の機能モジュールを有し、各機能モジュールが内部バスを介して、ＣＰＵなどの制御部を介さずＤＭＡ（Direct Memory Access）方式によりデータのリード（読み出し）、ライト（書き込み）を行う。 The data processing apparatus of the present invention has a plurality of functional modules, and each functional module reads and writes data by an DMA (Direct Memory Access) system via an internal bus without using a control unit such as a CPU. (Write).

図１は、本発明のデータ処理装置の構成を示すブロック図である。データ処理装置は、複数の機能モジュールである第１モジュール１０２〜第７モジュール１０８を備え、内部バス１０１によってこれらのモジュールがデータ送受信可能に接続されている。ローカルバスコントローラ１０９は、外部のデータ処理装置などとデータ通信を行うためのコントローラである。データ処理装置は、ＳＤＲＡＭコントローラ１１０を介して、外部大容量メモリ１１３とデータのリード、ライトを行う。 FIG. 1 is a block diagram showing the configuration of the data processing apparatus of the present invention. The data processing apparatus includes a first module 102 to a seventh module 108 which are a plurality of functional modules, and these modules are connected by an internal bus 101 so that data can be transmitted and received. The local bus controller 109 is a controller for performing data communication with an external data processing device or the like. The data processing apparatus reads / writes data from / to the external large capacity memory 113 via the SDRAM controller 110.

本発明のデータ処理装置では、各機能モジュールが内部バス１０１に対してデータを転送開始する前に、書き込み側の機能モジュールは、直接後段の機能モジュールに対して処理内容を示す処理情報を送付する。 In the data processing apparatus of the present invention, before each functional module starts to transfer data to the internal bus 101, the functional module on the writing side directly sends processing information indicating the processing content to the subsequent functional module. .

ここで、書き込み側の機能モジュールを第１モジュール１０２とし、後段の転送先機能モジュールを第６モジュール１０７としてデータフローを説明する。 Here, the data flow will be described with the functional module on the writing side as the first module 102 and the transfer destination functional module at the subsequent stage as the sixth module 107.

図２は、データ処理装置内でのバスデータフローを示す図である。
本発明では、第１モジュール１０２のＷＤＭＡ（Write DMA）は、データの転送開始前に、転送先の第６モジュール１０７に対して、予め転送しようとするデータの処理サイズ、処理内容を含むダイレクトコマンドを発行する。 FIG. 2 is a diagram showing a bus data flow in the data processing apparatus.
In the present invention, the WDMA (Write DMA) of the first module 102 is a direct command including the processing size and processing contents of data to be transferred in advance to the sixth module 107 as the transfer destination before starting the data transfer. Is issued.

ダイレクトコマンドを受信した第６モジュール１０７は、コマンドを解析して、データ読み込みのアクションを起こす。その後に、大容量高速メモリを介さずに直接データを転送する。 The sixth module 107 that has received the direct command analyzes the command and takes an action of reading data. Thereafter, the data is directly transferred without going through the large-capacity high-speed memory.

このとき、内部バス１０１はモジュールのＷＤＭＡがデータ転送開始前に発行するダイレクトコマンドにより、転送先経路を決定し、ＲＤＭＡ（Read DMA）を自動的に起動させることで、あたかもメモリ転送しかしていないかのような動作により、ダイレクトにデータ転送させることができる。 At this time, the internal bus 101 determines the transfer destination path by a direct command issued by the module WDMA before the start of data transfer, and automatically starts RDMA (Read DMA), so that only memory transfer is performed. By such an operation, data can be directly transferred.

このようにすることで、前段書き込み側の第１モジュール１０２は、あたかも大容量メモリに対してデータ転送しているかの如くデータ送信することができ、後段転送先の第６モジュール１０７は、あたかも大容量メモリからデータを読み出しているかの如くデータを受信することができるため、各機能モジュール間を多くの配線でつなぐ必要がなくなり、単純な回路構成で速度低下の抑制を実現することができる。 In this way, the first module 102 on the preceding write side can transmit data as if it were transferring data to the large-capacity memory, and the sixth module 107 on the subsequent transfer destination is as large as possible. Since the data can be received as if the data is being read from the capacity memory, it is not necessary to connect each functional module with many wirings, and the speed reduction can be suppressed with a simple circuit configuration.

本発明に対して一般的なターゲットアクセスでは、前段の書き込み側モジュールより一定量毎に、転送サイズが通知されるように構成されているシステムであるため、そのような転送のための回路を新たに設計する必要がある。さらに、画像データを処理する場合には、主走査、副走査サイズを別途設定する必要があるため、より複雑で回路規模を増大させることになる。 In the general target access for the present invention, the system is configured such that the transfer size is notified by a predetermined amount from the writing module in the previous stage. Therefore, a circuit for such transfer is newly added. It is necessary to design to. Furthermore, when processing image data, it is necessary to set the main scanning and sub-scanning sizes separately, which increases the complexity and the circuit scale.

次に、各モジュールがデータを外部の大容量メモリ１１３から読み取る場合について説明する。 Next, a case where each module reads data from the external large-capacity memory 113 will be described.

まず、ＣＰＵ（不図示）から大容量メモリ１１３の開始アドレス、連続するデータ容量をモジュールのレジスタ１１２に設定し、DMA_STARTコマンドを起動する。これにより、ＲＤＭＡコントローラを介して大容量メモリ１１３の開始アドレスとデータ容量（基本バースト）を、内部バス１０１にRDMA_CVLDコマンドを発行し、データを最小単位で読み出すことができる。 First, the CPU (not shown) sets the start address of the large capacity memory 113 and the continuous data capacity in the register 112 of the module, and starts the DMA_START command. As a result, the start address and data capacity (basic burst) of the large capacity memory 113 can be issued to the internal bus 101 via the RDMA controller, and the RDMA_CVLD command can be issued to read the data in the smallest unit.

各ＤＭＡが所望する総サイズを読み取るには、最小単位のデータ読み取りを、レジスタ設定容量を全て繰り返し要求することで、読み取りが可能となる。 In order to read the total size desired by each DMA, it is possible to read the minimum unit of data by repeatedly requesting all register setting capacities.

次に、各モジュールがデータを外部の大容量メモリ１１３へ書き込む場合について説明する。 Next, a case where each module writes data to the external large-capacity memory 113 will be described.

まずＣＰＵから大容量メモリ１１３の開始アドレス・連続するデータ容量をレジスタ１１２に設定し、DMA_STARTコマンドを起動する。これにより、ＷＤＭＡコントローラを介して大容量メモリ１１３の開始アドレスとデータ容量（基本バースト）であるWDMA_CVLDコマンドと、書き込みデータそのものであるWDMA_CWDを内部バス１０１に発行し、データを最小単位で書き出すことができる。 First, the CPU sets the start address of the large-capacity memory 113 and the continuous data capacity in the register 112, and starts the DMA_START command. As a result, the start address of the large-capacity memory 113 and the data capacity (basic burst), the WDMA_CVLD command, and the write data itself, WDMA_CWD, are issued to the internal bus 101 via the WDMA controller, and the data can be written in the smallest unit. it can.

各ＤＭＡが所望する総サイズを書き込むには、最小単位のデータ書き込みを、レジスタ設定容量を全て繰り返し要求することで、書き込みが可能となる。 In order to write the total size desired by each DMA, writing can be performed by repeatedly requesting data writing in the minimum unit for all register setting capacities.

本発明は、メモリを介さずにダイレクトにデータ転送する場合、簡単な回路構成で実現するために上記のＤＭＡ転送の特徴を最大限に活用する。 The present invention makes the best use of the features of the DMA transfer described above in order to realize a simple circuit configuration when transferring data directly without using a memory.

つまり、データをダイレクト転送するＷＤＭＡは、ダイレクト転送する前に、内部バス１０１に対して転送先経路を確保するとともに、転送先のサイズ容量およびDMA_STARTコマンドを自動起動させる。 That is, the WDMA that directly transfers data secures a transfer destination path for the internal bus 101 and automatically activates the transfer destination size capacity and the DMA_START command before direct transfer.

このためにＲＤＭＡはダイレクトコマンド(RDMA_DCOM)によりサイズ容量を受け付け、ダイレクトコマンドを受信すると、自身のレジスタに受信したサイズをレジスタ設定し、自身のＤＭＡ起動をかける。 For this purpose, the RDMA accepts the size capacity by the direct command (RDMA_DCOM), and when the direct command is received, sets the received size in its own register, and activates its own DMA.

ＤＭＡ起動後の動作としては、RDMA_CVLDを発行しないことを除いて、メモリアクセスするのと同じ動作をする。 The operation after DMA activation is the same as the memory access except that RDMA_CVLD is not issued.

ＲＤＭＡは、ＦＩＦＯ（First in First out）１１１よりRDMA_DVLDコマンドと
RDMA_DRCVコマンドとを使用してRequest-Acknowledgeハンドシェイクしながらデータを受信するので、あたかもメモリからデータを読み出しているかのような動作になる。 RDMA uses RDMA_DVLD command from FIFO (First in First out) 111 and
Since the data is received using the RDMA_DRCV command and the Request-Acknowledge handshake, the operation is as if the data is being read from the memory.

ＷＤＭＡはデータ転送する前にダイレクトコマンドにより転送先経路の確保と相手先に設定するサイズ容量を通知する。 The WDMA notifies the transfer destination path reservation and the size capacity set in the other party by a direct command before data transfer.

一旦転送先経路が確保された後は、ＷＤＭＡがあたかもメモリにデータを書き込んでいるかのような動作になる。メモリアクセス、ダイレクトアクセスにかかわらず、各ＷＤＭＡはダイレクトコマンドをＤＭＡが起動するたびに発行するようにすれば設計は統一化され簡略化される。 Once the transfer destination path is secured, the operation is as if the WDMA is writing data to the memory. Regardless of memory access or direct access, the design is unified and simplified if each WDMA issues a direct command each time the DMA is activated.

内部バス１０１は、ＷＤＭＡからダイレクトコマンドを受信すると、ダイレクトコマンドに含まれる転送先アドレスを読み取りの転送先経路を決定する。 When the internal bus 101 receives a direct command from the WDMA, the internal bus 101 determines a transfer destination path for reading the transfer destination address included in the direct command.

ここで、転送先アドレスがメモリアクセスであれば、転送先経路をメモリアクセスするように設定し、その後に続くサイズ情報等は不要なので廃棄する。 Here, if the transfer destination address is a memory access, the transfer destination path is set to access the memory and the subsequent size information is unnecessary and discarded.

転送先アドレスがポートアクセスのアドレスであれば、転送先経路を決定し、続くサイズ情報を転送先のＤＭＡにダイレクトコマンド( RDMA_DCOM）を使用して通知する。 If the transfer destination address is a port access address, the transfer destination route is determined, and subsequent size information is notified to the transfer destination DMA using a direct command (RDMA_DCOM).

データ転送の終了は、データ転送開始前に発行したサイズ情報分のデータを送信した時点で終了となるが、発行したサイズに満たない状態でデータ転送を終了したい場合がある。このような場合、前段のモジュールは終了コマンドを発行し転送データのサイズ変更があったことを、後段の転送先モジュールに通知することで速やかにＤＭＡを終了させることができる。後段の転送先モジュールは、終了コマンドを受け取ったときに、ＤＭＡのサイズ変更に対応すればよい。 The end of the data transfer ends when data for the size information issued before the start of the data transfer is transmitted, but there are cases where it is desired to end the data transfer in a state where the data size is less than the issued size. In such a case, the preceding module issues an end command to notify the subsequent transfer destination module that the transfer data size has been changed, so that the DMA can be promptly terminated. The subsequent transfer destination module may respond to the DMA size change when it receives the end command.

図３は、本発明のデータ処理装置によって用いられるコマンドの例を示す図である。コマンドには、データ転送時に転送先のアドレスを設定するAccess Address１、データ転送時に転送先に処理内容を通知するAccess Message２，４、データ転送時に転送先に転送データのサイズ情報を通知するAccess Size３，５がある。 FIG. 3 is a diagram showing an example of commands used by the data processing apparatus of the present invention. The command includes Access Address 1 for setting a transfer destination address at the time of data transfer, Access Message 2 and 4 for notifying the transfer destination of processing contents at the time of data transfer, and Access Size 3 for notifying size information of transfer data to the transfer destination at the time of data transfer. There are five.

図４は、バスマトリクスの例を示す図である。内部バス１０１の転送先経路は、図４に示すようなバスマトリクスで形成される。このようなバスマトリクスを参照することにより、各機能モジュール間の転送先経路を決定する。図４では、上記の例のように、書き込み側の第１モジュール１０２から、転送先の第６モジュール１０７へのデータ転送経路を示している。図５に示すような内部バス１０１のポートアドレスの書き換えを行うことで、バスマトリクスの各スイッチを切り替えることができ、その結果転送先経路を確保することができる。 FIG. 4 is a diagram illustrating an example of a bus matrix. The transfer destination path of the internal bus 101 is formed by a bus matrix as shown in FIG. By referring to such a bus matrix, a transfer destination path between each functional module is determined. FIG. 4 shows a data transfer path from the first module 102 on the writing side to the sixth module 107 on the transfer destination as in the above example. By rewriting the port address of the internal bus 101 as shown in FIG. 5, each switch of the bus matrix can be switched, and as a result, a transfer destination path can be secured.

たとえば、書き込み側の第１モジュール１０２は、矢印が示す経路で、直接転送先の第６モジュール１０７に対して処理サイズや処理内容を通知するのに続いて、データをダイレクト転送することができる。 For example, the first module 102 on the writing side can directly transfer data following the notification of the processing size and the processing content to the sixth module 107 that is the direct transfer destination through the path indicated by the arrow.

本発明のデータ処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the data processor of this invention. データ処理装置内でのバスデータフローを示す図である。It is a figure which shows the bus data flow in a data processor. 本発明のデータ処理装置によって用いられるコマンドの例を示す図である。It is a figure which shows the example of the command used by the data processor of this invention. バスマトリクスの例を示す図である。It is a figure which shows the example of a bus matrix. 内部バス１０１のポートアドレスの例を示す図である。3 is a diagram illustrating an example of a port address of an internal bus 101. FIG.

符号の説明Explanation of symbols

１０１内部バス
１０２第１モジュール
１０３第２モジュール
１０４第３モジュール
１０５第４モジュール
１０６第５モジュール
１０７第６モジュール
１０８第７モジュール
１０９ローカルバスコントローラ
１１０ＳＤＲＡＭコントローラ
１１３外部大容量メモリ 101 Internal bus 102 1st module 103 2nd module 104 3rd module 105 4th module 106 5th module 107 6th module 108 7th module 109 Local bus controller 110 SDRAM controller 113 External large capacity memory

Claims

複数の機能モジュールを有し、各機能モジュールが内部バスに対してデータを転送開始する前に、書き込み側の機能モジュールは、直接後段の機能モジュールに対して処理内容を示す処理情報を送付することを特徴とするデータ処理装置。 There are multiple functional modules, and before each functional module starts to transfer data to the internal bus, the functional module on the writing side must send processing information indicating the processing contents directly to the subsequent functional module. A data processing apparatus.

前記内部バスは、各機能モジュールが転送開始前に発行するダイレクトコマンドにより、転送先経路を決定することを特徴とする請求項１に記載のデータ処理装置。 The data processing apparatus according to claim 1, wherein the internal bus determines a transfer destination path by a direct command issued by each functional module before the start of transfer.

前記内部バスが決定する転送先経路は、バスマトリクスで形成され、ポートアドレスの書き換えで前記バスマトリクスの各スイッチを切り替え、転送先経路を決定することを特徴とする請求項２に記載のデータ処理装置。 3. The data processing according to claim 2, wherein the transfer destination path determined by the internal bus is formed of a bus matrix, and each switch of the bus matrix is switched by rewriting a port address to determine the transfer destination path. apparatus.

前記内部バスが前記転送先経路を決定した後に、書き込み側の機能モジュールから後段の機能モジュールに対して最小単位でデータを転送することを特徴とする請求項１に記載のデータ処理装置。 The data processing apparatus according to claim 1, wherein after the internal bus determines the transfer destination path, data is transferred in a minimum unit from a functional module on a writing side to a functional module on a subsequent stage.

前記各機能モジュールは、固有のアドレスを所有することを特徴とする請求項１に記載のデータ処理装置。 The data processing apparatus according to claim 1, wherein each functional module has a unique address.

所定の容量以上の記憶容量を有する大容量メモリを有し、
前記大容量メモリを介して前記書き込み側の機能モジュールから後段の機能モジュールにデータを転送するとき、データの転送開始前に、前記大容量メモリに送られた書き込み側の機能モジュールが送ったコマンドを解析することにより後段の機能モジュールを決定することを特徴とする請求項１に記載のデータ処理装置。 A large-capacity memory having a storage capacity equal to or greater than a predetermined capacity;
When transferring data from the writing-side functional module to the subsequent-stage functional module via the large-capacity memory, the command sent by the writing-side functional module sent to the large-capacity memory is sent before starting the data transfer. The data processing apparatus according to claim 1, wherein a subsequent functional module is determined by analysis.