JP2009188850A - ローカル信号生成回路 - Google Patents

Abstract

【課題】従来のローカル信号生成回路は、回路面積と消費電力が大きくなる問題があった。
【解決手段】本発明にかかるローカル信号生成回路は、基準信号と帰還信号の位相差を検出し、誤差信号を出力する位相比較器２１ａと、誤差信号を受け昇圧電圧を生成するチャージポンプ回路２２ａと、昇圧電圧を整形してチューニング電圧Ｖｔｕを生成するループフィルタ２３ａと、チューニング電圧Ｖｔｕに基づき所定の周波数を有する第１の出力信号（Ｉ＿ｈｉｇｈ、Ｑ＿ｈｉｇｈ）を生成する電圧制御発振器２４ａと、第１の出力信号（Ｉ＿ｈｉｇｈ、Ｑ＿ｈｉｇｈ）を所定の周波数に分周した第２の出力信号（Ｉ＿ｌｏｗ、Ｑ＿ｌｏｗ）として出力すると共に、第１の出力信号（Ｉ＿ｈｉｇｈ、Ｑ＿ｈｉｇｈ）を前記所定の周波数に分周した分周信号を帰還信号を生成する分周器２６ａに出力するプリスケーラ２５ａと、を有するものである。
【選択図】図３

Description

本発明にかかるローカル信号生成回路は、特に出力信号の周波数を変更可能な可変周波数発信器を有するローカル信号生成回路に関する。

ワイヤレスＵＳＢ（Universal Serial Bus）などのＵＷＢ（Ultra Wide Band）規格の通信方式を用いる機器では、広い帯域の信号（例えば３ＧＨｚ〜１０ＧＨｚ）を分割してその一部（３つあるいは２つの中心周波数を有するバンドグループ）の帯域を用いて通信を行う。また、ＵＷＢ規格の通信方式では、送信機側と受信機側を時分割で切替えて同じキャリア周波数を用い、更にはダイレクトコンバージョン構成をとる場合には前記キャリア周波数と同じ周波数を有するローカル信号を生成するローカル信号生成回路を有し、ローカル信号により送信信号の変調あるいは受信信号の復調を行う。

そのため、このローカル信号生成回路には、広い帯域の信号を精度よく生成できることが求められる。ローカル信号生成回路では、電圧制御発振器を用いたＰＬＬ（Phase Locked Loop）回路が用いられる。しかしながら、一般的に広い帯域の信号を１つのＰＬＬ回路で精度よく生成する（例えば、低位相雑音の信号を生成する）ことは難しい。そこで、１つのＰＬＬ回路で広い帯域の信号を精度よく生成する技術が非特許文献１に開示されている。

非特許文献１に開示されているＰＬＬ回路１００のブロック図を図９に示す。図９に示すように、ＰＬＬ回路１００は、位相比較器ＰＦＤ、チャージポンプ回路ＣＰ、コンデンサ及び抵抗により構成されるループフィルタ、電圧制御発振器（図中のＲｉｎｇ−ＶＣＯ）、分周器１０２、１０３、セレクタ１０４によりＰＬＬループを構成する。そして、分周器１０２、１０３の分周比に応じた倍数を基準信号ＦＲＥＦの周波数に乗じて出力信号ＦＯＵＴを生成する。また、ＰＬＬ回路１００は、ＰＬＬループ外に設けられ、Ｑ側の出力信号を１／２分周する分周器１０１と、ＰＬＬループからの出力信号と分周器１０１からの出力信号とのいずれか一方を選択するセレクタ１０５を有する。つまり、ＰＬＬ回路１００は、低い周波数帯の信号を分周器１０１により生成し、セレクタにより高周波側の信号と低周波側の信号のいずれを出力するかを選択する。これにより、ＰＬＬ回路１００では、ＰＬＬループにより生成する信号の帯域を抑制しながら、ＰＬＬ回路１００としては広い帯域の信号の出力を可能にしている。なお、ＰＬＬ回路１００は、ＰＬＬループにより生成する信号の周波数をループ周波数調整信号、周波数設定及び線形性制御信号及びモジュール制御信号により行う。
Hiroshi Komada et al., "Wide Lock-Range, Low Phase-Noise PLL using Interpolative Ring-VCO with Coarse Frequency Tuning and Frequency Lineariztion", IEEE 2007 Custom Integrated Circuits Conference (CICC), pp349-352.

しかしながら、ＰＬＬ回路１００では、分周器１０１をＰＬＬループ外に別途設けなければならないため、回路面積と消費電力が増大する問題がある。携帯機器等では、実装面積と消費電力に厳しい制限が課されるため、ＰＬＬ回路１００を携帯機器等に搭載する場合は、回路面積と消費電力の増大はより顕著な問題となる。

本発明にかかるローカル信号生成回路の一態様は、基準信号と帰還信号の位相差を検出し、誤差信号を出力する位相比較器と、前記誤差信号を受け昇圧電圧を生成するチャージポンプ回路と、前記昇圧電圧を整形してチューニング電圧を生成するループフィルタと、前記チューニング電圧に基づき所定の周波数を有する第１の出力信号を生成する電圧制御発振器と、前記第１の出力信号を所定の周波数に分周した第２の出力信号として出力すると共に、前記第１の出力信号を前記所定の周波数に分周した分周信号を前記帰還信号を生成する分周器に出力するプリスケーラと、を有するものである。

本発明にかかるローカル信号生成回路は、ＰＬＬループを構成するプリスケーラにより分周信号を出力する。これにより、分周信号を生成するために別途分周器を設けることがない。従って、本発明にかかるローカル信号生成回路は、回路面積及び消費電力を抑制することができる。

本発明のローカル信号生成回路は、回路面積及び消費電力を抑制しながら、精度よく出力信号の周波数制御を行うことができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるローカル信号生成回路１を有する送受信装置のブロック図を示す。図１に示すように、送受信装置は、ローカル信号生成回路１、制御回路２、アンテナ３、切替え回路４、受信回路５、送信回路６、デジタルベースバンド回路７を有する。

ローカル信号生成回路１は、出力信号（以下、ローカル信号と称す）ＬＯ＿Ｉ、ＬＯ＿Ｑを生成する。ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑはそれぞれ差動信号であり、位相が９０度異なる。つまり、ローカル信号は、位相が９０度異なる４つの信号を含む。

制御回路２は、バンドグループ選択信号ＧＳＥＬ、ホッピング制御信号ＦＨ、ＰＬＬ制御信号ＰＤＢを生成する。バンドグループ選択信号ＧＳＥＬは、ローカル信号生成回路１により生成される出力信号の周波数帯を指示する。ホッピング制御信号ＦＨは、ローカル信号生成回路１が生成する出力信号の切替えパターンを示すホッピングパターンに従いローカル信号生成回路１の出力の切替えタイミングを指示する。ＰＬＬ制御信号ＰＤＢは、ローカル信号生成回路内のＰＬＬ回路の動作状態と非動作状態とをＰＬＬ回路ごとに指示する。

アンテナ３は、無線信号の送信及び受信を行う。切替え回路４は、受信状態と送信状態とで信号経路を切替える。例えば、切替え回路４は、受信状態においてアンテナ３と受信回路５とを接続し、送信状態においてアンテナ３と送信回路６とを接続する。

受信回路５は、低雑音増幅回路１０、直交変調回路１１、受信側可変増幅回路１２、アナログデジタル変換回路１３を有する。低雑音増幅回路１０は、アンテナ３及び切替え回路４を介して入力された信号を増幅する。直交変調回路１１は、低雑音増幅回路１０の出力信号をローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑによって復調し、復調信号を生成する。受信側可変増幅回路１２は、増幅後の復調信号の振幅が予め設定された振幅となるように復調信号を増幅する。アナログデジタル変換回路１３は、受信側可変増幅回路１２によって増幅された復調信号（アナログ信号）をデジタル信号に変換する。

デジタルベースバンド回路７は、受信状態においては、受信回路５のアナログデジタル変換回路１３によって出力されるデジタル信号に対して復号化処理等の処理を施し、後段の処理回路（不図示）に受信した信号から得られるデータ信号を出力する。一方、デジタルベースバンド回路７は、送信状態において、前段の処理回路（不図示）から送られてくる信号に復号化処理等の処理を施して送信データを生成し、送信データを送信回路６に出力する。

送信回路６は、デジタルアナログ変換回路１４、送信側可変増幅回路１５、直交変調回路１６、送信増幅回路１７を有する。デジタルアナログ変換回路１４は、デジタルベースバンド回路７から出力される送信データ（デジタル信号）をアナログ信号に変換し、アナログ化された送信データを送信側可変増幅回路１５に出力する。送信側可変増幅回路１５は、アンテナ３から出力される無線信号の出力が一定になるようにアナログ化された送信データの振幅を増幅する。直交変調回路１６は、送信側可変増幅回路１５から出力される送信データをローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑによって変調し、アンテナ３から出力される無線信号を生成する。送信増幅回路１７は、直交変調回路１６で生成された信号に基づきアンテナ３を駆動する。

ここで、本実施の形態にかかる送受信装置で扱う無線信号の周波数帯について説明する。無線信号の周波数帯の概略図を図２に示す。本実施の形態の送受信装置は、ＵＷＢ規格に沿った信号を扱うものとして説明する。ＵＷＢ規格では、図２に示すように、３Ｇ〜１０ＧＨｚの信号を１４個の周波数帯（バンド）に分割し、３つのバンドを１つのバンドグループとする。そして、無線信号のチャンネルに応じて１つのバンドグループを選択し、選択したバンドグループ内の３つ（あるいは２つ）のバンドを時分割で切替えながら通信を行う。このように時分割でバンドを切替える動作をホッピング動作と称し、ホッピング動作の順序をホッピングパターンと称す。そして、ＵＷＢ規格では、無線信号の同じ周波数のローカル信号によって、送受信する信号の復調及び変調を直交変調により行う。なお、以下の説明では、ローカル信号生成回路１は、バンドグループ＃１、＃３、＃６に対応したローカル信号を生成するものとする。

次に、本実施の形態にかかるローカル信号生成回路１の詳細について説明する。図３にローカル信号生成回路１のブロック図を示す。図３では、３つのＰＬＬ回路２０ａ〜２０ｃと３つのＰＬＬ回路２０ａ〜２０ｃの出力のいずれかを選択するセレクタ３０を示したが、ホッピング動作を行わなければ、１つのＰＬＬ回路のみでローカル信号生成回路を構成することも可能である。

図３に示すローカル信号生成回路１は、ＰＬＬ回路２０ａ〜２０ｃ、セレクタ３０、水晶発振子４０を有する。ＰＬＬ回路２０ａ〜２０ｃは、水晶発振子４０から出力される基準信号を入力し、その基準信号の周波数を偶数倍した信号を第１の出力信号及び第２の出力信号として出力する。水晶発振子４０は、例えば、３３ＭＨｚ、６６ＭＨｚ、１３２ＭＨｚの周波数を有する基準信号を生成する。この基準信号の周波数を、ＰＬＬ回路が出力する出力信号の偶数分の１とすることで、ＰＬＬループ内のプリスケーラ及び分周器の分周比として偶数の値を設定することができる。

セレクタ３０は、ＰＬＬ回路２０ａ〜２０ｃから出力される第１の出力信号及び第２の出力信号をバンドグループ選択信号ＧＳＥＬに応じて選択し、選択した信号をホッピング制御信号に応じて切替えながら出力する。セレクタ３０が出力する信号は、ローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑとなる。図中のＦ１〜Ｆ３は、図２のバンド＃１〜＃３に対応した信号であり、Ｆ７〜Ｆ１１は、図２のバンド＃７〜＃１１に対応した信号である。また、ＢＧ１はその信号がバンドグループ＃１に属する信号であることを示し、ＢＧ３はその信号がバンドグループ＃３に属する信号であることを示し、ＢＧ６はその信号がバンドグループ＃６に属する信号であることを示す。なお、ＰＬＬ回路２０ａ〜２０ｃのうち任意の２つのＰＬＬ回路を第１のＰＬＬ回路及び第２のＰＬＬ回路と称す。

続いて、ＰＬＬ回路２０ａ〜２０ｃの詳細について説明する。なお、ＰＬＬ回路２０ａ〜２０ｃは同一の構成であるため、以下の説明では、ＰＬＬ回路２０ａを例に説明する。また、ＰＬＬ回路２０ｂ、２０ｃにおいて、ＰＬＬ回路２０ａの構成要素と同じものには同一の番号にｂ又はｃの文字を伏した符号を用いる。

ＰＬＬ回路２０ａは、位相比較器２１ａ、チャージポンプ回路２２ａ、ループフィルタ２３ａ、電圧制御発振器２４ａ、プリスケーラ２５ａ、分周器２６ａを有する。位相比較器２１ａは、基準信号と帰還信号との位相差に基づき誤差信号を出力する。チャージポンプ回路２２ａは、誤差信号に基づき昇圧電圧を生成する。ループフィルタ２３ａは、昇圧電圧を整形してチューニング電圧Ｖｔｕを生成する。

電圧制御発振器２４ａは、チューニング電圧Ｖｔｕの電圧値に応じて第１の出力信号の周波数を制御する。また、電圧制御発振器２４ａは、バンドグループ選択信号ＧＳＥＬに応じて第１の出力信号の周波数帯をシフトさせる。なお、第１の出力信号は、電圧制御発振器２４ａから出力される信号を指す。また、電圧制御発振器２４ａが出力する第１の出力信号は、９０度異なる第１の差動信号（Ｉ＿ｈｉｇｈ信号）と第２の差動信号（Ｑ＿ｈｉｇｈ信号）を含む。つまり、電圧制御発振器２４ａは、位相が９０度ずつ異なる４つの信号を出力する。

プリスケーラ２５ａは、本実施の形態では、第１の出力信号のうち第１の差動信号を受けて第１の差動信号を１／２分周した分周信号を後段の分周器２６ａに出力すると共に、第１の差動信号を１／２分周した４つの位相を有する第２の出力信号を出力する。第２の出力信号は、プリスケーラ２５ａからセレクタ３０に対して出力される信号を指す。また、第２の出力信号は、９０度異なる第３の差動信号（Ｉ＿ｌｏｗ信号）と第４の差動信号（Ｑ＿ｌｏｗ信号）を含む。つまり、プリスケーラ２５ａは、位相が９０度ずつ異なる４つの信号を出力する。また、プリスケーラ２５ａは、分周器に対しては位相差が０度となる分周信号（第１の差動信号の正相信号）を分周した信号を分周信号として出力する。

分周器２６ａは、バンドグループ選択信号ＧＳＥＬに応じて分周比が設定される。そして、設定された分周比に基づき帰還信号を生成する。

なお、ＰＬＬ回路２０ａは、ＰＬＬ制御信号ＰＤＢａにより、停止状態が指示された場合には、回路中の電流経路を遮断することで、第１、第２の出力信号の出力を停止し、スタンバイ状態となる。

ここで、電圧制御発振器２４ａについてさらに詳しく説明する。電圧制御発振器２４ａのブロック図を図４に示す。図４に示すように、電圧制御発振器２４ａは、電圧制御発振器２７ａと出力バッファ２８ａ、２９ａを有する。また、電圧制御発振器２７ａは、Ｉ側電圧制御発振器（ＶＣＯ：Voltage Control Oscillator）とＱ側電圧制御発振器（ＶＣＯ）を有する。Ｉ側ＶＣＯとＱ側ＶＣＯは、ともにバンドグループ選択信号ＧＳＥＬ及びチューニング電圧により発振周波数が制御される。また、Ｉ側ＶＣＯは、ＰＬＬ制御信号ＰＤＢａにより動作が制御される。Ｑ側ＶＣＯは、ＰＬＬ制御信号ＰＤＢａ及びバンドグループ選択信号ＧＳＥＬにより動作が制御される。Ｉ側ＶＣＯは、出力信号として正相側信号ＶＡ０及び逆相側信号ＶＡ１８０を出力し、Ｑ側ＶＣＯは、出力信号として正相側信号ＶＡ９０及び逆相側信号ＶＡ９０を出力する。そして、正相側信号ＶＡ０及び逆相側信号ＶＡ１８０は、差動入力・差動出力に対応した出力バッファ２８ａにより、正相側信号ＶＢ０及び逆相側信号ＶＢ１８０となる。一方、正相側信号ＶＡ９０及び逆相側信号ＶＡ２７０は、差動入力・差動出力に対応した出力バッファ２９ａにより、正相側信号ＶＢ９０及び逆相側信号ＶＢ２７０となる。

ここで、正相側信号ＶＡ０、逆相側信号ＶＡ１８０、正相側信号ＶＢ９０及び逆相側信号ＶＢ２７０の信号波形を図５に示す。図５に示すように、各信号は同じ周波数と異なる位相を有する。正相側信号ＶＢ０を基準とすると、逆相側信号ＶＢ１８０は正相側信号ＶＢ０と１８０度の位相差を有し、正相側信号ＶＢ９０は正相側信号ＶＢ０と９０度の位相差を有し、逆相側信号ＶＢ２７０は正相側信号ＶＢ０と２７０度の位相差を有する。これらの信号は、正相側信号ＶＢ０及び逆相側信号ＶＢ１８０により第１の差動信号（Ｉ＿ｈｉｇｈ）を構成し、正相側信号ＶＢ９０及び逆相側信号ＶＢ２７０により第２の差動信号（Ｑ＿ｈｉｇｈ）を構成する。

次に、電圧制御発振器２７ａの詳細な回路について説明し、電圧制御発振器２７ａが入力される制御信号によりどのように制御されるかを説明する。電圧制御発振器２７ａの回路図を図６に示す。図６に示すように、電圧制御発振器２７ａは、Ｑ側ＶＣＯとＩ側ＶＣＯと、これら電圧制御発振器の電流源となる電流源Ｉ１、Ｉ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を有する。

ＰＭＯＳトランジスタＭＰ１はソースが電源端子ＶＤＤに接続され、ゲートとドレインが互いに接続される。そして、ＰＭＯＳトランジスタＭＰ１のドレインと接地端子との間に電流源Ｉ１が接続される。ＰＭＯＳトランジスタＭＰ２はソースが電源端子ＶＤＤに接続され、ゲートとドレインが互いに接続される。そして、ＰＭＯＳトランジスタＭＰ２のドレインと接地端子との間に電流源Ｉ２が接続される。

Ｑ側ＶＣＯとＩ側ＶＣＯは、同じ構成となっているため、Ｑ側ＶＣＯを例に電圧制御発振器の構成を説明する。なお、図６では、Ｉ側ＶＣＯにおいてＱ側ＶＣＯの対応する素子に同一の符号を付して、Ｉ側ＶＣＯの素子は末尾にＩを付し、Ｑ側ＶＣＯの末尾にＱを伏して区別した。

Ｑ側ＶＣＯは、ＰＭＯＳトランジスタＭＰ３Ｑ〜ＭＰ６Ｑ、ＮＭＯＳトランジスタＭＮ１Ｑ、ＭＮ２Ｑ、インダクタＬ１Ｑ、Ｌ２Ｑ、可変容量ＣＶ１Ｑ〜ＣＶ４Ｑを有する。ＮＭＯＳトランジスタＭＮ１Ｑは、ソースが接地端子に接続され、ゲートがＮＭＯＳトランジスタＭＮ２Ｑのドレインに接続される。ＮＭＯＳトランジスタＭＮ２Ｑは、ソースが接地端子に接続され、ゲートがＮＭＯＳトランジスタＭＮ１Ｑのドレインに接続される。可変容量ＣＶ３Ｑ、ＣＶ４Ｑは、ＮＭＯＳトランジスタＭＮ１ＱのドレインとＮＭＯＳトランジスタＭＮ２Ｑのドレインとの間に直列に接続される。そして、可変容量ＣＶ３Ｑと可変容量ＣＶ４Ｑの接続点にバンドグループ選択信号ＧＳＥＬが入力される。可変容量ＣＶ１Ｑ、ＣＶ２Ｑは、ＮＭＯＳトランジスタＭＮ１ＱのドレインとＮＭＯＳトランジスタＭＮ２Ｑのドレインとの間に直列に接続される。そして、可変容量ＣＶ１Ｑと可変容量ＣＶ２Ｑの接続点にチューニング電圧Ｖｔｕが入力される。インダクタＬ１Ｑ、Ｌ２Ｑは、ＭＯＳトランジスタＭＮ１ＱのドレインとＮＭＯＳトランジスタＭＮ２Ｑのドレインとの間に直列に接続される。そして、インダクタＬ１ＱとインダクタＬ２Ｑの接続点にはＰＭＯＳトランジスタＭＰ３Ｑのドレインが接続され、電流源Ｉ１で生成される動作電流が供給される。ここで、Ｑ側ＶＣＯでは、正相側信号ＶＡ９０及び逆相側信号ＶＡ２７０を生成する。正相側信号ＶＡ９０は、ＮＭＯＳトランジスタＭＮ２Ｑのドレインに接続されるノードから出力され、逆相側信号ＶＡ２７０は、ＮＭＯＳトランジスタＭＮ１Ｑのドレインに接続されるノードから出力される。

ＰＭＯＳトランジスタＭＰ５Ｑは、ドレインがＮＭＯＳトランジスタＭＮ１Ｑのドレインに接続され、ゲートにＩ側ＶＣＯで生成された正相側信号ＶＡ０が入力される。ＰＭＯＳトランジスタＭＰ６Ｑは、ドレインがＮＭＯＳトランジスタＭＮ２Ｑのドレインに接続され、ゲートにＩ側ＶＣＯで生成された逆相側信号ＶＡ１８０が入力される。そして、ＰＭＯＳトランジスタＭＰ５ＱのドレインとＰＭＯＳトランジスタＭＰ６Ｑのドレインは共通接続される。この共通接続点には、ＰＭＯＳトランジスタＭＰ４Ｑのドレインが接続され、電流源Ｉ２により生成される動作電流が供給される。なお、Ｉ側ＶＣＯでは、正相側信号ＶＡ０及び逆相側信号ＶＡ１８０を生成する。正相側信号ＶＡ０は、ＮＭＯＳトランジスタＭＮ２Ｉのドレインに接続されるノードから出力され、逆相側信号ＶＡ１８０は、ＮＭＯＳトランジスタＭＮ１Ｑのドレインに接続されるノードから出力される。また、Ｉ側ＶＣＯでは、ＰＭＯＳトランジスタＭＰ５Ｉに逆相側信号ＶＡ２７０が入力され、ＰＭＯＳトランジスタＭＰ６Ｉに正相側信号ＶＡ９０が入力される。

ＰＭＯＳトランジスタＭＰ３Ｑは、ソースが電源端子ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ１のゲートと共通接続される。つまり、ＰＭＯＳトランジスタＭＰ３Ｑは、ＰＭＯＳトランジスタＭＰ１と共にカレントミラー回路を構成し、電流源Ｉ１により生成される動作電流をＱ側ＶＣＯに供給する。ＰＭＯＳトランジスタＭＰ４Ｑは、ソースが電源端子ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ２のゲートと共通接続される。つまり、ＰＭＯＳトランジスタＭＰ４Ｑは、ＰＭＯＳトランジスタＭＰ２と共にカレントミラー回路を構成し、電流源Ｉ２により生成される動作電流をＱ側ＶＣＯに供給する。

上記電圧制御発振器２７ａは、バス制御信号として与えられるバンドグループ選択信号ＧＳＥＬに応じて可変容量ＣＶ３Ｑ、ＣＶ４Ｑ、ＣＶ３Ｉ、ＣＶ４Ｉの容量値を離散的に切替える。バンドグループ選択信号ＧＳＥＬがより高い周波数バンドグループを選択するような制御を指示している場合、バンドグループ選択信号ＧＳＥＬは可変容量ＣＶ３Ｑ、ＣＶ４Ｑ、ＣＶ３Ｉ、ＣＶ４Ｉの容量値を小さくするような電圧値をとる。これにより、電圧制御発振器２７ａの出力信号の周波数帯は高周波側に切替えられる。一方、バンドグループ選択信号ＧＳＥＬがより低い周波数バンドグループを選択するような制御を指示している場合、バンドグループ選択信号ＧＳＥＬは可変容量ＣＶ３Ｑ、ＣＶ４Ｑ、ＣＶ３Ｉ、ＣＶ４Ｉの容量値を大きくような電圧値をとる。これにより、電圧制御発振器２７ａの出力信号の周波数帯は低周波側に切替えられる。また、チューニング電圧Ｖｔｕの電圧値により、可変容量ＣＶ１Ｑ、ＣＶ２Ｑ、ＣＶ１Ｉ、ＣＶ２Ｉの容量値を調節することで発振周波数の微調整を行う。電流源Ｉ１には、ＰＬＬ制御信号ＰＤＢａが入力されており、ＰＬＬ制御信号ＰＤＢａが動作の停止を指示している場合には電流の出力を停止する。これにより、Ｑ側ＶＣＯとＩ側ＶＣＯに供給される動作電流の１つが遮断される。また、電流源Ｉ２には、ＰＬＬ制御信号ＰＤＢａ及びバンドグループ選択信号ＧＳＥＬが入力されており、ＰＬＬ制御信号ＰＤＢａとバンドグループ選択信号ＧＳＥＬのいずれか一方が動作の停止を指示している場合には電流の出力を停止する。これにより、Ｑ側ＶＣＯとＩ側ＶＣＯに供給される動作電流の１つが遮断される。ここで、電流源Ｉ２が停止された場合には、ＰＭＯＳトランジスタＭＰ５Ｑ、ＭＰ６Ｑにより構成される差動対及びＰＭＯＳトランジスタＭＰ５Ｉ、ＭＰ６Ｉにより構成される差動対が停止するため、電圧制御発振器２７ａは、１つの差動信号（例えば、第１の差動信号）のみを出力する。本実施の形態では、バンドグループ選択信号ＧＳＥＬによりバンドグループ＃１が選択された場合に電流源Ｉ２のみが停止するモードとなり、電圧制御発振器２４ａの消費電力を削減する。

続いて、プリスケーラ２５ａの回路及び動作を説明する。プリスケーラ２５ａの回路図を図７に示す。図７に示すように、プリスケーラ２５ａは、電流源Ｉ３、Ｉ４、ＮＭＯＳトランジスタＭＮ３〜ＭＮ１４、抵抗Ｒ１〜Ｒ４を有する。

ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、差動対を構成し、ソース側の共通接続点と接地端子との間に電流源Ｉ３が接続される。ＮＭＯＳトランジスタＭＮ３のゲートには、正相側信号ＶＢ０が入力され、ＮＭＯＳトランジスタＭＮ４のゲートには、逆相側信号ＶＢ１８０が入力される。ＮＭＯＳトランジスタＭＮ５、ＭＮ８は、差動対を構成し、ソース側の共通接続点はＮＭＯＳトランジスタＭＮ３のドレインに接続される。ＮＭＯＳトランジスタＭＮ５のゲートは、ＮＭＯＳトランジスタＭＮ１１のドレインに接続され、ＮＭＯＳトランジスタＭＮ８のゲートは、ＮＭＯＳトランジスタＭＮ１４のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ５のドレインと電源端子ＶＤＤとの間には抵抗Ｒ１が接続され、ＮＭＯＳトランジスタＭＮ５のドレインと抵抗Ｒ１の接続点からは第３の差動信号の逆相側信号ＶＣ１８０が出力される。ＮＭＯＳトランジスタＭＮ８のドレインと電源端子ＶＤＤとの間には抵抗Ｒ２が接続され、ＮＭＯＳトランジスタＭＮ８のドレインと抵抗Ｒ２の接続点からは第３の差動信号の正相側信号ＶＣ０が出力される。ＮＭＯＳトランジスタＭＮ６、ＭＮ７は、差動対を構成し、ソース側の共通接続点はＮＭＯＳトランジスタＭＮ４のドレインに接続される。ＮＭＯＳトランジスタＭＮ６のゲートは、ＮＭＯＳトランジスタＭＮ７のドレイン及びＮＭＯＳトランジスタＭＮ８のドレインに接続される。ＮＭＯＳトランジスタＭＮ７のゲートは、ＮＭＯＳトランジスタＭＮ６のドレイン及びＮＭＯＳトランジスタＭＮ５のドレインに接続される。

ＮＭＯＳトランジスタＭＮ９、ＭＮ１０は、差動対を構成し、ソース側の共通接続点と接地端子との間に電流源Ｉ４が接続される。ＮＭＯＳトランジスタＭＮ９のゲートには、逆相側信号ＶＢ１８０が入力され、ＮＭＯＳトランジスタＭＮ１０のゲートには、正相側信号ＶＢ０が入力される。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１４は、差動対を構成し、ソース側の共通接続点はＮＭＯＳトランジスタＭＮ９のドレインに接続される。ＮＭＯＳトランジスタＭＮ１１のゲートは、ＮＭＯＳトランジスタＭＮ８のドレインに接続され、ＮＭＯＳトランジスタＭＮ１４のゲートは、ＮＭＯＳトランジスタＭＮ５のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ１１のドレインと電源端子ＶＤＤとの間には抵抗Ｒ３が接続され、ＮＭＯＳトランジスタＭＮ１１のドレインと抵抗Ｒ３の接続点からは第４の差動信号の逆相側信号ＶＣ２７０が出力される。ＮＭＯＳトランジスタＭＮ１４のドレインと電源端子ＶＤＤとの間には抵抗Ｒ４が接続され、ＮＭＯＳトランジスタＭＮ１４のドレインと抵抗Ｒ４の接続点からは第４の差動信号の正相側信号ＶＣ９０が出力される。ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３は、差動対を構成し、ソース側の共通接続点はＮＭＯＳトランジスタＭＮ１０のドレインに接続される。ＮＭＯＳトランジスタＭＮ１２のゲートは、ＮＭＯＳトランジスタＭＮ１３のドレイン及びＮＭＯＳトランジスタＭＮ１４のドレインに接続される。ＮＭＯＳトランジスタＭＮ１３のゲートは、ＮＭＯＳトランジスタＭＮ１２のドレイン及びＮＭＯＳトランジスタＭＮ１１のドレインに接続される。

ここで、プリスケーラ２５ａの入力信号と出力信号の波形図を図８に示し、プリスケーラ２５ａの動作について説明する。図８に示すように、プリスケーラ２５ａでは、出力される差動信号ＶＣ０、ＶＣ９０、ＶＣ１８０、ＶＣ２７０の周波数が入力される第１の差動信号（ＶＢ０、ＶＢ１８０）に対して半分になる。つまり、プリスケーラ２５ａは、１／２分周器として動作する。また、第３の差動信号の正相側信号ＶＣ０を基準とすると、第３の差動信号の逆相側信号ＶＣ１８０は１８０度の位相差を有し、第４の差動信号の正相信号ＶＣ９０は９０度の位相差を有し、第４の差動信号の逆相側信号ＶＣ２７０は２７０度の位相差を有する。つまり、プリスケーラ２５ａは、４つの異なる位相を有する信号を出力する。

ここで、ローカル信号生成回路１の動作について説明する。ローカル信号生成回路１では、まずバンドグループ選択信号ＧＳＥＬにより出力するバンドグループが選択される。このバンドグループの選択によって、ＰＬＬ回路２０ａ〜２０ｃが出力する第１の出力信号の周波数が設定される。

例えば、バンドグループ＃３が選択された場合は、ＰＬＬ回路２０ａで中心周波数が６６００ＭＨｚの第１の出力信号が生成され、ＰＬＬ回路２０ｂで中心周波数が７１２８ＭＨｚの第１の出力信号が生成され、ＰＬＬ回路２０ｃで中心周波数が７６５６ＭＨｚの第１の出力信号が生成される。そして、セレクタ３０は、ホッピング制御信号により指示されるタイミングでＰＬＬ回路２０ａ〜２０ｃの電圧制御発振器２４ａ〜２４ｃが出力する第１の出力信号を順次選択して出力する。

また、バンドグループ＃３が選択された場合は、ＰＬＬ回路２０ａの電圧制御発振器２４ａでバンド＃１の中心周波数の２倍の周波数となる６８６４ＭＨｚの第１の出力信号が生成され、ＰＬＬ回路２０ｂの電圧制御発振器２４ｂでバンド＃２の中心周波数の２倍の周波数となる７９２０ＭＨｚの第１の出力信号が生成され、ＰＬＬ回路２０ｃの電圧制御発振器２４ｃでバンド＃３の中心周波数の２倍の周波数となる８９７６ＭＨｚの第１の出力信号が生成される。また、ＰＬＬ回路２０ａ〜２０ｃは、プリスケーラ２５ａ〜２５ｃにより、電圧制御発振器２４ａ〜２４ｃで生成される第２の出力信号を分周して第２の出力信号を出力する。そして、セレクタ３０は、ホッピング制御信号により指示されるタイミングでＰＬＬ回路２０ａ〜２０ｃのプリスケーラ２５ａ〜２５ｃが出力する第２の出力信号を順次選択して出力する。このとき、電圧制御発振器２４ａ〜２４ｃでは、プリスケーラ２５ａ〜２５ｃへの入力信号として利用されないＱ側ＶＣＯの電流源Ｉ２を停止することで消費電力を低減する。

さらに、ローカル信号生成回路１では、ホッピングパターンが１つ又は２つの周波数の間でしかホッピング動作を行わないことを示す場合、ＰＬＬ制御信号ＰＤＢにより使用しないＰＬＬ回路の電流経路を遮断することで消費電力を抑制する。

上記説明より、本発明にかかるローカル信号生成回路１は、ＰＬＬループ中のプリスケーラ２５ａ〜２５ｃにより低周波側の出力信号（第２の出力信号）を生成する。これにより、ローカル信号生成回路１では、ＰＬＬループ外に分周器を設けることなく、低周波側の出力信号を生成することができる。つまり、ローカル信号生成回路１は、電圧制御発振器が高周波側の信号の生成機能しか有していない場合であっても、ＰＬＬループに含まれるプリスケーラにより低周波側の出力信号を生成することができる。また、ローカル信号生成回路１では、電圧制御発振器の出力周波数帯を制限することで位相雑音の小さな出力信号の生成を行うことができる。例えばバンドグループ１、３、６をカバーする場合、このような位相雑音の少ない出力信号の生成を行うためには、電圧制御発振器がカバーする周波数レンジ比を１１％（７９２ＭＨｚ／６８６４ＭＨｚ）程度に制限することが好ましい。

さらに、本発明にかかるローカル信号生成回路１では、低周波側の出力信号をローカル信号として出力する場合、電圧制御発振器において第２の差動信号を生成するために用いられる電流源Ｉ２を停止する。これにより、ローカル信号生成回路１は、無駄な消費電力を削減することができる。また、ローカル信号生成回路１は。ホッピングパターンにより、ホッピング動作が１つ又は２つの周波数帯の間で行われる場合、利用されないＰＬＬ回路をＰＬＬ制御信号ＰＤＢにより停止させることができる。これにより、ローカル信号生成回路１は、ホッピングパターンに応じた消費電力の削減を行うことが可能である。

上記実施の形態では、３つのＰＬＬ回路によりホッピング動作を行うローカル信号生成回路１について説明した。このように、ローカル信号生成回路１が複数のＰＬＬ回路を有する場合、各ＰＬＬ回路に本発明のＰＬＬ回路を用いることで、回路面積及び消費電力を削減する効果はより顕著になる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電圧制御発振器は、上記実施の形態に限られるものではなく、回路構成に応じて、適宜変更することが可能である。

実施の形態１にかかる送受信装置のブロック図である。 実施の形態１にかかる送受信装置おいて扱われる無線信号の概略図である。 実施の形態１にかかるローカル信号生成回路のブロック図である。 実施の形態１にかかる電圧制御発振器のブロック図である。 実施の形態１にかかる電圧制御発振器の出力信号の波形を示す図である。 実施の形態１にかかる電圧制御発振器の回路図である。 実施の形態１にかかるプリスケーラの回路図である。 実施の形態１にかかるプリスケーラの入力信号と出力信号の波形を示す図である。 従来のローカル信号生成回路のブロック図である。

符号の説明

１ ローカル信号生成回路
２ 制御回路
３ アンテナ
４ 切替え回路
５ 受信回路
６ 送信回路
７ デジタルベースバンド回路
１０ 低雑音増幅回路
１１ 直交変調回路
１２ 受信側可変増幅回路
１３ アナログデジタル変換回路
１４ デジタルアナログ変換回路
１５ 送信側可変増幅回路
１６ 直交変調回路
１７ 送信増幅回路
２０ａ〜２０ｃ ＰＬＬ回路
２１ａ〜２１ｃ 位相比較器
２２ａ〜２２ｃ チャージポンプ回路
２３ａ〜２３ｃ ループフィルタ
２４ａ〜２４ｃ 電圧制御発振器
２５ａ〜２５ｃ プリスケーラ
２６ａ〜２６ｃ 分周器
２７ａ 電圧制御発振器
２８ａ、２９ａ 出力バッファ
３０ セレクタ
４０ 水晶発振子
ＣＶ１Ｑ〜ＣＶ４Ｑ、ＣＶ１Ｉ〜ＣＶ４Ｉ 可変容量
Ｌ１Ｑ、Ｌ２Ｑ、Ｌ１Ｉ、Ｌ２Ｉ インダクタ
Ｉ１〜Ｉ４ 電流源
Ｒ１〜Ｒ４ 抵抗
ＭＮ１Ｑ、ＭＮ２Ｑ、ＭＮ１Ｉ、ＭＮ２Ｉ、ＭＮ３〜ＭＮ１４ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３Ｑ〜ＭＰ６Ｑ、ＭＰ３Ｉ〜ＭＰ６Ｉ ＰＭＯＳトランジスタ
ＦＨ ホッピング制御信号
ＧＳＥＬ バンドグループ選択信号
ＰＤＢ、ＰＤＢａ〜ＰＤＢｃ ＰＬＬ制御信号
ＬＯ＿Ｉ、ＬＯ＿Ｑ ローカル信号
ＶＡ０、ＶＢ０、ＶＣ０ 正相側信号
ＶＡ９０、ＶＢ９０、ＶＣ９０ 正相側信号
ＶＡ１８０、ＶＢ１８０、ＶＣ１８０ 逆相側信号
ＶＡ２７０、ＶＢ２７０、ＶＣ２７０ 逆相側信号
ＶＤＤ 電源端子
Ｖｔｕ チューニング電圧

Claims (8)

1. 基準信号と帰還信号の位相差を検出し、誤差信号を出力する位相比較器と、
   前記誤差信号を受け昇圧電圧を生成するチャージポンプ回路と、
   前記昇圧電圧を整形してチューニング電圧を生成するループフィルタと、
   前記チューニング電圧に基づき所定の周波数を有する第１の出力信号を生成する電圧制御発振器と、
   前記第１の出力信号を所定の周波数に分周した第２の出力信号として出力すると共に、前記第１の出力信号を前記所定の周波数に分周した分周信号を前記帰還信号を生成する分周器に出力するプリスケーラと、
   を有するローカル信号生成回路。
2. 前記第１の出力信号は、前記基準信号の偶数倍の周波数を有する請求項１に記載のローカル信号生成回路。
3. 前記第２の出力信号は、前記第１の出力信号に対して１／２の周波数を有する請求項１又は２に記載のローカル信号生成回路。
4. 前記第１の出力信号は、位相が互いに９０度異なる第１の差動信号と第２の差動信号を含み、
   前記プリスケーラは、前記第１の差動信号と第２の差動信号のいずれか一方の信号が入力され、
   前記第２の出力信号は、位相が互いに９０度異なる第３の差動信号と第４の差動信号を含む請求項１乃至３のいずれか１項に記載のローカル信号生成回路。
5. 前記ローカル信号生成回路は、生成する信号の周波数帯を指示するバンドグループ選択信号を生成する第１の制御回路を有し、
   前記電圧制御発振器は、前記バンドグループ選択信号に基づき前記第１の出力信号の周波数を変更する請求項１乃至４のいずれか１項に記載のローカル信号生成回路。
6. 前記電圧制御発振器は、前記バンドグループ選択信号に基づき低周波側の信号の出力を指示された場合には前記プリスケーラに入力されない側の信号を生成する発振器を停止させる請求項５に記載のローカル信号生成回路。
7. 前記ローカル信号生成回路により構成される第１のＰＬＬ回路及び第２のＰＬＬ回路と、
   前記第１のＰＬＬ回路の出力信号と前記第２のＰＬＬ回路の出力信号の切替えパターンを示すホッピングパターンに従いホッピング制御信号を出力する第２の制御回路と、
   前記ホッピング制御信号に応じて前記第１のＰＬＬ回路の出力信号と前記第２のＰＬＬ回路の出力信号とを切替えながら出力する出力選択回路と、
   を有する請求項１乃至６のいずれか１項に記載のローカル信号生成回路。
8. 前記ホッピングパターンに基づき不要となるＰＬＬ回路を指定するＰＬＬ制御信号を出力する第３の制御回路を有し、
   前記第１、第２のＰＬＬ回路は、前記ＰＬＬ制御信号に基づき動作を停止させる請求項７に記載のローカル信号生成回路。

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