JP2009187040A - Electro-optical device and electronic device - Google Patents
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Abstract
Description
本発明は、電気光学素子等の被駆動素子の駆動に好適な電子回路の駆動方法、電子回路、電気光学装置、電子装置、電子装置の駆動方法及び電子機器に関する。 The present invention relates to an electronic circuit driving method suitable for driving a driven element such as an electro-optical element, an electronic circuit, an electro-optical device, an electronic device, an electronic device driving method, and an electronic apparatus.
近年、有機EL(Electronic Luminescence)素子を用いたディスプレイが注目されている。有機EL素子は、自己を流れる駆動電流に応じて輝度が設定される電流駆動型素子の一つである。アクティブマトリクス駆動の場合、正確に輝度を得るためには画素回路を構成するトランジスタの特性バラツキ等を補償する必要がある。その特性バラツキの補償の方法として、電圧プログラム方式及び電流プログラム方式等の駆動方法が提案されている。 In recent years, a display using an organic EL (Electronic Luminescence) element has attracted attention. The organic EL element is one of current-driven elements whose luminance is set according to the drive current flowing through the organic EL element. In the case of active matrix driving, in order to obtain luminance accurately, it is necessary to compensate for variations in the characteristics of transistors constituting the pixel circuit. As a method for compensating the characteristic variation, driving methods such as a voltage programming method and a current programming method have been proposed.
なお、Vth補償を行う先願としては、例えば、本出願人が既に出願した特願2002−255251号がある。 An example of a prior application for Vth compensation is Japanese Patent Application No. 2002-255251 already filed by the present applicant.
本発明の目的の一つは、トランジスタの特性バラツキを補償する新規な電子回路等を提供することである。 One object of the present invention is to provide a novel electronic circuit or the like that compensates for variations in transistor characteristics.
また、本発明の別の目的は、かかる電子回路等において、Vth補償と逆バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることである。 Another object of the present invention is to improve flexibility in operation design by performing Vth compensation and reverse bias application in one operation process in such an electronic circuit or the like.
かかる課題を解決するために、本発明の第1の電子回路の駆動方法は、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第1の端子とを電気的に接続した状態で、前記第1の端子が前記駆動トランジスタのドレインとして機能するように、前記第1の端子と前記第2の端子との間に電位差を生じさせる第1のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第2の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第2のステップと、を含むことを特徴とする。 In order to solve such a problem, a first electronic circuit driving method of the present invention is arranged between a first terminal, a second terminal, and the first terminal and the second terminal. The first terminal so that the first terminal functions as the drain of the driving transistor in a state where the gate of the driving transistor having the channel region is electrically connected to the first terminal. A first step for generating a potential difference with the second terminal; and a driving voltage and a driving current corresponding to a conduction state of the driving transistor set by supplying a data signal to the gate of the driving transistor. And a second step of supplying at least one of the second element to the driven element so that the second terminal functions as a drain of the driving transistor.
上記の電子回路の駆動方法において、前記第1の端子と前記第2の端子との相対的な電位関係はステップ等に応じて変動するが、これにより前記駆動トランジスタには順バイアスと逆バイアス(あるいは非順バイアス)とが印加され、前記駆動トランジスタの特性の変化や劣化の抑制することが可能となる。 In the driving method of the electronic circuit, the relative potential relationship between the first terminal and the second terminal varies depending on a step or the like, which causes the driving transistor to have a forward bias and a reverse bias ( Alternatively, non-forward bias) is applied, and the change and deterioration of the characteristics of the driving transistor can be suppressed.
ここで「ドレイン」とは、トランジスタの導電型と相対的な電位関係によって定義される。例えば、トランジスタがn型である場合、チャネル領域を挟んで配置された2つの端子のうち高電位側の端子は「ドレイン」であり、トランジスタがp型である場合、チャネル領域を挟んで配置された2つの端子のうち低電位側の端子が「ドレイン」と定義される。 Here, the “drain” is defined by a potential relationship relative to the conductivity type of the transistor. For example, when the transistor is n-type, the high-potential side terminal is the “drain” of the two terminals arranged with the channel region in between. When the transistor is p-type, the transistor is arranged with the channel region in between. Of the two terminals, the terminal on the low potential side is defined as “drain”.
上記の電子回路の駆動方法において、前記第1のステップを契機として、前記第1の端子と前記第2の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。 In the electronic circuit driving method, an initialization current is caused to flow between the first terminal and the second terminal in response to the first step, and the gate voltage of the driving transistor is set to the driving transistor. An offset level corresponding to the threshold value may be set.
ここで「契機として」とは、前記第1のステップを初期動作として行うという意味であり、前記オフセットレベルの設定のプロセスは、前記第1のステップを行った後、あるいは前記第1のステップを行っている間に行ってもよい。 Here, “as an opportunity” means that the first step is performed as an initial operation, and the offset level setting process is performed after performing the first step or after performing the first step. You may go while you go.
上記の電子回路の駆動方法において、前記電子回路は、第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成されるキャパシタを含み、前記ゲートは前記第1の電極に接続され、前記第1のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定するようにしてもよい。 In the electronic circuit driving method, the electronic circuit includes a capacitor having a first electrode and a second electrode, and a capacitor formed between the first electrode and the second electrode. The gate is connected to the first electrode, and after performing the first step, the gate is in a floating state, and the data signal is supplied to the gate by capacitive coupling through the capacitor; The conduction state may be set.
上記の電子回路の駆動方法において、前記第2のステップを行う期間の少なくとも一部の期間において、前記第1の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ることが好ましい。 In the electronic circuit driving method, it is preferable that the first terminal and the gate of the driving transistor are disconnected from each other in at least a part of the period in which the second step is performed.
なお、ここで「電気的接続を切る」は前記第1の端子と前記ゲートとが導通状態でなくなることを意味しており、前記第1の端子と前記ゲートとの間にキャパシタ等は介在していてもよい。 Here, “disconnecting electrical connection” means that the first terminal and the gate are not in a conductive state, and a capacitor or the like is interposed between the first terminal and the gate. It may be.
上記の電子回路の駆動方法において、前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、前記第1のステップ及び前記第2のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定するようにしてもよい。 In the electronic circuit driving method, the driven element includes an operating electrode connected to the first terminal, a counter electrode, and a functional layer disposed between the operating electrode and the counter electrode. And during the first step and the second step, at least the voltage of the counter electrode may be fixed to a predetermined voltage level.
上記の電子回路の駆動方法において、前記第1のステップを行う少なくとも1部の期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定するようにしてもよい。これにより、例えば、前記駆動トランジスタ又は前記被駆動素子に非順バイアスを印加することが可能となる。 In the electronic circuit driving method described above, the voltage level of the second terminal may be set lower than the predetermined voltage level in at least one period during which the first step is performed. Thereby, for example, a non-forward bias can be applied to the driving transistor or the driven element.
上記の電子回路の駆動方法において、さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定するようにしてもよい。これにより、例えば、前記被駆動素子に非順バイアスを印加することが可能となる。 The electronic circuit driving method may further include a third step of setting the voltage level of the first terminal to a voltage level lower than the predetermined voltage level, and the period during which the third step is performed. The voltage of the counter electrode may be fixed at the predetermined voltage level. Thereby, for example, a non-forward bias can be applied to the driven element.
本発明の第2の電子回路の駆動方法において、前記電子回路は、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第3の端子とが接続された補償トランジスタと、を含み、前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子と前記第4の端子との間に電位差を生じさせる第1のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第2のステップと、を含み、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第4の端子の電圧レベルを、前記第1のステップを行っている期間の前記第4の端子の電圧レベルとは異なる電圧レベルに設定すること、を特徴とする。 In the driving method of the second electronic circuit of the present invention, the electronic circuit includes a first terminal, a second terminal, and a channel region disposed between the first terminal and the second terminal. A driving transistor having: a third terminal; a fourth terminal; a channel region disposed between the third terminal and the fourth terminal; A compensation transistor connected to the third terminal, and a potential difference is provided between the third terminal and the fourth terminal so that the third terminal functions as a drain of the compensation transistor. At least one of a first step to be generated and a driving voltage and a driving current corresponding to a conduction state of the driving transistor set by supplying a data signal to the gate of the driving transistor; Drive element And supplying a voltage level of the fourth terminal in the period during which the first step is being performed in at least a part of the period during which the second step is being performed. The voltage level is different from the voltage level of the fourth terminal.
上記の電子回路の駆動方法において、前記第1のステップを契機として、前記第3の端子と前記第4の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。 In the electronic circuit driving method described above, with the first step as an opportunity, an initialization current is passed between the third terminal and the fourth terminal, and the gate of the driving transistor is connected to the compensation transistor. You may make it set to the offset level according to a threshold value.
ここで「契機として」とは、前記第1のステップを初期動作として行うという意味であり、前記オフセットレベルの設定のプロセスは、前記第1のステップを行った後、あるいは前記第1のステップを行っている間に行ってもよい。 Here, “as an opportunity” means that the first step is performed as an initial operation, and the offset level setting process is performed after performing the first step or after performing the first step. You may go while you go.
上記の電子回路の駆動方法において、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第3の端子と前記第4の端子との電気的接続を実質的に切断することが好ましい。これにより、例えば、前記駆動トランジスタの前記ゲートをフローティングにすることが可能となり、前記ゲートのゲート電圧を前記データ信号に応じた電圧レベルに維持することが可能となる。 In the electronic circuit driving method, the electrical connection between the third terminal and the fourth terminal is substantially disconnected during at least a part of the period during which the second step is performed. Is preferred. Thereby, for example, the gate of the driving transistor can be floated, and the gate voltage of the gate can be maintained at a voltage level corresponding to the data signal.
上記の電子回路の駆動方法において、前記第1のステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高く設定し、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第2の端子の電圧レベルを前記第1の端子の電圧レベルより高く設定することが好ましい。 In the electronic circuit driving method, the voltage level of the first terminal is set higher than the voltage level of the second terminal in at least a part of the period during which the first step is performed, It is preferable that the voltage level of the second terminal is set higher than the voltage level of the first terminal in at least a part of the period in which the second step is performed.
上記の電子回路の駆動方法において、前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、少なくとも、前記第1のステップ及び前記第2のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定するようにしてもよい。 In the electronic circuit driving method, the driven element includes an operating electrode connected to the first terminal, a counter electrode, and a functional layer disposed between the operating electrode and the counter electrode. The voltage level of the counter electrode may be fixed to a predetermined level at least during the period in which the first step and the second step are performed.
上記の電子回路の駆動方法において、前記第1のステップを行う少なくとも1部期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定することが好ましい。 In the electronic circuit driving method described above, it is preferable that the voltage level of the second terminal is set lower than the predetermined voltage level in at least one part period in which the first step is performed.
上記の電子回路の駆動方法において、さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定することが好ましい。 The electronic circuit driving method may further include a third step of setting the voltage level of the first terminal to a voltage level lower than the predetermined voltage level, and the period during which the third step is performed. The voltage of the counter electrode is preferably fixed at the predetermined voltage level.
上記の電子回路に駆動方法において、前記第4の端子の電圧レベルを、前記第1のステップ及び前記第2のステップを通して、前記第2の端子と同一の電圧レベルに設定するようにしてもよい。 In the driving method for the electronic circuit, the voltage level of the fourth terminal may be set to the same voltage level as that of the second terminal through the first step and the second step. .
本発明の第1の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、を含み、前記第1の電極は前記ゲートに接続され、前記第2の電極は前記第1の端子に接続されていることを特徴とする。 A first electronic circuit according to the present invention is an electronic circuit for driving a driven element, and includes a first terminal and a second terminal, and the first terminal and the second terminal A first capacitor having a drive transistor having a channel region therebetween, a first electrode and a second electrode, and a capacitor formed between the first electrode and the second electrode; A first transistor disposed between the first terminal and the gate of the driving transistor and controlling an electrical connection between the first terminal and the gate; and the first electrode Is connected to the gate, and the second electrode is connected to the first terminal.
上記の電子回路において、さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、第3の端子の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有する第2のトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第3の電極に接続され、前記第4の電極には前記第3の端子に接続されていてもよい。 The electronic circuit further includes a third capacitor and a fourth electrode, and a second capacitor in which a capacitance is formed between the third electrode and the fourth electrode; A second transistor comprising: a terminal terminal; a fourth terminal; and a channel region disposed between the third terminal and the fourth terminal, and the gate of the driving transistor. May be connected to the third electrode, and the fourth electrode may be connected to the third terminal.
上記の電子回路において、前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されるようにしてもよい。 In the above electronic circuit, in at least a part of a first period in which the first terminal and the gate of the driving transistor are electrically connected to each other through the first transistor, A voltage level of at least one of the first terminal and the second terminal is set so that the first terminal functions as a drain of the driving transistor, and the first terminal, the gate of the driving transistor, The first terminal and the second terminal so that the second terminal functions as a drain of the driving transistor in at least a part of the second period in which is electrically disconnected At least one of the voltage levels may be set.
本発明の第2の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されることを特徴とする。 A second electronic circuit according to the present invention is an electronic circuit for driving a driven element, and includes a first terminal and a second terminal, and the first terminal and the second terminal A drive transistor having a channel region therebetween, and a first transistor disposed between the first terminal and the gate of the drive transistor and controlling an electrical connection between the first terminal and the gate And at least a part of the first period in which the first terminal and the gate of the driving transistor are electrically connected via the first transistor. However, the voltage level of at least one of the first terminal and the second terminal is set so as to function as the drain of the driving transistor, and the first terminal and the gate of the driving transistor are connected to each other. In at least a part of the second period that is in an electrically disconnected state, the second terminal functions as the drain of the driving transistor so that the second terminal functions as the drain of the driving transistor. At least one of the voltage levels is set.
上記の電子回路において、前記第1の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、前記第2の期間の少なくとも1部の期間において、前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されるようにしてもよい。 In the above electronic circuit, with the first period as an opportunity, the voltage level of the gate of the driving transistor is set to an offset level corresponding to the threshold voltage of the driving transistor, and at least a part of the second period is set. In the period, a driving voltage or a driving current corresponding to the conduction state of the driving transistor may be supplied to the driven element.
ここで、前記オフセットレベルの設定のプロセスは、前記第1の期間の経過後、あるいは前記第1の期間中に行ってもよい。 Here, the process of setting the offset level may be performed after the elapse of the first period or during the first period.
本発明の第3の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を備え、前記第3の端子及び前記第4の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、前記第3の端子及び前記第4の端子の電圧は、それぞれ複数の電圧レベルに設定可能であることを特徴とする。 A third electronic circuit of the present invention is an electronic circuit for driving a driven element, and includes a first terminal and a second terminal, wherein the first terminal and the second terminal A driving transistor having a channel region in between, a third terminal, a fourth terminal, and a channel region disposed between the third terminal and the fourth terminal; A compensation transistor in which a terminal of the first transistor and a gate of the compensation transistor are connected to each other, and one of the third terminal and the fourth terminal is connected to the gate of the driving transistor, and the third terminal The voltage of the fourth terminal can be set to a plurality of voltage levels.
上記の電子回路において、第1の期間において、前記第3の端子が前記補償トランジスタのドレインとなるよう、前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、第2の期間において、前記第3の端子と前記第4の端子とが電気的に切断されるよう前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、前記第2の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、前記第1の期間における前記第4の端子の電圧レベルと前記第2の期間における前記第4の端子の電圧レベルとは互いに異なるようにしてもよい。 In the above electronic circuit, in the first period, the voltage level of at least one of the third terminal and the fourth terminal is set so that the third terminal becomes the drain of the compensation transistor, In the second period, the voltage level of at least one of the third terminal and the fourth terminal is set so that the third terminal and the fourth terminal are electrically disconnected, In at least a part of the second period, a driving voltage or a driving current corresponding to a conduction state of the driving transistor set when the data signal is supplied is supplied to the driven element, and the first element The voltage level of the fourth terminal in the period and the voltage level of the fourth terminal in the second period may be different from each other.
上記の電子回路において、前記電子回路は、さらに第1の電極と、第2の電極と、を備え、前記第1の電極と前記第2の電極との間に容量が形成されたキャパシタを含み、前記第1の電極は前記駆動トランジスタの前記ゲートに接続され、前記第1の期間を契機として、前記補償トランジスタの前記第3の端子と前記第4の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、前記データ信号に対応するデータ電圧が前記第2の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されることが好ましい。 In the above electronic circuit, the electronic circuit further includes a first electrode and a second electrode, and includes a capacitor in which a capacitance is formed between the first electrode and the second electrode. The first electrode is connected to the gate of the driving transistor, and an initialization current flows between the third terminal and the fourth terminal of the compensation transistor in response to the first period. Thus, after the voltage level of the gate of the drive transistor is set to an offset level corresponding to the threshold voltage of the compensation transistor, a data voltage corresponding to the data signal is applied to the second electrode. The gate of the driving transistor is set to a voltage level corresponding to the offset level and the data voltage by capacitive coupling through the capacitor caused by It is preferable that the conduction state is set.
上記の電子回路において、前記第4の端子及び前記第3の端子のうちいずれか一方の電圧レベルは、前記第1の期間及び前記第2の期間を通して、前記第2の端子と同一の電圧レベルに設定されることが好ましい。 In the electronic circuit, the voltage level of any one of the fourth terminal and the third terminal is the same voltage level as that of the second terminal throughout the first period and the second period. It is preferable to set to.
本発明の電子装置は、複数の、上記の電子回路と、前記複数の電子回路の各々に対して設けられた前記被駆動素子とを備えている。 An electronic apparatus according to the present invention includes a plurality of the electronic circuits described above and the driven element provided for each of the plurality of electronic circuits.
本発明の第1の電気光学装置は、複数のデータ線と、複数の走査線と、複数の第1の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のスイッチングトランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記第1の端子と前記駆動トランジスタのゲートとが前記第1のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第1の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定され、前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、前記第2の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定されることを特徴とする。 The first electro-optical device of the present invention corresponds to a plurality of data lines, a plurality of scanning lines, a plurality of first power supply lines, and intersections of the plurality of data lines and the plurality of scanning lines. And each of the plurality of pixel circuits includes an electro-optic element, a first terminal, and a second terminal, wherein the first terminal and the second terminal A driving transistor having a channel region therebetween, and a first switching circuit disposed between the first terminal and the gate of the driving transistor to control an electrical connection between the first terminal and the gate A conduction state of the drive transistor is set according to a data signal supplied via one data line of the plurality of data lines, and a drive voltage or a voltage corresponding to the conduction state of the drive transistor The drive current is The first terminal is drained during at least a part of a period in which the first terminal and the gate of the driving transistor are electrically connected via the first switching transistor. So that the voltage level of at least one of the first terminal and the second terminal is set, and at least one of the periods when the driving voltage or the driving current is supplied to the electro-optic element. In the period of the portion, the voltage level of at least one of the first terminal and the second terminal is set so that the second terminal functions as a drain.
上記の電気光学装置において、前記複数の画素回路の各々は、さらに第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、前記一つのデータ線と前記第2の電極との間の電気的接続を制御する第2のスイッチングトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第1の電極に接続され、前記第1の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第1の端子と前記第2の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、前記オフセットレベルが設定された後、前記第2のスイッチングトランジスタを介して供給された前記データ信号の前記第1のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定ようにしてもよい。 In the electro-optical device, each of the plurality of pixel circuits further includes a first electrode and a second electrode, and a capacitor is formed between the first electrode and the second electrode. A first capacitor, and a second switching transistor that controls electrical connection between the one data line and the second electrode, and the gate of the driving transistor is the first electrode. And an initialization current flows between the first terminal and the second terminal in at least a part of a period in which the first terminal functions as a drain of the driving transistor, and the driving The gate of the transistor is set to an offset level corresponding to the driving transistor threshold value, and after the offset level is set, the second switching transistor is turned on. By capacitive coupling through the first capacitor of the supplied the data signal, the gate voltage of the driving transistor may be set so the voltage level corresponding to the offset level and the data signal.
上記の電気光学装置において、前記複数の画素回路の各々は、さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、を備え、前記第3の電極は前記駆動トランジスタの前記ゲートに接続され、前記第4の電極は前記第1の端子に接続されていてもよい。これにより、例えば、前記第2のキャパシタを介した容量結合により前記第1の端子の電圧レベルの変動に対して、前記駆動トランジスタの前記ゲートの電圧レベルを自動的に調整することができる。 In the electro-optical device, each of the plurality of pixel circuits further includes a third electrode and a fourth electrode, and a capacitor is formed between the third electrode and the fourth electrode. A second capacitor, wherein the third electrode is connected to the gate of the driving transistor, and the fourth electrode is connected to the first terminal. Thereby, for example, the voltage level of the gate of the driving transistor can be automatically adjusted with respect to the fluctuation of the voltage level of the first terminal by capacitive coupling via the second capacitor.
上記の電気光学装置において、前記第2の端子は、前記複数の電源線の一つの電源線に接続され、前記一つの電源線は複数の電圧レベルに設定可能であることが好ましい。 In the electro-optical device, it is preferable that the second terminal is connected to one power supply line of the plurality of power supply lines, and the one power supply line can be set to a plurality of voltage levels.
本発明の第2の電気光学装置であって、複数のデータ線と、複数の走査線と、複数の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、前記第3の端子及び前記第4の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記一つの電源線の電圧は複数の電圧レベルに設定できることを特徴とする。 The second electro-optical device of the present invention corresponds to a plurality of data lines, a plurality of scanning lines, a plurality of power supply lines, and intersections of the plurality of data lines and the plurality of scanning lines. Each of the plurality of pixel circuits provided and each of the plurality of pixel circuits includes an electro-optical element, a first terminal, and a second terminal, and is provided between the first terminal and the second terminal. A drive transistor having a channel region, a third terminal, a fourth terminal, and a channel region disposed between the third terminal and the fourth terminal, and A compensation transistor having a terminal and its gate connected to each other, and a conduction state of the driving transistor is set according to a data signal supplied through one data line of the plurality of data lines, Either one of the third terminal and the fourth terminal is the A drive voltage or a drive current corresponding to the conduction state of the drive transistor is supplied to the electro-optic element, and the voltage of the one power line is a plurality of voltages. It can be set to a level.
上記の電気光学装置において、前記第3の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第1の電圧レベルに設定され、前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第2の電圧レベルに設定され、前記第1の電圧レベルと前記第2の電圧レベルとは互いに異なるようにしてもよい。 In the electro-optical device, a voltage level of the one power supply line is set to a first voltage level in at least a part of a period in which the third terminal functions as a drain of the compensation transistor, During at least a part of the period in which the drive voltage or the drive current is supplied to the electro-optic element, the voltage level of the one power supply line is set to the second voltage level, and the first voltage level and the first voltage level are set. The two voltage levels may be different from each other.
上記の電気光学装置において、前記第3の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されるようにしてもよい。 In the electro-optical device, the voltage level of the gate of the driving transistor depends on a threshold voltage of the compensation transistor during at least a part of the period in which the third terminal functions as the drain of the compensation transistor. Alternatively, the offset level may be set.
上記の電気光学装置において、前記第4の端子は前記一つの電源線に接続され、前記第1の電圧レベルは前記第2の電圧レベルより低くしてもよい。 In the electro-optical device, the fourth terminal may be connected to the one power line, and the first voltage level may be lower than the second voltage level.
上記の電気光学装置において、前記第1の端子及び前記第2の端子のいずれか一方も前記一つの電源線に接続されていてもよい。 In the electro-optical device, any one of the first terminal and the second terminal may be connected to the one power supply line.
これにより、例えば、一画素回路当たりの配線数を減らすことができる。 Thereby, for example, the number of wirings per pixel circuit can be reduced.
上記の電気光学装置において、前記第1の端子及び前記第2の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていてもよい。 In the electro-optical device, any one of the first terminal and the second terminal may be connected to another power line different from the one power line among the plurality of power lines. Good.
上記の電気光学装置において、前記複数の電源線は、前記複数のデータ線と交差する方向に延在していることが好ましい。 In the electro-optical device, it is preferable that the plurality of power supply lines extend in a direction intersecting with the plurality of data lines.
上記の電気光学装置において、前記複数の画素回路に含まれる、トランジスタの数は3つのみであることが好ましい。 In the above electro-optical device, it is preferable that the number of transistors included in the plurality of pixel circuits is only three.
これにより、開口率を向上させることができる。 Thereby, an aperture ratio can be improved.
本発明の電子機器は、上記の電気光学装置を実装したことを特徴とする。 According to another aspect of the invention, there is provided an electronic apparatus including the electro-optical device described above.
本発明の電子装置の駆動方法は、駆動トランジスタのゲートと一方の端子とを接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第2のステップと、前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第3のステップとを有することを特徴とする。 In the driving method of the electronic device according to the present invention, the voltage of the node connected to the gate of the driving transistor is changed by connecting the gate of the driving transistor and one terminal and applying a non-forward bias to the driving transistor. A first step of setting an offset level in accordance with a threshold value of the driving transistor; and supplying a voltage from a variable voltage source to a data line capacitively coupled to the node, whereby a capacitor connected to the node is A second step of writing data based on the offset level, and applying a forward bias to the driving transistor to generate a current corresponding to the data held in the capacitor, And a third step of supplying to the current detection circuit.
本発明の第2の電子装置の駆動方法であって、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高くし、前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより低くすることを特徴とする。 A second electronic device driving method according to the present invention, comprising: a first terminal; a second terminal; and a channel region disposed between the first terminal and the second terminal. The voltage level of the first terminal is set to be higher than the voltage level of the second terminal in at least a part of the period in which the step of compensating for the characteristic variation of the driving transistor is included. The voltage level of the first terminal is made lower than the voltage level of the second terminal in at least a part of the period in which the driving voltage or driving current corresponding to the conduction state of the driving transistor is supplied. .
上記の電子装置の駆動方法において、前記第1の端子と前記駆動トランジスタのゲートとを電気的に接続した状態で前記補償ステップを行うことが好ましい。 In the driving method of the electronic device, it is preferable that the compensation step is performed in a state where the first terminal and the gate of the driving transistor are electrically connected.
本発明にかかる画素回路の駆動方法は、駆動トランジスタのゲートと自己の一方の端子とを接続し、駆動トランジスタに非順バイアスを印加することにより、駆動トランジスタのゲートに接続されたノードの電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベルを基準としたデータの書き込みを行う第2のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタに接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第3のステップとを有する。 In the pixel circuit driving method according to the present invention, the voltage of the node connected to the gate of the driving transistor is reduced by connecting the gate of the driving transistor and one of its own terminals and applying a non-forward bias to the driving transistor. A first step of setting an offset level in accordance with a threshold value of the driving transistor; and supplying a data voltage defining a pixel gray level to a data line capacitively coupled to the node, whereby a capacitor connected to the node is supplied to the capacitor On the other hand, a second step of writing data with reference to the offset level and a forward bias applied to the drive transistor generate a drive current according to the data held in the capacitor. The luminance of the electro-optic element is set by supplying the electro-optic element connected to the driving transistor. And a third step.
上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される電源線に接続されていてもよい。この場合、上記第1のステップは、電源線の電圧を第1の電圧に設定するステップを含み、上記第3のステップは、電源線の電圧を第1の電圧よりも高い第2の電圧に設定するステップを含むことが好ましい。また、上記第2のステップは、電源線の電圧を第1の電圧に設定するステップを含むことが望ましい。 In the above pixel circuit driving method, the other terminal of the driving transistor may be connected to a power supply line whose voltage is variably set. In this case, the first step includes a step of setting the voltage of the power supply line to the first voltage, and the third step is configured to set the voltage of the power supply line to a second voltage higher than the first voltage. Preferably the step of setting is included. The second step preferably includes a step of setting the voltage of the power supply line to the first voltage.
上記の画素回路の駆動方法において、第1の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第2の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。 In the above pixel circuit driving method, the first voltage is lower than the voltage at one terminal of the driving transistor when the non-forward bias is applied, and the second voltage is one of the driving transistors when the forward bias is applied. It is preferable that the voltage is higher than the terminal voltage. Further, it is desirable that a predetermined voltage is fixedly applied to the counter electrode of the electro-optic element.
上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第3の電圧に設定することにより、電気光学素子に非順バイアスを印加する第4のステップをさらに有していてもよい。また、駆動トランジスタと電気光学素子とを接続するノードに所定の電圧よりも低い第3の電圧を印加することにより、電気光学素子に非順バイアスを印加する第5のステップをさらに有していてもよい。 The above-described pixel circuit driving method further includes a fourth step of applying a non-forward bias to the electro-optical element by setting the voltage of the power supply line to a third voltage lower than a predetermined voltage. Also good. And a fifth step of applying a non-forward bias to the electro-optic element by applying a third voltage lower than a predetermined voltage to a node connecting the driving transistor and the electro-optic element. Also good.
本発明の第2の画素回路の駆動方法は、自己のゲートと自己の一方の端子とが接続された補償トランジスタに所定のバイアスを印加して、順方向のダイオード接続を形成するとともに、この補償トランジスタとは異なる駆動トランジスタとに非順バイアスを印加することにより、補償トランジスタのゲートに接続されたノードの電圧を補償トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、所定のバイアスとは逆方向のバイアスを補償トランジスタに印加した上で、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセット電圧を基準としたデータの書き込みを行う第2のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタの一方の端子に接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第3のステップとを有する。 According to the second pixel circuit driving method of the present invention, a predetermined bias is applied to a compensation transistor in which its own gate and one of its terminals are connected to form a forward diode connection, and this compensation A first step of setting a voltage of a node connected to a gate of the compensation transistor to an offset level corresponding to a threshold value of the compensation transistor by applying a non-forward bias to a driving transistor different from the transistor; After applying a bias in the direction opposite to that of the compensation transistor to the compensation transistor and supplying a data voltage that defines the gray level of the pixel to the data line capacitively coupled to the node, the capacitor connected to the node is Second step of writing data based on offset voltage and forward bias applied to drive transistor Thus, a drive current corresponding to the data held in the capacitor is generated, and the drive current is supplied to the electro-optic element connected to one terminal of the drive transistor, thereby setting the luminance of the electro-optic element. And a third step.
ここで、上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される第1の電源線に接続されており、補償トランジスタの他方の端子は、電圧が可変に設定される第2の電源線に接続されていてもよい。この場合、上記第1のステップは、第1の電源線の電圧を第1の電圧に設定するステップと、第2の電源線の電圧を第2の電圧に設定するステップとを含み、上記第2のステップは、第2の電源線の電圧を第2の電圧よりも高い第3の電圧に設定するステップを含み、上記第3のステップは、第1の電源線の電圧を第1の電圧よりも高い第4の電圧に設定するステップを含むことが好ましい。また、上記第2のステップは、第1の電源線の電圧を第1の電圧に設定するステップを含み、第3のステップは、第2の電源線の電圧を第3の電圧に設定するステップを含むことが望ましい。 Here, in the driving method of the pixel circuit, the other terminal of the driving transistor is connected to the first power supply line in which the voltage is variably set, and the other terminal of the compensation transistor is variable in voltage. It may be connected to the second power line to be set. In this case, the first step includes a step of setting the voltage of the first power supply line to the first voltage and a step of setting the voltage of the second power supply line to the second voltage. The second step includes a step of setting the voltage of the second power supply line to a third voltage higher than the second voltage, and the third step sets the voltage of the first power supply line to the first voltage. Preferably, the method includes a step of setting a higher fourth voltage. The second step includes a step of setting the voltage of the first power supply line to the first voltage, and the third step is a step of setting the voltage of the second power supply line to the third voltage. It is desirable to include.
上記の画素回路の駆動方法において、第1の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第2の電圧は、非順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも低く、第3の電圧は、順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも高く、第4の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。 In the above pixel circuit driving method, the first voltage is lower than the voltage at one terminal of the driving transistor when the non-forward bias is applied, and the second voltage is the voltage of the compensation transistor when the non-forward bias is applied. The third voltage is lower than the voltage at one terminal, the third voltage is higher than the voltage at one terminal of the compensation transistor when the forward bias is applied, and the fourth voltage is one of the drive transistors when the forward bias is applied. The voltage is preferably higher than the terminal voltage. Further, it is desirable that a predetermined voltage is fixedly applied to the counter electrode of the electro-optic element.
上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第5の電圧に設定することにより、電気光学素子に非順バイアスを印加する第4のステップをさらに有していてもよい。 The pixel circuit driving method further includes a fourth step of applying a non-forward bias to the electro-optic element by setting the voltage of the power supply line to a fifth voltage lower than a predetermined voltage. Also good.
本発明の第1の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタとを有する。 The first pixel circuit of the present invention is connected to an electro-optical element whose luminance is set by a driving current flowing through itself, a power supply line whose one terminal is variably set, and the other terminal is an electro-optical element A drive transistor that is connected to the element and generates a drive current according to the gate voltage, a first capacitor having one electrode connected to the gate of the drive transistor, and one electrode connected to the gate of the drive transistor A first capacitor in which the other electrode is connected to the other terminal of the driving transistor, one terminal is connected to the other electrode of the first capacitor, and the other terminal is connected to the data line. Switching transistor, and a second switch having one terminal connected to the gate of the driving transistor and the other terminal connected to the other terminal of the driving transistor And a grayed transistor.
ここで、上記の画素回路において、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定することが好ましい。また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタおよび第2のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第1の電圧よりも高い第2の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。 Here, in the above pixel circuit, in the initialization period in which the first switching transistor is turned off and the second switching transistor is turned on, the voltage of the power supply line is set to the first voltage, so that the driving transistor is not turned on. It is preferable to apply a forward bias and set the gate voltage of the drive transistor to an offset level corresponding to the threshold value of the drive transistor. Further, in a data write period after the initialization period, in which the first switching transistor is turned on and the second switching transistor is turned off, a data voltage for defining the gradation of the pixel is applied to the data line. By supplying, data may be written to the first capacitor and the second capacitor based on the offset level. Further, the voltage of the power supply line is set to a second voltage higher than the first voltage in the driving period after the data writing period and in the driving period in which the first switching transistor and the second switching transistor are turned off. By setting, the forward bias is applied to the drive transistor, and the drive current corresponding to the data held in the first capacitor and the second capacitor is supplied to the electro-optic element, thereby reducing the luminance of the electro-optic element. It may be set.
本発明の第2の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される第1の電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続されたスイッチングトランジスタと、自己のゲートと自己の一方の端子と駆動トランジスタのゲートとに接続され、他方の端子が電圧が可変に制御される第2の電源線に接続された補償トランジスタとを有する。 The second pixel circuit of the present invention is connected to an electro-optical element whose luminance is set by a driving current flowing through itself, a first power source line whose voltage is variably set, and the other terminal. Is connected to the electro-optic element, and generates a drive current according to the gate voltage, a first capacitor having one electrode connected to the gate of the drive transistor, and one electrode being the drive transistor And a second capacitor connected to the other terminal of the driving transistor, one terminal connected to the other electrode of the first capacitor, and the other terminal connected to the data line. A second transistor whose gate is connected to the gate of the switching transistor, the gate of the switching transistor, the gate of the driving transistor, and the other terminal of which the voltage is controlled variably. And a connected compensating transistor line.
ここで、上記の画素回路において、スイッチングトランジスタをオフさせる初期化期間において、第1の電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加し、第2の電源線の電圧を第2の電圧に設定することにより、補償トランジスタにおける順方向のダイオード接続を形成するとともに、駆動トランジスタのゲート電圧を補償トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、スイッチングトランジスタをオンさせるデータ書込期間において、第2の電源線の電圧を第2の電圧よりも高い第3の電圧に設定することにより、補償トランジスタに印加されるバイアスを初期化期間とは逆方向にするとともに、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、スイッチングトランジスタをオフさせる駆動期間において、第1の電源線の電圧を第1の電圧よりも高い第4の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。 Here, in the above pixel circuit, in the initialization period in which the switching transistor is turned off, the voltage of the first power supply line is set to the first voltage, thereby applying a non-forward bias to the driving transistor, By setting the voltage of the power supply line to the second voltage, a forward diode connection in the compensation transistor can be formed, and the gate voltage of the driving transistor can be set to an offset voltage corresponding to the threshold value of the compensation transistor. preferable. Further, by setting the voltage of the second power supply line to a third voltage higher than the second voltage in the data write period after the initialization period and turning on the switching transistor, The bias applied to the compensation transistor is set in the opposite direction to the initialization period, and the data voltage defining the gray level of the pixel is supplied to the data line, whereby the first capacitor and the second capacitor are supplied. Alternatively, data may be written based on the offset voltage. Further, in the driving period after the data writing period and in which the switching transistor is turned off, the voltage of the first power supply line is set to a fourth voltage higher than the first voltage. The luminance of the electro-optical element may be set by applying a forward bias to the transistor and supplying a driving current corresponding to data held in the first capacitor and the second capacitor to the electro-optical element.
本発明の第3の画素回路は、自己を流れる駆動電流によって輝度が設定された電気光学素子と、一方の端子が電圧が可変に設定される第1の電源線に接続され、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電圧が可変に設定される第2の電源線に接続された第3のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電気光学素子に接続された第4のスイッチングトランジスタとを有する。 The third pixel circuit of the present invention is connected to an electro-optical element whose luminance is set by a driving current flowing through itself and a first power supply line whose one terminal is variably set, and in accordance with a gate voltage. A drive transistor for generating a drive current, a first capacitor having one electrode connected to the gate of the drive transistor, one electrode connected to the gate of the drive transistor, and the other electrode connected to the other of the drive transistor. A second capacitor connected to the terminal; a first switching transistor having one terminal connected to the other electrode of the first capacitor; the other terminal connected to the data line; and one terminal being a drive transistor A second switching transistor having the other terminal connected to the other terminal of the driving transistor and one terminal connected to the driving transistor. A third switching transistor connected to the second power supply line whose voltage is variably set, and one terminal connected to the other terminal of the driving transistor, The other terminal has a fourth switching transistor connected to the electro-optic element.
ここで、上記の画素回路において、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせ、第3のスイッチングトランジスタを一部期間でオンさせ、第4のスイッチングトランジスタをオフさせる初期化期間において、第1の電源線の電圧を第1の電圧に設定し、第2の電源線の電圧を第2の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオフさせ、第4のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオフさせ、第4のスイッチングトランジスタをオンさせる駆動期間において、第1の電源線の電圧を第1の電圧よりも高い第3の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。そして、駆動期間よりも後の期間であって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオンさせ、第4のスイッチングトランジスタをオンさせる逆バイアス期間において、第2の電源線の電圧を第2の電圧よりも低い第4の電圧に設定することにより、電気光学素子に非順バイアスを印加することが好ましい。 Here, in the above pixel circuit, the first switching transistor is turned off, the second switching transistor is turned on, the third switching transistor is turned on for a partial period, and the fourth switching transistor is turned off. In the period, by setting the voltage of the first power supply line to the first voltage and the voltage of the second power supply line to the second voltage, a non-forward bias is applied to the drive transistor, and the drive transistor Is preferably set to an offset voltage corresponding to the threshold value of the driving transistor. In addition, data that is after the initialization period, turns on the first switching transistor, turns off the second switching transistor, turns off the third switching transistor, and turns off the fourth switching transistor. In the writing period, data can be written to the first capacitor and the second capacitor with reference to the offset level by supplying a data voltage that defines the gradation of the pixel to the data line. Good. Further, in a period after the data writing period, the first switching transistor is turned off, the second switching transistor is turned off, the third switching transistor is turned off, and the fourth switching transistor is turned on. During the driving period, the voltage of the first power supply line is set to a third voltage higher than the first voltage, so that a forward bias is applied to the driving transistor and held in the first capacitor and the second capacitor. The luminance of the electro-optical element may be set by supplying a driving current corresponding to the data thus obtained to the electro-optical element. A reverse bias that is after the driving period and turns off the first switching transistor, turns off the second switching transistor, turns on the third switching transistor, and turns on the fourth switching transistor. In the period, it is preferable to apply a non-forward bias to the electro-optic element by setting the voltage of the second power supply line to a fourth voltage lower than the second voltage.
本発明の第4の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続されたキャパシタと、一方の端子がキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタとを有する。 According to a fourth pixel circuit of the present invention, an electro-optical element whose luminance is set by a driving current flowing through the pixel circuit and a power supply line whose one terminal is variably set in voltage are connected to the other terminal. A driving transistor that generates a driving current according to a gate voltage, a capacitor having one electrode connected to the gate of the driving transistor, and one terminal connected to the other electrode of the capacitor. A first switching transistor having the other terminal connected to the data line, a second switching transistor having one terminal connected to the gate of the driving transistor and the other terminal connected to the other terminal of the driving transistor; Have
ここで、上記の画素回路によって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。 Here, in the initialization period in which the first switching transistor is turned off and the second switching transistor is turned on by the above-described pixel circuit, the voltage of the power supply line is set to the first voltage so that the driving transistor is not turned on. It is preferable to apply a forward bias and set the gate voltage of the driving transistor to an offset voltage corresponding to the threshold value of the driving transistor.
また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、キャパシタに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタおよび第2のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第1の電圧よりも高い第2の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。 Further, in a data write period after the initialization period, in which the first switching transistor is turned on and the second switching transistor is turned off, a data voltage for defining the gradation of the pixel is applied to the data line. By supplying, data may be written to the capacitor based on the offset voltage. Further, the voltage of the power supply line is set to a second voltage higher than the first voltage in the driving period after the data writing period and in the driving period in which the first switching transistor and the second switching transistor are turned off. The luminance of the electro-optical element may be set by applying a forward bias to the driving transistor by setting and supplying a driving current corresponding to the data held in the capacitor to the electro-optical element.
上記の画素回路によって構成された電気光学装置を電子機器をしてもよい。 The electro-optical device including the pixel circuit may be an electronic device.
本発明の一つの効果として、トランジスタの特性補償のステップと非順バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることができる。 As one effect of the present invention, by performing the transistor characteristic compensation step and the non-forward bias application in one operation process, it is possible to improve flexibility in operation design.
(第1の実施形態)
図1は、本実施形態にかかる電気光学装置のブロック構成図である。表示部1は、例えばTFT(Thin Film Transistor)によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素群がマトリクス状(二次元平面的)に並んでいる。表示部1には、それぞれが水平方向に延在している走査線群Y1〜Ynと、それぞれが垂直方向に延在しているデータ線群X1〜Xmとが設けられており、これらの交差に対応して画素2(画素回路)が配置されている。電源線L1〜Lnは、走査線Y1〜Ynに対応して設けられており、データ線X1〜Xmと交差する方向、換言すれば、走査線Y1〜Ynの延在方向に延在している。電源線L1〜Lnのそれぞれには、1本の走査線Yの延在方向に対応する画素行(mドット分)が共通接続されている。なお、本実施形態では、1つの画素2を画像の最小表示単位としているが、カラーパネルのように、1つの画素2をRGBの3つのサブ画素で構成してもよい。
(First embodiment)
FIG. 1 is a block diagram of the electro-optical device according to the present embodiment. The
なお、後述する各実施形態にかかる画素回路の構成との関係で、図1に示した1つの走査線Yが1本の走査線を示す場合(図6)と、複数の走査線のセットを示す場合(図2,9,11)とがある。同様に、図1に示した1つの電源線Lが1本の電源線を示す場合(図2,11)と、複数の電源線のセットを示す場合(図6,9)とがある。 Note that, in relation to the configuration of the pixel circuit according to each embodiment to be described later, a case where one scanning line Y shown in FIG. 1 represents one scanning line (FIG. 6) and a set of a plurality of scanning lines. In some cases (FIGS. 2, 9, and 11). Similarly, there are cases where one power supply line L shown in FIG. 1 represents one power supply line (FIGS. 2 and 11) and cases where a plurality of power supply lines are set (FIGS. 6 and 9).
制御回路5は、図示しない上位装置より入力される垂直同期信号Vs、水平同期信号Hs、ドットクロック信号DCLKおよび階調データD等に基づいて、走査線駆動回路3、データ線駆動回路4および電源線制御回路6を同期制御する。この同期制御の下、これらの回路3,4,6は、互いに協働して、表示部1の表示制御を行う。
The control circuit 5 is based on a vertical synchronization signal Vs, a horizontal synchronization signal Hs, a dot clock signal DCLK, gradation data D, and the like input from a host device (not shown), and the scanning line drive circuit 3, the data line drive circuit 4, and the power supply. The line control circuit 6 is synchronously controlled. Under this synchronous control, these circuits 3, 4, and 6 perform display control of the
走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、走査線Y1〜Ynに走査信号SELを出力することによって、走査線Y1〜Ynの順次走査を行う。走査信号SELは、高電位レベル(以下「Hレベル」という)または低電位レベル(以下「Lレベル」という)の2値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線YはHレベル、これ以外の走査線YはLレベルにそれぞれ設定される。走査線駆動回路3は、1フレームの画像を表示する期間(1F)毎に、所定の選択順序で(一般的には最上から最下に向かって)、それぞれの走査線Yを順番に選択する順次走査を行う。また、データ線駆動回路4は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。 The scanning line driving circuit 3 is mainly composed of a shift register, an output circuit and the like, and sequentially scans the scanning lines Y1 to Yn by outputting a scanning signal SEL to the scanning lines Y1 to Yn. The scanning signal SEL takes a binary signal level of a high potential level (hereinafter referred to as “H level”) or a low potential level (hereinafter referred to as “L level”), and corresponds to a pixel row to which data is to be written. The scanning line Y is set to the H level, and the other scanning lines Y are set to the L level. The scanning line driving circuit 3 sequentially selects each scanning line Y in a predetermined selection order (generally from the top to the bottom) every period (1F) for displaying an image of one frame. Sequential scanning is performed. The data line driving circuit 4 is mainly composed of a shift register, a line latch circuit, an output circuit, and the like.
データ線駆動回路4は、1本の走査線Yを選択する期間に相当する1水平走査期間(1H)において、今回データを書き込む画素行に対するデータ電圧Vdataの一斉出力と、次の1Hで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある1Hにおいて、データ線Xの本数に相当するm個のデータが順次ラッチされる。そして、次の1Hにおいて、ラッチされたm個のデータ電圧Vdataが、対応するデータ線X1〜Xmに対して一斉に出力される。 In one horizontal scanning period (1H) corresponding to a period for selecting one scanning line Y, the data line driving circuit 4 simultaneously outputs the data voltage Vdata to the pixel row to which data is written this time, and writes data at the next 1H. Point-sequential latching of data relating to the pixel row to be performed is simultaneously performed. In a certain 1H, m pieces of data corresponding to the number of data lines X are sequentially latched. In the next 1H, the latched m data voltages Vdata are simultaneously output to the corresponding data lines X1 to Xm.
一方、電源線制御回路6は、シフトレジスタ、出力回路等を主体に構成されており、走査線駆動回路3による走査と同期して、電源線L1〜Lnの電圧を画素行単位で可変に設定する。 On the other hand, the power supply line control circuit 6 is mainly composed of a shift register, an output circuit and the like, and in synchronization with scanning by the scanning line driving circuit 3, the voltages of the power supply lines L1 to Ln are variably set for each pixel row. To do.
図2は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの走査線Yは、第1の走査信号SEL1が供給される第1の走査線Yaと、第2の走査信号SEL2が供給される第2の走査線Ybとを含んでいる。1つの画素回路は、被駆動素子の一形態である有機EL素子OLED、3つのトランジスタT1〜T3、およびデータを保持する2つのキャパシタC1,C2によって構成されている。なお、本実施形態では、アモルファスシリコンによってTFTが形成されているため、そのチャネル型はすべてn型になっているが、もちろん、アモルファスシリコン以外で構成されたトランジスタを用いてもよいし、チャネル型はこれに限定されるものではない(後述する各実施形態についても同様)。また、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」、他方を「他方の端子」とそれぞれ呼ぶ。 FIG. 2 is a pixel circuit diagram of a voltage follower type voltage program system according to the present embodiment. With respect to this pixel circuit, one scanning line Y shown in FIG. 1 includes a first scanning line Ya to which a first scanning signal SEL1 is supplied and a second scanning line to which a second scanning signal SEL2 is supplied. Yb is included. One pixel circuit includes an organic EL element OLED which is a form of a driven element, three transistors T1 to T3, and two capacitors C1 and C2 for holding data. In the present embodiment, since the TFT is formed of amorphous silicon, the channel type is all n-type. Of course, a transistor other than amorphous silicon may be used, or the channel type may be used. However, the present invention is not limited to this (the same applies to the embodiments described later). In this specification, regarding a transistor which is a three-terminal element including a source, a drain, and a gate, one of the source and the drain is referred to as “one terminal” and the other is referred to as “the other terminal”.
第1のスイッチングトランジスタT1は、第1の走査信号SEL1が供給される第1の走査線Yaにゲートが接続されており、この走査信号SEL1によって導通制御される。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲート、第2のスイッチングトランジスタT2の一方の端子、および第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は電源線Lに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノード(陽極)、第2のスイッチングトランジスタT2の他方の端子および、第2のキャパシタC2の他方の電極が共通接続されている。有機EL素子OLEDのカソード(陰極)、すなわち対向電極には、電源電圧Vddよりも低い基準電圧Vss(例えば0V)が固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第2のスイッチングトランジスタT2は、第2のキャパシタC2と並列に設けられている。このスイッチングトランジスタT2は、第2の走査信号SEL2が供給される第2の走査線Ybにゲートが接続されており、この走査信号SEL2によって導通制御される。 The gate of the first switching transistor T1 is connected to the first scanning line Ya to which the first scanning signal SEL1 is supplied, and the conduction is controlled by the scanning signal SEL1. One terminal of the transistor T1 is connected to the data line X, and the other terminal is connected to one electrode of the first capacitor C1. The other electrode of the capacitor C1 is connected to the node N1. In addition to the first capacitor C1, the node N1 is commonly connected to the gate of the drive transistor T3, one terminal of the second switching transistor T2, and one electrode of the second capacitor C2. One terminal of the driving transistor T3 is connected to the power supply line L, and the other terminal is connected to the node N2. In addition to the drive transistor T3, the anode (anode) of the organic EL element OLED, the other terminal of the second switching transistor T2, and the other electrode of the second capacitor C2 are commonly connected to the node N2. A reference voltage Vss (for example, 0 V) lower than the power supply voltage Vdd is fixedly applied to the cathode (cathode) of the organic EL element OLED, that is, the counter electrode. The second capacitor C2 is provided between the gate of the driving transistor T3 and the node N2, thereby forming a voltage follower type circuit. The second switching transistor T2 is provided in parallel with the second capacitor C2. The switching transistor T2 has a gate connected to the second scanning line Yb to which the second scanning signal SEL2 is supplied, and the conduction of the switching transistor T2 is controlled by the scanning signal SEL2.
図3は、図2に示した画素回路の動作タイミングチャートである。上述した1Fに相当する期間t0〜t3における一連の動作プロセスは、最初の期間t0〜t1における初期化プロセス、これに続く期間t1〜t2におけるデータ書込プロセス、および最後の期間t2〜t3における駆動プロセスとに大別される。 FIG. 3 is an operation timing chart of the pixel circuit shown in FIG. A series of operation processes in the period t0 to t3 corresponding to 1F described above includes an initialization process in the first period t0 to t1, a data writing process in the subsequent period t1 to t2, and driving in the last period t2 to t3. Broadly divided into processes.
まず、初期化期間t0〜t1では、駆動トランジスタT3に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、第1の走査信号SEL1がLレベルになって、第1のスイッチングトランジスタT1がオフし、第1のキャパシタC1とデータ線Xとが電気的に分離される。それに呼応して、第2の走査信号SEL2がHレベルになって、第2のスイッチングトランジスタT2がオンする。ここで、電源線LはVL=Vssに設定されており、ノードN2の電圧V2は、先の1Fの駆動プロセスによって、少なくともVss+Vthよりも高い電圧になっている(その具体値は先の1Fにおけるデータや駆動トランジスタT3の特性、有機EL素子OLED等に依存する)。このような電圧関係より、駆動トランジスタT3には、後述する駆動電流Ioledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン(ノードN2側の端子)とが順方向に接続されたダイオード接続となる。これにより、図4(a)に示すように、ノードN2の電圧V2(およびこれと直結したノードN1の電圧V1)が駆動トランジスタT3のVthに応じたオフセットレベル(Vss+Vth)になるまで、ノードN2から電源線Lに向かって、駆動期間t2〜t3に流れる駆動電流Ioledとは逆方向の電流Iが流れる。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。このように、データの書き込みに先立ち、ノードN1の電圧をオフセットレベル(Vss+Vth)にオフセットさせておくことにより、駆動トランジスタT3のしきい値Vthを補償することが可能になる。 First, in the initialization period t0 to t1, reverse bias application and Vth compensation are simultaneously performed on the drive transistor T3. Specifically, the first scanning signal SEL1 becomes L level, the first switching transistor T1 is turned off, and the first capacitor C1 and the data line X are electrically separated. In response to this, the second scanning signal SEL2 becomes H level, and the second switching transistor T2 is turned on. Here, the power supply line L is set to VL = Vss, and the voltage V2 at the node N2 is at least higher than Vss + Vth by the previous 1F driving process (the specific value is the same as in the previous 1F). Data, characteristics of the driving transistor T3, organic EL element OLED, etc.). Due to such a voltage relationship, a bias in a direction opposite to a direction in which a driving current Ioled described later flows is applied to the driving transistor T3, and its own gate and its own drain (terminal on the node N2 side) are in the forward direction. Connected diode connection. As a result, as shown in FIG. 4A, the voltage at the node N2 (and the voltage V1 at the node N1 directly connected thereto) reaches the offset level (Vss + Vth) corresponding to the Vth of the drive transistor T3. A current I in the direction opposite to the drive current Ioled flowing in the drive period t2 to t3 flows from the power source line L toward the power supply line L. The capacitors C1 and C2 connected to the node N1 are set to a charge state such that the voltage V1 of the node N1 becomes an offset level (Vss + Vth) prior to data writing. As described above, the threshold value Vth of the driving transistor T3 can be compensated by offsetting the voltage of the node N1 to the offset level (Vss + Vth) prior to the data writing.
つぎに、データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。 Next, in the data writing period t1 to t2, data is written to the capacitors C1 and C2 with reference to the offset level (Vss + Vth) set in the initialization period t0 to t1.
具体的には、第2の走査信号SEL2がLレベルに立ち下がって、第2のスイッチングトランジスタT2がオフし、駆動トランジスタT3のダイオード接続が解除される。この走査信号SEL2の立ち下がりと「同期」して、第1の走査信号SEL1がHレベルに立ち上がって、第1のスイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。本明細書では、「同期」という用語を、同一タイミングである場合のみならず、設計上のマージン等の理由で若干の時間的なオフセットを許容する意味で用いている。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdata(画素2の表示階調を規定する電圧レベルのデータ)に立ち上がる。図4(b)に示すように、データ線XおよびノードN1は、第1のキャパシタC1を介して容量結合している。そのため、このノードN1の電圧V1は、数式1に示すように、データ線Xの電圧変化量ΔVdata(=Vdata−Vss)に応じて、オフセット電圧(Vss+Vth)を基準としてα・デルタVdata分だけ上昇する。なお、同数式において、係数αは、第1のキャパシタC1の容量Caと第2のキャパシタC2の容量Cbとの容量比によって特定される係数である(α=Ca/(Ca+Cb))。
Specifically, the second scanning signal SEL2 falls to the L level, the second switching transistor T2 is turned off, and the diode connection of the driving transistor T3 is released. In synchronization with the fall of the scanning signal SEL2, the first scanning signal SEL1 rises to the H level, and the first switching transistor T1 is turned on. As a result, the data line X and the first capacitor C1 are electrically connected. In this specification, the term “synchronization” is used not only for the same timing but also for allowing a slight time offset for reasons such as a design margin. When a predetermined time elapses from the timing t1, the voltage Vx of the data line X rises from the reference voltage Vss to the data voltage Vdata (voltage level data defining the display gradation of the pixel 2). As shown in FIG. 4B, the data line X and the node N1 are capacitively coupled via the first capacitor C1. Therefore, the voltage V1 of the node N1 rises by α · delta Vdata based on the offset voltage (Vss + Vth) according to the voltage change amount ΔVdata (= Vdata−Vss) of the data line X, as shown in
(数式1)
V1=Vss+Vth+α・ΔVdata
=Vss+Vth+α(Vdata−Vss)
(Formula 1)
V1 = Vss + Vth + α ・ ΔVdata
= Vss + Vth + α (Vdata−Vss)
キャパシタC1,C2には、数式1より算出される電圧V1に相当する電荷がデータとして書き込まれる。ノードN1,N2は、第2のキャパシタC2を介して容量結合しているものの、このキャパシタC2の容量を有機EL素子OLEDの容量よりも十分小さく設定すれば、この期間t1〜t2において、ノードN2の電圧V2は、ノードN1の電圧変動のほぼ影響を受けることなく、ほぼVss+Vthに維持される。なお、この期間t1〜t2において、電源線LをVL=Vssにすることにより、駆動電流Ioledを流さず、有機EL素子OLEDの発光を規制することができる。
In the capacitors C1 and C2, charges corresponding to the voltage V1 calculated from
そして、駆動期間t2〜t3では、駆動トランジスタT3のチャネル電流に相当する駆動電流Ioledが有機EL素子OLEDに供給され、有機EL素子OLEDが発光する。具体的には、第1の走査信号SEL1が再びLレベルになり、第1のスイッチングトランジスタT1がオフする。これにより、データ電圧Vdataが供給されるデータ線Xと第1のキャパシタC1とが電気的に分離されるが、駆動トランジスタT3のゲートN1には、キャパシタC1,C2に保持されているデータに応じた電圧が印加され続ける。そして、第1の走査信号SEL1の立ち下がりと同期して、電源線LがVL=Vddになる。その結果、図4(c)に示すように、電源線Lから有機EL素子OLEDのカソード側に向かう方向に駆動電流Ioledの経路が形成される。この時、ノートN2と駆動トランジスタT3のチャネル領域を挟んで反対側の端子は駆動トランジスタT3のドレインとして機能することになる。 In the driving period t2 to t3, the driving current Ioled corresponding to the channel current of the driving transistor T3 is supplied to the organic EL element OLED, and the organic EL element OLED emits light. Specifically, the first scanning signal SEL1 becomes L level again, and the first switching transistor T1 is turned off. As a result, the data line X to which the data voltage Vdata is supplied is electrically separated from the first capacitor C1, but the gate N1 of the driving transistor T3 is connected to the data held in the capacitors C1 and C2. The applied voltage continues to be applied. Then, in synchronization with the fall of the first scanning signal SEL1, the power supply line L becomes VL = Vdd. As a result, as shown in FIG. 4C, a path of the drive current Ioled is formed in the direction from the power supply line L toward the cathode side of the organic EL element OLED. At this time, the terminal on the opposite side across the channel region of the notebook N2 and the drive transistor T3 functions as the drain of the drive transistor T3.
駆動トランジスタT3が飽和領域で動作することを前提として、有機EL素子OLEDを流れる駆動電流Ioled(駆動トランジスタT3のチャネル電流Ids)は、数式2に基づいて算出される。同数式において、Vgsは、駆動トランジスタT3のゲート−ソース間電圧である。また、利得係数βは、駆動トランジスタT3のキャリアの移動度μ、ゲート容量A、チャネル幅W、チャネル長Lより特定される係数である(β=μAW/L)。 Assuming that the drive transistor T3 operates in the saturation region, the drive current Ioled (channel current Ids of the drive transistor T3) flowing through the organic EL element OLED is calculated based on Equation 2. In the equation, Vgs is a gate-source voltage of the driving transistor T3. The gain coefficient β is a coefficient specified by the carrier mobility μ, the gate capacitance A, the channel width W, and the channel length L of the driving transistor T3 (β = μAW / L).
(数式2)
Ioled=Ids
=β/2(Vgs−Vth)2
(Formula 2)
Ioled = Ids
= Β / 2 (Vgs−Vth) 2
ここで、駆動トランジスタT3のゲート電圧Vgとして数式1で算出されたV1を代入すると、数式2は数式3のように変形できる。
Here, when V1 calculated by
(数式3)
Ioled=β/2(Vg−Vs−Vth)2
=β/2{(Vss+Vth+α・ΔVdata)−Vs−Vth}2
=β/2(Vss+α・ΔVdata−Vs)2
(Formula 3)
Ioled = β / 2 (Vg−Vs−Vth) 2
= Β / 2 {(Vss + Vth + α · ΔVdata) −Vs−Vth} 2
= Β / 2 (Vss + α · ΔVdata−Vs) 2
数式3において留意すべき点は、駆動トランジスタT3が発生する駆動電流Ioledは、Vthの相殺によって、駆動トランジスタT3のしきい値Vthに依存しない点である。したがって、キャパシタC1,C2に対するデータの書き込みをVthを基準に行えば、製造バラツキや経時変化等によってVthにバラツキが生じたとしても、その影響を受けることなく駆動電流Ioledを生成できる。 The point to be noted in Formula 3 is that the drive current Ioled generated by the drive transistor T3 does not depend on the threshold value Vth of the drive transistor T3 due to cancellation of Vth. Therefore, if data writing to the capacitors C1 and C2 is performed with reference to Vth, the driving current Ioled can be generated without being affected by variations in Vth due to manufacturing variations, changes with time, and the like.
有機EL素子OLEDの発光輝度は、データ電圧Vdata(電圧変化量ΔVdata)に応じた駆動電流Ioledにより決定され、これによって、画素2の階調が設定される。なお、図4(c)に示した経路で駆動電流Ioledが流れると、駆動トランジスタT3のソース電圧V2は、有機EL素子OLEDの自己抵抗等に起因して、当初のVss+Vthよりも上昇する。しかしながら、駆動トランジスタT3のゲートN1とノードN2とは第2のキャパシタC2を介して容量結合しており、ソース電圧V2の上昇にともないゲート電圧V1も上昇するので、ある程度、ゲート−ソース間電圧Vgsに対するソース電圧V2の変動の影響を低減することができる。 The light emission luminance of the organic EL element OLED is determined by the drive current Ioled corresponding to the data voltage Vdata (voltage change amount ΔVdata), and thereby the gradation of the pixel 2 is set. When the drive current Ioled flows through the path shown in FIG. 4C, the source voltage V2 of the drive transistor T3 rises from the original Vss + Vth due to the self resistance of the organic EL element OLED and the like. However, the gate N1 and the node N2 of the driving transistor T3 are capacitively coupled via the second capacitor C2, and the gate voltage V1 increases as the source voltage V2 increases. It is possible to reduce the influence of fluctuations in the source voltage V2.
このように、本実施形態では電源線Lの電圧VLを可変とし、初期化期間t0〜t1でVss、駆動期間t2〜t3でこれよりも高いVddにそれぞれ設定する。初期化期間t0〜t1における設定電圧Vssは、駆動トランジスタT3に逆バイアスを印加すべく、駆動トランジスタT3と有機EL素子OLEDとを接続するノードN2の電圧V2よりも低い電圧である必要がある。また、駆動期間t2〜t3における設定電圧Vddは、駆動トランジスタT3に順バイアスを印加して、駆動電流Ioledの経路形成を許容すべく、ノードN2の電圧V2よりも高い電圧である必要がある。初期化期間t0〜t1でVL=Vssにすることにより、駆動トランジスタT3に逆バイアスが印加され、このバイアス状態の下でVth補償が行われる。
Vth補償を行うことにより、駆動電流Ioledに対するVthのバラツキの影響を低減できる。また、逆バイアスの印加を行うことにより、駆動トランジスタT3におけるVthのシフト、すなわち、Vthが経時変化してしまう現象を有効に抑制することが可能になる。そして、Vth補償と逆バイアスの印加とを同一の動作プロセス(初期化期間t0〜t1)で行うことにより、動作設計上のフレキシビリティの向上を図ることが可能になる。
As described above, in this embodiment, the voltage VL of the power supply line L is made variable, and is set to Vss in the initialization period t0 to t1, and higher to Vdd in the driving period t2 to t3. The set voltage Vss in the initialization period t0 to t1 needs to be lower than the voltage V2 of the node N2 connecting the drive transistor T3 and the organic EL element OLED in order to apply a reverse bias to the drive transistor T3. Further, the set voltage Vdd in the driving period t2 to t3 needs to be higher than the voltage V2 of the node N2 in order to apply a forward bias to the driving transistor T3 and allow the path of the driving current Ioled to be formed. By setting VL = Vss in the initialization period t0 to t1, a reverse bias is applied to the drive transistor T3, and Vth compensation is performed under this bias state.
By performing Vth compensation, it is possible to reduce the influence of Vth variation on the drive current Ioled. Also, by applying a reverse bias, it is possible to effectively suppress the shift of Vth in the drive transistor T3, that is, the phenomenon that Vth changes with time. By performing Vth compensation and reverse bias application in the same operation process (initialization period t0 to t1), it is possible to improve flexibility in operation design.
なお、本実施形態では、初期化期間t0〜t1において、電源線Lの電圧VLを基準電圧Vssに落とすことにより、駆動トランジスタT3に逆バイアスを印加している。しかしながら、この期間t0〜t1における電圧VLをVssよりも低い電圧Vrvsに設定してもよい。この場合、電源線Lの電圧Vrvsが有機EL素子OLEDの対向電極側の電圧Vssよりも低くなるので、駆動トランジスタT3のみならず、有機EL素子OLEDにも逆バイアスを印加することができる。その結果、有機EL素子OLEDの長寿命化を図ることが可能になる。また、本実施形態の概念を拡張すれば、駆動トランジスタT3に順バイアスでない状態、すなわち非順バイアスを印加した上でVth補償を行うことにより、上述した効果を奏することが可能である。したがって、非順バイアスの一つである逆バイアスは最良の実施形態ではあるものの、本発明はこれに限定されるものではない。なお、これらの点は、後述する各実施形態についても同様である。 In the present embodiment, the reverse bias is applied to the drive transistor T3 by dropping the voltage VL of the power supply line L to the reference voltage Vss in the initialization period t0 to t1. However, the voltage VL in the period t0 to t1 may be set to a voltage Vrvs lower than Vss. In this case, since the voltage Vrvs of the power supply line L is lower than the voltage Vss on the counter electrode side of the organic EL element OLED, a reverse bias can be applied not only to the driving transistor T3 but also to the organic EL element OLED. As a result, it is possible to extend the life of the organic EL element OLED. If the concept of the present embodiment is expanded, the above-described effects can be achieved by performing Vth compensation after applying a non-forward bias to the driving transistor T3, that is, applying a non-forward bias. Therefore, although the reverse bias which is one of the non-forward biases is the best embodiment, the present invention is not limited to this. In addition, these points are the same also about each embodiment mentioned later.
(第2の実施形態)
本実施形態は、図2に示した画素回路において、駆動トランジスタT3に逆バイアスをより積極的に印加する手法に関する。この画素回路の構成については、上述したとおりであるから、ここでの説明を省略する。
(Second Embodiment)
The present embodiment relates to a technique for more positively applying a reverse bias to the drive transistor T3 in the pixel circuit shown in FIG. Since the configuration of the pixel circuit is as described above, description thereof is omitted here.
図5は、本実施形態にかかる動作タイミングチャートである。本実施形態では、駆動期間t2〜t3の後半に逆バイアス期間t2'〜t3を設け、この期間t2'〜t3で、電源線Lの電圧VLを基準電圧Vss(対向電極の電圧)よりも低いVrvsに設定する。これにより、有機EL素子OLEDの発光が停止し、有機EL素子OLEDおよび駆動トランジスタT3の双方に逆バイアスが印加される。 FIG. 5 is an operation timing chart according to the present embodiment. In the present embodiment, reverse bias periods t2 'to t3 are provided in the latter half of the driving periods t2 to t3, and the voltage VL of the power supply line L is lower than the reference voltage Vss (the voltage of the counter electrode) in these periods t2' to t3. Set to Vrvs. Thereby, the light emission of the organic EL element OLED is stopped, and a reverse bias is applied to both the organic EL element OLED and the driving transistor T3.
本実施形態によれば、上述した第1の実施形態と同様の効果を有するほか、逆イアス期間t2'〜t3において、より効果的に有機EL素子OLEDにも逆バイアスが印加されるので、有機EL素子OLEDの長寿命化を図ることが可能になる。 According to the present embodiment, in addition to the same effects as those of the first embodiment described above, the reverse bias is also applied to the organic EL element OLED more effectively in the reverse-ias period t2 ′ to t3. It becomes possible to extend the life of the EL element OLED.
(第3の実施形態)
図6は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの電源線Lは、第1の電源線Laと、第2の電源線Lbとを含んでいる。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3および、データを保持する2つのキャパシタC1,C2によって構成されている。なお、補償トランジスタT2のしきい値Vth2は、駆動トランジスタT3のしきい値Vth1とほぼ等しくなるように設定されている。同一プロセスにて製造され、表示部1上において極めて近接して配置されたトランジスタT2,T3に関しては、実際の製品においても、これらの電気的特性をほぼ同一に設定することが可能である。
(Third embodiment)
FIG. 6 is a pixel circuit diagram of a voltage follower type voltage program system according to the present embodiment. Regarding this pixel circuit, one power supply line L shown in FIG. 1 includes a first power supply line La and a second power supply line Lb. One pixel circuit includes an organic EL element OLED, three n-channel transistors T1 to T3, and two capacitors C1 and C2 that hold data. The threshold value Vth2 of the compensation transistor T2 is set to be substantially equal to the threshold value Vth1 of the drive transistor T3. With respect to the transistors T2 and T3 manufactured by the same process and arranged very close to each other on the
スイッチングトランジスタT1のゲートは、走査信号SELが供給される走査線Yに接続されている。このトランジスタT1の一方の端子は、データ線Xに接続されており、その他方の端子は、第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極は、ノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲートと、補償トランジスタT2の一方の端子(およびそのゲート)と、第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は第1の電源線Laに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノードおよび、第2のキャパシタC2の他方の電極が共通接続されている。有機EL素子OLEDのカソードには基準電圧Vssが固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。補償トランジスタT2の他方の端子は、第2の電源線Lbに接続されている。 The gate of the switching transistor T1 is connected to the scanning line Y to which the scanning signal SEL is supplied. One terminal of the transistor T1 is connected to the data line X, and the other terminal is connected to one electrode of the first capacitor C1. The other electrode of the capacitor C1 is connected to the node N1. In addition to the first capacitor C1, the node N1 is connected in common to the gate of the drive transistor T3, one terminal (and its gate) of the compensation transistor T2, and one electrode of the second capacitor C2. . One terminal of the driving transistor T3 is connected to the first power supply line La, and the other terminal is connected to the node N2. In addition to the driving transistor T3, the anode of the organic EL element OLED and the other electrode of the second capacitor C2 are commonly connected to the node N2. A reference voltage Vss is fixedly applied to the cathode of the organic EL element OLED. The second capacitor C2 is provided between the gate of the driving transistor T3 and the node N2, thereby forming a voltage follower type circuit. The other terminal of the compensation transistor T2 is connected to the second power supply line Lb.
図7は、図6に示した画素回路の動作タイミングチャートである。第1の実施形態と同様、1Fに相当する期間t0〜t3は、初期化期間t0〜t1、データ書込期間t1〜t2および駆動期間t2〜t3に大別される。 FIG. 7 is an operation timing chart of the pixel circuit shown in FIG. As in the first embodiment, the period t0 to t3 corresponding to 1F is roughly divided into an initialization period t0 to t1, a data writing period t1 to t2, and a driving period t2 to t3.
まず、初期化期間t0〜t1では、補償トランジスタT2および駆動トランジスタT3の双方に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、走査信号SELがLレベルになって、スイッチングトランジスタT1がオフし、第1のキャパシタC1とデータ線Xとが電気的に分離される。ここで、第2の電源線Lbの電圧VLbはVssに設定されており、先の1Fの駆動プロセスによって、ノードN1の電圧V1よりも低くなる。このような電位関係より、補償トランジスタT2のチャネル領域を挟んで配置された2つの端子のうち自己のゲートと接続された端子はドレインとして機能して、順方向にバイアス(駆動期間t2〜t3のバイアス関係を順バイアスとすると逆バイアス)されたダイオード接続となる。 First, in the initialization period t0 to t1, reverse bias application and Vth compensation are simultaneously performed for both the compensation transistor T2 and the drive transistor T3. Specifically, the scanning signal SEL becomes L level, the switching transistor T1 is turned off, and the first capacitor C1 and the data line X are electrically separated. Here, the voltage VLb of the second power supply line Lb is set to Vss, and becomes lower than the voltage V1 of the node N1 by the driving process of 1F. Due to this potential relationship, of the two terminals arranged across the channel region of the compensation transistor T2, the terminal connected to its own gate functions as a drain, and forward bias (during the driving period t2 to t3). If the bias relationship is a forward bias, a reverse-biased diode connection is obtained.
これにより、図8(a)に示すように、ノードN1の電圧V1がオフセットレベル(Vss+Vth1)になるまで、ノードN1から第2の電源線Lbに向かって初期化電流となる電流I1が流れる。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。 As a result, as shown in FIG. 8A, a current I1 that is an initialization current flows from the node N1 toward the second power supply line Lb until the voltage V1 of the node N1 reaches the offset level (Vss + Vth1). The capacitors C1 and C2 connected to the node N1 are set to a charge state such that the voltage V1 of the node N1 becomes an offset level (Vss + Vth) prior to data writing.
また、第1の電源線Laの電圧VLaもVssに設定され、先の1Fの駆動プロセスによって、ノードN2の電圧V2よりも低くなる。そのため、駆動トランジスタT3にも逆バイアスが印加され、ノードN2から第1の電源線Laに向って電流I2が流れる。電流I2は駆動トランジスタT3の特性の変化や劣化の抑制に寄与する。 Further, the voltage VLa of the first power supply line La is also set to Vss, and becomes lower than the voltage V2 of the node N2 by the previous 1F driving process. Therefore, a reverse bias is also applied to the driving transistor T3, and a current I2 flows from the node N2 toward the first power supply line La. The current I2 contributes to a change in characteristics and deterioration of the drive transistor T3.
データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth1)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。具体的には、まず、第2の電源線Lbの電圧VLbがVssからVddに立ち上がり、電圧VLbがノードN1の電圧V1よりも高くなる。これにより、初期化期間t0〜t1とは逆方向のバイアス(駆動期間t2〜t3のバイアス関係を順方向とすると順バイアス)が補償トランジスタT2に印加されて、ノードN1と第2の電源線Lbとが電気的に分離される。この電圧VLbの立ち上がりと同期して、走査信号SELがHレベルに立ち上がって、スイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdataに立ち上がる。図8(b)に示すように、データ線XおよびノードN1は、第1のキャパシタC1を介して容量結合している。そのため、このノードN1の電圧V1は、数式4に示すように、オフセットレベル(Vss+Vth1)を基準としてα・デルタVdata分だけ上昇する。キャパシタC1,C2は、数式4より算出される電圧V1になるような電荷状態に設定される。なお、この期間t1〜t2において、第1の電源線LaはVLa=Vssに設定されているため、駆動電流Ioledが流れず、有機EL素子OLEDは発光しない。 In the data writing period t1 to t2, data is written to the capacitors C1 and C2 based on the offset level (Vss + Vth1) set in the initialization period t0 to t1. Specifically, first, the voltage VLb of the second power supply line Lb rises from Vss to Vdd, and the voltage VLb becomes higher than the voltage V1 of the node N1. As a result, a bias in the opposite direction to the initialization period t0 to t1 (a forward bias when the bias relationship of the drive periods t2 to t3 is a forward direction) is applied to the compensation transistor T2, and the node N1 and the second power supply line Lb And are electrically separated. In synchronization with the rise of the voltage VLb, the scanning signal SEL rises to the H level, and the switching transistor T1 is turned on. As a result, the data line X and the first capacitor C1 are electrically connected. When a predetermined time elapses from the timing t1, the voltage Vx of the data line X rises from the reference voltage Vss to the data voltage Vdata. As shown in FIG. 8B, the data line X and the node N1 are capacitively coupled via the first capacitor C1. Therefore, the voltage V1 of the node N1 rises by α · delta Vdata with reference to the offset level (Vss + Vth1) as shown in Equation 4. Capacitors C1 and C2 are set in a charge state such that voltage V1 calculated from Equation 4 is obtained. In this period t1 to t2, since the first power supply line La is set to VLa = Vss, the drive current Ioled does not flow and the organic EL element OLED does not emit light.
(数式4)
V1=Vss+Vth1+α・ΔVdata
=Vss+Vth1+α(Vdata−Vss)
(Formula 4)
V1 = Vss + Vth1 + α ・ ΔVdata
= Vss + Vth1 + α (Vdata−Vss)
駆動期間t2〜t3では、駆動トランジスタT3のチャネル電流Idsに相当する駆動電流Ioledが有機EL素子OLEDを流れ、有機EL素子OLEDが発光する。具体的には、走査信号SELが再びLレベルになり、スイッチングトランジスタT1がオフする。これにより、データ電圧Vdataが供給されるデータ線Xと第1のキャパシタC1とが電気的に分離されるが、駆動トランジスタT3のゲートN1には、キャパシタC1,C2に保持されているデータに応じたゲート電圧Vgが印加され続ける。そして、走査信号SELの立ち下がりと同期して、第1の電源線LaがVLa=Vddになる。その結果、図8(c)に示すように、第1の電源線Laから有機EL素子OLEDのカソード側に向かう方向に駆動電流Ioledの経路が形成される。駆動トランジスタT3が飽和領域で動作することを前提として、有機EL素子OLEDを流れる駆動電流Ioledは、数式5に基づいて算出される。 In the driving period t2 to t3, the driving current Ioled corresponding to the channel current Ids of the driving transistor T3 flows through the organic EL element OLED, and the organic EL element OLED emits light. Specifically, the scanning signal SEL again becomes L level, and the switching transistor T1 is turned off. As a result, the data line X to which the data voltage Vdata is supplied is electrically separated from the first capacitor C1, but the gate N1 of the driving transistor T3 is connected to the data held in the capacitors C1 and C2. The gate voltage Vg continues to be applied. Then, in synchronization with the fall of the scanning signal SEL, the first power supply line La becomes VLa = Vdd. As a result, as shown in FIG. 8C, a path of the drive current Ioled is formed in the direction from the first power supply line La toward the cathode side of the organic EL element OLED. Assuming that the drive transistor T3 operates in the saturation region, the drive current Ioled flowing through the organic EL element OLED is calculated based on Equation 5.
(数式5)
Ioled=Ids
=β/2(Vgs−Vth2)2
(Formula 5)
Ioled = Ids
= Β / 2 (Vgs−Vth2) 2
ここで、駆動トランジスタT3のゲート電圧Vgとして数式1で算出されたV1を代入すると、数式5は数式6のように変形できる。
Here, when V1 calculated by
(数式6)
Ioled=β/2(Vg−Vs−Vth2)2
=β/2{(Vss+Vth1+α・ΔVdata)−Vs−Vth2}2
(Formula 6)
Ioled = β / 2 (Vg−Vs−Vth2) 2
= Β / 2 {(Vss + Vth1 + α · ΔVdata) −Vs−Vth2} 2
本実施形態では、補償トランジスタT2のしきい値Vth1と駆動トランジスタT3のしきい値Vth2とがほぼ等しく設定されている。したがって、同数式において、Vth1とVth2とが相殺されるので、結果的に、数式7のようにまとめることができる。同数式から分かるように、有機EL素子OLEDは、トランジスタT2,T3のしきい値Vth1,Vth2に依存しない駆動電流Ioledに基づいて発光し、これによって、画素2の階調が設定される。 In this embodiment, the threshold value Vth1 of the compensation transistor T2 and the threshold value Vth2 of the drive transistor T3 are set to be approximately equal. Therefore, Vth1 and Vth2 cancel each other in the equation, and as a result, they can be summarized as Equation 7. As can be seen from the equation, the organic EL element OLED emits light based on the drive current Ioled that does not depend on the thresholds Vth1 and Vth2 of the transistors T2 and T3, and thereby the gradation of the pixel 2 is set.
(数式7)
Ioled=β/2(Vss+α・ΔVdata−Vs)2
(Formula 7)
Ioled = β / 2 (Vss + α · ΔVdata−Vs) 2
このように、本実施形態によれば、Vth補償を行う際に、補償トランジスタT2および駆動トランジスタT3の双方に対する逆バイアスの印加を行う。これにより、第1の実施形態と同様の理由で、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。 Thus, according to the present embodiment, when Vth compensation is performed, reverse bias is applied to both the compensation transistor T2 and the drive transistor T3. Thus, for the same reason as in the first embodiment, Vth compensation and suppression of Vth shift can be performed in the same operation process (initialization period t0 to t1), and flexibility in operation design is improved. Can be planned.
なお、本実施形態においても、第2の実施形態と同様の理由で、駆動期間t2〜t3の後半に逆バイアス期間t2'〜t3を設け、この期間t2'〜t3で、電源線La,Lbの電圧VLa,VLbを共にVrvsに設定してもよい。 In the present embodiment, for the same reason as in the second embodiment, reverse bias periods t2 'to t3 are provided in the latter half of the drive periods t2 to t3, and the power supply lines La and Lb are provided in the periods t2' to t3. The voltages VLa and VLb may be set to Vrvs.
また、駆動トランジスタT3及び補償トランジスタT2を本実施形態のように、それぞれ異なる第1の電源線La及び第2の電源線Lbに接続するのではなく、同一の電源線に接続してもよい。つまり、補償トランジスタT2の自己のチャネル領域を挟んで配置された2つの端子のうちいずれか一方の端子の電圧レベルを、駆動トランジスタT3の自己のチャネル領域を挟んで配置された2つの端子のうちいずれか一方の端子の電圧レベルと同一レベルとなるよう設定するようにしてもよい。これにより、1画素回路当たりの配線数を低減することができる。 Further, the drive transistor T3 and the compensation transistor T2 may be connected to the same power supply line instead of being connected to the different first power supply line La and second power supply line Lb as in this embodiment. That is, the voltage level of one of the two terminals arranged across the own channel region of the compensation transistor T2 is set to the voltage level of one of the two terminals arranged across the own channel region of the drive transistor T3. You may make it set so that it may become the same level as the voltage level of any one terminal. Thereby, the number of wirings per pixel circuit can be reduced.
(第4の実施形態)
図9は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの走査線Yは、走査信号SEL1〜SEL4がそれぞれ供給される4つの走査線Ya〜Ydを含むとともに、図1に示した1つの電源線Lは、2つの電源線La,Lbを含んでいる。1つの画素回路は、有機EL素子OLED、5つのnチャネル型のトランジスタT1〜T5、およびデータを保持する2つのキャパシタC1,C2を有する。この画素回路は、図2に示した画素回路を基本とし、これに2つのトランジスタT4,T5を付加した構成になっている。
(Fourth embodiment)
FIG. 9 is a pixel circuit diagram of a voltage follower type voltage program system according to the present embodiment. With respect to this pixel circuit, one scanning line Y shown in FIG. 1 includes four scanning lines Ya to Yd supplied with scanning signals SEL1 to SEL4, respectively, and one power supply line L shown in FIG. Two power supply lines La and Lb are included. One pixel circuit includes an organic EL element OLED, five n-channel transistors T1 to T5, and two capacitors C1 and C2 for holding data. This pixel circuit is based on the pixel circuit shown in FIG. 2, and has two transistors T4 and T5 added thereto.
具体的には、第1のスイッチングトランジスタT1のゲートは、第1の走査信号SEL1が供給される第1の走査線Yaに接続されている。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲート、第2のスイッチングトランジスタT2の一方の端子および、第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は第1の電源線Laに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、第2のスイッチングトランジスタT2の他方の端子、第2のキャパシタC2の他方の電極、第3のスイッチングトランジスタT4の一方の端子および、第4のスイッチングトランジスタT5を介して、有機EL素子OLEDのアノードが共通接続されている。有機EL素子OLEDのカソードには、基準電圧Vssが固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第2のスイッチングトランジスタT2は、第2のキャパシタC2と並列に設けられており、そのゲートは第2の走査信号SEL2が供給される第2の走査線Ybに接続されている。第3のスイッチングトランジスタT4の他方の端子は、第2の電源線Lbに接続されており、そのゲートは、第3の走査信号SEL3が供給される第3の走査線Ycに接続されている。また、第4のスイッチングトランジスタT5のゲートは、第4の走査信号SEL4が供給される第4の走査線Ydに接続されている。 Specifically, the gate of the first switching transistor T1 is connected to the first scanning line Ya to which the first scanning signal SEL1 is supplied. One terminal of the transistor T1 is connected to the data line X, and the other terminal is connected to one electrode of the first capacitor C1. The other electrode of the capacitor C1 is connected to the node N1. In addition to the first capacitor C1, the node N1 is connected in common to the gate of the drive transistor T3, one terminal of the second switching transistor T2, and one electrode of the second capacitor C2. One terminal of the driving transistor T3 is connected to the first power supply line La, and the other terminal is connected to the node N2. In addition to the driving transistor T3, the node N2 includes the other terminal of the second switching transistor T2, the other electrode of the second capacitor C2, one terminal of the third switching transistor T4, and the fourth switching transistor. The anodes of the organic EL elements OLED are commonly connected via T5. A reference voltage Vss is fixedly applied to the cathode of the organic EL element OLED. The second capacitor C2 is provided between the gate of the driving transistor T3 and the node N2, thereby forming a voltage follower type circuit. The second switching transistor T2 is provided in parallel with the second capacitor C2, and the gate thereof is connected to the second scanning line Yb to which the second scanning signal SEL2 is supplied. The other terminal of the third switching transistor T4 is connected to the second power supply line Lb, and its gate is connected to the third scanning line Yc to which the third scanning signal SEL3 is supplied. The gate of the fourth switching transistor T5 is connected to the fourth scanning line Yd to which the fourth scanning signal SEL4 is supplied.
図10は、図9に示した画素回路の動作タイミングチャートである。本実施形態において、1Fに相当する期間t0〜t3には、初期化期間t0〜t1、データ書込期間t1〜t2および駆動期間t2〜t2'に加えて、有機EL素子OLEDに逆バイアスを印加する逆バイアス期間t2'〜t3が設定されている。 FIG. 10 is an operation timing chart of the pixel circuit shown in FIG. In this embodiment, in the period t0 to t3 corresponding to 1F, a reverse bias is applied to the organic EL element OLED in addition to the initialization period t0 to t1, the data writing period t1 to t2 and the driving period t2 to t2 ′. Reverse bias periods t2 'to t3 are set.
初期化期間t0〜t1では、駆動トランジスタT3に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、走査信号SEL1,SEL4がLレベルになって、スイッチングトランジスタT1,T5が共にオフする。これにより、第1のキャパシタC1とデータ線Xとが電気的に分離されるとともに、有機EL素子OLEDとノードN2とが電気的に分離される。また、第2の走査信号SEL2がHレベルになって、第2のスイッチングトランジスタT2がオンする。さらに、初期化期間t0〜t1の一部期間(前半)において、第3の走査信号SEL3がHレベルになって、第3のスイッチングトランジスタT4がオンする。ここで、第1の電源線LaはVLa=Vssに設定されており、第2の電源線Lbの電圧VLbはVLb=Vddに設定されている。このような電圧関係より、駆動トランジスタT3には、駆動電流Ioledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン(ノードN2側の端子)とが順方向に接続されたダイオード接続となる。その後、第3の走査信号SEL3がLレベルに立ち下がって、第3のスイッチングトランジスタT4がオフすると、ノードN2の電圧V2(およびこれと直結したノードN1の電圧V1)がオフセットレベル(Vss+Vth)に設定される。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。 In the initialization period t0 to t1, reverse bias application and Vth compensation are simultaneously performed on the drive transistor T3. Specifically, the scanning signals SEL1 and SEL4 become L level, and both the switching transistors T1 and T5 are turned off. Thereby, the first capacitor C1 and the data line X are electrically separated, and the organic EL element OLED and the node N2 are electrically separated. Further, the second scanning signal SEL2 becomes H level, and the second switching transistor T2 is turned on. Further, in a partial period (first half) of the initialization period t0 to t1, the third scanning signal SEL3 becomes H level, and the third switching transistor T4 is turned on. Here, the first power supply line La is set to VLa = Vss, and the voltage VLb of the second power supply line Lb is set to VLb = Vdd. Due to this voltage relationship, a bias in the direction opposite to the direction in which the drive current Ioled flows is applied to the drive transistor T3, and its own gate and its own drain (terminal on the node N2 side) are connected in the forward direction. Diode connection. Thereafter, when the third scanning signal SEL3 falls to the L level and the third switching transistor T4 is turned off, the voltage V2 at the node N2 (and the voltage V1 at the node N1 directly connected thereto) is set to the offset level (Vss + Vth). Is set. The capacitors C1 and C2 connected to the node N1 are set to a charge state such that the voltage V1 of the node N1 becomes an offset level (Vss + Vth) prior to data writing.
データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。具体的には、第2の走査信号SEL2がLレベルに立ち下がって、第2のスイッチングトランジスタT2がオフし、駆動トランジスタT3のダイオード接続が解除される。この走査信号SEL2の立ち下がりと同期して、第1の走査信号SEL1がHレベルに立ち上がって、第1のスイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdataに立ち上がる。第1のキャパシタC1を介した容量結合により、ノードN1の電圧V1は、オフセットレベル(Vss+Vth)を基準としてα・ΔVdata分だけ上昇し、これに応じたデータがキャパシタC1,C2に書き込まれる。なお、この期間t1〜t2において、第4のスイッチングトランジスタT5がオフしているので、駆動電流Ioledが流れず、有機EL素子OLEDは発光しない。 In the data writing period t1 to t2, data is written to the capacitors C1 and C2 with reference to the offset level (Vss + Vth) set in the initialization period t0 to t1. Specifically, the second scanning signal SEL2 falls to the L level, the second switching transistor T2 is turned off, and the diode connection of the driving transistor T3 is released. In synchronization with the fall of the scanning signal SEL2, the first scanning signal SEL1 rises to H level, and the first switching transistor T1 is turned on. As a result, the data line X and the first capacitor C1 are electrically connected. When a predetermined time elapses from the timing t1, the voltage Vx of the data line X rises from the reference voltage Vss to the data voltage Vdata. Due to the capacitive coupling through the first capacitor C1, the voltage V1 at the node N1 rises by α · ΔVdata with reference to the offset level (Vss + Vth), and data corresponding thereto is written in the capacitors C1 and C2. Note that, during this period t1 to t2, the fourth switching transistor T5 is off, so that the drive current Ioled does not flow and the organic EL element OLED does not emit light.
駆動期間t2〜t2'では、第1の走査信号SEL1がLレベルに立ち下がって、第1のスイッチングトランジスタT1がオフする。そして、この立ち下がりと同期して、第4の走査信号SEL4がHレベルに立ち上がり、第4のスイッチングトランジスタT5がオンするとともに、第1の電源線LaもVLa=Vddになる。これにより、駆動電流Ioledが有機EL素子OLEDを流れて、有機EL素子OLEDが発光する。上述した理由で、駆動電流Ioledは、駆動トランジスタT3のしきい値Vthにほぼ依存しない。 In the driving period t2 to t2 ′, the first scanning signal SEL1 falls to the L level, and the first switching transistor T1 is turned off. In synchronization with this fall, the fourth scanning signal SEL4 rises to the H level, the fourth switching transistor T5 is turned on, and the first power supply line La becomes VLa = Vdd. Thereby, the drive current Ioled flows through the organic EL element OLED, and the organic EL element OLED emits light. For the reasons described above, the drive current Ioled is almost independent of the threshold value Vth of the drive transistor T3.
逆バイアス期間t2'〜t3では、第3の走査信号SEL3がHレベルに立ち上がるとともに、第1の電源線Laの電圧VLaがVddからVssに立ち下がる。また、この期間t2'〜t3では、第2の電源線LbがVLb=Vrvsになっている。したがって、ノードN2に第2の電源線Lbの電圧Vrvsが直接印加され、V2=Vrvsになるので、有機EL素子OLEDに逆バイアスが印加される。 In the reverse bias period t2 'to t3, the third scanning signal SEL3 rises to the H level, and the voltage VLa of the first power supply line La falls from Vdd to Vss. Further, during this period t2 ′ to t3, the second power supply line Lb is VLb = Vrvs. Therefore, the voltage Vrvs of the second power supply line Lb is directly applied to the node N2, and V2 = Vrvs, so that a reverse bias is applied to the organic EL element OLED.
本実施形態によれば、上述した各実施形態と同様に、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。また、逆バイアス期間t2'〜t3において、有機EL素子OLEDに逆バイアスを印加しているので、有機EL素子OLEDの長寿命化を図ることができる。 According to the present embodiment, Vth compensation and Vth shift suppression can be performed in the same operation process (initialization period t0 to t1), as in the above-described embodiments. Improvements can be made. In addition, since the reverse bias is applied to the organic EL element OLED in the reverse bias period t2 ′ to t3, the life of the organic EL element OLED can be extended.
(第5の実施形態)
図11は、本実施形態にかかる電圧プログラム方式の画素回路図である。この画素回路は、上述した各実施形態とは異なり、ボルテージフォロワ型にはなっていない。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3、およびデータを保持する1つのキャパシタC1によって構成されている。
(Fifth embodiment)
FIG. 11 is a pixel circuit diagram of a voltage program method according to the present embodiment. Unlike the above-described embodiments, this pixel circuit is not a voltage follower type. One pixel circuit includes an organic EL element OLED, three n-channel transistors T1 to T3, and one capacitor C1 that holds data.
第1のスイッチングトランジスタT1のゲートは、第1の走査信号SEL1が供給される第1の走査線Yaに接続されている。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲートおよび、第2のスイッチングトランジスタT2の一方の端子が共通接続されている。駆動トランジスタT3の一方の端子は電源線Lに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノード(陽極)および、第2のスイッチングトランジスタT2の他方の端子が共通接続されている。有機EL素子OLEDのカソード(陰極)には、電源電圧Vddよりも低い基準電圧Vss(例えば0V)が固定的に印加されている。第2のスイッチングトランジスタT2のゲートは第2の走査信号SEL2が供給される第2の走査線Ybに接続されている。 The gate of the first switching transistor T1 is connected to the first scanning line Ya to which the first scanning signal SEL1 is supplied. One terminal of the transistor T1 is connected to the data line X, and the other terminal is connected to one electrode of the first capacitor C1. The other electrode of the capacitor C1 is connected to the node N1. In addition to the first capacitor C1, the node N1 is commonly connected to the gate of the drive transistor T3 and one terminal of the second switching transistor T2. One terminal of the driving transistor T3 is connected to the power supply line L, and the other terminal is connected to the node N2. In addition to the drive transistor T3, the anode (anode) of the organic EL element OLED and the other terminal of the second switching transistor T2 are commonly connected to the node N2. A reference voltage Vss (for example, 0 V) lower than the power supply voltage Vdd is fixedly applied to the cathode (cathode) of the organic EL element OLED. The gate of the second switching transistor T2 is connected to the second scanning line Yb to which the second scanning signal SEL2 is supplied.
この画素回路の動作は、図3のタイミングチャートに示したとおりであり、第2のキャパシタC2が介在しない点を除けば、第1の実施形態と同様の動作になるので、ここでの説明を省略する。 The operation of this pixel circuit is as shown in the timing chart of FIG. 3, and the operation is the same as that of the first embodiment except that the second capacitor C2 is not interposed. Omitted.
本実施形態によれば、ボルテージフォロワ型でない電圧プログラム方式の画素回路においても、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができる。その結果、このような画素回路における動作設計上のフレキシビリティの向上を図ることができる。 According to the present embodiment, Vth compensation and suppression of Vth shift can be performed in the same operation process (initialization period t0 to t1) even in a voltage-programmed pixel circuit that is not a voltage follower type. As a result, it is possible to improve flexibility in operation design in such a pixel circuit.
上記の実施例において、駆動トランジスタのゲート電圧をオフセットレベルに設定する際には、駆動トランジスタのゲートに接続されたキャパシタの一方の電極に対向する他方のキャパシタの電極の電位を所定値に設定することが好ましい。これにより、容量カップリングにより前記駆動トランジスタのゲート電圧を正確に設定することができる。 In the above embodiment, when the gate voltage of the driving transistor is set to the offset level, the potential of the electrode of the other capacitor opposite to one electrode of the capacitor connected to the gate of the driving transistor is set to a predetermined value. It is preferable. Thereby, the gate voltage of the drive transistor can be accurately set by capacitive coupling.
例えば、図3に示したタイミングチャートのように、第2のスイッチングトランジスタT2と第1のスイッチングトランジスタT1とがともにオン状態となる期間を設け、さらにこの期間内の電圧Vxを、Vss等の所定値に設定することにより、ノードN1がオフセットレベルに設定される際にノードN1に接続されたキャパシタC1の電極とは反対側の電極の電位が正確に設定され、このため、データ電圧Vdataを供給して容量カップリングにより行う、ノードN1の電圧レベルの設定も正確に行うことができる。 For example, as shown in the timing chart of FIG. 3, a period in which both the second switching transistor T2 and the first switching transistor T1 are in an on state is provided, and the voltage Vx in this period is set to a predetermined value such as Vss. By setting the value, the potential of the electrode opposite to the electrode of the capacitor C1 connected to the node N1 is accurately set when the node N1 is set to the offset level, and thus the data voltage Vdata is supplied. Thus, the voltage level of the node N1 can be accurately set by capacitive coupling.
同様に、図7に示したタイミングチャートのように、補償トランジスタT2のオン状態(電圧がVLbがVssに設定されている状態)となる期間の一部が、スイッチングトランジスタT1がオン状態となる期間の一部と重なるようにし、この、補償トランジスタT2及びスイッチングトランジスタT1がともにオン状態となっている期間に、キャパシタC1のノードN1と接続された電極とは反対側の電極の電位を所定電圧であるVssとすることにより、その後に行われるデータ電圧Vdataの供給による容量カップリングで、ノードN1の電圧レベルを正確に設定することができる。 Similarly, as shown in the timing chart of FIG. 7, a part of a period in which the compensation transistor T2 is in an on state (a state in which the voltage VLb is set to Vss) is a period in which the switching transistor T1 is in an on state. The potential of the electrode opposite to the electrode connected to the node N1 of the capacitor C1 is set at a predetermined voltage during the period in which both the compensation transistor T2 and the switching transistor T1 are on. By setting it to a certain Vss, the voltage level of the node N1 can be accurately set by capacitive coupling by the supply of the data voltage Vdata performed thereafter.
上述した実施形態では、電気光学素子として有機EL素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子(無機LED表示装置、フィールド・エミッション表示装置等)、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置(エレクトロクロミック表示装置、電気泳動表示装置等)に対しても広く適用可能である。 In the above-described embodiment, the example in which the organic EL element OLED is used as the electro-optical element has been described. However, the present invention is not limited to this, and an electro-optical element (inorganic LED display device, field emission display device, etc.) whose luminance is set according to the drive current, or transmittance according to the drive current. -Widely applicable to electro-optical devices (electrochromic display devices, electrophoretic display devices, etc.) exhibiting reflectivity.
また、上述した実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。 Further, the electro-optical device according to the above-described embodiment can be mounted on various electronic devices including, for example, a television, a projector, a mobile phone, a mobile terminal, a mobile computer, a personal computer, and the like. When the above-described electro-optical device is mounted on these electronic devices, the commercial value of the electronic devices can be further increased, and the product appeal of electronic devices in the market can be improved.
さらに、本発明の特徴は、駆動トランジスタのVth補償とこれに対する逆バイアスの印加とを同一の動作プロセスで行う点にある。したがって、本発明の概念は、電気光学装置以外の電子回路、例えば、特開平8−305832号公報に開示された指紋センサ、或いは、本願出願人の先願である特願2003−107936号に開示されたバイオチップといった各種のセンシングを高感度に行うものに対しても広く適用可能である。電子回路の基本構成は、上述した各実施形態にかかる画素回路における電気光学素子(有機EL素子OLED)を電流検出回路に代えた点以外は同様である。この電子回路の動作としては、まず、駆動トランジスタのゲートと一方の端子とを接続し、駆動トランジスタに非順バイアスを印加する。これにより、駆動トランジスタのゲートに接続されたノードの電圧をオフセット電圧(Vss+Vth)に設定する。つぎに、ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベル(Vss+Vth)を基準としたデータの書き込みを行う。そして、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた電流を発生し、これを電流検出回路に供給する。電流検出回路は、駆動トランジスタを流れる電流の電流量を計測する。 Further, the present invention is characterized in that the Vth compensation of the driving transistor and the application of the reverse bias are performed in the same operation process. Therefore, the concept of the present invention is disclosed in an electronic circuit other than the electro-optical device, for example, a fingerprint sensor disclosed in Japanese Patent Application Laid-Open No. 8-305832, or Japanese Patent Application No. 2003-107936, which is an earlier application of the present applicant. The present invention can be widely applied to a device that performs various types of sensing such as a biochip with high sensitivity. The basic configuration of the electronic circuit is the same except that the electro-optical element (organic EL element OLED) in the pixel circuit according to each embodiment described above is replaced with a current detection circuit. As an operation of this electronic circuit, first, the gate of the driving transistor and one terminal are connected, and a non-forward bias is applied to the driving transistor. Thereby, the voltage of the node connected to the gate of the driving transistor is set to the offset voltage (Vss + Vth). Next, by supplying a voltage from the variable voltage source to the data line capacitively coupled to the node, data is written on the basis of the offset level (Vss + Vth) to the capacitor connected to the node. Then, by applying a forward bias to the driving transistor, a current corresponding to the data held in the capacitor is generated and supplied to the current detection circuit. The current detection circuit measures the amount of current flowing through the drive transistor.
1…表示部、2…画素、3…走査線駆動回路、4…データ線駆動回路、5…制御回路、6…電源線制御回路、T1〜T5…トランジスタ、C1〜C2…キャパシタ、OLED…有機EL素子。
DESCRIPTION OF
Claims (41)
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第1の端子とを電気的に接続した状態で、前記第1の端子が前記駆動トランジスタのドレインとして機能するように、前記第1の端子と前記第2の端子との間に電位差を生じさせる第1のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第2の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第2のステップと、を含むこと、
を特徴とする電子回路の駆動方法。 A method for driving an electronic circuit,
Electrically connecting a gate of a driving transistor having a first terminal, a second terminal, and a channel region disposed between the first terminal and the second terminal, and the first terminal A first step of causing a potential difference between the first terminal and the second terminal so that the first terminal functions as a drain of the driving transistor in a state of being connected to
At least one of a drive voltage and a drive current corresponding to a conduction state of the drive transistor set by supplying a data signal to the gate of the drive transistor, and the second terminal of the drive transistor Supplying a second element to the driven element to function as a drain,
An electronic circuit driving method characterized by the above.
前記第1のステップを契機として、前記第1の端子と前記第2の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。 The method of driving an electronic circuit according to claim 1,
Triggered by the first step, an initialization current is passed between the first terminal and the second terminal, and the gate voltage of the driving transistor is set to an offset level corresponding to the threshold value of the driving transistor. Set to
An electronic circuit driving method characterized by the above.
前記電子回路は、
第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成されるキャパシタを含み、
前記ゲートは前記第1の電極に接続され、
前記第1のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 1 or 2,
The electronic circuit is
A capacitor including a first electrode and a second electrode, and a capacitor formed between the first electrode and the second electrode;
The gate is connected to the first electrode;
After performing the first step, the gate is in a floating state, the data signal is supplied to the gate by capacitive coupling via the capacitor, and the conduction state is set;
An electronic circuit driving method characterized by the above.
前記第2のステップを行う期間の少なくとも一部の期間において、前記第1の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 1,
Disconnecting the electrical connection between the first terminal and the gate of the driving transistor in at least a part of the period of performing the second step;
An electronic circuit driving method characterized by the above.
前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
前記第1のステップ及び前記第2のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to any one of claims 2 to 4,
The driven element includes an operating electrode connected to the first terminal, a counter electrode, and a functional layer disposed between the operating electrode and the counter electrode,
While performing the first step and the second step, at least the voltage of the counter electrode is fixed to a predetermined voltage level;
An electronic circuit driving method characterized by the above.
前記第1のステップを行う少なくとも1部の期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。 The method of driving an electronic circuit according to claim 5,
Setting the voltage level of the second terminal lower than the predetermined voltage level in at least a part of the period in which the first step is performed;
An electronic circuit driving method characterized by the above.
さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、
前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 5,
A third step of setting the voltage level of the first terminal to a voltage level lower than the predetermined voltage level;
During the period of performing the third step, fixing the voltage of the counter electrode to the predetermined voltage level;
An electronic circuit driving method characterized by the above.
前記電子回路は、
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第3の端子とが接続された補償トランジスタと、を含み、
前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子と前記第4の端子との間に電位差を生じさせる第1のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第2のステップと、を含み、
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第4の端子の電圧レベルを前記第1のステップを行っている期間の前記第4の端子の電圧レベルとは異なる電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。 In a method for driving an electronic circuit,
The electronic circuit is
A drive transistor having a first terminal, a second terminal, and a channel region disposed between the first terminal and the second terminal;
A third terminal; a fourth terminal; and a channel region disposed between the third terminal and the fourth terminal, wherein the gate and the third terminal are connected to each other. A compensated transistor, and
A first step of creating a potential difference between the third terminal and the fourth terminal so that the third terminal functions as a drain of the compensation transistor;
Supplying at least one of a drive voltage and a drive current corresponding to a conduction state of the drive transistor set by supplying a data signal to the gate of the drive transistor to the driven element; And including steps,
In at least a part of the period during which the second step is performed, the voltage level of the fourth terminal is different from the voltage level of the fourth terminal during the period during which the first step is performed. To set the level,
An electronic circuit driving method characterized by the above.
前記第1のステップを契機として、前記第3の端子と前記第4の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 8,
In response to the first step, an initialization current is passed between the third terminal and the fourth terminal, and the gate of the driving transistor is set to an offset level corresponding to the threshold value of the compensation transistor. To do,
An electronic circuit driving method characterized by the above.
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第3の端子と前記第4の端子との電気的接続を実質的に切断すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 8 or 9,
Substantially disconnecting the electrical connection between the third terminal and the fourth terminal in at least a portion of the period during which the second step is performed;
An electronic circuit driving method characterized by the above.
前記第1のステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高く設定し、
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第2の端子の電圧レベルを前記第1の端子の電圧レベルより高く設定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to any one of claims 8 to 10,
Setting the voltage level of the first terminal higher than the voltage level of the second terminal in at least a part of the period during which the first step is performed;
Setting the voltage level of the second terminal higher than the voltage level of the first terminal in at least a part of the period during which the second step is performed;
An electronic circuit driving method characterized by the above.
前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
少なくとも、前記第1のステップ及び前記第2のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 8,
The driven element includes an operating electrode connected to the first terminal, a counter electrode, and a functional layer disposed between the operating electrode and the counter electrode,
Fixing the voltage level of the counter electrode to a predetermined level at least during the period in which the first step and the second step are performed;
An electronic circuit driving method characterized by the above.
前記第1のステップを行う少なくとも1部期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 12,
Setting the voltage level of the second terminal to be lower than the predetermined voltage level in at least a one-part period in which the first step is performed;
An electronic circuit driving method characterized by the above.
さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、
前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 12 or 13,
A third step of setting the voltage level of the first terminal to a voltage level lower than the predetermined voltage level;
During the period of performing the third step, fixing the voltage of the counter electrode to the predetermined voltage level;
An electronic circuit driving method characterized by the above.
前記第4の端子の電圧レベルを、前記第1のステップ及び前記第2のステップを通して、前記第2の端子と同一の電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。 The method for driving an electronic circuit according to claim 8,
Setting the voltage level of the fourth terminal to the same voltage level as the second terminal through the first step and the second step;
An electronic circuit driving method characterized by the above.
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、を含み、
前記第1の電極は前記ゲートに接続され、前記第2の電極は前記第1の端子に接続されていることを特徴とする電子回路。 An electronic circuit for driving a driven element,
A drive transistor comprising a first terminal and a second terminal, and having a channel region between the first terminal and the second terminal;
A first capacitor having a first electrode and a second electrode and having a capacitance formed between the first electrode and the second electrode;
A first transistor disposed between the first terminal and the gate of the driving transistor and controlling an electrical connection between the first terminal and the gate;
The electronic circuit, wherein the first electrode is connected to the gate, and the second electrode is connected to the first terminal.
さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、
第3の端子の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有する第2のトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第3の電極に接続され、
前記第4の電極には前記第3の端子に接続されたことを特徴とする電子回路。 The electronic circuit according to claim 16, wherein
A second capacitor having a third electrode and a fourth electrode, and having a capacitance formed between the third electrode and the fourth electrode;
A second transistor having a terminal of a third terminal, a fourth terminal, and a channel region disposed between the third terminal and the fourth terminal;
The gate of the driving transistor is connected to the third electrode;
An electronic circuit, wherein the fourth electrode is connected to the third terminal.
前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、
前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、
前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、
前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。 The electronic circuit according to claim 16 or 17,
In at least part of a first period in which the first terminal and the gate of the driving transistor are electrically connected via the first transistor,
A voltage level of at least one of the first terminal and the second terminal is set so that the first terminal functions as a drain of the driving transistor;
In at least part of the second period in which the first terminal and the gate of the driving transistor are electrically disconnected,
A voltage level of at least one of the first terminal and the second terminal is set so that the second terminal functions as a drain of the driving transistor;
An electronic circuit characterized by
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、
前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、
前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、
前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、
前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。 An electronic circuit for driving a driven element,
A drive transistor comprising a first terminal and a second terminal, and having a channel region between the first terminal and the second terminal;
A first transistor disposed between the first terminal and the gate of the driving transistor and controlling an electrical connection between the first terminal and the gate;
In at least part of a first period in which the first terminal and the gate of the driving transistor are electrically connected via the first transistor,
A voltage level of at least one of the first terminal and the second terminal is set so that the first terminal functions as a drain of the driving transistor;
In at least part of the second period in which the first terminal and the gate of the driving transistor are electrically disconnected,
A voltage level of at least one of the first terminal and the second terminal is set so that the second terminal functions as a drain of the driving transistor;
An electronic circuit characterized by
前記第1の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、
前記第2の期間の少なくとも1部の期間において、
前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されること、
を特徴とする電子回路。 The electronic circuit according to claim 18 or claim 19,
With the first period as an opportunity, the voltage level of the gate of the drive transistor is set to an offset level according to the threshold voltage of the drive transistor,
In at least a portion of the second period,
A driving voltage or a driving current corresponding to the conduction state of the driving transistor is supplied to the driven element;
An electronic circuit characterized by
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を備え、
前記第3の端子及び前記第4の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、
前記第3の端子及び前記第4の端子の電圧は、それぞれ複数の電圧レベルに設定可能であること、
を特徴とする電子回路。 An electronic circuit for driving a driven element,
A drive transistor comprising a first terminal and a second terminal, and having a channel region between the first terminal and the second terminal;
A third terminal; a fourth terminal; and a channel region disposed between the third terminal and the fourth terminal, wherein the third terminal is connected to its own gate. And a compensation transistor,
Either one of the third terminal and the fourth terminal is connected to the gate of the driving transistor,
The voltages of the third terminal and the fourth terminal can each be set to a plurality of voltage levels;
An electronic circuit characterized by
第1の期間において、前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、
第2の期間において、前記第3の端子と前記第4の端子とが電気的に切断されるよう前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、
前記第2の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、
前記第1の期間における前記第4の端子の電圧レベルと前記第2の期間における前記第4の端子の電圧レベルとは互いに異なること、
を特徴とする電子回路。 The electronic circuit according to claim 21, wherein
In the first period, the voltage level of at least one of the third terminal and the fourth terminal is set so that the third terminal functions as the drain of the compensation transistor,
In the second period, the voltage level of at least one of the third terminal and the fourth terminal is set so that the third terminal and the fourth terminal are electrically disconnected,
In at least a part of the second period, a driving voltage or a driving current corresponding to a conduction state of the driving transistor set when a data signal is supplied is supplied to the driven element,
The voltage level of the fourth terminal in the first period and the voltage level of the fourth terminal in the second period are different from each other;
An electronic circuit characterized by
前記電子回路は、さらに第1の電極と、第2の電極と、を備え、前記第1の電極と前記第2の電極との間に容量が形成されたキャパシタを含み、
前記第1の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第1の期間を契機として、前記補償トランジスタの前記第3の端子と前記第4の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、
前記データ信号に対応するデータ電圧が前記第2の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されること、
を特徴とする電子回路。 The electronic circuit according to claim 22,
The electronic circuit further includes a capacitor having a first electrode and a second electrode, wherein a capacitor is formed between the first electrode and the second electrode,
The first electrode is connected to the gate of the driving transistor;
With the first period as an opportunity, an initialization current flows between the third terminal and the fourth terminal of the compensation transistor, so that the voltage level of the gate of the drive transistor becomes the compensation transistor. After setting the offset level according to the threshold voltage of
The gate of the driving transistor is set to a voltage level corresponding to the offset level and the data voltage by capacitive coupling through the capacitor generated when a data voltage corresponding to the data signal is applied to the second electrode. The conduction state is set,
An electronic circuit characterized by
前記第4の端子及び前記第3の端子のうちいずれか一方の電圧レベルは、前記第1の期間及び前記第2の期間を通して、前記第2の端子と同一の電圧レベルに設定されること、
を特徴とする電子回路。 24. The electronic circuit according to any one of claims 19 to 23.
The voltage level of any one of the fourth terminal and the third terminal is set to the same voltage level as the second terminal throughout the first period and the second period,
An electronic circuit characterized by
複数の、請求項16乃至24のいずれかに記載の電子回路と、
前記複数の電子回路の各々に対して設けられた前記被駆動素子と、
を備えた電子装置。 An electronic device,
A plurality of electronic circuits according to any of claims 16 to 24;
The driven element provided for each of the plurality of electronic circuits;
An electronic device with
複数のデータ線と、
複数の走査線と、
複数の第1の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のスイッチングトランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記第1の端子と前記駆動トランジスタのゲートとが前記第1のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第1の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定され、
前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、
前記第2の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定されること、
を特徴とする電気光学装置。 An electro-optic device,
Multiple data lines,
A plurality of scan lines;
A plurality of first power lines;
A plurality of pixel circuits provided corresponding to intersections of the plurality of data lines and the plurality of scanning lines;
Each of the plurality of pixel circuits is
An electro-optic element;
A drive transistor comprising a first terminal and a second terminal, and having a channel region between the first terminal and the second terminal;
A first switching transistor disposed between the first terminal and the gate of the driving transistor and controlling an electrical connection between the first terminal and the gate;
A conduction state of the driving transistor is set according to a data signal supplied through one data line of the plurality of data lines;
A driving voltage or a driving current corresponding to the conduction state of the driving transistor is supplied to the electro-optic element,
The first terminal functions as a drain in at least a part of a period in which the first terminal and the gate of the driving transistor are electrically connected via the first switching transistor. A voltage level of at least one of the first terminal and the second terminal is set;
In at least a part of the period in which the drive voltage or the drive current is supplied to the electro-optical element,
A voltage level of at least one of the first terminal and the second terminal is set so that the second terminal functions as a drain;
An electro-optical device.
前記複数の画素回路の各々は、さらに第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、
前記一つのデータ線と前記第2の電極との間の電気的接続を制御する第2のスイッチングトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第1の電極に接続され、
前記第1の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第1の端子と前記第2の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、
前記オフセットレベルが設定された後、前記第2のスイッチングトランジスタを介して供給された前記データ信号の前記第1のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定されること、
を特徴とする電気光学装置。 The electro-optical device according to claim 26.
Each of the plurality of pixel circuits further includes a first electrode and a second electrode, and a first capacitor in which a capacitance is formed between the first electrode and the second electrode;
A second switching transistor for controlling an electrical connection between the one data line and the second electrode;
The gate of the driving transistor is connected to the first electrode;
An initialization current flows between the first terminal and the second terminal during at least a part of a period in which the first terminal functions as a drain of the driving transistor, and the gate of the driving transistor Is set to an offset level corresponding to the drive transistor threshold value,
After the offset level is set, the gate voltage of the driving transistor is set to the offset level and the data signal supplied via the second switching transistor by capacitive coupling via the first capacitor. Set to a voltage level according to the data signal,
An electro-optical device.
前記複数の画素回路の各々は、
さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、を備え、
前記第3の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第4の電極は前記第1の端子に接続されていること、
を特徴とする電気光学装置。 The electro-optical device according to claim 26 or 27,
Each of the plurality of pixel circuits is
A second capacitor having a third electrode and a fourth electrode and a capacitor formed between the third electrode and the fourth electrode;
The third electrode is connected to the gate of the driving transistor;
The fourth electrode is connected to the first terminal;
An electro-optical device.
前記第2の端子は、前記複数の電源線の一つの電源線に接続され、
前記一つの電源線は複数の電圧レベルに設定可能であること、
を特徴とする電気光学装置。 The electro-optical device according to any one of claims 26 to 28,
The second terminal is connected to one power line of the plurality of power lines.
The one power line can be set to a plurality of voltage levels;
An electro-optical device.
複数のデータ線と、
複数の走査線と、
複数の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、
前記第3の端子及び前記第4の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記一つの電源線の電圧は複数の電圧レベルに設定できること、
を特徴とする電気光学装置。 An electro-optic device,
Multiple data lines,
A plurality of scan lines;
Multiple power lines,
A plurality of pixel circuits provided corresponding to intersections of the plurality of data lines and the plurality of scanning lines;
Each of the plurality of pixel circuits is
An electro-optic element;
A drive transistor comprising a first terminal and a second terminal, and having a channel region between the first terminal and the second terminal;
A third terminal; a fourth terminal; and a channel region disposed between the third terminal and the fourth terminal, wherein the third terminal is connected to its own gate. And a compensation transistor,
In accordance with a data signal supplied through one data line of the plurality of data lines, a conduction state of the driving transistor is set,
Either one of the third terminal and the fourth terminal is connected to one power supply line of the plurality of power supply lines,
A driving voltage or a driving current corresponding to the conduction state of the driving transistor is supplied to the electro-optic element,
The voltage of the one power line can be set to a plurality of voltage levels;
An electro-optical device.
前記第3の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第1の電圧レベルに設定され、
前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第2の電圧レベルに設定され、
前記第1の電圧レベルと前記第2の電圧レベルとは互いに異なること、
を特徴とする電気光学装置。 The electro-optical device according to claim 30,
In at least a part of the period in which the third terminal functions as the drain of the compensation transistor, the voltage level of the one power supply line is set to the first voltage level,
The voltage level of the one power supply line is set to a second voltage level during at least a part of the period in which the driving voltage or the driving current is supplied to the electro-optical element.
The first voltage level and the second voltage level are different from each other;
An electro-optical device.
前記第3の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されること、
を特徴とする電気光学装置。 The electro-optical device according to claim 30 or 31,
In at least a part of the period in which the third terminal functions as the drain of the compensation transistor, the voltage level of the gate of the drive transistor is set to an offset level corresponding to the threshold voltage of the compensation transistor. thing,
An electro-optical device.
前記第4の端子は前記一つの電源線に接続され、
前記第1の電圧レベルは前記第2の電圧レベルより低いこと、
を特徴とする電気光学装置。 The electro-optical device according to claim 32.
The fourth terminal is connected to the one power line;
The first voltage level is lower than the second voltage level;
An electro-optical device.
前記第1の端子及び前記第2の端子のいずれか一方も前記一つの電源線に接続されていること、
を特徴とする電気光学装置。 The electro-optical device according to any one of claims 30 to 34,
Either one of the first terminal and the second terminal is connected to the one power line;
An electro-optical device.
前記第1の端子及び前記第2の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていること、
を特徴とする電気光学装置。 The electro-optical device according to any one of claims 30 to 34,
Either one of the first terminal and the second terminal is connected to another power supply line different from the one power supply line among the plurality of power supply lines,
An electro-optical device.
前記複数の電源線は、前記複数のデータ線と交差する方向に延在していること、
を特徴とする電気光学装置。 36. The electro-optical device according to claim 26,
The plurality of power lines extending in a direction intersecting with the plurality of data lines;
An electro-optical device.
前記複数の画素回路に含まれる、トランジスタの数は3つのみであること、
を特徴とする電気光学装置。 The electro-optical device according to any one of claims 36 to 36,
The number of transistors included in the plurality of pixel circuits is only three;
An electro-optical device.
駆動トランジスタのゲートと一方の端子とを電気的に接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、
前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第2のステップと、
前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第3のステップとを有することを特徴とする電子装置の駆動方法。 An electronic device driving method comprising:
By electrically connecting the gate of the driving transistor and one terminal and applying a non-forward bias to the driving transistor, the voltage of the node connected to the gate of the driving transistor is set to the threshold of the driving transistor. A first step of setting a corresponding offset level;
A second step of writing data on the basis of the offset level to a capacitor connected to the node by supplying a voltage from a variable voltage source to a data line capacitively coupled to the node;
And a third step of applying a forward bias to the drive transistor to generate a current corresponding to the data held in the capacitor and supplying the current to a current detection circuit. Driving method.
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高くし、
前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより低くすること、
を特徴とする電子装置の駆動の駆動方法。 An electronic device driving method comprising:
A period in which the step of compensating for the characteristic variation of the drive transistor having the first terminal, the second terminal, and the channel region disposed between the first terminal and the second terminal is performed. The voltage level of the first terminal is higher than the voltage level of the second terminal during at least a portion of
The voltage level of the first terminal is set lower than the voltage level of the second terminal in at least a part of the period in which the driving voltage or driving current corresponding to the conduction state of the driving transistor is supplied to the driven element. To do,
A driving method for driving an electronic device.
前記第1の端子と前記駆動トランジスタのゲートが接続された状態で前記補償ステップを行うこと、
を特徴とする電子装置の駆動方法。 41. A method of driving an electronic device according to claim 40, comprising:
Performing the compensation step in a state where the first terminal and the gate of the driving transistor are connected;
A method for driving an electronic device.
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