JP2009183059A - Noise elimination circuit, signal transmission circuit using isolation transformer, and power converter - Google Patents

Noise elimination circuit, signal transmission circuit using isolation transformer, and power converter Download PDF

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Hiroyuki Yoshimura
弘幸 吉村
Masashi Akaha
正志 赤羽
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Abstract

<P>PROBLEM TO BE SOLVED: To transfer signals while electrically insulating a low voltage side and a high voltage side, while varying a period capable of eliminating noise superimposed on input signals. <P>SOLUTION: Noise elimination circuits NU1, ND1 monitor whether an external clock signal CKO is input or not, and when the external clock signal CKO is input, employ the external clock signal CKO as a clock signal to define a filtering period for eliminating a glitch noise. When the external clock signal CKO is not input, the noise elimination circuits employ an internal clock signal as the clock signal to define the filtering period for eliminating the glitch noise. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明はノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置に関し、特に、空芯型絶縁トランスを介してスイッチング素子に信号を伝送する方法に適用して好適なものである。   The present invention relates to a noise removal circuit, a signal transmission circuit using an insulation transformer, and a power converter, and is particularly suitable for application to a method for transmitting a signal to a switching element via an air-core type insulation transformer.

近年の車両機器では、高効率化および省エネ対策を図るために、駆動力を生む電動機の駆動システムに、昇降圧コンバータおよびインバータの搭載が行われている。
図９は、従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図９において、車両駆動システムには、昇降圧コンバータ１１０２に電力を供給する電源１１０１、電圧の昇降圧を行う昇降圧コンバータ１１０２、昇降圧コンバータ１１０２から出力された電圧を３相電圧に変換するインバータ１１０３および車両を駆動する電動機１１０４が設けられている。なお、電源１１０１は、架線からの給電電圧または直列接続されたバッテリーから構成することができる。 In recent vehicle equipment, in order to achieve high efficiency and energy saving measures, a step-up / down converter and an inverter are mounted on a drive system of an electric motor that generates drive force.
FIG. 9 is a block diagram showing a schematic configuration of a vehicle drive system using a conventional buck-boost converter.
In FIG. 9, the vehicle drive system includes a power source 1101 that supplies power to the buck-boost converter 1102, a buck-boost converter 1102 that performs voltage boost and boost, and an inverter that converts the voltage output from the buck-boost converter 1102 into a three-phase voltage. 1103 and an electric motor 1104 for driving the vehicle are provided. Note that the power source 1101 can be configured by a power supply voltage from an overhead wire or a battery connected in series.

そして、車両駆動時には、昇降圧コンバータ１１０２は、電源１１０１の電圧（例：２８０Ｖ）を電動機１１０４の駆動に適した電圧（例：７５０Ｖ）に昇圧し、インバータ１１０３に供給する。そして、スイッチング素子をオン／オフ制御することにより、昇降圧コンバータ１１０２にて昇圧された電圧を３相電圧に変換して、電動機１１０４の各相に電流を流し、スイッチング周波数を制御することで車両の速度を変化させることができる。   When the vehicle is driven, the step-up / down converter 1102 boosts the voltage of the power source 1101 (eg, 280 V) to a voltage suitable for driving the electric motor 1104 (eg, 750 V) and supplies the boosted voltage to the inverter 1103. Then, by turning on / off the switching element, the voltage boosted by the buck-boost converter 1102 is converted into a three-phase voltage, current is passed through each phase of the electric motor 1104, and the switching frequency is controlled to control the vehicle. The speed of the can be changed.

一方、車両の制動時には、インバータ１１０３は、電動機１１０４の各相に生じる電圧に同期してスイッチング素子をオン／オフ制御することにより、整流動作を行い、直流電圧に変換してから、昇降圧コンバータ１１０２に供給する。そして、昇降圧コンバータ１１０２は、電動機１１０４から生じる電圧（例：７５０Ｖ）を電源１１０１の電圧（例：２８０Ｖ）に降圧して電力の回生動作を行うことができる。   On the other hand, at the time of braking of the vehicle, the inverter 1103 performs a rectifying operation by performing on / off control of the switching element in synchronization with the voltage generated in each phase of the electric motor 1104 to convert it into a DC voltage, and then the buck-boost converter. 1102. The step-up / down converter 1102 can perform a power regeneration operation by reducing the voltage (eg, 750 V) generated from the electric motor 1104 to the voltage (eg, 280 V) of the power source 1101.

図１０は、図９の昇降圧コンバータの概略構成を示すブロック図である。
図１０において、昇降圧コンバータ１１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１１０３に流入する電流を通電および遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通および非導通を指示する制御信号をそれぞれ生成する制御回路１１１１、１１１２が設けられている。 FIG. 10 is a block diagram showing a schematic configuration of the buck-boost converter of FIG.
In FIG. 10, a buck-boost converter 1102 includes a reactor L for storing energy, a capacitor C for storing charge, switching elements SW1 and SW2, and switching elements SW1 and SW2 for energizing and interrupting current flowing into the inverter 1103. Control circuits 1111 and 1112 are provided for generating control signals instructing conduction and non-conduction, respectively.

そして、スイッチング素子ＳＷ１、ＳＷ２は直列に接続されるとともに、スイッチング素子ＳＷ１、ＳＷ２の接続点には、リアクトルＬを介して電源１１０１が接続されている。ここで、スイッチング素子ＳＷ１には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１１０５が設けられ、ＩＧＢＴ１１０５に流れる電流と逆方向に電流を流すフライホイールダイオードＤ１がＩＧＢＴ１１０５に並列に接続されている。   The switching elements SW1 and SW2 are connected in series, and a power source 1101 is connected to a connection point of the switching elements SW1 and SW2 via a reactor L. Here, the switching element SW1 is provided with an IGBT (Insulated Gate Bipolar Transistor) 1105 that performs a switching operation in accordance with a control signal from the control circuit 1111. Connected in parallel.

また、スイッチング素子ＳＷ２には、制御回路１１１２からの制御信号に従ってスイッチング動作を行うＩＧＢＴ１１０６が設けられ、ＩＧＢＴ１１０６に流れる電流と逆方向に電流を流すフライホイールダイオードＤ２がＩＧＢＴ１１０６に並列に接続されている。そして、ＩＧＢＴ１１０６のコレクタは、コンデンサＣおよびインバータ１１０３の双方に接続されている。   Further, the switching element SW2 is provided with an IGBT 1106 that performs a switching operation in accordance with a control signal from the control circuit 1112, and a flywheel diode D2 that flows a current in a direction opposite to the current flowing in the IGBT 1106 is connected in parallel to the IGBT 1106. The collector of the IGBT 1106 is connected to both the capacitor C and the inverter 1103.

図１１は、昇圧動作時に図１０のリアクトルＬに流れる電流の波形を示す図である。
図１１において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオン（導通）すると、ＩＧＢＴ１１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。 FIG. 11 is a diagram showing a waveform of a current flowing through reactor L in FIG. 10 during the boosting operation.
11, the step-up operation, IGBT1105 switching element SW1 Then on (conductive), a current I flows through the reactor L through the IGBT1105, energy LI 2/2 is stored in the reactor L.
Next, when the IGBT 1105 of the switching element SW1 is turned off (non-conducting), a current flows through the flywheel diode D2 of the switching element SW2, and the energy stored in the reactor L is sent to the capacitor C.

一方、降圧動作では、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオン（導通）すると、ＩＧＢＴ１１０６を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが電源１１０１へ回生される。 On the other hand, in the step-down operation, IGBT1106 switching element SW2 is a result on (conductive), a current I flows through the reactor L through the IGBT1106, energy LI 2/2 is stored in the reactor L.
Next, when the IGBT 1106 of the switching element SW2 is turned off (non-conducting), a current flows through the flywheel diode D1 of the switching element SW1, and the energy stored in the reactor L is regenerated to the power source 1101.

ここで、フライホイールダイオードＤ２（昇圧動作の場合）またはスイッチング素子２のＩＧＢＴ１１０６（降圧動作の場合）のオン時比率（ＯＮ Ｄｕｔｙ）を変更することで、昇降圧の電圧を調整することが可能であり、概略の電圧値は以下の（１）式にて求めることができる。
ＶＬ／ＶＨ＝ＯＮ Ｄｕｔｙ（％） （１）
ただし、ＶＬは電源１１０１の電圧、ＶＨはコンデンサＣの電圧、ＯＮ ＤｕｔｙはフライホイールダイオードＤ２（昇圧動作の場合）またはスイッチング素子ＳＷ２（降圧動作の場合）のスイッチング周期に対する導通期間の割合である。 Here, by changing the on-duty ratio (ON Duty) of the flywheel diode D2 (in the case of step-up operation) or the IGBT 1106 (in the case of step-down operation) of the switching element 2, it is possible to adjust the voltage of the step-up / step-down voltage. Yes, the approximate voltage value can be obtained by the following equation (1).
V L / V H = ON Duty (%) (1)
However, V L is the voltage of the power supply 1101, V H is the voltage of the capacitor C, ON Duty is the ratio of the conduction period to the switching period of the flywheel diode D2 (in the case of step-up operation) or the switching element SW2 (in the case of step-down operation). is there.

ここで、実際には負荷の変動、電源電圧ＶＬの変動などがあるので、電圧ＶＨ，ＶＬを監視し、昇降圧された電圧が目標値となるように、オン時比率（ＯＮ Ｄｕｔｙ）の制御が行われている。
また、車体筐体に接地される制御回路１１１１、１１１２側は低圧系であり、スイッチング素子ＳＷ１、ＳＷ２に接続されるアーム側は高圧系となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、絶縁トランスを用いて電気的に絶縁しながら、アーム側と制御回路１１１１、１１１２との間で信号の授受が行われる。 Here, since there are actually fluctuations in the load, fluctuations in the power supply voltage V L , etc., the voltages V H and V L are monitored, and the on-duty ratio (ON Duty) is set so that the stepped up / down voltage becomes the target value. ) Is being controlled.
Further, the control circuits 1111 and 1112 that are grounded to the vehicle body casing are low-voltage systems, and the arm side that is connected to the switching elements SW1 and SW2 is a high-voltage system. Therefore, even if an accident such as destruction of the switching elements SW1 and SW2 occurs, the arm side is controlled while being electrically insulated using an insulation transformer so that the human body is not exposed to danger. Signals are exchanged with the circuits 1111 and 1112.

そして、絶縁トランスによる信号伝送では、１次巻線に流れる電流の微分に相当する電圧が得られるので、ロジック信号を伝送する場合には、キャリア信号伝送方式または状態遷移信号伝送方式にいる信号処理が行われる。
ここで、キャリア信号伝送方式では、伝送されるロジック信号の論理に基づいて振幅変調された高周波キャリア信号にて１次巻線を励磁し、２次巻線の出力電圧をローパスフィルタにて平滑してロジック信号が取り出される。 In the signal transmission by the insulation transformer, a voltage corresponding to the differentiation of the current flowing through the primary winding is obtained. Therefore, when transmitting a logic signal, the signal processing in the carrier signal transmission system or the state transition signal transmission system Is done.
Here, in the carrier signal transmission method, the primary winding is excited by a high frequency carrier signal that is amplitude-modulated based on the logic of the transmitted logic signal, and the output voltage of the secondary winding is smoothed by a low-pass filter. The logic signal is extracted.

状態遷移信号伝送方式では、伝送されるロジック信号の状態遷移（ロジック信号の立ち上がりエッジおよび立ち下がりエッジ）を検出し、ロジック信号の立ち上がりでパルスを伝送するセット用絶縁トランスから得られるパルス信号でフリップフロップをセットし、ロジック信号の立ち下がりでパルスを伝送するリセット用絶縁トランスから得られるパルス信号でフリップフロップをリセットすることで、ロジック信号の状態が取り出される。   In the state transition signal transmission method, the state transition of the logic signal to be transmitted (rising edge and falling edge of the logic signal) is detected and flipped with the pulse signal obtained from the set isolation transformer that transmits the pulse at the rising edge of the logic signal The state of the logic signal is taken out by resetting the flip-flop with a pulse signal obtained from a reset isolation transformer that transmits a pulse at the falling edge of the logic signal.

一方、微細加工技術を適用して形成された絶縁トランスは、銅線を用いた巻線型トランスに比べて、巻線の導体断面積が小さく、許容直流電流は遥かに少ない。この許容直流電流は、電流が流れることによって巻線の導体抵抗により発生する消費電力に起因して発生するジュール熱に応じて規定されている。このため、微細加工技術を適用して形成された絶縁トランスを用いる場合、絶縁トランスに電流を流す期間を短くして電流を流すことにより、平均電流を許容直流電流以下にする必要がある。
ここで、キャリア信号伝送方式では、ロジック信号がハイレベルの期間に常にキャリア信号にて絶縁トランスが励磁され、絶縁トランスの巻線抵抗による発熱を抑えることができないことから、微細加工技術を適用して形成された絶縁トランスによる信号伝送では状態遷移信号伝送方式を用いることが提案されている。 On the other hand, an insulating transformer formed by applying a microfabrication technique has a smaller conductor cross-sectional area of the winding and much less allowable direct current than a winding transformer using a copper wire. This allowable direct current is defined according to the Joule heat generated due to the power consumption generated by the conductor resistance of the winding when the current flows. For this reason, when using an insulating transformer formed by applying a microfabrication technique, it is necessary to make the average current equal to or less than the allowable direct current by flowing the current while shortening the current flowing period in the insulating transformer.
Here, in the carrier signal transmission method, since the insulation transformer is always excited by the carrier signal while the logic signal is at a high level, heat generation due to the winding resistance of the insulation transformer cannot be suppressed. It has been proposed to use a state transition signal transmission method in signal transmission by an insulating transformer formed in this manner.

図１２は、空芯型絶縁トランスに適用される信号伝送回路の回路構成を示す図、図１３は、図１２の信号伝送回路の各部の信号波形を示す図である。
図１２および図１３において、信号伝送回路には、入力信号の立ち上がりエッジおよび立ち下がりエッジを検出する変換回路ＫＵ０、入力信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスＴＬ１およびパルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスＴＬ２が設けられている。 FIG. 12 is a diagram showing a circuit configuration of a signal transmission circuit applied to an air core type insulated transformer, and FIG. 13 is a diagram showing signal waveforms of respective parts of the signal transmission circuit of FIG.
12 and 13, the signal transmission circuit includes a conversion circuit KU0 that detects a rising edge and a falling edge of an input signal, a set insulating transformer TL1 that transmits a pulse current corresponding to the rising edge of the input signal, and a pulse signal. A reset isolation transformer TL2 is provided for transmitting a pulse current corresponding to the falling edge.

そして、変換回路ＫＵ０において、抵抗Ｒ１の一端はコンデンサＣ１を介して接地されるとともに、排他的論理和回路Ｕ１Ａの一方の入力端子に接続され、抵抗Ｒ１の他端は信号源Ｇに接続されている。また、排他的論理和回路Ｕ１Ａの他方の入力端子には信号源Ｇが接続される。また、否定論理積回路Ｕ３Ａの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ａの他方の入力端子には信号源Ｇが接続されている。さらに、否定論理積回路Ｕ３Ｂの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ｂの他方の入力端子には、インバータＵ２Ｂを介して信号源Ｇが接続されている。   In the conversion circuit KU0, one end of the resistor R1 is grounded via the capacitor C1, and is connected to one input terminal of the exclusive OR circuit U1A, and the other end of the resistor R1 is connected to the signal source G. Yes. A signal source G is connected to the other input terminal of the exclusive OR circuit U1A. The output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3A, and the signal source G is connected to the other input terminal of the NAND circuit U3A. . Furthermore, the output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3B, and the signal source is connected to the other input terminal of the NAND circuit U3B via the inverter U2B. G is connected.

また、セット用絶縁トランスＴＬ１には１次巻線Ｍ１および２次巻線Ｍ２が設けられ、リセット用絶縁トランスＴＬ２には１次巻線Ｍ３および２次巻線Ｍ４が設けられている。
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の両端はダイオードＤ１を介して接続されるとともに、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の一端は、Ｎチャンネル電界効果型トランジスタＴｒ１のドレインに接続され、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の他端は電源電位ＶＣＣ１に接続されている。 The set insulation transformer TL1 is provided with a primary winding M1 and a secondary winding M2, and the reset insulation transformer TL2 is provided with a primary winding M3 and a secondary winding M4.
Both ends of the primary winding M1 of the set insulating transformer TL1 are connected via a diode D1, and one end of the primary winding M1 of the setting insulating transformer TL1 is connected to the drain of the N-channel field effect transistor Tr1. And the other end of the primary winding M1 of the setting isolation transformer TL1 is connected to the power supply potential V CC 1.

また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の両端はダイオードＤ２を介して接続されるとともに、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の一端は、Ｎチャンネル電界効果型トランジスタＴｒ２のドレインに接続され、セット用絶縁トランスＴＬ２の１次巻線Ｍ１の他端は電源電位ＶＣＣ１に接続されている。
そして、否定論理積回路Ｕ３Ａの出力端子はインバータＵ２Ｃを介してＮチャンネル電界効果型トランジスタＴｒ１のゲートに接続されるとともに、否定論理積回路Ｕ３Ｂの出力端子はインバータＵ２Ｄを介してＮチャンネル電界効果型トランジスタＴｒ２のゲートに接続されている。 Further, both ends of the primary winding M3 of the reset insulating transformer TL2 are connected via a diode D2, and one end of the primary winding M3 of the reset insulating transformer TL2 is connected to the drain of the N-channel field effect transistor Tr2. The other end of the primary winding M1 of the setting isolation transformer TL2 is connected to the power source potential V CC 1.
The output terminal of the NAND circuit U3A is connected to the gate of the N-channel field effect transistor Tr1 via the inverter U2C, and the output terminal of the NAND circuit U3B is connected to the N-channel field effect type via the inverter U2D. It is connected to the gate of the transistor Tr2.

そして、演算増幅器Ｕ４Ａの反転入力端子は、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の一端に接続されるとともに、抵抗Ｒ３を介して電源電位ＶＣＣ２に接続され、演算増幅器Ｕ４Ａの非反転入力端子は、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の他端に接続されるとともに、抵抗Ｒ２を介して接地されている。
また、演算増幅器Ｕ４Ｂの非反転入力端子は、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の一端に接続されるとともに、抵抗Ｒ５を介して電源電位ＶＣＣ２に接続され、演算増幅器Ｕ４Ｂの反転入力端子は、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の他端に接続されるとともに、抵抗Ｒ４を介して接地されている。 The inverting input terminal of the operational amplifier U4A is connected to one end of the secondary winding M2 sets insulating transformer TL1, it is connected to the power supply potential V CC 2 via a resistor R3, a non-inverting operational amplifier U4A The input terminal is connected to the other end of the secondary winding M2 of the setting isolation transformer TL1, and is grounded via a resistor R2.
The non-inverting input terminal of the operational amplifier U4B is connected to one end of the secondary winding M4 reset insulating transformer TL2, is connected to the power supply potential V CC 2 via the resistor R5, inverting operational amplifier U4B The input terminal is connected to the other end of the secondary winding M4 of the reset isolation transformer TL2, and is grounded via a resistor R4.

また、演算増幅器Ｕ４Ａの出力端子はフリップフロップＵ５Ａのクロック端子ＣＬＫに接続され、演算増幅器Ｕ４Ｂの出力端子はフリップフロップＵ５Ａのリセット端子ＣＬＲに接続されている。また、フリップフロップＵ５Ａの入力端子Ｄは電源電位ＶＣＣ２に接続されるとともに、フリップフロップＵ５Ａの非反転出力端子Ｑは抵抗Ｒ６を介して接地されている。 The output terminal of the operational amplifier U4A is connected to the clock terminal CLK of the flip-flop U5A, and the output terminal of the operational amplifier U4B is connected to the reset terminal CLR of the flip-flop U5A. The input terminal D of the flip-flop U5A is is connected to the power supply potential V CC 2, the non-inverting output terminal Q of the flip-flop U5A is grounded through a resistor R6.

そして、信号源Ｇにて生成された入力信号Ｓ１（図１３（ａ））が変換回路ＫＵ０に入力されると、抵抗Ｒ１およびコンデンサＣ１からなる遅延回路にて遅延させられ、入力信号Ｓ１と、この入力信号Ｓ１を遅延させた信号とが排他的論理和回路Ｕ１Ａに入力される。そして、排他的論理和回路Ｕ１Ａにてこれらの信号の排他論理和がとられることにより、入力信号Ｓ１の論理値“０”から論理値“１”への立ち上がりエッジまたは論理値“１”から論理値“０”への立ち下がりエッジに同期したエッジ信号Ｓ３が抽出される（図１３（ｂ））。そして、このエッジ信号Ｓ３は否定論理積回路Ｕ３Ａ、Ｕ３Ｂに入力されるとともに、否定論理積回路Ｕ３Ａには入力信号Ｓ１が入力され、否定論理積回路Ｕ３ＢにはインバータＵ２Ｂを介して入力信号Ｓ１が入力される。   When the input signal S1 (FIG. 13 (a)) generated by the signal source G is input to the conversion circuit KU0, the input signal S1 is delayed by a delay circuit including a resistor R1 and a capacitor C1. A signal obtained by delaying the input signal S1 is input to the exclusive OR circuit U1A. Then, the exclusive OR circuit U1A takes the exclusive OR of these signals, so that the rising edge of the input signal S1 from the logical value “0” to the logical value “1” or the logical value “1” from the logical value “1”. An edge signal S3 synchronized with the falling edge to the value “0” is extracted (FIG. 13B). The edge signal S3 is input to the NAND circuits U3A and U3B, the input signal S1 is input to the NAND circuit U3A, and the input signal S1 is input to the NAND circuit U3B via the inverter U2B. Entered.

そして、時刻ｔ０１、ｔ０３において、否定論理積回路Ｕ３Ａにてエッジ信号Ｓ３と入力信号Ｓ１との否定論理積がとられ、さらにインバータＵ２Ｃにより反転されることにより、立ち上がりエッジパルスＳ４が生成されるとともに（図１３（ｃ））、時刻ｔ０２、ｔ０４において、論理積回路Ｕ３Ｂにてエッジ信号Ｓ３と入力信号Ｓ１の反転信号との否定論理積がとられ、さらにインバータＵ２Ｄにより反転されることにより、立ち下がりエッジパルスＳ５が生成される（図１３（ｄ））。   At times t01 and t03, a negative logical product of the edge signal S3 and the input signal S1 is obtained by the negative logical product circuit U3A, and further inverted by the inverter U2C, thereby generating a rising edge pulse S4. (FIG. 13 (c)) At times t02 and t04, the logical product of the edge signal S3 and the inverted signal of the input signal S1 is obtained by the logical product circuit U3B, and further inverted by the inverter U2D. A falling edge pulse S5 is generated (FIG. 13 (d)).

そして、否定論理積回路Ｕ３ＡおよびインバータＵ２Ｃにて生成された立ち上がりエッジパルスＳ４はＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力されるとともに、否定論理積回路Ｕ３ＢおよびインバータＵ２Ｄにて生成された立ち下がりエッジパルスＳ５はＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力され、入力信号Ｓ１の立ち上がりと立ち下がりとでは、セット用絶縁トランスＴＬ１の１次巻線Ｍ１およびリセット用絶縁トランスＴＬ２の１次巻線Ｍ３に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。   The rising edge pulse S4 generated by the NAND circuit U3A and the inverter U2C is input to the gate of the N-channel field effect transistor Tr1, and the falling edge generated by the NAND circuit U3B and the inverter U2D. The edge pulse S5 is input to the gate of the N-channel field effect transistor Tr2, and when the input signal S1 rises and falls, the primary winding M1 of the setting isolation transformer TL1 and the primary winding of the reset isolation transformer TL2 An operation in which the timings of the pulse currents flowing through M3 are different from each other can be performed.

そして、立ち上がりエッジパルスＳ４がＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ１がオンし、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁される。また、立ち下がりエッジパルスＳ５２がＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ２がオンし、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁される。   When the rising edge pulse S4 is input to the gate of the N-channel field effect transistor Tr1, the N-channel field effect transistor Tr1 is turned on, and the primary winding M1 of the setting insulating transformer TL1 is excited. When the falling edge pulse S52 is input to the gate of the N-channel field effect transistor Tr2, the N-channel field effect transistor Tr2 is turned on and the primary winding M3 of the reset insulating transformer TL2 is excited.

そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁されると、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に起電力が発生し、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に発生した起電力は、演算増幅器Ｕ４Ａに導かれる。また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁されると、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に起電力が発生し、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に発生した起電力は、演算増幅器Ｕ４Ｂに導かれる。   When the primary winding M1 of the set insulation transformer TL1 is excited, an electromotive force is generated in the secondary winding M2 of the set insulation transformer TL1, and is generated in the secondary winding M2 of the set insulation transformer TL1. The generated electromotive force is guided to the operational amplifier U4A. Further, when the primary winding M3 of the reset insulating transformer TL2 is excited, an electromotive force is generated in the secondary winding M4 of the reset insulating transformer TL2, and is generated in the secondary winding M4 of the reset insulating transformer TL2. The generated electromotive force is guided to the operational amplifier U4B.

そして、入力信号Ｓ１の立ち上がりエッジでは、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＡからパルスＳ１４が送出され（図１３（ｅ））、入力信号Ｓ１の立ち下がりエッジでは、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＢからパルスＳ１５が送出される（図１３（ｆ））。そして、これらのパルスＳ１４、Ｓ１５がフリップフロップＵ５Ａに入力されると、演算増幅器Ｕ４ＡからのパルスＳ１４にてフリップフロップＵ５Ａがセットされるとともに、演算増幅器Ｕ４ＢからのパルスＳ１５にてフリップフロップＵ５Ａがリセットされ、送信側の入力信号Ｓ１が復元された出力信号Ｓ１６がフリップフロップＵ５Ａから出力される。   At the rising edge of the input signal S1, the pulse S14 is sent from the operational amplifier U4A in accordance with the change in the terminal voltage level of the secondary winding M2 of the setting isolation transformer TL1 (FIG. 13 (e)). At the falling edge of the signal S1, a pulse S15 is sent from the operational amplifier U4B in accordance with the change in the terminal voltage level of the secondary winding M4 of the reset isolation transformer TL2 (FIG. 13 (f)). When these pulses S14 and S15 are input to the flip-flop U5A, the flip-flop U5A is set by the pulse S14 from the operational amplifier U4A, and the flip-flop U5A is reset by the pulse S15 from the operational amplifier U4B. Then, the output signal S16 obtained by restoring the input signal S1 on the transmission side is output from the flip-flop U5A.

図１０のＩＧＢＴ１１０５、１１０６などに流れる主回路電流は通常運転時には最大でも２５０Ａ程度であるが、例えば、車両の発進時や空転後の負荷などでは、９００Ａ以上流れる場合がある。そして、このような大電流を伴うスイッチングによる磁界変化に起因するノイズが図１２の信号伝送回路の入力信号Ｓ１に重畳すると、図１０の昇降圧コンバータの誤動作を引き起こすという問題があった。   The main circuit current flowing through the IGBTs 1105, 1106, etc. in FIG. 10 is about 250 A at the maximum during normal operation. However, for example, 900 A or more may flow when the vehicle starts or loads after idling. When noise due to such a magnetic field change due to switching with a large current is superimposed on the input signal S1 of the signal transmission circuit of FIG. 12, there is a problem of causing a malfunction of the buck-boost converter of FIG.

図１４は、主回路電流の変化によって誘導されたノイズが重畳された伝送信号波形を示す図である。
図１４において、下アーム側のＩＧＢＴ１１０５が導通してＩＧＢＴ１１０５に流れる電流Ｉｃが０Ａから６００Ａに変化している間に、この電流Ｉｃの変化の時間微分に相当する電圧波形がノイズ（グリッチノイズ）として信号伝送回路の入力信号Ｓ１に重畳しているのが判る（領域Ｒ１）。なお、図中のＶｃｅはＩＧＢＴ１１０５のコレクタ・エミッタ間電圧である。
ここで、特許文献１には、複数のＤフリップフロップと２個のナンドゲートおよび１個のＲＳフリップフロップを用いてデータ信号に含まれる雑音を除去する雑音除去回路を構成することで、ローパスフィルタを用いることなく、構成が簡単で低コスト化とＩＣ化を容易に実現できるようにする方法が開示されている。 FIG. 14 is a diagram illustrating a transmission signal waveform on which noise induced by a change in the main circuit current is superimposed.
In FIG. 14, while the current Ic flowing through the IGBT 1105 changes from 0 A to 600 A when the lower arm IGBT 1105 is turned on, a voltage waveform corresponding to the time differentiation of the change in the current Ic is noise (glitch noise). It can be seen that the signal is superimposed on the input signal S1 of the signal transmission circuit (region R1). In the figure, Vce is the collector-emitter voltage of the IGBT 1105.
Here, Patent Document 1 discloses a low-pass filter by configuring a noise removal circuit that removes noise included in a data signal using a plurality of D flip-flops, two NAND gates, and one RS flip-flop. A method is disclosed in which the configuration is simple and the cost reduction and the IC can be easily realized without using them.

図１５は、従来の雑音除去回路が適用された信号伝送回路の概略構成を示すブロック図である。
図１５において、雑音除去回路には、内部クロック発生部１２１、Ｎ段（図１５の例では４段）のシフトレジスタＦ１１〜Ｆ１４、論理積演算素子１２４、論理和演算素子１２５およびＤ型フリップフロップ１２６が設けられている。
ここで、Ｎ段のシフトレジスタＦ１１〜Ｆ１４は縦属接続され、内部クロック発生部１２１の出力端子はシフトレジスタＦ１１〜Ｆ１４のクロック端子に接続され、シフトレジスタＦ１１〜Ｆ１４各段の出力端子Ｑは論理積演算素子１２４および論理和演算素子１２５に接続されている。また、論理積演算素子１２４の出力端子はＤ型フリップフロップ１２６のクロック端子に接続され、論理和演算素子１２５の出力端子はＤ型フリップフロップ１２６のクリア端子に接続され、Ｄ型フリップフロップ１２６の入力端子Ｄは電源電位Ｖｃｃにプルアップ接続されている。 FIG. 15 is a block diagram showing a schematic configuration of a signal transmission circuit to which a conventional noise removal circuit is applied.
15, the noise elimination circuit includes an internal clock generator 121, N-stage (four stages in the example of FIG. 15) shift registers F11 to F14, an AND operation element 124, an OR operation element 125, and a D-type flip-flop. 126 is provided.
Here, the N-stage shift registers F11 to F14 are cascade-connected, the output terminals of the internal clock generator 121 are connected to the clock terminals of the shift registers F11 to F14, and the output terminals Q of the stages of the shift registers F11 to F14 are The logical product operation element 124 and the logical sum operation element 125 are connected. The output terminal of the AND operation element 124 is connected to the clock terminal of the D-type flip-flop 126, the output terminal of the OR operation element 125 is connected to the clear terminal of the D-type flip-flop 126, and The input terminal D is pulled up to the power supply potential Vcc.

なお、内部クロック発生部１２１は、水晶発振子またはコンデンサと抵抗とインバータ素子を組み合わせたＣＲ発振回路などから構成される自励発振回路を用いることができ、周波数Ｆは２０〜５０ＭＨｚに設定することができる。また、シフトレジスタＦ１１〜Ｆ１４には、Ｄ型フリップフロップまたはＪＫフリップフロップなどを用いることができる。
そして、入力信号Ｓ４１は初段のシフトレジスタＦ１１の入力端子Ｄに入力されるとともに、内部クロック発生部１２１にて発生されたクロック信号Ｓ４２はシフトレジスタＦ１１〜Ｆ１４のクロック端子に入力される。そして、入力信号Ｓ４１がクロック信号Ｓ４２に同期してシフトレジスタＦ１１〜Ｆ１４にて順次シフトされることで、シフトレジスタＦ１１〜Ｆ１４から出力信号Ｓ４７〜Ｓ５０が出力され、論理積演算素子１２４および論理和演算素子１２５に入力される。 The internal clock generator 121 can use a crystal oscillator or a self-excited oscillation circuit composed of a CR oscillation circuit combining a capacitor, a resistor and an inverter element, and the frequency F is set to 20 to 50 MHz. Can do. For the shift registers F11 to F14, D-type flip-flops or JK flip-flops can be used.
The input signal S41 is input to the input terminal D of the first-stage shift register F11, and the clock signal S42 generated by the internal clock generator 121 is input to the clock terminals of the shift registers F11 to F14. Then, the input signal S41 is sequentially shifted by the shift registers F11 to F14 in synchronization with the clock signal S42, so that the output signals S47 to S50 are output from the shift registers F11 to F14. Input to the arithmetic element 125.

そして、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の各出力が論理積演算素子１２４に入力されているので、入力信号Ｓ４１の“１”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ５１が論理積演算素子１２４から出力される。また、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の各出力が論理和演算素子１２５に入力されているので、入力信号Ｓ４１の“０”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ５２が論理和演算素子１２５から出力される。   Since the outputs of the N-stage shift registers F11 to F14 are input to the AND operation element 124, “1” of the input signal S41 is the period T (= 1 / F) × shift of the internal clock generator 121. If the register F11-F14 continues for a period of N, the logical product signal S51 having the logical value “1” is output from the logical product arithmetic element 124. Further, since the outputs of the N-stage shift registers F11 to F14 are input to the OR operation element 125, “0” of the input signal S41 is the period T (= 1 / F) × shift of the internal clock generator 121. When the register F11-F14 continues for the period N, the logical sum signal S52 having the logical value “0” is output from the logical sum operation element 125.

そして、論理積演算素子１２４からの出力がＤ型フリップフロップ１２６のクロック端子に入力され、論理和演算素子１２５からの出力がＤ型フリップフロップ１２６のクリア端子に入力される。そして、論理積演算素子１２４からの出力が“０”から“１”に変化した時点でＤ型フリップフロップ１２６からの出力が“０”から“１”に変化し、論理和演算素子１２５からの出力が“１”から“０”に変化した時点でＤ型フリップフロップ１２６からの出力が“１”から“０”に変化することで、入力信号Ｓ４１に重畳されたノイズが除去された出力信号Ｓ５３がＤ型フリップフロップ１２６から出力される。   Then, the output from the AND operation element 124 is input to the clock terminal of the D-type flip-flop 126, and the output from the OR operation element 125 is input to the clear terminal of the D-type flip-flop 126. Then, when the output from the AND operation element 124 changes from “0” to “1”, the output from the D-type flip-flop 126 changes from “0” to “1”. When the output changes from “1” to “0”, the output from the D-type flip-flop 126 changes from “1” to “0”, so that the output signal from which the noise superimposed on the input signal S41 is removed is removed. S53 is output from the D-type flip-flop 126.

このように、Ｎ段のシフトレジスタＦ１１〜Ｆ１４の出力の論理積および論理和をとることで、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間だけ、論理が変化する入力に反応させないようにすることができ、クリッチパルスによって図１０の昇降圧コンバータが誤動作するのを防止することができる。
なお、汎用素子を用いる場合には、例えば、論理積をとるために、反転素子と論理和素子との組み合わせを用いるようにしてもよく、論理和をとるために、反転素子と論理積素子との組み合わせを用いるようにしてもよい。 Thus, by taking the logical product and logical sum of the outputs of the N-stage shift registers F11 to F14, the period T (= 1 / F) of the internal clock generator 121 × the period of the number N of stages of the shift registers F11 to F14. Therefore, it is possible not to react to an input whose logic changes, and it is possible to prevent the buck-boost converter of FIG. 10 from malfunctioning due to the clitch pulse.
In the case of using a general-purpose element, for example, a combination of an inverting element and an OR element may be used for taking a logical product, and an inverting element and an AND element may be used for taking a logical sum. You may make it use the combination of these.

図１６は、図１５の信号伝送回路の回路構成を示す図である。
図１６において、内部クロック発生部１２１には、インバータ１３１、抵抗ＲＫ０およびコンデンサＣＫ０が設けられ、インバータ１３１と抵抗ＲＫ０とは並列接続されるとともに、インバータ１３１の入力端子にはコンデンサＣＫ０が接続されている。
また、図１５のシフトレジスタＦ１１〜Ｆ１４としてＪＫフリップフロップ１４１〜１４４が設けられ、図１５のＤ型フリップフロップ１２６の代わりにＪＫフリップフロップ１４７が設けられ、図１５の論理積演算素子１２４として４入力論理積非反転素子１４５が設けられ、図１５の論理和演算素子１２５として４入力論理積反転素子１４６が設けられている。 FIG. 16 is a diagram showing a circuit configuration of the signal transmission circuit of FIG.
In FIG. 16, the internal clock generator 121 is provided with an inverter 131, a resistor R K0 and a capacitor C K0 . The inverter 131 and the resistor R K0 are connected in parallel, and the input terminal of the inverter 131 has a capacitor C K0. Is connected.
Further, JK flip-flops 141 to 144 are provided as the shift registers F11 to F14 in FIG. 15, and a JK flip-flop 147 is provided instead of the D-type flip-flop 126 in FIG. An input logical product non-inverting element 145 is provided, and a four-input logical product inverting element 146 is provided as the logical sum operation element 125 of FIG.

ここで、ＪＫフリップフロップ１４１〜１４４は縦属接続され、インバータ１３１の出力端子はＪＫフリップフロップ１４１〜１４４のクロック端子に接続され、ＪＫフリップフロップ１４１〜１４４の出力端子Ｑは４入力論理積非反転素子１４５に接続され、ＪＫフリップフロップ１４１〜１４４の反転出力端子Ｑバーは４入力論理積反転素子１４６に接続されている。また、４入力論理積非反転素子１４５の出力端子はＪＫフリップフロップ１４７のクロック端子に接続され、４入力論理積反転素子１４６の出力端子はＪＫフリップフロップ１４７のクリア端子ＣＬＲに接続され、ＪＫフリップフロップ１４７の入力端子Ｊは電源電位Ｖｃｃにプルアップ接続されている。なお、ＪＫフリップフロップの代わりにＤ型フリップフロップを用いるようにしてもよい。   Here, the JK flip-flops 141 to 144 are connected in cascade, the output terminal of the inverter 131 is connected to the clock terminal of the JK flip-flops 141 to 144, and the output terminal Q of the JK flip-flops 141 to 144 is non-four-input AND. The inverting output terminal Q bar of the JK flip-flops 141 to 144 is connected to the inverting element 145 and is connected to the 4-input AND inverting element 146. The output terminal of the 4-input AND non-inverting element 145 is connected to the clock terminal of the JK flip-flop 147, and the output terminal of the 4-input AND inverting element 146 is connected to the clear terminal CLR of the JK flip-flop 147. The input terminal J of the group 147 is pulled up to the power supply potential Vcc. A D-type flip-flop may be used instead of the JK flip-flop.

そして、入力信号Ｓ４１は初段のＪＫフリップフロップ１４１の入力端子Ｊに入力されるとともに、内部クロック発生部１２１にて発生されたクロック信号Ｓ４２はＪＫフリップフロップ１４１〜１４４のクロック端子に入力される。そして、入力信号Ｓ４１がクロック信号Ｓ４２に同期してＪＫフリップフロップ１４１〜１４４にて順次シフトされることで、ＪＫフリップフロップ１４１〜１４４から出力信号Ｓ４７〜Ｓ５０が出力され、４入力論理積非反転素子１４５に入力されるとともに、出力信号Ｓ４７〜Ｓ５０の反転信号が４入力論理積反転素子１４６に入力される。   The input signal S41 is input to the input terminal J of the first-stage JK flip-flop 141, and the clock signal S42 generated by the internal clock generator 121 is input to the clock terminals of the JK flip-flops 141 to 144. Then, the input signal S41 is sequentially shifted by the JK flip-flops 141 to 144 in synchronization with the clock signal S42, so that the output signals S47 to S50 are output from the JK flip-flops 141 to 144, and the 4-input logical product non-inverted In addition to being input to the element 145, inverted signals of the output signals S 47 to S 50 are input to the four-input logical product inverting element 146.

そして、４個のＪＫフリップフロップ１４１〜１４４の各出力が４入力論理積非反転素子１４５に入力されているので、入力信号Ｓ４１の“１”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×ＪＫフリップフロップ１４１〜１４４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ５１が４入力論理積非反転素子１４５から出力される。また、４個のＪＫフリップフロップ１４１〜１４４の反転出力が４入力論理積反転素子１４６に入力されているので、入力信号Ｓ４１の“０”が内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×ＪＫフリップフロップ１４１〜１４４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ５２が４入力論理積反転素子１４６から出力される。   Since the outputs of the four JK flip-flops 141 to 144 are input to the 4-input AND non-inverting element 145, “1” of the input signal S41 is set to the period T (= 1/1 /) of the internal clock generator 121. F) × JK flip-flops 141 to 144 continue for a period of 4 stages, and a logical product signal S51 of logical value “1” is output from the 4-input logical product non-inverting element 145. In addition, since the inverted outputs of the four JK flip-flops 141 to 144 are input to the 4-input AND inverter 146, “0” of the input signal S41 is the period T (= 1 / F) of the internal clock generator 121. ) × JK flip-flops 141 to 144 continue for a period of 4 stages, a logical sum signal S52 having a logical value of “0” is output from the 4-input logical product inverting element 146.

そして、４入力論理積非反転素子１４５からの出力がＪＫフリップフロップ１４７のクロック端子に入力され、４入力論理積反転素子１４６からの出力がＪＫフリップフロップ１４７のクリア端子ＣＬＫに入力される。そして、４入力論理積非反転素子１４５からの出力が“０”から“１”に変化した時点でＪＫフリップフロップ１４７からの出力が“０”から“１”に変化し、４入力論理積反転素子１４６からの出力が“１”から“０”に変化した時点でＪＫフリップフロップ１４７からの出力が“１”から“０”に変化することで、入力信号Ｓ４１に重畳されたノイズが除去された出力信号Ｓ５３がＪＫフリップフロップ１４７から出力される。   Then, the output from the 4-input logical product non-inverting element 145 is input to the clock terminal of the JK flip-flop 147, and the output from the 4-input logical product inverting element 146 is input to the clear terminal CLK of the JK flip-flop 147. When the output from the 4-input AND non-inverting element 145 changes from “0” to “1”, the output from the JK flip-flop 147 changes from “0” to “1”, and the 4-input AND inversion is performed. When the output from the element 146 changes from “1” to “0”, the output from the JK flip-flop 147 changes from “1” to “0”, so that the noise superimposed on the input signal S41 is removed. The output signal S53 is output from the JK flip-flop 147.

ここで、ＪＫフリップフロップ１４７からの出力が“１”となっている状態で、入力信号Ｓ４１にグリッチ信号が混入し、４入力論理積非反転素子１４５からの出力が“１”→“０”→“１”に変化した場合においても、ＪＫフリップフロップ１４７からの出力は“１”のまま維持される。また、ＪＫフリップフロップ１４７からの出力が“０”となっている状態で、入力信号Ｓ４１にグリッチ信号が混入し、４入力論理積反転素子１４６からの出力が“０”→“１”→“０”に変化した場合においても、ＪＫフリップフロップ１４７からの出力は“０”のまま維持される。このため、入力信号Ｓ４１にグリッチ信号が重畳された場合においても、グリッチ信号が除去された出力信号Ｓ５３をＪＫフリップフロップ１４７から取り出すことができる。   Here, in a state where the output from the JK flip-flop 147 is “1”, a glitch signal is mixed in the input signal S41, and the output from the 4-input AND non-inverting element 145 is “1” → “0”. → Even when the value changes to “1”, the output from the JK flip-flop 147 remains “1”. Further, when the output from the JK flip-flop 147 is “0”, a glitch signal is mixed into the input signal S41, and the output from the 4-input AND inverting element 146 is “0” → “1” → “ Even when it changes to “0”, the output from the JK flip-flop 147 remains “0”. Therefore, even when the glitch signal is superimposed on the input signal S41, the output signal S53 from which the glitch signal has been removed can be extracted from the JK flip-flop 147.

図１７は、図１５の信号伝送回路の各部の信号波形を示すタイミングチャートである。なお、Ａ区間は、入力信号Ｓ４１の立ち上がり時にグリッチパルスが混入した区間、Ｂ区間は、入力信号Ｓ４１にグリッチパルスが混入してない区間、Ｃ区間は、入力信号Ｓ４１の論理値が“１”の途中でグリッチパルスが混入した区間、Ｄ区間は、入力信号Ｓ４１の立ち下がり時にグリッチパルスが混入した区間を示す。
図１７の時刻ｔ５１において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化する。 FIG. 17 is a timing chart showing signal waveforms at various parts of the signal transmission circuit of FIG. The section A is a section in which a glitch pulse is mixed at the rising edge of the input signal S41, the section B is a section in which no glitch pulse is mixed in the input signal S41, and the section C is a logical value “1” of the input signal S41. A section in which a glitch pulse is mixed in the middle, section D, indicates a section in which a glitch pulse is mixed when the input signal S41 falls.
At time t51 in FIG. 17, when the clock signal S42 rises while the logical value of the input signal S41 is “1”, the logical value of the output signal S47 of the shift register F11 changes from “0” to “1”.

次に、時刻ｔ５２において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化する。
次に、時刻ｔ５３において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化する。 Next, at time t52, when the clock signal S42 rises with the logic value of the input signal S41 being “0”, the output signal S47 of the shift register F11 changes from “1” to “0”, and The logical value of the output signal S48 of the shift register F12 changes from “0” to “1”.
Next, at time t53, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S47 of the shift register F11 changes from “0” to “1” and shifts. The logical value of the output signal S48 of the register F12 changes from “1” to “0”, and the logical value of the output signal S49 of the shift register F13 changes from “0” to “1”.

次に、時刻ｔ５４において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ５５において、入力信号Ｓ４１の論理値が“０”から“１”に変化しても、クロック信号Ｓ４２が立ち上がらない場合には、シフトレジスタＦ１１〜Ｆ１４の論理値は以前の状態がそのまま維持される。 Next, at time t54, when the clock signal S42 rises while the logical value of the input signal S41 is “0”, the output signal S47 of the shift register F11 changes from “1” to “0” and shifts. The output signal S48 of the register F12 changes in logic value from “0” to “1”, the output signal S49 of the shift register F13 changes in logic value from “1” to “0”, and the output signal S50 of the shift register F14. Changes its logical value from “0” to “1”.
Next, at time t55, even if the logic value of the input signal S41 changes from “0” to “1”, if the clock signal S42 does not rise, the logic values of the shift registers F11 to F14 are in the previous state. It is maintained as it is.

次に、時刻ｔ５６において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。   Next, at time t56, when the clock signal S42 rises while the logical value of the input signal S41 is “1”, the output signal S47 of the shift register F11 changes its logical value from “0” to “1”. The output signal S48 of the register F12 changes in logical value from “1” to “0”, the output signal S49 of the shift register F13 changes in logical value from “0” to “1”, and the output signal S50 of the shift register F14. Changes its logical value from “1” to “0”.

次に、時刻ｔ５７において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ５８において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。 Next, at time t57, when the clock signal S42 rises while the logical value of the input signal S41 is “1”, the output signal S48 of the shift register F12 changes from “0” to “1” and shifts. The logical value of the output signal S49 of the register F13 changes from “1” to “0”, and the logical value of the output signal S50 of the shift register F14 changes from “0” to “1”.
Next, at time t58, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S49 of the shift register F13 changes from “0” to “1” and shifts. The logical value of the output signal S50 of the register F14 changes from “1” to “0”.

次に、時刻ｔ５９において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“１”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“１”になると、論理積演算素子１２４の論理積信号Ｓ５１が“０”から“１”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられることで、Ｄ型フリップフロップ１２６の出力が“０”から“１”に変化する。 Next, at time t59, when the clock signal S42 rises while the logical value of the input signal S41 is “1”, the output signal S50 of the shift register F14 changes from “0” to “1”. The output signals S47 to S50 of the shift registers F11 to F14 all have logical values “1”.
When the logical values of the output signals S47 to S50 of the shift registers F11 to F14 are all “1”, the logical product signal S51 of the logical AND element 124 changes from “0” to “1”, and the change Is transmitted to the clock terminal of the D-type flip-flop 126, the output of the D-type flip-flop 126 changes from “0” to “1”.

これにより、Ａ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。なお、Ａ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去する場合、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎによって決まる遅延時間ＤＬ１１だけ、出力信号Ｓ５３は入力信号Ｓ４１に対して遅延する。   Accordingly, the glitch pulse superimposed on the input signal S41 in the A section can be removed from the output signal S53 and output from the D-type flip-flop 126. When the glitch pulse superimposed on the input signal S41 in the section A is removed from the output signal S53, the delay time determined by the cycle T (= 1 / F) of the internal clock generator 121 × the number N of stages of the shift registers F11 to F14. The output signal S53 is delayed with respect to the input signal S41 by DL11.

次に、時刻ｔ６０において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化する。このため、論理積演算素子１２４の論理積信号Ｓ５１が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。   Next, at time t60, when the clock signal S42 rises while the logical value of the input signal S41 is “0”, the logical value of the output signal S47 of the shift register F11 changes from “1” to “0”. For this reason, even when the logical product signal S51 of the logical product operation element 124 changes from “1” to “0” and the change is transmitted to the clock terminal of the D-type flip-flop 126, The output remains in the “1” state.

次に、時刻ｔ６１において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化する。
次に、時刻ｔ６２において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化する。 Next, at time t61, when the clock signal S42 rises while the logical value of the input signal S41 is “0”, the output signal S47 of the shift register F11 maintains the logical value “0” as it is and shifts. The logical value of the output signal S48 of the register F12 changes from “1” to “0”.
Next, at time t62, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S47 of the shift register F11 changes from “0” to “1” and shifts. The output signal S48 of the register F12 maintains the logic value “0” as it is, and the output signal S49 of the shift register F13 changes the logic value from “1” to “0”.

次に、時刻ｔ６３において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。   Next, at time t63, when the clock signal S42 rises while the logic value of the input signal S41 is “0”, the output signal S47 of the shift register F11 changes from “1” to “0” and shifts. The output signal S48 of the register F12 changes in logical value from “0” to “1”, the output signal S49 of the shift register F13 maintains the state of logical value “0”, and the output signal S50 of the shift register F14 is The logical value changes from “1” to “0”.

次に、時刻ｔ６４において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”の状態をそのまま維持する。   Next, at time t64, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S47 of the shift register F11 changes from “0” to “1” and shifts. The output signal S48 of the register F12 changes in logical value from “1” to “0”, the output signal S49 of the shift register F13 changes in logical value from “0” to “1”, and the output signal S50 of the shift register F14. Maintains the state where the logical value is “0”.

次に、時刻ｔ６５において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。
次に、時刻ｔ６６において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。 Next, at time t65, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S48 of the shift register F12 changes from “0” to “1” and shifts. The logical value of the output signal S49 of the register F13 changes from “1” to “0”, and the logical value of the output signal S50 of the shift register F14 changes from “0” to “1”.
Next, at time t66, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S49 of the shift register F13 changes from “0” to “1” and shifts. The logical value of the output signal S50 of the register F14 changes from “1” to “0”.

次に、時刻ｔ６７において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“１”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“１”になると、論理積演算素子１２４の論理積信号Ｓ５１が“０”から“１”に変化する。ここで、論理積信号Ｓ５１の変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。 Next, at time t67, when the clock signal S42 rises while the logical value of the input signal S41 is “1”, the output signal S50 of the shift register F14 changes from “0” to “1”. The output signals S47 to S50 of the shift registers F11 to F14 all have logical values “1”.
When the logical values of the output signals S47 to S50 of the shift registers F11 to F14 are all “1”, the logical product signal S51 of the logical product operation element 124 changes from “0” to “1”. Here, even when the change of the logical product signal S51 is transmitted to the clock terminal of the D-type flip-flop 126, the output of the D-type flip-flop 126 maintains the state of “1”.

これにより、Ｃ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。
次に、時刻ｔ６８において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化する。このため、論理積演算素子１２４の論理積信号Ｓ５１が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ１２６の出力は“１”の状態をそのまま維持する。 Thus, the glitch pulse superimposed on the input signal S41 in the C section can be removed from the output signal S53 and output from the D flip-flop 126.
Next, at time t68, when the clock signal S42 rises while the logical value of the input signal S41 is “0”, the logical value of the output signal S47 of the shift register F11 changes from “1” to “0”. For this reason, even when the logical product signal S51 of the logical product operation element 124 changes from “1” to “0” and the change is transmitted to the clock terminal of the D-type flip-flop 126, The output remains in the “1” state.

次に、時刻ｔ６９において、入力信号Ｓ４１の論理値が“１”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“０”から“１”に変化するとともに、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化する。
次に、時刻ｔ７０において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１１の出力信号Ｓ４７は論理値が“１”から“０”に変化し、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“０”から“１”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化する。 Next, at time t69, when the clock signal S42 rises while the logic value of the input signal S41 is “1”, the output signal S47 of the shift register F11 changes from “0” to “1”, and The logical value of the output signal S48 of the shift register F12 changes from “1” to “0”.
Next, at time t70, when the clock signal S42 rises while the logic value of the input signal S41 is “0”, the output signal S47 of the shift register F11 changes from “1” to “0” and shifts. The logical value of the output signal S48 of the register F12 changes from “0” to “1”, and the logical value of the output signal S49 of the shift register F13 changes from “1” to “0”.

次に、時刻ｔ７１において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１２の出力信号Ｓ４８は論理値が“１”から“０”に変化し、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“０”から“１”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化する。
次に、時刻ｔ７２において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１３の出力信号Ｓ４９は論理値が“１”から“０”に変化し、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“０”から“１”に変化する。 Next, at time t71, when the clock signal S42 rises while the logic value of the input signal S41 is “0”, the output signal S48 of the shift register F12 changes from “1” to “0” and shifts. The logical value of the output signal S49 of the register F13 changes from “0” to “1”, and the logical value of the output signal S50 of the shift register F14 changes from “1” to “0”.
Next, at time t72, when the clock signal S42 rises while the logic value of the input signal S41 is “0”, the output signal S49 of the shift register F13 changes from “1” to “0” and shifts. The logical value of the output signal S50 of the register F14 changes from “0” to “1”.

次に、時刻ｔ７３において、入力信号Ｓ４１の論理値が“０”の状態でクロック信号Ｓ４２が立ち上がると、シフトレジスタＦ１４の出力信号Ｓ５０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０はいずれも論理値が“０”になる。
そして、各シフトレジスタＦ１１〜Ｆ１４の出力信号Ｓ４７〜Ｓ５０の論理値がいずれも“０”になると、論理和演算素子１２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ１２６のクリア端子に伝えられることで、Ｄ型フリップフロップ１２６の出力が“１”から“０”に変化する。 Next, at time t73, when the clock signal S42 rises while the logical value of the input signal S41 is “0”, the output signal S50 of the shift register F14 changes from “1” to “0”. The output signals S47 to S50 of the shift registers F11 to F14 all have logical values “0”.
When the logical values of the output signals S47 to S50 of the shift registers F11 to F14 are all “0”, the logical sum signal S52 of the logical sum operation element 125 changes from “1” to “0”, and the change Is transmitted to the clear terminal of the D-type flip-flop 126, the output of the D-type flip-flop 126 changes from "1" to "0".

これにより、Ｄ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去して、Ｄ型フリップフロップ１２６から出力することができる。なお、Ｄ区間において入力信号Ｓ４１に重畳されたグリッチパルスを出力信号Ｓ５３から除去する場合、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎによって決まる遅延時間ＤＬ１２だけ、出力信号Ｓ５３は入力信号Ｓ４１に対して遅延する。
特開平４−４９４０９号公報 Accordingly, the glitch pulse superimposed on the input signal S41 in the D section can be removed from the output signal S53 and output from the D-type flip-flop 126. When the glitch pulse superimposed on the input signal S41 in the D section is removed from the output signal S53, the delay time determined by the cycle T (= 1 / F) of the internal clock generator 121 × the number N of stages of the shift registers F11 to F14. The output signal S53 is delayed with respect to the input signal S41 by DL12.
JP-A-4-49409

しかしながら、図１５の雑音除去回路では、入力信号Ｓ４１に混入したグリッチパルスを除去ためのフィルタ期間は、内部クロック発生部１２１の周期Ｔ（＝１／Ｆ）×シフトレジスタＦ１１〜Ｆ１４の段数Ｎの期間で規定される。このため、図１５の雑音除去回路では、入力信号Ｓ４１に混入したグリッチパルスを除去ためのフィルタ期間が固定され、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点からフィルタ期間を短くしたりするといった、遅延時間ＤＬ１１、ＤＬ１２の調整ができず、顧客の利用方法にきめ細かく対応することができないという問題があった。
そこで、本発明の目的は、入力信号に重畳されるノイズの除去可能な期間を可変させつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能なノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置を提供することである。 However, in the noise removal circuit of FIG. 15, the filter period for removing the glitch pulse mixed in the input signal S41 is equal to the cycle T (= 1 / F) of the internal clock generator 121 × the number N of stages of the shift registers F11 to F14. It is specified by the period. Therefore, in the noise removal circuit of FIG. 15, the filter period for removing the glitch pulse mixed in the input signal S41 is fixed, and the filter period is lengthened depending on the type of noise, or the filter period is shortened from the viewpoint of controllability. There is a problem that the delay times DL11 and DL12 cannot be adjusted such that the customer usage method cannot be meticulously handled.
SUMMARY OF THE INVENTION An object of the present invention is to provide a noise removal circuit capable of exchanging signals while electrically insulating the low voltage side and the high voltage side while varying the period in which noise superimposed on the input signal can be removed. Another object is to provide a signal transmission circuit and a power converter using an insulating transformer.

上述した課題を解決するために、請求項１記載のノイズ除去回路によれば、クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作することで前記入力信号に重畳されたグリッチノイズを阻止するグリッチノイズ阻止部と、外部入力に基づいて、前記クロック信号の周期を可変させるクロック周期可変部とを備えることを特徴とする。   In order to solve the above-described problem, according to the noise removal circuit of the first aspect, the input signal is converted into the input signal by operating so as not to react to a change in logic of the input signal for a period defined by the period of the clock signal. A glitch noise blocking unit that blocks the superimposed glitch noise, and a clock cycle varying unit that varies the cycle of the clock signal based on an external input.

また、請求項２記載のノイズ除去回路によれば、前記グリッチノイズ阻止部は、前記クロック信号に同期して動作し、前記入力信号が初段に入力されるＮ（Ｎは正の整数）段構成のシフトレジスタと、前記シフトレジスタの各段の出力の論理がいずれも“１”になった時に論理出力を“０”から“１”に反転させる第１の論理素子と、前記シフトレジスタの各段の出力の論理がいずれも“０”になった時に論理出力を“１”から“０”に反転させる第２の論理素子と、前記第１の論理素子の論理が“０”から“１”に反転した時に論理出力を“０”から“１”に反転させ、前記第２の論理素子の論理が“１”から“０”に反転した時に論理出力を“１”から“０”に反転させる第３の論理素子とを備えることを特徴とする。   According to the noise removal circuit of claim 2, the glitch noise prevention unit operates in synchronization with the clock signal, and has an N-stage configuration in which the input signal is input to the first stage (N is a positive integer). A shift register, a first logic element that inverts the logic output from “0” to “1” when the logic of the output of each stage of the shift register becomes “1”, and each of the shift registers A second logic element that inverts the logic output from “1” to “0” when the logic of the output of the stage becomes “0”, and the logic of the first logic element changes from “0” to “1”. The logic output is inverted from “0” to “1” when inverted to “1”, and the logic output is changed from “1” to “0” when the logic of the second logic element is inverted from “1” to “0”. And a third logic element to be inverted.

また、請求項３記載のノイズ除去回路によれば、前記クロック周期可変部は、前記クロック信号を内部で生成する内部クロック生成部と、外部から入力されるクロック信号の有無を検出する外部クロック検出部と、前記外部から入力されるクロック信号がある場合には、前記外部から入力されるクロック信号を前記グリッチノイズ阻止部に供給し、前記外部から入力されるクロック信号がない場合には、前記内部で生成されたクロック信号を前記グリッチノイズ阻止部に供給するクロック切替部とを備えることを特徴とする。   According to another aspect of the present invention, the clock cycle variable unit includes an internal clock generation unit that internally generates the clock signal and an external clock detection that detects the presence or absence of an externally input clock signal. And when the clock signal input from the outside is present, the clock signal input from the outside is supplied to the glitch noise prevention unit, and when there is no clock signal input from the outside, And a clock switching unit that supplies an internally generated clock signal to the glitch noise prevention unit.

また、請求項４記載のノイズ除去回路によれば、前記外部からクロック信号を入力する端子は、電源電位にプルアップまたは接地電位にプルダウンされていることを特徴とする。
また、請求項５記載のノイズ除去回路によれば、前記外部クロック検出部は、前記外部から入力されたクロック信号の低域成分を抽出する低域通過フィルタと、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内かどうかを判定する振幅判定回路とを備え、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にある場合、外部から入力されたクロック信号があると判断し、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にない場合、外部から入力されたクロック信号がないと判断することを特徴とする。 According to a fourth aspect of the present invention, the terminal for inputting a clock signal from the outside is pulled up to a power supply potential or pulled down to a ground potential.
According to the noise removal circuit of claim 5, the external clock detection unit is extracted by a low-pass filter that extracts a low-frequency component of the clock signal input from the outside and the low-pass filter. An amplitude determination circuit that determines whether or not the amplitude of the extracted component is within a predetermined range, and if the amplitude of the component extracted by the low-pass filter is within the predetermined range, an externally input clock signal is If it is determined that the amplitude of the component extracted by the low pass filter is not within a predetermined range, it is determined that there is no clock signal input from the outside.

また、請求項６記載のノイズ除去回路によれば、前記外部クロック検出部は、前記外部からのクロック信号が入力されるリトリガラブルモノマルチバイブレータを備え、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にある場合、外部から入力されたクロック信号があると判断し、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にない場合、外部から入力されたクロック信号がないと判断することを特徴とする。   According to the noise removal circuit of claim 6, the external clock detection unit includes a retriggerable mono multivibrator to which the external clock signal is input, and an output state of the retriggerable mono multivibrator. Is in a predetermined state, it is determined that there is a clock signal input from the outside. If the output state of the retriggerable mono multivibrator is not in a predetermined state, it is determined that there is no clock signal input from the outside. It is characterized by doing.

また、請求項７記載の絶縁トランスを用いた信号伝送回路によれば、クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とする。   According to the signal transmission circuit using the isolation transformer according to claim 7, the signal transmission circuit operates so as not to react to a change in logic of the input signal only for a period specified by a cycle of the clock signal, and the clock based on an external input. A noise removal circuit in which a signal period is variable; a conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of an input signal from which noise has been removed by the noise removal circuit; and a rising edge of the input signal And an insulating transformer that transmits a pulse signal corresponding to a falling edge, and a restoration circuit that restores the input signal based on a timing of a voltage pulse generated in a secondary winding of the insulating transformer. .

また、請求項８記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号を前記制御回路側から前記駆動回路側に伝送する絶縁トランスとを備えることを特徴とする。   According to the power converter of claim 8, a switching element for energizing and interrupting a current flowing into the load, a control circuit for generating a control signal instructing conduction and non-conduction of the switching element, and the control A driving circuit for driving a control terminal of the switching element based on a signal, and operates so as not to react to a change in logic of the control signal for a period defined by a cycle of the clock signal, and the clock signal based on an external input A noise removing circuit whose period is variable, and an insulating transformer for transmitting a control signal from which noise has been removed by the noise removing circuit from the control circuit side to the drive circuit side.

また、請求項９記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とすることを特徴とする。   According to the power conversion device of claim 9, the switching element for energizing and interrupting the current flowing into the load, the control circuit for generating a control signal instructing conduction and non-conduction of the switching element, and the control A driving circuit for driving a control terminal of the switching element based on a signal, and operates so as not to react to a change in logic of the control signal for a period defined by a cycle of the clock signal, and the clock signal based on an external input A noise removal circuit whose period is variable, a conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of the control signal from which noise has been removed by the noise removal circuit, a rising edge of the control signal, and Generated in the isolation transformer that transmits the pulse signal corresponding to the falling edge and the secondary winding of the isolation transformer Based on the timing of the voltage pulse that is characterized in that it characterized in that it comprises a recovery circuit for restoring the input signal.

また、請求項１０記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、前記制御信号の立ち上がりエッジに応じたパルス信号を前記駆動回路側に伝送するセット用絶縁トランスと、前記制御信号の立ち下がりエッジに応じたパルス信号を前記駆動回路側に伝送するリセット用絶縁トランスと、前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスに基づいて前記パルス信号を前記駆動回路側で復元する復元回路とを備えることを特徴とする。   According to the power conversion device of claim 10, the switching element for energizing and interrupting the current flowing into the load, the control circuit for generating a control signal instructing conduction and non-conduction of the switching element, and the control A driving circuit for driving a control terminal of the switching element based on a signal, and operates so as not to react to a change in logic of the control signal for a period defined by a cycle of the clock signal, and the clock signal based on an external input A noise removal circuit whose period is variable, a conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of the control signal from which noise has been removed by the noise removal circuit, and a rising edge of the control signal A set insulating transformer for transmitting a corresponding pulse signal to the drive circuit side, and a falling edge of the control signal. Based on voltage pulses generated in a reset insulating transformer for transmitting a pulse signal corresponding to the driving circuit to the drive circuit side, a secondary winding of the set insulating transformer and a secondary winding of the reset insulating transformer And a restoration circuit for restoring the signal on the drive circuit side.

以上説明したように、本発明によれば、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることができる。このため、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点からフィルタ期間を短くしたりすることで、入力信号の遅延時間を調整することができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。   As described above, according to the present invention, the cycle of the clock signal that determines the filter period for preventing glitch noise can be varied based on the external input. For this reason, it is possible to adjust the delay time of the input signal by lengthening the filter period depending on the type of noise or shortening the filter period from the viewpoint of controllability. It is possible to exchange signals while electrically insulating the low voltage side and the high voltage side.

以下、本発明の実施形態に係る信号伝送回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る信号伝送回路が適用される昇降圧コンバータ用インテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）の概略構成を示すブロック図である。
図１において、昇降圧コンバータ用インテリジェントパワーモジュールには、負荷へ流入する電流を通電および遮断するスイッチング素子ＳＷＵ、ＳＷＤおよびスイッチング素子ＳＷＵ、ＳＷＤの導通および非導通を指示する制御信号をそれぞれ生成する制御回路１が設けられている。ここで、制御回路１は、ＣＰＵ４または論理ＩＣ、あるいは論理ＩＣとＣＰＵが搭載されたシステムＬＳＩなどで構成することができる。 Hereinafter, a signal transmission circuit according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a schematic configuration of an intelligent power module (IPM: Intelligent Power Module) to which a signal transmission circuit according to an embodiment of the present invention is applied.
In FIG. 1, the intelligent power module for the buck-boost converter generates control signals for instructing conduction and non-conduction of switching elements SWU, SWD and switching elements SWU, SWD for energizing and interrupting the current flowing into the load, respectively. A circuit 1 is provided. Here, the control circuit 1 can be configured by a CPU 4 or a logic IC, or a system LSI on which the logic IC and the CPU are mounted.

また、スイッチング素子ＳＷＵ、ＳＷＤはそれぞれ上アーム２用および下アーム３用として動作するように直列に接続されている。そして、スイッチング素子ＳＷＵには、ゲート信号ＳＵ４に基づいてスイッチング動作を行うＩＧＢＴ６が設けられ、ＩＧＢＴ６に流れる電流と逆方向に電流を流すフライホイールダイオードＤＵ１がＩＧＢＴ６に並列に接続されている。また、ＩＧＢＴ６が形成されたチップには、チップの温度変化に起因するダイオードＤＵ２のＶＦ変化を測定原理として用いた温度センサ、および抵抗ＲＵ１、ＲＵ２を介してＩＧＢＴ６のエミッタ電流を分流して主回路電流を検出する電流センサが設けられている。   The switching elements SWU and SWD are connected in series so as to operate for the upper arm 2 and the lower arm 3, respectively. The switching element SWU is provided with an IGBT 6 that performs a switching operation based on the gate signal SU4, and a flywheel diode DU1 that allows a current to flow in a direction opposite to the current that flows in the IGBT 6 is connected in parallel to the IGBT 6. The chip on which the IGBT 6 is formed has a main circuit in which the emitter current of the IGBT 6 is shunted through the temperature sensor using the VF change of the diode DU2 due to the temperature change of the chip as a measurement principle and the resistors RU1 and RU2. A current sensor for detecting current is provided.

また、スイッチング素子ＳＷＤには、ゲート信号ＳＤ４に従ってスイッチング動作を行うＩＧＢＴ５が設けられ、ＩＧＢＴ５に流れる電流と逆方向に電流を流すフライホイールダイオードＤＤ１がＩＧＢＴ５に並列に接続されている。また、ＩＧＢＴ５が形成されたチップには、チップの温度変化に起因するダイオードＤＤ２のＶＦ変化を測定原理として用いた温度センサ、およびＩＧＢＴ５のエミッタ電流を抵抗ＲＤ１、ＲＤ２を介して分流して主回路電流を検出する電流センサが設けられている。   Further, the switching element SWD is provided with an IGBT 5 that performs a switching operation in accordance with the gate signal SD4, and a flywheel diode DD1 that allows a current to flow in a direction opposite to the current that flows through the IGBT 5 is connected in parallel to the IGBT 5. The chip on which the IGBT 5 is formed includes a temperature sensor that uses the VF change of the diode DD2 due to the temperature change of the chip as a measurement principle, and the emitter current of the IGBT 5 is shunted through the resistors RD1 and RD2, and the main circuit A current sensor for detecting current is provided.

そして、上アーム２側には、温度センサからの過熱検知信号ＳＵ６および電流センサからの過電流検知信号ＳＵ５を監視しながら、ＩＧＢＴ６の制御端子を駆動するためのゲート信号ＳＵ４を生成する保護機能付きゲートドライバＩＣ８が設けられるとともに、ＩＧＢＴ６の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＵが設けられている。なお、保護機能付きゲートドライバＩＣ８には、スイッチング素子ＳＷＵの状態信号を生成する自己診断回路を設けることができる。   The upper arm 2 has a protection function for generating the gate signal SU4 for driving the control terminal of the IGBT 6 while monitoring the overheat detection signal SU6 from the temperature sensor and the overcurrent detection signal SU5 from the current sensor. A gate driver IC 8 is provided, and an analog PWM converter CU that generates a PWM signal corresponding to the temperature of the IGBT 6 is provided. Note that the gate driver IC 8 with a protective function can be provided with a self-diagnosis circuit that generates a state signal of the switching element SWU.

また、下アーム３側には、温度センサからの過熱検知信号ＳＤ６および電流センサからの過電流検知信号ＳＤ５を監視しながら、ＩＧＢＴ５の制御端子を駆動するためのゲート信号ＳＤ４を生成する保護機能付きゲートドライバＩＣ７が設けられるとともに、ＩＧＢＴ５の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＤが設けられている。なお、保護機能付きゲートドライバＩＣ７には、スイッチング素子ＳＷＤの状態信号を生成する自己診断回路を設けることができる。   The lower arm 3 has a protection function for generating a gate signal SD4 for driving the control terminal of the IGBT 5 while monitoring the overheat detection signal SD6 from the temperature sensor and the overcurrent detection signal SD5 from the current sensor. A gate driver IC 7 is provided, and an analog PWM converter CD that generates a PWM signal corresponding to the temperature of the IGBT 5 is provided. The gate driver IC 7 with a protective function can be provided with a self-diagnosis circuit that generates a state signal of the switching element SWD.

また、制御回路１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１をそれぞれ生成する変換回路ＫＵ１、ＫＤ１および空芯型絶縁トランスＴＵ１、ＴＤ１の２次巻線に発生する電圧パルスのレベルに基づいてゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元する復元回路ＰＵ１、ＰＤ１が設けられている。   The control circuit 1 also includes conversion circuits KU1 and KD1 that generate pulse signals SU1 and SD1 corresponding to the rising and falling edges of the gate drive PWM signals SU0 and SD0 output from the CPU 4, respectively, and air-core type insulation. Restoration circuits PU1 and PD1 for restoring the gate drive PWM signals SU0 and SD0 based on the level of the voltage pulse generated in the secondary windings of the transformers TU1 and TD1 are provided.

また、変換回路ＫＵ１、ＫＤ１の前段には、グリッチフィルタとして動作するノイズ除去回路ＮＵ１、ＮＤ１がそれぞれ設けられている。そして、ノイズ除去回路ＮＵ１、ＮＤ１は、クロック信号の周期で規定される期間だけゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の論理の変化に反応しないように動作することで、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０に重畳されたグリッチノイズを除去することができる。ここで、ノイズ除去回路ＮＵ１、ＮＤ１は、グリッチノイズを除去するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることができる。   In addition, noise removal circuits NU1 and ND1 that operate as a glitch filter are provided in front of the conversion circuits KU1 and KD1, respectively. The noise removal circuits NU1 and ND1 operate so as not to react to the logic change of the gate drive PWM signals SU0 and SD0 only for a period specified by the cycle of the clock signal, so that the gate drive PWM signals SU0 and SD0. The glitch noise superimposed on can be removed. Here, the noise removal circuits NU1 and ND1 can vary the cycle of the clock signal that determines the filter period for removing glitch noise based on the external input.

また、車体筐体に接地される低圧系の制御回路１側と、高圧系となる上アーム２側および下アーム３側との間には、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３がそれぞれ介挿され、制御回路１では、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３を用いて上アーム２側および下アーム３側と電気的に絶縁しながら信号の授受が行われる。
すなわち、上アーム２側において、ゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１は、空芯型絶縁トランスＴＵ１を介して復元回路ＰＵ１に入力される。また、保護機能付きゲートドライバＩＣ８から出力されたアラーム信号ＳＵ２は、空芯型絶縁トランスＴＵ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＵから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＵ３は、空芯型絶縁トランスＴＵ３を介してＣＰＵ４に入力される。 In addition, air-core insulating transformers TU1 to TU3 and TD1 to TD3 are provided between the low-voltage control circuit 1 side that is grounded to the vehicle body casing and the upper arm 2 side and the lower arm 3 side that are high-pressure systems. In the control circuit 1, signals are exchanged while being electrically insulated from the upper arm 2 side and the lower arm 3 side using the air-core type insulating transformers TU1 to TU3 and TD1 to TD3.
That is, on the upper arm 2 side, the pulse signal SU1 corresponding to the rising edge and the falling edge of the gate drive PWM signal SU0 is input to the restoration circuit PU1 via the air-core insulated transformer TU1. Further, the alarm signal SU2 output from the gate driver IC 8 with a protective function is input to the CPU 4 via the air core type insulating transformer TU2. Further, the IGBT chip temperature PWM signal SU3 output from the analog PWM converter CU is input to the CPU 4 via the air core type insulating transformer TU3.

一方、下アーム３側において、ゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１は、空芯型絶縁トランスＴＤ１を介して復元回路ＰＤ１に入力される。また、保護機能付きゲートドライバＩＣ７から出力されたアラーム信号ＳＤ２は、空芯型絶縁トランスＴＤ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＤから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３は、空芯型絶縁トランスＴＤ３を介してＣＰＵ４に入力される。   On the other hand, on the lower arm 3 side, the pulse signal SD1 corresponding to the rising edge and the falling edge of the gate drive PWM signal SD0 is input to the restoration circuit PD1 through the air-core insulating transformer TD1. The alarm signal SD2 output from the gate driver IC 7 with a protective function is input to the CPU 4 via the air core type insulating transformer TD2. The IGBT chip temperature PWM signal SD3 output from the analog PWM converter CD is input to the CPU 4 via the air-core type insulating transformer TD3.

ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３には、送信側の１次巻線および受信側の２次巻線がそれぞれ設けられている。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３は、複数の１次巻線と２次巻線を設けて、２次巻線に鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線に鎖交する信号磁束による起電圧は強め合うよう構成することができる。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とは絶縁層を介して互いに積層することができ、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３は、半導体プロセス技術などの微細加工技術によって形成することができる。   Here, the air-core insulating transformers TU1 to TU3 and TD1 to TD3 are respectively provided with a primary winding on the transmission side and a secondary winding on the reception side. The air-core type insulating transformers TU1 to TU3 and TD1 to TD3 are provided with a plurality of primary windings and secondary windings to cancel the electromotive voltage caused by the external magnetic flux interlinked with the secondary windings. The electromotive voltage generated by the signal magnetic flux interlinked with the next winding can be configured to strengthen each other. The primary winding and the secondary winding of the air-core type insulating transformers TU1 to TU3 and TD1 to TD3 can be laminated with each other through an insulating layer, and the air-core type insulating transformers TU1 to TU3 and TD1 to TD3 are stacked. Can be formed by a fine processing technique such as a semiconductor process technique.

また、空芯型絶縁トランスＴＵ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよく、空芯型絶縁トランスＴＤ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよい。   The air-core insulated transformer TU1 includes a set insulated transformer and a reset insulated transformer that separately transmit pulse signals SU1 corresponding to the rising and falling edges of the gate drive PWM signal SU0 output from the CPU 4, respectively. The air core type isolation transformer TD1 includes a set isolation transformer that separately transmits the pulse signal SD1 corresponding to the rising edge and the falling edge of the gate drive PWM signal SD0 output from the CPU 4. And an insulating transformer for reset may be provided.

その場合、変換回路ＫＵ１、空芯型絶縁トランスＴＵ１、復元回路ＰＵ１の回路構成は図１２のものと同じとすることができる。同様に、変換回路ＫＤ１、空芯型絶縁トランスＴＤ１、復元回路ＰＤ１の回路構成も図１２のものと同じとすることができる。
ＣＰＵ４は、ＩＧＢＴ５、６の導通または非導通をそれぞれ指示するゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０を生成し、ノイズ除去回路ＮＤ１、ＮＵ１をそれぞれ介して変換回路ＫＤ１、ＫＵ１にそれぞれ入力する。 In that case, the circuit configurations of the conversion circuit KU1, the air-core insulating transformer TU1, and the restoration circuit PU1 can be the same as those in FIG. Similarly, the circuit configurations of the conversion circuit KD1, the air-core insulating transformer TD1, and the restoration circuit PD1 can be the same as those in FIG.
The CPU 4 generates the gate drive PWM signals SD0 and SU0 for instructing the conduction or non-conduction of the IGBTs 5 and 6, respectively, and inputs them to the conversion circuits KD1 and KU1 via the noise removal circuits ND1 and NU1, respectively.

ここで、ノイズ除去回路ＮＤ１、ＮＵ１は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０がＣＰＵ４から入力されると、クロック信号の周期で規定される期間だけゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０の論理の変化に反応しないように動作することで、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０に重畳されたグリッチノイズを除去する。ここで、ノイズ除去回路ＮＤ１、ＮＵ１は、外部クロック信号ＣＫＯが入力されるかどうかを監視し、外部クロック信号ＣＫＯが入力される場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として外部クロック信号ＣＫＯを使用し、外部クロック信号ＣＫＯが入力されない場合には、グリッチノイズを除去するためのフィルタ期間を規定するクロック信号として内部クロック信号を使用することができる。なお、グリッチノイズを阻止するためのフィルタ期間を規定するクロック信号を選択するための選択信号に基づいて、クロック信号を切り替えるようにしてもよい。あるいは、外部からの指令に基づいて、クロック信号の周波数を内部で可変できるようにしてもよい。   Here, when the gate drive PWM signals SD0 and SU0 are input from the CPU 4, the noise removal circuits ND1 and NU1 change the logic of the gate drive PWM signals SD0 and SU0 only during a period defined by the cycle of the clock signal. By operating so as not to react, the glitch noise superimposed on the gate drive PWM signals SD0 and SU0 is removed. Here, the noise removal circuits ND1 and NU1 monitor whether or not the external clock signal CKO is input, and when the external clock signal CKO is input, a clock that defines a filter period for removing glitch noise. When the external clock signal CKO is used as a signal and the external clock signal CKO is not input, the internal clock signal can be used as a clock signal that defines a filter period for removing glitch noise. Note that the clock signal may be switched based on a selection signal for selecting a clock signal that defines a filter period for preventing glitch noise. Alternatively, the frequency of the clock signal may be varied internally based on an external command.

そして、変換回路ＫＤ１、ＫＵ１は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０がノイズ除去回路ＮＵ１、ＮＤ１からそれぞれ入力されると、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたゲートドライブ用パルス信号ＳＵ１、ＳＤ１をそれぞれ生成し、このゲートドライブ用パルス信号ＳＵ１、ＳＤ１に基づいて、絶縁トランスＴＤ１、ＴＵ１の１次巻線に励磁電流が流れるように空芯型絶縁トランスＴＤ１、ＴＵ１を駆動することができる。   When the gate drive PWM signals SD0 and SU0 are input from the noise removal circuits NU1 and ND1, respectively, the conversion circuits KD1 and KU1 are gates corresponding to the rising and falling edges of the gate drive PWM signals SU0 and SD0. Driving pulse signals SU1, SD1 are generated, respectively, and based on the gate driving pulse signals SU1, SD1, air-core type insulating transformers TD1, TU1 so that an exciting current flows through the primary windings of the insulating transformers TD1, TU1. Can be driven.

そして、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて絶縁トランスＴＤ１、ＴＵ１が駆動されると、空芯型絶縁トランスＴＤ１、ＴＵ１は、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１を復元回路ＰＵ１、ＰＤ１にそれぞれ絶縁伝送する。そして、復元回路ＰＵ１、ＰＤ１は、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１が空芯型絶縁トランスＴＤ１、ＴＵ１をそれぞれ介して絶縁伝送されると、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて元のゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０をそれぞれ復元し、保護機能付きゲートドライバＩＣ７、８にそれぞれ入力する。そして、保護機能付きゲートドライバＩＣ７、８は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０にそれぞれ基づいてゲート信号ＳＤ４、ＳＵ４を生成し、ＩＧＢＴ５、６の制御端子をそれぞれ駆動することにより、ＩＧＢＴ５、６をそれぞれスイッチング動作させる。   When the isolation transformers TD1 and TU1 are driven based on the gate drive pulse signals SD1 and SU1, the air-core type isolation transformers TD1 and TU1 transfer the gate drive pulse signals SD1 and SU1 to the restoration circuits PU1 and PD1. Insulate and transmit each. Then, when the gate drive pulse signals SD1 and SU1 are insulated and transmitted through the air-core type insulated transformers TD1 and TU1, respectively, the restoration circuits PU1 and PD1 return the original signals based on the gate drive pulse signals SD1 and SU1. The gate drive PWM signals SD0 and SU0 are restored and input to the gate drivers IC 7 and 8 with protection functions, respectively. Then, the gate driver ICs 7 and 8 with protection functions generate the gate signals SD4 and SU4 based on the PWM signals SD0 and SU0 for gate drive, respectively, and drive the control terminals of the IGBTs 5 and 6, respectively. Each is switched.

ここで、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力されるとともに、電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力される。そして、保護機能付きゲートドライバＩＣ７、８は、これらの信号がＩＧＢＴ５、６が破壊しない閾値を超過した場合には、空芯型絶縁トランスＴＤ２、ＴＵ２をそれぞれ介してＣＰＵ４にアラーム信号ＳＤ２、ＳＵ２を伝送する。そして、ＣＰＵ４は、保護機能付きゲートドライバＩＣ７からアラーム信号ＳＤ２を、または保護機能付きゲートドライバＩＣ８からＳＵ２を受け取ると、ゲートドライブ用ＰＷＭ信号ＳＤ１、ＳＵ１の生成をそれぞれ停止することにより、ＩＧＢＴ５、６に流れる電流を遮断する。   Here, the overheat detection signals SD6 and SU6 output from the temperature sensor are input to the gate driver ICs 7 and 8 with protection function, respectively, and the overcurrent detection signals SD5 and SU5 output from the current sensor are the gate driver with protection function. Input to ICs 7 and 8, respectively. When the gate drivers IC 7 and 8 with protective functions exceed the thresholds that the IGBTs 5 and 6 do not destroy, the alarm signals SD2 and SU2 are sent to the CPU 4 via the air-core insulated transformers TD2 and TU2, respectively. To transmit. When the CPU 4 receives the alarm signal SD2 from the gate driver IC 7 with protection function or SU2 from the gate driver IC 8 with protection function, the CPU 4 stops generating the PWM signals SD1 and SU1 for the gate drive, respectively. Cut off the current flowing through

なお、保護機能付きゲートドライバＩＣ７、８は、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６および電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５がＩＧＢＴが破壊しない閾値を下回ったと判断した場合、一定の時間が経過した後にアラーム信号ＳＤ２、ＳＵ２を解除する。
さらに、細かい監視を行う場合には、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６がアナログＰＷＭ変換器ＣＤ、ＣＵにそれぞれ入力される。そして、アナログＰＷＭ変換器ＣＤ、ＣＵは、ＰＷＭ変換により過熱検知信号ＳＤ６、ＳＵ６のアナログ値をデジタル信号にそれぞれ変換することにより、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３をそれぞれ生成し、空芯型絶縁トランスＴＤ３、ＴＵ３をそれぞれ介してＣＰＵ４にＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３を伝送する。そして、ＣＰＵ４は、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３からＩＧＢＴ５、６のチップ温度をそれぞれ算出し、予め設けられた数段階の閾値に応じて、ＩＧＢＴ５、６のスイッチング周波数の段階的な低下を行ったり、スイッチング停止を行ったりすることができる。 When the gate driver ICs 7 and 8 with protection functions determine that the overheat detection signals SD6 and SU6 output from the temperature sensor and the overcurrent detection signals SD5 and SU5 output from the current sensor are below the threshold at which the IGBT is not destroyed. The alarm signals SD2 and SU2 are canceled after a certain time has elapsed.
Further, when performing fine monitoring, the overheat detection signals SD6 and SU6 output from the temperature sensor are input to the analog PWM converters CD and CU, respectively. The analog PWM converters CD and CU generate the IGBT chip temperature PWM signals SD3 and SU3 by converting the analog values of the overheat detection signals SD6 and SU6 into digital signals by PWM conversion, respectively, and air core insulation The IGBT chip temperature PWM signals SD3 and SU3 are transmitted to the CPU 4 via the transformers TD3 and TU3, respectively. Then, the CPU 4 calculates the chip temperatures of the IGBTs 5 and 6 from the IGBT chip temperature PWM signals SD3 and SU3, respectively, and performs a stepwise decrease in the switching frequency of the IGBTs 5 and 6 according to a predetermined number of thresholds. Or switching can be stopped.

ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とを微細加工技術によって形成することにより、１次巻線と２次巻線の巻径を小さくすることが可能となるとともに、１次巻線と２次巻線との間隔を小さくすることができる。このため、１次巻線と２次巻線との結合係数を高めつつ、１次巻線および２次巻線に磁束が鎖交する面積を小さくすることができ、外部磁束に起因するノイズとしての影響を軽減することが可能となるとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うために、フォトカプラを用いる必要がなくなり、経時劣化を抑制しつつ、耐環境性を向上させることが可能となる。   Here, the primary winding and the secondary winding of the air-core type insulating transformers TU1 to TU3 and TD1 to TD3 are formed by a fine processing technique, thereby reducing the winding diameters of the primary winding and the secondary winding. It is possible to reduce the distance between the primary winding and the secondary winding. For this reason, while increasing the coupling coefficient between the primary winding and the secondary winding, the area where the magnetic flux interlinks with the primary winding and the secondary winding can be reduced, and noise caused by external magnetic flux It is possible to reduce the effects of noise, and it is no longer necessary to use a photocoupler to transmit and receive signals while electrically insulating the low-voltage side and high-voltage side. It becomes possible to improve the property.

また、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１を空芯型絶縁トランスＴＵ１、ＴＤ１を介して伝送し、空芯型絶縁トランスＴＵ１、ＴＤ１の２次側でゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元することにより、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０のパルス幅が長い場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線と２次巻線とを微細加工技術によって形成したために、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線の導体断面積が小さくなった場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の巻線に流れる平均励磁電流を許容直流電流以下にすることができ、ジュール熱に起因する巻線の溶断を防止することができる。   Further, pulse signals SU1 and SD1 corresponding to the rising and falling edges of the gate drive PWM signals SU0 and SD0 are transmitted through the air-core type insulated transformers TU1 and TD1, and the two air-core type insulated transformers TU1 and TD1 are transmitted. By restoring the gate drive PWM signals SU0 and SD0 on the secondary side, even when the pulse width of the gate drive PWM signals SU0 and SD0 is long, the primary winding and secondary of the air-core type insulated transformers TU1 and TD1 It is possible to shorten the period during which current flows through the winding. For this reason, since the primary winding and the secondary winding of the air-core type insulating transformers TU1, TD1 are formed by the fine processing technique, the primary winding and the secondary winding of the air-core type insulating transformers TU1, TD1 are formed. Even when the conductor cross-sectional area is reduced, the average excitation current flowing through the windings of the air-core type insulating transformers TU1 and TD1 can be reduced to an allowable DC current or less, thereby preventing the winding from fusing due to Joule heat. be able to.

また、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることにより、ノイズの種類によってフィルタ期間を長くしたり、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の遅延時間を短くしたりすることができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。   Further, by changing the period of the clock signal for determining the filter period for preventing glitch noise based on the external input, the filter period can be lengthened depending on the type of noise, or the delay of the gate drive PWM signals SU0 and SD0. The time can be shortened, and it becomes possible to exchange signals while electrically insulating the low-voltage side and the high-voltage side while finely responding to customer usage.

図２（ａ）は、図１の空芯型絶縁トランスの概略構成の一例を示す断面図、図２（ｂ）は、図１の空芯型絶縁トランスの概略構成の一例を示す平面図である。
図２において、半導体基板１１には引き出し配線層１２が埋め込まれるとともに、半導体基板１１上には１次コイルパターン１４が形成されている。そして、１次コイルパターン１４は引き出し部１３を介して引き出し配線層１２に接続されている。そして、１次コイルパターン１４上には平坦化膜１５が形成され、平坦化膜１５上には、２次コイルパターン１７が形成され、２次コイルパターン１７は保護膜１８にて覆われている。そして、保護膜１８には、２次コイルパターン１７の中心を露出させる開口部１９が形成され、開口部１９を介して２次コイルパターン１７の中心にボンディングワイヤを接続することにより、２次コイルパターン１７からの引き出しを行うことができる。 2A is a cross-sectional view showing an example of a schematic configuration of the air-core type insulated transformer of FIG. 1, and FIG. 2B is a plan view showing an example of a schematic configuration of the air-core type insulated transformer of FIG. is there.
In FIG. 2, a lead wiring layer 12 is embedded in the semiconductor substrate 11, and a primary coil pattern 14 is formed on the semiconductor substrate 11. The primary coil pattern 14 is connected to the lead wiring layer 12 via the lead portion 13. A planarizing film 15 is formed on the primary coil pattern 14, a secondary coil pattern 17 is formed on the planarizing film 15, and the secondary coil pattern 17 is covered with a protective film 18. . The protective film 18 is formed with an opening 19 that exposes the center of the secondary coil pattern 17. By connecting a bonding wire to the center of the secondary coil pattern 17 through the opening 19, the secondary coil pattern 17 is formed. Drawing from the pattern 17 can be performed.

なお、例えば、１次コイルパターン１４および２次コイルパターン１７の巻線幅は５〜１０μｍ、厚みは４〜５μｍ、巻線の最外径は５００μｍとすることができる。
そして、１次コイルパターン１４に印加された電流により生成された磁束φ＝Ｌ１＊Ｉ１の大部分が２次コイルパターン１７の鎖交磁束となり、２次コイルパターン１７の両端には、ｄφ／ｄＴに比例するＭ２１＊ｄＩ１／ｄＴの電圧が得られる。ただし、Ｌ１は１次コイルパターン１４の自己インダクタンス、Ｉ１は１次コイルパターン１４に流れる電流、Ｍ２１は１次コイルパターン１４と２次コイルパターン１７の相互インダクタンスである。 For example, the primary coil pattern 14 and the secondary coil pattern 17 may have a winding width of 5 to 10 μm, a thickness of 4 to 5 μm, and an outermost diameter of the winding of 500 μm.
The majority of the magnetic flux φ = L1 * I1 generated by the current applied to the primary coil pattern 14 becomes the interlinkage magnetic flux of the secondary coil pattern 17, and both ends of the secondary coil pattern 17 have dφ / dT. A voltage of M21 * dI1 / dT proportional to is obtained. However, L1 is a self-inductance of the primary coil pattern 14, I1 is a current flowing through the primary coil pattern 14, and M21 is a mutual inductance of the primary coil pattern 14 and the secondary coil pattern 17.

図３は、図１の空芯型絶縁トランスに用いられる信号伝送回路の概略構成を示すブロック図である。なお、以下の説明では、ノイズ除去回路ＮＵ１を例にとって説明するが、ノイズ除去回路ＮＤ１についても同様の構成を用いることができる。
図３において、ノイズ除去回路ＮＵ１には、内部クロック発生部２１、Ｎ段（図３の例では４段）のシフトレジスタＦ１〜Ｆ４、論理積演算素子２４、論理和演算素子２５およびＤ型フリップフロップ２６が設けられるとともに、外部クロック検出部２２およびクロック切替部２３が設けられている。ここで、外部クロック検出部２２は、外部クロック信号Ｓ２３の有無を検出することができる。クロック切替部２３は、外部クロック信号Ｓ２３が入力される場合には、外部クロック信号Ｓ２３をシフトレジスタＦ１〜Ｆ４のクロック端子に供給し、外部クロック信号Ｓ２３が入力されない場合には、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２をシフトレジスタＦ１〜Ｆ４のクロック端子に供給することができる。 FIG. 3 is a block diagram showing a schematic configuration of a signal transmission circuit used in the air-core type insulated transformer of FIG. In the following description, the noise removal circuit NU1 is described as an example, but the same configuration can be used for the noise removal circuit ND1.
In FIG. 3, the noise removal circuit NU1 includes an internal clock generation unit 21, N-stage (four stages in the example of FIG. 3) shift registers F1 to F4, an AND operation element 24, an OR operation element 25, and a D-type flip-flop. A clock 26 is provided, and an external clock detection unit 22 and a clock switching unit 23 are provided. Here, the external clock detection unit 22 can detect the presence or absence of the external clock signal S23. The clock switching unit 23 supplies the external clock signal S23 to the clock terminals of the shift registers F1 to F4 when the external clock signal S23 is input, and the internal clock generation unit when the external clock signal S23 is not input. The internal clock signal S22 generated at 21 can be supplied to the clock terminals of the shift registers F1 to F4.

ここで、シフトレジスタＦ１〜Ｆ４は縦属接続され、クロック切替部２３の出力端子はシフトレジスタＦ１〜Ｆ４のクロック端子に接続され、シフトレジスタＦ１〜Ｆ４のそれぞれの出力端子Ｑは論理積演算素子２４および論理和演算素子２５に接続されている。また、論理積演算素子２４の出力端子はＤ型フリップフロップ２６のクロック端子に接続され、論理和演算素子２５の出力端子はＤ型フリップフロップ２６のクリア端子に接続され、Ｄ型フリップフロップ２６の入力端子Ｄは電源電位Ｖｃｃにプルアップ接続されている。   Here, the shift registers F1 to F4 are cascade-connected, the output terminal of the clock switching unit 23 is connected to the clock terminals of the shift registers F1 to F4, and the output terminals Q of the shift registers F1 to F4 are AND operation elements. 24 and the logical sum operation element 25. The output terminal of the AND operation element 24 is connected to the clock terminal of the D-type flip-flop 26, the output terminal of the OR operation element 25 is connected to the clear terminal of the D-type flip-flop 26, and The input terminal D is pulled up to the power supply potential Vcc.

なお、内部クロック発生部２１は、水晶発振子またはコンデンサと抵抗とインバータ素子を組み合わせたＣＲ発振回路などから構成される自励発振回路を用いることができ、周波数Ｆは２０〜５０ＭＨｚに設定することができる。また、シフトレジスタＦ１〜Ｆ４には、Ｄ型フリップフロップまたはＪＫフリップフロップなどを用いることができる。
そして、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２はクロック切替部２３に入力されるとともに、外部クロック信号Ｓ２３は外部クロック検出部２２およびクロック切替部２３に入力される。そして、外部クロック検出部２２は、外部クロック信号Ｓ２３の有無を検出し、その検出結果をクロック切替部２３に出力する。そして、クロック切替部２３は、外部クロック信号Ｓ２３が外部クロック検出部２２にて検出された場合には、外部クロック信号Ｓ２３をシフトレジスタＦ１〜Ｆ４のクロック端子に供給し、外部クロック信号Ｓ２３が外部クロック検出部２２にて検出されない場合には、内部クロック発生部２１にて生成された内部クロック信号Ｓ２２をシフトレジスタＦ１〜Ｆ４のクロック端子に供給する。 The internal clock generator 21 can use a crystal oscillator or a self-excited oscillation circuit composed of a CR oscillation circuit combining a capacitor, a resistor, and an inverter element, and the frequency F is set to 20 to 50 MHz. Can do. For the shift registers F1 to F4, D-type flip-flops or JK flip-flops can be used.
The internal clock signal S22 generated by the internal clock generation unit 21 is input to the clock switching unit 23, and the external clock signal S23 is input to the external clock detection unit 22 and the clock switching unit 23. The external clock detection unit 22 detects the presence or absence of the external clock signal S23 and outputs the detection result to the clock switching unit 23. When the external clock signal S23 is detected by the external clock detection unit 22, the clock switching unit 23 supplies the external clock signal S23 to the clock terminals of the shift registers F1 to F4, and the external clock signal S23 is externally supplied. If not detected by the clock detection unit 22, the internal clock signal S22 generated by the internal clock generation unit 21 is supplied to the clock terminals of the shift registers F1 to F4.

また、入力信号Ｓ２１は初段のシフトレジスタＦ１の入力端子Ｄに入力され、入力信号Ｓ２１が内部クロック信号Ｓ２２または外部クロック信号Ｓ２３に同期してシフトレジスタＦ１〜Ｆ４にて順次シフトされることで、シフトレジスタＦ１〜Ｆ４から出力信号Ｓ２７〜Ｓ３０が出力され、論理積演算素子２４および論理和演算素子２５に入力される。
そして、Ｎ段のシフトレジスタＦ１〜Ｆ４の各出力が論理和演算素子２５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“１”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が論理積演算素子２４から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“１”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が論理積演算素子２４から出力される。 The input signal S21 is input to the input terminal D of the first-stage shift register F1, and the input signal S21 is sequentially shifted by the shift registers F1 to F4 in synchronization with the internal clock signal S22 or the external clock signal S23. Output signals S27 to S30 are output from the shift registers F1 to F4 and input to the AND operation element 24 and the OR operation element 25.
Since the outputs of the N-stage shift registers F1 to F4 are input to the OR operation element 25, when the internal clock signal S22 is selected by the clock switching unit 23, “1” of the input signal S21. "" Continues for a period of the period T1 (= 1 / F1) of the internal clock signal S22 × the number of stages N of the shift registers F1 to F4, the logical product signal S31 having the logical value “1” is output from the logical product computing element 24. . On the other hand, when the external clock signal S23 is selected by the clock switching unit 23, “1” of the input signal S21 is the cycle T2 (= 1 / F2) of the external clock signal S23 × the number of stages N of the shift registers F1 to F4. The logical product signal S31 having the logical value “1” is output from the logical product computing element 24.

また、Ｎ段のシフトレジスタＦ１〜Ｆ４の各出力が論理和演算素子２５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“０”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が論理和演算素子２５から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“０”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が論理和演算素子２５から出力される。   Further, since the outputs of the N-stage shift registers F1 to F4 are input to the logical sum operation element 25, when the internal clock signal S22 is selected by the clock switching unit 23, “0” of the input signal S21. "Continues for a period of the period T1 (= 1 / F1) of the internal clock signal S22 x the number of stages N of the shift registers F1 to F4, a logical sum signal S32 having a logical value" 0 "is output from the logical sum operation element 25. . On the other hand, when the external clock signal S23 is selected by the clock switching unit 23, “0” of the input signal S21 is the period T2 (= 1 / F2) of the external clock signal S23 × the number N of stages of the shift registers F1 to F4. When this period continues, a logical sum signal S32 having a logical value “0” is output from the logical sum operation element 25.

そして、論理積演算素子２４からの出力がＤ型フリップフロップ２６のクロック端子に入力され、論理和演算素子２５からの出力がＤ型フリップフロップ２６のクリア端子に入力される。そして、論理積演算素子２４からの出力が“０”から“１”に変化した時点でＤ型フリップフロップ２６からの出力が“０”から“１”に変化し、論理和演算素子２５からの出力が“１”から“０”に変化した時点でＤ型フリップフロップ２６からの出力が“１”から“０”に変化することで、入力信号Ｓ２１に重畳されたノイズが除去された出力信号Ｓ３３がＤ型フリップフロップ２６から出力される。   Then, the output from the AND operation element 24 is input to the clock terminal of the D-type flip-flop 26, and the output from the OR operation element 25 is input to the clear terminal of the D-type flip-flop 26. Then, when the output from the AND operation element 24 changes from “0” to “1”, the output from the D flip-flop 26 changes from “0” to “1”. When the output changes from “1” to “0”, the output from the D-type flip-flop 26 changes from “1” to “0” so that the noise superimposed on the input signal S21 is removed. S33 is output from the D-type flip-flop 26.

このように、内部クロック信号Ｓ２２または外部クロック信号Ｓ２３のいずれかを選択して、Ｎ段のシフトレジスタＦ１〜Ｆ４のクロック端子に入力することで、内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間または外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎの期間だけ、論理が変化する入力に反応させないようにすることができ、制御性を損なうことなく、図１０の昇降圧コンバータが誤動作するのを防止することができる。   In this way, by selecting either the internal clock signal S22 or the external clock signal S23 and inputting it to the clock terminals of the N-stage shift registers F1 to F4, the cycle T1 (= 1 / F1) of the internal clock signal S22. ) × the number N of stages of the shift registers F1 to F4 or the period T2 (= 1 / F2) of the external clock signal S23 × the period N of the stages of the shift registers F1 to F4 is prevented from reacting to an input whose logic changes. 10 can be prevented from malfunctioning without impairing controllability.

なお、汎用素子を用いる場合には、例えば、論理積をとるために、反転素子と論理和素子との組み合わせを用いるようにしてもよく、論理和をとるために、反転素子と論理積素子との組み合わせを用いるようにしてもよい。
また、上述した実施形態では、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を変化させるために、内部クロック信号Ｓ２２または外部クロック信号Ｓ２３のいずれかを選択する方法について説明したが、電圧制御発振器またはＰＬＬ周波数シンセサイザなどを内部に組み込み、これらの電圧制御発振器またはＰＬＬ周波数シンセサイザから出力されるクロック信号の周期を変化させるようにしてもよい。 In the case of using a general-purpose element, for example, a combination of an inverting element and an OR element may be used for taking a logical product, and an inverting element and an AND element may be used for taking a logical sum. You may make it use the combination of these.
In the above-described embodiment, the method of selecting either the internal clock signal S22 or the external clock signal S23 in order to change the cycle of the clock signal that determines the filter period for preventing glitch noise has been described. A voltage-controlled oscillator or a PLL frequency synthesizer may be incorporated therein, and the period of the clock signal output from these voltage-controlled oscillator or PLL frequency synthesizer may be changed.

図４は、図３の信号伝送回路の回路構成を示す図である。
図４において、図３のシフトレジスタＦ１〜Ｆ４としてＪＫフリップフロップ４１〜４４が設けられ、図３のＤ型フリップフロップ２６の代わりにＪＫフリップフロップ４７が設けられ、図３の論理積演算素子２４として４入力論理積非反転素子４５が設けられ、図３の論理和演算素子２５として４入力論理積反転素子４６が設けられている。
また、内部クロック発生部２１には、インバータ３１、抵抗ＲＫおよびコンデンサＣＫが設けられ、インバータ３１と抵抗ＲＫとは並列接続されるとともに、インバータ３１の入力端子にはコンデンサＣＫが接続されている。 FIG. 4 is a diagram illustrating a circuit configuration of the signal transmission circuit of FIG.
4, JK flip-flops 41 to 44 are provided as the shift registers F1 to F4 in FIG. 3, and a JK flip-flop 47 is provided instead of the D-type flip-flop 26 in FIG. 4 is provided as a 4-input logical product non-inverting element 45, and a 4-input logical product inverting element 46 is provided as the OR operation element 25 in FIG.
In addition, the internal clock generating section 21, an inverter 31, a resistor R K and a capacitor C K is provided, along with being connected in parallel to the inverter 31 and the resistor R K, connecting the capacitor C K is the input terminal of the inverter 31 Has been.

また、外部クロック検出部２２には、コンパレータ３４、３５、否定論理積回路３６、インバータ３７、基準電圧源Ｄ１、Ｄ２、設けられている。そして、コンパレータ３４の反転入力端子およびコンパレータ３５の非反転入力端子には、インバータ３２、３３および抵抗ＲＬＰＦを順次介して外部クロック入力端子が接続され、コンパレータ３４の反転入力端子と抵抗ＲＬＰＦとの接続点にはコンデンサＣＬＰＦが接続され、抵抗ＲＬＰＦとコンデンサＣＬＰＦによりローパスフィルタが構成されている。また、コンパレータ３４の非反転入力端子には基準電圧源Ｄ２が接続され、コンパレータ３５の反転入力端子には基準電圧源Ｄ１が接続され、コンパレータ３４の出力端子は否定論理積回路３６の一方の入力端子に接続され、コンパレータ３５の出力端子は否定論理積回路３６の他方の入力端子に接続され、否定論理積回路３６の出力端子はインバータ３７の入力端子に接続されている。なお、外部クロック入力端子は、外部入力が接続されていない時の論理を確保するために、電源電位にプルアップまたは接地電位にプルダウンするようにしてもよい。 Further, the external clock detection unit 22 is provided with comparators 34 and 35, a negative AND circuit 36, an inverter 37, and reference voltage sources D1 and D2. An external clock input terminal is connected to the inverting input terminal of the comparator 34 and the non-inverting input terminal of the comparator 35 through the inverters 32 and 33 and the resistor R LPF in order, and the inverting input terminal of the comparator 34 and the resistor R LPF are connected to each other. Is connected to a capacitor C LPF , and a resistor R LPF and a capacitor C LPF constitute a low-pass filter. Further, the reference voltage source D2 is connected to the non-inverting input terminal of the comparator 34, the reference voltage source D1 is connected to the inverting input terminal of the comparator 35, and the output terminal of the comparator 34 is one input of the NAND circuit 36. The output terminal of the comparator 35 is connected to the other input terminal of the NAND circuit 36, and the output terminal of the NAND circuit 36 is connected to the input terminal of the inverter 37. Note that the external clock input terminal may be pulled up to the power supply potential or pulled down to the ground potential in order to ensure logic when the external input is not connected.

また、クロック切替部２３には、否定論理積回路３８〜４０が設けられている。そして、否定論理積回路３８の一方の入力端子には、インバータ３１の出力端子が接続され、否定論理積回路３８の他方の入力端子には、否定論理積回路３６の出力端子が接続されている。また、否定論理積回路３９の一方の入力端子には、インバータ３２の出力端子が接続され、否定論理積回路３９の他方の入力端子には、インバータ３７の出力端子が接続されている。また、否定論理積回路３８の出力端子は否定論理積回路４０の一方の入力端子に接続され、否定論理積回路３９の出力端子は否定論理積回路４０の他方の入力端子に接続され、否定論理積回路４０の出力端子はＪＫフリップフロップ４１〜４４のクロック端子に接続されている。   The clock switching unit 23 is provided with NAND circuits 38 to 40. The output terminal of the inverter 31 is connected to one input terminal of the NAND circuit 38, and the output terminal of the NAND circuit 36 is connected to the other input terminal of the NAND circuit 38. . The output terminal of the inverter 32 is connected to one input terminal of the NAND circuit 39, and the output terminal of the inverter 37 is connected to the other input terminal of the NAND circuit 39. Further, the output terminal of the NAND circuit 38 is connected to one input terminal of the NAND circuit 40, and the output terminal of the NAND circuit 39 is connected to the other input terminal of the NAND circuit 40, and the NAND logic The output terminal of the product circuit 40 is connected to the clock terminals of the JK flip-flops 41 to 44.

また、ＪＫフリップフロップ４１〜４４は縦属接続され、ＪＫフリップフロップ４１〜４４の出力端子Ｑは４入力論理積非反転素子４５に接続され、ＪＫフリップフロップ４１〜４４の反転出力端子Ｑバーは４入力論理積反転素子４６に接続されている。また、４入力論理積非反転素子４５の出力端子はＪＫフリップフロップ４７のクロック端子に接続され、４入力論理積反転素子４６の出力端子はＪＫフリップフロップ４７のクリア端子ＣＬＲに接続され、ＪＫフリップフロップ２６の入力端子Ｊは電源電位Ｖｃｃにプルアップ接続されている。なお、ＪＫフリップフロップの代わりにＤ型フリップフロップを用いるようにしてもよい。   The JK flip-flops 41 to 44 are connected in series, the output terminal Q of the JK flip-flops 41 to 44 is connected to the 4-input AND non-inverting element 45, and the inverting output terminal Q bar of the JK flip-flops 41 to 44 is It is connected to a 4-input logical product inverting element 46. The output terminal of the 4-input AND non-inverting element 45 is connected to the clock terminal of the JK flip-flop 47, and the output terminal of the 4-input AND inverting element 46 is connected to the clear terminal CLR of the JK flip-flop 47. The input terminal J of the group 26 is pulled up to the power supply potential Vcc. A D-type flip-flop may be used instead of the JK flip-flop.

そして、内部クロック発生部２１にて発生された内部クロック信号Ｓ２２は否定論理積回路３８の一方の入力端子に入力されるとともに、外部クロック信号Ｓ２３はインバータ３２にて反転された後、否定論理積回路３９の一方の入力端子に入力される。
また、外部クロック信号Ｓ２３はインバータ３２、３３を介して外部クロック検出部２２に入力され、抵抗ＲＬＰＦおよびコンデンサＣＬＰＦからなるローパスフィルタにて低域成分が抽出された後、コンパレータ３４、３５に入力される。そして、外部クロック信号Ｓ２３の低域成分は、コンパレータ３５にて基準電圧源Ｄ１の基準電位Ｖｔｈ１と比較されるとともに、コンパレータ３４にて基準電圧源Ｄ２の基準電位Ｖｔｈ２（Ｖｔｈ１＜Ｖｔｈ２）と比較され、その比較結果に応じたクロック切替信号Ｓ２５が否定論理積回路３６から否定論理積回路３８の他方の入力端子に入力される。また、否定論理積回路３６から出力されたクロック切替信号Ｓ２５はインバータ３７にて反転され、その反転クロック切替信号Ｓ２５´が否定論理積回路３９の他方の入力端子に入力される。 The internal clock signal S22 generated by the internal clock generation unit 21 is input to one input terminal of the NAND circuit 38, and the external clock signal S23 is inverted by the inverter 32, and then NANDed. The signal is input to one input terminal of the circuit 39.
The external clock signal S23 is input to the external clock detection unit 22 via the inverters 32 and 33, and low-frequency components are extracted by a low-pass filter including a resistor R LPF and a capacitor C LPF. Entered. The low frequency component of the external clock signal S23 is compared with the reference potential Vth1 of the reference voltage source D1 by the comparator 35, and is compared with the reference potential Vth2 (Vth1 <Vth2) of the reference voltage source D2 by the comparator 34. The clock switching signal S25 corresponding to the comparison result is input from the negative logical product circuit 36 to the other input terminal of the negative logical product circuit 38. The clock switching signal S25 output from the NAND circuit 36 is inverted by the inverter 37, and the inverted clock switching signal S25 ′ is input to the other input terminal of the NAND circuit 39.

ここで、外部クロック信号Ｓ２３の低域成分Ｓ２４が基準電位Ｖｔｈ１と基準電位Ｖｔｈ２の範囲内（間）にある場合（Ｖｔｈ１≦Ｓ２４≦Ｖｔｈ２）、否定論理積回路３６から出力されるクロック切替信号Ｓ２５の論理値が“０”になるとともに、反転クロック切替信号Ｓ２５´の論理値が“１”になる。このため、内部クロック発生部２１から入力された内部クロック信号Ｓ２２は否定論理積回路３８にて阻止されるとともに、外部クロック信号Ｓ２３は否定論理積回路３９を通過し、外部クロック信号Ｓ２３がクロック信号Ｓ２６として否定論理積回路４０を介してＪＫフリップフロップ４１〜４４のクロック端子に入力される。   Here, when the low frequency component S24 of the external clock signal S23 is within (between) the reference potential Vth1 and the reference potential Vth2 (Vth1 ≦ S24 ≦ Vth2), the clock switching signal S25 output from the NAND circuit 36. The logical value of the inverted clock switching signal S25 ′ becomes “1”. For this reason, the internal clock signal S22 input from the internal clock generator 21 is blocked by the NAND circuit 38, the external clock signal S23 passes through the NAND circuit 39, and the external clock signal S23 becomes the clock signal. As S26, the signal is input to the clock terminals of the JK flip-flops 41 to 44 through the NAND circuit 40.

一方、外部クロック信号Ｓ２３の低域成分Ｓ２４が基準電位Ｖｔｈ１と基準電位Ｖｔｈ２の範囲外にある場合（Ｖｔｈ１＞Ｓ２４、またはＳ２４＞Ｖｔｈ２）、否定論理積回路３６から出力されるクロック切替信号Ｓ２５の論理値が“１”になるとともに、反転クロック切替信号Ｓ２５´の論理値が“０”になる。このため、内部クロック発生部２１から入力された内部クロック信号Ｓ２２は否定論理積回路３８を通過するとともに、外部クロック信号Ｓ２３は否定論理積回路３９にて阻止され、内部クロック信号Ｓ２２がクロック信号Ｓ２６として否定論理積回路４０を介してＪＫフリップフロップ４１〜４４のクロック端子に入力される。   On the other hand, when the low frequency component S24 of the external clock signal S23 is outside the range between the reference potential Vth1 and the reference potential Vth2 (Vth1> S24 or S24> Vth2), the clock switching signal S25 output from the NAND circuit 36 is output. The logical value becomes “1”, and the logical value of the inverted clock switching signal S25 ′ becomes “0”. For this reason, the internal clock signal S22 input from the internal clock generator 21 passes through the negative AND circuit 38, the external clock signal S23 is blocked by the negative AND circuit 39, and the internal clock signal S22 becomes the clock signal S26. Is input to the clock terminals of the JK flip-flops 41 to 44 through the NAND circuit 40.

例えば、外部クロック信号Ｓ２３のデューティ比が１００Ｘ（０≦Ｘ≦１）％、論理値“０”が０．５Ｖ、論理値“１”が４．５Ｖであるとすると、抵抗ＲＬＰＦおよびコンデンサＣＬＰＦからなるロ−パスフィルタを通過した後の外部クロック信号Ｓ２３の中心レベルＡは０．５＊（１−Ｘ）＋４．５＊Ｘとなる。実際には、外部クロック信号Ｓ２３の高周波成分は完全には除去できないので、ロ−パスフィルタを通過した後の外部クロック信号Ｓ２３は、中心レベルＡを中心として上下に振れるような波形になる。そして、基準電位Ｖｔｈ１を論理値“０”より少し高い値（例えば、１Ｖ）、基準電位Ｖｔｈ２を論理値“１”より少し低い値（例えば、４Ｖ）に設定し、ロ−パスフィルタを通過した後の外部クロック信号Ｓ２３の振幅を基準電位Ｖｔｈ１、Ｖｔｈ２と比較することで、外部クロック信号Ｓ２３の有無を判定することができる。 For example, when the duty ratio of the external clock signal S23 is 100X (0 ≦ X ≦ 1)%, the logical value “0” is 0.5 V, and the logical value “1” is 4.5 V, the resistor R LPF and the capacitor C The center level A of the external clock signal S23 after passing through the LPF low pass filter is 0.5 * (1-X) + 4.5 * X. Actually, since the high frequency component of the external clock signal S23 cannot be completely removed, the external clock signal S23 after passing through the low-pass filter has a waveform that swings up and down around the center level A. Then, the reference potential Vth1 was set to a value slightly higher than the logical value “0” (for example, 1V), the reference potential Vth2 was set to a value slightly lower than the logical value “1” (for example, 4V), and passed through the low-pass filter. The presence or absence of the external clock signal S23 can be determined by comparing the amplitude of the subsequent external clock signal S23 with the reference potentials Vth1 and Vth2.

また、入力信号Ｓ２１は初段のＪＫフリップフロップ４１の入力端子Ｊに入力される。そして、入力信号Ｓ２１がクロック信号Ｓ２６に同期してＪＫフリップフロップ４１〜４４にて順次シフトされることで、ＪＫフリップフロップ４１〜４４から出力信号Ｓ２７〜Ｓ３０が出力され、４入力論理積非反転素子４５に入力されるとともに、出力信号Ｓ２７〜Ｓ３０の反転信号が４入力論理積反転素子４６に入力される。   The input signal S21 is input to the input terminal J of the first stage JK flip-flop 41. Then, the input signal S21 is sequentially shifted by the JK flip-flops 41 to 44 in synchronization with the clock signal S26, so that the output signals S27 to S30 are output from the JK flip-flops 41 to 44, and the 4-input logical product non-inverted In addition to being input to the element 45, an inverted signal of the output signals S <b> 27 to S <b> 30 is input to the 4-input logical product inverting element 46.

そして、４個のＪＫフリップフロップ４１〜４４の各出力が４入力論理積非反転素子４５に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“１”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が４入力論理積非反転素子４５から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“１”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“１”の論理積信号Ｓ３１が４入力論理積非反転素子４５から出力される。   Since the outputs of the four JK flip-flops 41 to 44 are input to the 4-input AND non-inverting element 45, when the internal clock signal S22 is selected by the clock switching unit 23, the input signal If “1” in S21 continues for a period of the period T1 (= 1 / F1) of the internal clock signal S22 × the number of stages of the shift registers F1 to F4, the logical product signal S31 having the logical value “1” is not subjected to the four-input logical product. Output from the inverting element 45. On the other hand, when the external clock signal S23 is selected by the clock switching unit 23, “1” of the input signal S21 is the period T2 (= 1 / F2) of the external clock signal S23 × 4 stages of the shift registers F1 to F4. The logical product signal S31 having the logical value “1” is output from the four-input logical product non-inverting element 45.

また、４個のＪＫフリップフロップ４１〜４４の各反転出力が４入力論理積反転素子４６に入力されているので、クロック切替部２３にて内部クロック信号Ｓ２２が選択された場合には、入力信号Ｓ２１の“０”が内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が４入力論理積反転素子４６から出力される。一方、クロック切替部２３にて外部クロック信号Ｓ２３が選択された場合には、入力信号Ｓ２１の“０”が外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数４の期間だけ継続すると、論理値“０”の論理和信号Ｓ３２が４入力論理積反転素子４６から出力される。   In addition, since the inverted outputs of the four JK flip-flops 41 to 44 are input to the 4-input AND inverter 46, when the internal clock signal S22 is selected by the clock switching unit 23, the input signal If “0” in S21 continues for a period of the period T1 (= 1 / F1) of the internal clock signal S22 × the number of stages of the shift registers F1 to F4, the logical sum signal S32 of the logical value “0” is inverted by four inputs. Output from the element 46. On the other hand, when the external clock signal S23 is selected by the clock switching unit 23, “0” of the input signal S21 is the cycle T2 (= 1 / F2) of the external clock signal S23 × 4 stages of the shift registers F1 to F4. The logical sum signal S32 having the logical value “0” is output from the 4-input logical product inverting element 46.

そして、４入力論理積非反転素子４５からの出力がＪＫフリップフロップ４７のクロック端子に入力され、４入力論理積反転素子４６からの出力がＪＫフリップフロップ４７のクリア端子ＣＬＫに入力される。そして、４入力論理積非反転素子４５からの出力が“０”から“１”に変化した時点でＪＫフリップフロップ４７からの出力が“０”から“１”に変化し、４入力論理積反転素子４６からの出力が“１”から“０”に変化した時点でＪＫフリップフロップ４７からの出力が“１”から“０”に変化することで、入力信号Ｓ２１に重畳されたノイズが除去された出力信号Ｓ３３がＪＫフリップフロップ４７から出力される。   Then, the output from the 4-input logical product non-inverting element 45 is input to the clock terminal of the JK flip-flop 47, and the output from the 4-input logical product inverting element 46 is input to the clear terminal CLK of the JK flip-flop 47. When the output from the 4-input AND non-inverting element 45 changes from “0” to “1”, the output from the JK flip-flop 47 changes from “0” to “1”, and the 4-input AND inversion When the output from the element 46 changes from “1” to “0”, the output from the JK flip-flop 47 changes from “1” to “0”, thereby removing the noise superimposed on the input signal S21. The output signal S33 is output from the JK flip-flop 47.

図５は、図３，４の信号伝送回路の各部の信号波形を示すタイミングチャートである。
図５の時刻ｔ１において、外部クロック信号Ｓ２３が入力されない場合、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレベルは基準電位Ｖｔｈ１未満となり、クロック切替信号Ｓ２５の論理値が“１”になる。このため、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には内部クロック信号Ｓ２２が供給される。 FIG. 5 is a timing chart showing signal waveforms of respective parts of the signal transmission circuit of FIGS.
When the external clock signal S23 is not input at time t1 in FIG. 5, the level of the output signal S24 from the low-pass filter composed of the resistor R LPF and the capacitor C LPF in FIG. 4 becomes less than the reference potential Vth1, and the logic of the clock switching signal S25 The value becomes “1”. Therefore, the internal clock signal S22 is selected as the clock signal S26 by the clock switching unit 23, and the internal clock signal S22 is supplied to the clock terminals of the shift registers F1 to F4.

そして、入力信号Ｓ２１の論理値が“０”から“１”に変化した後、時刻ｔ２において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化する。
次に、時刻ｔ３において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持したまま、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化する。 Then, after the logical value of the input signal S21 changes from “0” to “1”, when the clock signal S26 rises with the logical value of the input signal S21 being “1” at time t2, the output of the shift register F1 The signal S27 changes in logical value from “0” to “1”.
Next, at time t3, when the clock signal S26 rises with the logical value of the input signal S21 being “1”, the output signal S27 of the shift register F1 is maintained in the state where the logical value is “1” while the shift register F1 is maintained. The logical value of the output signal S28 of F2 changes from “0” to “1”.

次に、時刻ｔ４において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８も論理値が“１”の状態を維持したまま、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化する。
次に、時刻ｔ５において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態を維持し、シフトレジスタＦ３の出力信号Ｓ２９も論理値が“１”の状態を維持したまま、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“１”になる。 Next, at time t4, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1”, and the shift register F2 The output signal S28 of the shift register F3 changes its logic value from “0” to “1” while the logic value of the output signal S28 also maintains the logic value of “1”.
Next, at time t5, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1”, and the shift register F2 The output signal S28 of the shift register F3 maintains the logical value “1”, and the output signal S29 of the shift register F3 also maintains the logical value of “1”, while the output signal S30 of the shift register F4 has the logical value “ It changes from “0” to “1”, and the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “1”.

そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“１”になると、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられることで、Ｄ型フリップフロップ２６の出力信号Ｓ３３が“０”から“１”に変化する。
ここで、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択された場合、内部クロック信号Ｓ２２の周期Ｔ１（＝１／Ｆ１）×シフトレジスタＦ１〜Ｆ４の段数Ｎによって決まる時間ＤＬ１だけ、出力信号Ｓ３３は入力信号Ｓ２１に対して遅延する。 When the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “1”, the logical product signal S31 of the logical AND element 24 changes from “0” to “1”, and the change Is transmitted to the clock terminal of the D flip-flop 26, the output signal S33 of the D flip-flop 26 changes from "0" to "1".
Here, when the internal clock signal S22 is selected as the clock signal S26 by the clock switching unit 23, only the period DL1 determined by the cycle T1 (= 1 / F1) of the internal clock signal S22 × the number N of stages of the shift registers F1 to F4. The output signal S33 is delayed with respect to the input signal S21.

次に、時刻ｔ６において、外部クロック信号Ｓ２３が入力されると、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレべルが上昇する。そして、時刻ｔ７において、出力信号Ｓ２４のレべルが基準電位Ｖｔｈ１と基準電位Ｖｔｈ２との間の範囲内に達すると、クロック切替信号Ｓ２５の論理値が“０”になる。このため、クロック切替部２３にて外部クロック信号Ｓ２３がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には外部クロック信号Ｓ２３が供給される。 Next, when the external clock signal S23 is input at time t6, the level of the output signal S24 from the low-pass filter composed of the resistor R LPF and the capacitor C LPF in FIG. 4 increases. At time t7, when the level of the output signal S24 reaches the range between the reference potential Vth1 and the reference potential Vth2, the logic value of the clock switching signal S25 becomes “0”. Therefore, the clock switching unit 23 selects the external clock signal S23 as the clock signal S26, and the external clock signal S23 is supplied to the clock terminals of the shift registers F1 to F4.

次に、時刻ｔ８において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。   Next, at time t8, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the logical value of the output signal S27 of the shift register F1 changes from “1” to “0”. For this reason, even when the logical product signal S31 of the logical product operation element 24 changes from “1” to “0” and the change is transmitted to the clock terminal of the D-type flip-flop 26, The output remains in the “1” state.

次に、時刻ｔ９において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ１０において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。 Next, at time t9, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is and shifts. The logical value of the output signal S28 of the register F2 changes from “1” to “0”.
Next, at time t10, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is, and the shift register The output signal S28 of F2 maintains the logic value “0” as it is, and the output signal S29 of the shift register F3 changes from “1” to “0”.

次に、時刻ｔ１１において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“０”になる。   Next, at time t11, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is, and the shift register The output signal S28 of F2 maintains the logical value “0” as it is, the output signal S29 of the shift register F3 maintains the logical value “0” as it is, and the output signal S30 of the shift register F4 is the logical value. Changes from “1” to “0”, and the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “0”.

そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“０”になると、論理和演算素子２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクリア端子に伝えられることで、Ｄ型フリップフロップ２６の出力が“１”から“０”に変化する。
次に、時刻ｔ１２において、入力信号Ｓ２１の論理値が“０”から“１”に変化し、時刻ｔ１３において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化する。このため、論理和演算素子２５の論理和信号Ｓ３２が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“０”の状態をそのまま維持する。 When the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “0”, the logical sum signal S52 of the logical sum operation element 25 changes from “1” to “0”, and the change Is transmitted to the clear terminal of the D-type flip-flop 26, the output of the D-type flip-flop 26 changes from "1" to "0".
Next, at time t12, the logical value of the input signal S21 changes from “0” to “1”, and at time t13, the clock signal S26 rises with the logical value of the input signal S21 being “1”. The logical value of the output signal S27 of the register F1 changes from “0” to “1”. For this reason, even when the logical sum signal S32 of the logical sum operation element 25 changes from “0” to “1” and the change is transmitted to the clock terminal of the D-type flip-flop 26, The output remains in the “0” state.

次に、時刻ｔ１４において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持したまま、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化する。
次に、時刻ｔ１５において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８も論理値が“１”の状態を維持したまま、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化する。 Next, at time t14, when the clock signal S26 rises with the logical value of the input signal S21 being “1”, the output signal S27 of the shift register F1 is maintained in the state where the logical value is “1” while the shift register F1 is maintained. The logical value of the output signal S28 of F2 changes from “0” to “1”.
Next, at time t15, when the clock signal S26 rises with the logical value of the input signal S21 being “1”, the output signal S27 of the shift register F1 maintains the logical value “1”, and the shift register F2 The output signal S28 of the shift register F3 changes its logic value from “0” to “1” while the logic value of the output signal S28 also maintains the logic value of “1”.

次に、時刻ｔ１６において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態を維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態を維持し、シフトレジスタＦ３の出力信号Ｓ２９も論理値が“１”の状態を維持したまま、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“１”になる。   Next, at time t16, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1”, and the shift register F2 The output signal S28 of the shift register F3 maintains the logical value “1”, and the output signal S29 of the shift register F3 also maintains the logical value of “1”, while the output signal S30 of the shift register F4 has the logical value “ It changes from “0” to “1”, and the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “1”.

そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“１”になると、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられることで、Ｄ型フリップフロップ２６の出力信号Ｓ３３が“０”から“１”に変化する。
ここで、クロック切替部２３にて外部クロック信号Ｓ２３がクロック信号Ｓ２６として選択された場合、外部クロック信号Ｓ２３の周期Ｔ２（＝１／Ｆ２）×シフトレジスタＦ１〜Ｆ４の段数Ｎによって決まる時間ＤＬ２だけ、出力信号Ｓ３３は入力信号Ｓ２１に対して遅延する。 When the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “1”, the logical product signal S31 of the logical AND element 24 changes from “0” to “1”, and the change Is transmitted to the clock terminal of the D flip-flop 26, the output signal S33 of the D flip-flop 26 changes from "0" to "1".
Here, when the external clock signal S23 is selected as the clock signal S26 by the clock switching unit 23, only the time DL2 determined by the cycle T2 (= 1 / F2) of the external clock signal S23 × the number N of stages of the shift registers F1 to F4. The output signal S33 is delayed with respect to the input signal S21.

次に、時刻ｔ１７において、入力信号Ｓ２１の論理値が“０”の状態でククロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。   Next, at time t17, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the logical value of the output signal S27 of the shift register F1 changes from “1” to “0”. For this reason, even when the logical product signal S31 of the logical product operation element 24 changes from “1” to “0” and the change is transmitted to the clock terminal of the D-type flip-flop 26, The output remains in the “1” state.

次に、時刻ｔ１８において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”から“１”に変化するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ１９において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”から“１”に変化し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。 Next, at time t18, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 changes from “0” to “1”. The logical value of the output signal S28 of the shift register F2 changes from “1” to “0”.
Next, at time t19, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1” as it is, and the shift register The logical value of the output signal S28 of F2 changes from “0” to “1”, and the logical value of the output signal S29 of the shift register F3 changes from “1” to “0”.

次に、時刻ｔ２０において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”から“１”に変化し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化する。   Next, at time t20, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1” as it is, and the shift register The output signal S28 of F2 maintains the logical value “1” as it is, the output signal S29 of the shift register F3 changes from “0” to “1”, and the output signal S30 of the shift register F4 is logical. The value changes from “1” to “0”.

次に、時刻ｔ２１において、入力信号Ｓ２１の論理値が“１”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“０”から“１”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“０”から“１”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられるが、Ｄ型フリップフロップ２６の出力は既に“１”の状態であるので、“１”の状態をそのまま維持することになる。   Next, at time t21, when the clock signal S26 rises while the logical value of the input signal S21 is “1”, the output signal S27 of the shift register F1 maintains the logical value “1” as it is, and the shift register The output signal S28 of F2 maintains the logical value “1” as it is, the output signal S29 of the shift register F3 maintains the logical value “1”, and the output signal S30 of the shift register F4 is the logical value. Changes from “0” to “1”. For this reason, the logical product signal S31 of the logical AND element 24 changes from “0” to “1”, and the change is transmitted to the clock terminal of the D-type flip-flop 26. Since the state is “1”, the state “1” is maintained as it is.

次に、時刻ｔ２２において、外部クロック信号Ｓ２３が入力されなくなると、図４の抵抗ＲＬＰＦとコンデンサＣＬＰＦからなるローパスフィルタからの出力信号Ｓ２４のレべルが下降する。そして、時刻ｔ２２において、出力信号Ｓ２４のレべルが基準電位Ｖｔｈ１未満となと、クロック切替信号Ｓ２５の論理値が“１”になる。このため、クロック切替部２３にて内部クロック信号Ｓ２２がクロック信号Ｓ２６として選択され、シフトレジスタＦ１〜Ｆ４のクロック端子には内部クロック信号Ｓ２２が供給される。 Next, when the external clock signal S23 is not input at time t22, the level of the output signal S24 from the low-pass filter composed of the resistor R LPF and the capacitor C LPF in FIG. 4 decreases. At time t22, when the level of the output signal S24 becomes less than the reference potential Vth1, the logical value of the clock switching signal S25 becomes “1”. Therefore, the internal clock signal S22 is selected as the clock signal S26 by the clock switching unit 23, and the internal clock signal S22 is supplied to the clock terminals of the shift registers F1 to F4.

そして、時刻ｔ２３において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“１”から“０”に変化する。このため、論理積演算素子２４の論理積信号Ｓ３１が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクロック端子に伝えられた場合においても、Ｄ型フリップフロップ２６の出力は“１”の状態をそのまま維持する。   At time t23, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the logical value of the output signal S27 of the shift register F1 changes from “1” to “0”. For this reason, even when the logical product signal S31 of the logical product operation element 24 changes from “1” to “0” and the change is transmitted to the clock terminal of the D-type flip-flop 26, The output remains in the “1” state.

次に、時刻ｔ２４において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持するとともに、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“１”から“０”に変化する。
次に、時刻ｔ２５において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“１”から“０”に変化する。 Next, at time t24, when the clock signal S26 rises with the logical value of the input signal S21 being “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is and shifts. The logical value of the output signal S28 of the register F2 changes from “1” to “0”.
Next, at time t25, when the clock signal S26 rises while the logical value of the input signal S21 is “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is, and the shift register The output signal S28 of F2 maintains the logic value “0” as it is, and the output signal S29 of the shift register F3 changes from “1” to “0”.

次に、時刻ｔ２６において、入力信号Ｓ２１の論理値が“０”の状態でクロック信号Ｓ２６が立ち上がると、シフトレジスタＦ１の出力信号Ｓ２７は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ２の出力信号Ｓ２８は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ３の出力信号Ｓ２９は論理値が“０”の状態をそのまま維持し、シフトレジスタＦ４の出力信号Ｓ３０は論理値が“１”から“０”に変化し、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０はいずれも論理値が“０”になる。
そして、各シフトレジスタＦ１〜Ｆ４の出力信号Ｓ２７〜Ｓ３０の論理値がいずれも“０”になると、論理和演算素子２５の論理和信号Ｓ５２が“１”から“０”に変化し、その変化がＤ型フリップフロップ２６のクリア端子に伝えられることで、Ｄ型フリップフロップ２６の出力が“１”から“０”に変化する。 Next, at time t26, when the clock signal S26 rises with the logical value of the input signal S21 being “0”, the output signal S27 of the shift register F1 maintains the logical value “0” as it is, and the shift register The output signal S28 of F2 maintains the logical value “0” as it is, the output signal S29 of the shift register F3 maintains the logical value “0” as it is, and the output signal S30 of the shift register F4 is the logical value. Changes from “1” to “0”, and the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “0”.
When the logical values of the output signals S27 to S30 of the shift registers F1 to F4 all become “0”, the logical sum signal S52 of the logical sum operation element 25 changes from “1” to “0”, and the change Is transmitted to the clear terminal of the D-type flip-flop 26, the output of the D-type flip-flop 26 changes from "1" to "0".

図６は、図１の空芯型絶縁トランスに用いられる信号伝送回路の回路構成のその他の例を示す図である。
図６において、図４の外部クロック検出部２２の代わりに外部クロック検出部５１が設けられている。ここで、外部クロック検出部５１には、リトリガラブルモノマルチバイブレータ５２、インバータ５３、抵抗ＲＢ、コンデンサＣＢが設けられている。そして、リトリガラブルモノマルチバイブレータ５２のＡ１端子にはインバータ３３の出力端子が接続され、リトリガラブルモノマルチバイブレータ５２のＱ端子にはインバータ５３の入力端子が接続され、リトリガラブルモノマルチバイブレータ５２のＣ／Ｒ端子にはコンデンサＣＢが接続され、リトリガラブルモノマルチバイブレータ５２のＣ／Ｒ端子とＲ端子との間には抵抗ＲＢが接続されている。 FIG. 6 is a diagram showing another example of the circuit configuration of the signal transmission circuit used in the air-core type insulated transformer of FIG.
In FIG. 6, an external clock detection unit 51 is provided instead of the external clock detection unit 22 of FIG. Here, the external clock detection unit 51 is provided with a retriggerable mono-multivibrator 52, an inverter 53, a resistor R B , and a capacitor C B. The output terminal of the inverter 33 is connected to the A1 terminal of the retriggerable mono multivibrator 52, the input terminal of the inverter 53 is connected to the Q terminal of the retriggerable mono multivibrator 52, and the retriggerable mono multivibrator is connected. the 52 C / R terminal is connected a capacitor C B, the resistance R B is connected between the C / R terminal and the R terminal of the re-triggerable monostable multivibrator 52.

また、否定論理積回路３８の一方の入力端子には、インバータ３１の出力端子が接続され、否定論理積回路３８の他方の入力端子には、リトリガラブルモノマルチバイブレータ５２のＱ端子が接続されている。また、否定論理積回路３９の一方の入力端子には、インバータ３２の出力端子が接続され、否定論理積回路３９の他方の入力端子には、インバータ５３の出力端子が接続されている。   The output terminal of the inverter 31 is connected to one input terminal of the NAND circuit 38, and the Q terminal of the retriggerable mono multivibrator 52 is connected to the other input terminal of the NAND circuit 38. ing. Further, the output terminal of the inverter 32 is connected to one input terminal of the NAND circuit 39, and the output terminal of the inverter 53 is connected to the other input terminal of the NAND circuit 39.

図７は、図６のリトリガラブルモノマルチバイブレータの出力波形を示すタイミングチャートである。
図７において、リトリガラブルモノマルチバイブレータ５３の出力パルス幅Ｗ１は外部クロック信号Ｓ２３の許容周期範囲以上に設定することができる。そして、外部クロック信号Ｓ２３が継続して入力される場合、その間はリトリガラブルモノマルチバイブレータ５３の出力Ｓ３４は論理値“１”を維持し、外部クロック信号Ｓ２３が入力されなくなると、リトリガラブルモノマルチバイブレータ５３の出力Ｓ３４は論理値“０”に変化する。 FIG. 7 is a timing chart showing an output waveform of the retriggerable mono multivibrator of FIG.
In FIG. 7, the output pulse width W1 of the retriggerable mono multivibrator 53 can be set to be greater than or equal to the allowable cycle range of the external clock signal S23. When the external clock signal S23 is continuously input, the output S34 of the retriggerable mono multivibrator 53 maintains the logical value “1” during that time, and when the external clock signal S23 is not input, the retriggerable The output S34 of the mono multivibrator 53 changes to a logical value “0”.

このため、リトリガラブルモノマルチバイブレータ５３の出力Ｓ３４を否定論理積回路３９に入力するとともに、その反転出力Ｓ３４´を否定論理積回路３８に入力することで、外部クロック信号Ｓ２３が入力されている場合には、ＪＫフリップフロップ４１〜４４のクロック端子に外部クロック信号Ｓ２３を供給し、外部クロック信号Ｓ２３が入力されなくなった場合には、ＪＫフリップフロップ４１〜４４のクロック端子に内部クロック信号Ｓ２２を供給することができる。   Therefore, the external clock signal S23 is input by inputting the output S34 of the retriggerable mono multivibrator 53 to the NAND circuit 39 and inputting the inverted output S34 ′ to the NAND circuit 38. In this case, the external clock signal S23 is supplied to the clock terminals of the JK flip-flops 41 to 44, and when the external clock signal S23 is not input, the internal clock signal S22 is supplied to the clock terminals of the JK flip-flops 41 to 44. Can be supplied.

図８は、図１の昇降圧コンバータ用インテリジェントパワーモジュールの実装状態を示す断面図である。
図８において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤ（フライホイールダイオード）チップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７、７８に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。 FIG. 8 is a cross-sectional view showing a mounted state of the intelligent power module for the buck-boost converter of FIG.
In FIG. 8, an IGBT chip 73 a and an FWD (flywheel diode) chip 73 b are mounted on a copper base 71 that plays a role of heat dissipation via an insulating ceramic substrate 72. The IGBT chip 73a and the FWD chip 73b are connected to each other via bonding wires 74a to 74c and are connected to main terminals 77 and 78 for taking out a main circuit current. Further, a circuit board 75 for performing gate drive and monitoring of the IGBT is disposed on the IGBT chip 73a and the FWD chip 73b, and the IGBT chip 73a, the FWD chip 73b and the circuit board 75 are sealed with a mold resin 76. . Here, the IGBT chip 73a and the FWD chip 73b can constitute a switching element for energizing and interrupting the current flowing into the load, and the switching elements are connected in series so as to operate for the upper arm and the lower arm. be able to. Further, the circuit board 75 can be provided with a control circuit that generates a control signal that instructs conduction and non-conduction of the switching element.

そして、主回路電流は、主端子７７、７８のみならず、主端子７７、７８とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃにも流れるが、ボンディングワイヤ７４ａ〜７４ｃは回路基板７５の直近に配置されるので、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界による影響の方が大きい。この主回路電流は、通常の運転時には、最高でも２５０Ａ程度であるが、例えば発進時あるいは、空転後の負荷等では、９００Ａ以上流れる場合が有る。   The main circuit current flows not only to the main terminals 77 and 78 but also to bonding wires 74a to 74c that connect the main terminals 77 and 78 to the IGBT chip 73a and the FWD chip 73b, but the bonding wires 74a to 74c are circuit boards. Since it is arranged in the immediate vicinity of 75, the influence by the magnetic field generated by the main circuit current flowing through the bonding wires 74a to 74c is greater. The main circuit current is about 250 A at the maximum during normal operation, but may flow at 900 A or more, for example, at the time of starting or a load after idling.

ここで、車体筐体に接地される制御回路側と、高圧系となる上アーム側および下アーム側との間には、空芯型絶縁トランスがそれぞれ介挿され、制御回路では、空芯型絶縁トランスを用いて上アーム側および下アーム側と電気的に絶縁しながら信号の授受が行われる。そして、状態遷移信号伝送方式にて制御回路側と上アーム側および下アーム側との間で信号を伝送する場合、空芯型絶縁トランスの１次側を駆動するための制御信号の経路上にノイズ除去回路を設けることができる。
そして、グリッチノイズを阻止するためのフィルタ期間を決めるクロック信号の周期を、外部入力に基づいて可変させることで、ノイズの種類によってフィルタ期間を長くしたり、制御性の観点から入力信号の遅延時間を短くしたりすることができ、顧客の利用方法にきめ細かく対応しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能となる。 Here, an air core type insulating transformer is inserted between the control circuit side grounded to the vehicle body housing and the upper arm side and the lower arm side which are high pressure systems, respectively. Signals are exchanged using an insulating transformer while being electrically insulated from the upper arm side and the lower arm side. When signals are transmitted between the control circuit side, the upper arm side, and the lower arm side in the state transition signal transmission method, on the control signal path for driving the primary side of the air-core type insulated transformer A noise removal circuit can be provided.
And by changing the period of the clock signal that determines the filter period for preventing glitch noise based on the external input, the filter period can be lengthened depending on the type of noise, or the delay time of the input signal from the viewpoint of controllability The signal can be exchanged while electrically insulating the low-voltage side and the high-voltage side while finely responding to customer usage.

本発明の一実施形態に係る信号伝送回路が適用される昇降圧コンバータ用インテリジェントパワーモジュールの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the intelligent power module for buck-boost converters to which the signal transmission circuit which concerns on one Embodiment of this invention is applied. 図２（ａ）は、図１の空芯型絶縁トランスの概略構成の一例を示す断面図、図２（ｂ）は、図１の空芯型絶縁トランスの概略構成の一例を示す平面図である。2A is a cross-sectional view showing an example of a schematic configuration of the air-core type insulated transformer of FIG. 1, and FIG. 2B is a plan view showing an example of a schematic configuration of the air-core type insulated transformer of FIG. is there. 図１の空芯型絶縁トランスに用いられる信号伝送回路の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the signal transmission circuit used for the air core type | mold insulation transformer of FIG. 図３，４の信号伝送回路の回路構成を示す図である。It is a figure which shows the circuit structure of the signal transmission circuit of FIG. 図３の信号伝送回路の各部の信号波形を示すタイミングチャートである。4 is a timing chart showing signal waveforms of respective parts of the signal transmission circuit of FIG. 3. 図１の空芯型絶縁トランスに用いられる信号伝送回路の回路構成のその他の例を示す図である。It is a figure which shows the other example of the circuit structure of the signal transmission circuit used for the air core type | mold insulation transformer of FIG. 図６のリトリガラブルモノマルチバイブレータの出力波形を示すタイミングチャートである。It is a timing chart which shows the output waveform of the retriggerable mono multivibrator of FIG. 図１の昇降圧コンバータ用インテリジェントパワーモジュールの実装状態を示す断面図である。It is sectional drawing which shows the mounting state of the intelligent power module for buck-boost converters of FIG. 従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the vehicle drive system using the conventional buck-boost converter. 図９の昇降圧コンバータの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the buck-boost converter of FIG. 昇圧動作時に図１０のリアクトルに流れる電流の波形を示す図である。It is a figure which shows the waveform of the electric current which flows into the reactor of FIG. 10 at the time of pressure | voltage rise operation. 空芯型絶縁トランスに適用される信号伝送回路の回路構成を示す図である。It is a figure which shows the circuit structure of the signal transmission circuit applied to an air-core type insulation transformer. 図１２の信号伝送回路の各部の信号波形を示す図である。It is a figure which shows the signal waveform of each part of the signal transmission circuit of FIG. 主回路電流の変化によって誘導されたノイズが重畳された伝送信号波形を示す図である。It is a figure which shows the transmission signal waveform on which the noise induced by the change of the main circuit current was superimposed. 従来の雑音除去回路が適用された信号伝送回路の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the signal transmission circuit to which the conventional noise removal circuit was applied. 図１５の信号伝送回路の回路構成を示す図である。FIG. 16 is a diagram illustrating a circuit configuration of the signal transmission circuit of FIG. 15. 図１５の信号伝送回路の各部の信号波形を示すタイミングチャートである。16 is a timing chart showing signal waveforms at various parts of the signal transmission circuit of FIG. 15.

符号の説明Explanation of symbols

１ 制御回路
２ 上アーム
３ 下アーム
４ ＣＰＵ
５、６ ＩＧＢＴ
７、８ 保護機能付きゲートドライバＩＣ
ＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３ 空芯型絶縁トランス
ＤＵ１、ＤＵ２、ＤＤ１、ＤＤ２ ダイオード
ＲＵ１、ＲＵ２、ＲＤ１、ＲＤ２、ＲＬＰＦ、ＲＫ、ＲＢ 抵抗
ＣＬＰＦ、ＣＫ、ＣＢ コンデンサ
ＣＵ、ＣＤ アナログＰＷＭ変換器
ＫＵ１、ＫＤ１ 変換回路
ＰＵ１、ＰＤ１ 復元回路
ＮＵ１、ＮＤ１ ノイズ除去回路
１１ 基板
１２ 引き出し配線層
１３ 引き出し部
１４ １次コイルパターン
１５ 平坦化膜
１７ ２次コイルパターン
１８ 保護膜
１９ 開口部
Ｆ１〜Ｆ４ シフトレジスタ
２１ 内部クロック発生部
２２、５１ 外部クロック検出部
２３ クロック切替部
２４ 論理積演算素子
２５ 論理和演算素子
２６ Ｄ型フリップフロップ
３１〜３３、３７、５３ インバータ
３４、３５ コンパレータ
３６、３８〜４０、４６ 否定論理積回路
４１〜４４、４７ ＪＫフリップフロップ
４５ 論理積回路（４入力論理積非反転素子）
５２ リトリガラブルモノマルチバイブレータ
７１ 銅ベース
７２ 絶縁用セラミックス基板
７３ａ ＩＧＢＴチップ
７３ｂ ＦＷＤチップ
７４ａ〜７４ｃ ボンディングワイヤ
７５ 回路基板
７６ モールド樹脂
７７、７８ 主端子 1 Control Circuit 2 Upper Arm 3 Lower Arm 4 CPU
5, 6 IGBT
7, 8 Gate driver IC with protection function
TU1~TU3, TD1~TD3 air-core type insulated transformer DU1, DU2, DD1, DD2 diode RU1, RU2, RD1, RD2, R LPF, R K, R B resistance C LPF, C K, C B capacitor CU, CD analog PWM converter KU1, KD1 conversion circuit PU1, PD1 Restoration circuit NU1, ND1 Noise removal circuit 11 Substrate 12 Drawer wiring layer 13 Leader 14 Primary coil pattern 15 Flattening film 17 Secondary coil pattern 18 Protective film 19 Opening F1 F4 shift register 21 internal clock generation unit 22, 51 external clock detection unit 23 clock switching unit 24 AND operation element 25 OR operation element 26 D-type flip-flops 31 to 33, 37, 53 inverter 34, 35 comparators 36, 38 to 40, 46 Negation AND circuit 41～44,47 JK flip-flop 45 AND circuit (4 input AND noninverting element)
52 Retriggerable Mono Multivibrator 71 Copper Base 72 Insulating Ceramic Substrate 73a IGBT Chip 73b FWD Chip 74a-74c Bonding Wire 75 Circuit Board 76 Mold Resin 77, 78 Main Terminal

Claims (10)

クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作することで前記入力信号に重畳されたグリッチノイズを阻止するグリッチノイズ阻止部と、
外部入力に基づいて、前記クロック信号の周期を可変させるクロック周期可変部とを備えることを特徴とするノイズ除去回路。 A glitch noise prevention unit that prevents glitch noise superimposed on the input signal by operating so as not to react to a change in logic of the input signal only for a period defined by the period of the clock signal;
A noise elimination circuit comprising: a clock cycle varying unit that varies the cycle of the clock signal based on an external input. 前記グリッチノイズ阻止部は、
前記クロック信号に同期して動作し、前記入力信号が初段に入力されるＮ（Ｎは正の整数）段構成のシフトレジスタと、
前記シフトレジスタの各段の出力の論理がいずれも“１”になった時に論理出力を“０”から“１”に反転させる第１の論理素子と、
前記シフトレジスタの各段の出力の論理がいずれも“０”になった時に論理出力を“１”から“０”に反転させる第２の論理素子と、
前記第１の論理素子の論理が“０”から“１”に反転した時に論理出力を“０”から“１”に反転させ、前記第２の論理素子の論理が“１”から“０”に反転した時に論理出力を“１”から“０”に反転させる第３の論理素子とを備えることを特徴とする請求項１記載のノイズ除去回路。 The glitch noise prevention unit is
A shift register having an N-stage configuration (N is a positive integer) that operates in synchronization with the clock signal and receives the input signal at the first stage;
A first logic element that inverts the logic output from “0” to “1” when the logic of the output of each stage of the shift register becomes “1”;
A second logic element that inverts the logic output from “1” to “0” when the logic of the output of each stage of the shift register becomes “0”;
When the logic of the first logic element is inverted from “0” to “1”, the logic output is inverted from “0” to “1”, and the logic of the second logic element is changed from “1” to “0”. 2. The noise removing circuit according to claim 1, further comprising a third logic element that inverts the logic output from "1" to "0" when inverted to. 前記クロック周期可変部は、
前記クロック信号を内部で生成する内部クロック生成部と、
外部から入力されるクロック信号の有無を検出する外部クロック検出部と、
前記外部から入力されるクロック信号がある場合には、前記外部から入力されるクロック信号を前記グリッチノイズ阻止部に供給し、前記外部から入力されるクロック信号がない場合には、前記内部で生成されたクロック信号を前記グリッチノイズ阻止部に供給するクロック切替部とを備えることを特徴とする請求項１または２記載のノイズ除去回路。 The clock cycle variable unit includes:
An internal clock generator for generating the clock signal internally;
An external clock detection unit for detecting the presence or absence of an externally input clock signal;
When there is a clock signal input from the outside, the clock signal input from the outside is supplied to the glitch noise prevention unit, and when there is no clock signal input from the outside, it is generated internally. The noise removal circuit according to claim 1, further comprising: a clock switching unit that supplies the clock signal to the glitch noise prevention unit. 前記外部からクロック信号を入力する端子は、電源電位にプルアップまたは接地電位にプルダウンされていることを特徴とする請求項３記載のノイズ除去回路。   4. The noise elimination circuit according to claim 3, wherein the terminal for inputting a clock signal from the outside is pulled up to a power supply potential or pulled down to a ground potential. 前記外部クロック検出部は、
前記外部から入力されたクロック信号の低域成分を抽出する低域通過フィルタと、
前記低域通過フィルタにて抽出された成分の振幅が所定範囲内かどうかを判定する振幅判定回路とを備え、
前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にある場合、外部から入力されたクロック信号があると判断し、前記低域通過フィルタにて抽出された成分の振幅が所定範囲内にない場合、外部から入力されたクロック信号がないと判断することを特徴とする請求項３または４記載のノイズ除去回路。 The external clock detector is
A low-pass filter that extracts a low-frequency component of the clock signal input from the outside;
An amplitude determination circuit that determines whether the amplitude of the component extracted by the low-pass filter is within a predetermined range;
When the amplitude of the component extracted by the low-pass filter is within a predetermined range, it is determined that there is a clock signal input from the outside, and the amplitude of the component extracted by the low-pass filter is within the predetermined range 5. The noise removal circuit according to claim 3 or 4, wherein if it is not within, it is determined that there is no externally input clock signal. 前記外部クロック検出部は、前記外部からのクロック信号が入力されるリトリガラブルモノマルチバイブレータを備え、
前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にある場合、外部から入力されたクロック信号があると判断し、前記リトリガラブルモノマルチバイブレータの出力状態が所定の状態にない場合、外部から入力されたクロック信号がないと判断することを特徴とする請求項３または４記載のノイズ除去回路。 The external clock detection unit includes a retriggerable mono multivibrator to which the external clock signal is input,
When the output state of the retriggerable mono multivibrator is in a predetermined state, it is determined that there is a clock signal input from the outside, and when the output state of the retriggerable mono multivibrator is not in the predetermined state, an external 5. The noise removing circuit according to claim 3, wherein it is determined that there is no clock signal input from. クロック信号の周期で規定される期間だけ入力信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記入力信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、
前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とする絶縁トランスを用いた信号伝送回路。 A noise elimination circuit that operates so as not to react to a change in logic of the input signal only for a period defined by the period of the clock signal, and the period of the clock signal is varied based on an external input;
A conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of an input signal from which noise has been removed by the noise removal circuit;
An isolation transformer that transmits a pulse signal corresponding to a rising edge and a falling edge of the input signal;
A signal transmission circuit using an insulation transformer, comprising: a restoration circuit for restoring the input signal based on a timing of a voltage pulse generated in a secondary winding of the insulation transformer. 負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号を前記制御回路側から前記駆動回路側に伝送する絶縁トランスとを備えることを特徴とする電力変換装置。 A switching element for energizing and interrupting the current flowing into the load;
A control circuit for generating a control signal instructing conduction and non-conduction of the switching element;
A drive circuit for driving a control terminal of the switching element based on the control signal;
A noise removing circuit that operates so as not to react to a change in the logic of the control signal only for a period defined by the period of the clock signal, and the period of the clock signal is varied based on an external input;
An electric power conversion apparatus comprising: an insulating transformer that transmits a control signal from which noise has been removed by the noise removal circuit from the control circuit side to the drive circuit side. 負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を伝送する絶縁トランスと、
前記絶縁トランスの２次巻線に発生する電圧パルスのタイミングに基づいて前記入力信号を復元する復元回路とを備えることを特徴とすることを特徴とする電力変換装置。 A switching element for energizing and interrupting the current flowing into the load;
A control circuit for generating a control signal instructing conduction and non-conduction of the switching element;
A drive circuit for driving a control terminal of the switching element based on the control signal;
A noise removing circuit that operates so as not to react to a change in the logic of the control signal only for a period defined by the period of the clock signal, and the period of the clock signal is varied based on an external input;
A conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of the control signal from which noise has been removed by the noise removal circuit;
An insulating transformer that transmits a pulse signal corresponding to a rising edge and a falling edge of the control signal;
A power conversion device comprising: a restoration circuit that restores the input signal based on a timing of a voltage pulse generated in a secondary winding of the isolation transformer. 負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
クロック信号の周期で規定される期間だけ前記制御信号の論理の変化に反応しないように動作し、外部入力に基づいて前記クロック信号の周期が可変されるノイズ除去回路と、
前記ノイズ除去回路にてノイズが除去された制御信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号を生成する変換回路と、
前記制御信号の立ち上がりエッジに応じたパルス信号を前記駆動回路側に伝送するセット用絶縁トランスと、
前記制御信号の立ち下がりエッジに応じたパルス信号を前記駆動回路側に伝送するリセット用絶縁トランスと、
前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスに基づいて前記パルス信号を前記駆動回路側で復元する復元回路とを備えることを特徴とする電力変換装置。 A switching element for energizing and interrupting the current flowing into the load;
A control circuit for generating a control signal instructing conduction and non-conduction of the switching element;
A drive circuit for driving a control terminal of the switching element based on the control signal;
A noise removing circuit that operates so as not to react to a change in the logic of the control signal only for a period defined by the period of the clock signal, and the period of the clock signal is varied based on an external input;
A conversion circuit that generates a pulse signal corresponding to a rising edge and a falling edge of the control signal from which noise has been removed by the noise removal circuit;
An insulating transformer for setting for transmitting a pulse signal corresponding to the rising edge of the control signal to the drive circuit side;
An insulation transformer for reset that transmits a pulse signal corresponding to a falling edge of the control signal to the drive circuit side;
And a restoration circuit that restores the pulse signal on the drive circuit side based on voltage pulses generated in the secondary winding of the set insulating transformer and the secondary winding of the reset insulating transformer. Power conversion device.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175789A (en) * 2011-02-21 2012-09-10 Fuji Electric Co Ltd Control semiconductor device for switching power supply
JP2014054002A (en) * 2012-09-05 2014-03-20 Denso Corp Driving device for switching element to be driven
JP2014068415A (en) * 2012-09-24 2014-04-17 Denso Corp Driving circuit for switching element to be driven
CN107171542A (en) * 2017-07-02 2017-09-15 中国航空工业集团公司雷华电子技术研究所 A kind of high voltage power supply converter anti-jamming circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100019A (en) * 1984-10-23 1986-05-19 Hitachi Ltd Amplifier
JPH0449409A (en) * 1990-06-19 1992-02-18 Melco:Kk Noise preventing circuit for parallel interface
JP2002217695A (en) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit and method of controlling noise suppressor
JP2007252109A (en) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd Power electronics

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100019A (en) * 1984-10-23 1986-05-19 Hitachi Ltd Amplifier
JPH0449409A (en) * 1990-06-19 1992-02-18 Melco:Kk Noise preventing circuit for parallel interface
JP2002217695A (en) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit and method of controlling noise suppressor
JP2007252109A (en) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd Power electronics

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175789A (en) * 2011-02-21 2012-09-10 Fuji Electric Co Ltd Control semiconductor device for switching power supply
JP2014054002A (en) * 2012-09-05 2014-03-20 Denso Corp Driving device for switching element to be driven
JP2014068415A (en) * 2012-09-24 2014-04-17 Denso Corp Driving circuit for switching element to be driven
CN107171542A (en) * 2017-07-02 2017-09-15 中国航空工业集团公司雷华电子技术研究所 A kind of high voltage power supply converter anti-jamming circuit

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