JP2009182252A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、具体的には、金属/半導体(MS)構造または金属/絶縁体/半導体(MIS)構造を備えた半導体装置に関する。 The present invention relates to a semiconductor device, and specifically to a semiconductor device having a metal / semiconductor (MS) structure or a metal / insulator / semiconductor (MIS) structure.
金属ゲート電極を用いたMIS電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor:MISFET)や、MS型半導体装置(ショットキー接合型半導体装置)において、デバイス動作を容易ならしめるため、印加電圧の閾値(Vth、以下「閾値電圧」という)を制御することが求められている。すなわち、通常の半導体または絶縁体と金属との界面においては、バンドギャップ内の界面準位に起因して閾値電圧が変動するところ、この閾値電圧を制御することが求められている。 In order to facilitate device operation in a MIS field effect transistor (MISFET) using a metal gate electrode or a MS type semiconductor device (Schottky junction type semiconductor device), a threshold voltage (Vth) , Hereinafter referred to as “threshold voltage”). That is, at the interface between a normal semiconductor or insulator and metal, the threshold voltage varies due to the interface state in the band gap, and it is required to control the threshold voltage.
これに関連する従来技術としては、ゲート電極と半導体表面との間に、ドナー性分子とアクセプタ性分子を含む有機薄膜を有する電界効果トランジスタとし、有機薄膜の種類や構造を選ぶことにより、しきい値電圧やオン、オフ時のドレイン・ソース間電流の差を任意に設定することを可能ならしめるものがある(特許文献1)。 A related art related to this is a field effect transistor having an organic thin film containing a donor molecule and an acceptor molecule between a gate electrode and a semiconductor surface, and a threshold is selected by selecting the type and structure of the organic thin film. There is one that makes it possible to arbitrarily set a value voltage and a difference between drain-source currents when on and off (Patent Document 1).
しかしながら、これは、ゲート電極に所定の電圧を印加することにより、有機薄膜のドナー性分子とアクセプタ性分子との間で電荷移動が生じ、これにより半導体表面電位が制御されるというものであるため、事前に表面電位を予測することは困難である。すなわち、様々な種類の有機薄膜を用いてそれぞれの表面電位を測定する試行錯誤を行う必要がある。
本発明は、かかる課題の認識に基づいてなされたものであり、MIS型半導体装置やMS型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置を提供する。 The present invention has been made based on recognition of such a problem, and in a MIS type semiconductor device or an MS type semiconductor device, the interface state of the semiconductor layer can be set to a desired energy level by a simple method. A semiconductor device is provided.
本発明の一態様によれば、導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、を備え、前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。 According to one embodiment of the present invention, a conductor, a semiconductor having a source region and a drain region, and the conductor in contact with the conductor and the semiconductor between the source region and the drain region, respectively. And a monomolecular layer provided between the semiconductor and the semiconductor, and at the interface between the semiconductor and the monomolecular layer, the electronic levels of the molecules constituting the monomolecular layer are within the band gap of the semiconductor. A semiconductor device characterized by forming a local density of states is provided.
また、本発明の他の一態様によれば、導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体層と前記導電体との間に設けられた絶縁体と、前記絶縁体と前記導電体とにそれぞれ接して前記絶縁体と前記導電体との間に設けられた単分子層と、を備え、前記絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。 According to another embodiment of the present invention, a semiconductor having a conductor, a source region and a drain region, and the semiconductor layer in contact with the semiconductor between the source region and the drain region, and the semiconductor layer An insulator provided between the insulator and a monomolecular layer provided between the insulator and the conductor in contact with the insulator and the conductor, respectively, and the insulator There is provided a semiconductor device characterized in that an electronic level of a molecule constituting the monomolecular layer forms a local density maximum in a band gap of the insulator at an interface between the monomolecular layer and the monomolecular layer. The
また、本発明の他の一態様によれば、第1の導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体層と前記第1の導電体との間に設けられた第1の絶縁体と、前記第1の絶縁体に接して前記第1の絶縁体と前記第1の導電体との間に設けられた第2の導電体と、前記第2の導電体に接して前記第2の導電体と前記第1の導電体との間に設けられた第2の絶縁体と、前記第2の絶縁体と前記第1の導電体とにそれぞれ接して前記第2の絶縁体と前記第1の導電体との間に設けられた単分子層と、を備え、前記第2の絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記第2の絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置が提供される。 According to another embodiment of the present invention, a semiconductor having a first conductor, a source region and a drain region, and the semiconductor in contact with the semiconductor between the source region and the drain region. A first insulator provided between a layer and the first conductor; and provided between the first insulator and the first conductor in contact with the first insulator. A second conductor, a second insulator provided in contact with the second conductor and between the second conductor and the first conductor, and the second insulator And a monomolecular layer provided between and in contact with the first conductor and between the second insulator and the first conductor, the second insulator and the monomolecule At the interface with the layer, the electronic level of the molecules constituting the monomolecular layer is within the band gap of the second insulator, and the state density pole Wherein a obtained by forming a is provided.
本発明によれば、MIS型半導体装置やMS型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置が提供される。 According to the present invention, there is provided a semiconductor device capable of setting the interface state of a semiconductor layer to a desired energy level by a simple method in the MIS type semiconductor device and the MS type semiconductor device.
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。 Embodiments of the present invention will be described below with reference to the drawings. In addition, in each drawing, the same code | symbol is attached | subjected to the same component and detailed description is abbreviate | omitted suitably.
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。すなわち、図1は、半導体層(半導体)10と金属層(導電体)14との間に単分子層12を導入したMS型半導体装置(ショットキー接合型半導体装置)を表す。
(First embodiment)
FIG. 1 is a sectional view conceptually showing the basic structure of the semiconductor device according to the first embodiment of the present invention. That is, FIG. 1 shows an MS type semiconductor device (Schottky junction type semiconductor device) in which a
図2は、本発明の第1の実施形態に係る半導体装置の具体例を表す断面図である。図1に表したものと基本的に構成は同じであり、半導体層(半導体)20と金属層(導電体)24との間に単分子層22を導入したものである。そして、半導体層20は、単分子層22との界面を形成する領域をゲート長方向の両側から挟む一対のソース・ドレイン拡散層20A、20Aを有しており、MS型電界効果トランジスタとなっている。
FIG. 2 is a cross-sectional view illustrating a specific example of the semiconductor device according to the first embodiment of the present invention. The structure is basically the same as that shown in FIG. 1, and a
図3及び4は、単分子層12、22を構成する分子の化学構造式の例を表す模式図である。このような分子のうちから所望の界面準位を踏まえ一種類の分子を選び、その単分子層を形成する。すなわち、これらの分子を2次元的に配列し、厚み方向には実質的に単一の分子のみとすることにより、単分子層12、22が形成される。
3 and 4 are schematic views showing examples of chemical structural formulas of molecules constituting the
本発明の第1の実施形態の効果を、図5及び6を用いて説明する。
図5は、第1の実施形態と対比される比較例の半導体装置の模式断面図である。本比較例においては、一対のソース・ドレイン拡散層30Aを有する半導体30と金属層32とを接合しただけであり、単分子層は設けられていない。
図6(a)〜(d)は、第1の実施形態の効果を説明するための概念図であり、状態密度分布を表した模式図である。状態密度は曲線により表し、状態が満たされた領域を陰影で表した。簡単のため、界面に欠陥を含まない場合を表した。
The effect of the first embodiment of the present invention will be described with reference to FIGS.
FIG. 5 is a schematic cross-sectional view of a semiconductor device of a comparative example compared with the first embodiment. In this comparative example, the
FIGS. 6A to 6D are conceptual diagrams for explaining the effect of the first embodiment, and are schematic diagrams showing a state density distribution. The density of state is represented by a curve, and the area where the state is satisfied is represented by shading. For simplicity, the case where the interface does not include defects is shown.
図6(a)は、比較例(単分子層12、22を導入しない場合)における状態密度分布を表し、金属層32と半導体層30のバンドギャップ付近の状態密度分布を表している。この場合、バルク結晶のエネルギーバンド構造によって決まる電気的中性準位(Charge Neutrality Level:CNL)にフェルミ準位がピン止め(Fermi Level Pinning:FLP)される。
6A shows the state density distribution in the comparative example (in the case where the
一方、図6(b)〜(d)は、本実施形態(単分子層12、22を導入した場合)に係る半導体装置における状態密度分布を説明するための模式図である。すなわち、図6(b)は、半導体層10、20が単独で存在するときの状態密度分布を表し、図6(c)は、単分子層12、22が単独で存在するときの状態密度分布を表し、図6(d)は、金属層14、24/単分子層12、22/半導体層10、20という積層構造を形成したときの界面付近の状態密度分布を表している。図6(d)に表したように、半導体層10、20のバンドギャップ内であって特定のエネルギー準位付近において、局所的に状態密度が高くなる。以下、この状態密度が最高となるエネルギー準位を「バンドギャップ内極大準位」という。この結果、電気的中性準位はバンドギャップ内極大準位に移動し、ここにフェルミ準位がピン止めされる。
On the other hand, FIGS. 6B to 6D are schematic views for explaining the state density distribution in the semiconductor device according to the present embodiment (when the
バンドギャップ内極大準位は、単分子層12、22に由来する。すなわち、バンドギャップ内極大準位は、単独で存在するときの単分子層12、22の分子の状態密度が最も高くなるエネルギー準位(以下、「分子準位」という)に由来し、接合後の半導体層10、20の伝導帯下端(Conduction Band Minimum:CBM)または価電子帯上端(Valence Band Maximum:VBM)とバンドギャップ内極大準位との位置関係は、それぞれ単独で存在するときの半導体層10、20のCBMまたはVBMと単分子層12、22の分子の電子準位との位置関係に概ね対応する。
The maximum level in the band gap is derived from the
分子準位は、分子のイオン化ポテンシャル(Ionization Potential:IP)または電子親和力(Electron Affinity:EA)から導き出すことができる。図3及び図4に、各分子のイオン化ポテンシャル(IP)及び電子親和力(EA)を表した。 The molecular level can be derived from the ionization potential (IP) or electron affinity (EA) of the molecule. 3 and 4 show the ionization potential (IP) and electron affinity (EA) of each molecule.
このようにして、イオン化ポテンシャルまたは電子親和力を基に適宜有機化合物を選択することにより、試行錯誤を行うことなく、所望のエネルギー準位にフェルミ準位をピン止めすることができ、半導体の界面準位を所望のエネルギー準位に設定することができる。これにより、簡便な手法により金属層の実効仕事関数を所望の値に設定することが可能となり、多様なデバイス動作が可能となる。 In this way, by selecting an appropriate organic compound based on the ionization potential or electron affinity, the Fermi level can be pinned to a desired energy level without trial and error, and the semiconductor interface state can be pinned. The position can be set to a desired energy level. Thereby, the effective work function of the metal layer can be set to a desired value by a simple method, and various device operations can be performed.
半導体層10、20としては、単結晶Siが一般的であるが、多結晶Si、アモルファスSi、Ge、化合物半導体、SOI(Silicon On Insulator)、有機高分子等も挙げられる。
金属層14、24については、シリコンを用いた場合の代表的なn金属としては、例えばAl及びTaが挙げられ、代表的なp金属としては、例えばPt及びAuが挙げられる。また、これら以外にも、例えば、Co、Be、Ni、Rh、Pd、Te、Re、Mo、Hf、Mn、Zn、Zr、In、Bi、Ru、W、Ir、Er、La、Ti、及びYのうちから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることができる。さらに、これらの金属のケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることができる。
As the
As for the
単分子層12、22及び単分子層の分子については、半導体層10、20の伝導帯下端(CBM)または価電子帯上端(VBM)と分子準位との位置関係が変動しないようにするとの観点から、界面構造との相互作用によって特殊な電子準位(状態密度が極大となるエネルギー準位)や双極子モーメントが生じないような分子構造や分子層構造を採用することが望ましい。
単分子層に使われる分子としては、多様な電子状態を持つ有機分子が望ましく、また、金属や酸化物と反応を起こしにくいものが望ましい。
As for the
As the molecules used in the monolayer, organic molecules having various electronic states are desirable, and those that do not easily react with metals and oxides are desirable.
分子の大きさは、酸化膜換算膜厚(Equivalent Oxide Thickness:EOT:以下、「換算膜厚」という)の抑制の観点からは、小さいほうが望ましい。分子の形状は、換算膜厚抑制の観点からは三次元的よりも一、二次元的なものが望ましく、分子の集合状態が嵩高くならないようにするためには直鎖状よりも環状や平面状のものが望ましい。また、熱安定性の観点からは、5員環または6員環程度の芳香環を主な構成要素にするものが望ましい。分子自体が極性を持つことを抑制するためには、対称な構造を有するものが望ましい。分子準位及びバンドギャップ内極大準位の安定性の観点からは、置換基により生じる電子準位より、例えば複素環におけるヘテロ原子により生じる電子準位を基に選ぶほうが望ましい。 From the viewpoint of suppressing the equivalent oxide thickness (EOT: hereinafter referred to as “equivalent film thickness”), the size of the molecule is preferably smaller. The molecular shape is preferably one or two-dimensional rather than three-dimensional from the viewpoint of suppressing the equivalent film thickness, and in order to prevent the molecular aggregation state from becoming bulky, it is more circular or flat than linear. The shape is desirable. From the viewpoint of thermal stability, it is desirable to use a 5-membered or 6-membered aromatic ring as a main component. In order to suppress the polarity of the molecule itself, it is desirable to have a symmetric structure. From the viewpoint of the stability of the molecular level and the maximum level in the band gap, it is preferable to select based on the electron level generated by, for example, a hetero atom in the heterocyclic ring, rather than the electron level generated by the substituent.
ここで、界面原子密度が1015cm−2である場合、界面準位密度がこれよりも3桁低い1012cm−2/eV程度になると、フェルミ準位が固定化(ピン止め)することがわかっている(表面科学 Vol.21, No.12, pp.791-799, 2000)。これから、界面原子密度が1015cm−2の場合には、状態密度が1012cm−2より1桁高い1013cm−2/eV以上の物質を導入すれば、当該物質の分子準位にフェルミ準位がピン止めされるということがいえる。したがって、単分子層の密度は、界面原子密度の1%以上であることが望ましい。 Here, when the interface atom density is 10 15 cm −2 , the Fermi level is fixed (pinned) when the interface state density is about 10 12 cm −2 / eV, which is three orders of magnitude lower than this. Is known (Surface Science Vol.21, No.12, pp.791-799, 2000). From this, when the interface atomic density is 10 15 cm −2 , if a substance having a state density of 10 13 cm −2 / eV or higher, which is one digit higher than 10 12 cm −2, is introduced, the molecular level of the substance is increased. It can be said that the Fermi level is pinned. Therefore, the density of the monomolecular layer is desirably 1% or more of the interfacial atom density.
また、界面のダングリングボンド密度が比較的高い場合は、ダングリングボンドと分子の非結合性軌道との間で電荷移動や共有結合生成等の反応が生じ、これによりバンドギャップ内極大準位が分子準位から変動する。逆に、上記と同様の考察から、ダングリングボンド密度が1012cm−2より1桁低い1011cm−2より低ければ、分子準位はダングリングボンドの影響を受けないということがいえる。このため、金属層/半導体層界面はダングリングボンド密度が1011cm−2より低いことが望ましい。一方、ダングリングボンド密度が1011cm−2以上1013cm−2以下の場合は、単分子層の分子は非結合性軌道を半導体のバンドギャップ内に持たないことが望ましい。 Also, when the dangling bond density at the interface is relatively high, reactions such as charge transfer and covalent bond formation occur between the dangling bond and the non-bonding orbitals of the molecules, and this causes the maximum level in the band gap. Fluctuates from the molecular level. Conversely, from the same consideration as above, it can be said that the molecular level is not affected by dangling bonds if the dangling bond density is lower than 10 11 cm −2, which is one digit lower than 10 12 cm −2 . For this reason, it is desirable that the metal layer / semiconductor layer interface has a dangling bond density lower than 10 11 cm −2 . On the other hand, when the dangling bond density is 10 11 cm −2 or more and 10 13 cm −2 or less, it is desirable that the molecules of the monomolecular layer do not have nonbonding orbitals in the semiconductor band gap.
金属層14、24に用いる金属がn金属の場合、単分子層12、22の分子としては、Siの伝導帯下端(CBM)(4.05eV)付近のLUMO(Lowest Unoccupied Molelcular Orbital)準位を持つ分子が望ましい。LUMO準位は、電子親和力(EA)の値から見積もることができる(EAがLUMO準位となる)。具体的には、シアノ化合物、キノン構造を有する化合物、ニトロ化合物、オキサジアゾール構造を有する化合物等が挙げられる。図3は、それらの具体例を表す。(a)はビスプロパンジニトリル−2,2’−(4,4’,5,5’,7,7’−ヘキサクロロ[2,2’−ビ−9H−フルオレン]−9,9’−ジイリデン)、(b)はビス[3,6−ジクロロ−5−(4−クロロフェニル)−2,5−シクロヘキサジエン−1,4−ジオン]−2,2’−(1,3−フェニレン)、(c)はビスベンゾニトリル−4,4’−[[1,1’−ビフェニル]−4,4’−ジイル−ビス(1,3,4−オキサジアゾール−5,2−ジイル)]、(d)は4,4’,5,5’,7,7’−ヘキサクロロ[2,2’−ビ−9H−フルオレン]−9,9’−ジオン、(e)はビス[3,5−ビス(ナフタレン−1,8−ジカルボン酸無水物−4−イル)フェニル]メチレンである。それぞれのEAは、(a)は4.3eV、(b)は3.9eV、(c)は3.7eV、(d)は4.0eV、(e)は4.0eVである。他にはフラーレンやシロール(シラシクロペンタジエン。シクロペンタジエンの炭素がケイ素に置き換わった化合物)系を挙げることができる。特に、シロール系は複素環であるため熱安定性がよく、またバンドギャップ内に非結合性軌道がないためダングリングボンド密度が大きい場合にも有効である。
When the metal used for the metal layers 14 and 24 is an n metal, the molecules of the
金属層14、24に用いる金属がp金属の場合、単分子層12、22の分子としては、Siの価電子帯上端(VBM)(5.17eV)付近のHOMO(Highest Occupied Molecular Orbital)準位を持つ分子が望ましい。HOMO準位は、(第一)イオン化ポテンシャル(IP)の値から見積もることができる(IPがHOMO準位となる)。具体的には、フルバレン構造を有する化合物、硫黄または窒素をヘテロ原子として含む5または6員環の複素環を含む化合物及びその重合体、窒素の非共有電子対を持つ芳香族アミン、シアニン色素、金属錯体(ポルフィリン錯体、メタロセン、金属フタロシアニン)等が挙げられる。ここで、単分子層12、22を重合体により形成する場合には、モノマーが一次元的または二次元的に重合したものを用いることができる。図4は、それらの具体例を表す。(a)は5,5’’’’’−ジフェニル−2,2’:5’,2’’:5’’,2’’’:5’’’,2’’’’:5’’’’,2’’’’’−セキシチオフェン、(b)はN,N,N’,N’−テトラフェニルベンジジン、(c)は銅フタロシアニン、(d)はポリ(3,4−エチレンジオキシチオフェン)、(e)は1,1,2,2−テトラ[4−(ジフェニルアミノ)フェニル]エタン、(f)は4,4’−ビス[ビス(m−トリル)アミノ]−1,1’:4’,1’’−テルフェニル、(g)はテトラ[4−(ジフェニルアミノ)フェニル]エテン、(h)は1,3,4,6−テトラ[4−(ジフェニルアミノ)フェニル]シクロヘキサン、(i)はN,N’−ジフェニル−N,N’−ビス(m−トリル)ベンジジンである。それぞれのIPは、(a)は5.0eV、(b)は5.5eV、(c)は5.0eV、(d)は5.2eV、(e)は5.4eV、(f)は5.2eV、(g)は5.3eV、(h)は5.0eV、(i)は5.5eVである。(b)及び(i)は、TPD(トリフェニルジアミン、N,N,N’,N’−テトラフェニルベンジジン)の構造を持つものであり、有機ELデバイスの正孔輸送材料としても用いられる。また、これ以外の置換されたTPDも同様のIPを有すると考えられる。
When the metal used for the metal layers 14 and 24 is p metal, the HOMO (Highest Occupied Molecular Orbital) level in the vicinity of the valence band upper end (VBM) (5.17 eV) of Si is used as the molecule of the
単分子層12、22は、外部から半導体層10、20の表面に積層するあらゆる手法により作成することができる。被覆性に優れ、整った界面を形成することから、例えば、自己集積能があるラングミュア・ブロジェット(LB)膜または自己組織化単分子層(Self Assembled Monolayer:SAM)膜などを用いることができる。SAM膜は、熱安定性があり、分子の拡散を防ぐこともできる。また、自己集積化がよいと嵩高くなり、換算膜厚が大きくなる。このため、SAM膜形成においては気相法を用いることができる。これにより、単分子層であり、かつ、二次元的に非晶質な膜が生成され、換算膜厚が抑制される。単分子層の層厚は、0.3nm以下であることが望ましい。
The
なお、SAM膜形成能が優れたシランカップリング剤を単分子層12、22の分子の末端基として導入することができる。このためには、例えば、分子にシリル基を導入し、その後、半導体層10、20の表面でシランカップリング反応をさせる。これにより、単分子層12、22と半導体層10、20はシロキサン結合で結ばれ、熱的安定性を有するSAM膜を半導体層10、20の上に形成することができる。
次に、本実施形態によれば、工程劣化に強く、プロセスウィンドウを広く取ることができるということについて説明する。
A silane coupling agent having excellent SAM film forming ability can be introduced as a terminal group of the molecules of the
Next, it will be described that according to the present embodiment, it is resistant to process deterioration and a wide process window can be taken.
これまでは界面に欠陥がないことを前提に説明してきた。しかし、界面に欠陥が存在しても、それより効果の強いFLP(フェルミ準位のピン止め)を起こすことで閾値電圧の変動を抑制することができる。このため、本実施形態によれば、欠陥低減のための工程が本質的に重要でなくなり、工程劣化に強くなる。また、界面状態の詳細は重要でなく、有機化合物分子を高精度に界面領域に導入する必要がないため、プロセスウィンドウを広く取ることができる。 So far, the description has been made on the assumption that the interface has no defects. However, even if there is a defect at the interface, fluctuations in the threshold voltage can be suppressed by causing a more effective FLP (Fermi level pinning). For this reason, according to this embodiment, the process for defect reduction becomes essentially unimportant, and it is strong against process deterioration. Further, details of the interface state are not important, and it is not necessary to introduce organic compound molecules into the interface region with high accuracy, so that a wide process window can be taken.
(第2の実施形態)
次に、本発明の第2の実施形態について、図7〜10を用いて説明する。
図7は、本発明の第2の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。本実施形態においては、金属層(導電体)46/絶縁層(絶縁体)42/半導体層(半導体)40のMIS型半導体装置において、絶縁層42と金属層46との間に単分子層44が導入されている。
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 7 is a sectional view conceptually showing the basic structure of the semiconductor device according to the second embodiment of the present invention. In the present embodiment, in the MIS type semiconductor device of the metal layer (conductor) 46 / insulating layer (insulator) 42 / semiconductor layer (semiconductor) 40, the
図8は、本発明の第2の実施形態に係る半導体装置の具体例を表す断面図である。
シリコン基板(半導体)50の表面上に、例えばシリコン酸化膜とハフニウムシリケート膜で構成される金属シリケート絶縁膜(絶縁体)52、TPD分子SAM膜(単分子層)54、及びゲート電極(導電体)56を積層したMIS構造が形成されている。金属シリケート膜52、SAM膜54、及びゲート電極56は、図8において例えば紙面と垂直の方向(ゲート幅方向)に伸びる短冊形状を有する。
FIG. 8 is a cross-sectional view illustrating a specific example of a semiconductor device according to the second embodiment of the present invention.
On the surface of a silicon substrate (semiconductor) 50, for example, a metal silicate insulating film (insulator) 52 composed of a silicon oxide film and a hafnium silicate film, a TPD molecular SAM film (monomolecular layer) 54, and a gate electrode (conductor) ) 56 is formed. The
ゲート電極56は、例えばAuからなる。ゲート電極56の両側壁には、側壁絶縁膜58が形成されている。シリコン基板50は、金属シリケート膜52との界面を形成する領域をゲート長方向の両側から挟む一対の浅い拡散領域50Bと、これら拡散領域50Bの外側にある一対の深い拡散領域50Aと、を有する。拡散領域50A、50Bは、高濃度に不純物が拡散されている。また、深い拡散領域50Aの上には、金属シリサイド層50Cが形成されている。
The
一対の浅い拡散領域50Bの間には、ゲートへの電圧印加により形成されるチャネル領域50Dが形成されている。チャネル領域50Dは、トランジスタの閾値電圧の調整のため、添加する不純物の量が適宜調整されている。なお、このMISFETの両脇には、例えば、隣の素子との間を電気的に絶縁する素子分離領域が形成される(図示せず)。
A
ここで、半導体装置は、P型MOSFETあるいはN型MOSFETとすることができる。または、半導体装置は、P型MOSFETとN型MOSFETとを含むCMOS(Complementary Metal Oxide Semiconductor)デバイスとすることもできる。 Here, the semiconductor device can be a P-type MOSFET or an N-type MOSFET. Alternatively, the semiconductor device may be a complementary metal oxide semiconductor (CMOS) device including a P-type MOSFET and an N-type MOSFET.
本発明の第2の実施形態の効果を、図9及び10を用いて説明する。
図9(a)〜(d)は、第2の実施形態の効果を説明するための概念図であり、状態密度分布を表す模式図である。図6と同様に、状態密度を曲線で表し、状態が満たされた領域を陰影で表した。図6と同様に、簡単のため、界面に欠陥を含まない場合を表した。
The effect of the second embodiment of the present invention will be described with reference to FIGS.
FIGS. 9A to 9D are conceptual diagrams for explaining the effect of the second embodiment, and are schematic diagrams showing a state density distribution. Similar to FIG. 6, the state density is represented by a curve, and the region where the state is satisfied is represented by a shadow. As in FIG. 6, for simplicity, the case where the interface does not include a defect is shown.
図9(a)は、比較例(単分子層44、54を導入しない場合)における状態密度分布を表し、金属層46、56と絶縁層42、52のバンドギャップ付近の状態密度分布を表している。この場合、第1の実施形態と同様に、バルク結晶のエネルギーバンド構造により決まる電気的中性準位にフェルミ準位がピン止めされる。
FIG. 9A shows the state density distribution in the comparative example (in the case where the
一方、図9(b)〜(d)は、本実施形態(単分子層44、54を導入した場合)に係る半導体装置における状態密度分布を説明するための模式図である。すなわち、図9(b)は、絶縁層42、52が単独で存在するときの状態密度分布を表し、図9(c)は、単分子層44、54が単独で存在するときの状態密度分布を表し、図9(d)は、金属層46、56/単分子層44、54/絶縁層42、52という積層構造を形成したときの界面付近の状態密度分布を表している。図9(d)に表したように、絶縁層42、52のバンドギャップ内にはバンドギャップ内極大準位が存在する。この結果、電気的中性準位はバンドギャップ内極大準位に移動し、ここにフェルミ準位がピン止めされる。
On the other hand, FIGS. 9B to 9D are schematic views for explaining the state density distribution in the semiconductor device according to the present embodiment (when the
第1の実施形態に関して前述したように、バンドギャップ内極大準位は、単分子層44、54の分子のイオン化ポテンシャルまたは電子親和力を基に適宜有機化合物を選択することにより、試行錯誤を行うことなく、所望のエネルギー準位にフェルミ準位をピン止めすることができ、絶縁層42、52の界面準位を所望のエネルギー準位に設定することができる。これにより、簡便な手法で金属層46、56の実効仕事関数を所望の値に設定することが可能となり、多様なデバイス動作が可能となる。
As described above with reference to the first embodiment, the maximum level in the band gap is determined by trial and error by appropriately selecting an organic compound based on the ionization potential or electron affinity of the molecules of the
この効果の意義を示す一例として、金属層の実効仕事関数と真空仕事関数とを等しくする具体例について以下に説明する。
金属ゲート電極を用いたMIS構造において、デバイス動作時の閾値電圧から求められた金属電極の仕事関数を、実効仕事関数(φeff)と呼ぶ。これに対して、電極金属固有の仕事関数を、真空仕事関数(φvac)と呼ぶ。閾値電圧の制御のしやすさの観点からはφeff=φvacであることが理想であるが、一般にはこれは成立しない。p金属でφeff<φvac、n金属でφeff>φvacとなる。この結果、理想の閾値電圧よりも実際の閾値電圧のほうが小さくなり、デバイス動作が困難になる。これに対して、本実施形態によれば、上述したように、容易に金属電極の実効仕事関数と真空仕事関数とを等しくすることができ、閾値電圧の制御が容易となる。
As an example showing the significance of this effect, a specific example in which the effective work function and the vacuum work function of the metal layer are made equal will be described below.
In the MIS structure using the metal gate electrode, the work function of the metal electrode obtained from the threshold voltage during device operation is called the effective work function (φ eff ). On the other hand, the work function specific to the electrode metal is called a vacuum work function (φ vac ). From the viewpoint of ease of control of the threshold voltage, it is ideal that φ eff = φ vac , but this is not generally true. φ eff <φ vac for p metal and φ eff > φ vac for n metal. As a result, the actual threshold voltage becomes smaller than the ideal threshold voltage, and the device operation becomes difficult. On the other hand, according to the present embodiment, as described above, the effective work function and the vacuum work function of the metal electrode can be easily made equal, and the threshold voltage can be easily controlled.
図10は、特許文献1に開示されている半導体装置における分子層の作用を説明するための概念図である。すなわち、図10(a)及び(b)は、状態密度分布を模式的に表した図である。ここで、状態密度は曲線で表し、状態が満たされた領域を陰影により表した。
ここで、前述した特許文献1においても、解決すべき課題は、界面の閾値電圧の制御であるとされている。
FIG. 10 is a conceptual diagram for explaining the action of the molecular layer in the semiconductor device disclosed in
Here, also in
図10(a)は、単分子層を導入しない場合の、金属層と絶縁層のバンドギャップ付近の状態密度分布を表している。この場合、バルク結晶のエネルギーバンド構造によって決まる電気的中性準位にフェルミ準位がピン止めされる。すなわち、通常の半導体又は絶縁体と金属との界面においては、バンドギャップ中の界面準位に起因して閾値電圧の変動が生じる。 FIG. 10A shows a state density distribution in the vicinity of the band gap between the metal layer and the insulating layer when no monomolecular layer is introduced. In this case, the Fermi level is pinned to the electrical neutral level determined by the energy band structure of the bulk crystal. That is, at the interface between a normal semiconductor or insulator and metal, the threshold voltage fluctuates due to the interface state in the band gap.
これを回避するため、特許文献1では、有機分子からなる単分子層を導入して界面準位をなくす、という手法を用いている。図10(b)は、特許文献1に開示された半導体装置(単分子層を導入した場合)において、金属層/単分子層/絶縁層からなる積層構造を形成したときの界面付近の状態密度分布を表す。図10(b)に表した状態においては、有機分子の価電子と絶縁層表面のダングリングボンドとを反応させたり、分子間または電極・分子間で電荷を移動させて界面準位を変化させている。ここで用いる有機分子の分子準位はもともとドナー・アクセプタ準位に位置するが、電荷移動の結果、バンドギャップの外に移動する。この結果、界面準位は存在しなくなる。また、ドナー性分子とアクセプタ分子の間の電荷移動で生じた電気双極子によって、表面電位が制御される。この事例でも表面電位を所望の位置に変動させることはできるが、この現象は有機分子の価電子とダングリングボンドとの相互作用等の結果として生じるものであるため、事前に表面電位を予測することは困難である。すなわち、様々な種類の有機薄膜を用いてそれぞれの表面電位を測定する試行錯誤を行う必要がある。このため、特許文献1に開示されている半導体装置は、所望の表面電位を得るために、相対的にコストがかかる。
In order to avoid this,
これに対して、本実施形態によれば、図9に関して前述したように、所定のバンドギャップ内極大準位を有する単分子層を設けることにより、所望のエネルギー準位にフェルミ準位をピン止めできる。つまり、金属電極の実効仕事関数と真空仕事関数とを容易に等しくすることができ、閾値電圧の制御が容易となる。
特許文献1においては、フェルミ準位がピン止めされることにより、高密度の界面準位のためFET(電界効果トランジスタ)動作はしないということを前提にして、この界面準位をなくすことを主眼に置いて対策を講じている。これに対して、本実施形態は、逆にフェルミ準位のピン止めという現象を利用して、分子準位を用いて所望のエネルギー準位にフェルミ準位をピン止めし、もって閾値制御(FET動作)を可能ならしめている。
On the other hand, according to the present embodiment, as described above with reference to FIG. 9, the Fermi level is pinned to a desired energy level by providing a monomolecular layer having a predetermined maximum level in the band gap. it can. That is, the effective work function and the vacuum work function of the metal electrode can be easily made equal, and the threshold voltage can be easily controlled.
In
本実施形態における半導体層40、50、金属層46、56、単分子層44、54については、第1の実施形態で挙げたものと同様のものを用いることができる。
The semiconductor layers 40 and 50, the metal layers 46 and 56, and the
絶縁層42、52としては、あらゆる有限のバンドギャップを有する材料系が対象となる。例えば、Al、Hf、Y、Ti,Zr,Si,Ta、及びランタノイド元素から選ばれる少なくとも一種類以上の元素を含む酸化物、窒化物、及び酸窒化物等の高誘電率の金属酸化物膜(high−k膜)が挙げられる。ここで、ランタノイド元素は、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、及びLuを含む。本実施形態の半導体装置において、high−k膜を構成するHfシリケート、Zrシリケート等に窒素を添加することにより、これらhigh−k膜を非晶質とすることができる。これにより、high−k膜の耐熱性を向上させるとともに、ゲートリーク電流を抑えることができる。
As the insulating
一方、シランカップリング剤を単分子層44、54の分子の末端基として導入すると、SAM膜が形成しやすくなる。特に、絶縁層42、52の材料は金属酸化物であることが多いことや、シランカップリング剤は金属酸化物上のSAM膜の形成を促進することから、シランカップリング剤を導入することは有効である。これにより、単分子層と絶縁層はシロキサン結合で結ばれ、熱的安定性を有するSAM膜をhigh−k膜上に形成することができる。このSAM膜は、少なくとも300℃まで破壊されないことが判明している(Jpn. J. Appl. Phys. Vol. 40 (2001) pp. 4344-4348)。
また、第1の実施形態と同様に、本実施形態においても、工程劣化に強く、プロセスウィンドウを広く取ることができる。
On the other hand, when a silane coupling agent is introduced as a molecular end group of the
As in the first embodiment, this embodiment is also resistant to process deterioration and can take a wide process window.
以下、絶縁層42、52の材料として金属酸化物を用いた場合について説明する。
絶縁層42、52の材料として金属酸化物を用いた場合、一般に酸素欠損を生じ、金属との間で電荷移動が生じる。この対策としては、(1)追加酸化や熱処理を行う、(2)異種元素を導入する、などの技術があった。しかし、(1)については、追加酸化をすると換算膜厚が増え、また熱処理をすると閾値電圧が変動するという問題があり、(2)については、原子一層レベルでの工程管理が必要となるため、プロセスウィンドウが狭いという問題がある。
Hereinafter, the case where a metal oxide is used as the material of the insulating
When a metal oxide is used as the material of the insulating
これに対して、本実施形態においては、(1)の技術のように換算膜厚が増加することがなく、また、(2)の技術のように原子レベルで制御する必要がなく、有機化合物の分子レベルの工程管理でよいため、プロセスウィンドウを広く取ることができる。すなわち、本実施形態における工程管理は、熱処理で拡散しやすい原子を用いるのでなく、原子と比べて大きいため拡散しにくい有機化合物分子を用いるものであり、また、界面の構造の詳細に因らないため、原子一層レベルでの組成を制御するという管理ではなく、有機化合物の構造を選択するという管理でよいため、プロセスウインドウを広くできる。 On the other hand, in this embodiment, the equivalent film thickness does not increase as in the technique (1), and it is not necessary to control at the atomic level as in the technique (2). Therefore, the process window can be widened. That is, the process management in this embodiment uses organic compound molecules that are difficult to diffuse because they are larger than the atoms, rather than using atoms that are easily diffused by heat treatment, and do not depend on the details of the interface structure. Therefore, the management of selecting the structure of the organic compound, not the management of controlling the composition at the atomic level, can be widened, so that the process window can be widened.
本実施形態のうち、TPD分子のSAM膜からなる単分子層44、54を用いた場合において、φeffを測定したところ、5.2eVとなった。これは、TPD分子のSAM膜を導入しない場合に測定した値である4.7eVと比較して、元のφvac=5.5eVに近い値であり、効果があることが確認できる。また、工程劣化も起きていないことがわかる。
In this embodiment, when the
(第3の実施形態)
次に、本発明の第3の実施形態である半導体装置の製造方法について、図11〜14を参照しつつ説明する。
図11〜14は、本実施形態の製造工程を表す断面図である。本実施形態の半導体装置は、P型MOSFETとN型MOSFETとを含むCMOSデバイスである。この製造方法は、いわゆるリプレースメントゲート法を用いたものである。
(Third embodiment)
Next, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS.
11-14 is sectional drawing showing the manufacturing process of this embodiment. The semiconductor device of the present embodiment is a CMOS device including a P-type MOSFET and an N-type MOSFET. This manufacturing method uses a so-called replacement gate method.
まず、図11に表すように、半導体基板100に、STI(Shallow Tranch Isolation)構造の素子分離層106によって分離されたN型ウェル領域102及びP型ウェル領域104を形成する。続いて、N型ウェル領域102及びP型ウェル領域104にそれぞれダミーゲート(図示せず)を形成する。これらダミーゲートをマスクとして、N型ウェル領域102にP型不純物を注入してP型エクステンション層110を形成するとともに、P型ウェル領域104にN型不純物を注入してN型エクステンション層114を形成する。その後、上記ダミーゲートの側部に側壁層116を形成する。その後、ダミーゲート及び側壁層116をマスクとして、N型ウェル領域102にP型不純物を注入してP型拡散層108を形成するとともに、P型ウェル領域104にN型不純物を注入してN型拡散層112を形成する。
First, as shown in FIG. 11, an N-
その後、層間絶縁膜118を堆積し、層間絶縁膜118を平坦化する。その後、上記ダミーゲートを除去して、図11に表す構造を得る。図11からわかるように、ダミーゲートが除去された後に、溝120が形成される。なお、P型拡散層108及びN型拡散層112の上に、サリサイド層(図示せず)が形成されていてもよい。
Thereafter, an
次に、図12に表すようにゲート絶縁材料膜122を堆積する。本実施形態では、例えば、Hfの原子濃度が30%のハフニウムシリケートからなるゲート絶縁材料膜122を3nm堆積することができる。堆積方法としては、ALD(Atomic Layer Deposition:原子層堆積)法を用いることができる。堆積方法は、ダミーゲートが除去された後の溝120の底面及び側面に沿ってゲート絶縁材料膜122を形成することが可能な方法であればよく、例えば、CVD(Chemical Vapor Deposition:化学気相堆積)法等でもよい。
Next, a gate insulating
次に、図13に表すように、ゲート絶縁材料膜122の上に、ゲート絶縁材料膜122に沿って単分子層124を堆積する。ここで、単分子層124は、例えば、LB膜でもSAM膜でもよい。分子種は、図3の(e)の分子を用いることができる。その後、124aの領域を選択エッチングした後、単分子層124aを堆積する。単分子層124aは、例えば、LB膜でもSAM膜でもよい。分子種は、例えば図4の(e)の分子を用いることができる。
Next, as illustrated in FIG. 13, the
次に、図14を参照しつつ説明する。まず、溝120を埋め込むように金属ゲート層126を堆積する。金属ゲート層126は、例えばW(タングステン)からなるものでよい。堆積方法としては、例えばMOCVD法が挙げられる。その後、通常のCMP(Chemical Mechanical Polishing:化学機械研磨)法によって上面全体を平坦化する。これにより、PチャネルMISトランジスタ形成領域とNチャネルMISトランジスタ形成領域との上に、ゲート絶縁膜122及び122aと、単分子層124及び124aと、ゲート電極126とを形成し、図14に表す構造を得る。Wは仕事関数が4.1〜5.2eVであるため、n金属、p金属の両方に使用することができる。
Next, a description will be given with reference to FIG. First, a
本実施形態の効果は、第1の実施形態及び第2の実施形態に関して前述したものと同様である。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第1の実施形態及び第2の実施形態で述べたものを適宜用いることができる。 The effects of this embodiment are the same as those described above with respect to the first embodiment and the second embodiment. In addition, as the respective constituent elements and the like, those described in the first embodiment and the second embodiment can be used as appropriate without departing from the spirit of the present embodiment.
(第4の実施形態)
次に、本発明の第4の実施形態である有機トランジスタ及びその製造方法について、図15〜17を用いて説明する。
図15は、本発明の第4の実施形態に係る半導体装置の基本構成を概念的に表す断面図である。本実施形態の構成は、以下の通りである。基板70の上に絶縁層72が形成され、絶縁層72の上に有機半導体からなるチャネル形成用の半導体層(半導体)78が形成される。半導体層78の両側に、ソース・ドレイン電極76、76が形成される。半導体層78と、ソース・ドレイン電極76、76とを覆うように、絶縁層(絶縁体)80が形成される。絶縁層80の上に、単分子層82が形成され、単分子層82の上にゲート電極(導電体)84が形成される。
(Fourth embodiment)
Next, the organic transistor which is the 4th Embodiment of this invention, and its manufacturing method are demonstrated using FIGS.
FIG. 15 is a cross-sectional view conceptually showing the basic structure of the semiconductor device according to the fourth embodiment of the present invention. The configuration of this embodiment is as follows. An insulating
次に、本発明の第4の実施形態に係る半導体装置の具体例及びその製造方法について、図16〜18を用いて説明する。
図18は、本発明の第4の実施形態に係る有機トランジスタを表す断面図である。
十分に厚い液晶性ポリマーからなる基板70の上に絶縁性微粒子を含む絶縁層72が形成され、絶縁層72の上に有機半導体であるペンタセンからなるチャネル形成用の半導体層78が形成される。半導体層78の両側に、金属からなるソース・ドレイン電極76、76が形成される。半導体層78と、ソース・ドレイン電極76、76とを覆うように、ハフニウムシリケートからなる絶縁層80が形成される。絶縁層72と半導体層78の間、及び絶縁層72と絶縁層80との間には、フッ素系側鎖を持つポリイミドからなる絶縁層74が形成される。絶縁層80の上に、TPD分子のSAM膜からなる単分子層82が形成され、単分子層82の上に金属からなるゲート電極84が形成される。
Next, a specific example of a semiconductor device according to the fourth embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS.
FIG. 18 is a sectional view showing an organic transistor according to the fourth embodiment of the present invention.
An insulating
以下に、本実施形態の半導体装置の製造方法の具体例を示す。
図16〜18は、本実施形態の半導体装置の製造工程を表す断面図である。
トップゲート型の有機電界効果トランジスタ(有機FET)について、ソース・ドレイン及びゲートの形成方法としてインクジェット描画法を用いた例を挙げる。
Below, the specific example of the manufacturing method of the semiconductor device of this embodiment is shown.
16 to 18 are cross-sectional views showing the manufacturing process of the semiconductor device of this embodiment.
For a top gate type organic field effect transistor (organic FET), an example using an ink jet drawing method as a method of forming a source / drain and a gate will be given.
図16に表すように、液晶性ポリマーからなる基板70の上に、直径50nmのSiO2微粒子を含むSiO2系酸化物をオフセット印刷で塗布し、絶縁性微粒子を含む絶縁層72を形成する。このとき、微粒子以外の部分が約20nmの厚さになるようにすることができる。これに紫外線を照射した後、250℃のオーブンで60分焼成する。SiO2微粒子部分の凹凸は、SiO2系酸化物層に対して平均で40nm程度露出する。SiO2微粒子の密度は、例えば、約50個/μm2である。次に、フッ素系側鎖を持つ低表面エネルギーのポリイミドを10nmの厚さになるように印刷し、絶縁性微粒子を含まない絶縁層74を形成する。その後焼成を行う。その後、ソース部及びドレイン部となる領域だけにエッチングを行い、これら領域から絶縁層74を取り除く。
As represented in FIG. 16, on a
その後、ソース・ドレイン電極76、76を、インクジェット描画法を用いて形成する。電極材料には、例えば、金コロイドを水系の溶液に分散したものを用いることができる。この金コロイド溶液を絶縁層74の上部表面のうちチャネル部となる領域(半導体層78が形成される領域)にインクジェット描画で塗布する。ここで、絶縁層74を構成するフッ素系側鎖を持つポリイミドの表面エネルギーが30mN/mと非常に低いため、金コロイド溶液は絶縁層74上で二つに分離し、チャネル部の両側に設けられたソース部及びドレイン部に自発的に移動して安定化する。この状態で、例えば250℃のオーブンで60分焼成を行い、金コロイド粒子同士を融着して完全に金属化してソース・ドレイン電極76、76とする。その後、基板の洗浄を行う。
Thereafter, source /
その後、図17に表すように、絶縁層74の上部表面のうちチャネル部となる領域に、ペンタセン前駆体クロロホルム溶液をインクジェット描画法にて100nm形成する。その後、200℃のオーブンで60分焼成を行ってペンタセンを結晶化させる。これにより、半導体層78を形成することができる。チャネル長は、例えば5μmとすることができる。
After that, as shown in FIG. 17, a pentacene precursor chloroform solution is formed to a thickness of 100 nm on the upper surface of the insulating
次に、図18を参照しつつ説明する。上記のようにして形成した基板の上に半導体層78と、ソース・ドレイン電極76、76とを覆うように、ハフニウムシリケート層を堆積し、絶縁性微粒子を含まない絶縁層80を形成する。その後、TPD分子のSAM膜からなる単分子層82を形成する。その後、チャネル部の直上となる領域に金属からなるゲート電極84をインクジェット描画法で形成する。電極材料には、ソース・ドレイン電極と同様に、例えば金コロイドの分散溶液を用いることができる。液滴径は、例えば20μmとすることができる。焼成は、例えば、250℃のオーブンで60分行う。
Next, a description will be given with reference to FIG. A hafnium silicate layer is deposited on the substrate formed as described above so as to cover the
絶縁性微粒子及び絶縁性微粒子を含む絶縁層72については、上述した具体例においてはこれら両方にSiO2を用いるが、これ以外にも、例えば、Al2O3やTa2O5等の他の無機系絶縁材料を用いることもできる。また、例えば、ポリイミド、ポリアミド、ポリアミドイミド等の有機系絶縁材料を用いることもできる。
As for the insulating fine particles and the insulating
半導体層78については、上述の具体例においてはペンタセンを用いるが、その他の低分子半導体材料の可溶性前駆体や、材料そのものが可溶性の低分子半導体材料を用いることもできる。また、高分子系の有機半導体材料であってホッピング伝導が主鎖伝導よりも支配的なものを用いることもできる。
For the
ソース・ドレイン電極76、76、及びゲート電極84の導電性材料については、上述した具体例においては金コロイドを分散させた溶液を用いるが、これ以外にも、例えばナノ粒子を用いた低温焼成が可能なPt等あらゆる高導電性金属のコロイド溶液を用いることもできる。また、インクジェット描画により塗布することができるPEDOT−PSS(Polystyrenesulfonate doped PEDOT(Poly(3,4-ethylenedioxythiophene)))等の有機系の導電性材料を用いることもできる。
As the conductive material for the source /
本実施形態の効果は、第1の実施形態及び第2の実施形態に関して前述したものと同様である。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第1の実施形態及び第2の実施形態で述べたものを適宜用いることができる。 The effects of this embodiment are the same as those described above with respect to the first embodiment and the second embodiment. In addition, as the respective constituent elements and the like, those described in the first embodiment and the second embodiment can be used as appropriate without departing from the spirit of the present embodiment.
(第5の実施形態)
次に、本発明の第5の実施形態である不揮発性半導体メモリセル及びその製造方法について、図19〜図25を用いて説明する。
図19は、本発明の第5の実施形態に係る半導体装置を概念的に表す断面図である。本実施形態の半導体装置は、制御ゲート層(第1の導電体)210/単分子層208/絶縁層(第2の絶縁体)206/浮遊ゲート層(第2の導電体)204/絶縁層(第1の絶縁体)202/半導体層(半導体)200という積層構造を有する。これは、例えば、NAND型不揮発性半導体メモリ装置の一つのセル部分を表している。
(Fifth embodiment)
Next, the non-volatile semiconductor memory cell which is the 5th Embodiment of this invention, and its manufacturing method are demonstrated using FIGS.
FIG. 19 is a cross-sectional view conceptually showing the semiconductor device according to the fifth embodiment of the present invention. The semiconductor device of this embodiment includes a control gate layer (first conductor) 210 /
図20は、本発明の第5の実施形態に係る不揮発性半導体メモリセルを表す断面図である。
p型Si基板300の上に、熱酸窒化膜(SiON膜)からなるトンネル絶縁膜302を介して、n+型多結晶Si層からなる浮遊ゲート電極304が形成されている。浮遊ゲート電極304の上に、HfAlOxからなる電極間絶縁膜306が形成されている。そして、電極間絶縁膜306の上にTPD分子のSAM膜からなる単分子層308が形成され、その上にAuからなる制御ゲート電極310が形成されている。
FIG. 20 is a cross-sectional view showing a nonvolatile semiconductor memory cell according to the fifth embodiment of the present invention.
A floating
トンネル絶縁膜302の膜厚は、例えば7nmから8nm程度である。浮遊ゲート電極304と制御ゲート電極310の膜厚は、例えば30nmから60nm程度である。電極間絶縁膜306の膜厚は、例えば10nmから30nm程度である。浮遊ゲート電極304を構成するn+型多結晶Siの仕事関数は約4eVであり、制御ゲート電極310を構成するAuの仕事関数は約5eVである。
The film thickness of the
浮遊ゲート電極304については、本実施形態ではn+型多結晶Siを用いたが、それ以外に、例えばAu、Pt、Co、Be、Ni、Rh、Pd、Te、Re、Mo、Al、Hf、Ta、Mn、Zn、Zr、In、Bi、Ru、W、Ir、Er、La、Ti、及びYから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることもできる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。
For the floating
制御ゲート電極310については、本実施形態ではAuを用いたが、それ以外に、例えばPt、Co、Be、Ni、Rh、Pd、Te、Re、Mo、Al、Hf、Ta、Mn、Zn、Zr、In、Bi、Ru、W、Ir、Er、La、Ti、及びYから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることもできる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。
For the
電極間絶縁膜306を構成する高誘電率材料については、本実施形態ではHfAlOxを用いたが、それ以外に、例えばAl、Hf、La、Y、Ce、Ti、Zr、Si、及びTaから選ばれる少なくとも一種類以上の元素を含む酸化物、窒化物、または酸窒化物を用いることができ、それらの膜の積層物を用いることもできる。また、これらの高誘電体絶縁膜と、Si酸化膜、Si窒化膜、またはSi酸窒化膜を組み合わせた積層物を用いてもよい。
For the high dielectric constant material constituting the interelectrode
次に、本実施形態の半導体装置の製造方法について説明する。
図21〜25は、本発明の第5の実施形態に係る不揮発性半導体メモリセルの製造工程を表す断面図である。各図の(a)と(b)は、互いに直交する断面を表している。
Next, a method for manufacturing the semiconductor device of this embodiment will be described.
21 to 25 are cross-sectional views showing a manufacturing process of the nonvolatile semiconductor memory cell according to the fifth embodiment of the present invention. In each figure, (a) and (b) represent cross sections orthogonal to each other.
まず、図21に表すように、所望の不純物をドーピングしたp型Si基板400の上部表面に、トンネル絶縁膜となる厚さ約7nmから8nmのSiON膜402を熱酸化法により形成する。その後、浮遊ゲート電極となる厚さ60nmのリンドープのn+型多結晶Si層404をCVD法で堆積する。このときの温度は、例えば620℃とすることができる。その後、素子分離加工のためのマスク材406をCVD法で堆積する。
First, as shown in FIG. 21, a
その後、レジストマスク(図示せず)を用いたRIE(Reactive Ion Etching:反応性イオンエッチング)法により、マスク材406、多結晶Si層404、SiON膜402を順次エッチング加工する。その後、Si基板400の露出領域をエッチングして、深さ100nmの素子分離溝408を形成する。
Thereafter, the
その後、図22に表すように、全面に素子分離用のシリコン酸化膜410を堆積して、素子分離溝408を完全に埋め込む。その後、シリコン酸化膜410の上部表面をCMP法で除去して、表面を平坦化する。このとき、マスク材406の上面が露出する。
Thereafter, as shown in FIG. 22, a
次に、図23を参照しつつ説明する。露出したマスク材406を、選択的にエッチング除去する。その後、シリコン酸化膜410の露出表面を希フッ酸溶液でエッチング除去し、n+多結晶Si層404の側壁面412を露出させる。その後、上部全表面に、電極間絶縁膜となる厚さ15nmのHfAlOx膜414を形成する。HfAlOx膜414は、例えば、Al(CH3)3、Hf[N(CH3)2]4とH2Oを原料として250℃でALD法を実施し、続いて1000℃、N2、1気圧の雰囲気でアニールを行うことによって形成することができる。
その後、図24に表すように、TPD分子のSAM膜416を堆積し、Auを蒸着して制御金属ゲート電極418とする。
Next, a description will be given with reference to FIG. The exposed
Thereafter, as shown in FIG. 24, a
なお、これらの膜の製造方法は、ここに例示した方法には限られない。他の原料ガスを用いてもよく、また、ALD、CVD法以外の、例えばスパッタ法、蒸着法、レーザアブレーション(Laser ablation)法、もしくはMBE(Molecular Beam Epitaxy:分子線エピタキシー成長)法、またはこれらの手法を組み合わせた成膜方法を用いてもよい。 In addition, the manufacturing method of these films | membranes is not restricted to the method illustrated here. Other source gases may be used, and other than ALD and CVD, for example, sputtering, vapor deposition, laser ablation, MBE (Molecular Beam Epitaxy), or these A film forming method combining these methods may be used.
その後、レジストマスク(図示せず)を用いたRIE法により、制御金属ゲート電極418、SAM膜416、HfAlOx膜414、多結晶Si層404、SiON膜402を順次エッチング加工して、ワード線方向のスリット部420を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。
最後に、図25に表すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜422を熱酸化法で形成する。その後、イオン注入法を用いてn+型のソース・ドレイン拡散層400Aを形成する。その後、全面を覆うようにシリコン酸化膜等の層間絶縁膜424をCVD法で形成する。その後は、配線層等を形成して、不揮発性メモリセルが完成する。
Thereafter, the control
Finally, as shown in FIG. 25, a
本実施形態の効果は、第1の実施形態及び第2の実施形態に関して前述したとおりである。また、各構成要素等は、本実施形態の趣旨に反しない範囲で第1の実施形態及び第2の実施形態で述べたものを適宜用いることができる。 The effect of this embodiment is as described above with respect to the first embodiment and the second embodiment. In addition, as the respective constituent elements and the like, those described in the first embodiment and the second embodiment can be used as appropriate without departing from the spirit of the present embodiment.
(シミュレーション実施例)
次に、単分子層を導入することの効果に関するシミュレーション実施例について、図26及び図27を参照しつつ説明する。
上述した単分子層を導入することの効果を検証するため、以下の通りシミュレーションを行った。
(Example of simulation)
Next, simulation examples regarding the effects of introducing a monomolecular layer will be described with reference to FIGS. 26 and 27. FIG.
In order to verify the effect of introducing the above-described monomolecular layer, simulation was performed as follows.
金属層にはn金属であるアルミニウム(Al)を用い、絶縁層にはHfO2を用いた。両者の間に単分子層を導入することにより、金属層(n金属であるアルミニウム)の実効仕事関数(WFeff)を、所望の値(ここでは、p金属の実効仕事関数)に設定することが可能か否かについて調べた。 Aluminum (Al), which is an n metal, was used for the metal layer, and HfO 2 was used for the insulating layer. By setting a monomolecular layer between the two, the effective work function (WF eff ) of the metal layer (aluminum which is n metal) is set to a desired value (here, the effective work function of p metal). We investigated whether it was possible.
単分子層には、トリフェニルアミン(triphenylamine:TPA)を用いた。TPAは、TPDを半分に切断したような分子であり、TPDと殆ど同じ電子構造を有する。このため、TPAのイオン化ポテンシャル(IP)は5.5eV程度であると見積もることができる。この値は、p金属の実効仕事関数に近い値である。すなわち、TPAは、p金属型にフェルミ準位をピン止めする機能を有する分子(p型ピニング分子)であると期待される。また、置換されたTPAも同様の効果を有すると考えられる。 Triphenylamine (TPA) was used for the monomolecular layer. TPA is a molecule obtained by cutting TPD in half and has almost the same electronic structure as TPD. For this reason, it can be estimated that the ionization potential (IP) of TPA is about 5.5 eV. This value is close to the effective work function of p metal. That is, TPA is expected to be a molecule (p-type pinning molecule) having a function of pinning the Fermi level to the p metal type. In addition, substituted TPA is considered to have the same effect.
図26は、実施例及び比較例に係る構造を表す模式図である。
図26(a)は、実施例に係る構造を表す模式図である。Al結晶とHfO2結晶との間にTPAからなる単分子層が導入されている。また、図26(b)は、TPAの分子構造を表す模式図である。
一方、図26(c)は、実施例と対比される比較例に係る構造を表す模式図である。単分子層は存在せず、Al結晶とHfO2結晶のみの構造となっている、
これら単位格子について、三次元周期境界条件の下で解析を行った。最上層のAl結晶の表面は真空に接し、最下層のHfO2結晶の底面を中心に、上下対称となる構造を用いた。すなわち、実施例についてはAl/TPA/HfO2/TPA/Alという構造を用い、比較例についてはAl/HfO2/Alという構造を用いた。
FIG. 26 is a schematic diagram illustrating structures according to Examples and Comparative Examples.
FIG. 26A is a schematic diagram illustrating a structure according to an example. A monomolecular layer made of TPA is introduced between the Al crystal and the HfO 2 crystal. FIG. 26B is a schematic diagram showing the molecular structure of TPA.
On the other hand, FIG.26 (c) is a schematic diagram showing the structure which concerns on the comparative example contrasted with an Example. There is no monomolecular layer, and only an Al crystal and a HfO 2 crystal are used.
These unit cells were analyzed under three-dimensional periodic boundary conditions. The surface of the uppermost Al crystal was in contact with vacuum, and a vertically symmetrical structure was used around the bottom surface of the lowermost HfO 2 crystal. That is, the structure of Al / TPA / HfO 2 / TPA / Al was used for the examples, and the structure of Al / HfO 2 / Al was used for the comparative examples.
実施例及び比較例に係る構造体の実効仕事関数を求めるため、密度汎関数理論に基づく、第一原理擬ポテンシャルを用いた第一原理電子構造計算ソフトにより、構造緩和シミュレーションを行った。このソフトでは、基底関数に平面波基底を用いている。 In order to obtain the effective work functions of the structures according to Examples and Comparative Examples, structural relaxation simulation was performed by first-principles electronic structure calculation software using first-principle pseudopotentials based on density functional theory. In this software, a plane wave basis is used as a basis function.
実効仕事関数(WFeff)の変化は、界面の双極子モーメントにより、金属及び絶縁体のバンド端の準位が相対的に変化する結果生じると考えられている。ここで、実効仕事関数は、フェルミ準位をゼロとして測った価電子帯上端(VBM)のエネルギー値(価電子帯オフセット:Valence Band Offset:VBO)を用いて、次の理論式から予測することができる。
WFeff=χ+(kα+1)E’g−VBO’
それぞれの記号の意味は次の通りである。
χは、電子親和力である。
k=Eg/E’g−1。ただし、Egは実測のバンドギャップ、E’gは計算で得られるバンドギャップである。
α=Dc/(Dc+Dv)。ただし、Dcは絶縁体の伝導帯の実効的な状態密度、Dvは絶縁体の価電子帯の実効的な状態密度である。
VBO’=−VBO(価電子帯オフセット)。
「(kα+1)」は、第一原理計算によって算出されるバンドギャップ(E’g)が過小となるため、補正のために設けられた係数である。
The change in the effective work function (WF eff ) is considered to result from a relative change in the band edge levels of the metal and the insulator due to the dipole moment of the interface. Here, the effective work function is predicted from the following theoretical formula using the energy value (Valence Band Offset: VBO) of the valence band upper end (VBM) measured with the Fermi level as zero. Can do.
WF eff = χ + (kα + 1) E′g−VBO ′
The meaning of each symbol is as follows.
χ is the electron affinity.
k = Eg / E′g−1. Here, Eg is an actually measured band gap, and E′g is a band gap obtained by calculation.
α = Dc / (Dc + Dv). However, Dc is an effective density of states of the conduction band of the insulator, and Dv is an effective density of states of the valence band of the insulator.
VBO ′ = − VBO (valence band offset).
“(Kα + 1)” is a coefficient provided for correction because the band gap (E′g) calculated by the first principle calculation is too small.
Al/HfO2構造については、各々の値は次のようになる。 For the Al / HfO 2 structure, the values are as follows:
χ=2.5、k=0.667、α=0.383、E’g=3.6
次に、比較例に係る構造、すなわちTPAからなる単分子層が導入されない構造(Al/HfO2/Al)、及び実施例に係る構造、すなわちTPAからなる単分子層が導入された構造(Al/TPA/HfO2/TPA/Al)のそれぞれについて、価電子帯オフセット(VBO)を求める。
χ = 2.5, k = 0.667, α = 0.383, E′g = 3.6
Next, a structure according to a comparative example, that is, a structure in which a monolayer composed of TPA is not introduced (Al / HfO 2 / Al), and a structure according to an example, that is, a structure in which a monolayer composed of TPA is introduced (Al For each of / TPA / HfO 2 / TPA / Al), the valence band offset (VBO) is determined.
一般に、バンド端は、状態密度(Density Of States:DOS)から求めることができる。金属/絶縁体界面の構造モデルは必ず金属になるので、バンドギャップは存在しない。このため、絶縁体領域のバンド端を、界面から離れた場所にある原子周りの状態密度を調べて求める。 In general, the band edge can be obtained from the density of states (DOS). Since the structural model of the metal / insulator interface is always metal, there is no band gap. For this reason, the band edge of the insulator region is obtained by examining the density of states around atoms located away from the interface.
図27は、実施例及び比較例に係るシミュレーション結果を表すグラフ図である。
図27(a)は、比較例に係る状態密度を表すグラフ図である。すなわち、このグラフ図は、TPAからなる単分子層を含まない構造(Al/HfO2/Al)について、金属層/絶縁層界面から離れた場所に存在するハフニウム(Hf)原子及び酸素(O)原子の周りの領域に射影した状態密度(Atomic Local Density Of States:ALDOS)を表す。前述したように、価電子帯オフセット(VBO)は、フェルミ準位をゼロとして測った価電子帯上端のエネルギー値である。したがって、図27(a)において低エネルギー側のピークが立ち上がり始める位置が価電子帯上端(VBM)で、そのエネルギー値が価電子帯オフセット(VBO)である。図から、VBO=−3と読み取れる。
FIG. 27 is a graph illustrating simulation results according to the example and the comparative example.
FIG. 27A is a graph showing the density of states according to the comparative example. That is, this graph shows a structure (Al / HfO 2 / Al) that does not include a monomolecular layer made of TPA, hafnium (Hf) atoms and oxygen (O) present at a location away from the metal layer / insulating layer interface. This represents the density of states (ALDOS) projected onto the area around the atom. As described above, the valence band offset (VBO) is an energy value at the upper end of the valence band measured with the Fermi level set to zero. Therefore, in FIG. 27A, the position where the peak on the low energy side begins to rise is the valence band upper end (VBM), and the energy value is the valence band offset (VBO). From the figure, it can be read that VBO = -3.
一方、図27(b)は、実施例に係る状態密度を表すグラフ図である。すなわち、このグラフ図は、TPAからなる単分子層を含む構造(Al/TPA/HfO2/TPA/Al)について、金属層/絶縁層界面から離れた場所に存在するハフニウム(Hf)原子及び酸素(O)原子の、原子軌道に射影した状態密度(ALDOS)を表す。それぞれの元素について、2原子を取り上げて調べた(Hf1、Hf25、O9、及びO33)。上記と同様の要領で、この構造のVBOは、VBO=−1.3と読み取れる。 On the other hand, FIG. 27B is a graph showing the density of states according to the example. That is, this graph shows the structure (Al / TPA / HfO 2 / TPA / Al) including a monomolecular layer made of TPA, hafnium (Hf) atoms and oxygen existing at a location away from the metal layer / insulating layer interface. (O) represents the density of states (ALDOS) of atoms projected onto atomic orbitals. Each element was examined by picking up two atoms (Hf1, Hf25, O9, and O33). In the same manner as described above, the VBO of this structure can be read as VBO = −1.3.
したがって、Al/HfO2/Al構造については、VBO’=3.0となり、WFeff=4.02eVとなる。このWFeffの値は、実測値(4.2eV、M. Koyama et al., Tech. Digest IEDM, p499 (2004))をよく再現している。
一方、Al/TPA/HfO2/TPA/Al構造については、VBO’=1.3となり、WFeff=5.7eVとなる。このWFeffの値は、p金属のWFeffの値に近い。
Therefore, for the Al / HfO 2 / Al structure, VBO ′ = 3.0 and WF eff = 4.02 eV. The value of this WF eff closely reproduces the actual measurement value (4.2 eV, M. Koyama et al., Tech. Digest IEDM, p499 (2004)).
On the other hand, for the Al / TPA / HfO 2 / TPA / Al structure, VBO ′ = 1.3 and WF eff = 5.7 eV. The value of this WF eff is close to the value of WF eff of p metal.
以上から、p型ピニング分子と考えられるTPA(イオン化ポテンシャル(IP)≒5.5eV)からなる単分子層を導入することにより、金属層/絶縁層界面の電気的中性準位(CNL)が変化し、n金属であるAlの実効仕事関数(4.02eV)が変動してp金属の実効仕事関数に近い値(5.7eV)になったことが確認できた。ここで、変化後の実効仕事関数(5.7eV)は、TPAのイオン化ポテンシャル(約5.5eV)に近い値である。すなわち、単分子層の導入によって特定のエネルギー準位にフェルミ準位がピン止めされたことになる。
したがって、本実施例によって、特定のイオン化ポテンシャルを持つ分子からなる単分子層を導入することにより、金属層の実効仕事関数を所望の値に設定することが可能となることが確認された。
From the above, by introducing a monomolecular layer composed of TPA (ionization potential (IP) ≈5.5 eV) considered to be a p-type pinning molecule, the electrical neutral level (CNL) at the metal layer / insulating layer interface is reduced. It was confirmed that the effective work function (4.02 eV) of Al, which is an n metal, was changed to a value (5.7 eV) close to the effective work function of the p metal. Here, the effective work function (5.7 eV) after the change is close to the ionization potential (about 5.5 eV) of TPA. That is, the Fermi level is pinned to a specific energy level by introducing a monomolecular layer.
Therefore, it was confirmed by this example that the effective work function of the metal layer can be set to a desired value by introducing a monomolecular layer made of molecules having a specific ionization potential.
以上、本発明の実施の形態について説明した。しかし、本発明はこれらの記述に限定されるものではない。前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、本発明の実施の形態が備える各要素およびその配置などは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
The embodiment of the present invention has been described above. However, the present invention is not limited to these descriptions. As long as the features of the present invention are provided, those skilled in the art appropriately modified the design of the above-described embodiments are also included in the scope of the present invention. For example, each element provided in the embodiment of the present invention and the arrangement thereof are not limited to those illustrated, but can be changed as appropriate.
Moreover, each element with which each embodiment mentioned above is provided can be combined as long as technically possible, and the combination of these is also included in the scope of the present invention as long as it includes the features of the present invention.
10 半導体層
12 単分子層
14 金属層
20 半導体層
20A ソース・ドレイン拡散層
22 単分子層
30 半導体層
30A ソース・ドレイン拡散層
32 金属層
40 半導体層
42 絶縁層
44 単分子層
46 金属層
50 シリコン基板
50A 拡散領域
50B 拡散領域
50C 金属シリサイド層
50D チャネル領域
52 金属シリケート膜
54 単分子層
56 ゲート電極
58 側壁絶縁膜
70 基板
72 絶縁層
74 絶縁層
76 ソース・ドレイン電極
78 半導体層
80 絶縁層
82 単分子層
84 ゲート電極
102 N型ウェル領域
104 P型ウェル領域
106 素子分離層
108 P型拡散層
110 P型エクステンション層
112 N型拡散層
114 N型エクステンション層
116 側壁層
118 層間絶縁膜
120 溝
122 ゲート絶縁材料膜
122,122a ゲート絶縁膜
124 単分子層
124a 単分子膜
126 ゲート電極
126 金属ゲート層
208 単分子層
300 基板
302 トンネル絶縁膜
304 浮遊ゲート電極
306 電極間絶縁膜
308 単分子膜
310 制御ゲート電極
400 基板
400A ソース・ドレイン拡散層
402 SiON膜
404 Si層
406 マスク材
408 素子分離溝
410 シリコン酸化膜
412 側壁面
418 制御金属ゲート電極
420 スリット部
422 シリコン酸化膜
424 層間絶縁膜
DESCRIPTION OF
Claims (11)
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、
を備え、
前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。 A conductor;
A semiconductor having a source region and a drain region;
A monomolecular layer provided between the conductor and the semiconductor in contact with the conductor and the semiconductor, respectively, between the source region and the drain region;
With
A semiconductor device, wherein an electronic level of a molecule constituting the monomolecular layer forms a local state density maximum in a band gap of the semiconductor at an interface between the semiconductor and the monomolecular layer.
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体と前記導電体との間に設けられた絶縁体と、
前記絶縁体と前記導電体とにそれぞれ接して前記絶縁体と前記導電体との間に設けられた単分子層と、
を備え、
前記絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。 A conductor;
A semiconductor having a source region and a drain region;
An insulator provided between the semiconductor region and the conductor in contact with the semiconductor between the source region and the drain region;
A monomolecular layer provided between the insulator and the conductor in contact with the insulator and the conductor, respectively.
With
A semiconductor device characterized in that, at the interface between the insulator and the monomolecular layer, the electron levels of the molecules constituting the monomolecular layer form a maximum of the state density in the band gap of the insulator. .
ソース領域とドレイン領域とを有する半導体と、
前記ソース領域と前記ドレイン領域との間において、前記半導体に接して前記半導体と前記第1の導電体との間に設けられた第1の絶縁体と、
前記第1の絶縁体に接して前記第1の絶縁体と前記第1の導電体との間に設けられた第2の導電体と、
前記第2の導電体に接して前記第2の導電体と前記第1の導電体との間に設けられた第2の絶縁体と、
前記第2の絶縁体と前記第1の導電体とにそれぞれ接して前記第2の絶縁体と前記第1の導電体との間に設けられた単分子層と、
を備え、
前記第2の絶縁体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記第2の絶縁体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置。 A first conductor;
A semiconductor having a source region and a drain region;
A first insulator provided between the semiconductor and the first conductor in contact with the semiconductor between the source region and the drain region;
A second conductor provided between the first insulator and the first conductor in contact with the first insulator;
A second insulator provided between the second conductor and the first conductor in contact with the second conductor;
A monomolecular layer provided between the second insulator and the first conductor in contact with each of the second insulator and the first conductor;
With
At the interface between the second insulator and the monomolecular layer, the electron levels of the molecules constituting the monomolecular layer form a maximum density of states within the band gap of the second insulator. A semiconductor device characterized by the above.
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