JP2009181669A - 半導体メモリ装置およびその動作方法 - Google Patents
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Abstract
【課題】各種のメモリタイプのメモリとして使用でき、しかも、本装置のデータ幅以下のデータが入力された場合も対応可能な半導体メモリ装置およびその動作方法を提供する。
【解決手段】所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部3と、外部装置とメモリアレイ部3との間のインターフェースを行うインターフェース部3と、インターフェース部とメモリアレイ間のデータおよび制御信号の変換機能を有し、メモリアレイの仕様に応じた変換機能を有する変換器31と、を有し、インターフェース部2は、複数のメモリタイプにそれぞれ対応し、選択的に外部装置とメモリアレイ部3との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、変換器31はメモリアレイのアクセスデータの情報に基づいて、メモリアレイのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する。
【選択図】図2
【解決手段】所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部3と、外部装置とメモリアレイ部3との間のインターフェースを行うインターフェース部3と、インターフェース部とメモリアレイ間のデータおよび制御信号の変換機能を有し、メモリアレイの仕様に応じた変換機能を有する変換器31と、を有し、インターフェース部2は、複数のメモリタイプにそれぞれ対応し、選択的に外部装置とメモリアレイ部3との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、変換器31はメモリアレイのアクセスデータの情報に基づいて、メモリアレイのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する。
【選択図】図2
Description
本発明は、半導体メモリ装置およびその動作方法に関する。
各種電子機器でRAMチップとして利用される半導体メモリ装置としては、現在、回路構成、動作機能などが異なるものとして多様なメモリタイプが知られている。
回路構成的および動作的には大きく分けてDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)が知られている。
また、DRAMの一種であり、外部から供給されるクロックに同期してデータを出力するSDRAM(Synchronous Dynamic Random Access Memory)としては、SDR−SDRAM(Single Data Rate SDRAM)、DDR−SDRAM(Double Data Rate SDRAM)、DDR2−SDRAM、DDR3−SDRAM・・・DDR(n)−SDRAMなどが知られている。
また構造的にみれば複数のアクセスポートを備えるDPRAM(Dual Port RAM)も存在し、さらに機能的にみればアドレス指定を必要としないFIFO(First in First out)タイプのRAMも存在する。
これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。
なお、以下の説明においては、DR−SDRAMを「SDR」、DDR−SDRAMを「DDR」、DDR2−SDRAMを「DDR2」、DDR3−SDRAM・・・DDR(n)−SDRAMを「DDR3」・・・「DDR(n)」、FIFOタイプを「FIFO」と呼ぶこととする。
各種電子機器では、その設計上、必要とされる機能、性能、あるいはコスト等を参酌して、搭載する半導体メモリ装置(半導体メモリICチップ)のメモリタイプを決定する。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込(ライト)/読出(リード)を行うメモリコントローラ(メモリ制御装置)は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込(ライト)/読出(リード)を行うメモリコントローラ(メモリ制御装置)は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。
ところが各種事情により、次のような問題が生ずることが多い。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
たとえば機器メーカがSDRを採用してある機器を製造しているとする。
仮に、SDRの供給が不安定になったとすると、機器メーカはSDRに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばSDRに代えてDDRを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをSDRからDDRに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
仮に、SDRの供給が不安定になったとすると、機器メーカはSDRに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばSDRに代えてDDRを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをSDRからDDRに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
また、新たな電子機器の設計を行う際にも、将来的な半導体メモリ装置の供給状況を見越す必要がある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
また、半導体メモリ装置に各種メモリタイプに対応する複数のメモリインターフェースを搭載することも考えられる。
しかしこの場合、本半導体メモリ装置1のデータ幅以外のデータが入力された場合には対応することができないという不利益がある。
しかしこの場合、本半導体メモリ装置1のデータ幅以外のデータが入力された場合には対応することができないという不利益がある。
本発明は、各種のメモリタイプのメモリとして使用でき、しかも、本装置のデータ幅以下のデータが入力された場合も対応可能な半導体メモリ装置およびその動作方法を提供することにある。
本発明の第1の観点の半導体メモリ装置は、所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部と、外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、上記インターフェース部と上記メモリアレイ間のデータおよび制御信号の変換機能を有し、上記メモリアレイの仕様に応じた変換機能を有する変換器と、を有し、上記インターフェース部は、複数のメモリタイプにそれぞれ対応し、選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、上記変換器は、上記メモリアレイのアクセスデータの情報に基づいて、上記メモリアレイへのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力するデータ幅可変機能を有する。
好適には、上記インターフェース部は、モード指定信号から上記メモリタイプの別を示すモードの解釈を行い、かつデータの少なくともバースト長およびビット幅の識別を行い、当該識別結果を上記メモリアレイのアクセス情報として上記変換器に出力する解釈部を有し、上記変換器は、上記解釈部のモード解釈並びにバースト長とビット幅の情報に基づいて上記メモリアレイのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する。
好適には、上記変換器は、外部データバス幅と上記メモリアレイのデータバス幅が異なる場合、データ幅の可変処理を行う。
好適には、上記変換器は、上記外部データバス幅が2のN乗の場合であって、データマスク有りの書き込みコマンドを受けると、書き込みコマンドを連続して発行し、データマスク制御により該当データのみを上記メモリアレイに書き込む。
好適には、上記変換器は、上記外部データバス幅が2のN乗の場合であって、データマスク無しの書き込みコマンドを受けると、読み出しコマンドおよび書き込みコマンドを発行し、上記メモリアレイからアドレス指定のデータを読み出し、当該読み出しデータと書き込むべきデータと合わせて書き込みを行う。
好適には、上記変換器は、上記外部データバス幅が2のN乗の場合であって、読み出しコマンドを受けると、上記メモリアレイから読み出したデータをパラレルデータからシリアルデータに変換して、メモリタイプに対応する上記インターフェースモジュールに出力する。
好適には、上記変換器は、上記外部データバス幅が2のN乗でない場合であって、書き込みコマンドを受けると、当該2のN乗でないデータを2のN乗の幅に置換え、上記バースト長およびビット幅の情報、および所定のカウント情報をもとにアドレスを発行し、該当データを上記メモリアレイに書き込む。
好適には、上記変換器は、上記外部データバス幅が2のN乗でない場合であって、書き込みコマンドを受けると、当該2のN乗でないデータを、入力から各ビットごとにパラレルからシリアルに変換して所定データ分の複数ビットをそれぞれペアにして順に並べて2のN乗の幅に置換え、上記バースト長およびビット幅の情報、および所定のカウント情報をもとにアドレスを発行し、該当データを上記メモリアレイに書き込む。
好適には、上記変換器は、上記外部データバス幅が2のN乗でない場合であって、読み出しコマンドを受けると、上記メモリアレイの読み出しデータが一つのブロックに全てが含まれるデータから始まる場合、読み出したデータから上記所定データ分のブロックを抜き出し、シリアルからパラレルに変換して順次展開し、次のデータは、上記所定データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアルからパラレルに変換し、順次展開して読み出す。
好適には、上記変換器は、上記外部データバス幅が2のN乗でない場合であって、読み出しコマンドを受けると、上記メモリアレイの読み出しデータが上記所定データ分のデータブロックが2つのブロックにまたがデータの場合は、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアルからパラレルに変換し、順次展開して読み出す。
本発明の第2の観点は、所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部と外部装置との間のインターフェース機能を有する半導体メモリ装置の動作方法であって、モード指定信号から上記メモリタイプの別を示すモードの解釈を行い、かつデータの少なくともバースト長およびビット幅の識別を行い、当該識別結果を上記メモリアレイのアクセス情報とし、上記モード解釈並びにバースト長とビット幅の情報に基づいて上記メモリアレイへのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する。
本発明によれば、変換器において、メモリアレイのアクセスデータの情報に基づいて、メモリアレイのコマンド、アドレスが発行され、データ幅を変更する必要がある場合には、データ幅が可変されて出力される。
本発明によれば、各種のメモリタイプのメモリとして使用でき、しかも、本装置のデータ幅以下のデータが入力された場合も対応可能となる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
以下、本発明の実施の形態を、次の順序で説明する。
[1.半導体メモリ装置の概要]
[2.半導体メモリ装置の内部構成および動作]
[3.PLL部のモード動作]
[4.セレクタのモード動作]
[5.IOバッファのモード動作]
[6.半導体メモリ装置の他の構成例]
[1.半導体メモリ装置の概要]
[2.半導体メモリ装置の内部構成および動作]
[3.PLL部のモード動作]
[4.セレクタのモード動作]
[5.IOバッファのモード動作]
[6.半導体メモリ装置の他の構成例]
[1.半導体メモリ装置の概要]
図1(A)〜(C)は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
図1(A)〜(C)は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
図1(A)は、外部装置としてのメモリコントローラ(MC)100と、本実施の形態の半導体メモリ装置1とを示している。
半導体メモリ装置1は、ある電子機器内においてメモリICとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ100によって書込(ライト)/読出(リード)、また、メモリタイプによってはさらに消去(イレーズ)のためにアクセスされる。
半導体メモリ装置1は、ある電子機器内においてメモリICとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ100によって書込(ライト)/読出(リード)、また、メモリタイプによってはさらに消去(イレーズ)のためにアクセスされる。
メモリコントローラ100は、その設計仕様に応じて、半導体メモリ装置1を特定のメモリタイプのメモリとして扱う。
たとえば、ある電子機器において、メモリコントローラ100が、DDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、DDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、DDRとして機能する。
また、他のある電子機器において、メモリコントローラ100が、SDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、SDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、SDRとして機能する。
たとえば、ある電子機器において、メモリコントローラ100が、DDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、DDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、DDRとして機能する。
また、他のある電子機器において、メモリコントローラ100が、SDRを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置1は、SDRと同様の入出力をメモリコントローラ100に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ100と電気的に接続された後は、本例の半導体メモリ装置1は、SDRとして機能する。
このため、たとえばそれまでSDRをマウントした電子機器を製造していた場合において、SDRの供給元でSDRの製造が中止されたような事態となったとしても、その後は、SDRに代えて本例の半導体メモリ装置1をマウントし、半導体メモリ装置1にSDRとして動作させることで、その電子機器の製造を、メモリコントローラ100等の変更なしに継続することができる。
また、新規に開発する電子機器において、本例の半導体メモリ装置1を採用すれば、メモリコントローラ100や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
また、新規に開発する電子機器において、本例の半導体メモリ装置1を採用すれば、メモリコントローラ100や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
半導体メモリ装置1は、1パッケージにモノリシック化されたメモリICとされるが、内部にインターフェース(I/F)部2とメモリアレイ部(RAMアレイ部)3が形成されている。
メモリアレイ部3は、DRAMあるいはSRAMとしての構造で形成される。
インターフェース部2は、メモリコントローラ100に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置1は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部2と、情報記憶領域として形成されるメモリアレイ部3とが、パッケージ内に封入されて集積化されている。
メモリアレイ部3は、DRAMあるいはSRAMとしての構造で形成される。
インターフェース部2は、メモリコントローラ100に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置1は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部2と、情報記憶領域として形成されるメモリアレイ部3とが、パッケージ内に封入されて集積化されている。
図1(B),(C)に、パッケージ内の構造例を示す。
図1(B)は、メモリアレイ部3とインターフェース部2が、1つのシリコンダイ4上に形成された状態でパッケージ内に封入されている例を示している。
一方、図1(C)は、メモリアレイ部3とインターフェース部2が、それぞれ個別のシリコンダイ4a,4b上に形成され、メモリアレイ部3とインターフェース部2の間が結線された状態でパッケージ内に封入されている例を示している。
図1(B)は、メモリアレイ部3とインターフェース部2が、1つのシリコンダイ4上に形成された状態でパッケージ内に封入されている例を示している。
一方、図1(C)は、メモリアレイ部3とインターフェース部2が、それぞれ個別のシリコンダイ4a,4b上に形成され、メモリアレイ部3とインターフェース部2の間が結線された状態でパッケージ内に封入されている例を示している。
[2.半導体メモリ装置の具体的構成および動作]
図2は、半導体メモリ装置1の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置1にはインターフェース部2とメモリアレイ部3が設けられる。
インターフェース部2は、図2に示すように、複数のインターフェースモジュールを含むインターフェース(I/F)モジュール群21(21−1、21−2・・・21−4)、IOバッファ22、セレクタ23、PLL部24、およびモード解釈部25を有する。
また、メモリアレイ部3は、RAMアレイ30と適応的変換器(Adaptive Converter:ADPCVT)31を有する。
図2は、半導体メモリ装置1の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置1にはインターフェース部2とメモリアレイ部3が設けられる。
インターフェース部2は、図2に示すように、複数のインターフェースモジュールを含むインターフェース(I/F)モジュール群21(21−1、21−2・・・21−4)、IOバッファ22、セレクタ23、PLL部24、およびモード解釈部25を有する。
また、メモリアレイ部3は、RAMアレイ30と適応的変換器(Adaptive Converter:ADPCVT)31を有する。
RAMアレイ30は、たとえばDRAMまたはSRAMによる情報記憶領域として形成される。RAMアレイ30は、そのセル構造などは各種都合に応じて自由な設計が可能である。
適応的変換器31は、RAMアレイ30と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器31は、RAMアレイ30の仕様に応じて信号変換を行って、たとえばDRAMまたはSRAMとしての一般的なインターフェースを実現するために設けられている。
そして、本実施形態に係る適応的変換器31は、後で詳述するように、複数のデータ幅に対応可能に構成され、本半導体メモリ装置1のデータ幅以外のデータが入力された場合でも効率よくRAMアレイ30にデータを格納することができ、また、読み出すことができる。
適応的変換器31は、モード解釈部25で識別された入力データのバースト長とビット幅の情報に基づいて、コマンド、アドレスの発行処理、およびデータを可変してまたは非可変で出力する機能を有する。
適応的変換器31は、RAMアレイ30と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器31は、RAMアレイ30の仕様に応じて信号変換を行って、たとえばDRAMまたはSRAMとしての一般的なインターフェースを実現するために設けられている。
そして、本実施形態に係る適応的変換器31は、後で詳述するように、複数のデータ幅に対応可能に構成され、本半導体メモリ装置1のデータ幅以外のデータが入力された場合でも効率よくRAMアレイ30にデータを格納することができ、また、読み出すことができる。
適応的変換器31は、モード解釈部25で識別された入力データのバースト長とビット幅の情報に基づいて、コマンド、アドレスの発行処理、およびデータを可変してまたは非可変で出力する機能を有する。
インターフェース部2において、IOバッファ22は、この半導体メモリ装置1と外部デバイス(たとえばメモリコントローラ100)の電気的なインターフェースを行う。
IOバッファ22は、たとえばメモリコントローラ100との間では、コマンドCMD、入出力データDQ、データストローブ信号DQSのやりとりを行う。
またIOバッファ22は、たとえばメモリコントローラ100から供給されるシステムクロックCLKを入力し、PLL部24に供給する。
またIOバッファ22はモード指定信号Mdを入力し、モード解釈部25に供給する。
IOバッファ22は、たとえばメモリコントローラ100との間では、コマンドCMD、入出力データDQ、データストローブ信号DQSのやりとりを行う。
またIOバッファ22は、たとえばメモリコントローラ100から供給されるシステムクロックCLKを入力し、PLL部24に供給する。
またIOバッファ22はモード指定信号Mdを入力し、モード解釈部25に供給する。
モード指定信号Mdは、半導体メモリ装置1の動作モード(動作させるメモリタイプの別)を指示する信号である。
モード指定信号Mdは、たとえば半導体メモリ装置1のパッケージ上に形成された小型のディップスイッチ(DIPスイッチ)などで設定される論理値の信号とされればよい。
あるいはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値(たとえばH/L/ハイインピーダンスによる論理値)をモード指定信号Mdとしてもよい。
さらには、メモリコントローラ100がモード指定信号Mdを半導体メモリ装置1に供給する構成とすることも可能である。
モード指定信号Mdは、たとえば半導体メモリ装置1のパッケージ上に形成された小型のディップスイッチ(DIPスイッチ)などで設定される論理値の信号とされればよい。
あるいはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値(たとえばH/L/ハイインピーダンスによる論理値)をモード指定信号Mdとしてもよい。
さらには、メモリコントローラ100がモード指定信号Mdを半導体メモリ装置1に供給する構成とすることも可能である。
セレクタ23は、インターフェースモジュール群21のうちの1つのインターフェースモジュールを選択してIOバッファ22と接続する。セレクタ23の選択はモード解釈部25からのモード信号Smdに基づく。
インターフェースモジュール群21として、それぞれ異なるメモリタイプのインターフェースモジュールが設けられる。
たとえば、この図2の例ではインターフェースモジュール群21、DRAM−インターフェース(IF)モジュール群21−1、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4が設けられている。
たとえば、この図2の例ではインターフェースモジュール群21、DRAM−インターフェース(IF)モジュール群21−1、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4が設けられている。
図3は、本実施形態に係るDRAM−IFモジュール群21−1の構成例を示すブロック図である。
本実施の形態のDRAM−IFモジュール群21−1は、各種DRAM−IFモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されている。
これにより、いわゆるマルチインターフェースRAM(マルチIF RAM)の状態遷移回路の簡略化を実現している。
これにより、いわゆるマルチインターフェースRAM(マルチIF RAM)の状態遷移回路の簡略化を実現している。
すなわち、DRAM−IFモジュール群21−1は、共通シーケンス部210および専用モジュール部211を有している。
共通シーケンス部210は、I/Oバッファ22、セレクタ23を介して供給されるメモリコントローラ100からのコマンドを検出するコマンド検出部2101、コマンド検出部2101の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を専用モジュール部211に行わせる共通状態遷移部2102、および各メモリI/Fで固有の処理となる部分は共通シーケンス部から分離し専用モジュール化した各DRAM−IFモジュールに選択的に受け渡すためのスイッチ群2103を有する。
専用モジュール部211は、共通シーケンス部210においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された各種IFモジュールである、SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−nを含んで構成されている。
DRAM−IFモジュール群21−1においては、システムコントロール(シスコン)設定情報Cmdに従い、セレクタ23のIFセレクタ部がRAMモードを選択することにより、共通シーケンス部210である共通状態遷移モジュール2102が組み合わせとなる専用モジュール部211のIFモジュールを決めて動作する。
各SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−n、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4は、この半導体メモリ装置1が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ100に要求されるタイミングでの入出力を行う。
たとえばSDR−IFモジュール211−0は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てSDRとして動作するように処理を行う。またDDR−IFモジュール211−1は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てDDRとして動作するように処理を行う。
たとえばSDR−IFモジュール211−0は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てSDRとして動作するように処理を行う。またDDR−IFモジュール211−1は、RAMアレイ30に対する書込/読出アクセス動作が、外部のメモリコントローラ100から見てDDRとして動作するように処理を行う。
ここで、以上のようにメモリIFモジュール群21におけるDRAM−IFモジュール群21−1を共通シーケンス部210および専用モジュール部211に分けた理由について、図4〜図7に関連付けて説明する。
図4はSDRAMの状態遷移図である。図5はDDR−SDRAMの状態遷移図である。図6は共通シーケンス部と専用モジュール部に分けずにここのIFモジュールを設けた半導体メモリ装置の構成例を示す図である。図7は共通シーケンス部と専用モジュール部を設けたDRAM−IFモジュール群の状態遷移を示す図である。
既存のメモリ、たとえばSDRAMには、図4に示すような状態遷移が存在する。この場合、入力されたコマンド信号の組み合わせにより状態を遷移させ、データの書き込み(ライト)、読み出し(リード)、プリチャージ(Precharge)、リフレッシュ(Refresh)等を行う。
同様に、DDR−SDRAMの場合には図5に示すような状態遷移が存在する。
同様に、DDR−SDRAMの場合には図5に示すような状態遷移が存在する。
図6に示すような、SDR−IFモジュール21a、DDR−IFモジュール21b、DDR2−IFモジュール21c、DDR3−IFモジュール21d、・・・DDR(n)−IFモジュール21e、SRAM−IFモジュール21f、DPRAM−IFモジュール21g、FIFO−IFモジュール21hを一つのパッケージに有するマルチIF RAMにおいて、それぞれのIFモジュールは別々の状態遷移により処理を行うことになる。
そのため、マルチIF RAMの有するIFモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。
なお、図6の半導体メモリ装置1Aは、インターフェースモジュール群21の構成のみ図3の半導体メモリ装置1と相違するのみで、他の構成、機能は上述および後述するような構成、機能を併せ持つ。
そのため、マルチIF RAMの有するIFモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。
なお、図6の半導体メモリ装置1Aは、インターフェースモジュール群21の構成のみ図3の半導体メモリ装置1と相違するのみで、他の構成、機能は上述および後述するような構成、機能を併せ持つ。
そこで、本実施の形態においては、複数のIFモジュールをIC内部に有するマルチIF RAMにおいて、図3、図4、および図7に示すように、それぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化する。
これにより、マルチIF RAMの状態遷移回路の簡略化を実現している。
これにより、マルチIF RAMの状態遷移回路の簡略化を実現している。
図7の状態遷移図における共通シーケンス部と専用モジュール部における動作例については後で詳述する。
PLL部24は、たとえばメモリコントローラ100から供給されるシステムクロックCLKに基づいて、インターフェースモジュール群21の各種各SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2、・・・、DDR(n)−IFモジュール211−n、SRAM−IFモジュール21−2、DPRAM−IFモジュール21−3、FIFO−IFモジュール21−4で使用する各種の処理クロックCKを生成し、インターフェースモジュール群21に出力する。
PLL部24のクロック生成については後でさらに説明する。
PLL部24のクロック生成については後でさらに説明する。
モード解釈部25は、入力されるモード指定信号Mdとしての論理値の解釈を行い、半導体メモリ装置1の動作として要求されるモードを判別する。そしてそのモードを示すモード信号Smdを各部に供給する。
モード解釈部25は、入力モード指定信号に含まれる入力データのバースト長とビット幅の情報を識別して、モード信号Smdとして適応的変換器31に供給する。
モード解釈部25は、入力モード指定信号に含まれる入力データのバースト長とビット幅の情報を識別して、モード信号Smdとして適応的変換器31に供給する。
この半導体メモリ装置1では、IOバッファ22、セレクタ23、PLL部24、およびインターフェースモジュール群21は、モード解釈部25から出力されるモード信号Smdに従って所要の動作を行うことで、たとえば外部のメモリコントローラ100から見て、特定のメモリタイプのメモリとして機能する。
仮に、ある電子機器の回路基板に、図1(A)のようにメモリコントローラ100と、本例の半導体メモリ装置1がマウントされる場合に、メモリコントローラ100は、DDR2を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ100からの信号として、DDR2というメモリタイプのモードを示すモード指定信号Mdが、モード解釈部25に入力される。
仮に、ある電子機器の回路基板に、図1(A)のようにメモリコントローラ100と、本例の半導体メモリ装置1がマウントされる場合に、メモリコントローラ100は、DDR2を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ100からの信号として、DDR2というメモリタイプのモードを示すモード指定信号Mdが、モード解釈部25に入力される。
この場合を図8に示す。モード解釈部25はDDR2モードを示すモード信号Smdおよびシスコン設定情報Cmdを出力する。
後述するが、IOバッファ22は、モード信号Smdに応じて、内部の電気特性、たとえば電源電圧や遅延特性を、DDR2に対応する状態に切り換える。
またセレクタ23は、モード信号Smdおよびシスコン設定情報Cmdに応じて、DDR2に対応するDDR2−IFモジュール211−2を選択する状態となる。
PLL部24は、モード信号Smdに応じて、DDR2−IFモジュール211−2に対する処理クロック群を生成し、DDR2−IFモジュール211−2に供給する。
また、PLL部24は、他のインターフェースモジュール(211−0、211−1、211−n、21−2、21−3、21−4)に対する処理クロックの供給を停止する。
後述するが、IOバッファ22は、モード信号Smdに応じて、内部の電気特性、たとえば電源電圧や遅延特性を、DDR2に対応する状態に切り換える。
またセレクタ23は、モード信号Smdおよびシスコン設定情報Cmdに応じて、DDR2に対応するDDR2−IFモジュール211−2を選択する状態となる。
PLL部24は、モード信号Smdに応じて、DDR2−IFモジュール211−2に対する処理クロック群を生成し、DDR2−IFモジュール211−2に供給する。
また、PLL部24は、他のインターフェースモジュール(211−0、211−1、211−n、21−2、21−3、21−4)に対する処理クロックの供給を停止する。
すると、この半導体メモリ装置1は、メモリコントローラ100から見て、DDR2として動作することになる。つまり、メモリコントローラ100は、DDR2に対する制御としてコマンドCMDを出力し、また入出力データDQ、データストローブ信号DQSをDDR2のタイミングで扱う。
この場合に、DDR2−IFモジュール211−2は、メモリコントローラ100からのコマンドCMに応じてRAMアレイ30に対する書込/読出を行うが、メモリコントローラ100に対しては、共通シーケンス部210との協働により、DDR2としてのタイミングで入出力を行うことで、メモリコントローラ100にとって支障の無いアクセス動作が実現されることになる。
この場合に、DDR2−IFモジュール211−2は、メモリコントローラ100からのコマンドCMに応じてRAMアレイ30に対する書込/読出を行うが、メモリコントローラ100に対しては、共通シーケンス部210との協働により、DDR2としてのタイミングで入出力を行うことで、メモリコントローラ100にとって支障の無いアクセス動作が実現されることになる。
次に、図7の状態遷移図における共通シーケンス部と専用モジュール部における動作例について図9〜図14に関連付けて説明する。
ここでは、SDR−IFを例として、初期化の状態遷移、書き込み(WRITE)の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し(READ)の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ(REF)の状態遷移について説明する。
ここでは、SDR−IFを例として、初期化の状態遷移、書き込み(WRITE)の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し(READ)の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ(REF)の状態遷移について説明する。
図9は初期化の状態遷移を説明するための図である。図10は書き込み(WRITE)の状態遷移を説明するための図である。図11はオートプリチャージ付き書き込みの状態遷移を説明するための図である。図12は読み出し(READ)の状態遷移を説明するための図である。図13はオートプリチャージ付き読み出しの状態遷移を説明するための図である。図14はオートリフレッシュ(REF)の状態遷移について説明するための図である。
また、図7に示す各種コマンドは以下の通りである。
MRSはモードレジスタ設定コマンドを、EMRSは拡張モードレジスタ設定コマンドを、REFSはセルフリフレッシュ開始コマンドを、REFSXはセルフリフレッシュ終了コマンドを、REFAは(CBR)オートリフレッシュコマンドを、PREはプリチャージコマンドを、ACTはバンクアクティブを、WRITEはライトコマンドを、WRITAはオートプリチャージ付きライトコマンドを、READはリードコマンドを、READAはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、SMdはIFモード切替信号を示し、CKELはCKE信号がロー(Low)、CKEHはCKE信号がハイ(High)であることを示している。
MRSはモードレジスタ設定コマンドを、EMRSは拡張モードレジスタ設定コマンドを、REFSはセルフリフレッシュ開始コマンドを、REFSXはセルフリフレッシュ終了コマンドを、REFAは(CBR)オートリフレッシュコマンドを、PREはプリチャージコマンドを、ACTはバンクアクティブを、WRITEはライトコマンドを、WRITAはオートプリチャージ付きライトコマンドを、READはリードコマンドを、READAはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、SMdはIFモード切替信号を示し、CKELはCKE信号がロー(Low)、CKEHはCKE信号がハイ(High)であることを示している。
まず、図9(A)〜(C)に関連付けては初期化時の状態遷移について説明する。
図9(A)は電源電圧Vccを、図9(B)はシステムクロックCLKを、図9(C)はメモリコントローラ100からの各種コマンドをそれぞれ示している。
図9(A)は電源電圧Vccを、図9(B)はシステムクロックCLKを、図9(C)はメモリコントローラ100からの各種コマンドをそれぞれ示している。
図9(A)〜(C)に示すようなタイムチャートで初期化が行われる場合、以下のような状態遷移となる。
電源投入後、共通シーケンス部210の処理Aに遷移する。処理AではRAMアレイ30の初期シーケンスを実行する。
外部のメモリコントローラ100からPALL→リフレッシュコマンドREF→リフレッシュコマンドREF→モードレジスタ設定コマンドMRSの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドMRSを検出すると処理Bに遷移する。
処理Bではバースト長(BL)、ラップタイプ、CASレーテンシ(CL)のモード設定検出を行う。
DLL設定等を行うDDR、DDR2等の場合は例外処理Bに遷移するが、SDR−IFでは処理B後、自動的にIDLE(アイドル)状態ST1に遷移する。
外部のメモリコントローラ100からPALL→リフレッシュコマンドREF→リフレッシュコマンドREF→モードレジスタ設定コマンドMRSの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドMRSを検出すると処理Bに遷移する。
処理Bではバースト長(BL)、ラップタイプ、CASレーテンシ(CL)のモード設定検出を行う。
DLL設定等を行うDDR、DDR2等の場合は例外処理Bに遷移するが、SDR−IFでは処理B後、自動的にIDLE(アイドル)状態ST1に遷移する。
次に、図10(A)〜(C)に関連付けて書き込み時の状態遷移について説明する。
図10(A)はシステムクロックCLKを、図10(B)はメモリコントローラ100からの各種コマンドを、図10(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。
図10(A)はシステムクロックCLKを、図10(B)はメモリコントローラ100からの各種コマンドを、図10(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。
図10(A)〜(C)に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
IDLE(アイドル)状態ST1からは、コマンド検出部2101で検出されたコマンドにより処理B、Self Refresh(セルフリフレッシュ)ST2、処理C、Power Down(パワーダウン)ST3、処理Dのいずれかの状態に遷移する。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE(アクティブ)状態ST4に遷移するか、Active Power Down(アクティブパワーダウン)状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE(アクティブ)状態ST4に遷移するか、Active Power Down(アクティブパワーダウン)状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4では、Active Power DownST5、処理E、処理F、処理G、処理H、Precharge(プリチャージ)ST6のいずれかの状態に遷移する。
ACTIVE状態ST4からライトコマンドWRITEを受けると処理Eに遷移する。処理EではRAMアレイ30に対する書き込み処理を行う。
書き込み処理が終了すると自動的にACTIVE状態ST4に遷移する。ライトコマンドWRITEが連続して入力される場合は、この遷移を繰り返す。
処理EからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Eでは例外処理Eとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Eへ遷移しない。例外処理Eから信号CKEHを受けると処理Eの状態に遷移する。
ACTIVE状態ST4からライトコマンドWRITEを受けると処理Eに遷移する。処理EではRAMアレイ30に対する書き込み処理を行う。
書き込み処理が終了すると自動的にACTIVE状態ST4に遷移する。ライトコマンドWRITEが連続して入力される場合は、この遷移を繰り返す。
処理EからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Eでは例外処理Eとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Eへ遷移しない。例外処理Eから信号CKEHを受けると処理Eの状態に遷移する。
次に、図11(A)〜(C)に関連付けてオートプリチャージ付き書き込み時の状態遷移について説明する。
図11(A)はシステムクロックCLKを、図11(B)はメモリコントローラ100からの各種コマンドを、図11(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。
図11(A)はシステムクロックCLKを、図11(B)はメモリコントローラ100からの各種コマンドを、図11(C)はメモリコントローラ100からの書き込みデータをそれぞれ示している。
図11(A)〜(C)に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6eのいずれかの状態に遷移する。
ACTIVE状態からオートプリチャージ付きライトWRITAを受けると処理Gに遷移する。処理GではRAMアレイ30に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Gでは例外処理Gとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Gへ遷移しない。例外処理Gから信号CKEHを受けると処理Gの状態に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6eのいずれかの状態に遷移する。
ACTIVE状態からオートプリチャージ付きライトWRITAを受けると処理Gに遷移する。処理GではRAMアレイ30に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Gでは例外処理Gとして信号CKELを受けてWRITE SUSPEND(ライトサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Gへ遷移しない。例外処理Gから信号CKEHを受けると処理Gの状態に遷移する。
次に、図12(A)〜(C)に関連付けて読み出し時の状態遷移について説明する。
図12(A)はシステムクロックCLKを、図12(B)はメモリコントローラ100からの各種コマンドを、図12(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。
図12(A)はシステムクロックCLKを、図12(B)はメモリコントローラ100からの各種コマンドを、図12(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。
図12(A)〜(C)に示すような上図のようなタイムチャートで読み出しが行われる場合、以下のような状態遷移となる。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、Prechargeのいずれかの状態に遷移する。
ACTIVE状態ST4からリードコマンドREADを受けると処理Fに遷移する。処理FではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にACTIVE状態ST4に遷移する。リードコマンドREADが連続して入力される場合は、この遷移を繰り返す。
処理FからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Fでは例外処理Fとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Fへ遷移しない。例外処理Fから信号CKEHを受けると処理Fの状態に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、Prechargeのいずれかの状態に遷移する。
ACTIVE状態ST4からリードコマンドREADを受けると処理Fに遷移する。処理FではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にACTIVE状態ST4に遷移する。リードコマンドREADが連続して入力される場合は、この遷移を繰り返す。
処理FからプリチャージコマンドPREを受けるとPrecharge状態ST6に遷移し、自動的にIDLE状態ST1まで遷移する。
処理Fでは例外処理Fとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Fへ遷移しない。例外処理Fから信号CKEHを受けると処理Fの状態に遷移する。
次に、図13(A)〜(C)に関連付けてオートプリチャージ付き読み出し時の状態遷移について説明する。
図13(A)はシステムクロックCLKを、図13(B)はメモリコントローラ100からの各種コマンドを、図13(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。
図13(A)はシステムクロックCLKを、図13(B)はメモリコントローラ100からの各種コマンドを、図13(C)はメモリコントローラ100への読み出しデータをそれぞれ示している。
図13(A)〜(C)に示すような上図のようなタイムチャートでオートプリチャージ付き読み出しが行われる場合、以下のような状態遷移となる。
IDLE状態ST1からバンクアクティブコマンドACTを受けると処理Dに遷移する。処理DではIF切替信号SMdを受けてACTIVE状態ST4に遷移するかActive Power Down状態ST5に遷移するかを判断する。SDRAMではそのままACTIVE状態ST4に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6のいずれかの状態に遷移する。
ACTIVE状態ST4からオートプリチャージ付きリードコマンドREADAを受けると処理Hに遷移する。処理HではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Hでは例外処理Hとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Hへ遷移しない。例外処理Hから信号CKEHを受けると処理Hの状態に遷移する。
ACTIVE状態ST4ではActive Power DownST5、処理E、処理F、処理G、処理H、PrechargeST6のいずれかの状態に遷移する。
ACTIVE状態ST4からオートプリチャージ付きリードコマンドREADAを受けると処理Hに遷移する。処理HではRAMアレイ30に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ST6に遷移し、さらにIDLE状態ST1まで遷移する。
処理Hでは例外処理Hとして信号CKELを受けてREAD SUSPEND(リードサスペンド)状態に遷移するが、これはSDRAMの場合のみで他のIFモードの場合は例外処理Hへ遷移しない。例外処理Hから信号CKEHを受けると処理Hの状態に遷移する。
次に、図14(A),(B)に関連付けてオートリフレッシュ時の状態遷移について説明する。
図14(A)はシステムクロックCLKを、図14(B)はメモリコントローラ100からの各種コマンドをそれぞれ示している。
図14(A)はシステムクロックCLKを、図14(B)はメモリコントローラ100からの各種コマンドをそれぞれ示している。
図14(A),(B)に示すような上図のようなタイムチャートでオートリフレッシュが行われる場合、以下のような状態遷移となる。
IDLE状態ST1からオートリフレッシュコマンドREFAを受けると処理Cに遷移する。処理Cではオートリフレッシュ(Auto Refresh)を行う。オートリフレッシュ(Auto Refresh)処理が終了すると自動的に例外処理Cに遷移するが、SDR−IFの場合、例外処理Cでは何も行わないためPrecharge状態ST6に遷移し、さらにIDLE状態ST1に遷移する。オートリフレッシュコマンドREFAが連続して入力される場合は、この遷移を繰り返す。
以上のように、本実施の形態のDRAM−IFモジュール群21−1は、各種DRAM−IFモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されていることから、状態遷移を共通化することで、回路規模を簡略化することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部210と専用モジュール部211とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部210と専用モジュール部211とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。
次に、図2および図6の半導体メモリ装置1に設けられた適応的変換器(ADPCVT)31における複数のデータ幅に対応可能な具体的な構成および機能について、図15〜図25に関連付けて説明する。
なお、ここでは、SDR−IFモジュール211−0(または図6の21a)を通しての処理を例に説明する。
なお、ここでは、SDR−IFモジュール211−0(または図6の21a)を通しての処理を例に説明する。
図15は、本実施形態に係る適応的変換器(Adaptive Converter)の構成例を示すブロック図である。
適応的変換器31は、図15に示すように、アドレス変換回路311、データ変換回路312、およびコマンド制御回路313を有する。
アドレス変換回路311は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))で発行されたアドレスを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のアドレスADRを発行する。
データ変換回路312は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))によるデータを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のデータDTとして出力する。
コマンド制御回路313は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))によるコマンドを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のコマンドACMDとして出力する。
アドレス変換回路311は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))で発行されたアドレスを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のアドレスADRを発行する。
データ変換回路312は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))によるデータを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のデータDTとして出力する。
コマンド制御回路313は、インターフェースモジュール(ここではSDR−IFモジュール211−0(21a))によるコマンドを、モード解釈部25でモード信号Smdに応じてRAMアレイ30のコマンドACMDとして出力する。
そして、適応的変換器31は、データ幅を任意に可変することが可能である。
適応的変換器31は、データ幅の可変機能部として、複数の場合の制御回路を有しているが、ここでは、大きく分けて、メモリコントローラ100の外部データバス幅とRAMアレイ30のデータバス幅が同じ場合、メモリコントローラ100の外部データバス幅が2のN乗の場合、メモリコントローラの外部データバス幅が2のN乗でない場合についての処理について説明する。
適応的変換器31は、データ幅の可変機能部として、複数の場合の制御回路を有しているが、ここでは、大きく分けて、メモリコントローラ100の外部データバス幅とRAMアレイ30のデータバス幅が同じ場合、メモリコントローラ100の外部データバス幅が2のN乗の場合、メモリコントローラの外部データバス幅が2のN乗でない場合についての処理について説明する。
この3つの処理に対応する具体例としては、上述したように、RAMアレイ30のデータバス幅が128ビット幅とすると、第1例として、適応的変換器31は、たとえば128ビット幅のデータを受けると、そのままのデータ幅としてRAMアレイ30に供給する。
第2例として、適応的変換器31は、外部からたとえば32ビット幅のデータ(2のN乗のデータ)を受けると、128ビット幅のデータに変換してRAMアレイ30に供給する。
第3例として適応的変換器31は、たとえば10ビット幅のデータ(2のN乗でないデータ)を受けると、16ビット幅のデータに変換した後、128ビット幅のデータに変換してRAMアレイ30に供給する。
以下、第1例〜第3例についてさらに詳述する。
第2例として、適応的変換器31は、外部からたとえば32ビット幅のデータ(2のN乗のデータ)を受けると、128ビット幅のデータに変換してRAMアレイ30に供給する。
第3例として適応的変換器31は、たとえば10ビット幅のデータ(2のN乗でないデータ)を受けると、16ビット幅のデータに変換した後、128ビット幅のデータに変換してRAMアレイ30に供給する。
以下、第1例〜第3例についてさらに詳述する。
<第1例>
第1例は、適応的変換器31が、たとえば128ビット幅のデータを受けると、そのままの128ビットデータ幅としてRAMアレイ30に出力して書き込み、また、読み出しを行う場合の例である。ここではバースト長BL(Burst Length)=4である。
図16は、本実施形態に係る適応的変換器の第1例における書き込み動作を説明するための図である。
第1例は、適応的変換器31が、たとえば128ビット幅のデータを受けると、そのままの128ビットデータ幅としてRAMアレイ30に出力して書き込み、また、読み出しを行う場合の例である。ここではバースト長BL(Burst Length)=4である。
図16は、本実施形態に係る適応的変換器の第1例における書き込み動作を説明するための図である。
[書き込み]
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にライトコマンドWRITEを発行する。
同様に、アドレス変換回路311は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、SDR−IFモジュール211−0(21a)からのデータをそのままRAMアレイ30に渡す。
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にライトコマンドWRITEを発行する。
同様に、アドレス変換回路311は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、SDR−IFモジュール211−0(21a)からのデータをそのままRAMアレイ30に渡す。
[読み出し]
図17は、本実施形態に係る適応的変換器の第1例における読み出し動作を説明するための図である。
図17は、本実施形態に係る適応的変換器の第1例における読み出し動作を説明するための図である。
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にロードコマンドREADを発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、RAMアレイ30の読み出しデータをSDR−IFモジュール211−0(21a)そのまま渡す。
アドレス変換回路311は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、RAMアレイ30の読み出しデータをSDR−IFモジュール211−0(21a)そのまま渡す。
<第2例>
第2例は、適応的変換器31が、外部からたとえば32ビット幅のデータ(2のN乗のデータ)を受けると、128ビット幅のデータに変換してRAMアレイ30に出力して書き込み、または読み出す場合の例である。この場合も、バースト長BL=4である。
第2例は、適応的変換器31が、外部からたとえば32ビット幅のデータ(2のN乗のデータ)を受けると、128ビット幅のデータに変換してRAMアレイ30に出力して書き込み、または読み出す場合の例である。この場合も、バースト長BL=4である。
[データマスク有りの場合の書き込み]
図18は、本実施形態に係る適応的変換器の第2例におけるデータマスク有りの場合の書き込み動作を説明するための図である。
図18は、本実施形態に係る適応的変換器の第2例におけるデータマスク有りの場合の書き込み動作を説明するための図である。
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長BLとビット幅の情報をもとに、RAMアレイ30にライトコマンドWRITEを発行する。たとえば、データマスク制御を利用する場合、ライトコマンドWRITEを連続して発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御により、該当データのみRAMアレイ30に書き込む。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御により、該当データのみRAMアレイ30に書き込む。
[データマスク無しの場合の書き込み]
図19は、本実施形態に係る適応的変換器の第2例におけるデータマスク無しの場合の書き込み動作を説明するための図である。
図19は、本実施形態に係る適応的変換器の第2例におけるデータマスク無しの場合の書き込み動作を説明するための図である。
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30リード/ライトコマンドREAD/WRITEを発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御をしない場合、一度RAMアレイ30のデータを読み出し、今回書き込むデータと合わせて書き込みを行う。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御をしない場合、一度RAMアレイ30のデータを読み出し、今回書き込むデータと合わせて書き込みを行う。
[読み出し]
図20は、本実施形態に係る適応的変換器の第2例における読み出し動作を説明するための図である。
この場合、キャスレイテンシ(Cas Latency)CL=2、バースト長BL=4である。
図20は、本実施形態に係る適応的変換器の第2例における読み出し動作を説明するための図である。
この場合、キャスレイテンシ(Cas Latency)CL=2、バースト長BL=4である。
この場合、コマンド制御回路313は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にリードコマンドREADを発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、RAMアレイ30から読み出したデータをパラレルデータからシリアルデータに変換してSDR−IFモジュール211−0(21a)に出力する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、RAMアレイ30から読み出したデータをパラレルデータからシリアルデータに変換してSDR−IFモジュール211−0(21a)に出力する。
<第3例>
第3例は、適応的変換器31が、たとえば10ビット幅のデータ(2のN乗でないデータ)を受けると、16ビット幅のデータに変換した後、128ビット幅のデータに変換してRAMアレイ30に出力して書き込み、または読み出す場合の例である。この場合も、バースト長BL=4である。
第3例は、適応的変換器31が、たとえば10ビット幅のデータ(2のN乗でないデータ)を受けると、16ビット幅のデータに変換した後、128ビット幅のデータに変換してRAMアレイ30に出力して書き込み、または読み出す場合の例である。この場合も、バースト長BL=4である。
図21は、本実施形態に係る適応的変換器の第3例における変換後の書き込み、読み出しパターンを示す図である。
図22は、本実施形態に係る適応的変換器の第3例におけるアドレス変換テーブルの一例を示す図である。
図23は、本実施形態に係る適応的変換器の第3例における読み出すアドレスについて示す図である。
図22は、本実施形態に係る適応的変換器の第3例におけるアドレス変換テーブルの一例を示す図である。
図23は、本実施形態に係る適応的変換器の第3例における読み出すアドレスについて示す図である。
10ビット幅のデータを効率良く128ビット幅のRAMアレイ30に格納する場合、まず、10ビットを16ビットに置換え、その16ビットを128ビット幅のRAMアレイに格納する。
この場合、格納のパターンとして図21に示すような5つのパターンが存在するため、RAMアレイへの書き込み、読み出しには、このパターンを考慮して制御する。
図21の例では、第1パターンPTN1は、データ<1>の全部とデータ<2>の一部を含む。
第2パターンPTN2は、データ<2>の残りとデータ<3>の全部とデータ<4>の一部を含む。
第3パターンPTN3は、データ<4>の残りとデータ<5>の一部を含む。
第4パターンPTN4は、データ<5>の残りとデータ<6>の全部とデータ<7>の一部を含む。
第5パターンPTN5は、データ<7>の残りとデータ<8>の一部を含む。
この場合、格納のパターンとして図21に示すような5つのパターンが存在するため、RAMアレイへの書き込み、読み出しには、このパターンを考慮して制御する。
図21の例では、第1パターンPTN1は、データ<1>の全部とデータ<2>の一部を含む。
第2パターンPTN2は、データ<2>の残りとデータ<3>の全部とデータ<4>の一部を含む。
第3パターンPTN3は、データ<4>の残りとデータ<5>の一部を含む。
第4パターンPTN4は、データ<5>の残りとデータ<6>の全部とデータ<7>の一部を含む。
第5パターンPTN5は、データ<7>の残りとデータ<8>の一部を含む。
[アドレス制御]
バースト長4(BL=4)のSDRAMの場合、SDR−IFモジュール221−0(21a)からの2アドレス分を1つのデータブロックとして扱い、これらのデータブロックが図21のパターンで書き込み、読み出しされる。
まず、SDR−IFモジュール211−0(21a)からのアドレスが図21のうちのどのパターンに該当するのか検出するため、図22にアドレス変換テーブルに示すように、アドレスの下位3ビット目から1ビット目を抽出する。
アドレス変換回路311は、書き込みアドレスの場合、RAMアレイ30へのアドレスは右のテーブルとカウントEnのタイミングに従いアドレスを発行する。
読み出しアドレスの場合、アドレス変換回路311は、図22のアドレス変換テーブルに従いアドレスを発行する。
バースト長4(BL=4)のSDRAMの場合、SDR−IFモジュール221−0(21a)からの2アドレス分を1つのデータブロックとして扱い、これらのデータブロックが図21のパターンで書き込み、読み出しされる。
まず、SDR−IFモジュール211−0(21a)からのアドレスが図21のうちのどのパターンに該当するのか検出するため、図22にアドレス変換テーブルに示すように、アドレスの下位3ビット目から1ビット目を抽出する。
アドレス変換回路311は、書き込みアドレスの場合、RAMアレイ30へのアドレスは右のテーブルとカウントEnのタイミングに従いアドレスを発行する。
読み出しアドレスの場合、アドレス変換回路311は、図22のアドレス変換テーブルに従いアドレスを発行する。
[アドレス変換テーブル]
図22のアドレス変換テーブルにおいては、SDR−IFモジュールのアドレスの幅をNとする場合を例として示している。
図22のアドレス変換テーブルの内容の以下の通りである。
図22のアドレス変換テーブルにおいては、SDR−IFモジュールのアドレスの幅をNとする場合を例として示している。
図22のアドレス変換テーブルの内容の以下の通りである。
パターンPTN1に対応するSDR−IFモジュール211−0のアドレス[3:1]が「000」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5である。
パターンPTN2に対応するSDR−IFモジュール211−0のアドレス[3:1]が「001」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5、アドレス「N-1:4]*5+1である。
パターンPTN3に対応するSDR−IFモジュール211−0のアドレス[3:1]が「010」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+1である。
パターンPTN4に対応するSDR−IFモジュール211−0のアドレス[3:1]が「011」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+1、アドレス「N-1:4]*5+2である。
パターンPTN5に対応するSDR−IFモジュール211−0のアドレス[3:1]が「100」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+2、アドレス「N-1:4]*5+3である。
パターンPTN6に対応するSDR−IFモジュール211−0のアドレス[3:1]が「101」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+3である。
パターンPTN7に対応するSDR−IFモジュール211−0のアドレス[3:1]が「110」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+3、アドレス「N-1:4]*5+4である。
パターンPTN8に対応するSDR−IFモジュール211−0のアドレス[3:1]が「111」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+4である。
パターンPTN2に対応するSDR−IFモジュール211−0のアドレス[3:1]が「001」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5、アドレス「N-1:4]*5+1である。
パターンPTN3に対応するSDR−IFモジュール211−0のアドレス[3:1]が「010」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+1である。
パターンPTN4に対応するSDR−IFモジュール211−0のアドレス[3:1]が「011」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+1、アドレス「N-1:4]*5+2である。
パターンPTN5に対応するSDR−IFモジュール211−0のアドレス[3:1]が「100」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+2、アドレス「N-1:4]*5+3である。
パターンPTN6に対応するSDR−IFモジュール211−0のアドレス[3:1]が「101」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+3である。
パターンPTN7に対応するSDR−IFモジュール211−0のアドレス[3:1]が「110」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+3、アドレス「N-1:4]*5+4である。
パターンPTN8に対応するSDR−IFモジュール211−0のアドレス[3:1]が「111」の場合のRAMアレイ30のアドレスは、アドレス「N-1:4]*5+4である。
[書き込み]
図24は、本実施形態に係る適応的変換器の第3例における書き込み動作を説明するための図である。
図24は、本実施形態に係る適応的変換器の第3例における書き込み動作を説明するための図である。
10ビットから16ビットへの変換は、入力の各ビット毎にパラレルからシリアルに変換し、8データ分の2ビットをそれぞれペアにして順に並べる。
コマンド制御回路313は、モード解釈部25で識別したバースト長とビット幅のモード信号、カウントEnの情報をもとに、RAMアレイ30にライトコマンドWRITEを発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報、カウントEnの情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御を行い、該当データを書き込む。
コマンド制御回路313は、モード解釈部25で識別したバースト長とビット幅のモード信号、カウントEnの情報をもとに、RAMアレイ30にライトコマンドWRITEを発行する。
アドレス変換回路311は、モード解釈部25で識別したバースト長とビット幅の情報、カウントEnの情報をもとに、RAMアレイ30にアドレスを発行する。
データ変換回路312は、データマスク制御を行い、該当データを書き込む。
[読み出し]CL=2、BL=4
・連続アドレス読み出しの場合
図25は、本実施形態に係る適応的変換器の第3例における連続アドレス読み出し動作を説明するための図である。
・連続アドレス読み出しの場合
図25は、本実施形態に係る適応的変換器の第3例における連続アドレス読み出し動作を説明するための図である。
この場合、モード解釈部25で識別したバースト長、ビット幅(データ幅)、SDR−IFモジュール211−0(21a)からのアドレスをもとに、RAMアレイ30のアドレスを指定し、データを読み出す。
RAMアレイ30の読み出しデータが一つのパターンの全てのデータが含まれる<1>、<3>、<6>、<8>から始まる場合、読み出したデータから8データ分のブロックを抜き出し、シリアル/パラレル変換し、順次展開する。
次のデータは、8データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアル/パラレル変換し、順次展開することにより、効率よく読み出しすることができる。
RAMアレイ30の読み出しデータが一つのパターンの全てのデータが含まれる<1>、<3>、<6>、<8>から始まる場合、読み出したデータから8データ分のブロックを抜き出し、シリアル/パラレル変換し、順次展開する。
次のデータは、8データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアル/パラレル変換し、順次展開することにより、効率よく読み出しすることができる。
・単発アドレス読み出しの場合
図26は、本実施形態に係る適応的変換器の第3例における単発アドレス読み出し動作を説明するための図である。
図26は、本実施形態に係る適応的変換器の第3例における単発アドレス読み出し動作を説明するための図である。
この場合、モード解釈部25で識別したバースト長、ビット幅(データ幅) バースト長、データ幅、SDR−IFモジュール211−0(21a)からのアドレスをもとに、RAMアレイ30のアドレスを指定し、データを読み出す。
RAMアレイ30の読み出しデータが<2>、<4>、<5>、<7>から始まる場合、8データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアル/パラレル変換し、順次展開する。
RAMアレイ30の読み出しデータが<2>、<4>、<5>、<7>から始まる場合、8データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアル/パラレル変換し、順次展開する。
以上のように、本実施形態に係る適応的変換器31はデータ幅の可変機能部として、大きく分けて、メモリコントローラ100の外部データバス幅とRAMアレイ30のデータバス幅が同じ場合、メモリコントローラ100の外部データバス幅が2のN乗の場合、メモリコントローラの外部データバス幅が2のN乗でない場合について適応的にデータ幅を可変またはそのままに処理することが可能であることから、本半導体メモリ装置1のデータ幅以外のデータが入力された場合でも効率よくRAMアレイ30にデータを格納することができ、また、読み出すことができる。
前述したように、各インターフェースモジュールは、それぞれ対応するメモリタイプの動作タイミングでの入出力をメモリコントローラ100に対して実現するものであるが、ここで、SDRに対応するSDR−IFモジュール211−0と、DDRに対応するDDR−IFモジュール211−1の動作を例に挙げて説明する。
まず、図27および図28に関連付けてSDR,DDRのリード/ライト処理のタイミングについて説明する。
図27(A)および(B)は、通常のSDR−SDRAMのリードサイクルタイミングとライトサイクルタイミングの一例を示している。特にこれは、キャスレイテンシ(Cas Latency)CL=2、バースト長(Burst Length)BL=4とした場合における、システムクロックCLK、コマンドCMD、データ入出力DQのタイミング例を示している。
SDRAMは、入力されるクロックCLKの立ち上がりエッジで各コマンド(制御信号)CMDをラッチし、またクロックCLKに同期してデータの入出力を行う。クロックCLKの立ち上がりエッジのタイミングをT1、T2・・・で示している。
図27(A)のリードサイクルタイミングとしては、ホスト側(たとえばメモリコントローラ100に相当するメモリ制御デバイス)から供給されるリードコマンドREADをたとえばタイミングT1でラッチする。キャスレイテンシCL=2の場合、2クロック後のタイミングT3以降において、リードコマンドREADに応じて読み出したデータQ0,Q1,Q2,Q3を、ホスト側に出力することになる。
また、図27(B)のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドWRITEをたとえばタイミングT1でラッチする。また、ホスト側から供給されるデータQ0,Q1,Q2,Q3を、タイミングT1以降ラッチして、書き込み処理をすることになる。
一方、図28(A)および(B)は、DDR−SDRAMのリードサイクルタイミングとライトサイクルタイミングの一例を示している。この場合も、キャスレイテンシCL=2、バースト長BL=4とした場合とし、システムクロックCLK1,CLK2、コマンドCMD、データ入出力DQ、データストローブ信号DQSのタイミング例を示している。クロックCLK2は、クロックCLK1の位相反転クロックである。
DDR−SDRAMは、SDR−SDRAMと同様に、入力されるクロックCLKの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがSDR−SDRAMと異なる。
DDR−SDRAMでは、高速データ転送を実現するために、位相反転させた2つのクロックCLK1,CLK2と、データストローブ信号DQSを用いる。データストローブ信号DQSはクロックCLK1に同期し、データ入出力DQは、データストローブ信号DQSの立ち上がりと立ち下がりの両エッジに同期することになる。
DDR−SDRAMは、SDR−SDRAMと同様に、入力されるクロックCLKの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがSDR−SDRAMと異なる。
DDR−SDRAMでは、高速データ転送を実現するために、位相反転させた2つのクロックCLK1,CLK2と、データストローブ信号DQSを用いる。データストローブ信号DQSはクロックCLK1に同期し、データ入出力DQは、データストローブ信号DQSの立ち上がりと立ち下がりの両エッジに同期することになる。
図28(A)のリードサイクルタイミングでは、たとえばタイミングT1としてクロックCLK1の立ち上がりに同期してコマンド処理を行う。キャスレイテンシCL=2の場合、2クロック後のタイミングT3から読出データを出力するが、この場合、データストローブ信号DQSの両エッジに同期して、データQ0,Q1,Q2,Q3が出力される。
また、図28(B)のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドをたとえばタイミングT1でラッチする。また、データストローブ信号DQSの両エッジに同期して、データQ0,Q1,Q2,Q3の書き込み処理が行われる。
なお、DDR2,DDR3・・・は基本的にはDDRと同様の動作であり、選択できるキャスレイテンシCLと、動作周波数が異なるものである。
たとえばSDR、DDRといったメモリタイプの違いによって、このような処理タイミングの相違が存在する。
そして本例の半導体メモリ装置1では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群21の各IFモジュールが機能する。
そして本例の半導体メモリ装置1では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群21の各IFモジュールが機能する。
図29はSDR−IFモジュール211−0が機能する場合の入出力動作タイミングを示す図であり、図30はDDR−IFモジュール211−1が機能する場合の入出力動作タイミングを示す図である。
図29および図30は、RAMアレイ30が、アドレス入力からデータ読み出され出力されるまでのアクセスタイムtAC=3nsecという性能とされている場合を例に挙げている。またキャスレイテンシCL=2が求められる場合を示している。
図29は、たとえばメモリコントローラ100が半導体メモリ装置1をSDRとみなして読み出し要求を行った場合のタイミングを示している。すなわち半導体メモリ装置1がSDRモードとされてSDR−IFモジュール211−0が機能する場合である。
図29(A)は基本クロックBFを示し、基本クロックBFは、その周波数がたとえば100MHzに設定される。この基本クロックBFは、メモリコントローラ100が半導体メモリ装置1に供給するシステムクロックCLKに同期した同位相かつ同周波数のクロックである。
また図29(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、また図29(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、SDR−IFモジュール211−0に対して処理クロック群として供給される。
また図29(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、また図29(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、SDR−IFモジュール211−0に対して処理クロック群として供給される。
図29(D)は、SDR−IFモジュール211−0がIOバッファ22を介して行うメモリコントローラ100に対する入出力を示している。
図29(E)は、SDR−IFモジュール211−0がRAMアレイ30(適応的変換器31)に対してアドレスを発行するタイミングを示している。
図29(F)は、RAMアレイ30からの読み出しデータがSDR−IFモジュール211−0に転送されてくるタイミングを示している。
図29(G)は、SDR−IFモジュール211−0が、読み出しデータを展開してIOバッファ22に受け渡すタイミングを示している。
図29(E)は、SDR−IFモジュール211−0がRAMアレイ30(適応的変換器31)に対してアドレスを発行するタイミングを示している。
図29(F)は、RAMアレイ30からの読み出しデータがSDR−IFモジュール211−0に転送されてくるタイミングを示している。
図29(G)は、SDR−IFモジュール211−0が、読み出しデータを展開してIOバッファ22に受け渡すタイミングを示している。
たとえばタイミングT1において、メモリコントローラ100からのリードコマンドが取り込まれたとする。この場合、SDR−IFモジュール211−0は、コマンド解釈や読み出しアドレスの認識処理を行い、5nsec後のタイミングT2において、RAMアレイ30に対するアドレス発行を行う。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがSDR−IFモジュール21aに転送されてくる。するとSDR−IFモジュール211−0は、読出データQ0,Q1,Q2,Q3を展開して出力する。
この場合、4.5nsec後のタイミングT3以降、基準クロックBFの立ち上がりタイミングで各読出データQ0,Q1,Q2,Q3を展開し、IOバッファ22を介してメモリコントローラ100に出力する。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがSDR−IFモジュール21aに転送されてくる。するとSDR−IFモジュール211−0は、読出データQ0,Q1,Q2,Q3を展開して出力する。
この場合、4.5nsec後のタイミングT3以降、基準クロックBFの立ち上がりタイミングで各読出データQ0,Q1,Q2,Q3を展開し、IOバッファ22を介してメモリコントローラ100に出力する。
このような動作により、キャスレイテンシCL=2としてのSDR−SDRAMと同等の読出動作が、半導体メモリ装置1によって実現される。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をSDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はSDR−IFモジュール211−0の処理により、コマンドに応じてSDRとしての動作を要求されるキャスレイテンシで行う。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をSDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はSDR−IFモジュール211−0の処理により、コマンドに応じてSDRとしての動作を要求されるキャスレイテンシで行う。
なお、この図29はRAMアレイ30のアクセスタイムtAC=3nsecとした場合の例であるが、アクセスタイムtACが遅い場合は、SDR−IFモジュール211−0における処理を高速化して対応する。
たとえば、アクセスタイムtAC=5nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は読出データの展開出力を2.5nsec後から行うことで、タイミングT3からの読出データQ0,Q1,Q2,Q3の出力が可能となる。
またたとえば、アクセスタイムtAC=8nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は、タイミングT1のリードコマンドのラッチから2.5nsec後にRAMアレイ30に対してアドレス発行を行う。そして8nsec後に転送されてくる読出データの展開出力を、2nsec後のタイミングT3からの実行するようにすればよい。
たとえば、アクセスタイムtAC=5nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は読出データの展開出力を2.5nsec後から行うことで、タイミングT3からの読出データQ0,Q1,Q2,Q3の出力が可能となる。
またたとえば、アクセスタイムtAC=8nsecであって、キャスレイテンシCL=2が要求されるのであれば、SDR−IFモジュール211−0は、タイミングT1のリードコマンドのラッチから2.5nsec後にRAMアレイ30に対してアドレス発行を行う。そして8nsec後に転送されてくる読出データの展開出力を、2nsec後のタイミングT3からの実行するようにすればよい。
次に、図30は、メモリコントローラ100が半導体メモリ装置1をDDRとみなして読出要求を行った場合のタイミングを示している。すなわち、図30は、半導体メモリ装置1がDDRモードとされてDDR−IFモジュール211−1が機能する場合を示している。
図30(A)の基本クロックBFは、メモリコントローラ100が半導体メモリ装置1に供給するシステムクロックCLKと同位相で同周波数のクロックであり、その周波数はたとえば133MHzに設定される。
また、図30(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、図30(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、DDR−IFモジュール211−1に対して処理クロック群として供給される。
また、図30(B)のクロック2BFは、基本クロックBFの2倍の周波数のクロックであり、図30(C)のクロック2BF+πは、クロック2BFを180°位相シフトした反転クロックである。
これらのクロックBF、2BF、2BF+πは、入力されるシステムクロックCLKに基づいてPLL部24が生成し、DDR−IFモジュール211−1に対して処理クロック群として供給される。
図30(D)は、DDR−IFモジュール211−1がIOバッファ22を介して行うメモリコントローラ100に対する入出力を示している。
図30(E)は、DDR−IFモジュール211−1のアドレス処理タイミングを示している。
図30(F)は、DDR−IFモジュール211−1がRAMアレイ30(適応的変換器31)に対してアドレスを発行するタイミングを示している。
図30(G)は、RAMアレイ30からの読み出しデータがDDR−IFモジュール211−1に転送されてくるタイミングを示している。
図30(H)は、DDR−IFモジュール211−1が、読出データの展開処理のタイミングを示している。
図30(I)は、DDR−IFモジュール211−1が、展開した読出データをIOバッファ22に受け渡すタイミングを示している。
図30(E)は、DDR−IFモジュール211−1のアドレス処理タイミングを示している。
図30(F)は、DDR−IFモジュール211−1がRAMアレイ30(適応的変換器31)に対してアドレスを発行するタイミングを示している。
図30(G)は、RAMアレイ30からの読み出しデータがDDR−IFモジュール211−1に転送されてくるタイミングを示している。
図30(H)は、DDR−IFモジュール211−1が、読出データの展開処理のタイミングを示している。
図30(I)は、DDR−IFモジュール211−1が、展開した読出データをIOバッファ22に受け渡すタイミングを示している。
たとえばタイミングT1において、メモリコントローラ100からのリードコマンドが入力されたとする。DDR−IFモジュール211−1は、アドレス処理を3.76nsecの間に行ってRAMアレイ30に対するアドレス発行を行う。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがDDR−IFモジュール211−1に転送されてくる。するとDDR−IFモジュール211−1は、0.76nsec後から読出データQ0,Q1,Q2,Q3を展開し、これを5.6nsec後のタイミングT3以降、基準クロックBFの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データQ0,Q1,Q2,Q3を、IOバッファ22を介してメモリコントローラ100に出力する。
RAMアレイ30はアクセスタイムtAC=3nsecであるため、3nsec後に読出データがDDR−IFモジュール211−1に転送されてくる。するとDDR−IFモジュール211−1は、0.76nsec後から読出データQ0,Q1,Q2,Q3を展開し、これを5.6nsec後のタイミングT3以降、基準クロックBFの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データQ0,Q1,Q2,Q3を、IOバッファ22を介してメモリコントローラ100に出力する。
このような動作により、キャスレイテンシCL=2としてのDDR−SDRAMと同等の読み出し動作が、半導体メモリ装置1によって実現される。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をDDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はDDR−IFモジュール211−1の処理により、コマンドに応じてDDRとしての動作を要求されるキャスレイテンシで行う。
換言すれば、メモリコントローラ100は、半導体メモリ装置1をDDRとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置1はDDR−IFモジュール211−1の処理により、コマンドに応じてDDRとしての動作を要求されるキャスレイテンシで行う。
なお、この図30はRAMアレイ30のアクセスタイムtAC=3nsecとした場合の例であるが、この場合も、アクセスタイムtACが遅い場合は、DDR−IFモジュール21bにおける処理を高速化して対応すればよい。
以上では、SDR−IFモジュール211−0、DDR−IFモジュール211−1が機能する場合の読出動作タイミングを示したが、DDR2−IFモジュール211−2等の他のインターフェースモジュールが機能する場合も、それぞれ対応するメモリタイプに応じた動作が実現されるようにすればよい。
そして図2の構成の場合、メモリタイプに応じたモードにより、1つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置1は、メモリコントローラ100から見て、SDR、DDR、DDR2〜DDR(n)、SRAM、DPRAM、FIFOのいずれかとして動作することができる。
そして図2の構成の場合、メモリタイプに応じたモードにより、1つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置1は、メモリコントローラ100から見て、SDR、DDR、DDR2〜DDR(n)、SRAM、DPRAM、FIFOのいずれかとして動作することができる。
[3.PLL部のモード動作]
ところで、半導体メモリ装置1が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部25からのモード信号Smdに応じて、各部がモードに応じた処理を行うことになる。
特に、PLL部24、セレクタ23、IOバッファ22が、モード信号Smdに対応した動作を行う。以下、このモード動作について説明していく。
ところで、半導体メモリ装置1が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部25からのモード信号Smdに応じて、各部がモードに応じた処理を行うことになる。
特に、PLL部24、セレクタ23、IOバッファ22が、モード信号Smdに対応した動作を行う。以下、このモード動作について説明していく。
まず、ここではPLL部24のモード動作を述べる。
図31は、PLL部24の具体的な構成例を示している。なお、図示および説明の簡略化のため、ここではクロック出力系として、SDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2の3つのインターフェースモジュールに対応する部分のみを参照して、PLL部24のモード動作について説明していく。また、図31においては、共通シーケンス部210は理解を容易にするために省略してある。
メモリコントローラ100から供給されるシステムクロックCLKは、バッファアンプ241を介してクロック生成用PLL回路242に供給される。クロック生成用PLL回路242は、たとえば位相比較器、ループフィルタ、VCO(電圧制御発振器)、2逓倍器を備えたPLL(Phase Locked Loop)回路として形成される。
クロック生成用PLL回路242は、システムクロックCLKと、1/2分周器243の出力の位相比較を行いながら、システムクロックCLKに同期した、2倍の周波数のクロック2BFを出力する。このクロック2BFは切換回路245に供給される。
また、クロック2BFは、1/2分周器243により分周されて、システムクロックCLKと同周波数とされた後、位相比較用のクロックとしてクロック生成用PLL回路242にフィードバックされるとともに、この1/2分周器243により分周されたクロックが、システムクロックCLKと同位相で同周波数の基準クロックBFとして切換回路247に供給される。
さらに、クロック生成用PLL回路242から出力されるクロック2BFは、フェイズシフタ244で移相処理が行われ、位相反転されたクロック2BF+πが生成される。このクロック2BF+πは切換回路246に供給される。
クロック生成用PLL回路242は、システムクロックCLKと、1/2分周器243の出力の位相比較を行いながら、システムクロックCLKに同期した、2倍の周波数のクロック2BFを出力する。このクロック2BFは切換回路245に供給される。
また、クロック2BFは、1/2分周器243により分周されて、システムクロックCLKと同周波数とされた後、位相比較用のクロックとしてクロック生成用PLL回路242にフィードバックされるとともに、この1/2分周器243により分周されたクロックが、システムクロックCLKと同位相で同周波数の基準クロックBFとして切換回路247に供給される。
さらに、クロック生成用PLL回路242から出力されるクロック2BFは、フェイズシフタ244で移相処理が行われ、位相反転されたクロック2BF+πが生成される。このクロック2BF+πは切換回路246に供給される。
切換回路245,246,247は出力端子として、それぞれS端子、D1端子、D2端子を備える。
S端子はSDR−IFモジュール211−0(21a)に接続される端子である。
D1端子はDDR−IFモジュール211−1(21b)に接続される端子である。
D2端子はDDR2−IFモジュール211−1(21c)に接続される端子である。
また、切換回路245,36,37には、それぞれHレベル電圧Hiが供給される固定電圧端子Fが用意されている。なお、この固定電圧端子Fは、Lレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。
S端子はSDR−IFモジュール211−0(21a)に接続される端子である。
D1端子はDDR−IFモジュール211−1(21b)に接続される端子である。
D2端子はDDR2−IFモジュール211−1(21c)に接続される端子である。
また、切換回路245,36,37には、それぞれHレベル電圧Hiが供給される固定電圧端子Fが用意されている。なお、この固定電圧端子Fは、Lレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。
なお上述のようにこの図31では、3つのインターフェースモジュール(211−0,211−1,211−2)に対するクロック出力系のみを示しているため、切換回路245,246,247は3つの出力端子としているが、実際にはこの切換回路245,246,247には、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子も形成され、選択可能とされている。
このようなPLL部24に対して、モード解釈部25からのモード信号Smdは、切換回路245,246,247に供給される。切換回路245,246,247は、モード信号Smdに応じて、接続状態を切り換える。
たとえばモード信号SmdがSDRモードを示す信号であった場合、切換回路245,246,247は、出力端子としてそれぞれS端子を選択する。モードで選択されない出力端子(D1端子、D2端子および図示しない他の出力端子)は、固定電圧端子Fに接続される。
この状態を図31で示しているが、これによって、クロック2BF、2BF+π、BFが、それぞれSDR−IFモジュール211−0用の処理クロック群として、各S端子からSDR−IFモジュール211−0に供給されることになる。
たとえば100MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図29(A)に示した100MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがSDR−IFモジュール211−0に供給される。
そして処理クロック群が供給されることで、SDR−IFモジュール211−0が機能する。
一方、DDR−IFモジュール211−1、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されない状態となり、動作機能はオフとなる。
この状態を図31で示しているが、これによって、クロック2BF、2BF+π、BFが、それぞれSDR−IFモジュール211−0用の処理クロック群として、各S端子からSDR−IFモジュール211−0に供給されることになる。
たとえば100MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図29(A)に示した100MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがSDR−IFモジュール211−0に供給される。
そして処理クロック群が供給されることで、SDR−IFモジュール211−0が機能する。
一方、DDR−IFモジュール211−1、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されない状態となり、動作機能はオフとなる。
またたとえば、モード信号SmdがDDRモードを示す信号であった場合、切換回路245,246,247は、出力端子としてそれぞれD1端子を選択し、他の出力端子(S端子、D2端子および図示しない他の出力端子)は、固定電圧端子Fに接続される。これによって、クロック2BF、2BF+π、BFが、それぞれDDR−IFモジュール211−1用の処理クロック群として、各D1端子からDDR−IFモジュール211−1に供給される。
たとえば133MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図30(A)に示した133MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがDDR−IFモジュール211−1に供給される。
そして処理クロック群が供給されることで、DDR−IFモジュール211−1が機能し、一方、SDR−IFモジュール211−0、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されず動作機能はオフとなる。
たとえば133MHzのシステムクロックCLKがメモリコントローラ100から供給される場合、図30(A)に示した133MHzの基準クロックBFと、2倍周波数のクロック2BF、2BF+πがDDR−IFモジュール211−1に供給される。
そして処理クロック群が供給されることで、DDR−IFモジュール211−1が機能し、一方、SDR−IFモジュール211−0、DDR2−IFモジュール211−2(および図示しない他のインターフェースモジュール211−3〜211−n、21−2,21−3,21−4)は、処理クロックが供給されず動作機能はオフとなる。
たとえば以上のように、PLL部24がインターフェースモジュール211−0〜211−n、21−2,21−3,21−4に対して、モード信号Smdに応じたクロック供給を行うようにすることで、必要な1つのインターフェースモジュールが機能し、他のインターフェースモジュールは動作オフ状態となる。
[4.セレクタのモード動作]
セレクタ23のモード動作を図32に関連付けて説明する。
図32においては、上記図31の場合と同様に、インターフェースモジュールとしてSDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2の3つのインターフェースモジュールに対応する部分のみを示している。また、図32においては、共通シーケンス部210は理解を容易にするために省略してある。
セレクタ23のモード動作を図32に関連付けて説明する。
図32においては、上記図31の場合と同様に、インターフェースモジュールとしてSDR−IFモジュール211−0、DDR−IFモジュール211−1、DDR2−IFモジュール211−2の3つのインターフェースモジュールに対応する部分のみを示している。また、図32においては、共通シーケンス部210は理解を容易にするために省略してある。
上述したようにメモリコントローラ100とIOバッファ22の間は、コマンドCMD、入出力データDQ、データストローブ信号DQSの入出力を行うが、セレクタ22におけるこれらの信号の転送としては、コマンドCMD、データ入力DQin、データ出力DQout、ストローブ信号入力DQSin、ストローブ信号出力DQSoutの転送を行うことになる。
すなわち、セレクタ22は、メモリコントローラ100からIOバッファ22に入力されるコマンドCMDを、インターフェースモジュール群21に転送する。
また、コマンドCMDがライトコマンドである場合、メモリコントローラ100から書き込みデータがIOバッファ22に入力されるが、セレクタ23は、この書き込みデータをデータ入力DQinとしてインターフェースモジュール群21に転送する。
またコマンドCMDがリードコマンドであった場合、インターフェースモジュール群21によってRAMアレイ30からデータが読み出されるが、セレクタ23は、この読み出しデータをデータ出力DQoutとしてIOバッファ22に転送する。
また、モードがDDR〜DDR(n)の場合、データストローブ信号DQSが用いられるが、セレクタ23は、このデータストローブ信号DQSの入力、出力をストローブ信号入力DQSin、ストローブ信号出力DQSoutとして転送する。
すなわち、セレクタ22は、メモリコントローラ100からIOバッファ22に入力されるコマンドCMDを、インターフェースモジュール群21に転送する。
また、コマンドCMDがライトコマンドである場合、メモリコントローラ100から書き込みデータがIOバッファ22に入力されるが、セレクタ23は、この書き込みデータをデータ入力DQinとしてインターフェースモジュール群21に転送する。
またコマンドCMDがリードコマンドであった場合、インターフェースモジュール群21によってRAMアレイ30からデータが読み出されるが、セレクタ23は、この読み出しデータをデータ出力DQoutとしてIOバッファ22に転送する。
また、モードがDDR〜DDR(n)の場合、データストローブ信号DQSが用いられるが、セレクタ23は、このデータストローブ信号DQSの入力、出力をストローブ信号入力DQSin、ストローブ信号出力DQSoutとして転送する。
セレクタ23には、これらの信号に応じて、選択スイッチ回路23a〜23eが設けられている。
選択スイッチ回路23aはコマンドCMDに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23bはデータ入力DQinに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23cはデータ出力DQoutに対応し、インターフェースモジュール群21からの入力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23dはストローブ信号入力DQSinに対応し、インターフェースモジュール群21に対する出力端子としてD1端子、D2端子が形成されている。
選択スイッチ回路23eはストローブ信号出力DQSoutに対応し、インターフェースモジュール群21からの入力端子としてD1端子、D2端子が形成されている。
選択スイッチ回路23aはコマンドCMDに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23bはデータ入力DQinに対応し、インターフェースモジュール群21に対する出力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23cはデータ出力DQoutに対応し、インターフェースモジュール群21からの入力端子としてS端子、D1端子、D2端子が形成されている。
選択スイッチ回路23dはストローブ信号入力DQSinに対応し、インターフェースモジュール群21に対する出力端子としてD1端子、D2端子が形成されている。
選択スイッチ回路23eはストローブ信号出力DQSoutに対応し、インターフェースモジュール群21からの入力端子としてD1端子、D2端子が形成されている。
なお、この図32では、3つのインターフェースモジュール(211−0,211−1,211−2)に対する入出力系のみを示しているため、選択スイッチ回路23a〜23eには、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子または入力端子を示していないが、実際は、他のインターフェースモジュール(211−3〜211−n、21−2,21−3,21−4)に対する出力端子または入力端子も形成され、選択可能とされている。
セレクタ23の各選択スイッチ回路23a〜23eは、モード解釈部25からのモード信号Smdに応じて、出力端子または入力端子を選択する。
たとえばモード信号SmdがSDRモードを示す信号であった場合、選択スイッチ回路23a、23b、23cは、それぞれS端子を選択する。なお、SDRではデータストローブ信号DQSは使用されないため、選択スイッチ回路23d、23eは非接続状態でよい。
これにより、IOバッファ22とSDR−IFモジュール211−0の間で、コマンドCMD、データ入力DQin、データ出力DQoutの転送が実現される。
たとえばモード信号SmdがSDRモードを示す信号であった場合、選択スイッチ回路23a、23b、23cは、それぞれS端子を選択する。なお、SDRではデータストローブ信号DQSは使用されないため、選択スイッチ回路23d、23eは非接続状態でよい。
これにより、IOバッファ22とSDR−IFモジュール211−0の間で、コマンドCMD、データ入力DQin、データ出力DQoutの転送が実現される。
またたとえば、モード信号SmdがDDRモードを示す信号であった場合、選択スイッチ回路23a〜23eは、それぞれD1端子を選択する。
図32ではこの状態を示しているが、この状態で、IOバッファ22とDDR−IFモジュール211−1の間で、コマンドCMD、データ入力DQin、データ出力DQout、ストローブ信号入力DQSin、ストローブ信号出力DQSoutの転送が実現される。
図32ではこの状態を示しているが、この状態で、IOバッファ22とDDR−IFモジュール211−1の間で、コマンドCMD、データ入力DQin、データ出力DQout、ストローブ信号入力DQSin、ストローブ信号出力DQSoutの転送が実現される。
たとえば以上のように、セレクタ23の選択スイッチ回路23a〜23eがモード信号Smdに応じた接続選択を行うことで、機能している1つのインターフェースモジュールと、IOバッファ22の間での信号転送が行われ、この機能している1つのインターフェースモジュールとメモリコントローラ100の間の信号の入出力が実行される。
[5.IOバッファのモード動作]
IOバッファ22のモード動作としては、モード(実行するメモリタイプ)に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばSDRでは3.3Vまたは2.5V、DDRでは2.5V、DDR2では1.8V、DDR3では1.5Vなどとされている。従って、本例の半導体メモリ装置1の場合、IOバッファ22はモードに応じて動作電源電圧の切換が必要になる。
IOバッファ22のモード動作としては、モード(実行するメモリタイプ)に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばSDRでは3.3Vまたは2.5V、DDRでは2.5V、DDR2では1.8V、DDR3では1.5Vなどとされている。従って、本例の半導体メモリ装置1の場合、IOバッファ22はモードに応じて動作電源電圧の切換が必要になる。
図33〜図37は、それぞれ電源電圧や遅延特性の切換のためのIOバッファ22の構成例を示している。各図では、タイプA、タイプBとして2つの電源電圧を切り換える動作を説明する。たとえば図中「A」を付したバッファアンプは、電源電圧3.3Vで遅延特性がτ1とされるタイプAのバッファであり、図中「B」を付したバッファアンプは、電源電圧2.5Vで遅延特性がτ2とされるタイプBのバッファであるとする。
なお、ここではタイプA、タイプBとしての電気特性切換を説明するが、実際には、半導体メモリ装置1が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として3つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドCMDやデータ入力DQinの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図33〜図37における内部ロジック40とは、セレクタ23、PLL部24、インターフェースモジュール群21を包括的に示したブロックである。
なお、ここではタイプA、タイプBとしての電気特性切換を説明するが、実際には、半導体メモリ装置1が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として3つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドCMDやデータ入力DQinの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図33〜図37における内部ロジック40とは、セレクタ23、PLL部24、インターフェースモジュール群21を包括的に示したブロックである。
まず図33の例を説明する。
IOバッファ22には、入力系として、タイプAバッファ44,タイプBバッファ48、スイッチ41、53が設けられる。
またIOバッファ22には、出力系として、タイプAバッファ45,タイプBバッファ49,スイッチ42,54が設けられる。
またIOバッファ22には、双方向系として、タイプAバッファ46,タイプA・3ステートバッファ47、タイプBバッファ50,タイプB・3ステートバッファ51、スイッチ43,55,56が設けられる。
モード指示信号Mdは、バッファアンプ52を介してモード解釈部25に供給される。
IOバッファ22には、入力系として、タイプAバッファ44,タイプBバッファ48、スイッチ41、53が設けられる。
またIOバッファ22には、出力系として、タイプAバッファ45,タイプBバッファ49,スイッチ42,54が設けられる。
またIOバッファ22には、双方向系として、タイプAバッファ46,タイプA・3ステートバッファ47、タイプBバッファ50,タイプB・3ステートバッファ51、スイッチ43,55,56が設けられる。
モード指示信号Mdは、バッファアンプ52を介してモード解釈部25に供給される。
また、半導体メモリ装置1の外部からの導入される電源ラインとしては、タイプAバッファ用電源ライン70と、タイプBバッファ用電源ライン71と、内部ロジック用電源ライン72と、モードバッファ用電源ライン73が形成されている。
たとえば、タイプAバッファ用電源ライン70は、3.3Vの電源ラインとされ、このタイプAバッファ用電源ライン70は、タイプAバッファ44,45,46、タイプA・3ステートバッファ47、スイッチ41,42,43に対する電力供給を行う。
また、タイプBバッファ用電源ライン71は、たとえば2.5Vの電源ラインとされ、このタイプBバッファ用電源ライン71は、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する電力供給を行う。
内部ロジック用電源ライン72は、内部ロジック40内の各回路部(インターフェースモジュール群21やPLL部24)やモード解釈部25に動作電源電圧を供給するとともに、スイッチ53,54,55,56のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン73は、バッファアンプ52に動作電源電圧を供給する。
たとえば、タイプAバッファ用電源ライン70は、3.3Vの電源ラインとされ、このタイプAバッファ用電源ライン70は、タイプAバッファ44,45,46、タイプA・3ステートバッファ47、スイッチ41,42,43に対する電力供給を行う。
また、タイプBバッファ用電源ライン71は、たとえば2.5Vの電源ラインとされ、このタイプBバッファ用電源ライン71は、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する電力供給を行う。
内部ロジック用電源ライン72は、内部ロジック40内の各回路部(インターフェースモジュール群21やPLL部24)やモード解釈部25に動作電源電圧を供給するとともに、スイッチ53,54,55,56のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン73は、バッファアンプ52に動作電源電圧を供給する。
なお、この例ではスイッチ41、42、43にはタイプAバッファ用電源ライン70による動作電源電圧の供給が行われるが、これはスイッチ41、42,43のスイッチング動作を可能とする電源電圧が供給されればよく、他の電源ラインからスイッチ41、42,43の動作電源電圧を供給してもよい。
各スイッチ41,42,43,53,54,55,56は、タイプAに対応するa端子と、タイプBに対応するb端子を切換可能な構成とされる。
そして各スイッチ41,42,43,53,54,55,56はモード解釈部25からのモード信号Smdにより、接続端子を切り換える。
そして各スイッチ41,42,43,53,54,55,56はモード解釈部25からのモード信号Smdにより、接続端子を切り換える。
たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択する。これによって、IOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、つまりタイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択する。これによって、IOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、つまりタイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。
なお、ここでは、タイプA、タイプBとして、2つの電気特性タイプの切換というモデルで説明したが、実際には、搭載されるインターフェースモジュール21の数や種類によってバッファ電気特性として切換を実行すべきタイプ数はより多数となることが想定される。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプC、タイプD・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプA,Bと同様に搭載され、スイッチ41,42,43,53,54,55,56により、それらが選択される構成とされればよい。
以降、図34〜図37で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプC、タイプD・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプA,Bと同様に搭載され、スイッチ41,42,43,53,54,55,56により、それらが選択される構成とされればよい。
以降、図34〜図37で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
続いてIOバッファ22の他の構成例を図33で説明する。なお、図33と同一部分は同一符号を付して重複説明を避ける。
この図34の例では、半導体メモリ装置1に外部から導入する電源ラインを3本としている。すなわちバッファ用電源ライン74,モードバッファ用電源ライン73、内部ロジック用電源ライン72である。
この図34の例では、半導体メモリ装置1に外部から導入する電源ラインを3本としている。すなわちバッファ用電源ライン74,モードバッファ用電源ライン73、内部ロジック用電源ライン72である。
そしてバッファ用電源ライン74は、スイッチ41、42,43への電源ラインとされるとともに、電源ラインスイッチ57によって、接続先がAタイプ系とBタイプ系に切り換えられるようにしている。
モード信号Smdは、各スイッチ41,42,43,53,54,55,56と、電源ラインスイッチ57に供給される。
バッファ用電源ライン74には、電子機器の回路基板に半導体メモリ装置1がマウントされる際、この半導体メモリ装置1がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。
モード信号Smdは、各スイッチ41,42,43,53,54,55,56と、電源ラインスイッチ57に供給される。
バッファ用電源ライン74には、電子機器の回路基板に半導体メモリ装置1がマウントされる際、この半導体メモリ装置1がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。
そして、たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択し、電源ラインスイッチ57もa端子を選択する。
この場合、バッファ用電源ライン74は、3.3V電源ラインとされているため、タイプAバッファ44,45,46、タイプA・3ステートバッファ47には3.3V電源電圧が供給される。従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン74は、3.3V電源ラインとされているため、タイプAバッファ44,45,46、タイプA・3ステートバッファ47には3.3V電源電圧が供給される。従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択し、電源ラインスイッチ57もb端子を選択する。
この場合、バッファ用電源ライン74は、2.5V電源ラインとされているため、タイプBバッファ48,49,50、タイプB・3ステートバッファ51には2.5V電源電圧が供給される。従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン74は、2.5V電源ラインとされているため、タイプBバッファ48,49,50、タイプB・3ステートバッファ51には2.5V電源電圧が供給される。従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。
続いて図35の例を説明する。
この図35の例は、半導体メモリ装置1に外部から導入する電源ラインを、共通電源ライン76のみとしている。そしてIOバッファ22内にDC/DCコンバータ(DDC)58が設けられている。
DC/DCコンバータ58は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちDC/DCコンバータ58は、スイッチ用電源ライン75により、スイッチ41、42,43に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプAバッファ用電源ライン70により、タイプAバッファ44,45,46、タイプA・3ステートバッファ47に対する3.3Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプBバッファ用電源ライン71により、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する2.5Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、内部ロジック用電源ライン72により、内部ロジック40、スイッチ53,54,55,56、モード解釈部25に対する電源電圧の供給を行う。
この図35の例は、半導体メモリ装置1に外部から導入する電源ラインを、共通電源ライン76のみとしている。そしてIOバッファ22内にDC/DCコンバータ(DDC)58が設けられている。
DC/DCコンバータ58は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちDC/DCコンバータ58は、スイッチ用電源ライン75により、スイッチ41、42,43に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプAバッファ用電源ライン70により、タイプAバッファ44,45,46、タイプA・3ステートバッファ47に対する3.3Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、タイプBバッファ用電源ライン71により、タイプBバッファ48,49,50、タイプB・3ステートバッファ51に対する2.5Vの電源電圧の供給を行う。
またDC/DCコンバータ58は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
またDC/DCコンバータ58は、内部ロジック用電源ライン72により、内部ロジック40、スイッチ53,54,55,56、モード解釈部25に対する電源電圧の供給を行う。
モード解釈部25からのモード信号Smdは、各スイッチ41,42,43,53,54,55,56と、DC/DCコンバータ58に供給される。DC/DCコンバータ58は、タイプAバッファ用電源ライン70への電源電圧出力と、タイプBバッファ用電源ライン71への電源電圧出力を、モード信号Smdに応じて選択的に実行する。
そして、たとえばモード信号SmdによりタイプAに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はa端子を選択し、またDC/DCコンバータ58は、スイッチ用電源ライン75、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行い、タイプAバッファ用電源ライン70への3.3Vの電源電圧の供給を行う。
従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってIOバッファ22では、タイプAバッファ44,45,46、タイプA・3ステートバッファ47が機能して各種信号の入出力を行うことになり、タイプAに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号SmdによりタイプBに相当するメモリタイプが指示される場合は、各スイッチ41,42,43,53,54,55,56はb端子を選択し、またDC/DCコンバータ58は、スイッチ用電源ライン75、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行い、タイプBバッファ用電源ライン71への2.5Vの電源電圧の供給を行う。
従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってIOバッファ22では、タイプBバッファ48,49,50、タイプB・3ステートバッファ51が機能して各種信号の入出力を行うことになり、タイプBに相当するメモリタイプに応じた入出力バッファ動作が実現される。
次に図36の例を説明する。ただし、この図36の例は、IOバッファ22についてはモード信号Smdによる内部的な切換を行わない構成例である。
この場合、IOバッファ22には、入力系として、共通バッファ81が設けられる。また出力系として、共通バッファ82が設けられる。また双方向系として、共通バッファ83と共通3ステートバッファ84が設けられる。
共通バッファ81,82,83および共通3ステートバッファ84は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
この場合、IOバッファ22には、入力系として、共通バッファ81が設けられる。また出力系として、共通バッファ82が設けられる。また双方向系として、共通バッファ83と共通3ステートバッファ84が設けられる。
共通バッファ81,82,83および共通3ステートバッファ84は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
そして半導体メモリ装置1に外部から導入する電源ラインは、バッファ用電源ライン74,モードバッファ用電源ライン73、内部ロジック用電源ライン72の3本である。
バッファ用電源ライン74は、共通バッファ81,82,83および共通3ステートバッファ84に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン72は、内部ロジック40内の各部と、モード解釈部25に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン73は、バッファアンプ52に電力供給を行う電源ラインとして形成される。
バッファ用電源ライン74は、共通バッファ81,82,83および共通3ステートバッファ84に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン72は、内部ロジック40内の各部と、モード解釈部25に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン73は、バッファアンプ52に電力供給を行う電源ラインとして形成される。
バッファ用電源ライン74には、電子機器の回路基板に半導体メモリ装置1がマウントされる際、この半導体メモリ装置1がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。
たとえばその電子機器において、半導体メモリ装置1をSDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって3.3Vの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置1をDDRとして扱う場合、このバッファ用電源ライン74は、回路基板配線によって2.5Vの電源ラインに固定接続されることになる。
この構成の場合、IOバッファ22は、モード解釈部25からのモード信号Smdに基づく切換動作を行う必要はない。モード信号Smdによる切換動作は、内部ロジック40内のセレクタ23およびPLL部24において行われることになる。
たとえば半導体メモリ装置1をSDRとして扱う場合、バッファ用電源ライン74は3.3Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が3.3Vの電源電圧で動作する。
またたとえば、半導体メモリ装置1をDDRとして扱う場合、バッファ用電源ライン74は2.5Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が2.5Vの電源電圧で動作する。
たとえば半導体メモリ装置1をSDRとして扱う場合、バッファ用電源ライン74は3.3Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が3.3Vの電源電圧で動作する。
またたとえば、半導体メモリ装置1をDDRとして扱う場合、バッファ用電源ライン74は2.5Vの電源ラインとされ、共通バッファ81,82,83および共通3ステートバッファ84が2.5Vの電源電圧で動作する。
次に図37の例を説明する。
この例は、上記図36と同様に共通バッファ81,82,83および共通3ステートバッファ84を備えるものであるが、半導体メモリ装置1に外部から導入する電源ラインは、共通電源ライン76のみとする。そしてIOバッファ22内にDC/DCコンバータ85が設けられている。
DC/DCコンバータ85は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、DC/DCコンバータ85は、バッファ用電源ライン74により、共通バッファ81,82,83および共通3ステートバッファ84に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、内部ロジック用電源ライン72により、内部ロジック40、モード解釈部25に対する電源電圧の供給を行う。
この例は、上記図36と同様に共通バッファ81,82,83および共通3ステートバッファ84を備えるものであるが、半導体メモリ装置1に外部から導入する電源ラインは、共通電源ライン76のみとする。そしてIOバッファ22内にDC/DCコンバータ85が設けられている。
DC/DCコンバータ85は、共通電源ライン76からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、DC/DCコンバータ85は、バッファ用電源ライン74により、共通バッファ81,82,83および共通3ステートバッファ84に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、モードバッファ用電源ライン73により、バッファアンプ52に対する電源電圧の供給を行う。
また、DC/DCコンバータ85は、内部ロジック用電源ライン72により、内部ロジック40、モード解釈部25に対する電源電圧の供給を行う。
モード解釈部25からのモード信号Smdは、IOバッファ22内においてはDC/DCコンバータ85に供給される。DC/DCコンバータ85は、バッファ用電源ライン74へ供給する電源電圧を、モード信号Smdに応じて切り換える。
たとえばモード信号SmdによりSDRモードが指示される場合は、DC/DCコンバータ85は、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行うとともに、バッファ用電源ライン74へ印加する電源電圧を3.3Vとする。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、SDRに応じた入出力バッファ動作を行う。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、SDRに応じた入出力バッファ動作を行う。
またたとえばモード信号SmdによりDDRモードが指示される場合は、DC/DCコンバータ85は、モードバッファ用電源ライン73、内部ロジック用電源ライン72への各動作電源電圧の供給を行うとともに、バッファ用電源ライン74へ印加する電源電圧を2.5Vとする。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、DDRに応じた入出力バッファ動作を行う。
これにより共通バッファ81,82,83および共通3ステートバッファ84が、DDRに応じた入出力バッファ動作を行う。
以上、IOバッファ22としては図33〜図37のような構成を採ることで、各モード(メモリタイプ)に応じた入出力バッファ動作を実行できることになる。
[6.半導体メモリ装置の他の構成例]
本実施の形態の半導体メモリ装置1の構成を図2に示したが、半導体メモリ装置1としては、他の構成例も考えられる。図38に他の構成例を例示する。なお、図2と同一部分は同一符号を付し、説明を省略する。
本実施の形態の半導体メモリ装置1の構成を図2に示したが、半導体メモリ装置1としては、他の構成例も考えられる。図38に他の構成例を例示する。なお、図2と同一部分は同一符号を付し、説明を省略する。
図38の構成例は、各インターフェースモジュール211−0〜211−n、21−2,21−3,21−4のそれぞれに対応するように専用のIOバッファを設ける用にした例である。
すなわち、SDR−IFモジュール211−0用のIOバッファ22a、DDR−IFモジュール211−1用のIOバッファ22b、DDR2−IFモジュール211−2用のIOバッファ22c、DDR(n)−IFモジュール211−n用のIOバッファ22d、SRAM−IFモジュール21−2用のIOバッファ22e、DPRAM−IFモジュール21−3用のIOバッファ22f、FIFO−IFモジュール21−4用のIOバッファ22gが設けられる。
また、システムクロックCLKに対応する入力バッファ22hが設けられ、システムクロックCLKは入力バッファ22hを介してPLL部24に供給される。
またモード指示信号Mdに対応する入力バッファ22iが設けられ、モード指示信号Mdは入力バッファ22iを介してモード解釈部25に供給される。
すなわち、SDR−IFモジュール211−0用のIOバッファ22a、DDR−IFモジュール211−1用のIOバッファ22b、DDR2−IFモジュール211−2用のIOバッファ22c、DDR(n)−IFモジュール211−n用のIOバッファ22d、SRAM−IFモジュール21−2用のIOバッファ22e、DPRAM−IFモジュール21−3用のIOバッファ22f、FIFO−IFモジュール21−4用のIOバッファ22gが設けられる。
また、システムクロックCLKに対応する入力バッファ22hが設けられ、システムクロックCLKは入力バッファ22hを介してPLL部24に供給される。
またモード指示信号Mdに対応する入力バッファ22iが設けられ、モード指示信号Mdは入力バッファ22iを介してモード解釈部25に供給される。
この場合、IOバッファ22a〜22gは、それぞれ対応するインターフェースモジュール211−0〜211−n、21−2,21−3,21−4に応じた専用の入出力信号系やバッファアンプ、および接続端子を有する。
たとえばSDR−IFモジュール211−0に対応するIOバッファ22aは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファを有する。もちろんIOバッファ22a内の各バッファは、SDRに応じた電気特性とされる。
またたとえばDDR−IFモジュール211−1に対応するIOバッファ22bは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファと、データストローブ信号DQSについての入出力端子および入出力バッファを有する。もちろんIOバッファ22b内の各バッファは、DDRに応じた電気特性とされる。
たとえばSDR−IFモジュール211−0に対応するIOバッファ22aは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファを有する。もちろんIOバッファ22a内の各バッファは、SDRに応じた電気特性とされる。
またたとえばDDR−IFモジュール211−1に対応するIOバッファ22bは、コマンドCMDの入力端子および入力バッファと、データ入力DQinについての入力端子および入力バッファと、データ出力DQoutについての出力端子および出力バッファと、データストローブ信号DQSについての入出力端子および入出力バッファを有する。もちろんIOバッファ22b内の各バッファは、DDRに応じた電気特性とされる。
このような構成の場合、この半導体メモリ装置1を電子機器の回路基板にマウントするにあたっては、半導体メモリ装置1をどのメモリタイプで用いるかに応じて、メモリコントローラ100と接続するIOバッファを、IOバッファ22a〜22gのうちから選択することになる。
たとえば、その電子機器において半導体メモリ装置1をDDRとして使用する場合、IOバッファ22bの端子がメモリコントローラ100と接続されるように、たとえば基板配線の設計を行う。すると、その場合図39に示すように、IOバッファ22bを介してメモリコントローラ100aとDDR−IFモジュール211−1の間で各種信号の入出力が行われる状態となる。このとき他のIOバッファ22a、22c〜22gは使用されない。
当然、モード指示信号MdはDDRモードを示す信号とされ、モード解釈部25はDDRモードとしてのモード信号SmdをPLL部24に与える。これによりPLL部24はDDR−IFモジュール211−1に処理クロック群を与えてDDR−IFモジュール211−1を機能させるとともに、他のインターフェースモジュール211−0,211−n、21−2〜21−4についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置1はDDRとして機能する。
そしてこの構成の場合、図2で示したセレクタ23は不要となる。
たとえば、その電子機器において半導体メモリ装置1をDDRとして使用する場合、IOバッファ22bの端子がメモリコントローラ100と接続されるように、たとえば基板配線の設計を行う。すると、その場合図39に示すように、IOバッファ22bを介してメモリコントローラ100aとDDR−IFモジュール211−1の間で各種信号の入出力が行われる状態となる。このとき他のIOバッファ22a、22c〜22gは使用されない。
当然、モード指示信号MdはDDRモードを示す信号とされ、モード解釈部25はDDRモードとしてのモード信号SmdをPLL部24に与える。これによりPLL部24はDDR−IFモジュール211−1に処理クロック群を与えてDDR−IFモジュール211−1を機能させるとともに、他のインターフェースモジュール211−0,211−n、21−2〜21−4についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置1はDDRとして機能する。
そしてこの構成の場合、図2で示したセレクタ23は不要となる。
なお、IOバッファ22a〜22gの電源供給構成によっては、モード信号Smdにより、IOバッファ22bに、たとえば2.5Vのバッファ動作電源が供給されるようにする。あるいはIOバッファ22a〜22gに共通の電源ラインが形成されている場合、基板設計により、その電源ラインが、2.5V系の電源ラインに接続されるようにすればよい。
なお、図38および図39は、図2の構成に対応した他の構成例ではあるが、図6の構成に対応する同様の他の構成例として図40および図41に示すように構成することも可能であることはいうまでもない。なお、基本的な概念は図38および図39の場合と同様であることから、その詳細な説明は省略する。
以上、実施の形態について説明してきたが、実施の形態の半導体メモリ装置1を用いることで、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用でき、しかも、本装置のデータ幅以下のデータが入力された場合も対応可能となり、また、機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置1に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置1を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更(メモリタイプの変更)を行いたい場合にも容易に対応できることになる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置1に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置1を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更(メモリタイプの変更)を行いたい場合にも容易に対応できることになる。
なお、本発明の半導体メモリ装置は実施の形態の構成に限定されるものではなく、更なる変形例は各種考えられる。
搭載するインターフェースモジュールは、少なくとも2つ以上であり、少なくとも2種類以上のメモリタイプとして機能できるようにすればよい。
搭載するインターフェースモジュールは、少なくとも2つ以上であり、少なくとも2種類以上のメモリタイプとして機能できるようにすればよい。
1,1A・・・半導体メモリ装置、2・・・インターフェース部、3・・・メモリアレイ部、21・・・インターフェースモジュール群、21−1・・・DRAM−インターフェース(IF)モジュール群、210・・・共通シーケンス部、2101・・・コマンド検出部、2102・・・共通状態遷移部、2103・・・スイッチ群、211・・・専用モジュール部、211−0,21a・・・SDR−IFモジュール、211−1,21b・・・DDR−IFモジュール、211−2,21c・・・DDR2−IFモジュール、211−n,21e・・・DDR(n)−IFモジュール、21−2,21f・・・SRAM−IFモジュール、21−3,21g・・・DPRAM−IFモジュール、21−4,21h・・・FIFO−IFモジュール、22・・・IOバッファ、23・・・セレクタ、24・・・PLL部、25・・・モード解釈部、30・・・RAMアレイ、31・・・適応的変換器(Adaptive Converter)。
Claims (11)
- 所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部と、
外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、
上記インターフェース部と上記メモリアレイ間のデータおよび制御信号の変換機能を有し、上記メモリアレイの仕様に応じた変換機能を有する変換器と、を有し、
上記インターフェース部は、
複数のメモリタイプにそれぞれ対応し、選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、
上記変換器は、
上記メモリアレイのアクセスデータの情報に基づいて、上記メモリアレイのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力するデータ幅可変機能を有する
半導体メモリ装置。 - 上記インターフェース部は、
モード指定信号から上記メモリタイプの別を示すモードの解釈を行い、かつデータの少なくともバースト長およびビット幅の識別を行い、当該識別結果を上記メモリアレイのアクセス情報として上記変換器に出力する解釈部を有し、
上記変換器は、
上記解釈部のモード解釈並びにバースト長とビット幅の情報に基づいて上記メモリアレイへのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する
請求項1記載の半導体メモリ装置。 - 上記変換器は、
外部データバス幅と上記メモリアレイのデータバス幅が異なる場合、データ幅の可変処理を行う
請求項2記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗の場合であって、データマスク有りの書き込みコマンドを受けると、書き込みコマンドを連続して発行し、データマスク制御により該当データのみを上記メモリアレイに書き込む
請求項3記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗の場合であって、データマスク無しの書き込みコマンドを受けると、読み出しコマンドおよび書き込みコマンドを発行し、上記メモリアレイからアドレス指定のデータを読み出し、当該読み出しデータと書き込むべきデータと合わせて書き込みを行う
請求項3記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗の場合であって、読み出しコマンドを受けると、上記メモリアレイから読み出したデータをパラレルデータからシリアルデータに変換して、メモリタイプに対応する上記インターフェースモジュールに出力する
請求項3記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗でない場合であって、書き込みコマンドを受けると、当該2のN乗でないデータを2のN乗の幅に置換え、上記バースト長およびビット幅の情報、および所定のカウント情報をもとにアドレスを発行し、該当データを上記メモリアレイに書き込む
請求項3記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗でない場合であって、書き込みコマンドを受けると、当該2のN乗でないデータを、入力から各ビットごとにパラレルからシリアルに変換して所定データ分の複数ビットをそれぞれペアにして順に並べて2のN乗の幅に置換え、上記バースト長およびビット幅の情報、および所定のカウント情報をもとにアドレスを発行し、該当データを上記メモリアレイに書き込む
請求項7記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗でない場合であって、読み出しコマンドを受けると、上記メモリアレイの読み出しデータが一つのブロックに全てが含まれるデータから始まる場合、読み出したデータから上記所定データ分のブロックを抜き出し、シリアルからパラレルに変換して順次展開し、
次のデータは、上記所定データ分のデータブロックが2つのブロックにまたがるため、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアルからパラレルに変換し、順次展開して読み出す
請求項8記載の半導体メモリ装置。 - 上記変換器は、
上記外部データバス幅が2のN乗でない場合であって、読み出しコマンドを受けると、上記メモリアレイの読み出しデータが上記所定データ分のデータブロックが2つのブロックにまたがるデータの場合は、1つ目のデータを保持しておき、2つ目のデータブロックと合わせて、シリアルからパラレルに変換し、順次展開して読み出す
請求項8記載の半導体メモリ装置。 - 所定のデータバス幅でアクセスされるメモリアレイが形成されたメモリアレイ部と外部装置との間のインターフェース機能を有する半導体メモリ装置の動作方法であって、
モード指定信号から上記メモリタイプの別を示すモードの解釈を行い、かつデータの少なくともバースト長およびビット幅の識別を行い、当該識別結果を上記メモリアレイのアクセス情報とし、
上記モード解釈並びにバースト長とビット幅の情報に基づいて上記メモリアレイへのコマンド、アドレスを発行し、データ幅を可変してまたは非可変で出力する
半導体メモリ装置の動作方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008021714A JP2009181669A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
US12/322,174 US20090198858A1 (en) | 2008-01-31 | 2009-01-29 | Semiconductor memory device and operation method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008021714A JP2009181669A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009181669A true JP2009181669A (ja) | 2009-08-13 |
Family
ID=40932768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008021714A Pending JP2009181669A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090198858A1 (ja) |
JP (1) | JP2009181669A (ja) |
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---|---|
US20090198858A1 (en) | 2009-08-06 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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