JP2009177040A - Wiring method of semiconductor switching element - Google Patents
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Abstract
Description
本発明は、半導体スイッチング素子の配線方法に係り、詳しくはスイッチング電源等における半導体スイッチング素子の誤作動を防止するに好適な半導体スイッチング素子の配線方法に関する。 The present invention relates to a wiring method for a semiconductor switching element, and more particularly to a wiring method for a semiconductor switching element suitable for preventing malfunction of the semiconductor switching element in a switching power supply or the like.
従来、入力された交流を所望の電圧の直流に変換して出力する電力変換回路が知られている(例えば、非特許文献1および特許文献1を参照)。これら文献に記載された電力変換回路は、プッシュプルコンバータと呼ばれ、例えば図5に示すような回路構成をとっている。
この図において、1は入力端子に接続された直流電源であり、入力コンデンサC1がこの直流電源1と並列に接続されている。また直流電源1の一端(図5では正極側)は、トランスTの一次巻線t1のセンタータップに接続される。このトランスTの一次巻線t1における他の二端子は、それぞれ半導体スイッチング素子(以下、MOSFETということがある)Q1,Q2のドレイン端子(主端子)に接続され、そのソース端子(基準端子)は、それぞれ直流電源1の他端(図5では負極側)に接続される。
これらのMOSFET(Q1,Q2)は、ゲート端子(制御端子)とソース端子(基準端子)との間に所定の駆動電圧を印加するゲート駆動回路2によって、ドレイン端子(主端子)とソース端子(基準端子)との間に流れる主電流が制御される。
一方、トランスTの二次巻線t2のセンタータップと二次巻線t2の一端との間には、直流リアクトルLと負荷4および整流ダイオードD1とで構成された直列回路が接続されている。また二次巻線t2の他端には、整流ダイオードD2が接続されると共に、この整流ダイオードD2と整流ダイオードD1とのアノード同士が接続されて、整流回路3を構成する。また負荷4には、並列に平滑コンデンサC2が接続されて、直流リアクトルLを介して脈流を抑えた直流電流が供給されるようになっている。
2. Description of the Related Art Conventionally, there is known a power conversion circuit that converts an input alternating current into a direct current of a desired voltage and outputs it (see, for example, Non-Patent Document 1 and Patent Document 1). The power conversion circuits described in these documents are called push-pull converters and have a circuit configuration as shown in FIG. 5, for example.
In this figure, 1 is a DC power source connected to an input terminal, and an input capacitor C1 is connected in parallel with the DC power source 1. One end of the DC power source 1 (positive side in FIG. 5) is connected to the center tap of the primary winding t1 of the transformer T. The other two terminals of the primary winding t1 of the transformer T are respectively connected to drain terminals (main terminals) of semiconductor switching elements (hereinafter also referred to as MOSFETs) Q1 and Q2, and their source terminals (reference terminals) are , And connected to the other end of the DC power source 1 (the negative electrode side in FIG. 5).
These MOSFETs (Q1, Q2) are connected to a drain terminal (main terminal) and a source terminal (by a
On the other hand, a series circuit composed of a DC reactor L, a load 4 and a rectifier diode D1 is connected between the center tap of the secondary winding t2 of the transformer T and one end of the secondary winding t2. A rectifier diode D2 is connected to the other end of the secondary winding t2, and anodes of the rectifier diode D2 and the rectifier diode D1 are connected to each other to constitute the rectifier circuit 3. Further, a smoothing capacitor C2 is connected in parallel to the load 4, and a direct current with suppressed pulsating current is supplied via a direct current reactor L.
次に上述したように構成されたプッシュプルコンバータの動作について説明する。このコンバータは、ゲート駆動回路2によってMOSFET(Q1,Q2)を同一パルス幅で交互にオン/オフを繰り返させることで、直流電源1から入力された直流電圧を交流電圧に変換する。この交流電圧は、トランスTの一次巻線t1に与えられ、トランスTの巻数比に応じた交流電圧に変換されて二次巻線t2から出力される。
トランスTの二次巻線t2に生じた交流電圧は、整流回路3によって整流されて直流に変換され、さらに直流リアクトルLおよび平滑コンデンサC2によって平滑されて負荷4に供給されるようになっている。
このようなプッシュプルコンバータを構成する各部品は、配線基板(以下、プリント基板ということがある)に実装される。ここで配線基板において各部品間を接続する配線パターンについて説明する。
例えば特許文献1に記載のプッシュプルコンバータは、その図1に示されるように複数の半導体スイッチング素子がプリント基板の一方の面上(例えば、表面上)の所定の位置にそれぞれ配置されて実装される。そして特に半導体スイッチング素子の主電流が流れる端子(例えば、MOSFETの場合はドレイン端子、ソース端子)が接続される配線パターンは、抵抗成分による損失を低減するために極力、その配線パターンの幅を太くしている。
Next, the operation of the push-pull converter configured as described above will be described. This converter converts the DC voltage input from the DC power source 1 into an AC voltage by alternately turning on and off the MOSFETs (Q1, Q2) with the same pulse width by the
The AC voltage generated in the secondary winding t2 of the transformer T is rectified by the rectifier circuit 3 and converted to DC, and further smoothed by the DC reactor L and the smoothing capacitor C2 and supplied to the load 4. .
Each component constituting such a push-pull converter is mounted on a wiring board (hereinafter also referred to as a printed board). Here, a wiring pattern for connecting the components on the wiring board will be described.
For example, the push-pull converter described in Patent Document 1 is mounted with a plurality of semiconductor switching elements arranged at predetermined positions on one surface (for example, the surface) of a printed board as shown in FIG. The In particular, a wiring pattern to which a terminal through which a main current of the semiconductor switching element flows (for example, a drain terminal and a source terminal in the case of MOSFET) is connected is made as wide as possible in order to reduce loss due to a resistance component. is doing.
より具体的に図6および図7を参照しながら説明する。図6は、プリント基板に実装されたゲート駆動回路2および半導体スイッチング素子Q1,Q2の配線パターンを模式的に示した図であり、図7は、その等価回路図である。なお、プリント基板5には図5に示した入力コンデンサC1、トランスT、整流回路3等も配置されているが、図6,7は、その記載を省略している。
ここでは半導体スイッチング素子Q1,Q2は、それぞれMOSFETとし、このMOSFETのゲート端子(G)とソース端子(S)との間に駆動電圧を印加するゲート駆動回路2が接続されている。なお、ここではゲート駆動回路2は、IC(integrated circuit 集積回路)としてパッケージ化されているものとする。
尚、図6ではMOSFET(Q1,Q2)およびゲート駆動回路2は、JEDEC SO−8タイプのパッケージとして描いている。これらMOSFET(Q1,Q2)およびゲート駆動回路2は、SO−8タイプ以外のものでも勿論かまわないが、ここではこれらのパッケージを便宜的にSO−8タイプとして説明する。
さて、ゲート駆動回路2は、二つのゲート駆動端子2a,2bを備え、MOSFET(Q1,Q2)のゲート端子6a,6bにそれぞれ配線パターン(以降、ゲート信号パターンという)7a,7bを介して接続される。またMOSFET(Q1,Q2)にそれぞれ三本ずつあるソース端子8a,8bは、別の配線パターン(以降、グラウンドパターンという)9を介してゲート駆動回路2の基準電位端子11に接続されている。ちなみに、このグラウンドパターン9は、制御グランド(基準電位)の役割も担うものである。またMOSFET(Q1,Q2)がそれぞれ有する四本のドレイン端子10a,10bは、図示しない電源ラインの配線パターンに接続される。こうしてプッシュプルコンバータを構成する各部品は、プリント基板上に実装される。
Here, the semiconductor switching elements Q1 and Q2 are MOSFETs, respectively, and a
In FIG. 6, the MOSFETs (Q1, Q2) and the
The
上述したグラウンドパターン9、ゲート信号パターン7a,7bには、それぞれ配線パターンのインダクタンス成分(以下、配線インダクタンスと称する)L1,L2,L3が存在する。特にグラウンドパターン9には、ゲート駆動による電流に加えて、主回路電流Iも流れる。
このためグランドパターン9には、自身の配線インダクタンスL3によって起電力VIが生ずる。するとゲート駆動回路2の基準電位端子11の電位(以下、制御グラウンド電位Vssという)とMOSFET(Q1,Q2)のソース電位(以下、主回路グラウンド電位という)との間には電位差(VI)が生ずる。
この電位差(VI)は、MOSFET(Q1,Q2)のゲート電圧をそれぞれ低下させるように作用する。それ故、上述したプッシュプルコンバータは、MOSFET(Q1,Q2)の導通損失およびスイッチング損失を増加させるという問題があった。即ち、ゲート電圧が低下すると、オン抵抗が低くなること、スイッチングスピードが遅くなるということである。更にこの電位差(VI)は、ゲート駆動回路2から出力されるゲート信号がオフであってもMOSFET(Q1,Q2)をオンさせるよう作用し、誤作動を起こすことがあった。この誤作動が起こると上述したプッシュプルコンバータは、MOSFET(Q1,Q2)が同時にオンし、短絡する。
The
Therefore, an electromotive force VI is generated in the
This potential difference (VI) acts to lower the gate voltages of the MOSFETs (Q1, Q2). Therefore, the push-pull converter described above has a problem of increasing the conduction loss and switching loss of the MOSFETs (Q1, Q2). That is, when the gate voltage decreases, the on-resistance decreases, and the switching speed decreases. Further, the potential difference (VI) acts to turn on the MOSFETs (Q1, Q2) even when the gate signal output from the
ちなみに配線インダクタンスL3による起電力VIは、主回路電流Iの大きさや周波数に比例して増減する。したがってこの影響は、特に配線パターンに流れる電流が大電流化し、更に高周波化が進むにつれて顕著になる。
より具体的に近時の半導体スイッチング素子は、高速化によってスイッチング速度が数ns程度にまで短縮されている。このため半導体スイッチング素子を高速でスイッチングさせた場合、配線インダクタンスが例え数nHであったとしても誤動作を発生しうる起電力VIを生じる懸念があった。しかもこの問題は、単に配線パターンを太くするだけでは解決することが困難である。
さらに配線パターンに流れる電流によって誘導ノイズが生じ、これによって半導体スイッチング素子が誤作動することもあった。これはMOSFET(Q1,Q2)のゲート信号パターン7a,7bがそれぞれグラウンドパターン9と平行して配線された場合、グラウンドパターン9に流れる主回路電流Iによって発生する磁界Hがゲート信号パターン7a,7bに鎖交することによって生じるものである。
つまり主回路電流Iがグラウンドパターン9に流れることによってループ磁界Hが発生し、このループ磁界Hにゲート電流が貫通すると電磁誘導によって起電力(誘導起電力)が発生する。この誘導起電力によってMOSFET(Q1,Q2)のゲート電圧が変化して誤作動することがある。この現象は、特に近接して平行に配線された平行配線パターンで顕著に発生することがよく知られている。
Incidentally, the electromotive force VI due to the wiring inductance L3 increases and decreases in proportion to the magnitude and frequency of the main circuit current I. Therefore, this influence becomes more prominent as the current flowing through the wiring pattern increases and the frequency increases.
More specifically, recent semiconductor switching elements have a switching speed reduced to about several ns due to higher speed. For this reason, when the semiconductor switching element is switched at high speed, there is a concern that an electromotive force VI that may cause a malfunction is generated even if the wiring inductance is several nH. Moreover, it is difficult to solve this problem simply by making the wiring pattern thicker.
Furthermore, inductive noise is generated by the current flowing through the wiring pattern, which may cause the semiconductor switching element to malfunction. This is because when the
That is, when the main circuit current I flows through the
本発明は、このような課題を解決するためになされたもので、その目的とするところは、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することができる半導体スイッチング素子の配線方法を提供することにある。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor switching element capable of preventing a malfunction of the semiconductor switching element due to voltage fluctuation of a control terminal or induced electromotive force. It is to provide a wiring method.
上述した目的を達成するため、本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子と該基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
或いは本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子から該基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
In order to achieve the above-described object, a wiring method for a semiconductor switching element according to the present invention includes a main terminal, a reference terminal, and a control terminal, and the main terminal is driven by a drive voltage applied between the control terminal and the reference terminal. A plurality of semiconductor switching elements in which conduction or cutoff between the semiconductor switching elements is controlled, and a drive for applying a predetermined driving voltage between the control terminals and the reference terminals of the plurality of semiconductor switching elements. A wiring method of a semiconductor switching element, wherein the element and each reference terminal of each of the plurality of semiconductor switching elements are connected to each other and mounted on a predetermined wiring board together with the driving element,
The plurality of semiconductor switching elements are mounted close to each reference terminal at a common connection point provided on one surface of the wiring board, and the drive element is connected to the other side of the wiring board from the common connection point. It is characterized by being mounted by being connected to the reference voltage terminal of the drive element through a through wiring penetrating the surface at the shortest distance.
Alternatively, the wiring method of the semiconductor switching element according to the present invention includes a main terminal, a reference terminal, and a control terminal, and conduction between the main terminal and the reference terminal by a drive current flowing from the control terminal to the reference terminal. Alternatively, a plurality of semiconductor switching elements whose cutoff is controlled, a driving element that causes a drive current to flow from each control terminal of each of the plurality of semiconductor switching elements to each reference terminal, and each of the plurality of semiconductor switching elements respectively A wiring method of a semiconductor switching element that connects reference terminals to each other and is mounted on a predetermined wiring board together with the driving element,
The plurality of semiconductor switching elements are mounted close to each reference terminal at a common connection point provided on one surface of the wiring board, and the drive element is connected to the other side of the wiring board from the common connection point. It is characterized by being mounted by being connected to the reference voltage terminal of the drive element through a through wiring penetrating the surface at the shortest distance.
上述した本発明の半導体スイッチング素子の配線方法によれば、複数の半導体スイッチング素子が配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続する一方、各半導体スイッチング素子をそれぞれ駆動制御する基準電圧端子を共通接続点から配線基板の他方の面に最短距離にて貫通する貫通配線を介して接続しているので、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することが可能となる等の実用上多大なる効果を奏する。 According to the semiconductor switching element wiring method of the present invention described above, a plurality of semiconductor switching elements connect each reference terminal close to a common connection point provided on one surface of the wiring board, while each semiconductor switching element. Since the reference voltage terminals for controlling the driving of each element are connected to the other surface of the wiring board from the common connection point through the shortest wiring, semiconductor switching due to voltage fluctuations of the control terminals and induced electromotive force There are significant practical effects such as the prevention of device malfunction.
以下、本発明の一実施形態に係る半導体スイッチング素子の配線方法について図面を参照しながら説明する。尚、図1〜図3は、本発明の一実施形態に係る半導体スイッチング素子の配線方法を説明するための図であって、これらの図によって本発明が限定されるものではない。
また。図1〜図4は、本発明を実施する形態の一例であって、図中、図5〜図7と同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様であるので説明を省略する。
<実施例1>
図1は、本発明の実施例1に係る半導体スイッチング素子の配線方法を示す図であって図5に示したゲート駆動回路2と半導体スイッチング素子Q1、Q2を実装したプリント基板5の断面図である。この図における半導体スイッチング素子は、上述した従来例と同様にMOSFETであり、プリント基板5に半導体スイッチング素子およびこれを駆動する駆動回路(駆動素子)であるものとして説明する。
なお、図1に示したプリント基板5には、図5にて示した入力コンデンサC1、トランスT、整流回路3等も配置されているが、ここでは理解をし易くするため、本発明が対象とする半導体スイッチング素子(MOSFET)Q1,Q2とゲート駆動回路2の接続箇所だけを図示し、他の構成部品の図示を省略している。
Hereinafter, a wiring method of a semiconductor switching element according to an embodiment of the present invention will be described with reference to the drawings. 1 to 3 are diagrams for explaining a wiring method of a semiconductor switching element according to an embodiment of the present invention, and the present invention is not limited by these drawings.
Also. 1 to 4 show an example of an embodiment of the present invention. In the figure, the same reference numerals as those in FIGS. 5 to 7 denote the same components, and the basic configuration is shown in the drawings. Since it is the same as that of FIG.
<Example 1>
1 is a diagram illustrating a wiring method of a semiconductor switching element according to a first embodiment of the present invention, and is a cross-sectional view of a printed
The printed
さて、本発明の配線方法が従来のプッシュプルコンバータと異なるところは、プリント基板5の一方の面(図1においては、図面の上方側)にMOSFET(Q1,Q2)を実装し、かつ各MOSFET(Q1,Q2)のそれぞれのソース端子(基準端子)を近接するため各ソース端子同士を向かい合わせて接続した共通接続点を設けた点、さらにプリント基板5の他方の面(図1における図面の下方側)にゲート駆動回路2を配置し、MOSFET(Q1,Q2)の各ソース端子とゲート駆動回路2の基準電位端子11との間をプリント基板5の両方の面を貫通して電気的に接続するスルーホール30を用いて最短距離で接続した点にある。
より詳細に本発明の実施例1に係る半導体スイッチング素子の配線方法について図2を参照しながら説明する。この図は、プリント基板5の一方の面(表面5aと称する)上に二つのMOSFET(Q1,Q2)が実装され(図2(a))、他方の面(裏面5bと称する)上にこれらMOSFET(Q1,Q2)を駆動するゲート駆動回路2が実装された様子を示している(図2(b))。
まずプリント基板5の表面5a上には、二つのMOSFET(Q1,Q2)がそれぞれ備える三本のソース端子8a,8bを互いに近接するように向きを揃えて実装するためのグラウンドパターン9aが設けられている。またこの表面5a上には、各MOSFET(Q1,Q2)のゲート端子6a,6bを取り付ける、ゲート信号パターン7c,7dが設けられている。尚、MOSFET(Q1,Q2)がそれぞれ備える四本のドレイン端子10a,10bの配線パターンは、ここではその図示を省略している。
The wiring method of the present invention is different from the conventional push-pull converter in that MOSFETs (Q1, Q2) are mounted on one surface of the printed circuit board 5 (upper side of the drawing in FIG. 1), and each MOSFET In order to bring the source terminals (reference terminals) of (Q1, Q2) close to each other, a common connection point for connecting the source terminals to face each other is provided, and the other surface of the printed circuit board 5 (in the drawing in FIG. 1). The
The wiring method for the semiconductor switching element according to the first embodiment of the present invention will be described in more detail with reference to FIG. In this figure, two MOSFETs (Q1, Q2) are mounted on one surface (referred to as the
First, on the
一方、プリント基板5の裏面5b上には、グラウンドパターン9bが設けられている。このグラウンドパターン9bは、ゲート駆動回路2の基準電位端子11と接続されるとともに、プリント基板5の表面5aに設けられたグラウンドパターン9aとプリント基板5をその板厚方向に貫通するスルーホール30によって最短距離にて電気的に接続される。
また、プリント基板5の裏面5b上には、ゲート駆動回路2からMOSFET(Q1,Q2)のゲート端子に駆動電圧を出力するゲート出力端子2a,2bを接続するゲート信号パターン7a,7bが設けられている。これらのゲート信号パターン7a,7bは、プリント基板5の表面5aに設けられたゲート信号パターン7c,7dとプリント基板5をその板厚方向に貫通するスルーホール31a,31bによってそれぞれ最短距離にて電気的に接続される。
このような特徴ある本発明の半導体スイッチング素子の接続方法は、上述した接続方法をとることによってMOSFET(Q1,Q2)の各ソース端子8a,8bと、ゲート駆動回路2の基準電位端子11との配線長がプリント基板5の板厚相当という極めて短い距離でこれらの端子を接続することができる。このためゲート駆動回路2の配線パターン(グラウンドパターン9a,9b)のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Vssを一致させることができる。
On the other hand, a
On the
The connection method of the semiconductor switching element of the present invention having such a characteristic is that the connection method described above is used to connect the
また本発明の実施例1に係る半導体スイッチング素子の配線方法は、ゲート駆動回路2からMOSFET(Q1,Q2)に至るゲート信号パターン7a,7b(裏面5b)とゲート信号パターン7c,7d(表面5a)プリント基板5をその板厚方向に貫通するスルーホール31a,31bによって最短距離にて電気的に接続されているので、各ゲート信号パターン7a,7b,7c,7dのインダクタンスがそれぞれ小さい。このため本発明の実施例1に係る半導体スイッチング素子の配線方法は、ゲート信号パターン7a,7b,7c,7dに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
また実施例1に係る半導体スイッチング素子の配線方法は、主回路電流が流れる経路をプリント基板5の板厚方向としているので、ゲート信号パターン7a,7bに流れる電流は、いかなる主回路電流の経路とも垂直に交わることになる。つまり主回路電流によって発生する磁界は、プリント基板5に設けられたゲート信号パターン7a,7b,7c,7dに流れる電流と鎖交することがない。
具体的に図3は、ゲート駆動電流と主回路電流およびこの主回路電流が発生する磁界の位置関係を模式的に表した図である。例えば、X軸方向に流れる主回路電流A、Y軸方向に流れる主回路電流Bに対し、X軸およびY軸に流れるゲート電流(制御電流)は、互いに直交する位置関係にある。このため主回路電流A,Bによって生ずる磁界H1,H2のいずれもZ軸方向に流れるゲート駆動電流と鎖交しない。したがって本発明の実施例1に係る半導体スイッチング素子の配線方法は、誘導ノイズによる半導体スイッチング素子の誤動作を防止することができる。
<実施例2>
次に本発明の実施例2に係る半導体スイッチング素子の配線方法について図4を参照しながら説明する。この実施例2が上述した実施例1と異なるところは、四つのMOSFET(Q1〜Q4)をプリント基板5の一方の面上に配置した点にある。より具体的には、これら四つのMOSFET(Q1〜Q4)をそれぞれ十文字状になるようにしてプリント基板5の一方の面(図4では表面5aとする)に実装する。すなわち四つのMOSFET(Q1〜Q4)の各ソース端子(基準端子)は、それぞれ近接して配置されるように向きを揃えて実装するために設けられたグラウンドパターン9aに接続する。
In addition, the wiring method of the semiconductor switching element according to the first embodiment of the present invention includes the
In the semiconductor switching element wiring method according to the first embodiment, the path through which the main circuit current flows is in the thickness direction of the printed
Specifically, FIG. 3 is a diagram schematically showing the positional relationship between the gate drive current, the main circuit current, and the magnetic field generated by the main circuit current. For example, with respect to the main circuit current A flowing in the X axis direction and the main circuit current B flowing in the Y axis direction, the gate currents (control currents) flowing in the X axis and the Y axis are in a positional relationship orthogonal to each other. Therefore, none of the magnetic fields H1 and H2 generated by the main circuit currents A and B are linked to the gate drive current flowing in the Z-axis direction. Therefore, the semiconductor switching element wiring method according to the first embodiment of the present invention can prevent malfunction of the semiconductor switching element due to inductive noise.
<Example 2>
Next, a semiconductor switching element wiring method according to the second embodiment of the present invention will be described with reference to FIG. The second embodiment is different from the first embodiment described above in that four MOSFETs (Q1 to Q4) are arranged on one surface of the printed
このグラウンドパターン9aは、プリント基板5の裏面5b上に設けられたグラウンドパターン9bとプリント基板5をその板厚方向に貫通するスルーホール30によって最短距離にて電気的に接続される。そしてプリント基板5の裏面5b上に設けられたグラウンドパターン9bは、ゲート駆動回路2の基準電位端子11と接続される。
尚、ここではMOSFET(Q1,Q3)(またはMOSFET(Q2,Q4))のゲート信号は、同一のゲート駆動信号によって駆動されるものとし、ゲート駆動回路2からのゲート信号パターン7a(またはゲート信号パターン7b)は、プリント基板の両面をそれぞれ貫通するスルーホール31a,31c(またはスルーホール31b,31d)を介して、それぞれのMOSFET(Q1,Q3)(またはMOSFET(Q2,Q4))へと接続される。そしてプリント基板5の他方の面(図4では裏面5b)には、ゲート駆動回路2を配置し、各半導体スイッチング素子Q1〜Q4の各ソース端子とゲート駆動回路2の基準電位端子11とをスルーホール30にて最短距離にて接続する。
このようにMOSFET(半導体スイッチング素子)が複数個ある場合であっても本発明の半導体スイッチング素子の配線方法は、ゲート駆動回路2の基準電位端子11との配線長がプリント基板5の板厚相当という極めて短い距離でこれらの端子を接続することができゲート駆動回路2の配線パターン(グラウンドパターン9a,9b)のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Vssを一致させることができる。
The
Here, the gate signal of the MOSFET (Q1, Q3) (or MOSFET (Q2, Q4)) is driven by the same gate drive signal, and the
Thus, even when there are a plurality of MOSFETs (semiconductor switching elements), the wiring length of the semiconductor switching element according to the present invention is such that the wiring length with the reference
また本発明の実施例2に係る半導体スイッチング素子の配線方法は、ゲート駆動回路2からMOSFET(Q1,Q2)に至るゲート信号パターン7a,7b(裏面5b)とゲート信号パターン7c,7d(表面5a)プリント基板5をその板厚方向に貫通するスルーホール31a,31bによって最短距離にて電気的に接続されているので、各ゲート信号パターン7a,7b,7c,7dのインダクタンスがそれぞれ小さい。このため本発明の実施例1に係る半導体スイッチング素子の配線方法は、ゲート信号パターン7a,7b,7c,7dに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
尚、本発明の半導体スイッチング素子の配線方法は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもかまわない。例えば上述した実施例は、プッシュプルコンバータにおけるトランスの一次側に接続された半導体スイッチング素子の配線方法について述べたが、例えば図5に示されるトランスの二次側に接続された整流ダイオードD1,D2に替えて半導体スイッチング素子を配置する、いわゆる同期整流回路においても本発明の配線方法が適用できることはいうまでもない。勿論、本発明の半導体スイッチング素子の配線方法は、コンバータに限られることなく、半導体スイッチング素子を用いるインバータ等の電力変換装置に幅広く適用することが可能である。
Further, in the semiconductor switching element wiring method according to the second embodiment of the present invention, the
In addition, the wiring method of the semiconductor switching element of this invention is not limited to above-described embodiment, You may add a various change in the range which does not deviate from the summary of this invention. For example, in the above-described embodiment, the wiring method of the semiconductor switching element connected to the primary side of the transformer in the push-pull converter has been described. For example, the rectifier diodes D1, D2 connected to the secondary side of the transformer shown in FIG. It goes without saying that the wiring method of the present invention can also be applied to a so-called synchronous rectifier circuit in which semiconductor switching elements are arranged instead. Of course, the wiring method of the semiconductor switching element of the present invention is not limited to the converter, and can be widely applied to power converters such as an inverter using the semiconductor switching element.
また上述した本発明の半導体スイッチング素子の配線方法は、プリント基板5の両面に回路パターンを配線する例を示したが、両面基板に限定されず、例えば多層基板にも適用可能である。さらに本発明の半導体スイッチング素子の配線方法は、半導体スイッチング素子に関してはMOSFETに限られるものではなく、バイポーラトランジスタやIGBTであって適用できる等の実用上多大なる効果を奏する。
Moreover, although the wiring method of the semiconductor switching element of this invention mentioned above showed the example which wires a circuit pattern on both surfaces of the printed
2 ゲート駆動回路
5 プリント基板
8a,8b 各ソース端子
10a,10b ドレイン
30 スルーホール
Q1,Q2 半導体スイッチング素子
2
Claims (2)
複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。 A plurality of semiconductor switching devices having a main terminal, a reference terminal, and a control terminal, wherein conduction or cutoff between the main terminal and the reference terminal is controlled by a drive voltage applied between the control terminal and the reference terminal Elements,
A driving element that applies a predetermined driving voltage between the control terminal and the reference terminal of the plurality of semiconductor switching elements;
A wiring method of a semiconductor switching element that connects each reference terminal of each of the plurality of semiconductor switching elements to each other and is mounted on a predetermined wiring board together with the driving element,
A plurality of the semiconductor switching elements, each reference terminal is connected in proximity to a common connection point provided on one surface of the wiring board,
A wiring method for a semiconductor switching element, wherein the driving element is connected to a reference voltage terminal of the driving element through a through wiring penetrating at a shortest distance from the common connection point to the other surface of the wiring board. .
複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。 A plurality of semiconductor switching elements having a main terminal, a reference terminal, and a control terminal, wherein conduction or blocking between the main terminal and the reference terminal is controlled by a drive current flowing from the control terminal to the reference terminal; ,
A drive element that causes a drive current to flow into each of the reference terminals from each of the control terminals of the plurality of semiconductor switching elements;
A wiring method of a semiconductor switching element that connects each reference terminal of each of the plurality of semiconductor switching elements to each other and is mounted on a predetermined wiring board together with the driving element,
A plurality of the semiconductor switching elements, each reference terminal is connected in proximity to a common connection point provided on one surface of the wiring board,
A wiring method for a semiconductor switching element, wherein the driving element is connected to a reference voltage terminal of the driving element through a through wiring penetrating at a shortest distance from the common connection point to the other surface of the wiring board. .
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