JP2009175025A - Semiconductor integrated circuit device and clock skew measurement method - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置及びクロックスキュー計測方法に関し、特に、クロック同期回路を有し、クロックスキューを計測する半導体集積回路装置及びクロックスキュー計測方法に関する。 The present invention relates to a semiconductor integrated circuit device and a clock skew measurement method, and more particularly to a semiconductor integrated circuit device and a clock skew measurement method that have a clock synchronization circuit and measure clock skew.
近年、半導体集積回路(LSI(Large Scale Integration))の回路規模が増大している。これに伴い、クロック信号が供給されるクロック使用回路がLSIに搭載される数も増大している。そのため、クロック信号配線の配線長が長くなり、各クロック使用回路に分配されるクロック信号の伝播時間のずれ(クロックスキュー)が発生している。クロックスキューが規定値を超えると、誤作動等の原因となる。そのため、クロックスキューを正確に計測する必要がある。そこで、様々なクロックスキュー計測回路が提案されている。 In recent years, the circuit scale of a semiconductor integrated circuit (LSI (Large Scale Integration)) has increased. Along with this, the number of clock use circuits to which a clock signal is supplied is also increased. For this reason, the wiring length of the clock signal wiring is increased, and a shift (clock skew) in the propagation time of the clock signal distributed to each clock use circuit occurs. If the clock skew exceeds the specified value, it may cause malfunction. Therefore, it is necessary to accurately measure the clock skew. Therefore, various clock skew measurement circuits have been proposed.
図3に、クロックスキュー計測回路の一例を示す。図3に示すように、クロックスキュー計測回路は、通常、クロック入力端子91、計測信号入力端子92、複数のF/F(フリップフロップ)93、94、外部出力端子95、96、ドライバ97〜912等を有している。クロック入力端子91は、LSI内部のクロック信号をクロックスキュー計測回路に入力する。また、計測信号入力端子92は、クロックスキュー計測信号をクロックスキュー計測回路に入力する。また、図3では、クロックスキュー計測回路に、2つのF/F93、94が設けられている。クロック入力端子91から入力されたクロック信号は、F/F93、94のクロック端子(CLK)に入力される。また、計測信号入力端子92から入力されたクロックスキュー計測信号は、F/F93、94のデータ端子(D)に入力される。また、F/F93、94の出力端子(Q)は、外部出力端子95、96に接続されている。
そして、F/F93、94の出力端子(Q)からの出力信号の変化を観測することにより、クロックスキューを計測している。
FIG. 3 shows an example of the clock skew measurement circuit. As shown in FIG. 3, the clock skew measurement circuit normally has a
The clock skew is measured by observing changes in the output signals from the output terminals (Q) of the F /
正確にクロックスキューを計測するには、クロックスキュー計測信号を各F/F93、94へ遅延差なく伝播することが必要である。しかし、現実には、LSIの製造ばらつき等により、それぞれのF/F93、94へ入力されるクロックスキュー計測信号には、遅延差が生じてしまう。そのため、計測されるクロックスキューの値は、各F/F93、94のデータ端子(D)に入力されるクロックスキュー計測信号の遅延差と、実際に計測したいクロックスキューとの和となってしまう。従って、正確にクロックスキューを計測することができない。
In order to accurately measure the clock skew, it is necessary to propagate the clock skew measurement signal to each of the F /
そして、クロックスキューを正確に計測するためには、クロックスキュー計測信号を各F/Fに所望の計測精度以下の遅延差で分配する必要がある。若しくは、クロックスキュー計測信号の遅延差を高精度に計測し、計測された遅延差を用いて、計測されるクロックスキューの値を補正する仕組みを設ける必要がある。 In order to accurately measure the clock skew, it is necessary to distribute the clock skew measurement signal to each F / F with a delay difference equal to or less than the desired measurement accuracy. Alternatively, it is necessary to provide a mechanism for measuring the delay difference of the clock skew measurement signal with high accuracy and correcting the measured clock skew value using the measured delay difference.
例えば、特許文献1では、クロックスキュー計測信号を各F/Fへ入力するタイミングを所定のタイミングステップ毎にずらすことにより、クロックスキューを測定している。 For example, in Patent Document 1, the clock skew is measured by shifting the timing at which the clock skew measurement signal is input to each F / F at every predetermined timing step.
また、特許文献2に記載のクロックスキュー計測回路は、クロックスキュー計測信号とクロック信号とが入力される第1のF/Fと第2のF/Fを備えている。また、第1のF/Fの出力信号がデータ端子に入力され、且つ、第2のF/Fの出力信号がクロック端子に入力される第3のF/Fを備えている。また、第1のF/Fの出力信号がクロック端子に入力され、且つ、第2のF/Fの出力信号がデータ端子に入力される第4のF/Fをさらに備えている。そして、第3のF/Fの出力信号及び第4のF/Fの出力信号を観測することにより、クロック信号が遅延しているのか、クロックスキュー信号が遅延しているのかを検出している。 The clock skew measurement circuit described in Patent Document 2 includes a first F / F and a second F / F to which a clock skew measurement signal and a clock signal are input. In addition, a third F / F is provided in which the output signal of the first F / F is input to the data terminal and the output signal of the second F / F is input to the clock terminal. Further, a fourth F / F is further provided in which the output signal of the first F / F is input to the clock terminal and the output signal of the second F / F is input to the data terminal. Then, by observing the output signal of the third F / F and the output signal of the fourth F / F, it is detected whether the clock signal is delayed or the clock skew signal is delayed. .
また、特許文献3では、クロック入力端子と各リーフセルとの配線距離を等しくすることにより、各リーフセルにおけるクロックスキューを等しくすることを図っている。
しかしながら、特許文献1では、LSIの製造ばらつきによる遅延差を考慮していない。また、特許文献2では、1つのF/Fにクロックスキュー計測信号とクロック信号の遅延を計測するF/Fを新たに備える必要がある。また、特許文献3では、配線距離が等しくても、LSIの製造ばらつきによる遅延差が発生してしまう。 However, Patent Document 1 does not consider the delay difference due to the manufacturing variation of the LSI. In Patent Document 2, it is necessary to newly provide an F / F that measures a clock skew measurement signal and a delay of the clock signal in one F / F. Further, in Patent Document 3, even if the wiring distance is the same, a delay difference due to manufacturing variation of the LSI occurs.
本発明は、クロックスキューをより正確に計測できる半導体集積回路装置及びクロックスキュー計測方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor integrated circuit device and a clock skew measuring method capable of measuring a clock skew more accurately.
本発明の第1の態様にかかる半導体集積回路装置は、半導体集積回路内部のクロック信号を入力するクロック入力端子と、クロックスキューを計測するための計測信号を入力する計測信号入力端子と、クロック信号と計測信号とが入力される複数の論理回路と、前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、を備え、複数の前記論理回路は、複数の論理回路群に分けられ、前記論理回路群内の全ての前記論理回路は、同一の前記計測信号分配ドライバと直接に信号線のみを介して接続され、複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する。 A semiconductor integrated circuit device according to a first aspect of the present invention includes a clock input terminal for inputting a clock signal inside the semiconductor integrated circuit, a measurement signal input terminal for inputting a measurement signal for measuring a clock skew, and a clock signal. And a plurality of logic circuits to which measurement signals are input, and a plurality of measurement signal distribution drivers that distribute measurement signals from the measurement signal input terminals to the plurality of logic circuits. And all the logic circuits in the logic circuit group are directly connected to the same measurement signal distribution driver via only signal lines, and are based on the output signals of the plurality of logic circuits. Then, the clock skew between the plurality of logic circuits is measured.
また、本発明の第2の態様にかかるクロックスキュー計測方法は、半導体集積回路内部のクロック信号を入力するクロック入力端子と、クロックスキューを計測するための計測信号を入力する計測信号入力端子と、クロック信号と計測信号とが入力される複数の論理回路と、前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、を備える半導体集積回路装置のクロックスキュー計測方法であって、複数の前記論理回路を、複数の論理回路群に分け、前記論理回路群内の全ての前記論理回路に、同一の前記計測信号分配ドライバから直接に計測信号を分配し、複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する。 The clock skew measurement method according to the second aspect of the present invention includes a clock input terminal for inputting a clock signal inside the semiconductor integrated circuit, a measurement signal input terminal for inputting a measurement signal for measuring the clock skew, A clock skew of a semiconductor integrated circuit device, comprising: a plurality of logic circuits to which a clock signal and a measurement signal are input; and a plurality of measurement signal distribution drivers for distributing the measurement signals from the measurement signal input terminals to the plurality of logic circuits. In the measurement method, a plurality of the logic circuits are divided into a plurality of logic circuit groups, and the measurement signals are directly distributed to all the logic circuits in the logic circuit group from the same measurement signal distribution driver, Based on the output signals of the plurality of logic circuits, clock skew between the plurality of logic circuits is measured.
本発明により、クロックスキューをより正確に計測することができる。 According to the present invention, the clock skew can be measured more accurately.
以下に、本発明を適用可能な実施形態を説明する。なお、本発明は、以下の実施形態に限定されるものではない。 Hereinafter, embodiments to which the present invention can be applied will be described. In addition, this invention is not limited to the following embodiment.
実施形態1.
本発明の実施形態1にかかる半導体集積回路装置100(以下、LSI100と称する。)について、図1を参照しながら説明する。LSI100は、図1に示すように、クロックスキュー計測回路10を有している。
クロックスキュー計測回路10は、クロック入力端子1、計測信号入力端子2、複数のF/F(論理回路)31、32、・・・、3n(nは、n≧1を満たす整数)、複数の外部出力端子41、42、・・・、4n(以下、各外部出力端子を区別しない場合は、単に、外部出力端子4と称する。)等を有している。
また、複数のF/F31、32、・・・、3n(以下、各F/Fを区別しない場合は、単に、F/F3と称する。)は、複数のF/F群(論理回路群)51、51、・・・、5m(mは、m≧1を満たす整数;以下、各クロック分配ドライバを区別しない場合は、単に、クロックドライバ5と称する。)に分けられている。たとえば、各F/F3は、クロックスキュー計測回路10上における配置位置によって複数の領域に分けられ、一の領域内に存在するF/F3が一のF/F群5を構成する。
各F/F3は、D型フリップフロップであり、クロック端子(CLK)、データ端子(D)、出力端子(Q)を有している。
Embodiment 1. FIG.
A semiconductor integrated circuit device 100 (hereinafter referred to as an LSI 100) according to a first embodiment of the present invention will be described with reference to FIG. The
The clock skew measurement circuit 10 includes a clock input terminal 1, a measurement signal input terminal 2, a plurality of F / Fs (logic circuits) 31, 32,..., 3n (n is an integer satisfying n ≧ 1), a plurality of .., 4n (hereinafter referred to simply as the
In addition, a plurality of F /
Each F / F 3 is a D-type flip-flop, and has a clock terminal (CLK), a data terminal (D), and an output terminal (Q).
クロック入力端子1は、LSI100内部のクロック信号をクロックスキュー計測回路10に入力する。具体的には、クロック入力端子1は、複数のクロック分配ドライバ61、62、・・・、6k(kは、k≧1を満たす整数;以下、各クロック分配ドライバを区別しない場合は、単に、クロック分配ドライバ6と称する。)を介して、各F/F3のクロック端子(CLK)と接続されている。そして、クロック入力端子1と各クロック分配ドライバ6は、クロックツリーを構成している。換言すれば、クロック入力端子1から入力されたクロック信号は、各クロック分配ドライバ6により、各F/F3に分配される。
The clock input terminal 1 inputs a clock signal inside the
計測信号入力端子2は、クロックスキュー計測信号をクロックスキュー計測回路10に入力する。具体的には、計測信号入力端子2は、複数の計測信号分配ドライバ71、72、・・・、7j(jは、j≧1を満たす整数;以下、各計測信号分配ドライバを区別しない場合は、単に、計測信号分配ドライバ7と称する。)を介して、各F/F3のデータ端子(D)に接続されている。そして、計測信号入力端子2と各計測信号分配ドライバ7は、クロックツリーと同様に、ツリー状に接続されている。換言すれば、計測信号入力端子2から入力されたクロックスキュー計測信号は、各計測信号分配ドライバ7により、各F/F3に分配される。 The measurement signal input terminal 2 inputs a clock skew measurement signal to the clock skew measurement circuit 10. Specifically, the measurement signal input terminal 2 includes a plurality of measurement signal distribution drivers 71, 72,..., 7j (j is an integer satisfying j ≧ 1; These are simply connected to the data terminals (D) of the respective F / Fs 3 through the measurement signal distribution driver 7). The measurement signal input terminal 2 and each measurement signal distribution driver 7 are connected in a tree shape as in the clock tree. In other words, the clock skew measurement signal input from the measurement signal input terminal 2 is distributed to each F / F 3 by each measurement signal distribution driver 7.
外部出力端子4は、各F/F3の出力端子(Q)と接続されている。そして、各F/F3の出力端子(D)からの出力信号の変化を観測することにより、クロックスキューを計測する。
The
また、F/F群5の全てのF/F3は、同一の計測信号分配ドライバ7から直接にクロックスキュー計測信号が分配される。換言すれば、F/F群5内の全てのF/F3は、同一の計測信号分配ドライバ7と中継ドライバを介さずに直接に接続されている。具体的には、図1に示すように、F/F群51内のF/F31、32、33、・・・は、計測信号分配ドライバ75と直接に信号線のみを介して接続されている。また、F/F群52内のF/F34、35、36、・・・は、計測信号分配ドライバ76と直接に信号線のみを介して接続されている。そのため、クロックスキュー計測信号をF/F群51内の各F/F31、32、33、・・・に分配する際の遅延差は、計測信号分配ドライバ75と各F/F31、32、33、・・・との間の伝播時間のずれのみとなる。同様に、クロックスキュー計測信号をF/F群52内の各F/F34、35、36、・・・に分配する際の遅延差は、計測信号分配ドライバ76と各F/F34、35、36、・・・との間の伝播時間のずれのみとなる。
Further, the clock skew measurement signal is distributed directly from the same measurement signal distribution driver 7 to all the F / Fs 3 of the F / F group 5. In other words, all the F / Fs 3 in the F / F group 5 are directly connected without the same measurement signal distribution driver 7 and relay driver. Specifically, as shown in FIG. 1, the F /
また、それぞれのF/F群5内の少なくとも1つのF/F3は、同一のクロック分配ドライバ6と直接に信号線のみを介して接続されている。具体的には、図1に示すように、F/F群51内のF/F33と、F/F群52内のF/F34は、クロック分配ドライバ611と略等長の信号線により接続されている。そのため、F/F33とF/F34に入力されるクロック信号の分配遅延差はほぼ0となる。
Further, at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6 via only a signal line. Specifically, as shown in FIG. 1, the F /
本実施形態1にかかるLSI100では、計測信号分配ドライバ75から各F/F31、32、33、・・・へクロックスキュー計測信号を分配する際の遅延差をTad1とすると、Tad1は、
Tad1≦S/(2×α/100)・・・・(1)
を満たす。ここで、Sはクロックスキューの計測時の目標精度、αはLSI100の製造ばらつきによる遅延変動係数(単位:%)である。
実際のLSI100のレイアウトでは、クロックスキュー計測信号とクロック信号とは、ほぼ同じ距離の配線経路によって分配される。従って、クロックスキュー計測信号の分配においても、クロック信号の分配におけるLSI100の製造ばらつきによる遅延誤差と同等の誤差を生じると考えられる。従って、実際のLSI100のレイアウトにおいて計測されるクロックスキュー計測結果には、LSI100の製造ばらつきによる遅延誤差の2倍の誤差を含むこととなる。そこで、Tad1は、LSI100の製造ばらつきによる遅延誤差の2倍の誤差を考慮し、数式(1)では、1/(2×α/100)の補正項を設けた。
In the
Tad1 ≦ S / (2 × α / 100) (1)
Meet. Here, S is a target accuracy when measuring the clock skew, and α is a delay variation coefficient (unit:%) due to manufacturing variation of the
In the actual layout of the
同様に、本実施形態1にかかるLSI100では、計測信号分配ドライバ76から各F/F34、35、36、・・・へクロックスキュー計測信号を分配する際の遅延差をTad2とすると、Tad2は、
Tad2≦S/(2×α/100)・・・・(2)
を満たす。
また、本実施形態1にかかるLSI100では、クロック分配ドライバ611からF/F33とF/F34へクロック信号を分配する際の遅延差をTc1とすると、Tc1は、
Tc1≦S/(2×α/100)・・・・(3)
を満たす。
Similarly, in the
Tad2 ≦ S / (2 × α / 100) (2)
Meet.
Further, in the
Tc1 ≦ S / (2 × α / 100) (3)
Meet.
次に、本実施形態1にかかるクロックスキュー計測方法について説明する。
まず、計測信号入力端子2の入力タイミング(位相)を変化させて、各F/F3の出力信号の変化点を記録する。
次に、各F/F3の出力信号を変化させるクロックスキュー計測信号の入力時刻の差を求める。
ここで、計測信号入力端子2から各F/F3へのクロックスキュー計測信号の伝播時間が同一、もしくは、許容誤差範囲以内の場合、当該クロックスキュー計測信号の入力時刻の差が、各F/F3間のクロックスキュー値となる。
Next, a clock skew measuring method according to the first embodiment will be described.
First, the change timing of the output signal of each F / F 3 is recorded by changing the input timing (phase) of the measurement signal input terminal 2.
Next, the difference in the input time of the clock skew measurement signal that changes the output signal of each F / F 3 is obtained.
Here, when the propagation time of the clock skew measurement signal from the measurement signal input terminal 2 to each F / F3 is the same or within an allowable error range, the difference in the input time of the clock skew measurement signal is the F / F3. Clock skew value between.
本実施形態1にかかるクロックスキュー計測回路10では、同一のF/F群5内の全てのF/F3間のクロックスキュー計測信号の分配遅延差はきわめて小さい。これは、同一のF/F群5内の全てのF/F3は、同一の計測信号分配ドライバ7から直接にクロックスキュー計測信号を分配されるためである。従って、同一のF/F群5内の各F/F3の出力信号の変化点におけるクロックスキュー計測信号の入力時刻の差は、当該F/F3間のクロックスキュー値となる。 In the clock skew measurement circuit 10 according to the first embodiment, the distribution delay difference of the clock skew measurement signal between all the F / Fs 3 in the same F / F group 5 is extremely small. This is because the clock skew measurement signal is directly distributed from the same measurement signal distribution driver 7 to all the F / Fs 3 in the same F / F group 5. Accordingly, the difference in the input time of the clock skew measurement signal at the change point of the output signal of each F / F3 in the same F / F group 5 becomes the clock skew value between the F / F3.
一方、異なるF/F群5の各F/F3間では、異なる計測信号分配ドライバ7からクロックスキュー計測信号が分配されるため、LSI100の製造ばらつきに基づくクロックスキュー計測信号の分配遅延差が生じる。例えば、計測信号入力端子2からF/F群51内のF/F31とF/F群52内のF/F36へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号分配ドライバ71において分岐しているため、F/F31とF/F群52内のF/F36間では、計測信号分岐ドライバ7の2段分の製造ばらつきに基づくクロックスキュー計測信号の遅延差が生じる。
On the other hand, since the clock skew measurement signals are distributed from the different measurement signal distribution drivers 7 between the F / Fs 3 of the different F / F groups 5, a difference in the distribution delay of the clock skew measurement signals based on the manufacturing variation of the
そこで、異なるF/F群5内に属するF/F3のクロックスキュー計測では、異なるF/F群5内に属するF/F3であって、同一のクロック分配ドライバ6と略等長の信号線により接続されるF/F3間のクロックスキュー値により補正を行って、異なるF/F群5内に属するF/F3間のクロックスキュー計測信号の遅延差を求める。
例えば、図1において、F/F群51内のF/F33と、F/F群52内のF/F34は、同一のクロック分配ドライバ611と略等長の信号線により接続されているため、クロック信号の遅延差はほぼ0である。従って、F/F33とF/F34のクロックスキュー値は、当該F/F33とF/F34間のクロックスキュー計測信号の遅延差に相当する。そして、この値は、F/F31とF/F36間のクロックスキュー計測信号の遅延差とほぼ等しい。従って、F/F33とF/F34のクロックスキュー値を用いて、F/F31とF/F36間のクロックスキュー値を補正することにより、真のクロックスキュー値を求める。具体的には、F/F33とF/F34のクロックスキュー値をTerrとし、F/F31とF/F36間のクロックスキュー値をTskew'とすると、F/F31とF/F36間の真のクロックスキュー値Tskewは、Tskew=Tskew'−Terrから求められる。
Therefore, in the clock skew measurement of the F / F 3 belonging to the different F / F group 5, the F / F 3 belonging to the different F / F group 5 includes the same clock distribution driver 6 and a substantially equal length signal line. Correction is performed based on the clock skew value between the connected F / Fs 3 to obtain a delay difference of clock skew measurement signals between the F / Fs 3 belonging to different F / F groups 5.
For example, in FIG. 1, the F /
以上に説明した本発明の実施形態1にかかるLSI100及びクロックスキュー計測方法によれば、LSI100のクロック信号を入力するクロック入力端子1と、クロックスキューを計測するためのクロックスキュー計測信号を入力する計測信号入力端子2と、クロック信号と計測信号とが入力される複数のF/F3と、計測信号入力端子2から複数のF/F3に計測信号を分配する複数の計測信号分配ドライバ7と、を備え、複数のF/F3は、複数のF/F群5に分けられ、F/F群5内の全てのF/F3は、同一の計測信号分配ドライバ7と直接に信号線のみを介して接続され、複数のF/F3の出力信号に基づいて、複数のF/F3間におけるクロックスキューを計測する。
これにより、F/F群5内の各F/F3間におけるクロックスキュー計測信号の遅延差はほぼ0とすることができる。そのため、F/F群5内の各F/F3の出力信号から求められるクロックスキュー値は、許容誤差範囲内とすることができる。よって、クロックスキューをより正確に計測することができる。
According to the
As a result, the delay difference of the clock skew measurement signal between the F / Fs 3 in the F / F group 5 can be made substantially zero. Therefore, the clock skew value obtained from the output signal of each F / F 3 in the F / F group 5 can be within an allowable error range. Therefore, the clock skew can be measured more accurately.
また、クロック入力端子1から複数のF/F3にクロック信号を分配するクロック分配ドライバ6を備え、それぞれのF/F群5内の少なくとも1つのF/F3は、同一のクロック分配ドライバ6と直接に信号線のみを介して接続され、同一のクロック分配ドライバ6により接続された複数のF/F3の出力信号に基づいて、複数のF/F群5間におけるクロックスキュー計測信号の遅延差を計測し、それぞれのF/F群5内の全てのF/F3の出力信号からクロックスキューを計測する際に、当該遅延差を用いて補正を行う。
これにより、異なるF/F群5に属するF/F3間のクロックスキュー計測信号の遅延差を除去して、異なるF/F群5に属するF/F3間の真のクロックスキュー値を求めることができる。よって、クロックスキューを更に正確に計測することができる。
Further, a clock distribution driver 6 that distributes a clock signal from the clock input terminal 1 to a plurality of F / Fs 3 is provided, and at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6. The delay difference of the clock skew measurement signal between the plurality of F / F groups 5 is measured based on the output signals of the plurality of F / Fs 3 connected to each other via only the signal line and connected by the same clock distribution driver 6. Then, when the clock skew is measured from the output signals of all the F / Fs 3 in each F / F group 5, correction is performed using the delay difference.
Thereby, the delay difference of the clock skew measurement signal between the F / Fs 3 belonging to different F / F groups 5 is removed, and the true clock skew value between the F / Fs 3 belonging to the different F / F groups 5 can be obtained. it can. Therefore, the clock skew can be measured more accurately.
また、同一のF/F群5内に含まれる各F/F3が同一の計測信号分配ドライバ7から直接にクロックスキュー計測信号を分配される際における、クロックスキュー計測信号の分配遅延差(Tad1、Tad2)は、(所望する目標精度)/(2×(LSIの製造ばらつきによる遅延変動係数)/100)以下となるようになっている。また、異なるF/F群5に属し、同一のクロック分配ドライバ6と直接に信号線のみを介して接続されるF/F3が当該同一のクロック分配ドライバ6からクロック信号を分配される際における、クロック信号の分配遅延差(Tc1)は、(所望する目標精度)/(2×(LSIの製造ばらつきによる遅延変動係数)/100)以下となるようになっている。
実際のクロックスキュー計測回路10では、クロック信号とクロックスキュー計測信号はほぼ同じ長さの配線経路により分配され、計測されるクロックスキュー値には、LSI製造ばらつきによる遅延誤差の2倍の誤差が含まれることとなる。しかし、本実施形態1では、同一のF/F群5内に含まれる各F/F3に同一の計測信号分配ドライバ7から直接にクロックスキュー計測信号を分配する際の分配遅延差(Tad1、Tad2)が、LSIの製造ばらつきによる遅延誤差の2倍の誤差により補正された目標精度以下となっている。よって、同一F/F群5内の各F/F3間でのクロックスキュー計測信号の分配誤差は、クロックスキュー値の計測において問題とならない大きさに抑えられている。
同様に、本実施形態1では、異なるF/F群5に属するF/F3に同一のクロック分配ドライバ6からクロック信号を分配する際の分配遅延差(Tc1)が、LSIの製造ばらつきによる遅延誤差の2倍の誤差により補正された目標精度以下となっている。よって、異なるF/F群5に属し、同一のクロック分配ドライバ6からクロック信号を分配される各F/F3間でのクロック信号の分配誤差は、クロックスキュー値の計測において問題とならない大きさに抑えられている。
Further, when each F / F 3 included in the same F / F group 5 is directly distributed with the clock skew measurement signal from the same measurement signal distribution driver 7, the distribution delay difference (Tad1,. (Tad2) is (desired target accuracy) / (2 × (delay variation coefficient due to LSI manufacturing variation) / 100) or less. Further, when F / Fs 3 belonging to different F / F groups 5 and directly connected to the same clock distribution driver 6 via only signal lines are distributed with the clock signal from the same clock distribution driver 6, The distribution delay difference (Tc1) of the clock signal is set to (desired target accuracy) / (2 × (delay variation coefficient due to LSI manufacturing variation) / 100) or less.
In the actual clock skew measurement circuit 10, the clock signal and the clock skew measurement signal are distributed by wiring paths having substantially the same length, and the measured clock skew value includes an error twice as large as a delay error due to LSI manufacturing variation. Will be. However, in the first embodiment, the distribution delay difference (Tad1, Tad2) when the clock skew measurement signal is directly distributed from the same measurement signal distribution driver 7 to each F / F3 included in the same F / F group 5 ) Is less than or equal to the target accuracy corrected by an error twice the delay error due to LSI manufacturing variations. Therefore, the distribution error of the clock skew measurement signal between the F / Fs 3 in the same F / F group 5 is suppressed to a level that does not cause a problem in the measurement of the clock skew value.
Similarly, in the first embodiment, the distribution delay difference (Tc1) when the clock signal is distributed from the same clock distribution driver 6 to the F / Fs 3 belonging to different F / F groups 5 is the delay error due to the manufacturing variation of the LSI. Is less than the target accuracy corrected by an error twice that of the target. Therefore, the distribution error of the clock signal among the F / Fs 3 that belong to different F / F groups 5 and to which the clock signal is distributed from the same clock distribution driver 6 does not cause a problem in measuring the clock skew value. It is suppressed.
実施形態2.
本発明の実施形態2にかかる半導体集積回路装置200(以下、LSI200と称する。)について、図2を参照しながら説明する。実施形態2にかかるLSI200では、計測信号入力端子2A、2B、計測信号分配ドライバ81、82、・・・、8h(hは、h≧1を満たす整数。以下、各計測信号分配ドライバを区別しない場合は、単に、計測信号分配ドライバ8と称する。)の構成のみが、実施形態1にかかるLSI100と異なるので、同一の構成については、同一の符号を付すとともにその説明を省略する。
実施形態2にかかるLSI200は、図2に示すように、クロックスキュー計測回路20を有している。
Embodiment 2. FIG.
A semiconductor integrated circuit device 200 (hereinafter referred to as an LSI 200) according to Embodiment 2 of the present invention will be described with reference to FIG. In the
The
実施形態2にかかるクロックスキュー計測回路20では、2つの計測信号入力端子2A、2Bを有している。なお、本発明にかかるクロックスキュー計測回路に設けられる計測信号入力端子の個数は、これに限られるものではない。そして、実施形態2にかかるクロックスキュー計測回路20は、計測信号入力端子2Aからクロックスキュー計測信号を入力されるF/F群5と、計測信号入力端子2Bからクロックスキュー計測信号を入力されるF/F群5と、を有している。
The clock
例えば、図2において、F/F群51は、計測信号入力端子2Aからクロックスキュー計測信号が入力される。また、F/F群52は、計測信号入力端子2Bからクロックスキュー計測信号が入力される。
For example, in FIG. 2, the F /
また、F/F群5の全てのF/F3は、同一の計測信号分配ドライバ8から直接にクロックスキュー計測信号が分配される。換言すれば、F/F群5内の全てのF/F3は、同一の計測信号分配ドライバ8と中継ドライバを介さずに直接に接続されている。具体的には、図2に示すように、F/F群51内のF/F31、32、33、・・・は、計測信号分配ドライバ85と直接に信号線のみを介して接続されている。また、F/F群52内のF/F34、35、36、・・・は、計測信号分配ドライバ86と直接に信号線のみを介して接続されている。そのため、クロックスキュー計測信号をF/F群51内の各F/F31、32、33、・・・に分配する際の遅延差は、計測信号分配ドライバ85と各F/F31、32、33、・・・との間の伝播時間のずれのみとなる。同様に、クロックスキュー計測信号をF/F群52内の各F/F34、35、36、・・・に分配する際の遅延差は、計測信号分配ドライバ86と各F/F34、35、36、・・・との間の伝播時間のずれのみとなる。
Further, the clock skew measurement signals are distributed directly from the same measurement signal distribution driver 8 to all the F / Fs 3 in the F / F group 5. In other words, all the F / Fs 3 in the F / F group 5 are directly connected to the same measurement signal distribution driver 8 without going through the relay driver. Specifically, as shown in FIG. 2, the F /
また、それぞれのF/F群5内の少なくとも1つのF/F3は、同一のクロック分配ドライバ6と直接に信号線のみを介して接続されている。特に、異なる計測信号入力端子2A、2Bからクロックスキュー計測信号が入力されるF/F群5内の少なくとも1つのF/F3は、同一のクロック分配ドライバ6と略等長の信号線により接続されている。具体的には、図2に示すように、F/F群51内のF/F33と、F/F群52内のF/F34は、クロック分配ドライバ611と略等長の信号線により接続されている。そのため、F/F33とF/F34に入力されるクロック信号の分配遅延差はほぼ0となる。
Further, at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6 via only a signal line. In particular, at least one F / F 3 in the F / F group 5 to which a clock skew measurement signal is input from different measurement
そして、本実施形態2にかかるLSI200では、計測信号分配ドライバ85から各F/F31、32、33、・・・へクロックスキュー計測信号を分配する際の遅延差をTad10とすると、Tad10は、
Tad10≦S/(2×α/100)・・・・(4)
を満たす。ここで、Sはクロックスキューの計測時の目標精度、αはLSI100の製造ばらつきによる遅延変動係数(単位は%)である。
In the
Tad10 ≦ S / (2 × α / 100) (4)
Meet. Here, S is a target accuracy when measuring the clock skew, and α is a delay variation coefficient (unit:%) due to manufacturing variation of the
同様に、本実施形態2にかかるLSI200では、計測信号分配ドライバ86から各F/F34、35、36、・・・へクロックスキュー計測信号を分配する際の遅延差をTad20とすると、Tad2は、
Tad20≦S/(2×α/100)・・・・(5)
を満たす。
また、本実施形態2にかかるLSI200では、クロック分配ドライバ611からF/F33とF/F34へクロック信号を分配する際の遅延差をTc10とすると、Tc10は、
Tc10≦S/(2×α/100)・・・・(6)
を満たす。
Similarly, in the
Tad20 ≦ S / (2 × α / 100) (5)
Meet.
Further, in the
Tc10 ≦ S / (2 × α / 100) (6)
Meet.
次に、本実施形態2にかかるクロックスキュー計測方法について説明する。
まず、計測信号入力端子2A、2Bの入力タイミング(位相)を変化させて、各F/F3の出力信号の変化点を記録する。
次に、各F/F3の出力信号を変化させるクロックスキュー計測信号の入力時刻の差を求める。
ここで、計測信号入力端子2A又は計測信号入力端子2Bから各F/F3へのクロックスキュー計測信号の伝播時間が同一、もしくは、許容誤差範囲以内の場合、当該クロックスキュー計測信号の入力時刻の差が、各F/F3間のクロックスキュー値となる。
Next, a clock skew measuring method according to the second embodiment will be described.
First, the change timing of the output signal of each F / F 3 is recorded by changing the input timing (phase) of the measurement
Next, the difference in the input time of the clock skew measurement signal that changes the output signal of each F / F 3 is obtained.
Here, when the propagation time of the clock skew measurement signal from the measurement signal input terminal 2A or the measurement
本実施形態2にかかるクロックスキュー計測回路20では、同一のF/F群5内の全てのF/F3間のクロックスキュー計測信号の分配遅延差はきわめて小さい。これは、同一のF/F群5内の全てのF/F3は、同一の計測信号分配ドライバ8から直接にクロックスキュー計測信号を分配されるためである。従って、同一のF/F群5内の各F/F3の出力信号の変化点におけるクロックスキュー計測信号の入力時刻の差は、当該F/F3間のクロックスキュー値となる。
In the clock
一方、異なるF/F群5の各F/F3間では、異なる計測信号分配ドライバ8からクロックスキュー計測信号が分配されるため、LSI200の製造ばらつきに基づくクロックスキュー計測信号の分配遅延差が生じる。例えば、計測信号入力端子2AからF/F群51内のF/F31へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号入力端子2Aから、計測信号分岐ドライバ8を4段介して入力される。また、計測信号入力端子2BからF/F群52内のF/F36へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号入力端子2Bから、計測信号分岐ドライバ8を6段介して入力される。そのため、F/F31とF/F群52内のF/F36間では、製造ばらつきに基づくクロックスキュー計測信号の遅延差及び信号線の距離の違いに基づく遅延差が生じる。
On the other hand, since the clock skew measurement signals are distributed from the different measurement signal distribution drivers 8 between the F / Fs 3 of the different F / F groups 5, a difference in the distribution delay of the clock skew measurement signals based on the manufacturing variation of the
そこで、異なるF/F群5内に属するF/F3のクロックスキュー計測では、異なるF/F群5内に属するF/F3であって、同一のクロック分配ドライバ6と略等長の信号線により接続されるF/F3間のクロックスキュー値を用いて、異なるF/F群5内に属するF/F3間のクロックスキュー計測信号の遅延差を求める。
例えば、図2において、F/F群51内のF/F33と、F/F群52内のF/F34は、同一のクロック分配ドライバ611と略等長の信号線により接続されているため、クロック信号の遅延差はほぼ0である。従って、F/F33とF/F34のクロックスキュー値は、当該F/F33とF/F34間のクロックスキュー計測信号の遅延差に相当する。そして、この値は、F/F31とF/F36間のクロックスキュー計測信号の遅延差と等しい。従って、F/F33とF/F34のクロックスキュー値を用いて、F/F31とF/F36間のクロックスキュー値を補正することにより、真のクロックスキュー値を求める。具体的には、F/F33とF/F34のクロックスキュー値をTerrとし、F/F31とF/F36間のクロックスキュー値をTskew'とすると、F/F31とF/F36間の真のクロックスキュー値Tskewは、Tskew=Tskew'−Terrから求められる。
Therefore, in the clock skew measurement of the F / F 3 belonging to the different F / F group 5, the F / F 3 belonging to the different F / F group 5 includes the same clock distribution driver 6 and a substantially equal length signal line. Using the clock skew value between the connected F / Fs 3, the delay difference of the clock skew measurement signal between the F / Fs 3 belonging to different F / F groups 5 is obtained.
For example, in FIG. 2, the F /
以上に説明した本発明の実施形態2にかかるLSI200及びクロックスキュー計測方法によれば、実施形態1と同様の効果が得られることは勿論である。特に、実施形態2では、異なる計測信号入力端子2A、2Bからクロックスキュー計測信号が入力されるF/F群51、52に属するF/F3間のクロックスキュー計測信号の遅延差を除去して、真のクロックスキュー値を求めることができる。
Of course, according to the
なお、本実施形態にかかるF/F3は、クロックスキュー計測専用に配置されたF/Fであってもよいし、実際にLSI内で動作するF/Fであってもよい。F/F3として、実際にLSI内で動作するF/Fを用いる場合は、F/Fの入力端子(D)にマルチプレクサを介して入力信号を入力すればよい。
また、本実施形態では、各F/F3から出力データを個別の外部出力端子4に出力する例を示したが、これに限られるものではない。F/F3間をシリアル接続して、スキャンF/Fを構成して、一つの外部出力端子4に各F/F3の出力データを出力してもよい。
The F / F 3 according to the present embodiment may be an F / F arranged exclusively for clock skew measurement, or may be an F / F that actually operates in an LSI. When an F / F that actually operates in the LSI is used as the F / F 3, an input signal may be input to the input terminal (D) of the F / F via a multiplexer.
In the present embodiment, an example is shown in which output data is output from each F / F 3 to an individual
1 クロック入力端子
2、2A、2B 計測信号入力端子
3 F/F(論理回路)
5 F/F群(論理回路群)
6 クロック分配ドライバ
7、8 計測信号分配ドライバ
10、20 クロックスキュー計測回路
100、200 半導体集積回路装置
1
5 F / F group (logic circuit group)
6 Clock distribution driver 7, 8 Measurement
Claims (6)
クロックスキューを計測するための計測信号を入力する計測信号入力端子と、
クロック信号と計測信号とが入力される複数の論理回路と、
前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、
を備え、
複数の前記論理回路は、複数の論理回路群に分けられ、
前記論理回路群内の全ての前記論理回路は、同一の前記計測信号分配ドライバと直接に信号線のみを介して接続され、
複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する半導体集積回路装置。 A clock input terminal for inputting a clock signal inside the semiconductor integrated circuit;
A measurement signal input terminal for inputting a measurement signal for measuring the clock skew; and
A plurality of logic circuits to which a clock signal and a measurement signal are input;
A plurality of measurement signal distribution drivers for distributing measurement signals from the measurement signal input terminals to the plurality of logic circuits;
With
The plurality of logic circuits are divided into a plurality of logic circuit groups,
All the logic circuits in the logic circuit group are directly connected to the same measurement signal distribution driver through only signal lines,
A semiconductor integrated circuit device that measures clock skew between a plurality of logic circuits based on output signals of the plurality of logic circuits.
それぞれの前記論理回路群内の少なくとも1つの前記論理回路は、同一の前記クロック分配ドライバと直接に信号線のみを介して接続され、
同一の前記クロック分配ドライバにより接続された複数の前記論理回路の出力信号に基づいて、複数の前記論理回路群間における計測信号の遅延差を計測し、
それぞれの前記論理回路群内の全ての前記論理回路の出力信号からクロックスキューを計測する際に、前記遅延差を用いて補正を行う請求項1に記載の半導体集積回路装置。 A clock distribution driver for distributing a clock signal from the clock input terminal to the plurality of logic circuits;
At least one of the logic circuits in each of the logic circuit groups is directly connected to the same clock distribution driver via only a signal line,
Based on the output signals of the plurality of logic circuits connected by the same clock distribution driver, measure the delay difference of the measurement signal between the plurality of logic circuit groups,
The semiconductor integrated circuit device according to claim 1, wherein when the clock skew is measured from the output signals of all the logic circuits in each of the logic circuit groups, correction is performed using the delay difference.
前記D型フリップフロップのクロック端子にクロック信号が入力され、前記D型フリップフロップのデータ端子に計測信号が入力される請求項1又は2に記載の半導体集積回路装置。 The logic circuit is a D-type flip-flop,
3. The semiconductor integrated circuit device according to claim 1, wherein a clock signal is input to a clock terminal of the D-type flip-flop, and a measurement signal is input to a data terminal of the D-type flip-flop.
クロックスキューを計測するための計測信号を入力する計測信号入力端子と、
クロック信号と計測信号とが入力される複数の論理回路と、
前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、
を備える半導体集積回路装置のクロックスキュー計測方法であって、
複数の前記論理回路を、複数の論理回路群に分け、
前記論理回路群内の全ての前記論理回路に、同一の前記計測信号分配ドライバから直接に計測信号を分配し、
複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測するクロックスキュー計測方法。 A clock input terminal for inputting a clock signal inside the semiconductor integrated circuit;
A measurement signal input terminal for inputting a measurement signal for measuring the clock skew; and
A plurality of logic circuits to which a clock signal and a measurement signal are input;
A plurality of measurement signal distribution drivers for distributing measurement signals from the measurement signal input terminals to the plurality of logic circuits;
A method of measuring a clock skew of a semiconductor integrated circuit device comprising:
Dividing the plurality of logic circuits into a plurality of logic circuit groups;
Distributing measurement signals directly from the same measurement signal distribution driver to all the logic circuits in the logic circuit group,
A clock skew measurement method for measuring clock skew between a plurality of logic circuits based on output signals of the plurality of logic circuits.
それぞれの前記論理回路群内の少なくとも1つの前記論理回路を、同一の前記クロック分配ドライバと直接に信号線のみを介して接続し、
同一の前記クロック分配ドライバにより接続された複数の前記論理回路の出力信号に基づいて、複数の前記論理回路群間における計測信号の遅延差を計測し、
それぞれの前記論理回路群内の全ての前記論理回路の出力信号からクロックスキューを計測する際に、前記遅延差を用いて補正を行う請求項4に記載のクロックスキュー計測方法。 A clock distribution driver for distributing a clock signal from the clock input terminal to the plurality of logic circuits;
Connecting at least one of the logic circuits in each of the logic circuit groups directly to the same clock distribution driver via only a signal line;
Based on the output signals of the plurality of logic circuits connected by the same clock distribution driver, measure the delay difference of the measurement signal between the plurality of logic circuit groups,
5. The clock skew measuring method according to claim 4, wherein when the clock skew is measured from the output signals of all the logic circuits in each of the logic circuit groups, correction is performed using the delay difference.
前記D型フリップフロップのクロック端子にクロック信号を入力し、前記D型フリップフロップのデータ端子に計測信号を入力する請求項4又は5に記載のクロックスキュー計測方法。 The logic circuit is a D-type flip-flop,
6. The clock skew measurement method according to claim 4, wherein a clock signal is input to a clock terminal of the D-type flip-flop, and a measurement signal is input to a data terminal of the D-type flip-flop.
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