JP2009175025A - Semiconductor integrated circuit device and clock skew measurement method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device for accurately measuring clock skew, and to provide a clock skew measurement method. <P>SOLUTION: The semiconductor integrated circuit device includes a clock input terminal 1 for inputting a clock signal of the inside of LSI 100, a measuring signal input terminal 2 for inputting a clock skew measuring signal for measuring the clock skew, a plurality of pieces of F/F3 for inputting a clock signal and the clock skew measuring signal, and a plurality of measuring signal distribution drivers 7 for distributing the clock skew measuring signal to the plurality of the pieces of F/F3 from the measuring signal input terminal 2. The plurality of the pieces of F/F3 are divided into a plurality of F/F groups 5. All F/F3 in F/F groups 5 are directly connected through a signal line to the same measuring signal distribution driver 7, and the clock skew between the plurality of the pieces of F/F3 is measured from an output signal of the plurality of F/F3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路装置及びクロックスキュー計測方法に関し、特に、クロック同期回路を有し、クロックスキューを計測する半導体集積回路装置及びクロックスキュー計測方法に関する。   The present invention relates to a semiconductor integrated circuit device and a clock skew measurement method, and more particularly to a semiconductor integrated circuit device and a clock skew measurement method that have a clock synchronization circuit and measure clock skew.

近年、半導体集積回路（ＬＳＩ（Large Scale Integration））の回路規模が増大している。これに伴い、クロック信号が供給されるクロック使用回路がＬＳＩに搭載される数も増大している。そのため、クロック信号配線の配線長が長くなり、各クロック使用回路に分配されるクロック信号の伝播時間のずれ（クロックスキュー）が発生している。クロックスキューが規定値を超えると、誤作動等の原因となる。そのため、クロックスキューを正確に計測する必要がある。そこで、様々なクロックスキュー計測回路が提案されている。   In recent years, the circuit scale of a semiconductor integrated circuit (LSI (Large Scale Integration)) has increased. Along with this, the number of clock use circuits to which a clock signal is supplied is also increased. For this reason, the wiring length of the clock signal wiring is increased, and a shift (clock skew) in the propagation time of the clock signal distributed to each clock use circuit occurs. If the clock skew exceeds the specified value, it may cause malfunction. Therefore, it is necessary to accurately measure the clock skew. Therefore, various clock skew measurement circuits have been proposed.

図３に、クロックスキュー計測回路の一例を示す。図３に示すように、クロックスキュー計測回路は、通常、クロック入力端子９１、計測信号入力端子９２、複数のＦ／Ｆ（フリップフロップ）９３、９４、外部出力端子９５、９６、ドライバ９７〜９１２等を有している。クロック入力端子９１は、ＬＳＩ内部のクロック信号をクロックスキュー計測回路に入力する。また、計測信号入力端子９２は、クロックスキュー計測信号をクロックスキュー計測回路に入力する。また、図３では、クロックスキュー計測回路に、２つのＦ／Ｆ９３、９４が設けられている。クロック入力端子９１から入力されたクロック信号は、Ｆ／Ｆ９３、９４のクロック端子（ＣＬＫ）に入力される。また、計測信号入力端子９２から入力されたクロックスキュー計測信号は、Ｆ／Ｆ９３、９４のデータ端子（Ｄ）に入力される。また、Ｆ／Ｆ９３、９４の出力端子（Ｑ）は、外部出力端子９５、９６に接続されている。
そして、Ｆ／Ｆ９３、９４の出力端子（Ｑ）からの出力信号の変化を観測することにより、クロックスキューを計測している。 FIG. 3 shows an example of the clock skew measurement circuit. As shown in FIG. 3, the clock skew measurement circuit normally has a clock input terminal 91, a measurement signal input terminal 92, a plurality of F / Fs (flip-flops) 93 and 94, external output terminals 95 and 96, and drivers 97 to 912. Etc. The clock input terminal 91 inputs a clock signal inside the LSI to the clock skew measurement circuit. The measurement signal input terminal 92 inputs a clock skew measurement signal to the clock skew measurement circuit. In FIG. 3, two F / Fs 93 and 94 are provided in the clock skew measurement circuit. The clock signal input from the clock input terminal 91 is input to the clock terminals (CLK) of the F / Fs 93 and 94. The clock skew measurement signal input from the measurement signal input terminal 92 is input to the data terminals (D) of the F / Fs 93 and 94. The output terminals (Q) of the F / Fs 93 and 94 are connected to the external output terminals 95 and 96.
The clock skew is measured by observing changes in the output signals from the output terminals (Q) of the F / Fs 93 and 94.

正確にクロックスキューを計測するには、クロックスキュー計測信号を各Ｆ／Ｆ９３、９４へ遅延差なく伝播することが必要である。しかし、現実には、ＬＳＩの製造ばらつき等により、それぞれのＦ／Ｆ９３、９４へ入力されるクロックスキュー計測信号には、遅延差が生じてしまう。そのため、計測されるクロックスキューの値は、各Ｆ／Ｆ９３、９４のデータ端子（Ｄ）に入力されるクロックスキュー計測信号の遅延差と、実際に計測したいクロックスキューとの和となってしまう。従って、正確にクロックスキューを計測することができない。   In order to accurately measure the clock skew, it is necessary to propagate the clock skew measurement signal to each of the F / Fs 93 and 94 without a delay difference. However, in reality, a delay difference occurs in the clock skew measurement signal input to each of the F / Fs 93 and 94 due to manufacturing variation of the LSI. Therefore, the measured clock skew value is the sum of the delay difference between the clock skew measurement signals input to the data terminals (D) of the F / Fs 93 and 94 and the clock skew to be actually measured. Therefore, the clock skew cannot be measured accurately.

そして、クロックスキューを正確に計測するためには、クロックスキュー計測信号を各Ｆ／Ｆに所望の計測精度以下の遅延差で分配する必要がある。若しくは、クロックスキュー計測信号の遅延差を高精度に計測し、計測された遅延差を用いて、計測されるクロックスキューの値を補正する仕組みを設ける必要がある。   In order to accurately measure the clock skew, it is necessary to distribute the clock skew measurement signal to each F / F with a delay difference equal to or less than the desired measurement accuracy. Alternatively, it is necessary to provide a mechanism for measuring the delay difference of the clock skew measurement signal with high accuracy and correcting the measured clock skew value using the measured delay difference.

例えば、特許文献１では、クロックスキュー計測信号を各Ｆ／Ｆへ入力するタイミングを所定のタイミングステップ毎にずらすことにより、クロックスキューを測定している。   For example, in Patent Document 1, the clock skew is measured by shifting the timing at which the clock skew measurement signal is input to each F / F at every predetermined timing step.

また、特許文献２に記載のクロックスキュー計測回路は、クロックスキュー計測信号とクロック信号とが入力される第１のＦ／Ｆと第２のＦ／Ｆを備えている。また、第１のＦ／Ｆの出力信号がデータ端子に入力され、且つ、第２のＦ／Ｆの出力信号がクロック端子に入力される第３のＦ／Ｆを備えている。また、第１のＦ／Ｆの出力信号がクロック端子に入力され、且つ、第２のＦ／Ｆの出力信号がデータ端子に入力される第４のＦ／Ｆをさらに備えている。そして、第３のＦ／Ｆの出力信号及び第４のＦ／Ｆの出力信号を観測することにより、クロック信号が遅延しているのか、クロックスキュー信号が遅延しているのかを検出している。   The clock skew measurement circuit described in Patent Document 2 includes a first F / F and a second F / F to which a clock skew measurement signal and a clock signal are input. In addition, a third F / F is provided in which the output signal of the first F / F is input to the data terminal and the output signal of the second F / F is input to the clock terminal. Further, a fourth F / F is further provided in which the output signal of the first F / F is input to the clock terminal and the output signal of the second F / F is input to the data terminal. Then, by observing the output signal of the third F / F and the output signal of the fourth F / F, it is detected whether the clock signal is delayed or the clock skew signal is delayed. .

また、特許文献３では、クロック入力端子と各リーフセルとの配線距離を等しくすることにより、各リーフセルにおけるクロックスキューを等しくすることを図っている。
特開２００１−２２８２１３号公報 特開２００５−２６０４６２号公報 特開平０６−２０４４３５号公報 In Patent Document 3, the clock skew in each leaf cell is made equal by equalizing the wiring distance between the clock input terminal and each leaf cell.
JP 2001-228213 A JP 2005-260462 A Japanese Patent Laid-Open No. 06-204435

しかしながら、特許文献１では、ＬＳＩの製造ばらつきによる遅延差を考慮していない。また、特許文献２では、１つのＦ／Ｆにクロックスキュー計測信号とクロック信号の遅延を計測するＦ／Ｆを新たに備える必要がある。また、特許文献３では、配線距離が等しくても、ＬＳＩの製造ばらつきによる遅延差が発生してしまう。   However, Patent Document 1 does not consider the delay difference due to the manufacturing variation of the LSI. In Patent Document 2, it is necessary to newly provide an F / F that measures a clock skew measurement signal and a delay of the clock signal in one F / F. Further, in Patent Document 3, even if the wiring distance is the same, a delay difference due to manufacturing variation of the LSI occurs.

本発明は、クロックスキューをより正確に計測できる半導体集積回路装置及びクロックスキュー計測方法を提供することを目的とする。   An object of the present invention is to provide a semiconductor integrated circuit device and a clock skew measuring method capable of measuring a clock skew more accurately.

本発明の第１の態様にかかる半導体集積回路装置は、半導体集積回路内部のクロック信号を入力するクロック入力端子と、クロックスキューを計測するための計測信号を入力する計測信号入力端子と、クロック信号と計測信号とが入力される複数の論理回路と、前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、を備え、複数の前記論理回路は、複数の論理回路群に分けられ、前記論理回路群内の全ての前記論理回路は、同一の前記計測信号分配ドライバと直接に信号線のみを介して接続され、複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する。   A semiconductor integrated circuit device according to a first aspect of the present invention includes a clock input terminal for inputting a clock signal inside the semiconductor integrated circuit, a measurement signal input terminal for inputting a measurement signal for measuring a clock skew, and a clock signal. And a plurality of logic circuits to which measurement signals are input, and a plurality of measurement signal distribution drivers that distribute measurement signals from the measurement signal input terminals to the plurality of logic circuits. And all the logic circuits in the logic circuit group are directly connected to the same measurement signal distribution driver via only signal lines, and are based on the output signals of the plurality of logic circuits. Then, the clock skew between the plurality of logic circuits is measured.

また、本発明の第２の態様にかかるクロックスキュー計測方法は、半導体集積回路内部のクロック信号を入力するクロック入力端子と、クロックスキューを計測するための計測信号を入力する計測信号入力端子と、クロック信号と計測信号とが入力される複数の論理回路と、前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、を備える半導体集積回路装置のクロックスキュー計測方法であって、複数の前記論理回路を、複数の論理回路群に分け、前記論理回路群内の全ての前記論理回路に、同一の前記計測信号分配ドライバから直接に計測信号を分配し、複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する。   The clock skew measurement method according to the second aspect of the present invention includes a clock input terminal for inputting a clock signal inside the semiconductor integrated circuit, a measurement signal input terminal for inputting a measurement signal for measuring the clock skew, A clock skew of a semiconductor integrated circuit device, comprising: a plurality of logic circuits to which a clock signal and a measurement signal are input; and a plurality of measurement signal distribution drivers for distributing the measurement signals from the measurement signal input terminals to the plurality of logic circuits. In the measurement method, a plurality of the logic circuits are divided into a plurality of logic circuit groups, and the measurement signals are directly distributed to all the logic circuits in the logic circuit group from the same measurement signal distribution driver, Based on the output signals of the plurality of logic circuits, clock skew between the plurality of logic circuits is measured.

本発明により、クロックスキューをより正確に計測することができる。   According to the present invention, the clock skew can be measured more accurately.

以下に、本発明を適用可能な実施形態を説明する。なお、本発明は、以下の実施形態に限定されるものではない。   Hereinafter, embodiments to which the present invention can be applied will be described. In addition, this invention is not limited to the following embodiment.

実施形態１．
本発明の実施形態１にかかる半導体集積回路装置１００（以下、ＬＳＩ１００と称する。）について、図１を参照しながら説明する。ＬＳＩ１００は、図１に示すように、クロックスキュー計測回路１０を有している。
クロックスキュー計測回路１０は、クロック入力端子１、計測信号入力端子２、複数のＦ／Ｆ（論理回路）３１、３２、・・・、３ｎ（ｎは、ｎ≧１を満たす整数）、複数の外部出力端子４１、４２、・・・、４ｎ（以下、各外部出力端子を区別しない場合は、単に、外部出力端子４と称する。）等を有している。
また、複数のＦ／Ｆ３１、３２、・・・、３ｎ（以下、各Ｆ／Ｆを区別しない場合は、単に、Ｆ／Ｆ３と称する。）は、複数のＦ／Ｆ群（論理回路群）５１、５１、・・・、５ｍ（ｍは、ｍ≧１を満たす整数；以下、各クロック分配ドライバを区別しない場合は、単に、クロックドライバ５と称する。）に分けられている。たとえば、各Ｆ／Ｆ３は、クロックスキュー計測回路１０上における配置位置によって複数の領域に分けられ、一の領域内に存在するＦ／Ｆ３が一のＦ／Ｆ群５を構成する。
各Ｆ／Ｆ３は、Ｄ型フリップフロップであり、クロック端子（ＣＬＫ）、データ端子（Ｄ）、出力端子（Ｑ）を有している。 Embodiment 1. FIG.
A semiconductor integrated circuit device 100 (hereinafter referred to as an LSI 100) according to a first embodiment of the present invention will be described with reference to FIG. The LSI 100 has a clock skew measuring circuit 10 as shown in FIG.
The clock skew measurement circuit 10 includes a clock input terminal 1, a measurement signal input terminal 2, a plurality of F / Fs (logic circuits) 31, 32,..., 3n (n is an integer satisfying n ≧ 1), a plurality of .., 4n (hereinafter referred to simply as the external output terminal 4 when each external output terminal is not distinguished).
In addition, a plurality of F / Fs 31, 32,..., 3n (hereinafter, when each F / F is not distinguished, simply referred to as F / F3) is a plurality of F / F groups (logic circuit groups). , 5m (m is an integer satisfying m ≧ 1; hereinafter, each clock distribution driver is simply referred to as a clock driver 5). For example, each F / F 3 is divided into a plurality of regions depending on the arrangement position on the clock skew measuring circuit 10, and the F / F 3 existing in one region constitutes one F / F group 5.
Each F / F 3 is a D-type flip-flop, and has a clock terminal (CLK), a data terminal (D), and an output terminal (Q).

クロック入力端子１は、ＬＳＩ１００内部のクロック信号をクロックスキュー計測回路１０に入力する。具体的には、クロック入力端子１は、複数のクロック分配ドライバ６１、６２、・・・、６ｋ（ｋは、ｋ≧１を満たす整数；以下、各クロック分配ドライバを区別しない場合は、単に、クロック分配ドライバ６と称する。）を介して、各Ｆ／Ｆ３のクロック端子（ＣＬＫ）と接続されている。そして、クロック入力端子１と各クロック分配ドライバ６は、クロックツリーを構成している。換言すれば、クロック入力端子１から入力されたクロック信号は、各クロック分配ドライバ６により、各Ｆ／Ｆ３に分配される。   The clock input terminal 1 inputs a clock signal inside the LSI 100 to the clock skew measurement circuit 10. Specifically, the clock input terminal 1 includes a plurality of clock distribution drivers 61, 62,..., 6k (k is an integer satisfying k ≧ 1; hereinafter, when not distinguishing each clock distribution driver, And is connected to the clock terminal (CLK) of each F / F 3 via the clock distribution driver 6. The clock input terminal 1 and each clock distribution driver 6 constitute a clock tree. In other words, the clock signal input from the clock input terminal 1 is distributed to each F / F 3 by each clock distribution driver 6.

計測信号入力端子２は、クロックスキュー計測信号をクロックスキュー計測回路１０に入力する。具体的には、計測信号入力端子２は、複数の計測信号分配ドライバ７１、７２、・・・、７ｊ（ｊは、ｊ≧１を満たす整数；以下、各計測信号分配ドライバを区別しない場合は、単に、計測信号分配ドライバ７と称する。）を介して、各Ｆ／Ｆ３のデータ端子（Ｄ）に接続されている。そして、計測信号入力端子２と各計測信号分配ドライバ７は、クロックツリーと同様に、ツリー状に接続されている。換言すれば、計測信号入力端子２から入力されたクロックスキュー計測信号は、各計測信号分配ドライバ７により、各Ｆ／Ｆ３に分配される。   The measurement signal input terminal 2 inputs a clock skew measurement signal to the clock skew measurement circuit 10. Specifically, the measurement signal input terminal 2 includes a plurality of measurement signal distribution drivers 71, 72,..., 7j (j is an integer satisfying j ≧ 1; These are simply connected to the data terminals (D) of the respective F / Fs 3 through the measurement signal distribution driver 7). The measurement signal input terminal 2 and each measurement signal distribution driver 7 are connected in a tree shape as in the clock tree. In other words, the clock skew measurement signal input from the measurement signal input terminal 2 is distributed to each F / F 3 by each measurement signal distribution driver 7.

外部出力端子４は、各Ｆ／Ｆ３の出力端子（Ｑ）と接続されている。そして、各Ｆ／Ｆ３の出力端子（Ｄ）からの出力信号の変化を観測することにより、クロックスキューを計測する。   The external output terminal 4 is connected to the output terminal (Q) of each F / F 3. Then, the clock skew is measured by observing the change of the output signal from the output terminal (D) of each F / F3.

また、Ｆ／Ｆ群５の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７から直接にクロックスキュー計測信号が分配される。換言すれば、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７と中継ドライバを介さずに直接に接続されている。具体的には、図１に示すように、Ｆ／Ｆ群５１内のＦ／Ｆ３１、３２、３３、・・・は、計測信号分配ドライバ７５と直接に信号線のみを介して接続されている。また、Ｆ／Ｆ群５２内のＦ／Ｆ３４、３５、３６、・・・は、計測信号分配ドライバ７６と直接に信号線のみを介して接続されている。そのため、クロックスキュー計測信号をＦ／Ｆ群５１内の各Ｆ／Ｆ３１、３２、３３、・・・に分配する際の遅延差は、計測信号分配ドライバ７５と各Ｆ／Ｆ３１、３２、３３、・・・との間の伝播時間のずれのみとなる。同様に、クロックスキュー計測信号をＦ／Ｆ群５２内の各Ｆ／Ｆ３４、３５、３６、・・・に分配する際の遅延差は、計測信号分配ドライバ７６と各Ｆ／Ｆ３４、３５、３６、・・・との間の伝播時間のずれのみとなる。   Further, the clock skew measurement signal is distributed directly from the same measurement signal distribution driver 7 to all the F / Fs 3 of the F / F group 5. In other words, all the F / Fs 3 in the F / F group 5 are directly connected without the same measurement signal distribution driver 7 and relay driver. Specifically, as shown in FIG. 1, the F / Fs 31, 32, 33,... In the F / F group 51 are directly connected to the measurement signal distribution driver 75 via only signal lines. . Further, the F / Fs 34, 35, 36,... In the F / F group 52 are directly connected to the measurement signal distribution driver 76 through only signal lines. Therefore, the delay difference when distributing the clock skew measurement signal to each of the F / Fs 31, 32, 33,... In the F / F group 51 is the measurement signal distribution driver 75 and each of the F / Fs 31, 32, 33,. It is only the difference in propagation time between ... Similarly, the delay difference when the clock skew measurement signal is distributed to each F / F 34, 35, 36,... In the F / F group 52 is the measurement signal distribution driver 76 and each F / F 34, 35, 36. ,..., And so on.

また、それぞれのＦ／Ｆ群５内の少なくとも１つのＦ／Ｆ３は、同一のクロック分配ドライバ６と直接に信号線のみを介して接続されている。具体的には、図１に示すように、Ｆ／Ｆ群５１内のＦ／Ｆ３３と、Ｆ／Ｆ群５２内のＦ／Ｆ３４は、クロック分配ドライバ６１１と略等長の信号線により接続されている。そのため、Ｆ／Ｆ３３とＦ／Ｆ３４に入力されるクロック信号の分配遅延差はほぼ０となる。   Further, at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6 via only a signal line. Specifically, as shown in FIG. 1, the F / F 33 in the F / F group 51 and the F / F 34 in the F / F group 52 are connected to the clock distribution driver 611 by a substantially equal length signal line. ing. Therefore, the distribution delay difference between the clock signals input to the F / F 33 and the F / F 34 is almost zero.

本実施形態１にかかるＬＳＩ１００では、計測信号分配ドライバ７５から各Ｆ／Ｆ３１、３２、３３、・・・へクロックスキュー計測信号を分配する際の遅延差をＴａｄ１とすると、Ｔａｄ１は、
Ｔａｄ１≦Ｓ／（２×α／１００）・・・・（１）
を満たす。ここで、Ｓはクロックスキューの計測時の目標精度、αはＬＳＩ１００の製造ばらつきによる遅延変動係数（単位：％）である。
実際のＬＳＩ１００のレイアウトでは、クロックスキュー計測信号とクロック信号とは、ほぼ同じ距離の配線経路によって分配される。従って、クロックスキュー計測信号の分配においても、クロック信号の分配におけるＬＳＩ１００の製造ばらつきによる遅延誤差と同等の誤差を生じると考えられる。従って、実際のＬＳＩ１００のレイアウトにおいて計測されるクロックスキュー計測結果には、ＬＳＩ１００の製造ばらつきによる遅延誤差の２倍の誤差を含むこととなる。そこで、Ｔａｄ１は、ＬＳＩ１００の製造ばらつきによる遅延誤差の２倍の誤差を考慮し、数式（１）では、１／（２×α／１００）の補正項を設けた。 In the LSI 100 according to the first embodiment, assuming that a delay difference when distributing the clock skew measurement signal from the measurement signal distribution driver 75 to each of the F / Fs 31, 32, 33,.
Tad1 ≦ S / (2 × α / 100) (1)
Meet. Here, S is a target accuracy when measuring the clock skew, and α is a delay variation coefficient (unit:%) due to manufacturing variation of the LSI 100.
In the actual layout of the LSI 100, the clock skew measurement signal and the clock signal are distributed by wiring paths having substantially the same distance. Therefore, even in the distribution of the clock skew measurement signal, it is considered that an error equivalent to the delay error due to the manufacturing variation of the LSI 100 in the distribution of the clock signal occurs. Therefore, the clock skew measurement result measured in the actual layout of the LSI 100 includes an error twice as large as the delay error due to the manufacturing variation of the LSI 100. Therefore, Tad1 considers an error twice as large as the delay error due to the manufacturing variation of the LSI 100, and the correction term of 1 / (2 × α / 100) is provided in Expression (1).

同様に、本実施形態１にかかるＬＳＩ１００では、計測信号分配ドライバ７６から各Ｆ／Ｆ３４、３５、３６、・・・へクロックスキュー計測信号を分配する際の遅延差をＴａｄ２とすると、Ｔａｄ２は、
Ｔａｄ２≦Ｓ／（２×α／１００）・・・・（２）
を満たす。
また、本実施形態１にかかるＬＳＩ１００では、クロック分配ドライバ６１１からＦ／Ｆ３３とＦ／Ｆ３４へクロック信号を分配する際の遅延差をＴｃ１とすると、Ｔｃ１は、
Ｔｃ１≦Ｓ／（２×α／１００）・・・・（３）
を満たす。 Similarly, in the LSI 100 according to the first embodiment, when the delay difference when the clock skew measurement signal is distributed from the measurement signal distribution driver 76 to each of the F / Fs 34, 35, 36,.
Tad2 ≦ S / (2 × α / 100) (2)
Meet.
Further, in the LSI 100 according to the first embodiment, assuming that the delay difference when the clock signal is distributed from the clock distribution driver 611 to the F / F 33 and the F / F 34 is Tc1, Tc1 is
Tc1 ≦ S / (2 × α / 100) (3)
Meet.

次に、本実施形態１にかかるクロックスキュー計測方法について説明する。
まず、計測信号入力端子２の入力タイミング（位相）を変化させて、各Ｆ／Ｆ３の出力信号の変化点を記録する。
次に、各Ｆ／Ｆ３の出力信号を変化させるクロックスキュー計測信号の入力時刻の差を求める。
ここで、計測信号入力端子２から各Ｆ／Ｆ３へのクロックスキュー計測信号の伝播時間が同一、もしくは、許容誤差範囲以内の場合、当該クロックスキュー計測信号の入力時刻の差が、各Ｆ／Ｆ３間のクロックスキュー値となる。 Next, a clock skew measuring method according to the first embodiment will be described.
First, the change timing of the output signal of each F / F 3 is recorded by changing the input timing (phase) of the measurement signal input terminal 2.
Next, the difference in the input time of the clock skew measurement signal that changes the output signal of each F / F 3 is obtained.
Here, when the propagation time of the clock skew measurement signal from the measurement signal input terminal 2 to each F / F3 is the same or within an allowable error range, the difference in the input time of the clock skew measurement signal is the F / F3. Clock skew value between.

本実施形態１にかかるクロックスキュー計測回路１０では、同一のＦ／Ｆ群５内の全てのＦ／Ｆ３間のクロックスキュー計測信号の分配遅延差はきわめて小さい。これは、同一のＦ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７から直接にクロックスキュー計測信号を分配されるためである。従って、同一のＦ／Ｆ群５内の各Ｆ／Ｆ３の出力信号の変化点におけるクロックスキュー計測信号の入力時刻の差は、当該Ｆ／Ｆ３間のクロックスキュー値となる。   In the clock skew measurement circuit 10 according to the first embodiment, the distribution delay difference of the clock skew measurement signal between all the F / Fs 3 in the same F / F group 5 is extremely small. This is because the clock skew measurement signal is directly distributed from the same measurement signal distribution driver 7 to all the F / Fs 3 in the same F / F group 5. Accordingly, the difference in the input time of the clock skew measurement signal at the change point of the output signal of each F / F3 in the same F / F group 5 becomes the clock skew value between the F / F3.

一方、異なるＦ／Ｆ群５の各Ｆ／Ｆ３間では、異なる計測信号分配ドライバ７からクロックスキュー計測信号が分配されるため、ＬＳＩ１００の製造ばらつきに基づくクロックスキュー計測信号の分配遅延差が生じる。例えば、計測信号入力端子２からＦ／Ｆ群５１内のＦ／Ｆ３１とＦ／Ｆ群５２内のＦ／Ｆ３６へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号分配ドライバ７１において分岐しているため、Ｆ／Ｆ３１とＦ／Ｆ群５２内のＦ／Ｆ３６間では、計測信号分岐ドライバ７の２段分の製造ばらつきに基づくクロックスキュー計測信号の遅延差が生じる。   On the other hand, since the clock skew measurement signals are distributed from the different measurement signal distribution drivers 7 between the F / Fs 3 of the different F / F groups 5, a difference in the distribution delay of the clock skew measurement signals based on the manufacturing variation of the LSI 100 occurs. For example, in the propagation of the clock skew measurement signal from the measurement signal input terminal 2 to the F / F 31 in the F / F group 51 and the F / F 36 in the F / F group 52, the clock skew measurement signal is transmitted to the measurement signal distribution driver 71. Therefore, a delay difference in the clock skew measurement signal is generated between the F / F 31 and the F / F 36 in the F / F group 52 based on the manufacturing variation of two stages of the measurement signal branch driver 7.

そこで、異なるＦ／Ｆ群５内に属するＦ／Ｆ３のクロックスキュー計測では、異なるＦ／Ｆ群５内に属するＦ／Ｆ３であって、同一のクロック分配ドライバ６と略等長の信号線により接続されるＦ／Ｆ３間のクロックスキュー値により補正を行って、異なるＦ／Ｆ群５内に属するＦ／Ｆ３間のクロックスキュー計測信号の遅延差を求める。
例えば、図１において、Ｆ／Ｆ群５１内のＦ／Ｆ３３と、Ｆ／Ｆ群５２内のＦ／Ｆ３４は、同一のクロック分配ドライバ６１１と略等長の信号線により接続されているため、クロック信号の遅延差はほぼ０である。従って、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値は、当該Ｆ／Ｆ３３とＦ／Ｆ３４間のクロックスキュー計測信号の遅延差に相当する。そして、この値は、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー計測信号の遅延差とほぼ等しい。従って、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値を用いて、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー値を補正することにより、真のクロックスキュー値を求める。具体的には、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値をＴｅｒｒとし、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー値をＴｓｋｅｗ'とすると、Ｆ／Ｆ３１とＦ／Ｆ３６間の真のクロックスキュー値Ｔｓｋｅｗは、Ｔｓｋｅｗ＝Ｔｓｋｅｗ'−Ｔｅｒｒから求められる。 Therefore, in the clock skew measurement of the F / F 3 belonging to the different F / F group 5, the F / F 3 belonging to the different F / F group 5 includes the same clock distribution driver 6 and a substantially equal length signal line. Correction is performed based on the clock skew value between the connected F / Fs 3 to obtain a delay difference of clock skew measurement signals between the F / Fs 3 belonging to different F / F groups 5.
For example, in FIG. 1, the F / F 33 in the F / F group 51 and the F / F 34 in the F / F group 52 are connected to the same clock distribution driver 611 by a substantially equal length signal line. The delay difference of the clock signal is almost zero. Therefore, the clock skew value of F / F33 and F / F34 corresponds to the delay difference of the clock skew measurement signal between the F / F33 and F / F34. This value is almost equal to the delay difference of the clock skew measurement signal between the F / F 31 and the F / F 36. Therefore, the true clock skew value is obtained by correcting the clock skew value between F / F31 and F / F36 using the clock skew values of F / F33 and F / F34. Specifically, if the clock skew value of F / F33 and F / F34 is Terr, and the clock skew value between F / F31 and F / F36 is Tskew ′, the true clock skew between F / F31 and F / F36. The queue value Tskew is obtained from Tskew = Tskew′−Terr.

以上に説明した本発明の実施形態１にかかるＬＳＩ１００及びクロックスキュー計測方法によれば、ＬＳＩ１００のクロック信号を入力するクロック入力端子１と、クロックスキューを計測するためのクロックスキュー計測信号を入力する計測信号入力端子２と、クロック信号と計測信号とが入力される複数のＦ／Ｆ３と、計測信号入力端子２から複数のＦ／Ｆ３に計測信号を分配する複数の計測信号分配ドライバ７と、を備え、複数のＦ／Ｆ３は、複数のＦ／Ｆ群５に分けられ、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７と直接に信号線のみを介して接続され、複数のＦ／Ｆ３の出力信号に基づいて、複数のＦ／Ｆ３間におけるクロックスキューを計測する。
これにより、Ｆ／Ｆ群５内の各Ｆ／Ｆ３間におけるクロックスキュー計測信号の遅延差はほぼ０とすることができる。そのため、Ｆ／Ｆ群５内の各Ｆ／Ｆ３の出力信号から求められるクロックスキュー値は、許容誤差範囲内とすることができる。よって、クロックスキューをより正確に計測することができる。 According to the LSI 100 and the clock skew measurement method according to the first embodiment of the present invention described above, the clock input terminal 1 that inputs the clock signal of the LSI 100 and the measurement that inputs the clock skew measurement signal for measuring the clock skew. A signal input terminal 2, a plurality of F / Fs 3 to which a clock signal and a measurement signal are input, and a plurality of measurement signal distribution drivers 7 that distribute the measurement signals from the measurement signal input terminal 2 to the plurality of F / Fs 3. The plurality of F / Fs 3 are divided into a plurality of F / F groups 5, and all the F / Fs 3 in the F / F group 5 are directly connected to the same measurement signal distribution driver 7 via only signal lines. Based on the output signals of the plurality of F / Fs 3 connected to each other, the clock skew between the plurality of F / Fs 3 is measured.
As a result, the delay difference of the clock skew measurement signal between the F / Fs 3 in the F / F group 5 can be made substantially zero. Therefore, the clock skew value obtained from the output signal of each F / F 3 in the F / F group 5 can be within an allowable error range. Therefore, the clock skew can be measured more accurately.

また、クロック入力端子１から複数のＦ／Ｆ３にクロック信号を分配するクロック分配ドライバ６を備え、それぞれのＦ／Ｆ群５内の少なくとも１つのＦ／Ｆ３は、同一のクロック分配ドライバ６と直接に信号線のみを介して接続され、同一のクロック分配ドライバ６により接続された複数のＦ／Ｆ３の出力信号に基づいて、複数のＦ／Ｆ群５間におけるクロックスキュー計測信号の遅延差を計測し、それぞれのＦ／Ｆ群５内の全てのＦ／Ｆ３の出力信号からクロックスキューを計測する際に、当該遅延差を用いて補正を行う。
これにより、異なるＦ／Ｆ群５に属するＦ／Ｆ３間のクロックスキュー計測信号の遅延差を除去して、異なるＦ／Ｆ群５に属するＦ／Ｆ３間の真のクロックスキュー値を求めることができる。よって、クロックスキューを更に正確に計測することができる。 Further, a clock distribution driver 6 that distributes a clock signal from the clock input terminal 1 to a plurality of F / Fs 3 is provided, and at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6. The delay difference of the clock skew measurement signal between the plurality of F / F groups 5 is measured based on the output signals of the plurality of F / Fs 3 connected to each other via only the signal line and connected by the same clock distribution driver 6. Then, when the clock skew is measured from the output signals of all the F / Fs 3 in each F / F group 5, correction is performed using the delay difference.
Thereby, the delay difference of the clock skew measurement signal between the F / Fs 3 belonging to different F / F groups 5 is removed, and the true clock skew value between the F / Fs 3 belonging to the different F / F groups 5 can be obtained. it can. Therefore, the clock skew can be measured more accurately.

また、同一のＦ／Ｆ群５内に含まれる各Ｆ／Ｆ３が同一の計測信号分配ドライバ７から直接にクロックスキュー計測信号を分配される際における、クロックスキュー計測信号の分配遅延差（Ｔａｄ１、Ｔａｄ２）は、（所望する目標精度）／（２×（ＬＳＩの製造ばらつきによる遅延変動係数）／１００）以下となるようになっている。また、異なるＦ／Ｆ群５に属し、同一のクロック分配ドライバ６と直接に信号線のみを介して接続されるＦ／Ｆ３が当該同一のクロック分配ドライバ６からクロック信号を分配される際における、クロック信号の分配遅延差（Ｔｃ１）は、（所望する目標精度）／（２×（ＬＳＩの製造ばらつきによる遅延変動係数）／１００）以下となるようになっている。
実際のクロックスキュー計測回路１０では、クロック信号とクロックスキュー計測信号はほぼ同じ長さの配線経路により分配され、計測されるクロックスキュー値には、ＬＳＩ製造ばらつきによる遅延誤差の２倍の誤差が含まれることとなる。しかし、本実施形態１では、同一のＦ／Ｆ群５内に含まれる各Ｆ／Ｆ３に同一の計測信号分配ドライバ７から直接にクロックスキュー計測信号を分配する際の分配遅延差（Ｔａｄ１、Ｔａｄ２）が、ＬＳＩの製造ばらつきによる遅延誤差の２倍の誤差により補正された目標精度以下となっている。よって、同一Ｆ／Ｆ群５内の各Ｆ／Ｆ３間でのクロックスキュー計測信号の分配誤差は、クロックスキュー値の計測において問題とならない大きさに抑えられている。
同様に、本実施形態１では、異なるＦ／Ｆ群５に属するＦ／Ｆ３に同一のクロック分配ドライバ６からクロック信号を分配する際の分配遅延差（Ｔｃ１）が、ＬＳＩの製造ばらつきによる遅延誤差の２倍の誤差により補正された目標精度以下となっている。よって、異なるＦ／Ｆ群５に属し、同一のクロック分配ドライバ６からクロック信号を分配される各Ｆ／Ｆ３間でのクロック信号の分配誤差は、クロックスキュー値の計測において問題とならない大きさに抑えられている。 Further, when each F / F 3 included in the same F / F group 5 is directly distributed with the clock skew measurement signal from the same measurement signal distribution driver 7, the distribution delay difference (Tad1,. (Tad2) is (desired target accuracy) / (2 × (delay variation coefficient due to LSI manufacturing variation) / 100) or less. Further, when F / Fs 3 belonging to different F / F groups 5 and directly connected to the same clock distribution driver 6 via only signal lines are distributed with the clock signal from the same clock distribution driver 6, The distribution delay difference (Tc1) of the clock signal is set to (desired target accuracy) / (2 × (delay variation coefficient due to LSI manufacturing variation) / 100) or less.
In the actual clock skew measurement circuit 10, the clock signal and the clock skew measurement signal are distributed by wiring paths having substantially the same length, and the measured clock skew value includes an error twice as large as a delay error due to LSI manufacturing variation. Will be. However, in the first embodiment, the distribution delay difference (Tad1, Tad2) when the clock skew measurement signal is directly distributed from the same measurement signal distribution driver 7 to each F / F3 included in the same F / F group 5 ) Is less than or equal to the target accuracy corrected by an error twice the delay error due to LSI manufacturing variations. Therefore, the distribution error of the clock skew measurement signal between the F / Fs 3 in the same F / F group 5 is suppressed to a level that does not cause a problem in the measurement of the clock skew value.
Similarly, in the first embodiment, the distribution delay difference (Tc1) when the clock signal is distributed from the same clock distribution driver 6 to the F / Fs 3 belonging to different F / F groups 5 is the delay error due to the manufacturing variation of the LSI. Is less than the target accuracy corrected by an error twice that of the target. Therefore, the distribution error of the clock signal among the F / Fs 3 that belong to different F / F groups 5 and to which the clock signal is distributed from the same clock distribution driver 6 does not cause a problem in measuring the clock skew value. It is suppressed.

実施形態２．
本発明の実施形態２にかかる半導体集積回路装置２００（以下、ＬＳＩ２００と称する。）について、図２を参照しながら説明する。実施形態２にかかるＬＳＩ２００では、計測信号入力端子２Ａ、２Ｂ、計測信号分配ドライバ８１、８２、・・・、８ｈ（ｈは、ｈ≧１を満たす整数。以下、各計測信号分配ドライバを区別しない場合は、単に、計測信号分配ドライバ８と称する。）の構成のみが、実施形態１にかかるＬＳＩ１００と異なるので、同一の構成については、同一の符号を付すとともにその説明を省略する。
実施形態２にかかるＬＳＩ２００は、図２に示すように、クロックスキュー計測回路２０を有している。 Embodiment 2. FIG.
A semiconductor integrated circuit device 200 (hereinafter referred to as an LSI 200) according to Embodiment 2 of the present invention will be described with reference to FIG. In the LSI 200 according to the second embodiment, the measurement signal input terminals 2A and 2B, the measurement signal distribution drivers 81, 82,..., 8h (h is an integer satisfying h ≧ 1. Hereinafter, each measurement signal distribution driver is not distinguished. In this case, only the configuration of the measurement signal distribution driver 8 is different from the LSI 100 according to the first embodiment. Therefore, the same configuration is denoted by the same reference numeral and the description thereof is omitted.
The LSI 200 according to the second embodiment has a clock skew measurement circuit 20 as shown in FIG.

実施形態２にかかるクロックスキュー計測回路２０では、２つの計測信号入力端子２Ａ、２Ｂを有している。なお、本発明にかかるクロックスキュー計測回路に設けられる計測信号入力端子の個数は、これに限られるものではない。そして、実施形態２にかかるクロックスキュー計測回路２０は、計測信号入力端子２Ａからクロックスキュー計測信号を入力されるＦ／Ｆ群５と、計測信号入力端子２Ｂからクロックスキュー計測信号を入力されるＦ／Ｆ群５と、を有している。   The clock skew measurement circuit 20 according to the second embodiment has two measurement signal input terminals 2A and 2B. The number of measurement signal input terminals provided in the clock skew measurement circuit according to the present invention is not limited to this. In the clock skew measurement circuit 20 according to the second embodiment, the F / F group 5 is input with the clock skew measurement signal from the measurement signal input terminal 2A, and the F is input with the clock skew measurement signal from the measurement signal input terminal 2B. / F group 5.

例えば、図２において、Ｆ／Ｆ群５１は、計測信号入力端子２Ａからクロックスキュー計測信号が入力される。また、Ｆ／Ｆ群５２は、計測信号入力端子２Ｂからクロックスキュー計測信号が入力される。   For example, in FIG. 2, the F / F group 51 receives a clock skew measurement signal from the measurement signal input terminal 2A. The F / F group 52 receives a clock skew measurement signal from the measurement signal input terminal 2B.

また、Ｆ／Ｆ群５の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ８から直接にクロックスキュー計測信号が分配される。換言すれば、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ８と中継ドライバを介さずに直接に接続されている。具体的には、図２に示すように、Ｆ／Ｆ群５１内のＦ／Ｆ３１、３２、３３、・・・は、計測信号分配ドライバ８５と直接に信号線のみを介して接続されている。また、Ｆ／Ｆ群５２内のＦ／Ｆ３４、３５、３６、・・・は、計測信号分配ドライバ８６と直接に信号線のみを介して接続されている。そのため、クロックスキュー計測信号をＦ／Ｆ群５１内の各Ｆ／Ｆ３１、３２、３３、・・・に分配する際の遅延差は、計測信号分配ドライバ８５と各Ｆ／Ｆ３１、３２、３３、・・・との間の伝播時間のずれのみとなる。同様に、クロックスキュー計測信号をＦ／Ｆ群５２内の各Ｆ／Ｆ３４、３５、３６、・・・に分配する際の遅延差は、計測信号分配ドライバ８６と各Ｆ／Ｆ３４、３５、３６、・・・との間の伝播時間のずれのみとなる。   Further, the clock skew measurement signals are distributed directly from the same measurement signal distribution driver 8 to all the F / Fs 3 in the F / F group 5. In other words, all the F / Fs 3 in the F / F group 5 are directly connected to the same measurement signal distribution driver 8 without going through the relay driver. Specifically, as shown in FIG. 2, the F / Fs 31, 32, 33,... In the F / F group 51 are directly connected to the measurement signal distribution driver 85 via only signal lines. . Further, the F / Fs 34, 35, 36,... In the F / F group 52 are directly connected to the measurement signal distribution driver 86 via only signal lines. Therefore, the delay difference when distributing the clock skew measurement signal to each of the F / Fs 31, 32, 33,... In the F / F group 51 is the measurement signal distribution driver 85 and each of the F / Fs 31, 32, 33,. It is only the difference in propagation time between ... Similarly, the delay difference when distributing the clock skew measurement signal to each F / F 34, 35, 36,... In the F / F group 52 is the measurement signal distribution driver 86 and each F / F 34, 35, 36. ,..., And so on.

また、それぞれのＦ／Ｆ群５内の少なくとも１つのＦ／Ｆ３は、同一のクロック分配ドライバ６と直接に信号線のみを介して接続されている。特に、異なる計測信号入力端子２Ａ、２Ｂからクロックスキュー計測信号が入力されるＦ／Ｆ群５内の少なくとも１つのＦ／Ｆ３は、同一のクロック分配ドライバ６と略等長の信号線により接続されている。具体的には、図２に示すように、Ｆ／Ｆ群５１内のＦ／Ｆ３３と、Ｆ／Ｆ群５２内のＦ／Ｆ３４は、クロック分配ドライバ６１１と略等長の信号線により接続されている。そのため、Ｆ／Ｆ３３とＦ／Ｆ３４に入力されるクロック信号の分配遅延差はほぼ０となる。   Further, at least one F / F 3 in each F / F group 5 is directly connected to the same clock distribution driver 6 via only a signal line. In particular, at least one F / F 3 in the F / F group 5 to which a clock skew measurement signal is input from different measurement signal input terminals 2A and 2B is connected to the same clock distribution driver 6 by a substantially equal length signal line. ing. Specifically, as shown in FIG. 2, the F / F 33 in the F / F group 51 and the F / F 34 in the F / F group 52 are connected to the clock distribution driver 611 by a substantially equal length signal line. ing. Therefore, the distribution delay difference between the clock signals input to the F / F 33 and the F / F 34 is almost zero.

そして、本実施形態２にかかるＬＳＩ２００では、計測信号分配ドライバ８５から各Ｆ／Ｆ３１、３２、３３、・・・へクロックスキュー計測信号を分配する際の遅延差をＴａｄ１０とすると、Ｔａｄ１０は、
Ｔａｄ１０≦Ｓ／（２×α／１００）・・・・（４）
を満たす。ここで、Ｓはクロックスキューの計測時の目標精度、αはＬＳＩ１００の製造ばらつきによる遅延変動係数（単位は％）である。 In the LSI 200 according to the second embodiment, assuming that the delay difference when distributing the clock skew measurement signal from the measurement signal distribution driver 85 to each of the F / Fs 31, 32, 33,.
Tad10 ≦ S / (2 × α / 100) (4)
Meet. Here, S is a target accuracy when measuring the clock skew, and α is a delay variation coefficient (unit:%) due to manufacturing variation of the LSI 100.

同様に、本実施形態２にかかるＬＳＩ２００では、計測信号分配ドライバ８６から各Ｆ／Ｆ３４、３５、３６、・・・へクロックスキュー計測信号を分配する際の遅延差をＴａｄ２０とすると、Ｔａｄ２は、
Ｔａｄ２０≦Ｓ／（２×α／１００）・・・・（５）
を満たす。
また、本実施形態２にかかるＬＳＩ２００では、クロック分配ドライバ６１１からＦ／Ｆ３３とＦ／Ｆ３４へクロック信号を分配する際の遅延差をＴｃ１０とすると、Ｔｃ１０は、
Ｔｃ１０≦Ｓ／（２×α／１００）・・・・（６）
を満たす。 Similarly, in the LSI 200 according to the second embodiment, assuming that the delay difference when distributing the clock skew measurement signal from the measurement signal distribution driver 86 to each of the F / Fs 34, 35, 36,.
Tad20 ≦ S / (2 × α / 100) (5)
Meet.
Further, in the LSI 200 according to the second embodiment, assuming that the delay difference when the clock signal is distributed from the clock distribution driver 611 to the F / F 33 and the F / F 34 is Tc10, Tc10 is
Tc10 ≦ S / (2 × α / 100) (6)
Meet.

次に、本実施形態２にかかるクロックスキュー計測方法について説明する。
まず、計測信号入力端子２Ａ、２Ｂの入力タイミング（位相）を変化させて、各Ｆ／Ｆ３の出力信号の変化点を記録する。
次に、各Ｆ／Ｆ３の出力信号を変化させるクロックスキュー計測信号の入力時刻の差を求める。
ここで、計測信号入力端子２Ａ又は計測信号入力端子２Ｂから各Ｆ／Ｆ３へのクロックスキュー計測信号の伝播時間が同一、もしくは、許容誤差範囲以内の場合、当該クロックスキュー計測信号の入力時刻の差が、各Ｆ／Ｆ３間のクロックスキュー値となる。 Next, a clock skew measuring method according to the second embodiment will be described.
First, the change timing of the output signal of each F / F 3 is recorded by changing the input timing (phase) of the measurement signal input terminals 2A and 2B.
Next, the difference in the input time of the clock skew measurement signal that changes the output signal of each F / F 3 is obtained.
Here, when the propagation time of the clock skew measurement signal from the measurement signal input terminal 2A or the measurement signal input terminal 2B to each F / F 3 is the same or within the allowable error range, the difference in the input time of the clock skew measurement signal Is the clock skew value between each F / F3.

本実施形態２にかかるクロックスキュー計測回路２０では、同一のＦ／Ｆ群５内の全てのＦ／Ｆ３間のクロックスキュー計測信号の分配遅延差はきわめて小さい。これは、同一のＦ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ８から直接にクロックスキュー計測信号を分配されるためである。従って、同一のＦ／Ｆ群５内の各Ｆ／Ｆ３の出力信号の変化点におけるクロックスキュー計測信号の入力時刻の差は、当該Ｆ／Ｆ３間のクロックスキュー値となる。   In the clock skew measurement circuit 20 according to the second embodiment, the distribution delay difference of the clock skew measurement signal between all the F / Fs 3 in the same F / F group 5 is extremely small. This is because all the F / Fs 3 in the same F / F group 5 are directly distributed with the clock skew measurement signal from the same measurement signal distribution driver 8. Therefore, the difference in the input time of the clock skew measurement signal at the change point of the output signal of each F / F3 in the same F / F group 5 becomes the clock skew value between the F / F3.

一方、異なるＦ／Ｆ群５の各Ｆ／Ｆ３間では、異なる計測信号分配ドライバ８からクロックスキュー計測信号が分配されるため、ＬＳＩ２００の製造ばらつきに基づくクロックスキュー計測信号の分配遅延差が生じる。例えば、計測信号入力端子２ＡからＦ／Ｆ群５１内のＦ／Ｆ３１へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号入力端子２Ａから、計測信号分岐ドライバ８を４段介して入力される。また、計測信号入力端子２ＢからＦ／Ｆ群５２内のＦ／Ｆ３６へのクロックスキュー計測信号の伝播においては、クロックスキュー計測信号が計測信号入力端子２Ｂから、計測信号分岐ドライバ８を６段介して入力される。そのため、Ｆ／Ｆ３１とＦ／Ｆ群５２内のＦ／Ｆ３６間では、製造ばらつきに基づくクロックスキュー計測信号の遅延差及び信号線の距離の違いに基づく遅延差が生じる。   On the other hand, since the clock skew measurement signals are distributed from the different measurement signal distribution drivers 8 between the F / Fs 3 of the different F / F groups 5, a difference in the distribution delay of the clock skew measurement signals based on the manufacturing variation of the LSI 200 occurs. For example, in the propagation of the clock skew measurement signal from the measurement signal input terminal 2A to the F / F 31 in the F / F group 51, the clock skew measurement signal is transmitted from the measurement signal input terminal 2A to the measurement signal branch driver 8 through four stages. Is input. Further, in the propagation of the clock skew measurement signal from the measurement signal input terminal 2B to the F / F 36 in the F / F group 52, the clock skew measurement signal is transmitted from the measurement signal input terminal 2B to the measurement signal branch driver 8 through six stages. Is input. Therefore, between the F / F 31 and the F / F 36 in the F / F group 52, a delay difference based on a difference in clock skew measurement signal based on manufacturing variation and a difference in signal line distance occurs.

そこで、異なるＦ／Ｆ群５内に属するＦ／Ｆ３のクロックスキュー計測では、異なるＦ／Ｆ群５内に属するＦ／Ｆ３であって、同一のクロック分配ドライバ６と略等長の信号線により接続されるＦ／Ｆ３間のクロックスキュー値を用いて、異なるＦ／Ｆ群５内に属するＦ／Ｆ３間のクロックスキュー計測信号の遅延差を求める。
例えば、図２において、Ｆ／Ｆ群５１内のＦ／Ｆ３３と、Ｆ／Ｆ群５２内のＦ／Ｆ３４は、同一のクロック分配ドライバ６１１と略等長の信号線により接続されているため、クロック信号の遅延差はほぼ０である。従って、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値は、当該Ｆ／Ｆ３３とＦ／Ｆ３４間のクロックスキュー計測信号の遅延差に相当する。そして、この値は、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー計測信号の遅延差と等しい。従って、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値を用いて、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー値を補正することにより、真のクロックスキュー値を求める。具体的には、Ｆ／Ｆ３３とＦ／Ｆ３４のクロックスキュー値をＴｅｒｒとし、Ｆ／Ｆ３１とＦ／Ｆ３６間のクロックスキュー値をＴｓｋｅｗ'とすると、Ｆ／Ｆ３１とＦ／Ｆ３６間の真のクロックスキュー値Ｔｓｋｅｗは、Ｔｓｋｅｗ＝Ｔｓｋｅｗ'−Ｔｅｒｒから求められる。 Therefore, in the clock skew measurement of the F / F 3 belonging to the different F / F group 5, the F / F 3 belonging to the different F / F group 5 includes the same clock distribution driver 6 and a substantially equal length signal line. Using the clock skew value between the connected F / Fs 3, the delay difference of the clock skew measurement signal between the F / Fs 3 belonging to different F / F groups 5 is obtained.
For example, in FIG. 2, the F / F 33 in the F / F group 51 and the F / F 34 in the F / F group 52 are connected to the same clock distribution driver 611 by a substantially equal length signal line. The delay difference of the clock signal is almost zero. Therefore, the clock skew value of F / F33 and F / F34 corresponds to the delay difference of the clock skew measurement signal between the F / F33 and F / F34. This value is equal to the delay difference of the clock skew measurement signal between the F / F 31 and the F / F 36. Therefore, the true clock skew value is obtained by correcting the clock skew value between F / F31 and F / F36 using the clock skew values of F / F33 and F / F34. Specifically, if the clock skew value of F / F33 and F / F34 is Terr, and the clock skew value between F / F31 and F / F36 is Tskew ′, the true clock skew between F / F31 and F / F36. The queue value Tskew is obtained from Tskew = Tskew′−Terr.

以上に説明した本発明の実施形態２にかかるＬＳＩ２００及びクロックスキュー計測方法によれば、実施形態１と同様の効果が得られることは勿論である。特に、実施形態２では、異なる計測信号入力端子２Ａ、２Ｂからクロックスキュー計測信号が入力されるＦ／Ｆ群５１、５２に属するＦ／Ｆ３間のクロックスキュー計測信号の遅延差を除去して、真のクロックスキュー値を求めることができる。   Of course, according to the LSI 200 and the clock skew measurement method according to the second embodiment of the present invention described above, the same effects as those of the first embodiment can be obtained. In particular, in the second embodiment, the delay difference of the clock skew measurement signal between the F / Fs 3 belonging to the F / F groups 51 and 52 to which the clock skew measurement signal is input from different measurement signal input terminals 2A and 2B is removed. A true clock skew value can be obtained.

なお、本実施形態にかかるＦ／Ｆ３は、クロックスキュー計測専用に配置されたＦ／Ｆであってもよいし、実際にＬＳＩ内で動作するＦ／Ｆであってもよい。Ｆ／Ｆ３として、実際にＬＳＩ内で動作するＦ／Ｆを用いる場合は、Ｆ／Ｆの入力端子（Ｄ）にマルチプレクサを介して入力信号を入力すればよい。
また、本実施形態では、各Ｆ／Ｆ３から出力データを個別の外部出力端子４に出力する例を示したが、これに限られるものではない。Ｆ／Ｆ３間をシリアル接続して、スキャンＦ／Ｆを構成して、一つの外部出力端子４に各Ｆ／Ｆ３の出力データを出力してもよい。 The F / F 3 according to the present embodiment may be an F / F arranged exclusively for clock skew measurement, or may be an F / F that actually operates in an LSI. When an F / F that actually operates in the LSI is used as the F / F 3, an input signal may be input to the input terminal (D) of the F / F via a multiplexer.
In the present embodiment, an example is shown in which output data is output from each F / F 3 to an individual external output terminal 4, but the present invention is not limited to this. The F / F 3 may be serially connected to form a scan F / F, and the output data of each F / F 3 may be output to one external output terminal 4.

本発明の実施形態１にかかる半導体集積回路の一例を示す図である。It is a figure which shows an example of the semiconductor integrated circuit concerning Embodiment 1 of this invention. 本発明の実施形態２にかかる半導体集積回路の一例を示す図である。It is a figure which shows an example of the semiconductor integrated circuit concerning Embodiment 2 of this invention. 従来のクロックスキュー計測回路の一例を示す図である。It is a figure which shows an example of the conventional clock skew measuring circuit.

符号の説明Explanation of symbols

１ クロック入力端子
２、２Ａ、２Ｂ 計測信号入力端子
３ Ｆ／Ｆ（論理回路）
５ Ｆ／Ｆ群（論理回路群）
６ クロック分配ドライバ
７、８ 計測信号分配ドライバ
１０、２０ クロックスキュー計測回路
１００、２００ 半導体集積回路装置 1 Clock input terminal 2, 2A, 2B Measurement signal input terminal 3 F / F (logic circuit)
5 F / F group (logic circuit group)
6 Clock distribution driver 7, 8 Measurement signal distribution driver 10, 20 Clock skew measurement circuit 100, 200 Semiconductor integrated circuit device

Claims (6)

半導体集積回路内部のクロック信号を入力するクロック入力端子と、
クロックスキューを計測するための計測信号を入力する計測信号入力端子と、
クロック信号と計測信号とが入力される複数の論理回路と、
前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、
を備え、
複数の前記論理回路は、複数の論理回路群に分けられ、
前記論理回路群内の全ての前記論理回路は、同一の前記計測信号分配ドライバと直接に信号線のみを介して接続され、
複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測する半導体集積回路装置。 A clock input terminal for inputting a clock signal inside the semiconductor integrated circuit;
A measurement signal input terminal for inputting a measurement signal for measuring the clock skew; and
A plurality of logic circuits to which a clock signal and a measurement signal are input;
A plurality of measurement signal distribution drivers for distributing measurement signals from the measurement signal input terminals to the plurality of logic circuits;
With
The plurality of logic circuits are divided into a plurality of logic circuit groups,
All the logic circuits in the logic circuit group are directly connected to the same measurement signal distribution driver through only signal lines,
A semiconductor integrated circuit device that measures clock skew between a plurality of logic circuits based on output signals of the plurality of logic circuits. 前記クロック入力端子から複数の前記論理回路にクロック信号を分配するクロック分配ドライバを備え、
それぞれの前記論理回路群内の少なくとも１つの前記論理回路は、同一の前記クロック分配ドライバと直接に信号線のみを介して接続され、
同一の前記クロック分配ドライバにより接続された複数の前記論理回路の出力信号に基づいて、複数の前記論理回路群間における計測信号の遅延差を計測し、
それぞれの前記論理回路群内の全ての前記論理回路の出力信号からクロックスキューを計測する際に、前記遅延差を用いて補正を行う請求項１に記載の半導体集積回路装置。 A clock distribution driver for distributing a clock signal from the clock input terminal to the plurality of logic circuits;
At least one of the logic circuits in each of the logic circuit groups is directly connected to the same clock distribution driver via only a signal line,
Based on the output signals of the plurality of logic circuits connected by the same clock distribution driver, measure the delay difference of the measurement signal between the plurality of logic circuit groups,
The semiconductor integrated circuit device according to claim 1, wherein when the clock skew is measured from the output signals of all the logic circuits in each of the logic circuit groups, correction is performed using the delay difference. 前記論理回路は、Ｄ型フリップフロップであり、
前記Ｄ型フリップフロップのクロック端子にクロック信号が入力され、前記Ｄ型フリップフロップのデータ端子に計測信号が入力される請求項１又は２に記載の半導体集積回路装置。 The logic circuit is a D-type flip-flop,
3. The semiconductor integrated circuit device according to claim 1, wherein a clock signal is input to a clock terminal of the D-type flip-flop, and a measurement signal is input to a data terminal of the D-type flip-flop. 半導体集積回路内部のクロック信号を入力するクロック入力端子と、
クロックスキューを計測するための計測信号を入力する計測信号入力端子と、
クロック信号と計測信号とが入力される複数の論理回路と、
前記計測信号入力端子から複数の前記論理回路に計測信号を分配する複数の計測信号分配ドライバと、
を備える半導体集積回路装置のクロックスキュー計測方法であって、
複数の前記論理回路を、複数の論理回路群に分け、
前記論理回路群内の全ての前記論理回路に、同一の前記計測信号分配ドライバから直接に計測信号を分配し、
複数の前記論理回路の出力信号に基づいて、複数の前記論理回路間におけるクロックスキューを計測するクロックスキュー計測方法。 A clock input terminal for inputting a clock signal inside the semiconductor integrated circuit;
A measurement signal input terminal for inputting a measurement signal for measuring the clock skew; and
A plurality of logic circuits to which a clock signal and a measurement signal are input;
A plurality of measurement signal distribution drivers for distributing measurement signals from the measurement signal input terminals to the plurality of logic circuits;
A method of measuring a clock skew of a semiconductor integrated circuit device comprising:
Dividing the plurality of logic circuits into a plurality of logic circuit groups;
Distributing measurement signals directly from the same measurement signal distribution driver to all the logic circuits in the logic circuit group,
A clock skew measurement method for measuring clock skew between a plurality of logic circuits based on output signals of the plurality of logic circuits. 前記クロック入力端子から複数の前記論理回路にクロック信号を分配するクロック分配ドライバを備え、
それぞれの前記論理回路群内の少なくとも１つの前記論理回路を、同一の前記クロック分配ドライバと直接に信号線のみを介して接続し、
同一の前記クロック分配ドライバにより接続された複数の前記論理回路の出力信号に基づいて、複数の前記論理回路群間における計測信号の遅延差を計測し、
それぞれの前記論理回路群内の全ての前記論理回路の出力信号からクロックスキューを計測する際に、前記遅延差を用いて補正を行う請求項４に記載のクロックスキュー計測方法。 A clock distribution driver for distributing a clock signal from the clock input terminal to the plurality of logic circuits;
Connecting at least one of the logic circuits in each of the logic circuit groups directly to the same clock distribution driver via only a signal line;
Based on the output signals of the plurality of logic circuits connected by the same clock distribution driver, measure the delay difference of the measurement signal between the plurality of logic circuit groups,
5. The clock skew measuring method according to claim 4, wherein when the clock skew is measured from the output signals of all the logic circuits in each of the logic circuit groups, correction is performed using the delay difference. 前記論理回路は、Ｄ型フリップフロップであり、
前記Ｄ型フリップフロップのクロック端子にクロック信号を入力し、前記Ｄ型フリップフロップのデータ端子に計測信号を入力する請求項４又は５に記載のクロックスキュー計測方法。 The logic circuit is a D-type flip-flop,
6. The clock skew measurement method according to claim 4, wherein a clock signal is input to a clock terminal of the D-type flip-flop, and a measurement signal is input to a data terminal of the D-type flip-flop.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815380A (en) * 1994-06-27 1996-01-19 Nec Corp Semiconductor integrated circuit device
JPH09269847A (en) * 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd Clock distribution circuit and its layout designing method
JP2006128635A (en) * 2004-09-30 2006-05-18 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815380A (en) * 1994-06-27 1996-01-19 Nec Corp Semiconductor integrated circuit device
JPH09269847A (en) * 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd Clock distribution circuit and its layout designing method
JP2006128635A (en) * 2004-09-30 2006-05-18 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit

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