JP2009164222A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which performance of an NMOS transistor is improved by applying depth-directional compressive stress. <P>SOLUTION: A gate electrode of polycrystalline silicon is formed above an NMOS transistor region and a PMOS transistor region of a silicon substrate for a CMOS type semiconductor device, a first sidewall spacer is formed on a gate electrode sidewall, and when ions are implanted in the NMOS transistor region and PMOS transistor region to form a low-resistance source/drain region matching the first sidewall spacer, an upper portion of the gate electrode is made amorphous in the NMOS transistor. The first sidewall spacer is substantially removed at least in the NMOS transistor region, and a cap film is formed covering the gate electrode. A heat treatment is carried out to activate the low-resistance source/drain region is activated and recrystallize the gate electrode which is made amorphous, and the cap film is anisotropically etched and worked into a second sidewall spacer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタのチャネルにストレスを印加する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which stress is applied to a channel of a MOS transistor.

半導体集積回路装置に対する、高集積化、高速化の要求が高い。従来は半導体集積回路装置の主構成要素であるＭＯＳ電界効果トランジスタ（ＦＥＴ）を微細化することにより高集積化、高速化が進められてきた。微細化することにより、当然集積度は向上でき、ゲート長が短縮化されることにより動作速度も高くなる。微細化は、設計パターンをレジスト膜に転写するリソグラフィ技術の進歩によって支えられてきた。近年、６５ｎｍノード装置の量産が開始され、開発段階は４５ｎｍノード装置に移行しつつあり、更に３２ｎｍノード装置の開発も始まっている。   There is a high demand for higher integration and higher speed for semiconductor integrated circuit devices. Conventionally, high integration and high speed have been promoted by miniaturizing a MOS field effect transistor (FET) which is a main component of a semiconductor integrated circuit device. The integration can naturally be improved by miniaturization, and the operation speed can be increased by shortening the gate length. Miniaturization has been supported by advances in lithography technology that transfers a design pattern to a resist film. In recent years, mass production of 65 nm node devices has started, the development stage is shifting to 45 nm node devices, and development of 32 nm node devices has also started.

なお、半導体基板上のゲート絶縁膜として酸化シリコン膜を用いた電界効果トランジスタが（ゲート電極として、金属でなく、半導体であるシリコンを用いていても）ＭＯＳトランジスタと呼ばれてきた。トランジスタの微細化と共に、ゲート絶縁膜として酸化窒化シリコン膜や、酸化シリコン膜上にＨｆＯ２等の高誘電率絶縁膜を積層した構造等も採用されるようになった。本願においては、酸化シリコン以外のゲート絶縁膜を有するトランジスタもＭＯＳトランジスタと呼ぶ。すなわち、ＭＯＳトランジスタは、絶縁ゲート電極を有する半導体電界効果トランジスタの意味である。 Note that a field effect transistor using a silicon oxide film as a gate insulating film on a semiconductor substrate has been called a MOS transistor (even if silicon, which is a semiconductor rather than a metal, is used as a gate electrode). Along with miniaturization of transistors, a structure in which a silicon oxynitride film as a gate insulating film or a high dielectric constant insulating film such as HfO 2 is stacked on the silicon oxide film has been adopted. In the present application, a transistor having a gate insulating film other than silicon oxide is also called a MOS transistor. That is, the MOS transistor means a semiconductor field effect transistor having an insulated gate electrode.

図５に、ゲート長スケーリングに伴う回路特性の変化の例を示す。横軸はゲート長を示し、縦軸は伝播遅延時間（プロパゲーションデレイ）を示す。中空丸印○、中空四角印□で示したプロットは、インバータのゲート長変化に伴う伝播遅延時間の変化を示す。オフ時のリーク電流Ｉｏｆｆの増加を無視した単純スケーリングによる特性○は、ゲート長の減少に伴う伝播遅延時間の短縮化を示している。オン電流Ｉｏｎの増加が寄与していると考えられる。オフ電流Ｉｏｆｆを一定に保つ場合の特性□は、ゲート長が４０ｎｍ程度以下の領域において、ゲート長の短縮化と共に伝播遅延時間が増大してしまっている。寄生抵抗が増大してチャネル抵抗と同程度になり、寄生抵抗の影響が無視できない領域に入ってきていると考えられる。   FIG. 5 shows an example of changes in circuit characteristics accompanying gate length scaling. The horizontal axis represents the gate length, and the vertical axis represents the propagation delay time (propagation delay). Plots indicated by hollow circles ○ and hollow squares □ indicate changes in propagation delay time associated with changes in the inverter gate length. The characteristic ◯ by simple scaling ignoring the increase in the leakage current Ioff at the off time indicates that the propagation delay time is shortened as the gate length is decreased. It is considered that the increase in the on-current Ion contributes. The characteristic □ in the case of keeping the off-current Ioff constant is that the propagation delay time increases with the shortening of the gate length in the region where the gate length is about 40 nm or less. It is considered that the parasitic resistance has increased to the same level as the channel resistance, and has entered a region where the influence of the parasitic resistance cannot be ignored.

２入力ＮＡＮＤ回路の場合のオフ電流Ｉｏｆｆ増大を無視した単純スケーリングの場合の特性を中実丸印●に、Ｉｏｆｆ一定の条件の場合を中実四角印■で示す。インバータの場合と同様、オフ時のリーク電流Ｉｏｆｆの増加を許容すれば伝播遅延時間はゲート長の短縮と共に短縮化するが、Ｉｏｆｆを一定に保つ場合の特性は、ゲート長が４０ｎｍ程度以下の領域においては、ゲート長の短縮化と共に伝播遅延時間が増大してしまう。このように、微細化が進んでいく時、もはや単純なスケーリングでは回路特性を向上できなくなることが判る。このような特性劣化を容認しつつ、チップサイズ縮小の要請などから継続的にデバイスサイズを縮小していくことは必要不可欠である。   The characteristics in the case of simple scaling ignoring the increase in off-current Ioff in the case of a two-input NAND circuit are indicated by solid circles ●, and the case of constant Ioff is indicated by solid squares ■. As in the case of the inverter, if the increase of the leakage current Ioff at the time of off is allowed, the propagation delay time is shortened along with the shortening of the gate length, but the characteristic in the case of keeping Ioff constant is the region where the gate length is about 40 nm or less. In this case, the propagation delay time increases as the gate length is shortened. Thus, it can be seen that as the miniaturization advances, the circuit characteristics can no longer be improved by simple scaling. It is indispensable to continuously reduce the device size in response to a request for reducing the chip size while accepting such characteristic deterioration.

ゲート長スケーリング時に、トランジスタ特性を向上する技術が求められている。１つの可能性が歪トランジスタである。トランジスタのチャネル領域に歪を導入することにより、キャリアの移動度を向上させ、トランジスタの特性を向上させることが可能である。   There is a demand for a technique for improving transistor characteristics at the time of gate length scaling. One possibility is a strained transistor. By introducing strain into the channel region of the transistor, carrier mobility can be improved and the characteristics of the transistor can be improved.

図６は、キャリアの移動度を向上させる歪の種類を、ＮＭＯＳトランジスタ（電子），ＰＭＯＳトランジスタ（正孔）それぞれのゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向でまとめた表である（特開２００６‐１３３２２号より引用）。ＮＭＯＳトランジスタは、ゲート長方向の引っ張り歪、ゲート幅方向の引っ張り歪、深さ方向の圧縮歪により特性が向上する。ＰＭＯＳトランジスタは、ゲート長方向の圧縮歪、ゲート幅方向の引っ張り歪、深さ方向の引っ張り歪により特性が向上する。   FIG. 6 shows strain types that improve carrier mobility in the gate length (channel length) direction, gate width (channel width) direction, and depth direction of NMOS transistors (electrons) and PMOS transistors (holes). It is a summary table (cited from JP 2006-13322). The characteristics of the NMOS transistor are improved by tensile strain in the gate length direction, tensile strain in the gate width direction, and compressive strain in the depth direction. The characteristics of the PMOS transistor are improved by compressive strain in the gate length direction, tensile strain in the gate width direction, and tensile strain in the depth direction.

特開２００６‐１３３２２号は、エッチストッパとして、ＮＭＯＳトランジスタ上には熱ＣＶＤ等により成膜したＳｉＮ膜等の引っ張り応力膜を形成し、ＰＭＯＳトランジスタ上にはＰＥ−ＣＶＤ（プラズマ促進化学気相堆積）等により成膜したＳｉＮ膜等の圧縮応力膜を形成し、必要に応じて応力を選択的に解放することを提案する。応力膜の形状を調整することにより、応力方向を調整することもできる。   Japanese Patent Laid-Open No. 2006-13322 forms a tensile stress film such as a SiN film formed by thermal CVD on an NMOS transistor as an etch stopper, and PE-CVD (plasma enhanced chemical vapor deposition) on a PMOS transistor. It is proposed that a compressive stress film such as a SiN film formed by the above method is formed and the stress is selectively released as necessary. The stress direction can also be adjusted by adjusting the shape of the stress film.

ゲート長方向に引っ張り歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の小さいＳｉ−Ｃ（又は微量のＧｅを添加したＳｉ−Ｃ−Ｇｅ）混晶をエピタキシャル成長して、チャネル領域を両側から引張る技術が知られている。ゲート長方向に圧縮歪を与える構成として、シリコン基板のソース／ドレイン領域をエッチングして掘り込み、シリコンより格子定数の大きいＳｉ−Ｇｅ混晶をエピタキシャル成長して、チャネル領域を両側から圧縮する技術が知られている。   Si / C (or Si—C—Ge doped with a small amount of Ge) mixed crystal having a lattice constant smaller than that of silicon is obtained by etching and digging the source / drain regions of the silicon substrate as a structure that gives tensile strain in the gate length direction. A technique is known in which the channel region is pulled from both sides by epitaxial growth. As a configuration that applies compressive strain in the gate length direction, there is a technique in which a source / drain region of a silicon substrate is etched and dug, a Si-Ge mixed crystal having a lattice constant larger than that of silicon is epitaxially grown, and a channel region is compressed from both sides. Are known.

特開２００７−２２７５６５号は、ＮＭＯＳトランジスタのソース／ドレイン領域にＳｉとＣを含む混晶のエピタキシャル層を成長し，その後ＰＭＯＳトランジスタのソース／ドレイン領域にＳｉとＧｅを含む混晶のエピタキシャル層を成長すること等を提案する。   Japanese Patent Laid-Open No. 2007-227565 grows a mixed crystal epitaxial layer containing Si and C in the source / drain region of an NMOS transistor, and then forms a mixed crystal epitaxial layer containing Si and Ge in the source / drain region of the PMOS transistor. Propose to grow.

２種類の異なる材料の選択的エピタキシャル成長を行うと、ＣＭＯＳ型半導体装置の製造工程の付加が大きくなる。ＰＭＯＳトランジスタのソース／ドレイン領域にはＳｉ−Ｇｅ混晶をエピタキシャル成長してチャネルに圧縮応力を印加する場合、ＮＭＯＳトランジスタにはエピタキシャル成長以外の手段で引張応力を印加する技術が求められている。   When selective epitaxial growth of two different materials is performed, the addition of a manufacturing process of a CMOS type semiconductor device increases. In the case where a Si-Ge mixed crystal is epitaxially grown in the source / drain region of the PMOS transistor and compressive stress is applied to the channel, a technique for applying tensile stress to the NMOS transistor by means other than epitaxial growth is required.

特開２００６−１３３２２号公報JP 2006-13322 A 特開２００７−２２７５６５号公報JP 2007-227565 A

本発明の目的は，応力を利用して性能を向上した半導体装置を提供することである。   An object of the present invention is to provide a semiconductor device having improved performance using stress.

本発明の他の目的は，ＮＭＯＳトランジスタのチャネル領域に垂直方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供することである。   Another object of the present invention is to provide a semiconductor device in which the compressive stress in the vertical direction is applied to the channel region of the NMOS transistor to improve the performance of the NMOS transistor.

本発明の１観点によれば，
（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法
が提供される。 According to one aspect of the present invention,
(A) forming a polycrystalline silicon gate electrode above the NMOS transistor region of the silicon substrate;
(B) forming a first sidewall spacer on the gate electrode sidewall;
(C) performing ion implantation on the NMOS transistor region to form a low resistance source / drain region aligned with the first sidewall spacer, and amorphizing the upper portion of the gate electrode;
(D) removing at least a portion of the first sidewall spacer;
(E) forming a cap film covering the gate electrode;
(F) performing a heat treatment for activating the low-resistance source / drain regions and recrystallizing the amorphized gate electrode;
(G) anisotropically etching the cap film into a second sidewall spacer;
A method for manufacturing a semiconductor device is provided.

ＮＭＯＳトランジスタのゲート電極からチャネル領域に効率的に印加される深さ方向の圧縮応力により、ＮＭＯＳトランジスタの性能が向上する。   The performance of the NMOS transistor is improved by the compressive stress in the depth direction that is efficiently applied from the gate electrode of the NMOS transistor to the channel region.

ＭＯＳトランジスタのゲート電極は、多くの場合、多結晶シリコン膜で形成される。多結晶シリコンのゲート電極をイオン注入でアモルファス化し、その後熱処理して再結晶化させると、再結晶化の際のグレイン成長により体積が膨張し、ゲート電極下方のチャネル領域に深さ方向の圧縮応力を印加できる可能性がある。   In many cases, the gate electrode of the MOS transistor is formed of a polycrystalline silicon film. When a polycrystalline silicon gate electrode is amorphized by ion implantation and then recrystallized by heat treatment, the volume expands due to grain growth during recrystallization and compressive stress in the depth direction is applied to the channel region below the gate electrode. May be applied.

本発明者は、シリコン基板上に多結晶シリコンのゲート電極を形成し、アモルファス化し、さらに再結晶化して結果を考察した。   The present inventor formed a polycrystalline silicon gate electrode on a silicon substrate, made it amorphous, and recrystallized it, and examined the result.

図７Ａ−７Ｇは、ＣＭＯＳ型半導体装置のサンプルの作成手順を示すシリコン基板の断面図である。   7A to 7G are cross-sectional views of the silicon substrate showing a procedure for preparing a sample of the CMOS type semiconductor device.

図７Ａに示すように、活性領域を形成したシリコン基板６１を準備する。なお、活性領域を画定する素子分離領域は図示していない。右側がＰＭＯＳトランジスタ領域であり、左側がＮＭＯＳトランジスタ領域である。活性領域表面を熱酸化して、ゲート絶縁膜６３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜６４を堆積する。フォトレジストパターンをエッチングマスクとして用いて多結晶シリコン膜６４（及びゲート絶縁膜６３）をエッチングし、ＮＭＯＳトランジスタのゲート電極Ｇｎ、ＰＭＯＳトランジスタのゲート電極Ｇｐ（ゲート電極Ｇと総称することもある）にパターニングする。フォトレジストマスクでＰＭＯＳトランジスタ領域、ＮＭＯＳトランジスタ領域を分け、所定導電型の不純物注入を行ない、ｎ型エクステンション領域Ｅｘｔｎ、ｐ型エクステンション領域Ｅｘｔｐを形成する。添字ｐはＰＭＯＳトランジスタの構成要素を示し、添字ｎはＮＭＯＳトランジスタの構成要素を示す。ゲート電極Ｇを覆ってシリコン基板６１上にバッファ酸化シリコン膜６５、サイドウォールスペーサ用窒化シリコン膜６６をＣＶＤで堆積し、リアクティブイオンエッチング（ＲＩＥ）により異方性エッチングを行って、ゲート電極側壁上にのみサイドウォールスペーサＳＷを残す。   As shown in FIG. 7A, a silicon substrate 61 on which an active region is formed is prepared. The element isolation region that defines the active region is not shown. The right side is a PMOS transistor region, and the left side is an NMOS transistor region. The surface of the active region is thermally oxidized to form a gate insulating film 63, and a polycrystalline silicon film 64 is deposited thereon by chemical vapor deposition (CVD). The polycrystalline silicon film 64 (and the gate insulating film 63) is etched using the photoresist pattern as an etching mask to form a gate electrode Gn of the NMOS transistor and a gate electrode Gp of the PMOS transistor (sometimes collectively referred to as a gate electrode G). Pattern. The PMOS transistor region and the NMOS transistor region are separated by a photoresist mask and an impurity of a predetermined conductivity type is implanted to form an n-type extension region Extn and a p-type extension region Ext. The suffix p indicates a component of the PMOS transistor, and the suffix n indicates a component of the NMOS transistor. A buffer silicon oxide film 65 and a sidewall spacer silicon nitride film 66 are deposited by CVD on the silicon substrate 61 so as to cover the gate electrode G, and anisotropic etching is performed by reactive ion etching (RIE). The sidewall spacer SW is left only on the top.

図７Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物Ｂを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。Ｂは原子半径が小さい原子であるので、イオン注入によって与えるダメージは小さい。その後、フォトレジストマスクＰＲ１は除去する。   As shown in FIG. 7B, the NMOS transistor region is covered with a photoresist mask PR1, and a p-type impurity B is deeply ion-implanted at a high concentration into the PMOS transistor region to form a low resistance source / drain region SDp. Since B is an atom having a small atomic radius, damage caused by ion implantation is small. Thereafter, the photoresist mask PR1 is removed.

図７Ｃに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物Ａｓを高濃度で深くイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成する。Ａｓは、Ｓｉより原子半径の大きな原子であり、イオン注入によって与えるダメージは大きい。ここでは、積極的にゲート電極Ｇｎの上部をアモルファス化するイオン注入を行なう。その後、フォトレジストマスクＰＲ２は除去する。   As shown in FIG. 7C, the PMOS transistor region is covered with a photoresist mask PR2, and n-type impurity As is deeply ion-implanted into the NMOS transistor region at a high concentration to form a low resistance source / drain region SDn. As is an atom having an atomic radius larger than that of Si, and damage caused by ion implantation is large. Here, ion implantation for amorphizing the upper portion of the gate electrode Gn is actively performed. Thereafter, the photoresist mask PR2 is removed.

図７Ｄに示すように、ゲート電極を覆って、基板上にバッファＳｉＯ２膜６７、ＳｉＮ膜６８をＣＶＤで積層し、キャップ膜を形成する。キャップ膜（特にＳｉＮ膜６８）は、アモルファス化したＮＭＯＳゲート電極をアニールによって再結晶化する際、ゲート電極を側方、上方から拘束し、結晶化するゲート電極が体積膨張すると、チャネルに垂直方向の圧縮応力を有効に伝えるための層である。 As shown in FIG. 7D, a buffer SiO 2 film 67 and a SiN film 68 are laminated by CVD on the substrate so as to cover the gate electrode, thereby forming a cap film. The cap film (especially the SiN film 68) restrains the gate electrode from the side and from the top when recrystallizing the amorphous NMOS gate electrode by annealing. It is a layer for effectively transmitting the compressive stress.

図７Ｅに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ３で覆い、ＰＭＯＳトランジスタ領域のＳｉＮ膜６８を熱リン酸でウェットエッチングして除去する。Ｂのイオン注入によりシリコンゲートが受けるダメージは比較的小さいが、若干アモルファス化することも考えられる。ＰＭＯＳトランジスタにおいて、ゲート電極が再結晶化し、下方のチャネルに圧縮応力を印加すると、図６の表から判るように、キャリアの移動度が低下して性能を低下することになる。このため、ＰＭＯＳトランジスタからはＳｉＮ膜６８を除去した。バッファＳｉＯ２膜６７は残して、エクステンションＥｘｔｐ及びゲート絶縁膜を保護する。 As shown in FIG. 7E, the NMOS transistor region is covered with a photoresist mask PR3, and the SiN film 68 in the PMOS transistor region is removed by wet etching with hot phosphoric acid. Although damage to the silicon gate due to the ion implantation of B is relatively small, it may be considered that the silicon gate is slightly amorphous. In the PMOS transistor, when the gate electrode is recrystallized and compressive stress is applied to the lower channel, the carrier mobility is lowered and the performance is lowered as can be seen from the table of FIG. For this reason, the SiN film 68 is removed from the PMOS transistor. The buffer SiO 2 film 67 is left to protect the extension Extp and the gate insulating film.

図７Ｆに示すように、スパイクアニールによる熱処理を行い、不純物を活性化すると共に、アモルファス化したゲート電極を再結晶化する。ゲート電極のアモルファス化したシリコンがグレイン成長して、ポリシリコンに結晶化する。ＮＭＯＳトランジスタにおいては、体積膨張するゲート電極がＳｉＮ膜６８により上方、側方を束縛されているので、下方に膨張しようとし、チャネルに圧縮応力を印加し、チャネル歪を発生するであろう。ＰＭＯＳトランジスタにおいては、アモルファス化の程度も低く、ＳｉＮ膜６８が除去されているので、ゲート電極が多少体積膨張しても、上方に伸張することが容易であり、実質的に垂直方向の圧縮応力は生じず、チャネル歪は発生しないであろう。   As shown in FIG. 7F, heat treatment by spike annealing is performed to activate the impurities and recrystallize the amorphous gate electrode. Amorphized silicon of the gate electrode is grain-grown and crystallized into polysilicon. In the NMOS transistor, since the volume-expanding gate electrode is constrained by the SiN film 68 on the upper side and the side, it will expand downward, applying compressive stress to the channel and generating channel distortion. In the PMOS transistor, since the degree of amorphization is low and the SiN film 68 is removed, even if the gate electrode expands somewhat, it is easy to expand upward, and substantially compressive stress in the vertical direction. No channel distortion will occur and no channel distortion will occur.

図７Ｇに示すように、キャップ膜のＳｉＮ膜６８、バッファＳｉＯ２膜６７をウェットエッチングで除去する。窒化膜は熱リン酸で除去し、酸化膜は希弗酸で除去する。この段階でキャップ膜を除去しても、導入されたチャネル歪は保持される。 As shown in FIG. 7G, the SiN film 68 and the buffer SiO 2 film 67 as the cap film are removed by wet etching. The nitride film is removed with hot phosphoric acid, and the oxide film is removed with dilute hydrofluoric acid. Even if the cap film is removed at this stage, the introduced channel strain is maintained.

図８Ａ，８Ｂは得られたサンプルの表面の電子顕微鏡写真である。ＰＭＯＳトランジスタにおいてはゲート電極がサイドウォールスペーサから突出しているように見えるが、ＮＭＯＳトランジスタにおいては、ゲート電極の上方への突出は小さい。キャップ膜が上方を抑制していたためであろう。   8A and 8B are electron micrographs of the surface of the obtained sample. In the PMOS transistor, the gate electrode seems to protrude from the sidewall spacer, but in the NMOS transistor, the upward protrusion of the gate electrode is small. This is probably because the cap film suppressed the upper side.

図８Ｃ，８Ｄはサンプルの断面の電子顕微鏡写真を示す。ＰＭＯＳトランジスタのゲート電極は高さ方向に亘って幅はほぼ一定であるが、ＮＭＯＳトランジスタのゲート電極は上部が横方向に拡がっている。体積膨張によってゲート電極が横方向に拡がったと考えられる。横方向に体積膨張が生じることは、垂直方向の圧縮応力は効率的に生じていないことを示す。   8C and 8D show electron micrographs of the cross section of the sample. The gate electrode of the PMOS transistor has a substantially constant width in the height direction, but the upper part of the gate electrode of the NMOS transistor extends in the horizontal direction. It is considered that the gate electrode expanded in the lateral direction due to the volume expansion. The volume expansion in the lateral direction indicates that the vertical compressive stress is not efficiently generated.

本発明者は、ＮＭＯＳトランジスタのゲート電極上部の横方向拡がりの原因を以下のように考えた。イオン注入によって、ＮＭＯＳトランジスタのゲート電極がダメージを受けアモルファス化する際、サイドウォールスペーサもダメージを受ける。ダメージを受けたサイドウォールスペーサは、ゲート電極を側面から拘束する能力が低下し、ゲート電極の横方向拡がりを許したのであろう。そこで、ダメージを受けたサイドウォールスペーサは除去し、健全なキャップ膜を形成してから、熱処理を行ってアモルファス化したゲート電極を再結晶化することを考えた。   The inventor considered the cause of the lateral expansion of the upper part of the gate electrode of the NMOS transistor as follows. When the gate electrode of the NMOS transistor is damaged by the ion implantation and becomes amorphous, the sidewall spacer is also damaged. Damaged sidewall spacers may have reduced the ability to restrain the gate electrode from the side, allowing the gate electrode to expand laterally. Therefore, it was considered to remove the damaged sidewall spacer and form a sound cap film, and then recrystallize the amorphous gate electrode by heat treatment.

図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。   1A to 1H are schematic cross-sectional views of a silicon substrate showing main steps of a method for manufacturing a CMOS type semiconductor device according to the first embodiment.

図１Ａに示すように、シリコン基板1に活性領域を取り囲むトレンチをエッチングし、酸化シリコン膜等を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。選択的にイオン注入を行い、活性領域にｐ型ウェルＰＷ，ｎ型ウェルＮＷを形成する。活性領域表面に熱酸化膜等によるゲート絶縁膜３を形成し、その上に化学気相堆積（ＣＶＤ）により多結晶シリコン膜４を堆積する。レジストパターン（必要に応じてハードマスクを併用する）を用いて多結晶シリコン膜４（及びゲート絶縁膜３）をエッチングし、ゲート電極Ｇをパターニングする。選択的に不純物をイオン注入し、ＮＭＯＳ用エクステンションＥｘｔｎ、ＰＭＯＳ用エクステンションＥｘｔｐを形成する。ゲート電極を覆って基板上に、薄いバッファ酸化シリコン膜５とサイドウォールスペーサ用窒化シリコン膜６を堆積し、リアクティブイオンエッチング（ＲＩＥ）等による異方性エッチングを行い、平坦部上の窒化膜６、酸化膜５を除去し、ゲート電極Ｇ側壁上にサイドウォールスペーサＳＷを残す。   As shown in FIG. 1A, a trench surrounding an active region is etched in a silicon substrate 1 and a silicon oxide film or the like is embedded to form an element isolation region 2 by shallow trench isolation (STI). Ions are selectively implanted to form a p-type well PW and an n-type well NW in the active region. A gate insulating film 3 made of a thermal oxide film or the like is formed on the active region surface, and a polycrystalline silicon film 4 is deposited thereon by chemical vapor deposition (CVD). The polycrystalline silicon film 4 (and the gate insulating film 3) is etched using a resist pattern (a hard mask is used in combination as necessary), and the gate electrode G is patterned. Impurities are selectively ion-implanted to form an NMOS extension Extn and a PMOS extension Extp. A thin buffer silicon oxide film 5 and a sidewall spacer silicon nitride film 6 are deposited on the substrate so as to cover the gate electrode, and anisotropic etching such as reactive ion etching (RIE) is performed to form a nitride film on the flat portion. 6. The oxide film 5 is removed, and the side wall spacer SW is left on the side wall of the gate electrode G.

図１Ｂに示すように、ＮＭＯＳトランジスタ領域をレジストマスクＰＲ１で覆い、ＰＭＯＳトランジスタ領域にｐ型不純物を深く、高不純物濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｐを形成する。たとえばボロンＢを加速エネルギ３ｋｅＶ、ドーズ量５×１０１５ｃｍ−２（以下、５Ｅ１５の様に表記する）でイオン注入する。その後、レジストマスクＰＲ１は除去する。 As shown in FIG. 1B, the NMOS transistor region is covered with a resist mask PR1, and a p-type impurity is deeply implanted into the PMOS transistor region at a high impurity concentration to form a low resistance source / drain region SDp. For example, boron B is ion-implanted with an acceleration energy of 3 keV and a dose of 5 × 10 15 cm −2 (hereinafter expressed as 5E15). Thereafter, the resist mask PR1 is removed.

図１Ｃに示すように、ＰＭＯＳトランジスタ領域をレジストマスクＰＲ２で覆い、ＮＭＯＳトランジスタ領域を露出する。この工程までは、公知の工程であり、公知の任意の他の工程に置き換えることもできる。   As shown in FIG. 1C, the PMOS transistor region is covered with a resist mask PR2, and the NMOS transistor region is exposed. The steps up to this step are known steps, and can be replaced with any other known steps.

図１Ｄに示すように、ｎ型不純物を深く、高濃度にイオン注入し、低抵抗ソース／ドレイン領域ＳＤｎを形成すると共に、ゲート電極Ｇの上部をアモルファス化する。たとえば、砒素Ａｓを加速エネルギ２０ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。または、燐Ｐを加速エネルギ７ｋｅＶ、ドーズ量６Ｅ１５でイオン注入する。アモルファス化のため、さらに中性不純物であるゲルマニウムＧｅを加速エネルギ１５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入してもよい。Ｇｅの代わりにＳｉをイオン注入することもできる。ｎ型不純物としてＰを用いる時は、ゲート電極に与えるダメージが比較的小さいため、ゲート電極の確実なアモルファス化のためにはＧｅのイオン注入を併用することが好ましい。その後、レジストマスクＰＲ２は除去する。   As shown in FIG. 1D, n-type impurities are ion-implanted deeply at a high concentration to form a low-resistance source / drain region SDn, and the upper portion of the gate electrode G is made amorphous. For example, arsenic As is ion-implanted with an acceleration energy of 20 keV and a dose of 6E15. Alternatively, phosphorus P is ion-implanted with an acceleration energy of 7 keV and a dose of 6E15. For the amorphization, germanium Ge which is a neutral impurity may be further ion-implanted with an acceleration energy of 15 keV and a dose of 1E15. Si can be ion-implanted instead of Ge. When P is used as the n-type impurity, the damage to the gate electrode is relatively small. Therefore, it is preferable to use Ge ion implantation together in order to make the gate electrode amorphous. Thereafter, the resist mask PR2 is removed.

図１Ｅに示すように、サイドウォールスペーサＳＷの少なくとも一部を除去する。上述の様にサイドウォールスペーサをバッファ層と実質的サイドウォールスペーサ層との２層以上の積層構造で形成した場合は、最下層のバッファ層を残し、上層を除去することが好ましい。たとえば、窒化シリコン膜６を熱燐酸でウェットエッチングする。酸化シリコン膜５を残すことにより、エクステンションＥｘｔｎ、ゲート絶縁膜３を保護することができる。   As shown in FIG. 1E, at least a part of the sidewall spacer SW is removed. As described above, when the sidewall spacer is formed by a laminated structure of two or more layers of the buffer layer and the substantially sidewall spacer layer, it is preferable to leave the lowermost buffer layer and remove the upper layer. For example, the silicon nitride film 6 is wet etched with hot phosphoric acid. By leaving the silicon oxide film 5, the extension Extn and the gate insulating film 3 can be protected.

図１Ｆに示すように、窒化シリコン膜を除去したゲート電極を覆うように、例えば窒化シリコン膜のキャップ膜７を、ＰＥＣＶＤ又は低圧（ＬＰ）ＣＶＤで堆積する。ダメージを受けていない健全な窒化シリコン膜７がゲート電極側面、上面を覆う形となる。この状態で不純物活性化及びアモルファス化したゲート電極の再結晶化のための熱処理を例えば１０００℃、０秒間のスパイクアニール又は１１５０℃−１３００℃のミリ秒アニールで行う。アモルファス化したＮＭＯＳトランジスタのシリコンゲート電極がグレイン成長し、体積増加を生じる。ゲート電極の側方、上面が窒化シリコン膜７で拘束されており、かつ、窒化シリコン膜７自体がアニール時に収縮するため、体積増加は下方に向かい、チャネル領域に深さ方向の圧縮応力を印加する。ＰＭＯＳトランジスタにおいては、低抵抗ソース／ドレイン領域形成用のイオン注入をＢのイオン注入で行ない、ゲート電極に与えるダメージを小さくし、アモルファス化の程度を小さくすることにより、再結晶化の影響を抑制する。   As shown in FIG. 1F, for example, a cap film 7 of a silicon nitride film is deposited by PECVD or low pressure (LP) CVD so as to cover the gate electrode from which the silicon nitride film has been removed. A healthy silicon nitride film 7 that is not damaged covers the side and top surfaces of the gate electrode. In this state, the heat treatment for recrystallization of the gate electrode which has been activated and made amorphous is performed by, for example, spike annealing at 1000 ° C. for 0 second or millisecond annealing at 1150 ° C. to 1300 ° C. The silicon gate electrode of the amorphous NMOS transistor is grain-grown, resulting in an increase in volume. Since the side and upper surfaces of the gate electrode are constrained by the silicon nitride film 7 and the silicon nitride film 7 itself contracts during annealing, the volume increases downward, and compressive stress in the depth direction is applied to the channel region. To do. In the PMOS transistor, the ion implantation for forming the low resistance source / drain region is performed by B ion implantation, the damage to the gate electrode is reduced, and the degree of amorphization is reduced, thereby suppressing the influence of recrystallization. To do.

図１Ｇに示すように、窒化シリコン膜７をＲＩＥ等の異方性エッチングでエッチバックして、サイドウォールスペーサＳＷに加工する。   As shown in FIG. 1G, the silicon nitride film 7 is etched back by anisotropic etching such as RIE to be processed into a sidewall spacer SW.

図１Ｈに示すように、基板上にＮｉ膜などを堆積し、熱処理を行なってシリサイド反応を生じさせる。未反応金属をウォッシュアウトし、必要に応じて更に熱処理を行う。このようにして。シリコン表面にシリサイド層ＳＬを形成する。その後、公知の多層配線形成工程を行う。   As shown in FIG. 1H, a Ni film or the like is deposited on the substrate, and heat treatment is performed to cause a silicide reaction. Unreacted metal is washed out, and further heat treatment is performed as necessary. In this way. A silicide layer SL is formed on the silicon surface. Thereafter, a known multilayer wiring forming process is performed.

第１の実施例においては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上に第１サイドウォールスペーサを形成し、深く高濃度のソース／ドレイン領域を形成した後、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極側壁上の第１サイドウォールスペーサの少なくとも一部を除去し、ゲート電極をキャップ膜で覆い、活性化兼再結晶化のアニールを行い、キャップ膜を異方性エッチングして第２サイドウォールスペーサを形成した。なお、ＮＭＯＳトランジスタの第１サイドウォールスペーサは除去しないとゲート電極再結晶化の際、横方向拡がりが生じるが、ＰＭＯＳトランジスタの第１サイドウォールスペーサは、特に除去しなくてもよい。   In the first embodiment, the first sidewall spacers are formed on the gate electrode sidewalls of the NMOS and PMOS transistors, the source / drain regions are formed deeply, and then the sidewalls of the gate electrodes of the NMOS and PMOS transistors are formed. At least a part of the first sidewall spacer is removed, the gate electrode is covered with a cap film, annealing for activation and recrystallization is performed, and the cap film is anisotropically etched to form a second sidewall spacer. did. If the first sidewall spacer of the NMOS transistor is not removed, lateral expansion occurs during recrystallization of the gate electrode. However, the first sidewall spacer of the PMOS transistor may not be removed.

図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。   2A-2E and 2P-2R are schematic cross-sectional views of a silicon substrate showing a modification of the first embodiment.

図２Ａに示すように、図１Ｄに示すＮＭＯＳトランジスタの深いソース／ドレイン領域を形成するイオン注入工程に続き、同一マスクＰＲ２を用いて、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部をエッチング除去する。ＰＭＯＳトランジスタのサイドウォールスペーサはフォトレジストマスクＰＲ２で覆われ、エッチングされない。   As shown in FIG. 2A, following the ion implantation step for forming the deep source / drain region of the NMOS transistor shown in FIG. 1D, at least a part of the sidewall spacer of the NMOS transistor is removed by etching using the same mask PR2. The sidewall spacer of the PMOS transistor is covered with the photoresist mask PR2, and is not etched.

図では、サイドウォールスペーサＳＷが酸化膜／窒化膜の２層構造で形成され、上層の窒化膜６のみをエッチング除去する場合を示す。サイドウォールスペーサの上層が窒化膜の場合、例えば熱リン酸でウェットエッチングできる。サイドウォールスペーサの上層が酸化膜の場合、例えば希弗酸でウェットエッチングできる。ウェットエッチングに代え、ケミカルドライエッチングを行うこともできる。エクステンションＥｘｔｎ、ゲート絶縁膜３が、サイドウォールスペーサの下層５で覆われた状態を保ち、エッチングから保護される。単層のサイドウォールスペーサの場合は、サイドウォールスペーサを全て除去する。複数層のサイドウォールスペーサを全て除去してもよい。後に形成するキャップ膜の影響が強まる。   In the figure, the side wall spacer SW is formed in a two-layer structure of oxide film / nitride film, and only the upper nitride film 6 is etched away. When the upper layer of the sidewall spacer is a nitride film, wet etching can be performed with, for example, hot phosphoric acid. When the upper layer of the sidewall spacer is an oxide film, wet etching can be performed with, for example, diluted hydrofluoric acid. Instead of wet etching, chemical dry etching can also be performed. The extension Extn and the gate insulating film 3 remain covered with the lower layer 5 of the sidewall spacer and are protected from etching. In the case of a single-layer sidewall spacer, all the sidewall spacers are removed. You may remove all the side wall spacers of multiple layers. The influence of the cap film to be formed later becomes stronger.

図２Ｂに示すように、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも上層を除去した後、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ２を除去する。   As shown in FIG. 2B, after removing at least the upper layer of the sidewall spacer of the NMOS transistor, the photoresist mask PR2 covering the PMOS transistor is removed.

図２Ｃに示すように、例えば窒化シリコン膜のキャップ膜７を堆積する。キャップ膜７を酸化シリコン膜／窒化シリコン膜等の積層としてもよい。ＮＭＯＳトランジスタでは、第１の実施例同様、キャップ膜７が酸化膜５を介してゲート電極を包み込む。ＰＭＯＳトランジスタでは、キャップ膜７と酸化膜５の間に窒化膜６が残り、キャップ膜の影響が弱まる。キャップ膜７を形成した後、不純物活性化及びアモルファス化したシリコンゲートの再結晶化のためのスパイクアニール又はミリ秒アニールを行う。ＮＭＯＳトランジスタにおけるシリコンゲート再結晶化の影響は第１の実施例と同様である。ＰＭＯＳトランジスタにおいては、シリコンゲートの再結晶化が生じても、その影響は窒化膜６の存在で弱まるであろう。   As shown in FIG. 2C, for example, a cap film 7 of a silicon nitride film is deposited. The cap film 7 may be a stack of silicon oxide film / silicon nitride film or the like. In the NMOS transistor, the cap film 7 wraps the gate electrode through the oxide film 5 as in the first embodiment. In the PMOS transistor, the nitride film 6 remains between the cap film 7 and the oxide film 5, and the influence of the cap film is weakened. After forming the cap film 7, spike annealing or millisecond annealing is performed for recrystallization of the silicon gate that has been activated and made amorphous. The influence of silicon gate recrystallization in the NMOS transistor is the same as in the first embodiment. In the PMOS transistor, even if recrystallization of the silicon gate occurs, the influence will be weakened by the presence of the nitride film 6.

図２Ｄに示すように、ＲＩＥによりキャップ膜の窒化膜７をエッチバックし、平坦部上の窒化膜７を除去する。ゲート電極側壁上の窒化膜７のみが残り、ＮＭＯＳトランジスタにおいては酸化膜５、窒化膜７の２層構造のサイドウォールスペーサが形成される。ＰＭＯＳトランジスタにおいては、酸化膜５、窒化膜６、窒化膜７の３層構造のサイドウォールスペーサが形成される。   As shown in FIG. 2D, the nitride film 7 of the cap film is etched back by RIE, and the nitride film 7 on the flat portion is removed. Only the nitride film 7 on the side wall of the gate electrode remains, and a sidewall spacer having a two-layer structure of the oxide film 5 and the nitride film 7 is formed in the NMOS transistor. In the PMOS transistor, a sidewall spacer having a three-layer structure of an oxide film 5, a nitride film 6, and a nitride film 7 is formed.

図２Ｅに示すように、Ｎｉ層を堆積し、熱処理などを行ないシリサイド層ＳＬを形成する。サイドウォールスペーサはシリサイドマスクとして機能する。その後、層間絶縁膜,配線形成工程を行い、所望の多層配線を形成する。   As shown in FIG. 2E, a Ni layer is deposited and heat treatment is performed to form a silicide layer SL. The sidewall spacer functions as a silicide mask. Thereafter, an interlayer insulating film and wiring formation step is performed to form a desired multilayer wiring.

キャップ膜は、ＮＭＯＳトランジスタにおいて垂直方向の圧縮応力を発生させるために必要であるが、ＰＭＯＳトランジスタにおいては不要であり、逆効果を生じる場合もある。ＰＭＯＳトランジスタからキャップ膜を除去してもよい。   The cap film is necessary for generating a vertical compressive stress in the NMOS transistor, but is not necessary in the PMOS transistor, and may have an adverse effect. The cap film may be removed from the PMOS transistor.

図２Ｐに示すように、図２Ａ−２Ｃの工程に続き、キャップ膜７の上に、ＮＭＯＳトランジスタ領域を覆い、ＰＭＯＳトランジスタ領域を露出するフォトレジストマスクＰＲ３を形成する。フォトレジストマスクＰＲ３から露出したキャップ膜７を除去する。   As shown in FIG. 2P, following the steps of FIGS. 2A-2C, a photoresist mask PR3 is formed on the cap film 7 so as to cover the NMOS transistor region and expose the PMOS transistor region. The cap film 7 exposed from the photoresist mask PR3 is removed.

図２Ｑに示すように、フォトレジストマスクＰＲ３を除去し、不純物活性化兼アモルファス化したシリコンゲートの再結晶化のための熱処理を行う。ＰＭＯＳトランジスタ領域では、キャップ膜７が除去されているので、例えゲートシリコンがある程度アモルファス化し、熱処理によって再結晶化しても、応力は上方に逃げる。ＮＭＯＳトランジスタ領域ではキャップ膜７がゲート電極を取り囲むので、ゲートシリコンの再結晶化による体積膨張により、垂直方向下方に向かう圧縮応力が生じる。   As shown in FIG. 2Q, the photoresist mask PR3 is removed, and a heat treatment for recrystallization of the silicon gate that has been activated and made amorphous is performed. In the PMOS transistor region, since the cap film 7 is removed, even if the gate silicon is made amorphous to some extent and recrystallized by heat treatment, the stress escapes upward. Since the cap film 7 surrounds the gate electrode in the NMOS transistor region, a compressive stress is generated downward in the vertical direction due to volume expansion due to recrystallization of the gate silicon.

図２Ｒに示すように、ＰＭＯＳトランジスタを覆うフォトレジストマスクＰＲ４を形成し、
ＮＭＯＳトランジスタ領域のキャップ膜７を異方性エッチグして、サイドウォールスペーサに加工する。その後フォトレジストマスクＰＲ４は除去する。その後、図２Ｅに示すサリサイド工程他の工程を行う。 As shown in FIG. 2R, a photoresist mask PR4 covering the PMOS transistor is formed,
The cap film 7 in the NMOS transistor region is anisotropically etched and processed into a sidewall spacer. Thereafter, the photoresist mask PR4 is removed. Thereafter, the salicide process and other processes shown in FIG. 2E are performed.

第１の実施例においては、ＮＭＯＳトランジスタのチャネルに垂直方向の圧縮応力を印加して特性を向上させるが、ＰＭＯＳトランジスタの特性を改善するための応力印加対策は採られていない。ＰＭＯＳトランジスタにも特性を改善する応力を印加するようにすることができる。   In the first embodiment, the compressive stress in the vertical direction is applied to the channel of the NMOS transistor to improve the characteristics, but no stress application measures are taken to improve the characteristics of the PMOS transistor. A stress that improves the characteristics can be applied to the PMOS transistor.

図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。   3A to 3L are schematic cross-sectional views of a silicon substrate showing main steps of a method for manufacturing a CMOS type semiconductor device according to the second embodiment.

図３Ａに示すように、図１Ａに示す工程の後、ゲート電極を覆って、基板上に酸化シリコンのハードマスク膜８を形成する。このハードマスク膜は、基板エッチング、選択的エピタキシャル成長のマスクとして機能する。   As shown in FIG. 3A, after the step shown in FIG. 1A, a hard mask film 8 of silicon oxide is formed on the substrate so as to cover the gate electrode. This hard mask film functions as a mask for substrate etching and selective epitaxial growth.

図３Ｂに示すように、ＮＭＯＳトランジスタ領域をフォトレジストマスクＰＲ５で覆う。   As shown in FIG. 3B, the NMOS transistor region is covered with a photoresist mask PR5.

図３Ｃに示すように、フォトレジストマスクＰＲ５をエッチングマスクとして用い、ＰＭＯＳトランジスタ領域のハードマスク膜８をエッチング除去する。ウェットエッチングでもドライエッチングでもよい。この段階で、ｐ型不純物の深く、高濃度のイオン注入を行ない、ＰＭＯＳトランジスタの低抵抗ソース／ドレイン領域を形成してもよい。   As shown in FIG. 3C, the hard mask film 8 in the PMOS transistor region is removed by etching using the photoresist mask PR5 as an etching mask. Wet etching or dry etching may be used. At this stage, high-concentration ion implantation of p-type impurities may be performed to form a low-resistance source / drain region of the PMOS transistor.

図３Ｄに示すように、フォトレジストマスクＰＲ５を除去する。ＮＭＯＳトランジスタ領域は酸化シリコンのハードマスク膜８で覆われた状態である。   As shown in FIG. 3D, the photoresist mask PR5 is removed. The NMOS transistor region is covered with a hard mask film 8 made of silicon oxide.

図３Ｅに示すように、ＰＭＯＳトランジスタ領域のソース／ドレイン領域をエッチングしてリセスを形成する。ゲートのシリコンもエッチングされる。   As shown in FIG. 3E, the source / drain region of the PMOS transistor region is etched to form a recess. The gate silicon is also etched.

図３Ｆに示すように、露出したシリコン表面を清浄化した後、シリコン表面にＳｉ−Ｇｅ混晶の選択的エピタキシャル成長を行う。例えば、Ｓｉのソースガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２），Ｇｅのソースガスとしてゲルマン（ＧｅＨ４）を用い、基板温度５００℃−８００℃のエピタキシャル成長により、Ｓｉ−Ｇｅ混晶を選択的にＳｉ表面上に成長する。ｐ型不純物をその場ドープしてもよい。ソース／ドレイン領域のリセスにＳｉ−Ｇｅ領域９が成長する。Ｓｉ−Ｇｅ混晶は、Ｓｉより大きい格子定数を有し、圧縮応力を内蔵する。ソース／ドレイン領域に挟まれたチャネル領域にチャネル長方向の圧縮応力が印加される。なお、ゲートシリコン上にもＳｉ−Ｇｅ多結晶が成長する。この状態でＰＭＯＳトランジスタ領域にｐ型不純物のイオン注入を行なってもよい。 As shown in FIG. 3F, after the exposed silicon surface is cleaned, selective epitaxial growth of Si—Ge mixed crystal is performed on the silicon surface. For example, dichlorosilane (SiH 2 Cl 2 ) is used as the Si source gas, germane (GeH 4 ) is used as the Ge source gas, and Si—Ge mixed crystals are selectively formed on the Si surface by epitaxial growth at a substrate temperature of 500 ° C. to 800 ° C. Grow up. A p-type impurity may be doped in situ. A Si—Ge region 9 grows in the recess of the source / drain region. The Si—Ge mixed crystal has a lattice constant larger than that of Si and incorporates a compressive stress. A compressive stress in the channel length direction is applied to the channel region sandwiched between the source / drain regions. Note that Si-Ge polycrystal grows also on the gate silicon. In this state, p-type impurity ions may be implanted into the PMOS transistor region.

図３Ｇに示すようにハードマスク膜８をウェットエッチング等により除去する。   As shown in FIG. 3G, the hard mask film 8 is removed by wet etching or the like.

図３Ｈに示すように、ＰＭＯＳトランジスタ領域をフォトレジストマスクＰＲ６で覆い、ＮＭＯＳトランジスタ領域にｎ型不純物の高加速エネルギ、高ドーズ量のイオン注入を行ない、低抵抗ソース／ドレイン領域ＳＤｎを形成するとともに、シリコンゲートの上部のアモルファス化を行う。図１Ｄ同様の工程である。   As shown in FIG. 3H, the PMOS transistor region is covered with a photoresist mask PR6, and high-acceleration energy and high-dose ion implantation of n-type impurities are performed in the NMOS transistor region to form a low-resistance source / drain region SDn. Then, the upper part of the silicon gate is amorphized. It is the same process as FIG. 1D.

図３Ｉに示すように、ＰＭＯＳトランジスタをフォトレジストマスクＰＲ６で覆った状態で、ＮＭＯＳトランジスタのサイドウォールスペーサの少なくとも一部（実質的部分）の除去を行う。図２Ａ同様の工程である。その後、フォトレジストマスクＰＲ６は除去する。   As shown in FIG. 3I, at least a part (substantial part) of the sidewall spacer of the NMOS transistor is removed in a state where the PMOS transistor is covered with the photoresist mask PR6. It is the same process as FIG. 2A. Thereafter, the photoresist mask PR6 is removed.

図３Ｊに示すように、窒化シリコン膜単層または酸化シリコン膜と窒化シリコン膜の積層でキャップ膜７を形成し、不純物活性化とアモルファス化したゲートシリコンの再結晶化のための熱処理を行う。図２Ｃ同様の工程である。ＮＭＯＳトランジスタのチャネルに深さ方向の圧縮応力が印加される。   As shown in FIG. 3J, a cap film 7 is formed by a single layer of silicon nitride film or a stack of a silicon oxide film and a silicon nitride film, and heat treatment is performed for impurity activation and recrystallization of the amorphized gate silicon. It is the same process as FIG. 2C. A compressive stress in the depth direction is applied to the channel of the NMOS transistor.

図３Ｋに示すように、キャップ膜７を異方性エッチングして、平坦部を除去し、サイドウォールスペーサに加工する。図２Ｄ同様の工程である。   As shown in FIG. 3K, the cap film 7 is anisotropically etched to remove the flat portion and process into a sidewall spacer. It is the same process as FIG. 2D.

図３Ｌに示すように、例えばＮｉ層を堆積し、シリサイド化の工程を行う。図２Ｅ同様の工程である。その後、多層配線作成工程を行う。   As shown in FIG. 3L, for example, a Ni layer is deposited and a silicidation step is performed. It is the same process as FIG. 2E. Thereafter, a multilayer wiring creation process is performed.

最下層の層間絶縁膜は、通常窒化シリコン等のエッチストッパ膜の上にＰＳＧなどの酸化シリコン膜を堆積して形成する。窒化シリコン膜は成膜方法によって、引っ張りストレス膜とすることも、圧縮応力膜とすることもできる。ＮＭＯＳトランジスタ上には引張応力膜、ＰＭＯＳトランジスタ上には圧縮応力膜を形成すると、エッチストッパとして機能すると共に、ＮＭＯＳトランジスタのチャネル長方向に引張応力、ＰＭＯＳトランジスタのチャネル長方向に圧縮応力を印加することができる。   The lowermost interlayer insulating film is usually formed by depositing a silicon oxide film such as PSG on an etch stopper film such as silicon nitride. The silicon nitride film can be a tensile stress film or a compressive stress film depending on a film formation method. When a tensile stress film is formed on the NMOS transistor and a compressive stress film is formed on the PMOS transistor, it functions as an etch stopper and applies tensile stress in the channel length direction of the NMOS transistor and compressive stress in the channel length direction of the PMOS transistor. be able to.

図４は、第２の実施例による半導体装置（シリサイド層は図示を省略する）において、ＰＭＯＳトランジスタを覆って圧縮応力窒化膜１０ｃ、ＮＭＯＳトランジスタを覆って引張応力窒化膜１０ｔを形成した状態を示す。シリコンソースとしてシラン系材料を用い、熱ＣＶＤで窒化シリコン膜を成膜して、引張応力窒化シリコン膜を成膜することができる。ＰＥ−ＣＶＤを用いて引張応力窒化膜を形成することもできる。ＰＭＯＳトランジスタ領域の引張応力窒化シリコン膜は除去する。次にＰＥＣＶＤにより、又はシリコンソースとしてＣを含む材料を用いて窒化シリコン膜を成膜することにより圧縮応力窒化シリコン膜を成膜することができる。ＮＭＯＳトランジスタ領域上の圧縮応力窒化シリコン膜は除去する。   FIG. 4 shows a state in which a compressive stress nitride film 10c is formed to cover the PMOS transistor and a tensile stress nitride film 10t is formed to cover the NMOS transistor in the semiconductor device according to the second embodiment (silicide layer is not shown). . A tensile stress silicon nitride film can be formed by using a silane-based material as a silicon source and forming a silicon nitride film by thermal CVD. A tensile stress nitride film can also be formed using PE-CVD. The tensile stress silicon nitride film in the PMOS transistor region is removed. Next, a compressive stress silicon nitride film can be formed by PECVD or by forming a silicon nitride film using a material containing C as a silicon source. The compressive stress silicon nitride film on the NMOS transistor region is removed.

以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、成膜方法、エッチング方法、配線形成方法として、特開２００６−１３３２２号、特開２００７−２２７５６５号の発明を実施するための最良の形態の欄に記載された技術を適宜用いてもよい。その他種々の変更、置換、改良、組み合わせ等が可能なことは、当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. For example, as a film forming method, an etching method, and a wiring forming method, the technique described in the column of the best mode for carrying out the invention of Japanese Patent Laid-Open No. 2006-13322 and Japanese Patent Laid-Open No. 2007-227565 may be appropriately used. . It will be apparent to those skilled in the art that various other changes, substitutions, improvements, combinations, and the like are possible.

／/ 図１Ａ−１Ｈは、第1の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略壇面図である。1A to 1H are schematic plan views of a silicon substrate showing main steps of a method of manufacturing a CMOS type semiconductor device according to the first embodiment. ／/ 図２Ａ−２Ｅ，２Ｐ−２Ｒは、第１の実施例の変形例を示すシリコン基板の概略断面図である。2A-2E and 2P-2R are schematic cross-sectional views of a silicon substrate showing a modification of the first embodiment. ／/ ／/ 図３Ａ−３Ｌは、第２の実施例によるＣＭＯＳ型半導体装置の製造方法の主要工程を示すシリコン基板の概略断面図である。3A to 3L are schematic cross-sectional views of a silicon substrate showing main steps of a method for manufacturing a CMOS type semiconductor device according to the second embodiment. 図４は、ＰＭＯＳトランジスタを覆う圧縮応力窒化膜、ＮＭＯＳトランジスタを覆う引張応力窒化膜を形成した状態を示すＣＭＯＳ型半導体装置の概略断面図である。FIG. 4 is a schematic cross-sectional view of a CMOS type semiconductor device showing a state in which a compressive stress nitride film covering a PMOS transistor and a tensile stress nitride film covering an NMOS transistor are formed. 図５は、ゲート長スケーリングに伴う回路特性の変化の例を示すグラフである。FIG. 5 is a graph showing an example of changes in circuit characteristics accompanying gate length scaling. 図６は、ＮＭＯＳ，ＰＭＯＳにおいてキャリアの移動度を向上させる歪の種類をまとめた表であるFIG. 6 is a table summarizing the types of strains that improve carrier mobility in NMOS and PMOS. ／/ 図７Ａ−７Ｇは、サンプルの製作手順を示すシリコン基板の断面図である。7A-7G are cross-sectional views of the silicon substrate showing the manufacturing procedure of the sample. 図８Ａ，８Ｂ、８Ｃ，８Ｄは得られたサンプルの表面及び断面の電子顕微鏡写真である。8A, 8B, 8C, and 8D are electron micrographs of the surface and cross section of the obtained sample.

符号の説明Explanation of symbols

１ シリコン基板、
２ 素子分離領域、
３ ゲート絶縁膜、
４ 多結晶シリコン膜（ゲート電極）、
５ 酸化シリコン膜、
６ 窒化シリコン膜、
７ キャップ膜、
８ ハードマスク膜、
９ Ｓｉ−Ｇｅ領域、
１０ 絶縁性応力膜。 1 silicon substrate,
2 element isolation region,
3 Gate insulation film,
4 Polycrystalline silicon film (gate electrode),
5 Silicon oxide film,
6 Silicon nitride film,
7 Cap membrane,
8 Hard mask film,
9 Si-Ge region,
10 Insulating stress film.

Claims (5)

（ａ）シリコン基板のＮＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成する工程と、
（ｂ）前記ゲート電極側壁上に第１サイドウォールスペーサを形成する工程と、
（ｃ）前記ＮＭＯＳトランジスタ領域にイオン注入を行ない、前記第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成するとともに、前記ゲート電極の上部をアモルファス化する工程と、
（ｄ）前記第１サイドウォールスペーサの少なくとも一部を除去する工程と、
（ｅ）前記ゲート電極を覆ってキャップ膜を形成する工程と、
（ｆ）前記低抵抗ソース／ドレイン領域の活性化及び前記アモルファス化されたゲート電極の再結晶化を行う熱処理を行なう工程と、
（ｇ）前記キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する工程と、
を含む半導体装置の製造方法。 (A) forming a polycrystalline silicon gate electrode above the NMOS transistor region of the silicon substrate;
(B) forming a first sidewall spacer on the gate electrode sidewall;
(C) performing ion implantation on the NMOS transistor region to form a low resistance source / drain region aligned with the first sidewall spacer, and amorphizing the upper portion of the gate electrode;
(D) removing at least a portion of the first sidewall spacer;
(E) forming a cap film covering the gate electrode;
(F) performing a heat treatment for activating the low-resistance source / drain regions and recrystallizing the amorphized gate electrode;
(G) anisotropically etching the cap film into a second sidewall spacer;
A method of manufacturing a semiconductor device including: 前記工程（ｃ）が、ｎ型不純物と中性不純物をイオン注入する請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein said step (c) ion-implants n-type impurities and neutral impurities. 前記第１サイドウォールスペーサが２層構成であり、前記工程（ｄ）が上層を除去するが、下層を残す請求項１又は２記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the first sidewall spacer has a two-layer structure, and the step (d) removes the upper layer but leaves the lower layer. 前記工程（ｄ）がウェットエッチングである請求項３記載の半導体装置の製造方法。   4. The method for manufacturing a semiconductor device according to claim 3, wherein the step (d) is wet etching. 前記工程（ｄ）がケミカルドライエッチングである請求項３記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 3, wherein the step (d) is chemical dry etching.
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