JP2009164197A - Apparatus and system for manufacturing semiconductor substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing apparatus for improving productivity by reducing substrate conveyance distance in a process for bonding a single-crystal semiconductor substrate to a support substrate to form a thin-film single-crystal semiconductor layer separated from the single-crystal semiconductor substrate on the support substrate, and improving yields by reducing dirt adhering onto the substrate during the process. <P>SOLUTION: The manufacturing apparatus of the semiconductor substrate has: a substrate holding section for holding a plurality of substrates; a plasma treatment section for planarizing the surface of the substrate; a sputter film-forming treatment section for forming an insulation film on the surface of the substrate; an inversion section for inverting the front and rear of the substrate in the apparatus; a bonding section for bonding the surfaces of the substrates while they face each other as a pair of substrates; and a heat-treatment section for heat-treating the pair of substrates. In the manufacturing apparatus, the moving distance of the substrate during the process is reduced, while cleaning the surface, and performing planarization treatment. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は絶縁表面に単結晶半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩ基板の製造装置および製造システムに関する。 The present invention relates to an SOI substrate manufacturing apparatus and a manufacturing system having a so-called SOI (Silicon on Insulator) structure in which a single crystal semiconductor layer is provided on an insulating surface.

近年、ガラス等の絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは集積回路や電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 In recent years, attention has been paid to a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface such as glass. Thin film transistors are widely applied to electronic devices such as integrated circuits and electro-optical devices, and are particularly urgently developed as switching elements for image display devices.

単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されている。 A semiconductor substrate (SOI substrate) called a silicon-on-insulator (SOI) in which a thin single-crystal semiconductor layer is provided on an insulating layer instead of a silicon wafer manufactured by thinly cutting a single-crystal semiconductor ingot ) Have been developed and are becoming popular as substrates for manufacturing microprocessors and the like. An integrated circuit using an SOI substrate has been attracting attention as a means for reducing parasitic capacitance between the drain of the transistor and the substrate, improving the performance of the semiconductor integrated circuit, and reducing power consumption.

ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。例えば表面に酸化シリコン膜が形成されたシリコンウエハに水素等のイオンを注入することによって表面から所定の深さに微小気泡層を形成し劈開面とし、別のウエハに薄膜単結晶シリコン層（ＳＯＩ層）を接合する。さらに熱処理を施すことによりＳＯＩ層を劈開面から剥離することでＳＯＩ基板を形成するという技術である。 As a method for manufacturing an SOI substrate, a hydrogen ion implantation separation method is known (for example, see Patent Document 1). For example, by implanting ions such as hydrogen into a silicon wafer having a silicon oxide film formed on the surface, a microbubble layer is formed at a predetermined depth from the surface to form a cleavage plane, and a thin single crystal silicon layer (SOI) is formed on another wafer. Layer). Further, the SOI substrate is formed by peeling the SOI layer from the cleaved surface by performing a heat treatment.

一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄膜の単結晶シリコン層を形成したものが知られている（例えば、特許文献２参照）。この場合にも、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板とシリコンウエハを貼り合わせ後に、微小気泡層を劈開面としてシリコンウエハを剥離することで、ガラス基板上に薄い単結晶シリコン層（ＳＯＩ層）を形成している。 On the other hand, attempts have been made to form an SOI layer on an insulating substrate such as glass. An example of an SOI substrate in which an SOI layer is formed on a glass substrate is known in which a thin single crystal silicon layer is formed on a glass substrate having a coating film using a hydrogen ion implantation separation method (for example, Patent Document 2). In this case as well, hydrogen ions are implanted into the silicon wafer to form a microbubble layer at a predetermined depth from the surface, and after bonding the glass substrate and the silicon wafer, the silicon wafer is peeled off using the microbubble layer as a cleavage plane. Thus, a thin single crystal silicon layer (SOI layer) is formed on the glass substrate.

上記シリコンウエハを貼り合せた後、再生し、効率的かつ経済的な活用を図る技術も知られている（例えば、特許文献３参照）。
特開２０００−２９４７５４号公報 特開２００４−１３４６７５号公報 特開２０００−３４９２６６号公報 A technique is also known in which after the silicon wafer is bonded, it is recycled and used efficiently and economically (see, for example, Patent Document 3).
JP 2000-294754 A JP 2004-134675 A JP 2000-349266 A

水素イオン注入剥離法によって支持基板上に形成された単結晶半導体層を半導体素子として使用する場合、単結晶半導体基板全面をガラス基板等の支持基板に貼り合わせ、支持基板上に単結晶半導体層を貼り付けた後に、島状にパターン形成することで、素子分離された単結晶半導体層を得ることができる。 When a single crystal semiconductor layer formed on a support substrate by a hydrogen ion implantation separation method is used as a semiconductor element, the entire surface of the single crystal semiconductor substrate is bonded to a support substrate such as a glass substrate, and the single crystal semiconductor layer is formed on the support substrate. After pasting, a single crystal semiconductor layer in which elements are separated can be obtained by patterning in an island shape.

しかしながら、支持基板上に単結晶半導体層を貼り付ける際、貼り合わせる基板のうちの少なくとも一方にパーティクル等の突起がある場合には、基板間に間隙ができてしまうことがある。さらに、基板間に空気が残ったまま加熱すると、加熱時に空気が膨張して基板間の密着を阻害することがある。パーティクルの増加の要因としては、処理工程が多くなる、もしくは基板の移動距離が長くなるというものが挙げられる。 However, when the single crystal semiconductor layer is attached to the supporting substrate, a gap may be formed between the substrates if there is a protrusion such as a particle on at least one of the substrates to be attached. Furthermore, if heating is performed with air remaining between the substrates, the air may expand during heating, and adhesion between the substrates may be hindered. As a cause of the increase of the particles, there are a number of processing steps or a long movement distance of the substrate.

本発明は上述した問題に鑑み、単結晶半導体基板と支持基板とを貼り合わせ、単結晶半導体基板から薄膜の単結晶半導体層を剥離させ支持基板上に形成する工程において、歩留まりを向上させることを課題の一とする。 In view of the above-described problems, the present invention improves the yield in a process of bonding a single crystal semiconductor substrate and a support substrate, and peeling a single crystal semiconductor layer of a thin film from the single crystal semiconductor substrate and forming it on the support substrate. One of the issues.

本発明は、単結晶半導体層を有する基板の生産性の向上を図ることを課題の一とする。 An object of the present invention is to improve the productivity of a substrate having a single crystal semiconductor layer.

本発明は、製造ラインを一時停止すること無く、各工程を行う装置のメンテナンスが可能な製造装置もしくは製造システムを提供することを課題の一とする。 An object of the present invention is to provide a manufacturing apparatus or a manufacturing system capable of maintaining an apparatus that performs each process without temporarily stopping the manufacturing line.

本発明の半導体基板の製造装置は、支持基板上に単結晶半導体層を貼り付ける処理部を連結する。これにより基板の移動距離を少なくすることで基板表面に付着するゴミ量の低減を行う。さらに前記基板搬送距離を短くすることで、生産性を向上させる。 In the semiconductor substrate manufacturing apparatus of the present invention, a processing unit for attaching a single crystal semiconductor layer on a support substrate is connected. Thus, the amount of dust attached to the substrate surface is reduced by reducing the movement distance of the substrate. Furthermore, productivity is improved by shortening the said board | substrate conveyance distance.

本発明の半導体基板の製造装置の一は、複数の基板を保持する基板保持部と、前記基板の表面を平坦化するプラズマ処理部と、前記基板の表面に絶縁膜を形成するスパッタ成膜処理部と、前記基板の表面と裏面を装置内で反転させる反転部と、基板と基板との表面を向かい合わせに貼り合わせ、一対の基板とする貼り合せ部と、前記一対の基板を熱処理する熱処理部と、を有する。 One of the semiconductor substrate manufacturing apparatuses of the present invention includes a substrate holding unit for holding a plurality of substrates, a plasma processing unit for flattening the surface of the substrate, and a sputtering film forming process for forming an insulating film on the surface of the substrate A reversing unit that inverts the front and back surfaces of the substrate within the apparatus, a bonding unit that bonds the front surfaces of the substrate and the substrate to face each other, and a heat treatment that heat-treats the pair of substrates Part.

また、本発明の半導体基板の製造装置の一は、前記基板の表面に絶縁膜を形成する化学気相法（ＣＶＤ）成膜処理部を有する。また、本発明の半導体基板の製造装置の一は、前記基板の表面を洗浄する洗浄処理部を有する。 Moreover, one of the semiconductor substrate manufacturing apparatuses of the present invention includes a chemical vapor deposition (CVD) film forming processing unit that forms an insulating film on the surface of the substrate. Moreover, one of the semiconductor substrate manufacturing apparatuses of this invention has the washing | cleaning process part which wash | cleans the surface of the said board | substrate.

前記基板保持部の例としては、基板を複数セットできるカセット室が挙げられる。また、前記プラズマ処理部の例としては、所望の基板表面へプラズマ処理が可能なプラズマ処理室が挙げられる。また、前記スパッタ成膜処理部の例としては、内部を減圧に出来るスパッタ成膜室が挙げられる。また、前記反転部の例としては、基板の表裏を減圧状態で反転できる反転室が挙げられる。また、前記貼り合せ部の例としては、大気圧もしくは減圧雰囲気で基板を貼り合わせ、一対の基板とすることができる反転室が挙げられる。また熱処理部は、大気圧もしくは減圧雰囲気で基板を熱処理できる熱処理室が挙げられる。また化学気相法（ＣＶＤ）成膜処理部は、内部を減圧に出来るＣＶＤ成膜室が挙げられる。 An example of the substrate holding unit is a cassette chamber in which a plurality of substrates can be set. Examples of the plasma processing unit include a plasma processing chamber capable of performing plasma processing on a desired substrate surface. An example of the sputter film forming unit is a sputter film forming chamber in which the inside can be decompressed. Moreover, as an example of the reversing part, a reversing chamber capable of reversing the front and back of the substrate in a reduced pressure state is given. Further, as an example of the bonding portion, there is a reversing chamber in which substrates can be bonded to each other at atmospheric pressure or a reduced pressure atmosphere to form a pair of substrates. An example of the heat treatment part is a heat treatment chamber in which the substrate can be heat-treated at atmospheric pressure or a reduced pressure atmosphere. An example of the chemical vapor deposition (CVD) film formation processing unit is a CVD film formation chamber in which the inside can be decompressed.

各室（チャンバー）は搬送手段を有する搬送室に連結され、もしくは搬送部を有し、これらを介して相互への基板の搬送が出来る。 Each chamber (chamber) is connected to a transfer chamber having transfer means, or has a transfer section, through which the substrates can be transferred to each other.

また上記の各処理を行う各チャンバー同士は、搬送室を介しているため、互いに干渉することなくメンテナンスが出来る。そのため製造ラインを一時停止する必要が抑えられる。 Moreover, since each chamber which performs said each process is via the conveyance chamber, it can maintain without interfering with each other. Therefore, it is possible to suppress the need to temporarily stop the production line.

上記に示した製造装置を組み込んだ製造システムを、本発明の一とする。 A manufacturing system incorporating the manufacturing apparatus described above is an aspect of the present invention.

本発明の半導体基板の製造装置によって、単結晶半導体基板から薄膜の単結晶半導体層を他の基板に転置する工程において、基板の移動距離を少なくし生産性を向上させる。本発明の半導体基板の製造装置によって、基板表面に付着するゴミ量を低減させ、基板の歩留まりを向上することができる。 In the process of transferring a thin single crystal semiconductor layer from a single crystal semiconductor substrate to another substrate by the semiconductor substrate manufacturing apparatus of the present invention, the movement distance of the substrate is reduced and productivity is improved. With the semiconductor substrate manufacturing apparatus of the present invention, the amount of dust attached to the substrate surface can be reduced, and the yield of the substrate can be improved.

以下、本発明の実施の形態における半導体基板の製造装置について、図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその態様及び詳細を様々に変更し得ることは当業者であれば容易に理解される、したがって、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, a semiconductor substrate manufacturing apparatus according to an embodiment of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be changed in various ways without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.

（実施の形態１）
本発明の製造装置で製造される半導体基板の断面図を図１（Ａ）に示す。以下、本発明の製造装置の説明のため、前記半導体基板の作製方法を示す。 (Embodiment 1)
A cross-sectional view of a semiconductor substrate manufactured by the manufacturing apparatus of the present invention is shown in FIG. Hereinafter, a method for manufacturing the semiconductor substrate will be described for explaining the manufacturing apparatus of the present invention.

本発明に係る半導体基板は、絶縁膜１０７と、絶縁膜１０７上に形成された単結晶半導体層１１５と、が支持基板１０１の上面に形成されている。 In the semiconductor substrate according to the present invention, an insulating film 107 and a single crystal semiconductor layer 115 formed over the insulating film 107 are formed on the upper surface of the supporting substrate 101.

図１（Ａ）において、支持基板１０１は、絶縁表面を有する基板を用いる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくは支持基板１０１としてガラス基板を用いるのがよい。 In FIG. 1A, a substrate having an insulating surface is used as the supporting substrate 101. Examples thereof include various glass substrates, quartz substrates, ceramic substrates, and sapphire substrates used in the electronics industry such as aluminosilicate glass, aluminoborosilicate glass, and barium borosilicate glass. A glass substrate is preferably used as the support substrate 101.

アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板の表面は、研磨面を有しているものを用いると平坦性が頗る良好であり好ましい。ガラス基板の研磨は、例えば酸化セリウム等で行えば良い。 The surface of various glass substrates used in the electronics industry such as aluminosilicate glass, aluminoborosilicate glass, and barium borosilicate glass is preferably excellent in flatness if it has a polished surface. The glass substrate may be polished with, for example, cerium oxide.

また支持基板１０１上に、単結晶半導体層１１５が形成され、それらの間に絶縁膜１０７が形成されている。絶縁膜１０７と単結晶半導体層１１５とは直接接していてもよいが、絶縁膜１０７と単結晶半導体層１１５との間に、さらに別の絶縁膜が形成されていても良い。本実施の形態では絶縁膜１０４を形成する例を示す。 A single crystal semiconductor layer 115 is formed over the supporting substrate 101, and an insulating film 107 is formed therebetween. Although the insulating film 107 and the single crystal semiconductor layer 115 may be in direct contact with each other, another insulating film may be formed between the insulating film 107 and the single crystal semiconductor layer 115. In this embodiment, an example in which the insulating film 104 is formed is shown.

次に、図１（Ａ）に示した本発明に係る半導体基板を作成する方法について、図２（Ａ）〜図２（Ｆ）を参照して説明する。 Next, a method for manufacturing the semiconductor substrate according to the present invention illustrated in FIG. 1A will be described with reference to FIGS.

まず、単結晶半導体基板１１１を用意する。単結晶半導体基板１１１の材質は単結晶シリコンが適用され、何れの面方位でも用いることができる。単結晶半導体基板１１１として、例えば、４５０ｍｍシリコンウエハ（１８インチシリコンウエハ）から切り出されたものを適用することができる。単結晶半導体基板１１１の平面形状は略四辺形であり、相対する辺の間隔が、２８０ｍｍ×３５０ｍｍ、３３５ｍｍ×３００ｍｍ、又は３５０ｍｍ×２７０ｍｍなどの外形数法を有しているものを適用することができる。 First, a single crystal semiconductor substrate 111 is prepared. The single crystal semiconductor substrate 111 is made of single crystal silicon and can be used in any plane orientation. As the single crystal semiconductor substrate 111, for example, a substrate cut from a 450 mm silicon wafer (18 inch silicon wafer) can be used. The planar shape of the single crystal semiconductor substrate 111 is a substantially quadrangular shape, and the one in which the distance between the opposing sides has an external number method such as 280 mm × 350 mm, 335 mm × 300 mm, or 350 mm × 270 mm may be applied. it can.

次に、図２（Ａ）に示すように、単結晶半導体基板１１１表面を、熱拡散炉等の基板加熱装置にて、ハロゲン化物ガス（本実施の形態では塩酸）を含有する雰囲気で９００℃〜１１００℃の温度（代表的には９５０℃）にて熱酸化して、絶縁膜１０５を形成する。ハロゲンを添加することにより、より緻密で界面準位の低い熱酸化膜を得ることができる。熱酸化膜による絶縁膜１０５の膜厚は１０ｎｍ〜２００ｎｍの間、好適には５０〜１００ｎｍ程度とする。 Next, as shown in FIG. 2A, the surface of the single crystal semiconductor substrate 111 is 900 ° C. in an atmosphere containing a halide gas (hydrochloric acid in this embodiment) using a substrate heating apparatus such as a thermal diffusion furnace. The insulating film 105 is formed by thermal oxidation at a temperature of ˜1100 ° C. (typically 950 ° C.). By adding halogen, a denser thermal oxide film having a low interface state can be obtained. The thickness of the insulating film 105 made of a thermal oxide film is 10 nm to 200 nm, preferably about 50 to 100 nm.

次いで、図２（Ｂ）に示すように、電界で加速されたイオンでなるイオンビーム１０３を単結晶半導体基板１１１に打ち込み、単結晶半導体基板１１１の一方の面から所定の深さの領域に損傷層１１３を形成する。イオンビーム１０３は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。 Next, as shown in FIG. 2B, an ion beam 103 made of ions accelerated by an electric field is implanted into the single crystal semiconductor substrate 111 to damage a region having a predetermined depth from one surface of the single crystal semiconductor substrate 111. Layer 113 is formed. The ion beam 103 is generated by exciting a source gas to generate a plasma of the source gas, and extracting ions contained in the plasma by the action of an electric field from the plasma.

損傷層１１３が形成される領域の深さは、イオンビーム１０３の加速エネルギーとイオンビーム１０３の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷層１１３が形成される。イオンを打ち込む深さで、単結晶半導体基板から分離される単結晶半導体層の厚さが決定される。損傷層１１３が形成される深さは、熱酸化膜による絶縁膜１０５の基板側との界面から、５０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。 The depth of the region where the damaged layer 113 is formed can be adjusted by the acceleration energy of the ion beam 103 and the incident angle of the ion beam 103. The acceleration energy can be adjusted by the acceleration voltage, the dose amount, and the like. The damaged layer 113 is formed in a region having a depth substantially equal to the average ion penetration depth. The thickness of the single crystal semiconductor layer separated from the single crystal semiconductor substrate is determined by the depth of ion implantation. The depth at which the damaged layer 113 is formed is 50 nm or more and 500 nm or less from the interface of the insulating film 105 with the substrate side by the thermal oxide film, and the preferable depth range is 50 nm or more and 200 nm or less.

イオンを単結晶半導体基板１１１に添加するには、イオン注入装置、又はイオンドーピング装置を用いることができる。イオン注入装置では、ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、イオン種を質量分離して所定の質量を有するイオン種を被処理物に添加する。イオンドーピング装置は、ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、イオン種を質量分離せずに被処理物に添加する。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオンの添加を行う。 In order to add ions to the single crystal semiconductor substrate 111, an ion implantation apparatus or an ion doping apparatus can be used. In an ion implantation apparatus, a source gas is excited to generate plasma, ion species are extracted from the plasma, ion species are mass-separated, and ion species having a predetermined mass are added to a workpiece. The ion doping apparatus excites a source gas to generate plasma, extracts ion species from the plasma, and adds the ion species to the object to be processed without mass separation. Note that in an ion doping apparatus provided with a mass separator, ions accompanying mass separation are added in the same manner as the ion implantation apparatus.

イオンを単結晶半導体基板１１１に添加するには、質量分離を伴うイオン注入法よりも、素子量分離を伴わないイオンドーピング法が好ましい。これにより、単結晶半導体基板１１１に損傷層１１３を形成するタクトタイムを短縮できる。 In order to add ions to the single crystal semiconductor substrate 111, an ion doping method without element amount separation is preferable to an ion implantation method with mass separation. Thereby, the tact time for forming the damaged layer 113 in the single crystal semiconductor substrate 111 can be shortened.

イオンドーピング装置を用いる場合、ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、加速して、イオンビーム１０３を生成する。そのイオンビーム１０３を、単結晶半導体基板１１１に照射することで、所定の深さにイオンが高濃度に導入され、損傷層１１３が形成される。 In the case of using an ion doping apparatus, a source gas is excited to generate plasma, and ion species are extracted from the plasma and accelerated to generate an ion beam 103. By irradiating the single crystal semiconductor substrate 111 with the ion beam 103, ions are introduced at a high concentration to a predetermined depth, and a damaged layer 113 is formed.

ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンビーム１０３に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。このようにＨ３ ＋の割合を高めておくことで、損傷層１１３には１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素を含ませることが可能である。 When hydrogen (H 2 ) is used for the source gas, the hydrogen gas can be excited to generate plasma containing H + , H 2 + , and H 3 + . The ratio of ion species generated from the source gas can be changed by adjusting the plasma excitation method, the pressure of the atmosphere in which the plasma is generated, the supply amount of the source gas, and the like. The ion beam 103, H +, H 2 + , it is preferable that H 3 + total H 3 + against is to be included above 50%, H 3 + ratio of more preferably 80% or more. Thus, by increasing the ratio of H 3 + , the damaged layer 113 can contain hydrogen of 1 × 10 20 atoms / cm 3 or more.

このような水素濃度で損傷層１１３を形成すると、結晶構造が失われ微小な空孔が形成され、多孔質構造となっている。そのため、比較的低温（６００℃以下）の熱処理によって損傷層１１３に形成された微小な空洞の体積変化が起こり、損傷層１１３に沿って、単結晶半導体層を劈開することができる。 When the damaged layer 113 is formed with such a hydrogen concentration, the crystal structure is lost and minute voids are formed, resulting in a porous structure. Therefore, a volume change of a minute cavity formed in the damaged layer 113 occurs by heat treatment at a relatively low temperature (600 ° C. or lower), and the single crystal semiconductor layer can be cleaved along the damaged layer 113.

水素ガスを用いて、イオンドーピング法でイオンを添加する場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを打ち込むことで、イオンビーム１０３に含まれるイオン種および、その割合にもよるが、損傷層１１３を単結晶半導体基板１１１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。 When ions are added by an ion doping method using hydrogen gas, an acceleration voltage of 10 kV to 200 kV and a dose of 1 × 10 16 ions / cm 2 to 6 × 10 16 ions / cm 2 can be set. By implanting hydrogen ions under these conditions, the damaged layer 113 can be formed in the region of the single crystal semiconductor substrate 111 at a depth of 50 nm to 500 nm, depending on the ion species included in the ion beam 103 and its ratio. it can.

イオンビーム１０３のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして単結晶半導体基板１１１に打ち込むことができる。よって、イオンドーピング法で、効率良く、微小な空孔を損傷層１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオンを添加する場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。 Helium (He) can also be used for the source gas of the ion beam 103. Since most of the ion species generated by exciting helium are He + , the single crystal semiconductor substrate 111 can be implanted with He + as main ions even by an ion doping method without mass separation. Therefore, minute holes can be efficiently formed in the damaged layer 113 by an ion doping method. When ions are added by ion doping using helium, an acceleration voltage of 10 kV to 200 kV and a dose of 1 × 10 16 ions / cm 2 to 6 × 10 16 ions / cm 2 can be set.

ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。 One or more kinds of gases selected from a halogen gas such as chlorine gas (Cl 2 gas) and fluorine gas (F 2 gas) and a halogen compound gas such as fluorine compound gas (for example, BF 3 ) are used as the source gas. Can do.

また、複数回イオンを添加することで、損傷層１１３を形成することもできる。この場合、イオンを打ち込む度にソースガスを異ならせても良いし、同じソースガスを用いてもよい。例えば、ソースガスとして希ガスを用いてイオンを打ち込んだ後、水素ガスをソースガスとして用いてイオンを打ち込むことができる。また、初めにハロゲンガス又はハロゲン化合物ガスを用いてイオンを添加し、次に、水素ガスを用いてイオンを添加することもできる。 Further, the damaged layer 113 can be formed by adding ions a plurality of times. In this case, the source gas may be different each time ions are implanted, or the same source gas may be used. For example, after ions are implanted using a rare gas as a source gas, ions can be implanted using a hydrogen gas as a source gas. Alternatively, ions can be added first using a halogen gas or a halogen compound gas, and then ions can be added using a hydrogen gas.

このような処理にて、支持基板１０１と貼り合わせる前の単結晶半導体基板１１１が完成する。 Through such a process, the single crystal semiconductor substrate 111 before being bonded to the supporting substrate 101 is completed.

一方、支持基板１０１はなるべく表面が平坦化されたものを準備する。この準備段階として、支持基板１０１を塩酸過水（ＨＰＭ）にて洗浄後、純水で超音波洗浄を行い、研磨剤に用いられる重金属を洗浄する。前記準備した段階からさらに支持基板１０１の表面平坦性を向上させるために、図２（Ｃ）に示すような表面平坦化処理１０８を行っても良い。表面平坦化処理１０８は、損傷層形成工程又は接合層形成工程と同一装置内で行うことが可能な、簡便な工程によることが好ましい。このような工程として、プラズマ処理を行う。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけることでプラズマ処理を行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いることで、通常のスパッタ成膜チャンバーにて処理可能であり簡便な方法である。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから本明細書では、このプラズマ処理を「逆スパッタ」ともいう。 On the other hand, the support substrate 101 is prepared so that the surface is made as flat as possible. In this preparation step, the support substrate 101 is cleaned with hydrochloric acid / hydrogen peroxide (HPM), and then ultrasonically cleaned with pure water to clean heavy metals used in the abrasive. In order to further improve the surface flatness of the support substrate 101 from the prepared stage, a surface flattening process 108 as shown in FIG. 2C may be performed. The surface flattening process 108 is preferably performed by a simple process that can be performed in the same apparatus as the damaged layer forming process or the bonding layer forming process. As such a process, plasma treatment is performed. Plasma treatment is performed by introducing an inert gas such as argon gas into a vacuum chamber and applying an electric field with the surface to be treated as a cathode. The principle is the same as that of the plasma dry etching method, but by using an inert gas, it can be processed in a normal sputter deposition chamber and is a simple method. That is, this plasma treatment is a treatment for irradiating the surface to be treated with ions of an inert gas and flattening fine irregularities on the surface by a sputtering effect. Therefore, in this specification, this plasma treatment is also referred to as “reverse sputtering”.

この逆スパッタ時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。また逆スパッタ以外にも、装置が簡便ではないものの、フッ素や塩素を例とするハロゲンガス等反応性ガスを混合したプラズマドライエッチ法により平坦性を高めても良い。 During this reverse sputtering, electrons and argon cations are present in the plasma, and the argon cations are accelerated toward the cathode. The accelerated argon cations sputter the surface to be processed. At this time, sputtering is preferentially performed from the convex portion of the surface to be processed. The particles sputtered from the surface to be processed adhere to another place on the surface to be processed. At this time, it preferentially adheres to the concave portion of the surface to be processed. In this way, the flatness of the surface to be processed is improved by cutting the convex portion and filling the concave portion. In addition to reverse sputtering, although the apparatus is not simple, the flatness may be enhanced by a plasma dry etching method in which a reactive gas such as a halogen gas such as fluorine or chlorine is mixed.

上記逆スパッタ法では被処理面にアルゴンイオンが衝突して表面平坦性を向上させるが、大きなパーティクル等を除去したい時には、さらにエネルギーの大きなクラスタイオンビーム処理を用いることが有効である。クラスタイオンビーム法は超音速にて希ガス等のガスをクラスター状にしてイオン化後電界で加速し、表面に衝突させる方法であるが、希ガスとしてはアルゴンが好適に用いられる。表面平坦性を向上する目的として、このようなクラスタイオンビーム処理と逆スパッタ処理を組み合わせても良い。 In the reverse sputtering method, argon ions collide with the surface to be processed to improve the surface flatness. However, when it is desired to remove large particles or the like, it is effective to use cluster ion beam processing with higher energy. The cluster ion beam method is a method in which a gas such as a rare gas is clustered at supersonic speed, accelerated by an electric field after ionization, and collided with a surface. Argon is preferably used as the rare gas. For the purpose of improving the surface flatness, such cluster ion beam treatment and reverse sputtering treatment may be combined.

上記何れの場合も、プラズマ処理を行うチャンバー内壁は、基板への不純物汚染を避けるため、基板の主成分で被覆されたもの、もしくは基板の主成分で成るものが望ましい。一例としては石英製のものが挙げられる。 In any of the above cases, the inner wall of the chamber for performing the plasma treatment is preferably coated with the main component of the substrate or made of the main component of the substrate in order to avoid impurity contamination on the substrate. An example is quartz.

次に図２（Ｄ）の様に、表面が平坦化された支持基板１０１上に絶縁膜１０７を形成する。絶縁膜１０７は、単結晶半導体基板１１１との接合層として機能し、支持基板１０１が単結晶半導体基板１１１と接合する面（以下、「接合面」とも記す）に設ける。特に本発明では、前記絶縁膜１０７としてアルミ、バリウム、ストロンチウム、ホウ素、カルシウム、マグネシウム、の何れか一の酸化物を含んだ膜を用い、膜厚５ｎｍ〜２００ｎｍとする。これらはスパッタ法で形成され、前記の金属からなるターゲット、あるいは前記の金属の酸化物からなるターゲットにて酸素をスパッタガスの一としながら反応性スパッタにて成膜する。ターゲットの例としては、アルミニウム、アルミニウムとマグネシウムの混合物、アルミニウムとストロンチウムの混合物、酸化アルミニウム、酸化アルミニウムと酸化マグネシウムの混合物、酸化アルミニウムと酸化ストロンチウムの混合物、が挙げられる。スパッタガスとしては他にアルゴンを混合させると、プラズマが安定する。ターゲットが酸化物の場合、スパッタ成膜用電源は高周波電源を用いる。また、ターゲットが上記元素の金属の場合、直流電源にて成膜可能であるが、放電の安定上、高周波電源を用いることが好ましい。 Next, as shown in FIG. 2D, an insulating film 107 is formed over the support substrate 101 whose surface is planarized. The insulating film 107 functions as a bonding layer with the single crystal semiconductor substrate 111 and is provided on a surface (hereinafter also referred to as a “bonding surface”) where the support substrate 101 is bonded to the single crystal semiconductor substrate 111. In particular, in the present invention, a film containing any one of aluminum, barium, strontium, boron, calcium, and magnesium is used as the insulating film 107, and the film thickness is set to 5 nm to 200 nm. These are formed by a sputtering method, and are formed by reactive sputtering while using oxygen as a sputtering gas with a target made of the metal or a target made of an oxide of the metal. Examples of targets include aluminum, a mixture of aluminum and magnesium, a mixture of aluminum and strontium, aluminum oxide, a mixture of aluminum oxide and magnesium oxide, and a mixture of aluminum oxide and strontium oxide. When argon is mixed in addition to the sputtering gas, the plasma is stabilized. When the target is an oxide, a high frequency power source is used as a power source for sputtering film formation. Further, when the target is a metal of the above element, the film can be formed with a direct current power source, but it is preferable to use a high frequency power source for stable discharge.

こうして形成される絶縁膜１０７は、親水性を有する表面となる。また、絶縁膜１０７と支持基板１０１との間に他の絶縁膜を挟んだ構造としてもよい。前記絶縁膜１０７は、後に単結晶半導体基板１１１の一部を支持基板に貼り合わせて単結晶半導体層を設けた際に、支持基板側からの不純物汚染を防ぐ効果を有する。すなわち、前記絶縁膜１０７は支持基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。前記バリア層として機能させるためには、膜厚は５０ｎｍ以上が望ましい。 The insulating film 107 thus formed has a hydrophilic surface. Alternatively, another insulating film may be sandwiched between the insulating film 107 and the support substrate 101. The insulating film 107 has an effect of preventing impurity contamination from the support substrate side when a part of the single crystal semiconductor substrate 111 is attached to the support substrate later to provide a single crystal semiconductor layer. That is, the insulating film 107 functions as a barrier layer for preventing impurities such as mobile ions and moisture contained in the supporting substrate from diffusing into the single crystal semiconductor layer. In order to function as the barrier layer, the film thickness is desirably 50 nm or more.

次に、図２（Ｅ）のように、絶縁膜１０５を表面とする単結晶半導体基板１１１と、絶縁膜１０７を表面とする支持基板１０１と、を重ね合わせる。 Next, as illustrated in FIG. 2E, the single crystal semiconductor substrate 111 having the insulating film 105 as a surface and a supporting substrate 101 having the insulating film 107 as a surface are overlapped with each other.

その後、単結晶半導体基板１１１と支持基板１０１とを重ね合わせた状態で、真空チャンバーへと搬送し、その後、真空チャンバー内を減圧する。真空チャンバー内の圧力は、１×１０−３Ｐａ以下とすることが好ましく、１×１０−４Ｐａ以下がより好ましい。真空チャンバー内を減圧することで、単結晶半導体基板１１１、または、第１及び第２の絶縁膜が設けられた支持基板１０１の僅かな反りによって、支持基板１０１と単結晶半導体基板１１１との間隙から空気が排出され、間隙を減圧状態とすることができる。なお、単結晶半導体基板１１１及び支持基板１０１をそれぞれあらかじめ真空チャンバーに搬入しておき、真空チャンバー内を減圧状態としてから、真空チャンバー内で当該２枚の基板を重ね合わせても構わない。 After that, the single crystal semiconductor substrate 111 and the supporting substrate 101 are transferred to a vacuum chamber in a state where the single crystal semiconductor substrate 111 and the supporting substrate 101 are overlapped, and then the inside of the vacuum chamber is decompressed. The pressure in the vacuum chamber is preferably 1 × 10 −3 Pa or less, and more preferably 1 × 10 −4 Pa or less. By reducing the pressure in the vacuum chamber, the gap between the support substrate 101 and the single crystal semiconductor substrate 111 due to slight warping of the single crystal semiconductor substrate 111 or the support substrate 101 provided with the first and second insulating films. Air is discharged from the air and the gap can be in a reduced pressure state. Note that the single crystal semiconductor substrate 111 and the supporting substrate 101 may be previously carried into a vacuum chamber, and the two substrates may be overlapped in the vacuum chamber after the inside of the vacuum chamber is in a reduced pressure state.

支持基板１０１と単結晶半導体基板１１１とがほぼ接触した状態にて、真空チャンバー内を緩やかに大気開放する。大気開放後の２枚の基板の間隙の内外における気圧差は、０．５気圧以上１気圧以下であるのが好ましい。 In a state where the supporting substrate 101 and the single crystal semiconductor substrate 111 are substantially in contact with each other, the inside of the vacuum chamber is gradually opened to the atmosphere. The pressure difference between the inside and outside of the gap between the two substrates after release to the atmosphere is preferably 0.5 atm or more and 1 atm or less.

支持基板１０１上に形成された絶縁膜１０７の表面と単結晶半導体基板１１１の表面とを密着させることにより接合が形成される。この接合は、水素結合やファン・デル・ワールス力が作用している。水素結合は、基板表面が親水性であること、水酸基や水分子が接着剤として働き、熱処理で水分子が拡散し、残留成分がシラノール基（Ｓｉ−ＯＨ）を形成して水素結合で接合を形成する。このときの接合を形成する速度は、珪素を有する表面と、アルミ、バリウム、ストロンチウム、ホウ素、カルシウム、マグネシウム、の何れか一の酸化物を含んだ前記絶縁膜１０７表面と、の様に異なる材料の表面同士を用いた場合、速やかに進行する。さらにこの接合部は、水素が抜けることでシロキサン結合（Ｏ−Ｓｉ−Ｏ）が形成されることで共有結合になり、単結晶半導体基板１１１と支持基板１０１の接合が強固なものとなる。 A bond is formed by bringing the surface of the insulating film 107 formed over the supporting substrate 101 into close contact with the surface of the single crystal semiconductor substrate 111. Hydrogen bonding and van der Waals forces are acting on this junction. Hydrogen bonding means that the substrate surface is hydrophilic, hydroxyl groups and water molecules act as adhesives, water molecules diffuse by heat treatment, and residual components form silanol groups (Si-OH) to bond with hydrogen bonds. Form. The speed at which the junction is formed at this time is different from the surface having silicon and the surface of the insulating film 107 containing any one oxide of aluminum, barium, strontium, boron, calcium, and magnesium. When the surfaces of each other are used, the process proceeds promptly. Further, this bonding portion becomes a covalent bond by forming a siloxane bond (O—Si—O) by removal of hydrogen, so that the bonding between the single crystal semiconductor substrate 111 and the supporting substrate 101 becomes strong.

支持基板１０１及び単結晶半導体基板１１１を大気開放後、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことにより支持基板１０１と単結晶半導体基板１１１の接合強度を向上させることが可能となる。加熱処理の温度は、支持基板１０１の耐熱温度以下で行う。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、支持基板１０１及び単結晶半導体基板１１１の耐圧性を考慮して行う。 After the support substrate 101 and the single crystal semiconductor substrate 111 are opened to the atmosphere, one or both of heat treatment and pressure treatment are preferably performed. By performing heat treatment or pressure treatment, the bonding strength between the support substrate 101 and the single crystal semiconductor substrate 111 can be improved. The temperature of the heat treatment is lower than the heat resistance temperature of the support substrate 101. The pressure treatment is performed so that pressure is applied in a direction perpendicular to the bonding surface, and the pressure resistance of the support substrate 101 and the single crystal semiconductor substrate 111 is taken into consideration.

図２（Ｆ）は、大気開放後の支持基板１０１及び単結晶半導体基板１１１に、加熱処理を行い損傷層１１３を劈開面として単結晶半導体基板１１１の一部を支持基板１０１から剥離する段階を示す。加熱処理の温度は、支持基板１０１の耐熱温度以下で行うことが好ましい。例えば４００℃乃至６００℃の加熱処理を行うことにより、損傷層１１３に形成された微小な空洞の体積変化が起こり、当該損傷層１１３に沿って劈開する。支持基板１０１上には、絶縁膜１０７上に形成された単結晶半導体層１１５が残存することとなる。単結晶半導体層１１５は、単結晶半導体基板１１１と同じ結晶性を有する。 FIG. 2F illustrates a stage in which a part of the single crystal semiconductor substrate 111 is separated from the support substrate 101 by performing heat treatment on the support substrate 101 and the single crystal semiconductor substrate 111 after being opened to the atmosphere, using the damaged layer 113 as a cleavage plane. Show. The temperature of the heat treatment is preferably performed below the heat resistant temperature of the support substrate 101. For example, by performing heat treatment at 400 ° C. to 600 ° C., a volume change of minute cavities formed in the damaged layer 113 occurs, and cleavage occurs along the damaged layer 113. The single crystal semiconductor layer 115 formed over the insulating film 107 remains over the supporting substrate 101. The single crystal semiconductor layer 115 has the same crystallinity as the single crystal semiconductor substrate 111.

分離された単結晶半導体基板１１１は、基板の端部に剥離されずに残った単結晶半導体層が付着している。この端部を含め、単結晶半導体基板１１１の表面を平坦化処理することで再利用することができる。すなわち、本形態によれば、水素のクラスタイオンを添加して、単結晶半導体基板１１１の表面から１μｍ以下、好ましくは５００ｎｍ以下の厚さで単結晶半導体層を剥離することができるので、単結晶半導体基板１１１をリサイクルできる回数を増やすことができる。 The separated single crystal semiconductor substrate 111 has a single crystal semiconductor layer which remains without being peeled off at an end portion of the substrate. The surface of the single crystal semiconductor substrate 111 including this end portion can be reused by planarization treatment. That is, according to this embodiment, the single crystal semiconductor layer can be peeled from the surface of the single crystal semiconductor substrate 111 with a thickness of 1 μm or less, preferably 500 nm or less by adding hydrogen cluster ions. The number of times that the semiconductor substrate 111 can be recycled can be increased.

以上の工程により、支持基板１０１上に絶縁層を介して単結晶半導体層１１５が設けられた半導体基板が得られる。この単結晶半導体層１１５を活性層として用いトップゲート型薄膜トランジスタを形成した場合、絶縁膜１０７と絶縁膜１０５とが下地となり、支持基板１０１中もしくは表面の不純物元素が薄膜トランジスタに拡散することを防ぐ。 Through the above steps, a semiconductor substrate in which the single crystal semiconductor layer 115 is provided over the supporting substrate 101 with an insulating layer interposed therebetween is obtained. In the case where a top-gate thin film transistor is formed using the single crystal semiconductor layer 115 as an active layer, the insulating film 107 and the insulating film 105 serve as a base, and impurity elements in or on the supporting substrate 101 are prevented from diffusing into the thin film transistor.

これらの工程を流れ図にて描くと、図３の様になる。 When these steps are drawn in a flow chart, it is as shown in FIG.

まず半導体基板準備２０１にて単結晶半導体基板１１１を用意した後、絶縁膜形成工程２０２にて熱酸化膜による絶縁膜１０５を形成する。その後イオン注入による損傷層形成工程２０３にて単結晶半導体基板１１１に損傷層１１３を形成する。その後、絶縁膜１０５の表面平坦性を向上させたいときには、逆スパッタ工程により絶縁膜表面平坦化工程２０７を入れる。 First, after preparing the single crystal semiconductor substrate 111 in the semiconductor substrate preparation 201, the insulating film 105 is formed by a thermal oxide film in the insulating film forming step 202. After that, a damaged layer 113 is formed on the single crystal semiconductor substrate 111 in a damaged layer forming step 203 by ion implantation. Thereafter, when it is desired to improve the surface flatness of the insulating film 105, an insulating film surface flattening step 207 is performed by a reverse sputtering step.

一方、図２（Ｃ）のように支持基板準備工程２１１にてガラス基板などを例とする支持基板１０１を用意した後、塩酸過水洗浄や超音波洗浄、逆スパッタ法の組み合わせにより支持基板表面平坦化及び汚染物質、パーティクルの除去２１３を行う。その後、図２（Ｄ）のようにスパッタ法にて絶縁膜形成２１５を行う。絶縁膜形成２１５はさらに逆スパッタ工程により絶縁膜の表面処理２１７を行っても良い。表面処理２１７は、表面のダングリングボンド密度を増加させ、反応性を高め、支持基板１０１と単結晶半導体基板１１１との接合強度に寄与する。 On the other hand, after preparing a support substrate 101 such as a glass substrate in the support substrate preparation step 211 as shown in FIG. 2C, the surface of the support substrate is combined by a combination of hydrochloric acid overwater cleaning, ultrasonic cleaning, and reverse sputtering. Planarization and removal of contaminants and particles 213 are performed. After that, as shown in FIG. 2D, an insulating film formation 215 is performed by a sputtering method. The insulating film formation 215 may be further subjected to surface treatment 217 of the insulating film by a reverse sputtering process. The surface treatment 217 increases the dangling bond density on the surface, increases the reactivity, and contributes to the bonding strength between the support substrate 101 and the single crystal semiconductor substrate 111.

このような工程を経た半導体基板１１１は基板表裏反転２０９され、図２（Ｅ）の様な支持基板と半導体基板との貼り合せ工程２１９にて、支持基板１０１と貼り合せられる。 The semiconductor substrate 111 that has undergone such a process is inverted 209 and is bonded to the support substrate 101 in a bonding step 219 between the support substrate and the semiconductor substrate as shown in FIG.

半導体基板１１１と支持基板１０１とが貼り合せられた後、さらに、図２（Ｆ）の様なガラス基板と半導体基板とを剥離し、支持基板に半導体層形成２２１される工程を経て、支持基板上に絶縁層を介して単結晶半導体層が設けられた半導体基板が得られる。前記単結晶半導体層が設けられた半導体基板は、ゲート配線、接続配線などを形成する薄膜トランジスタ層形成工程２２３を経た後、所望の素子を完成することができる。 After the semiconductor substrate 111 and the support substrate 101 are bonded together, the glass substrate and the semiconductor substrate as shown in FIG. 2F are further peeled off, and a semiconductor layer formation 221 is performed on the support substrate. A semiconductor substrate over which a single crystal semiconductor layer is provided with an insulating layer interposed therebetween is obtained. After the semiconductor substrate provided with the single crystal semiconductor layer is subjected to a thin film transistor layer forming step 223 for forming a gate wiring, a connection wiring, or the like, a desired element can be completed.

本発明の製造装置の一は、図３にて点線で示される工程を一貫して行うことができる。点線で示される範囲内の工程は、装置構成が小規模で済むためマルチチャンバーとして接続することが容易である。この製造装置により、基板の移動距離を少なくし、基板表面に付着するゴミ量の低減、生産性の向上を図ることが出来る。 The manufacturing apparatus of the present invention can consistently perform the process indicated by the dotted line in FIG. The process within the range indicated by the dotted line can be easily connected as a multi-chamber because the apparatus configuration is small. With this manufacturing apparatus, the moving distance of the substrate can be reduced, the amount of dust adhering to the substrate surface can be reduced, and the productivity can be improved.

一方、点線で示される範囲外である損傷層形成は、拡散炉、ドーピング装置、インプラ装置等、単独の装置としては規模の大きな装置を用いるため、装置のメンテナンス上、別の装置として設置することが好ましい。ガラス基板と半導体基板を剥離する工程は、上記装置構成の一つとしてもよいが、本実施の形態では別の装置にて行うものとする。本実施の形態では、これらの装置間では、自動で制御された搬送システムにより基板の受け渡しを行う。 On the other hand, damage layer formation outside the range indicated by the dotted line uses a large-scale device such as a diffusion furnace, a doping device, an implantation device, etc., so install it as a separate device for device maintenance. Is preferred. The step of peeling the glass substrate and the semiconductor substrate may be one of the above device structures, but in this embodiment mode, it is performed by another device. In this embodiment, a substrate is transferred between these apparatuses by an automatically controlled transfer system.

図３にて点線で示される工程を処理することができる製造装置例を図４に示す。図４は、カセット室２５１、２５２と、搬送室２５４、２５５と、受渡室２５６と、第１成膜室２５７と、第２成膜室２５８と、第３成膜室２５９と、プラズマ処理室２６０と、クラスタイオンビーム室２６１と、反転室２６２ａ、２６２ｂと、貼り合せ室２６３と、熱処理室２６４と、冷却室２６５と、取出室２６６と、を有するマルチチャンバー式の製造装置である。 An example of a manufacturing apparatus capable of processing the process indicated by the dotted line in FIG. 3 is shown in FIG. FIG. 4 shows cassette chambers 251 and 252, transfer chambers 254 and 255, delivery chamber 256, first film formation chamber 257, second film formation chamber 258, third film formation chamber 259, and plasma processing chamber. This is a multi-chamber manufacturing apparatus having a 260, a cluster ion beam chamber 261, reversal chambers 262 a and 262 b, a bonding chamber 263, a heat treatment chamber 264, a cooling chamber 265, and an extraction chamber 266.

尚、図４では洗浄室２６７がカセット室２５２に接続して示されているが、これは必要に応じ設ければ良い。洗浄室２６７では塩酸過水洗浄、超音波（メガソニック）洗浄が出来るものとし、支持基板がガラスであるとき、研磨剤に用いられる重金属を洗浄するために用いると良い。洗浄室２６７は大気雰囲気もしくは窒素雰囲気であり、ここへの基板の搬送は大気圧としたカセット室２５２より行う。また搬送部を有する。 In FIG. 4, the cleaning chamber 267 is shown connected to the cassette chamber 252, but this may be provided if necessary. In the cleaning chamber 267, hydrochloric acid / water cleaning and ultrasonic (megasonic) cleaning can be performed. When the support substrate is made of glass, it is preferably used for cleaning heavy metals used in the abrasive. The cleaning chamber 267 is an air atmosphere or a nitrogen atmosphere, and the substrate is transferred from the cassette chamber 252 at atmospheric pressure. Moreover, it has a conveyance part.

ここで第１成膜室２５７と、第２成膜室２５８とは、プラズマＣＶＤ成膜が可能である。第３成膜室２５９は、スパッタ成膜が可能である。第１成膜室２５７と、第２成膜室２５８とで行うプラズマＣＶＤ成膜は、基板表面を上にして成膜するものとし、第３成膜室２５９で行うスパッタ成膜は、基板表面を下にして成膜するものとする。また、プラズマ処理室２６０と、クラスタイオンビーム室２６１とは、ここではパーティクル対策として、基板表面を下にして処理できるものとする。前記の各室には、処理に必要なガスラインが接続されている。 Here, the first film formation chamber 257 and the second film formation chamber 258 can perform plasma CVD film formation. The third film formation chamber 259 can perform sputter film formation. The plasma CVD film formation performed in the first film formation chamber 257 and the second film formation chamber 258 is performed with the substrate surface facing up, and the sputter film formation performed in the third film formation chamber 259 is performed on the substrate surface. The film is formed with the bottom facing down. In addition, the plasma processing chamber 260 and the cluster ion beam chamber 261 can be processed with the substrate surface facing down as a particle countermeasure here. A gas line necessary for processing is connected to each chamber.

カセット室２５１、２５２とは、大気圧でカセットの出し入れが可能であり、内部圧力を高真空まで真空引きできるものとする。搬送室２５４、２５５と、受渡室２５６と、第１成膜室２５７と、第２成膜室２５８と、第３成膜室２５９と、プラズマ処理室２６０と、クラスタイオンビーム室２６１と、反転室２６２ａ、２６２ｂと、は内部を高真空状態で維持する。上記各室には真空排気手段として、磁気浮上型のターボ分子ポンプ、クライオポンプ、またはドライポンプが備えられている。これにより各室内の到達真空度を１０−５〜１０−６Ｐａにすることが可能であり、さらにポンプ側および排気系からの不純物の逆拡散を制御することができる。装置内部に不純物が導入されるのを防ぐため、導入するガスとしては、窒素や希ガス等の不活性ガスを用いる。装置内部に導入されるこれらのガスは、装置内に導入される前にガス精製機により高純度化されたものを用いる。従って、ガスが高純度化された後に本製造装置に導入されるようにガス精製機を備えておく必要がある。これにより、ガス中に含まれる酸素や水、その他の不純物を予め除去することができるため、装置内部にこれらの不純物が導入されるのを防ぐことができる。但しシランなど可燃性ガスを排気する成膜室には、専用の排気ポンプを用いる。また貼り合せ室２６３は大気圧と高真空までの真空引きとを繰り返すことができるものとし、排気速度の高い真空ポンプを具備することが好ましい。 In the cassette chambers 251 and 252, the cassette can be taken in and out at atmospheric pressure, and the internal pressure can be evacuated to a high vacuum. Transfer chambers 254, 255, delivery chamber 256, first film formation chamber 257, second film formation chamber 258, third film formation chamber 259, plasma processing chamber 260, cluster ion beam chamber 261, inversion The chambers 262a and 262b maintain the inside in a high vacuum state. Each chamber is provided with a magnetic levitation turbomolecular pump, a cryopump, or a dry pump as a vacuum exhaust means. Thereby, the ultimate vacuum in each chamber can be set to 10 −5 to 10 −6 Pa, and the back diffusion of impurities from the pump side and the exhaust system can be controlled. In order to prevent impurities from being introduced into the apparatus, an inert gas such as nitrogen or a rare gas is used as the introduced gas. These gases introduced into the apparatus are those purified by a gas purifier before being introduced into the apparatus. Therefore, it is necessary to provide a gas purifier so that the gas is introduced into the production apparatus after being highly purified. Thereby, oxygen, water, and other impurities contained in the gas can be removed in advance, so that these impurities can be prevented from being introduced into the apparatus. However, a dedicated exhaust pump is used for a film formation chamber for exhausting a combustible gas such as silane. In addition, the bonding chamber 263 can repeat the evacuation to atmospheric pressure and high vacuum, and preferably includes a vacuum pump having a high exhaust speed.

本製造装置の設置面積を減らす目的で、製造装置の構成を縮小したいときには、プラズマ処理室２６０と、第３成膜室２５９とを一つのチャンバーに兼ねることができる。第３成膜室２５９にてスパッタ成膜するときは、第３成膜室２５９内に設けられたターゲットを陰極とするようなバイアス電圧を印加し、プラズマ処理特を行うときは、基板側を陰極とするようなバイアス電圧を印加する。前記プラズマ処理は逆スパッタ処理とし、アルゴンガスを用いると、ガスラインを共有することとなりチャンバー構成の複雑化を避けることが出来る。また、逆スパッタ時の基板への不純物元素の付着を防ぐため、基板ホルダを酸化珪素等基板主成分にて被覆する、もしくは石英でなるものを用いると良い。 When it is desired to reduce the configuration of the manufacturing apparatus for the purpose of reducing the installation area of the manufacturing apparatus, the plasma processing chamber 260 and the third film formation chamber 259 can serve as one chamber. When sputtering film formation is performed in the third film formation chamber 259, a bias voltage is applied so that the target provided in the third film formation chamber 259 is a cathode. A bias voltage for applying a cathode is applied. If the plasma treatment is a reverse sputtering treatment and argon gas is used, the gas line is shared and the chamber configuration can be prevented from becoming complicated. In order to prevent an impurity element from adhering to the substrate during reverse sputtering, a substrate holder covered with a substrate main component such as silicon oxide or made of quartz may be used.

また搬送室２５４、２５５にはそれぞれ基板搬送機構２５４ａ、２５５ａ、が内部に設けられている。基板搬送機構２５４ａ、２５５ａは基板の端部にのみ接触し、基板の表、裏面いずれを上面としても搬送できるものとする。 The transfer chambers 254 and 255 are provided with substrate transfer mechanisms 254a and 255a, respectively. The substrate transport mechanisms 254a and 255a are in contact with only the end portions of the substrate and can transport both the front and back surfaces of the substrate as the upper surface.

以下、予め損傷層が形成された単結晶半導体基板１１１、および支持基板１０１を図４に示す製造装置に搬入し、半導体基板を作製する手順を示す。 Hereinafter, a procedure for manufacturing the semiconductor substrate by carrying the single crystal semiconductor substrate 111 on which the damaged layer is formed in advance and the supporting substrate 101 into the manufacturing apparatus illustrated in FIG. 4 will be described.

まず、カセット室２５２に上記単結晶半導体基板１１１をセットする。単結晶半導体基板１１１は最初に絶縁膜表面平坦化工程２０７処理が行われるため、あらかじめ基板表面を下として基板をセットする。 First, the single crystal semiconductor substrate 111 is set in the cassette chamber 252. Since the single crystal semiconductor substrate 111 is first subjected to the insulating film surface planarization step 207, the substrate is set in advance with the substrate surface down.

次いで単結晶半導体基板１１１に、絶縁膜表面平坦化工程２０７を施す。単結晶半導体基板１１１はプラズマ処理室２６０にて逆スパッタ処理が行われる。ここでさらに膜表面のゴミを減らしたい場合、搬送室２５５を経て、クラスタイオンビーム室２６１にて表面をクラスタイオンビーム処理しても良い。こうして表面が平坦化された単結晶半導体基板１１１をカセット室２５２に搬送する。 Next, an insulating film surface planarization step 207 is performed on the single crystal semiconductor substrate 111. The single crystal semiconductor substrate 111 is subjected to reverse sputtering treatment in the plasma treatment chamber 260. Here, when it is desired to further reduce dust on the film surface, the surface may be subjected to cluster ion beam treatment in the cluster ion beam chamber 261 via the transfer chamber 255. The single crystal semiconductor substrate 111 whose surface is thus planarized is transferred to the cassette chamber 252.

こうして所望する絶縁膜が設けられ、表面が平坦化された単結晶半導体基板１１１をカセット室２５２に搬送する。 In this manner, the single crystal semiconductor substrate 111 provided with a desired insulating film and having a planarized surface is transferred to the cassette chamber 252.

一方、支持基板１０１は、支持基板表面平坦化及び汚染物質、パーティクルの除去２１３を行う。この工程は予め行っておくことが望ましく、その場合カセット室２５２に支持基板１０１をセットする。支持基板１０１を搬送室２５５を経て逆スパッタ室に搬送し、ここで逆スパッタ処理を行う。同様に必要に応じ、クラスタイオンビーム室２６１にてクラスタイオンビーム処理をおこなう。その後、カセット室２５１へ搬送される。尚、カセット室２５１、２５２には２以上のカセットを備え、上記単結晶半導体基板１１１、および支持基板１０１は各々のカセットに区別しセットされる。以上は基板表面を下として処理される。 On the other hand, the support substrate 101 planarizes the support substrate and removes 213 of contaminants and particles. This step is preferably performed in advance, in which case the support substrate 101 is set in the cassette chamber 252. The support substrate 101 is transferred to the reverse sputtering chamber through the transfer chamber 255, where reverse sputtering treatment is performed. Similarly, cluster ion beam processing is performed in the cluster ion beam chamber 261 as necessary. Then, it is conveyed to the cassette chamber 251. The cassette chambers 251 and 252 include two or more cassettes, and the single crystal semiconductor substrate 111 and the support substrate 101 are set to be distinguished from each other. The above processing is performed with the substrate surface down.

また、支持基板１０１の材質がガラスであるとき、洗浄室２６７を設け、支持基板１０１の表面研磨時に用いられる、セリウムを一例とした重金属を含む研磨剤を洗浄し除去する処理を行うと良い。 In addition, when the material of the support substrate 101 is glass, a cleaning chamber 267 may be provided to perform a process of cleaning and removing an abrasive containing heavy metal such as cerium used for surface polishing of the support substrate 101.

その後、支持基板１０１は搬送室２５４を経て第３の成膜室２５９に搬送される。第３の成膜室２５９ではアルミ、バリウム、ストロンチウム、ホウ素、カルシウム、マグネシウム、の何れか一の酸化物を含んだ絶縁膜１０７を成膜する。本実施の形態では、酸化アルミを成膜するが、このとき第３の成膜室２５９内には、アルミニウムからなるターゲット、または酸化アルミニウムからなるターゲットが備えられている。何れのターゲットを用いてもよいが、成膜室雰囲気を酸素雰囲気または酸素とアルゴンを含む雰囲気とすることによって酸化アルミニウム膜を形成することができる。 After that, the support substrate 101 is transferred to the third film formation chamber 259 through the transfer chamber 254. In the third deposition chamber 259, the insulating film 107 containing any one of aluminum, barium, strontium, boron, calcium, and magnesium is formed. In this embodiment mode, an aluminum oxide film is formed. At this time, the third film formation chamber 259 is provided with a target made of aluminum or a target made of aluminum oxide. Any target may be used, but the aluminum oxide film can be formed by setting the film formation chamber atmosphere to an oxygen atmosphere or an atmosphere containing oxygen and argon.

さらにこのとき、第３の成膜室２５９にて前記絶縁膜成膜中に、基板を陰極とするバイアス電圧を印加してもよい。前記処理はバイアススパッタと呼ばれ、スパッタ成膜しつつ、同時に基板表面を平坦化できる。 Further, at this time, a bias voltage using the substrate as a cathode may be applied during the formation of the insulating film in the third film formation chamber 259. The treatment is called bias sputtering, and the surface of the substrate can be flattened at the same time as sputtering film formation.

その後、支持基板１０１をカセット室２５２に搬送する。この搬送途中にて、絶縁膜１０７の表面平坦性を向上させるために、必要に応じて再度逆スパッタ処理、クラスタイオンビーム処理を各処理室にて行い、絶縁膜の表面処理２１７を行ってもよい。 Thereafter, the support substrate 101 is transferred to the cassette chamber 252. In order to improve the surface flatness of the insulating film 107 during the transfer, reverse sputtering processing and cluster ion beam processing are performed again in each processing chamber as necessary, and surface processing 217 of the insulating film is performed. Good.

以上の工程にて、カセット室２５２には単結晶半導体基板１１１と、支持基板１０１とがそれぞれ別のカセットに格納される。さらに支持基板１０１を貼り合せ室２６３に搬送し、単結晶半導体基板１１１を、反転室２６２ｂにて基板の表裏を反転させた後、貼り合せ室２６３に搬送する。貼り合せ室は図６（Ｂ）のように、下部基板ホルダ２８０と、上部基板ホルダ２８１と、が設けられ、それぞれに支持基板１０１と、単結晶半導体基板１１１とが、搬送機構２５５ａにより、表面を向かい合わせとしセットされる。 Through the above steps, the single crystal semiconductor substrate 111 and the support substrate 101 are stored in separate cassettes in the cassette chamber 252. Further, the supporting substrate 101 is transferred to the bonding chamber 263, and the single crystal semiconductor substrate 111 is transferred to the bonding chamber 263 after the front and back sides of the substrate are reversed in the reversing chamber 262 b. As shown in FIG. 6B, the bonding chamber is provided with a lower substrate holder 280 and an upper substrate holder 281, and the support substrate 101 and the single crystal semiconductor substrate 111 are respectively transferred to the surface by the transfer mechanism 255 a. Set to face each other.

反転室２６２ａ、２６２ｂの構成は同じであり、その例としては図５（Ａ）のように基板２７０を支持するピン２７１、基板の位置あわせを行うアライメント機構２７２、を備え、基板端面を支持し回転する搬送機構２７３にて基板の表裏を反転させる。本実施の形態では反転室をチャンバーの一つとしたが、受渡室２５６にこの機能を設けても良い。 The reversal chambers 262a and 262b have the same configuration. For example, the reversing chambers 262a and 262b include a pin 271 for supporting the substrate 270 and an alignment mechanism 272 for aligning the substrate as shown in FIG. The front and back of the substrate are reversed by the rotating transport mechanism 273. In this embodiment mode, the inversion chamber is one of the chambers, but this function may be provided in the delivery chamber 256.

この状態で水を含むガスを貼り合せ室に流す。この処理により、両基板表面に、水酸基が付着する。この水酸基による水素結合により、単結晶半導体基板１１１と、支持基板１０１とは接合しやすくなる。さらに貼り合せ室２６３の内部の圧力を減圧し、１×１０−３Ｐａ以下とする。 In this state, a gas containing water is flowed into the bonding chamber. By this treatment, hydroxyl groups adhere to the surfaces of both substrates. The single crystal semiconductor substrate 111 and the support substrate 101 are easily bonded to each other by hydrogen bonding due to the hydroxyl group. Further, the pressure inside the bonding chamber 263 is reduced to 1 × 10 −3 Pa or less.

そして、単結晶半導体基板１１１と、支持基板１０１とを、表面同士で近づけ、押圧装置２８２にて基板の一部を押さえる。すると基板同士が密着し、密着した領域すなわち接合面は基板全域に広がる。このとき下部基板ホルダ２８０と、上部基板ホルダ２８１とを振動させると、接合面が形成されず間隙が生じる基板面内の領域が減り、歩留まり向上につながる。さらにこの状態で貼り合せ室２６３内部の圧力を大気圧とし、基板同士を密着させ、前記間隙と貼り合せ室２６３の圧力差を生じさせ、接合面が形成されない基板面内の領域を減らす。 Then, the single crystal semiconductor substrate 111 and the support substrate 101 are brought close to each other, and a part of the substrate is pressed by the pressing device 282. Then, the substrates are brought into close contact with each other, and the adhered region, that is, the bonding surface spreads over the entire substrate. At this time, if the lower substrate holder 280 and the upper substrate holder 281 are vibrated, a region in the substrate surface where a bonding surface is not formed and a gap is generated is reduced, leading to an improvement in yield. Further, in this state, the pressure inside the bonding chamber 263 is set to atmospheric pressure, the substrates are brought into close contact with each other, a pressure difference between the gap and the bonding chamber 263 is generated, and a region in the substrate surface where a bonding surface is not formed is reduced.

こうして単結晶半導体基板１１１と、支持基板１０１とを貼り合わせた一対の基板を、熱処理室２６４に搬送する。搬送時、熱処理室２６４内の圧力は、貼り合せ室２６３の圧力と等しくする。熱処理室２６４内で、前記一対の基板を４００℃以下にて加熱処理を行うことにより、接合は強められる。ここでの熱処理は接合を強める目的であり、損傷層が劈開しない熱処理条件とする。その後、貼り合わせた一対の基板を冷却室２６５に搬送し、十分冷えてから取出室２６６に搬送して取り出す。 In this manner, the pair of substrates to which the single crystal semiconductor substrate 111 and the supporting substrate 101 are bonded is transferred to the heat treatment chamber 264. At the time of transfer, the pressure in the heat treatment chamber 264 is made equal to the pressure in the bonding chamber 263. Bonding is strengthened by heat-treating the pair of substrates at 400 ° C. or lower in the heat treatment chamber 264. The heat treatment here is for the purpose of strengthening the bonding, and is a heat treatment condition in which the damaged layer is not cleaved. After that, the pair of bonded substrates is transferred to the cooling chamber 265, cooled sufficiently, and then transferred to the extraction chamber 266 and taken out.

その後、本製造装置とは別の装置にて、前記一対の基板を４００℃乃至６００℃の加熱処理を行うことにより、損傷層１１３に形成された微小な空洞の体積変化が起こり、当該損傷層１１３に沿って劈開し、図１に示されるような支持基板１０１上に単結晶半導体層１１５が形成される。 Thereafter, by performing heat treatment on the pair of substrates at 400 ° C. to 600 ° C. in an apparatus different from the manufacturing apparatus, a volume change of a minute cavity formed in the damaged layer 113 occurs, and the damaged layer The single crystal semiconductor layer 115 is formed on the supporting substrate 101 as shown in FIG.

以上のように、図４に示した製造装置を用いることで、基板の移動距離を最小限に済むため、基板上のゴミを減らすことができ、不良の少ない半導体基板を作製することが可能となる。 As described above, by using the manufacturing apparatus shown in FIG. 4, the movement distance of the substrate can be minimized, so that dust on the substrate can be reduced and a semiconductor substrate with few defects can be manufactured. Become.

なお、ここでは図示しないが、基板を個々の処理室に移動させる経路を制御して全自動化を実現するコントロール制御装置を設けている。 Although not shown here, there is provided a control control device that realizes full automation by controlling a path for moving the substrate to each processing chamber.

なお、本実施の形態で示す製造装置を用いて作製される基板は、本明細書の他の実施の形態に適宜用いることができる。 Note that a substrate manufactured using the manufacturing apparatus described in this embodiment can be used as appropriate in other embodiments in this specification.

（実施の形態２）
図１（Ａ）では支持基板１０１上に、単結晶半導体層１１５が形成され、それらの間に絶縁膜１０７が形成されている。実施の形態１では、絶縁膜１０７と単結晶半導体層１１５との間に、絶縁膜１０４を形成する例を示したが、本実施の形態では、図１（Ｂ）のように絶縁膜１０７と単結晶半導体層１１５との間の膜を、絶縁膜１０４と絶縁膜１０５と、にて形成する例を示す。尚、同様の機能をもつ部分については、呼称および番号を共通して用いる。 (Embodiment 2)
In FIG. 1A, a single crystal semiconductor layer 115 is formed over a supporting substrate 101, and an insulating film 107 is formed therebetween. In Embodiment 1, the example in which the insulating film 104 is formed between the insulating film 107 and the single crystal semiconductor layer 115 is described; however, in this embodiment, the insulating film 107 and the insulating film 107 are formed as illustrated in FIG. An example in which a film between the single crystal semiconductor layer 115 is formed using the insulating film 104 and the insulating film 105 is described. For parts having similar functions, the names and numbers are used in common.

図６（Ａ）〜図６（Ｆ）に、本実施の形態の、半導体基板の作製工程を示す断面図を示す。まず実施の形態１のように単結晶半導体基板１１１を用意する。 6A to 6F are cross-sectional views illustrating a manufacturing process of a semiconductor substrate of this embodiment mode. First, as in Embodiment Mode 1, a single crystal semiconductor substrate 111 is prepared.

次いで、図６（Ｂ）に示すように、電界で加速されたイオンでなるイオンビーム１０３を単結晶半導体基板１１１に打ち込み、単結晶半導体基板１１１の一方の面から所定の深さの領域に損傷層１１３を形成する。 Next, as shown in FIG. 6B, an ion beam 103 made of ions accelerated by an electric field is implanted into the single crystal semiconductor substrate 111 to damage a region having a predetermined depth from one surface of the single crystal semiconductor substrate 111. Layer 113 is formed.

イオンビームを打ち込んだ後、単結晶半導体基板１１１の上面に、珪素を含有する絶縁膜１０４を形成する。珪素を含有する絶縁膜１０４は、ＣＶＤ法、スパッタ法等を用いて窒化シリコン層、窒化酸化シリコン層又は酸化窒化シリコン層を単層構造又は積層構造で形成する。珪素を含有する絶縁膜１０４は、５０ｎｍ乃至２００ｎｍの範囲で設けることが好ましい。例えば、単結晶半導体基板１１１側から酸化窒化シリコン層、窒化酸化シリコン層を積層させて窒素を含有する絶縁膜１０４とすることができる。絶縁膜１０４は、半導体素子となったとき、支持基板１０１側の界面準位密度を低減することができる。 After ion beam implantation, an insulating film 104 containing silicon is formed on the upper surface of the single crystal semiconductor substrate 111. As the insulating film 104 containing silicon, a silicon nitride layer, a silicon nitride oxide layer, or a silicon oxynitride layer is formed with a single-layer structure or a stacked structure by a CVD method, a sputtering method, or the like. The insulating film 104 containing silicon is preferably provided in the range of 50 nm to 200 nm. For example, the insulating film 104 containing nitrogen can be formed by stacking a silicon oxynitride layer and a silicon nitride oxide layer from the single crystal semiconductor substrate 111 side. When the insulating film 104 is a semiconductor element, the interface state density on the support substrate 101 side can be reduced.

なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。 Note that the silicon oxynitride film has a composition that contains more oxygen than nitrogen, and the concentration ranges of oxygen are 55 to 65 atomic%, nitrogen is 1 to 20 atomic%, and silicon is 25 to 25%. 35 atomic% and hydrogen are contained in the range of 0.1 to 10 atomic%. The silicon nitride oxide film has a composition containing more nitrogen than oxygen, and the concentration ranges of oxygen are 15 to 30 atomic%, nitrogen is 20 to 35 atomic%, and silicon is 25 to 25%. 35 atomic% and hydrogen are included in the range of 15 to 25 atomic%.

そしてその上に、絶縁膜１０５を形成する。前記絶縁膜１０５としては、水素を含有する酸化シリコン、水素を含有する窒化シリコン、酸素と水素を含有する窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を適用することができる。前記絶縁膜１０５は平滑面を有し、また親水性を有する表面とする。 Then, an insulating film 105 is formed thereon. As the insulating film 105, silicon oxide containing hydrogen, silicon nitride containing hydrogen, silicon nitride containing oxygen and hydrogen, silicon oxynitride, silicon nitride oxide, or the like can be used. The insulating film 105 has a smooth surface and a hydrophilic surface.

水素を含有する酸化シリコンとしては、例えば有機シランを用いてプラズマＣＶＤ法により作製される酸化シリコンは好ましい。有機シランを用いて形成された絶縁膜１０５、例えば酸化シリコン膜を用いることによって、支持基板と単結晶半導体層との接合を強固にすることができるためである。有機シランとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。 As silicon oxide containing hydrogen, for example, silicon oxide produced by a plasma CVD method using organosilane is preferable. This is because by using an insulating film 105 formed using organosilane, for example, a silicon oxide film, the bond between the supporting substrate and the single crystal semiconductor layer can be strengthened. As the organic silane, tetraethoxysilane (TEOS: chemical formula Si (OC 2 H 5 ) 4 ), tetramethylsilane (TMS: chemical formula Si (CH 3 ) 4 ), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetra Using silicon-containing compounds such as siloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5 ) 3 ), trisdimethylaminosilane (SiH (N (CH 3 ) 2 ) 3 ) Can do.

水素を含有する窒化シリコンは、シランガスとアンモニアガスを用いてプラズマＣＶＤ法により作製することができる。前記ガスに水素が加えられていても良い。酸素と水素を含有する窒化シリコンは、シランガスとアンモニアガスと亜酸化窒素ガスを用いてプラズマＣＶＤ法で作製することができる。いずれにしても、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法等の化学気相成長法により、シランガス等を原料ガスとして用いて作製される酸化シリコン、酸化窒化シリコン、窒化酸化シリコンであって水素が含まれるものであれば適用することができる。いずれにしても絶縁膜１０５としては、平滑面を有し、水酸基が付いた表面を有するものであれば良い。 Silicon nitride containing hydrogen can be manufactured by a plasma CVD method using silane gas and ammonia gas. Hydrogen may be added to the gas. Silicon nitride containing oxygen and hydrogen can be manufactured by a plasma CVD method using silane gas, ammonia gas, and nitrous oxide gas. In any case, silicon oxide, silicon oxynitride, and silicon nitride oxide produced by using a silane gas or the like as a source gas by a chemical vapor deposition method such as a plasma CVD method, a low pressure CVD method, or an atmospheric pressure CVD method. Any material containing hydrogen can be used. In any case, the insulating film 105 may be any film having a smooth surface and a surface with a hydroxyl group.

絶縁膜１０５の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは１０ｎｍ以上１００ｎｍ以下であり、より好ましくは２０ｎｍ以上５０ｎｍ以下である。 The thickness of the insulating film 105 can be greater than or equal to 10 nm and less than or equal to 200 nm. The preferred thickness is 10 nm or more and 100 nm or less, and more preferably 20 nm or more and 50 nm or less.

以後、実施の形態１同様に支持基板１０１上に絶縁膜１０７を形成し、支持基板１０１と単結晶半導体基板１１１とを貼り合せ、損傷層１１３に沿って劈開し、図６（Ｆ）に示されるような支持基板１０１上に単結晶半導体層１１５が形成される。この単結晶半導体層１１５を活性層として用いトップゲート型薄膜トランジスタを形成した場合、絶縁膜１０７と熱酸化膜による絶縁膜１０５が下地となり、支持基板１０１中の不純物が薄膜トランジスタに拡散することを防ぐ。 After that, as in Embodiment Mode 1, an insulating film 107 is formed over the supporting substrate 101, the supporting substrate 101 and the single crystal semiconductor substrate 111 are bonded together, and cleaved along the damaged layer 113, as shown in FIG. A single crystal semiconductor layer 115 is formed over the supporting substrate 101 as described above. In the case where a top-gate thin film transistor is formed using the single crystal semiconductor layer 115 as an active layer, the insulating film 107 and the insulating film 105 formed of a thermal oxide film serve as a base to prevent impurities in the supporting substrate 101 from diffusing into the thin film transistor.

これらの工程の流れ図を図７に示す。 A flowchart of these steps is shown in FIG.

図７では、図３と異なり、半導体基板準備２０１にて単結晶半導体基板１１１を用意した後、イオン注入による損傷層形成工程２０３にて単結晶半導体基板１１１に損傷層１１３を形成する。その後、図６（Ｂ）のように絶縁膜形成工程２０５にて絶縁膜１０４、絶縁膜１０５を形成する。絶縁膜１０５の表面平坦性を向上させたいときには、逆スパッタ工程により絶縁膜表面平坦化工程２０７を入れても良い。その後は図３と同様である。 In FIG. 7, unlike FIG. 3, after the single crystal semiconductor substrate 111 is prepared in the semiconductor substrate preparation 201, the damaged layer 113 is formed in the single crystal semiconductor substrate 111 in the damaged layer forming step 203 by ion implantation. After that, as shown in FIG. 6B, the insulating film 104 and the insulating film 105 are formed in the insulating film forming step 205. When it is desired to improve the surface flatness of the insulating film 105, an insulating film surface flattening step 207 may be performed by a reverse sputtering process. The subsequent steps are the same as those in FIG.

図７の工程にて、図３と同様に、実施の形態１の製造装置を用いて処理可能な工程を、点線で示される範囲内に示す。図７の工程は、図３に比べて、単結晶半導体基板１１１への絶縁膜形成工程２０５が追加される。 In the step of FIG. 7, the steps that can be processed using the manufacturing apparatus of the first embodiment are shown within the range indicated by the dotted line, as in FIG. 3. In the process of FIG. 7, an insulating film forming process 205 on the single crystal semiconductor substrate 111 is added as compared with FIG.

以下に図７にて点線で示される範囲内の処理を、図４の装置図を用いて順を追って説明する。 In the following, processing within the range indicated by the dotted line in FIG. 7 will be described step by step with reference to the apparatus diagram of FIG.

まず、カセット室２５１に上記単結晶半導体基板１１１をセットする。単結晶半導体基板１１１は最初にＣＶＤによる成膜工程を経るためあらかじめ基板表面を上として基板をセットする。 First, the single crystal semiconductor substrate 111 is set in the cassette chamber 251. Since the single crystal semiconductor substrate 111 first undergoes a film forming process by CVD, the substrate is set in advance with the substrate surface facing up.

次いで単結晶半導体基板１１１に、絶縁膜形成工程２０５が行われる。本実施の形態では下地絶縁膜として絶縁膜１０４、絶縁膜１０５を成膜するため、単結晶半導体基板１１１は、第１の成膜室にて絶縁膜１０４、第２の成膜室にて絶縁膜１０５を形成する。第１の成膜室にて絶縁膜１０４と絶縁膜１０５とを連続成膜しても良い。 Next, an insulating film formation step 205 is performed on the single crystal semiconductor substrate 111. In this embodiment, the insulating film 104 and the insulating film 105 are formed as a base insulating film; therefore, the single crystal semiconductor substrate 111 is insulated in the first deposition chamber 104 and in the second deposition chamber. A film 105 is formed. The insulating film 104 and the insulating film 105 may be successively formed in the first deposition chamber.

次いで反転室２６２ａで基板表面を下とした後、単結晶半導体基板１１１に、絶縁膜表面平坦化工程２０７を施す。単結晶半導体基板１１１は、プラズマ処理室２６０にて逆スパッタ処理が行われる。ここでさらに膜表面のゴミを減らしたい場合、クラスタイオンビーム室２６１にて表面をクラスタイオンビーム処理しても良い。こうして表面が平坦化された単結晶半導体基板１１１をカセット室２５２に搬送する。 Next, after the substrate surface is turned down in the reversal chamber 262a, the insulating film surface planarization step 207 is performed on the single crystal semiconductor substrate 111. The single crystal semiconductor substrate 111 is subjected to reverse sputtering treatment in the plasma treatment chamber 260. Here, when it is desired to further reduce dust on the film surface, the surface may be subjected to cluster ion beam treatment in the cluster ion beam chamber 261. The single crystal semiconductor substrate 111 whose surface is thus planarized is transferred to the cassette chamber 252.

以降は実施の形態１同様、基板表裏反転２０９、支持基板と半導体基板の貼り合せ工程２１９以降の処理を行う。 Thereafter, as in the first embodiment, the processing from the substrate front / back inversion 209, the supporting substrate / semiconductor substrate bonding step 219 and the subsequent steps is performed.

（実施の形態３）
本実施の形態では、実施の形態１で示された製造装置を含む、製造システムを示す。すなわち、図３に示された、半導体基板準備工程２０１から、支持基板１０１に半導体層形成２２１するまでの工程を処理でき、また前記工程にて支持基板１０１に単結晶半導体層１１５を貼り合せた後に、単結晶半導体基板１１１を回収し、再生して再度半導体基板準備工程２０１に用いることのできる製造システムを示す。 (Embodiment 3)
In this embodiment, a manufacturing system including the manufacturing apparatus shown in the first embodiment is shown. That is, the steps from the semiconductor substrate preparation step 201 shown in FIG. 3 to the semiconductor layer formation 221 on the support substrate 101 can be processed, and the single crystal semiconductor layer 115 is bonded to the support substrate 101 in the above step. Later, a manufacturing system in which the single crystal semiconductor substrate 111 can be recovered, regenerated, and used again in the semiconductor substrate preparation step 201 will be described.

図８には、支持基板ストッカ３５１、単結晶半導体基板ストッカ３５２、洗浄機３５３、スパッタ成膜装置３５４、洗浄機３５５、貼り合わせ装置３５７、熱処理装置３６０、イオンドープ装置３６１、熱処理装置３６２、プラズマエッチング装置３６３、レーザーアニール装置３６４、半導体基板ストッカ３６５、単結晶半導体基板周辺エッチング装置３７０、熱処理装置３７１、洗浄機付ＣＭＰ装置３７２、の各装置がクリーンルーム３８０に沿い設置され、クリーンルーム３８０内にて単結晶半導体基板１１１及び支持基板１０１の搬送を行い各装置の処理をすることが可能な製造システムを示す。スパッタ成膜装置３５４は絶縁膜１０７を成膜する成膜室と、プラズマ処理、特に逆スパッタ処理が可能なプラズマ処理室を備える。 In FIG. 8, a support substrate stocker 351, a single crystal semiconductor substrate stocker 352, a cleaning machine 353, a sputter deposition apparatus 354, a cleaning machine 355, a bonding apparatus 357, a heat treatment apparatus 360, an ion doping apparatus 361, a heat treatment apparatus 362, plasma Etching device 363, laser annealing device 364, semiconductor substrate stocker 365, single crystal semiconductor substrate peripheral etching device 370, heat treatment device 371, and cleaning device with CMP device 372 are installed along clean room 380, and in clean room 380 1 shows a manufacturing system capable of transporting a single crystal semiconductor substrate 111 and a support substrate 101 and processing each apparatus. The sputtering film forming apparatus 354 includes a film forming chamber for forming the insulating film 107 and a plasma processing chamber capable of plasma processing, particularly reverse sputtering processing.

上記製造システム内では、支持基板１０１は実線の経路３８１に沿って処理され、単結晶半導体基板１１１は破線の経路３８２に沿って処理される。 In the manufacturing system, the support substrate 101 is processed along the solid line 381 and the single crystal semiconductor substrate 111 is processed along the broken line 382.

すなわち、図３に示された支持基板１０１は、支持基板表面平坦化及び汚染物質、パーティクルの除去２１３を洗浄機３５３及びスパッタ成膜装置３５４にて行い、絶縁膜形成２１５及び絶縁膜の表面処理２１７をスパッタ成膜装置３５４にて行う。一方、単結晶半導体基板１１１は、絶縁膜形成２０２処理を熱処理装置３６０にて行い、損傷層形成２０３処理をイオンドープ装置３６１にて行い、絶縁膜表面平坦化２０７を、洗浄機３５５、及びスパッタ成膜装置３５４にて行う。 That is, the supporting substrate 101 shown in FIG. 3 performs surface flattening of the supporting substrate and removal of contaminants and particles 213 by the cleaning machine 353 and the sputter film forming apparatus 354, and the insulating film formation 215 and the surface treatment of the insulating film. 217 is performed by the sputter deposition apparatus 354. On the other hand, for the single crystal semiconductor substrate 111, the insulating film formation 202 treatment is performed by the heat treatment apparatus 360, the damaged layer formation 203 treatment is performed by the ion doping apparatus 361, the insulating film surface planarization 207 is performed by the cleaning machine 355, and the sputtering. This is performed by the film formation apparatus 354.

その後支持基板と半導体基板との貼り合せ２１９処理は、貼り合わせ装置３５７にて行う。特に該処理時には清浄度を高めるため、クリーンルーム３８０内は容積に関わらず、清浄度の高い環境とし、基板へのゴミ付着を抑える。そのため本発明の一である製造装置３５６にて、洗浄機３５３、スパッタ成膜装置３５４、貼り合わせ装置３５７、をマルチチャンバー可することは特に効果的である。 Thereafter, a bonding process 219 between the supporting substrate and the semiconductor substrate is performed by a bonding apparatus 357. In particular, in order to increase the cleanliness during the treatment, the clean room 380 has an environment with a high cleanliness regardless of the volume, and suppresses the adhesion of dust to the substrate. Therefore, it is particularly effective to allow the cleaning machine 353, the sputter deposition apparatus 354, and the bonding apparatus 357 to be multi-chambered in the manufacturing apparatus 356 which is one embodiment of the present invention.

次いで支持基板に半導体層形成２２１は、熱処理装置３６０にて行う。このとき熱処理装置３６０にて処理後支持基板１０１と単結晶半導体基板１１１とは分離する。 Next, the semiconductor layer formation 221 on the supporting substrate is performed by a heat treatment apparatus 360. At this time, the post-treatment support substrate 101 and the single crystal semiconductor substrate 111 are separated by the heat treatment apparatus 360.

このとき、支持基板１０１の表面に形成された単結晶半導体層１１５を、所望の膜厚とするためプラズマエッチング装置３６３にてドライエッチ処理を行う。さらに結晶性を回復したい場合はレーザーアニール装置３６４にて熱処理を行う。所望の膜厚の単結晶半導体層１１５が形成された支持基板１０１は、半導体基板ストッカ３６５に蓄えられる。 At this time, dry etching treatment is performed by the plasma etching apparatus 363 so that the single crystal semiconductor layer 115 formed on the surface of the supporting substrate 101 has a desired thickness. Further, when it is desired to recover the crystallinity, heat treatment is performed by a laser annealing device 364. The support substrate 101 on which the single crystal semiconductor layer 115 having a desired thickness is formed is stored in the semiconductor substrate stocker 365.

以上の製造システムで製造された、単結晶半導体層１１５が形成された支持基板１０１は、ゴミによる歩留まりが少ないものとなる。 The support substrate 101 over which the single crystal semiconductor layer 115 is manufactured and manufactured by the above manufacturing system has a low yield due to dust.

一方、支持基板と半導体基板との貼り合せ工程２１９後の単結晶半導体基板１１１は、再生して再度半導体基板準備工程２０１に用いるため、図９（Ａ）〜図９（Ｃ）に示された処理を行う。支持基板と半導体基板との貼り合せ工程２１９後の単結晶半導体基板１１１は、図９（Ａ）の様に、絶縁膜１０５、絶縁膜１１３、および単結晶半導体の一部からなる残渣部分２９０が端部に形成されている。 On the other hand, since the single crystal semiconductor substrate 111 after the bonding step 219 of the supporting substrate and the semiconductor substrate is regenerated and used again in the semiconductor substrate preparation step 201, it is shown in FIGS. Process. After the bonding step 219 between the supporting substrate and the semiconductor substrate, the single crystal semiconductor substrate 111 includes an insulating film 105, an insulating film 113, and a residue portion 290 including a part of the single crystal semiconductor as illustrated in FIG. It is formed at the end.

次に、単結晶半導体基板１１１の端部における残渣部分２９０を除去する。残渣部分２９０は、ウェットエッチング処理を行うことにより除去することができる。具体的には、フッ化水素酸とフッ化アンモニウムと界面活性剤を含む混合溶液（例えば、ステラケミファ社製、商品名：ＬＡＬ５００）をエッチャントとして用いてウェットエッチングを行う。 Next, the residue portion 290 at the end portion of the single crystal semiconductor substrate 111 is removed. The residual portion 290 can be removed by performing a wet etching process. Specifically, wet etching is performed using a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (for example, product name: LAL500, manufactured by Stella Chemifa Corporation) as an etchant.

また、水素イオンが導入された損傷層１１３は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いてウェットエッチングすることにより、除去することができる。以上の処理は、単結晶半導体基板周辺エッチング装置３７０にて行う。このような処理を行うことにより、単結晶半導体基板１１１の端部における残渣部分２９０による段差が緩和される。 In addition, the damaged layer 113 into which hydrogen ions are introduced can be removed by wet etching using an organic alkaline aqueous solution typified by TMAH (Tetra Methyl Ammonium Hydroxide). The above processing is performed by the single crystal semiconductor substrate peripheral etching apparatus 370. By performing such treatment, a step due to the residual portion 290 at the end portion of the single crystal semiconductor substrate 111 is reduced.

次に、単結晶半導体基板１１１を熱処理装置３７１にてハロゲン雰囲気中で酸化することにより、酸化膜を形成し、その後当該酸化膜を除去する。ハロゲンとしてはＨＣｌを用いることができる。このように熱酸化処理により絶縁膜を形成した後、当該絶縁膜の除去を行うことによって、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、金属不純物を除去する効果が得られる。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。この絶縁膜の除去は洗浄機付ＣＭＰ装置にてフッ化水素酸等を用いて行う。 Next, the single crystal semiconductor substrate 111 is oxidized in a halogen atmosphere by a heat treatment apparatus 371 to form an oxide film, and then the oxide film is removed. HCl can be used as the halogen. Thus, after forming an insulating film by thermal oxidation treatment, the gettering effect by a halogen element can be obtained by removing the insulating film. As the gettering effect, an effect of removing metal impurities can be obtained. That is, by the action of chlorine, impurities such as metals become volatile chlorides and are released into the gas phase and removed. This insulating film is removed using hydrofluoric acid or the like in a CMP apparatus with a cleaning machine.

引き続き、図９（Ｂ）のように、単結晶半導体基板１１１の表面平坦化処理１０８を洗浄機付ＣＭＰ装置３７２にてＣＭＰ処理で行う。その結果、単結晶半導体基板１１１の端部における残渣部分２９０を充分に除去し、単結晶半導体基板１１１の表面を平坦にすることができる。その後、図９（Ｃ）のように得られた単結晶半導体基板１１１を再度利用する。 Subsequently, as shown in FIG. 9B, a surface planarization process 108 of the single crystal semiconductor substrate 111 is performed by a CMP process in a CMP apparatus 372 with a cleaning machine. As a result, the residue portion 290 at the end portion of the single crystal semiconductor substrate 111 can be sufficiently removed, and the surface of the single crystal semiconductor substrate 111 can be planarized. After that, the single crystal semiconductor substrate 111 obtained as shown in FIG. 9C is used again.

本実施の形態で示したように、半導体基板の再生処理工程により半導体基板を繰り返し利用することによって、低コスト化を図ることができる。また、本実施の形態で示した半導体基板の再生処理工程を用いることにより、半導体基板を繰り返し利用した場合であっても、半導体基板の表面を十分に平坦化することができるため、半導体基板とベース基板との密着性を向上させ、貼り合わせ不良を低減することができる。 As shown in this embodiment mode, cost reduction can be achieved by repeatedly using a semiconductor substrate in a semiconductor substrate recycling process. Further, by using the semiconductor substrate regeneration process described in this embodiment mode, the surface of the semiconductor substrate can be sufficiently planarized even when the semiconductor substrate is repeatedly used. Adhesion with the base substrate can be improved and bonding defects can be reduced.

（実施の形態４）
本実施の形態では、上記実施の形態１に示された、本発明の製造装置を用いて製造された基板を用いて、半導体装置を作製する方法を説明する。 (Embodiment 4)
In this embodiment mode, a method for manufacturing a semiconductor device using the substrate manufactured by using the manufacturing apparatus of the present invention described in Embodiment Mode 1 will be described.

まず、図１０および図１１を参照して、半導体装置の作製方法として、ｎチャネル型トランジスタ、およびｐチャネル型トランジスタを作製する方法を説明する。複数のトランジスタを組み合わせることで、各種の半導体装置を形成することができる。 First, a method for manufacturing an n-channel transistor and a p-channel transistor is described as a method for manufacturing a semiconductor device with reference to FIGS. Various semiconductor devices can be formed by combining a plurality of transistors.

図１０（Ａ）に示すように、基板１０１の上面には、上記実施の形態で示した方法によって形成した絶縁膜１０７及び絶縁膜１０５上に、単結晶半導体層１１５を、エッチングした単結晶半導体層１５１、１５２が形成されている。なお、単結晶半導体層１１５のパターンの大きさによっては、島状に形成された単結晶半導体層１１５を、エッチングせずに単結晶半導体層１５１、１５２として利用することもできる。単結晶半導体層１５１はｎチャネル型のトランジスタを構成し、単結晶半導体層１５２はｐチャネル型のトランジスタを構成する。 As shown in FIG. 10A, on the top surface of the substrate 101, a single crystal semiconductor obtained by etching a single crystal semiconductor layer 115 over the insulating film 107 and the insulating film 105 formed by the method described in the above embodiment mode. Layers 151 and 152 are formed. Note that depending on the size of the pattern of the single crystal semiconductor layer 115, the single crystal semiconductor layer 115 formed in an island shape can be used as the single crystal semiconductor layers 151 and 152 without being etched. The single crystal semiconductor layer 151 forms an n-channel transistor, and the single crystal semiconductor layer 152 forms a p-channel transistor.

図１０（Ｂ）に示すように、単結晶半導体層１５１、１５２上に絶縁層１５４を形成する。次に、絶縁層１５４を介して単結晶半導体層１５１上にゲート電極１５５を形成し、単結晶半導体層１５２上にゲート電極１５６を形成する。 As shown in FIG. 10B, an insulating layer 154 is formed over the single crystal semiconductor layers 151 and 152. Next, the gate electrode 155 is formed over the single crystal semiconductor layer 151 with the insulating layer 154 provided therebetween, and the gate electrode 156 is formed over the single crystal semiconductor layer 152.

なお、絶縁層１５４を形成する前に、トランジスタのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を単結晶半導体層１５１、１５２に添加することが好ましい。例えば、ｎチャネル型トランジスタが形成される領域にアクセプタを添加し、ｐチャネル型トランジスタが形成される領域にドナーを添加する。 Note that before the insulating layer 154 is formed, an impurity element serving as an acceptor such as boron, aluminum, or gallium or an impurity element serving as a donor such as phosphorus or arsenic is formed in a single crystal in order to control the threshold voltage of the transistor. It is preferable to add to the semiconductor layers 151 and 152. For example, an acceptor is added to a region where an n-channel transistor is formed, and a donor is added to a region where a p-channel transistor is formed.

次に、図１０（Ｃ）に示すように単結晶半導体層１５１にｎ型の低濃度不純物領域１５７を形成し、単結晶半導体層１５２にｐ型の高濃度不純物領域１５９を形成する。まず、単結晶半導体層１５１にｎ型の低濃度不純物領域１５７を形成する。このため、ｐチャネル型トランジスタとなる単結晶半導体層１５２をレジストでマスクし、ドナーを単結晶半導体層１５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極１５５がマスクとなり、単結晶半導体層１５１に自己整合的にｎ型の低濃度不純物領域１５７が形成される。単結晶半導体層１５１のゲート電極１５５と重なる領域はチャネル形成領域１５８となる。 Next, as illustrated in FIG. 10C, an n-type low concentration impurity region 157 is formed in the single crystal semiconductor layer 151, and a p-type high concentration impurity region 159 is formed in the single crystal semiconductor layer 152. First, an n-type low concentration impurity region 157 is formed in the single crystal semiconductor layer 151. Therefore, the single crystal semiconductor layer 152 to be a p-channel transistor is masked with a resist, and a donor is added to the single crystal semiconductor layer 151. Phosphorus or arsenic may be added as a donor. By adding a donor by an ion doping method or an ion implantation method, the gate electrode 155 serves as a mask, and an n-type low-concentration impurity region 157 is formed in the single crystal semiconductor layer 151 in a self-aligning manner. A region overlapping with the gate electrode 155 of the single crystal semiconductor layer 151 is a channel formation region 158.

次に、単結晶半導体層１５２を覆うマスクを除去した後、ｎチャネル型トランジスタとなる単結晶半導体層１５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを単結晶半導体層１５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極１５５がマスクとして機能して、単結晶半導体層１５２にｐ型の高濃度不純物領域１５９が自己整合的に形成される。高濃度不純物領域１５９はソース領域またはドレイン領域として機能する。単結晶半導体層１５２のゲート電極１５６と重なる領域はチャネル形成領域１６０となる。ここでは、ｎ型の低濃度不純物領域１５７を形成した後、ｐ型の高濃度不純物領域１５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域１５９を形成することもできる。 Next, after the mask covering the single crystal semiconductor layer 152 is removed, the single crystal semiconductor layer 151 to be an n-channel transistor is covered with a resist mask. Next, an acceptor is added to the single crystal semiconductor layer 152 by an ion doping method or an ion implantation method. Boron can be added as an acceptor. In the acceptor addition step, the gate electrode 155 functions as a mask, and a p-type high concentration impurity region 159 is formed in the single crystal semiconductor layer 152 in a self-aligned manner. The high concentration impurity region 159 functions as a source region or a drain region. A region overlapping with the gate electrode 156 of the single crystal semiconductor layer 152 is a channel formation region 160. Although the method of forming the p-type high-concentration impurity region 159 after forming the n-type low-concentration impurity region 157 has been described here, the p-type high-concentration impurity region 159 can be formed first.

次に、単結晶半導体層１５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁層を垂直方向の異方性エッチングすることで、図１１（Ａ）に示すように、ゲート電極１５５、１５６の側面に接するサイドウォール絶縁層１６１、１６２を形成する。この異方性エッチングにより、絶縁層１５４もエッチングされる。 Next, after removing the resist covering the single crystal semiconductor layer 151, an insulating film having a single layer structure or a stacked structure formed using a nitrogen compound such as silicon nitride or an oxide such as silicon oxide is formed by a plasma CVD method or the like. By performing anisotropic etching of this insulating layer in the vertical direction, sidewall insulating layers 161 and 162 in contact with the side surfaces of the gate electrodes 155 and 156 are formed as shown in FIG. By this anisotropic etching, the insulating layer 154 is also etched.

次に、図１１（Ｂ）に示すように、単結晶半導体層１５２をレジスト１６５で覆う。単結晶半導体層１５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、単結晶半導体層１５１に高ドーズ量でドナーを添加する。ゲート電極１５５およびサイドウォール絶縁層１６１がマスクとなり、ｎ型の高濃度不純物領域１６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。 Next, as illustrated in FIG. 11B, the single crystal semiconductor layer 152 is covered with a resist 165. In order to form a high-concentration impurity region functioning as a source region or a drain region in the single crystal semiconductor layer 151, a donor is added to the single crystal semiconductor layer 151 with a high dose by an ion implantation method or an ion doping method. Using the gate electrode 155 and the sidewall insulating layer 161 as a mask, an n-type high concentration impurity region 167 is formed. Next, heat treatment for activating donors and acceptors is performed.

活性化の加熱処理の後、図１１（Ｃ）に示すように、水素を含んだ絶縁層１６８を形成する。絶縁層１６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁層１６８中に含まれる水素を単結晶半導体層１５１、１５２中に拡散させる。絶縁層１６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。単結晶半導体層１５１、１５２に水素を供給することで、単結晶半導体層１５１、１５２中および絶縁層１５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。 After the heat treatment for activation, an insulating layer 168 containing hydrogen is formed as shown in FIG. After the insulating layer 168 is formed, heat treatment is performed at a temperature of 350 ° C to 450 ° C, so that hydrogen contained in the insulating layer 168 is diffused into the single crystal semiconductor layers 151 and 152. The insulating layer 168 can be formed by depositing silicon nitride or silicon nitride oxide by a plasma CVD method with a process temperature of 350 ° C. or lower. By supplying hydrogen to the single crystal semiconductor layers 151 and 152, defects that become trapping centers in the single crystal semiconductor layers 151 and 152 and at the interface with the insulating layer 154 can be effectively compensated.

その後、層間絶縁層１６９を形成する。層間絶縁層１６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁層１６９にコンタクトホールを形成した後、図１１（Ｃ）に示すように配線１７０を形成する。配線１７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。 Thereafter, an interlayer insulating layer 169 is formed. The interlayer insulating layer 169 is an insulating film made of an inorganic material such as a silicon oxide film or a BPSG (Boron Phosphorus Silicon Glass) film, or a single-layer film or a laminated structure selected from organic resin films such as polyimide and acrylic. It can be formed of a film. After a contact hole is formed in the interlayer insulating layer 169, a wiring 170 is formed as shown in FIG. For example, the wiring 170 can be formed of a conductive film having a three-layer structure in which a low-resistance metal film such as an aluminum film or an aluminum alloy film is sandwiched between barrier metal films. The barrier metal film can be formed of a metal film such as molybdenum, chromium, or titanium.

以上の工程により、ｎチャネル型トランジスタとｐチャネル型トランジスタを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する単結晶半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。 Through the above steps, a semiconductor device including an n-channel transistor and a p-channel transistor can be manufactured. Since the concentration of the metal element in the single crystal semiconductor layer included in the channel formation region is reduced in the manufacturing process of the SOI substrate, a transistor in which off current is small and variation in threshold voltage is suppressed can be manufactured. it can.

図１０および図１１を参照してトランジスタの作製方法を説明したが、トランジスタの他、容量、抵抗などトランジスタと共になど各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。 Although the method for manufacturing a transistor has been described with reference to FIGS. 10A to 10C, a high-value-added semiconductor device can be manufactured by forming various semiconductor elements such as a transistor and a transistor in addition to a transistor. it can. Hereinafter, specific embodiments of the semiconductor device will be described with reference to the drawings.

まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１２はマイクロプロセッサ５００の構成例を示すブロック図である。 First, a microprocessor will be described as an example of a semiconductor device. FIG. 12 is a block diagram illustrating a configuration example of the microprocessor 500.

マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。 The microprocessor 500 includes an arithmetic circuit 501 (also referred to as Arithmetic logic unit. ALU), an arithmetic circuit controller 502 (ALU Controller), an instruction analyzer 503 (Instruction Decoder), an interrupt controller 504 (Interrupt Controller), and a timing controller. 505 (Timing Controller), a register 506 (Register), a register controller 507 (Register Controller), a bus interface 508 (Bus I / F), a read-only memory 509, and a memory interface 510.

バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。 An instruction input to the microprocessor 500 via the bus interface 508 is input to the instruction analysis unit 503 and decoded, and then to the arithmetic circuit control unit 502, the interrupt control unit 504, the register control unit 507, and the timing control unit 505. Entered. The arithmetic circuit control unit 502, the interrupt control unit 504, the register control unit 507, and the timing control unit 505 perform various controls based on the decoded instruction.

演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図１２に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。 The arithmetic circuit control unit 502 generates a signal for controlling the operation of the arithmetic circuit 501. The interrupt control unit 504 is a circuit that processes an interrupt request from an external input / output device or a peripheral circuit while the microprocessor 500 is executing a program. And processing an interrupt request. The register control unit 507 generates an address of the register 506 and reads and writes the register 506 in accordance with the state of the microprocessor 500. The timing control unit 505 generates a signal that controls the operation timing of the arithmetic circuit 501, the arithmetic circuit control unit 502, the instruction analysis unit 503, the interrupt control unit 504, and the register control unit 507. For example, the timing control unit 505 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1. As shown in FIG. 12, the internal clock signal CLK2 is input to another circuit.

次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１３は、このような半導体装置の構成例を示すブロック図である。図１３に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。 Next, an example of a semiconductor device having a function of performing transmission / reception of data without contact and an arithmetic function will be described. FIG. 13 is a block diagram illustrating a configuration example of such a semiconductor device. The semiconductor device illustrated in FIG. 13 can be referred to as a computer that operates by transmitting and receiving signals to and from an external device by wireless communication (hereinafter referred to as “RFCPU”).

図１３に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。 As illustrated in FIG. 13, the RFCPU 511 includes an analog circuit unit 512 and a digital circuit unit 513. The analog circuit portion 512 includes a resonance circuit 514 having a resonance capacity, a rectifier circuit 515, a constant voltage circuit 516, a reset circuit 517, an oscillation circuit 518, a demodulation circuit 519, and a modulation circuit 520. The digital circuit unit 513 includes an RF interface 521, a control register 522, a clock controller 523, an interface 524, a central processing unit 525, a random access memory 526, and a read only memory 527.

ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。 The outline of the operation of the RFCPU 511 is as follows. A signal received by the antenna 528 generates an induced electromotive force by the resonance circuit 514. The induced electromotive force is charged in the capacitor unit 529 through the rectifier circuit 515. Capacitance portion 529 is preferably formed of a capacitor such as a ceramic capacitor or an electric double layer capacitor. The capacitor portion 529 does not need to be integrated on the substrate constituting the RFCPU 511, and can be incorporated into the RFCPU 511 as another component.

リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。 The reset circuit 517 generates a signal that resets and initializes the digital circuit portion 513. For example, a signal that rises after a rise in the power supply voltage is generated as a reset signal. The oscillation circuit 518 changes the frequency and duty ratio of the clock signal in accordance with the control signal generated by the constant voltage circuit 516. The demodulation circuit 519 is a circuit that demodulates the received signal, and the modulation circuit 520 is a circuit that modulates data to be transmitted.

例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。 For example, the demodulation circuit 519 is formed of a low-pass filter, and binarizes an amplitude modulation (ASK) reception signal based on the amplitude fluctuation. In addition, in order to transmit transmission data by changing the amplitude of an amplitude modulation (ASK) transmission signal, the modulation circuit 520 changes the amplitude of the communication signal by changing the resonance point of the resonance circuit 514.

クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。 The clock controller 523 generates a control signal for changing the frequency and duty ratio of the clock signal in accordance with the power supply voltage or the current consumption in the central processing unit 525. The power supply management circuit 530 monitors the power supply voltage.

アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。 A signal input from the antenna 528 to the RFCPU 511 is demodulated by the demodulation circuit 519 and then decomposed into a control command and data by the RF interface 521. The control command is stored in the control register 522. The control command includes reading of data stored in the read-only memory 527, writing of data to the random access memory 526, an arithmetic instruction to the central processing unit 525, and the like.

中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。 The central processing unit 525 accesses the read-only memory 527, the random access memory 526, and the control register 522 via the interface 524. The interface 524 has a function of generating an access signal for any of the read-only memory 527, the random access memory 526, and the control register 522 from the address requested by the central processing unit 525.

中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。 As a calculation method of the central processing unit 525, a method in which an OS (operating system) is stored in the read-only memory 527 and a program is read and executed together with activation can be employed. Further, it is also possible to adopt a method in which an arithmetic circuit is configured by a dedicated circuit and arithmetic processing is processed in hardware. In the system using both hardware and software, a system in which a part of arithmetic processing is performed by a dedicated arithmetic circuit and the remaining arithmetic operations are processed by the central processing unit 525 using a program can be applied.

次に、図１４〜図１６を用いて、半導体装置として表示装置について説明する。 Next, a display device as a semiconductor device will be described with reference to FIGS.

上記実施の形態で説明した半導体基板の作製工程では、ガラス基板を支持基板に適用することが可能となる。 In the manufacturing process of the semiconductor substrate described in the above embodiment mode, a glass substrate can be used as a supporting substrate.

図１４は支持基板１０１を用いた半導体基板の正面図である。１枚の半導体基板の面積内に半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、半導体基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。 FIG. 14 is a front view of a semiconductor substrate using the support substrate 101. A liquid crystal display device and an electroluminescence display device can be manufactured by forming a semiconductor element within the area of one semiconductor substrate. In addition to such a display device, various semiconductor devices such as a solar cell, a photo IC, and a semiconductor memory device can be manufactured using a semiconductor substrate.

図１４に示すように、単結晶半導体層３０２に表示パネルの形成領域３１０が含まれる。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域３１０には、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）を含んでいる。 As shown in FIG. 14, the single crystal semiconductor layer 302 includes a display panel formation region 310. The display panel includes a scan line driver circuit, a signal line driver circuit, and a pixel portion. Therefore, the display panel formation region 310 includes regions in which these are formed (a scanning line driver circuit formation region 311, a signal line driver circuit formation region 312, and a pixel formation region 313).

図１５は液晶表示装置を説明するための図面である。図１５（Ａ）は液晶表示装置の画素の平面図であり、図１５（Ｂ）は、Ｊ−Ｋ切断線による図１５（Ａ）の断面図である。 FIG. 15 is a diagram for explaining a liquid crystal display device. 15A is a plan view of a pixel of the liquid crystal display device, and FIG. 15B is a cross-sectional view of FIG. 15A taken along the line JK.

図１５（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、支持基板に貼り合わせられた単結晶半導体層３０２から形成された層であり、画素のＴＦＴ３２５を構成する。 As shown in FIG. 15A, the pixel includes a single crystal semiconductor layer 320, a scan line 322 intersecting with the single crystal semiconductor layer 320, a signal line 323 intersecting with the scan line 322, a pixel electrode 324, and a pixel. An electrode 328 that electrically connects the electrode 324 and the single crystal semiconductor layer 320 is provided. The single crystal semiconductor layer 320 is a layer formed from the single crystal semiconductor layer 302 attached to a supporting substrate, and constitutes a pixel TFT 325.

半導体基板には上記実施の形態に示した製造装置にて作製した基板が用いられている。図１５（Ｂ）に示すように、支持基板１０１上に、絶縁層３１５及び単結晶半導体層３２０が積層されている。支持基板１０１は分割されたマザーガラス３０１である。単結晶半導体層３２０には、チャネル形成領域３４１、ドナーが添加されたｎ型の高濃度不純物領域３４２が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。 As the semiconductor substrate, a substrate manufactured by the manufacturing apparatus described in the above embodiment is used. As illustrated in FIG. 15B, the insulating layer 315 and the single crystal semiconductor layer 320 are stacked over the supporting substrate 101. The support substrate 101 is a divided mother glass 301. In the single crystal semiconductor layer 320, a channel formation region 341 and an n-type high concentration impurity region 342 to which a donor is added are formed. The gate electrode of the TFT 325 is included in the scanning line 322, and one of the source electrode and the drain electrode is included in the signal line 323.

層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、支持基板１０１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４２との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。 A signal line 323, a pixel electrode 324, and an electrode 328 are provided over the interlayer insulating film 327. A columnar spacer 329 is formed on the interlayer insulating film 327. An alignment film 330 is formed to cover the signal line 323, the pixel electrode 324, the electrode 328, and the columnar spacer 329. The counter substrate 332 is provided with a counter electrode 333 and an alignment film 334 that covers the counter electrode. The columnar spacer 329 is formed to maintain a gap between the support substrate 101 and the counter substrate 332. A liquid crystal layer 335 is formed in a gap formed by the columnar spacers 329. A connection portion between the signal line 323 and the electrode 328 and the high-concentration impurity region 342 has a step in the interlayer insulating film 327 due to the formation of the contact hole. Therefore, the alignment of the liquid crystal in the liquid crystal layer 335 is easily disturbed in the connection portion. For this reason, columnar spacers 329 are formed at the step portions to prevent disorder of the alignment of the liquid crystal.

次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１６を参照して説明する。図１６（Ａ）はＥＬ表示装置の画素の平面図であり、図１６（Ｂ）は、Ｊ−Ｋ切断線による図１６（Ａ）の断面図である。 Next, an electroluminescent display device (hereinafter referred to as an EL display device) will be described with reference to FIG. FIG. 16A is a plan view of a pixel of the EL display device, and FIG. 16B is a cross-sectional view of FIG. 16A taken along the line JK.

図１６（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、単結晶半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０３、４０４は、本発明に係る製造装置により作製される単結晶半導体基板から剥離された層である。 As shown in FIG. 16A, the pixel includes a selection transistor 401 made of TFT, a display control transistor 402, a scanning line 405, a signal line 406, a current supply line 407, and a pixel electrode 408. Each pixel is provided with a light-emitting element having a structure in which a layer (EL layer) formed including an electroluminescent material is sandwiched between a pair of electrodes. One electrode of the light emitting element is a pixel electrode 408. In the single crystal semiconductor layer 403, a channel formation region, a source region, and a drain region of the selection transistor 401 are formed. In the single crystal semiconductor layer 404, a channel formation region, a source region, and a drain region of the display control transistor 402 are formed. The single crystal semiconductor layers 403 and 404 are layers separated from the single crystal semiconductor substrate manufactured by the manufacturing apparatus according to the present invention.

選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。 In the selection transistor 401, the gate electrode is included in the scanning line 405, one of the source electrode and the drain electrode is included in the signal line 406, and the other is formed as the electrode 410. In the display control transistor 402, the gate electrode 412 is electrically connected to the electrode 411, one of the source electrode and the drain electrode is formed as an electrode 413 electrically connected to the pixel electrode 408, and the other is supplied with current. Included in line 407.

表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１６（Ｂ）に示すように、絶縁層４００上に単結晶半導体層４０４が設けられており、単結晶半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、半導体基板は、上記実施の形態で示した製造装置で作製した半導体基板が用いられている。 The display control transistor 402 is a p-channel TFT. As shown in FIG. 16B, a single crystal semiconductor layer 404 is provided over the insulating layer 400, and a channel formation region 451 and a p-type high concentration impurity region 452 are formed in the single crystal semiconductor layer 404. Has been. Note that a semiconductor substrate manufactured by the manufacturing apparatus described in the above embodiment is used as the semiconductor substrate.

表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により支持基板１０１に固定されている。 An interlayer insulating film 427 is formed to cover the gate electrode 412 of the display control transistor 402. Over the interlayer insulating film 427, a signal line 406, a current supply line 407, electrodes 411, 413, and the like are formed. Further, a pixel electrode 408 that is electrically connected to the electrode 413 is formed over the interlayer insulating film 427. The peripheral portion of the pixel electrode 408 is surrounded by an insulating partition layer 428. An EL layer 429 is formed over the pixel electrode 408, and a counter electrode 430 is formed over the EL layer 429. A counter substrate 431 is provided as a reinforcing plate, and the counter substrate 431 is fixed to the support substrate 101 by a resin layer 432.

ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。 There are two methods for controlling the gradation of an EL display device: a current driving method in which the luminance of a light emitting element is controlled by current, and a voltage driving method in which the basis is controlled by voltage. The current driving method has characteristics of transistors for each pixel. When the difference in values is large, it is difficult to adopt, and for this purpose, a correction circuit for correcting variation in characteristics is required. Since an EL display is manufactured by a manufacturing method including an SOI substrate manufacturing process and a gettering process, characteristics of the selection transistor 401 and the display control transistor 402 are eliminated from pixel to pixel, so that a current driving method is employed. be able to.

半導体基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。 Various electrical devices can be manufactured by using a semiconductor substrate. Electrical equipment includes video cameras, digital cameras, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game machines, personal digital assistants (mobile computers, mobile phones, portable game machines, electronic books, etc.) An image reproduction apparatus provided with a recording medium (specifically, an apparatus provided with a display device capable of reproducing audio data stored in a recording medium such as a DVD (digital versatile disc) and displaying the stored image data) Etc. are included.

図１７を用いて、電気機器の具体的な態様を説明する。図１７（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１５で説明した液晶表示装置または図１６で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。 A specific mode of the electric device will be described with reference to FIG. FIG. 17A is an external view illustrating an example of a mobile phone 901. The cellular phone 901 includes a display unit 902, operation switches 903, and the like. By applying the liquid crystal display device described in FIG. 15 or the EL display device described in FIG. 16 to the display portion 902, the display portion 902 with less display unevenness and excellent image quality can be obtained.

また、図１７（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１５で説明した液晶表示装置または図１６で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。 FIG. 17B is an external view illustrating a configuration example of the digital player 911. The digital player 911 includes a display unit 912, an operation unit 913, an earphone 914, and the like. A headphone or a wireless earphone can be used instead of the earphone 914. Even when the screen size is about 0.3 inch to 2 inches by applying the liquid crystal display device described in FIG. 15 or the EL display device described in FIG. 16 to the display portion 912. A high-definition image and a large amount of character information can be displayed.

また、図１７（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図１３のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１５で説明した液晶表示装置、または図１６で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。 FIG. 17C is an external view of the electronic book 921. This electronic book 921 includes a display portion 922 and operation switches 923. The electronic book 921 may have a built-in modem or a built-in RF CPU in FIG. 13 so that information can be transmitted and received wirelessly. By applying the liquid crystal display device described in FIG. 15 or the EL display device described in FIG. 16 to the display portion 922, high-quality display can be performed.

また、図１８は本発明を適用した携帯電話８５００の構成の別の一例であり、図１８（Ａ）が正面図、図１８（Ｂ）が背面図、図１８（Ｃ）が展開図である。携帯電話８５００は、電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。 18A and 18B show another example of the structure of the mobile phone 8500 to which the present invention is applied. FIG. 18A is a front view, FIG. 18B is a rear view, and FIG. . The cellular phone 8500 is a so-called smartphone that has both functions of a telephone and a portable information terminal, has a built-in computer, and can perform various data processing in addition to voice calls.

携帯電話８５００は、筐体８５０１及び１００２二つの筐体で構成されている。筐体８５０１には、表示部８５１１、スピーカー８５１２、マイクロフォン８５１３、操作キー８５１４、ポインティングデバイス８５１５、カメラ用レンズ８５１６、外部接続端子８５１７、イヤホン端子８５１８等を備え、筐体８５０２には、キーボード８５２１、外部メモリスロット８５２２、カメラ用レンズ８５２３、ライト８５２４等を備えている。また、アンテナは筐体８５０１内部に内蔵されている。表示部８５１１に、図１５で説明した液晶表示装置または図１６で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。 A cellular phone 8500 includes two housings 8501 and 1002. The housing 8501 includes a display portion 8511, a speaker 8512, a microphone 8513, operation keys 8514, a pointing device 8515, a camera lens 8516, an external connection terminal 8517, an earphone terminal 8518, and the like. The housing 8502 includes a keyboard 8521, An external memory slot 8522, a camera lens 8523, a light 8524, and the like are provided. An antenna is incorporated in the housing 8501. By applying the liquid crystal display device described in FIG. 15 or the EL display device described in FIG. 16 to the display portion 8511, a display portion with less display unevenness and high image quality can be obtained.

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。 In addition to the above structure, a non-contact IC chip, a small recording device, or the like may be incorporated.

表示部８５１１には、使用形態に応じて表示の方向が適宜変化する。表示部８５１１と同一面上にカメラ用レンズ８５１６を備えているため、テレビ電話が可能である。また、表示部８５１１をファインダーとしカメラ用レンズ８５２３及びライト８５２４で静止画及び動画の撮影が可能である。スピーカー８５１２及びマイクロフォン８５１３は音声通話に限らず、テレビ電話、録音、再生等が可能である。操作キー８５１４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。更に、重なり合った筐体８５０１と筐体８５０２（図１８（Ａ））は、スライドし図１８（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード８５２１、ポインティングデバイス８５１５を用い円滑な操作が可能である。外部接続端子８５１７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット８５２２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。 The display direction of the display portion 8511 changes as appropriate in accordance with the usage pattern. Since the camera lens 8516 is provided on the same surface as the display portion 8511, a videophone can be used. Further, a still image and a moving image can be taken with the camera lens 8523 and the light 8524 using the display portion 8511 as a viewfinder. The speaker 8512 and the microphone 8513 can be used for videophone calls, recording and playing sound, and the like as well as voice calls. With the operation keys 8514, incoming / outgoing calls, simple information input such as e-mail, screen scrolling, cursor movement, and the like can be performed. Further, the housing 8501 and the housing 8502 (FIG. 18A) which overlap with each other are slid and developed as illustrated in FIG. 18C, so that the portable information terminal can be used. In this case, smooth operation can be performed using the keyboard 8521 and the pointing device 8515. The external connection terminal 8517 can be connected to an AC adapter and various types of cables such as a USB cable, and charging and data communication with a personal computer or the like are possible. Further, a recording medium can be inserted into the external memory slot 8522 so that a larger amount of data can be stored and moved.

また、上記機能に加えて、赤外線通信機能、テレビ受信機能等を備えたものであってもよい。 In addition to the above functions, an infrared communication function, a television reception function, or the like may be provided.

以上のようにして、本発明に係る発光装置を適用して電子機器や照明器具を得ることができる。本発明に係る発光装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, an electronic device or a lighting fixture can be obtained by using the light-emitting device according to the present invention. The applicable range of the light-emitting device according to the present invention is so wide that the light-emitting device can be applied to electronic devices in various fields.

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.

本発明に係る製造装置で製造される基板の一例を示す図。The figure which shows an example of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板の作製工程を示す断面図。Sectional drawing which shows the preparation process of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板の作製方法の一例を示す図。The figure which shows an example of the preparation methods of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置を示す図。The figure which shows the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置を示す図。The figure which shows the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板の作製工程を示す断面図。Sectional drawing which shows the preparation process of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板の作製方法の一例を示す図。The figure which shows an example of the preparation methods of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造システムを示す図。The figure which shows the manufacturing system which concerns on this invention. 本発明に係る製造装置で製造される基板の処理工程を示す断面図。Sectional drawing which shows the process process of the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device using a substrate manufactured by a manufacturing apparatus according to the present invention. 本発明に係る製造装置で製造される基板を用いた半導体装置の作製方法の一例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device using a substrate manufactured by a manufacturing apparatus according to the present invention. 本発明に係る製造装置で製造される基板を用いた半導体装置の一例を示す図。The figure which shows an example of the semiconductor device using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた半導体装置の一例を示す図。The figure which shows an example of the semiconductor device using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた表示装置の一例を示す図。The figure which shows an example of the display apparatus using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた表示装置の一例を示す図。The figure which shows an example of the display apparatus using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた表示装置の一例を示す図。The figure which shows an example of the display apparatus using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた電子機器を示す図。The figure which shows the electronic device using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention. 本発明に係る製造装置で製造される基板を用いた電子機器を示す図。The figure which shows the electronic device using the board | substrate manufactured with the manufacturing apparatus which concerns on this invention.

符号の説明Explanation of symbols

１０１ 基板
１０３ イオンビーム
１０４ 絶縁膜
１０５ 絶縁膜
１０５ 前記絶縁膜
１０７ 絶縁膜
１０８ 表面平坦化処理
１１１ 半導体基板
１１３ 剥離層
１１５ 単結晶半導体層
１５１ 単結晶半導体層
１５２ 単結晶半導体層
１５４ 絶縁層
１５５ ゲート電極
１５６ ゲート電極
１５７ 低濃度不純物領域
１５８ チャネル形成領域
１５９ 高濃度不純物領域
１６０ チャネル形成領域
１６１ サイドウォール絶縁層
１６５ レジスト
１６７ 高濃度不純物領域
１６８ 絶縁層
１６９ 層間絶縁層
１７０ 配線
２０１ 半導体基板準備
２０２ 絶縁膜形成
２０３ 損傷層形成
２０５ 絶縁膜形成
２０７ 絶縁膜表面平坦化
２０９ 基板表裏反転
２１１ 支持基板準備
２１３ パーティクルの除去
２１５ 絶縁膜形成
２１７ 表面処理
２２１ 半導体層形成
２２３ 薄膜トランジスタ層形成
２５１ カセット室
２５２ カセット室
２５４ 搬送室
２５４ａ 基板搬送機構
２５５ 搬送室
２５５ａ 搬送機構
２５６ 受渡室
２５７ 成膜室
２５８ 成膜室
２５９ 成膜室
２６０ プラズマ処理室
２６１ クラスタイオンビーム室
２６２ａ 反転室
２６２ｂ 反転室
２６３ 貼り合せ室
２６４ 熱処理室
２６５ 冷却室
２６６ 取出室
２６７ 洗浄室
２７０ 基板
２７１ ピン
２７２ アライメント機構
２７３ 搬送機構
２８０ 下部基板ホルダ
２８１ 上部基板ホルダ
２８２ 押圧装置
２９０ 残渣部分
３０１ マザーガラス
３０２ 単結晶半導体層
３１０ 形成領域
３１１ 領域
３１２ 信号線駆動回路形成領域
３１３ 画素形成領域
３１５ 絶縁層
３２０ 単結晶半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
３４１ チャネル形成領域
３４２ 高濃度不純物領域
３５１ 支持基板ストッカ
３５２ 単結晶半導体基板ストッカ
３５３ 洗浄機
３５４ スパッタ成膜装置
３５５ 洗浄機
３５６ 製造装置
３５７ 装置
３６０ 熱処理装置
３６１ イオンドープ装置
３６２ 熱処理装置
３６３ プラズマエッチング装置
３６４ レーザーアニール装置
３６５ 半導体基板ストッカ
３７０ 単結晶半導体基板周辺エッチング装置
３７１ 熱処理装置
３７２ 洗浄機付ＣＭＰ装置
３８０ クリーンルーム
３８１ 経路
３８２ 経路
４００ 絶縁層
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 単結晶半導体層
４０４ 単結晶半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ
８５００ 携帯電話
８５００ 携帯電話
８５０１ 筐体
８５０２ 筐体
８５１１ 表示部
８５１１ 表示部
８５１２ スピーカー
８５１３ マイクロフォン
８５１４ 操作キー
８５１５ ポインティングデバイス
８５１６ カメラ用レンズ
８５１７ 外部接続端子
８５１８ イヤホン端子
８５２１ キーボード
８５２２ 外部メモリスロット
８５２３ カメラ用レンズ
８５２４ ライト 101 Substrate 103 Ion beam 104 Insulating film 105 Insulating film 105 The insulating film 107 Insulating film 108 Surface planarization treatment 111 Semiconductor substrate 113 Peeling layer 115 Single crystal semiconductor layer 151 Single crystal semiconductor layer 152 Single crystal semiconductor layer 154 Insulating layer 155 Gate electrode 156 Gate electrode 157 Low-concentration impurity region 158 Channel-forming region 159 High-concentration impurity region 160 Channel-forming region 161 Side wall insulating layer 165 Resist 167 High-concentration impurity region 168 Insulating layer 169 Interlayer insulating layer 170 Wiring 201 Semiconductor substrate preparation 202 Insulating film formation 203 Damaged layer formation 205 Insulating film formation 207 Insulating film surface flattening 209 Substrate inversion 211 Support substrate preparation 213 Particle removal 215 Insulating film formation 217 Surface treatment 221 Semiconductor layer formation 223 Thin film transistor layer Formation 251 Cassette chamber 252 Cassette chamber 254 Transfer chamber 254a Substrate transfer mechanism 255 Transfer chamber 255a Transfer mechanism 256 Delivery chamber 257 Deposition chamber 258 Deposition chamber 259 Deposition chamber 260 Plasma processing chamber 261 Cluster ion beam chamber 262a Inversion chamber 262b Inversion chamber 263 Bonding chamber 264 Heat treatment chamber 265 Cooling chamber 266 Extraction chamber 267 Cleaning chamber 270 Substrate 271 Pin 272 Alignment mechanism 273 Transport mechanism 280 Lower substrate holder 281 Upper substrate holder 282 Pressing device 290 Residual portion 301 Mother glass 302 Single crystal semiconductor layer 310 formation Region 311 Region 312 Signal line driver circuit formation region 313 Pixel formation region 315 Insulating layer 320 Single crystal semiconductor layer 322 Scan line 323 Signal line 324 Pixel electrode 325 TFT
327 Interlayer insulating film 328 Electrode 329 Columnar spacer 330 Alignment film 332 Counter substrate 333 Counter electrode 334 Alignment film 335 Liquid crystal layer 341 Channel formation region 342 High concentration impurity region 351 Support substrate stocker 352 Single crystal semiconductor substrate stocker 353 Cleaning machine 354 Sputter deposition Device 355 Cleaning device 356 Manufacturing device 357 Device 360 Heat treatment device 361 Ion doping device 362 Heat treatment device 363 Plasma etching device 364 Laser annealing device 365 Semiconductor substrate stocker 370 Single crystal semiconductor substrate peripheral etching device 371 Heat treatment device 372 Cleaner-equipped CMP device 380 Clean room 381 path 382 path 400 insulating layer 401 selection transistor 402 display control transistor 403 single crystal semiconductor layer 404 single crystal semiconductor layer 405 scanning line 06 Signal line 407 Current supply line 408 Pixel electrode 410 Electrode 411 Electrode 412 Gate electrode 413 Electrode 427 Interlayer insulating film 428 Partition layer 429 EL layer 430 Counter electrode 431 Counter substrate 432 Resin layer 451 Channel formation region 452 High concentration impurity region 500 Microprocessor 501 arithmetic circuit 502 arithmetic circuit control unit 503 instruction analysis unit 504 control unit 505 timing control unit 506 register 507 register control unit 508 bus interface 509 dedicated memory 510 memory interface 511 RFCPU
512 Analog circuit unit 513 Digital circuit unit 514 Resonant circuit 515 Rectifier circuit 516 Constant voltage circuit 517 Reset circuit 518 Oscillator circuit 519 Demodulator circuit 520 Modulator circuit 521 RF interface 522 Control register 523 Clock controller 524 Interface 525 Central processing unit 526 Random access memory 527 Dedicated memory 528 Antenna 529 Capacity unit 530 Power management circuit 901 Mobile phone 902 Display unit 903 Operation switch 911 Digital player 912 Display unit 913 Operation unit 914 Earphone 921 Electronic book 922 Display unit 923 Operation switch 8500 Mobile phone 8500 Mobile phone 8501 Case 8502 Housing 8511 Display portion 8511 Display portion 8512 Speaker 8513 Microphone 8514 Operation keys 515 a pointing device 8516 a camera lens 8517 external connection terminal 8518 earphone terminal 8521 keyboard 8522 external memory slot 8523 a camera lens 8524 Light

Claims (7)

複数の基板を保持する基板保持部と、
前記基板の表面を平坦化するプラズマ処理部と、
前記基板の表面を絶縁膜を形成するスパッタ成膜処理部と、
前記基板の表面と裏面を装置内で反転させる反転部と、
基板と基板との表面を向かい合わせに貼り合わせ、一対の基板とする貼り合せ部と、
前記一対の基板を熱処理する熱処理部と
を有することを特徴とする半導体基板の製造装置。 A substrate holder for holding a plurality of substrates;
A plasma processing unit for planarizing the surface of the substrate;
A sputter deposition processing unit for forming an insulating film on the surface of the substrate;
A reversing unit for reversing the front and back surfaces of the substrate in the apparatus;
Bonding the substrate and the surface of the substrate facing each other, a bonding portion as a pair of substrates,
An apparatus for manufacturing a semiconductor substrate, comprising: a heat treatment section for heat treating the pair of substrates. 請求項１において、
前記基板の表面の異物または汚物を除去する洗浄処理部を有することを特徴とする半導体基板の製造装置。 In claim 1,
An apparatus for manufacturing a semiconductor substrate, comprising: a cleaning processing unit for removing foreign matter or dirt on the surface of the substrate. 請求項１または請求項２において、
前記一対の基板を冷却する冷却部を有することを特徴とする半導体基板の製造装置。 In claim 1 or claim 2,
An apparatus for manufacturing a semiconductor substrate, comprising: a cooling unit that cools the pair of substrates. 請求項１乃至請求項３の何れか一において、
前記一対の基板の表面に絶縁膜を形成する化学気相法成膜処理部を有することを特徴とする半導体基板の製造装置。 In any one of Claims 1 to 3,
An apparatus for manufacturing a semiconductor substrate, comprising: a chemical vapor deposition process unit for forming an insulating film on a surface of the pair of substrates. 請求項１乃至請求項４の何れか一において、
前記プラズマ処理部と、前記スパッタ成膜処理部と、前記反転部と、記貼り合せ部と、前記熱処理部と、は搬送手段を有する搬送室に連結され、並行して少なくとも２つの処理をすることが可能なことを特徴とする半導体基板の製造装置。 In any one of Claims 1 thru | or 4,
The plasma processing unit, the sputter deposition processing unit, the reversing unit, the bonding unit, and the heat treatment unit are connected to a transfer chamber having transfer means and perform at least two processes in parallel. An apparatus for manufacturing a semiconductor substrate, wherein 請求項１乃至請求項４の何れか一において、
前記プラズマ処理部と、前記スパッタ成膜処理部とを、
一つの真空チャンバー内に有することを特徴とする半導体基板の製造装置。 In any one of Claims 1 thru | or 4,
The plasma processing unit and the sputter film forming processing unit,
A semiconductor substrate manufacturing apparatus comprising a single vacuum chamber. 請求項１乃至請求項６の何れか一において、
前記貼り合せ部は、内部を減圧にすることができる真空チャンバーを有し、該真空チャンバーの圧力を１×１０−３Ｐａ以下として処理することが可能なことを特徴とする半導体基板の製造装置。 In any one of Claims 1 thru | or 6,
The bonding unit has a vacuum chamber capable of reducing the pressure inside, and can process the vacuum chamber at a pressure of 1 × 10 −3 Pa or less. .
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