JP2009163758A

JP2009163758A - クロックの異なるバス間におけるデータ転送

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Publication number: JP2009163758A
Application number: JP2009055004A
Authority: JP
Inventors: Adam Fuks; アダム、フクス
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2002-02-22
Filing date: 2009-03-09
Publication date: 2009-07-23
Also published as: EP1478994B1; KR100963706B1; KR20040085209A; CN100343778C; TW200303472A; ATE415665T1; GB0204144D0; DE60324897D1; US20050108482A1; AU2003201487A1; EP1478994A1; US7165184B2; WO2003071405A1; JP2005518042A; TWI291624B; CN1639670A

Abstract

【課題】バスネットワークアーキテクチャにおける周辺機器にアクセスするレジスタの遅延を低減する。
【解決手段】低速バスから高速バスへデータを非同期に転送する方法は、上記高速バスのクロック周波数のサイクルにおける第１の所定時点でデータをラッチすることと、上記高速バスのクロック周波数の同一のサイクルにおける第２の所定時点でデータをラッチすることを備え、上記第２および第１の所定時点の間の時間周期は上記データの周期よりも短く、上記第１および第２の所定時点でラッチされたデータの値が等しい場合、上記ラッチされたデータが第３の所定時点で上記高速バスの上へ転送され、または上記第１および第２の所定時点でサンプリングされた値が異なる場合、現在存在するデータの値が上記第３の所定時点で上記高速バスへ転送される。
【選択図】図１

Description

本発明は、異なるクロック速度で動作するバス間におけるデータ転送に関する。本発明は、限定はしないが、特に、各バスが異なるクロック速度で動作するバスネットワークアーキテクチャを有し、且つこれらのバス間で効果的にデータの転送を行うことができる集積回路への応用に関し、前記集積回路は携帯電話等に応用して用いられるものである。

米国特許明細書６，０６４，６２６（譲受人はＡＲＭＬｉｍｉｔｅｄ）には、集積回路用の周辺バス配列が開示されている。この明細書の序文には既知のバスアーキテクチャが開示されており、このバスアーキテクチャにおいては、高性能システムモジュールに対してはシステムバスを使用し、低電力装置に対しては周辺バスを使用している。これらのシステムおよび周辺バスは同一の速度で動作し、周辺ユニットの特定の動作速度のために必要とされるクロックの再同期化がその周辺ユニットで行われる。システムバスから処理要求信号を受信するために、および周辺バスを経由して周辺ユニットの動作を制御するのに必要なクロック信号と共に処理要求信号を適切な周辺ユニットに供給するためにブリッジが設けられている。集積回路においてこのアーキテクチャを実施する場合、電力消費量がシステムおよび周辺バスの動作速度と関係している、即ち動作速度が速くなるほど電力消費量が大きくなり、周辺バスの静電容量、即ち周辺バスに接続される周辺ユニットの数が多くなるほど電力消費量が大きくなるという欠点がある。

電力消費量を低減するため、明細書６，０６４，６２６が開示するバスアーキテクチャには、システムバスと、１つの高速周辺バスと、少なくとも１つの低速周辺バスと、前記システムバスと前記各周辺バスとの間のブリッジ回路構成とが存在する。周辺ユニットは、動作上の必要性に基づいて高速および低速バスと結合し、可能な限り低速バスを優先する。その結果、高速周辺バスに結合する周辺機器の数を最小限とすることによって、既知のバスアーキテクチャと比較して電力消費量が低減される。

フィリップスセミコンダクターズ社が設計した他のバスアーキテクチャには、７８ＭＨｚの高クロック速度（ＨＣＬＫ）で動作するＡＨＢ（ＡｄｖａｎｃｅｄＨｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅＢｕｓ）と呼ばれるシステムバスと、１３ＭＨｚの低クロック速度（ＰＣＬＫ）で動作するＶＰＢバスと呼ばれる周辺バスとが存在する。このようなアーキテクチャは、上記の従来技術から明らかなように、省電力を達成する一方で、少なくとも２つではなく１つの周辺バスを有している。ＨＤＬｉ（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｖｅＬａｎｇｕａｇｅＩｎｔｅｇｒａｔｏｒ）のＡＨＢ・ＶＰＢ間ブリッジを使用すると、ＡＨＢに結合されたプロセッサ内のレジスタによってＡＨＢから、ＶＰＢバスに結合された周辺機器へアクセスするには最大５ＰＣＬＫサイクルかかる可能性がある。これは最悪の場合、転送では（ＰＣＬＫサイクル当たりＨＣＬＫの６サイクル）×（５サイクルアクセス）＝３０ＨＣＬＫサイクルとなる。これはＡＨＢを駆動しているマイクロコンピュータにとっては長時間の遅延であり、このような遅延は望ましくない。

本発明の目的は、バスネットワークアーキテクチャにおける周辺機器にアクセスするレジスタの遅延を低減することである。

本発明の第１の側面によれば、第１のクロック周波数を有する第１の装置から前記第１のクロック周波数よりも高い第２のクロック周波数を有する第２の装置へデータを転送する方法であって、前記第２のクロック周波数のサイクルにおける第１の所定時点でデータをラッチし、前記第２のクロック周波数の前記サイクルにおける第２の所定時点でデータをラッチし、前記第２および第１の所定時点の間の時間周期は第１のクロック周波数の周期よりも短く、前記第１および第２の所定時点でラッチされたデータの値が等しい場合、ラッチされたデータを第２の装置が結合されているバス上へ第３の所定時点で転送し、または、前記第１および第２の所定時点でサンプリングされた値が異なる場合、現在存在するデータを前記第３の所定時点で前記バス上へ転送する、方法が提供される。

本発明の第２の側面によれば、
第２のクロック周波数で動作する第２の装置から前記第２のクロック周波数よりも低い第１のクロック周波数で動作する第１の装置へデータを転送する方法であって、前記第２のクロック周波数でデータを前記第２の装置から中間レジスタに格納し、前記第１のクロック周波数で前記データを前記中間レジスタから前記第１の装置へ転送する、方法が提供される。

本発明の第３の側面によれば、高速バスを低速バスに結合するデータ転送ブリッジであって、第１の所定時点で前記低速バス上の第１の低速データサンプルをラッチする第１のラッチ手段と、第２の所定時点で前記低速バス上の第２の低速データサンプルをラッチする第２のラッチ手段と、記低速データの前記第１および第２サンプルを比較する比較手段とを備え、前記第１および第２の所定時点の間の時間間隔は、前記低速データの周期よりも短く、前記比較手段は、同一の値の前記第１および第２サンプルに応答し、前記ラッチされたデータを前記高速バス上へ第３の所定時点で転送する第１の手段と、異なる前記第１および第２サンプルに応答し、現在存在する前記低速データのサンプルを第３の所定時点で前記高速バスへ転送する第２の手段と、を含む、データ転送ブリッジが提供される。

本発明の第４の側面によれば、高速データを、前記高速データのクロック速度よりも低い低クロック速度でクロックされる格納装置へ転送する装置であって、前記格納装置は、高速データがクロックされる中間レジスタと、前記中間レジスタに格納されたデータを前記低クロック速度で他のレジスタへ転送する手段とを備える、装置が提供される。

本発明の第１の側面による方法は、ＡＨＢバスと低電力高速アクセスバス（ＬＰＦＡＢ）との間の完全な透過性を達成することによって、単一のＨＣＬＫサイクルを使用してＬＰＦＡＢバス上でレジスタがアクセスすることを可能にする。さらに、ＬＰＦＡＢバス上でのクロックイベントを制限することによって消費電力を削減し、２つのクロックドメイン間におけるデータの正確な受け渡しを保証する。

本発明を添付された図面を参照して以下に一例として説明する。
図面においては、一致する特徴を示すため、同一の参照番号を使用した。

図１を参照すると、図示されたシステムは、例えば７８ＭＨｚの最高システム速度ＨＣＬＫで動作する高度高性能バス（ＡＨＢ）２０へ各双方向リンクを経由して結合された複数の装置を備えているが、前記速度は使用されるプロセッサに応じて他の速度とすることもできる。これらの装置は、プロセッサ１０と、バスに結合された様々な装置によるＡＨＢ２０へのアクセスを制御するアービタ１２と、アドレスデコーダ１４と、一括して１６で示されたオンチップ内部および外部メモリ制御器とを含む。プロセッサ１０がＨＣＬＫよりも高い周波数で動作する場合、バスブリッジ１８がプロセッサ１０とＡＨＢ２０へのリンクとの間に結合される。

ＵＡＲＴ（汎用非同期送受信機）２２、ＧＰＩＯ（多目的入出力）２４およびタイマ２６等の低帯域幅非バスマスタ装置は、双方向リンクによってＬＰＦＡＢ（低電力高速アクセスバス）インタフェース２８へ結合され、それによってそれらのバスインタフェースを単純化し、ＡＨＢ２０の負荷を軽減している。ＬＰＦＡＢインタフェース２８は、ＡＨＢ２０のインタフェース速度またはそれよりも遅い速度、例えば１３ＭＨｚで作動することができる。ＡＨＢ・ＬＰＦＡＢバス間ブリッジ３０によってこれらの装置２２、２４および２６をＡＨＢ２０に接続している。バスブリッジ３０は、ＬＰＦＡＢインタフェースのスレーブデバイスである。

図２を参照すると、バスブリッジ３０はいくつかの動作特徴を含んでおり、説明の都合上、使用される様々な略語を確認しておく。

クロック：
ＰＣＬＫ例えば１３ＭＨｚの周辺装置のクロック。しかし、周辺装置によってはさらに遅いＰＣＬＫを使用し、各周辺装置はＨＣＬＫよりも遅い範囲内で独自のＰＣＬＫ速度を有することができる。
ＷＲＩＴＥ＿ＣＬＫ書き込み用の単一パルス（ＨＣＬＫのゲートパルス）。
ＲＥＡＤ＿ＣＬＫリードクリアレジスタのみに使用される読み出し用の単一パルス（ＨＣＬＫのゲートパルス）。
アドレスバスおよび周辺機器選択ライン
ＨＡＤＤＲアドレスバス（このバスはＲＥＡＤデータの検証にのみ使用される）。
ＰＡアドレスバス
ＰＳＥＬＰＡを使用した周辺機器の選択。
ＥＡＲＬＹ−ＰＳＥＬＨＡＤＤＲバスを使用した周辺機器の選択（この信号はＲＥＡＤデータの検証にのみ使用される）。

データバス：
ＰＤＩ周辺データインバス。
ＰＤＯ（ＰＡアドレスに基づく）周辺データアウトバス。
ＥＡＲＬＹ−ＰＤＯ（ＨＡＤＤＲアドレスに基づき、読み出し検証のみに使用される）周辺データアウト。

レディライン：
ＳＨＡＤＯＷ＿ＲＥＡＤＹ選択アドレスのシャドウレジスタがさらなるデータを受信する準備が整っていること（シャドウレジスタがそのアドレスに使用されていない場合、デフォルトは”１”となる）。

バスブリッジ３０内の様々な機能ブロックにはデータ検証ブロック３２が含まれ、これにデータバスＰＤＯおよびＥＡＲＬＹ−ＰＤＯが接続されている。ＰＤＯバス上の有効データはブロック３２によってデータ案内ブロック３４に供給され、データ案内ブロック３４は出力ＨＲＤＡＴＡを供給する。ＡＨＢアドレスおよび制御ライン３６は、ＨＡＤＤＲ出力３８と、アドレスデコードブロック４０と、制御信号が１ＨＣＬＫサイクル遅延されるブロック４２とに結合されている。ブロック４２は、ＰＡに結合された出力４４、ブロック３４に結合された出力４６、および読み出し（Ｒ）／書き込み（Ｗ）クロックイネーブルおよびＨＲＥＡＤＹ発生器を示すブロック５０の入力に遅延制御信号を供給する出力４８の３つの出力を有している。

アドレスデコードブロック４０は１ＨＣＬＫサイクル遅延ブロック５２に結合され、このブロック５２は出力ＰＳＥＬをブロック５０およびＥＡＲＬＹ−ＰＳＥＬ出力５４に供給する。ブロック５０は、ＳＨＡＤＯＷ＿ＲＥＡＤＹ入力５６および２つの出力５８、６０を有している。出力５８はＨＲＥＡＤＹおよびＨＲＥＳＰ信号をＡＨＢ２０へ供給し、出力６０はクロックイネーブルをクロック発生器ブロック（図示せず）へ供給する。

本発明の第１の側面による方法は、同期の必要がないレジスタのアクセスに関し、特にＡＨＢバスを通過するあらゆるデータが少なくとも半ＨＣＬＫサイクルの間安定し、その結果信頼されて有効データとなることを確実にすることに関する。

ＡＨＢおよびＬＰＦＡＢクロックに関連性がなく、その結果データがＡＨＢ２０（図１）に読み出される際にＬＰＦＡＢレジスタ内で変化する可能性がある場合、一種の読み出し検証が必要とされる。信頼されるためにはデータは安定する必要があるが、その理由は少なくとも半ＨＣＬＫサイクルの間安定していなかったデータは遷移の途中にある可能性があるからである。

図３を参照すると、読み出し検証は、ＡＨＢアドレスラインおよびＬＰＦＡＢアドレスラインの両方にＬＰＦＡＢバス２８（図１）通して伝搬させることによって行われる。各ＬＰＦＡＢ周辺機器ＰＤＥＶは５つのレジスタＲＥＧ１乃至ＲＥＧ５を備えている。各レジスタはそれぞれマルチプレクサＭＵＸ１およびＭＵＸ２の入力に結合された２つの出力を有しており、それによって現在のＨＡＤＤＲアドレスおよびＰＡアドレスからの同時の読み出しが可能となるため、読み出し検証が可能となる。より詳細には、ＭＵＸ１はＨＡＤＤＲアドレスを用いてクロックが合わせられ、ＭＵＸ２はＰＡアドレスを用いてクロックが合わせられ、ＨＡＤＤＲアドレスはＰＡアドレスよりも少なくとも１ＨＣＬＫサイクル進んでいる。この例においては、ＨＡＤＤＲアドレスは実際の読み出しのおよそ２サイクル前にＡＨＢバス上に乗せられる。より詳細には、図５Ａおよび６Ａの時間Ｔ１であるＨＣＬＫの立ち上がり後にアドレスが乗せられ、図５Ａおよび６Ａの時間Ｔ２である次の立ち上がり時にＡＨＢ周辺機器によってアドレスがラッチされ、図５Ａおよび６Ａの時間Ｔ３である次のＨＣＬＫの立ち上がり時に実際にデータ転送が行われる。

図２、５Ａ乃至５Ｃおよび６Ａ乃至６Ｃを参照すると、読み出し検証スキームにおいて、（１）データ検証ブロック３２は、時間Ｔ１、即ちＨＣＬＫの立ち上がり時にＥＡＲＬＹ＿ＰＤＯ（ＨＡＤＤＲに基づくデータアウト）の値でラッチし、（２）データ検証ブロック３２は、時間Ｔ２、即ち時間Ｔ１直後のＨＣＬＫの立ち下り時にＰＤＯ（ＰＡに基づくデータアウト）の値でラッチし、（３）データ検証ブロック３２は、時間Ｔ１およびＴ２に行った読み出しを比較する。これらが同一、即ち図５Ｂに示されているようである場合、時間Ｔ３におけるＰＤＯ値がいかなるものであっても、このデータ“Ａ”は時間Ｔ３、即ち時間Ｔ１の次の立ち上がりでＡＨＢバス２０（図１）へ転送される。これは、時間Ｔ２とＴ３との間でデータが変化しないという保証がないためである。しかし、時間Ｔ１およびＴ２における読み出しが異なっている場合、即ち図６Ｂに示されているような場合、ＰＣＬＫの立ち上がりが時間Ｔ１とＴ２との間に発生したということを意味しており、ＰＣＬＫは必ずＨＣＬＫよりも遅いため、時間Ｔ２とＴ３との間では新たな立ち上がりはない、即ち図６Ｂに示されているようであることが保証できる。即ち、時間Ｔ３ではデータは安定するため、データ検証ブロック３２はＰＤＯ値“Ｂ”（図６Ｃ）を直接ＡＨＢバス上に乗せることを許可する。

このデータ検証スキームでは、安定したデータが保証される一方で、データ転送での遅延が発生することがない。時間Ｔ１およびＴ２においてラッチされた読み出しの比較を行うロジックは、半ＨＣＬＫサイクルで比較を行う。

読み出し検証プロセスを、図７に示されたフローチャートで纏める。ブロック６２において、時間Ｔ１でＰＤＯ＿ＥＡＲＬＹの値をラッチする。ブロック６４において、時間Ｔ２でＰＤＯの値をラッチする。ブロック６６において、時間Ｔ１およびＴ２でラッチされた値を比較する。ブロック６８において、ラッチされた値が等しいかを確認し、これらが等しい場合（Ｙ）、ブロック７０において、時間Ｔ３でデータをＡＨＢバスに転送する。これらが等しくない場合（Ｎ）、ブロック７２において、時間Ｔ３でデータをＡＨＢバスに転送する。

ＰＡバスがＬＰＦＡＢ上で有効なレジスタであるアドレスを含んでいる場合は、必ずレジスタ読み出しが行われる。読み出しの時間を示すためにクロックが使用されることはない。データは常にＰＤＯバスを介して各周辺機器から多重送信され、ワイヤードＯＲＰＤＯ＿ＭＵＸブロックにおいて結合される。指示されたアドレスを含んでいない周辺機器はゼロを出力する。

（レジスタの内容を読み出し時に変更する必要がある）リードクリアアクセスの場合、ＲＥＡＤ＿ＣＬＫを用いてレジスタが読み出されたことをブロックに伝える。

書き込みを行う場合、レジスタの性質が使用されているプロシージャに影響を与える。図４を参照すると、制御レジスタ７４（周辺機器ではなくプロセッサによって書き込みのみが可能なレジスタ）が、ＰＡアドレスＰＳＥＬを設定することによってデータライン７６を介してＰＤＩから書き込みをされ、ＷＲＩＴＥ＿ＣＬＫの立ち上がり時に書き込みが行われる。

プロセッサおよび周辺機器の両方によって書き込み可能なレジスタ７８は、プロセッサからデータを受信した際にシャドウレジスタ８０を使用する。このような場合、プロセッサはシャドウレジスタ８０に対して書き込みを行い、その後データはＭＵＸ８４を経由して実際のレジスタ７８に転送される。シャドウレジスタ制御器８２はシャドウレジスタと実際のレジスタ７８との間のデータ転送を制御し、実際のレジスタ７８はＰＣＬＫにクロックが合わせられる。周辺装置がＰＣＬＫでクロックされることから書き込みを行う場合、ＰＤＯからのデータは、実際のレジスタ７８に書き込みを行うためのＭＵＸ８４に直接印加される。

より詳細には、ＨＣＬＫドメイン、即ちＡＨＢからＰＣＬＫドメインへのデータの正確な受け渡しを保証するためには、データをＰＣＬＫに同期させる必要がある。同期させるにはおよそ１ＰＣＬＫサイクルの時間を要し、これは比較的長い時間となるため、プロセッサを遅延させることは理想的ではない。その代わり、プロセッサはＷＲＩＴＥ＿ＣＬＫを制御レジスタのように用いてシャドウレジスタ８０に対して書き込みを行い、その後実際のレジスタ７８へ進んでデータを転送する。

この書き込み方法では、１ＨＣＬＫサイクルでシャドウレジスタに書き込みを行い、先へ進むことをプロセッサに許容する。しかし、ＳＨＡＤＯＷ＿ＲＥＡＤＹが低い限り、プロセッサはシャドウレジスタ８０に対してさらなる書き込みを行うことまたは読み出しを行うことを禁止される。このシャドウレジスタ８０に対する書き込み／読み出しの禁止によって、古いデータが実際のレジスタ７８に転送される前に新たなデータがシャドウレジスタ８０に書き込まれることを回避すると共に、プロセッサが再度シャドウレジスタ８０から古いデータを読み出すことを回避する。シャドウレジスタ制御器８２の作動中にプロセッサがそのアドレスへのレジスタアクセスを試みた場合、ブリッジ３０はＨＲＥＡＤＹが低いことおよびＨＲＥＳＰ＝ＲＥＴＲＹであることを主張し、プロセッサは読み出し／書き込みを再試行するように命じられ、これはＳＨＡＤＯＷ＿ＲＥＡＤＹラインが高状態に戻るまで継続する。

図８は、シャドウレジスタ制御器８２（図４）の実施の形態を示している。制御器８２はＴ型フリップフロップ８４を備え、その出力は第１のＤ型フリップフロップ８６のＤ入力に結合され、このＤ型フリップフロップ８６の出力は第２のＤ型フリップフロップ８８のＤ入力に結合されている。フリップフロップ８４および８８の出力は第１の排他的オアゲート９０の各入力に結合されている。Ｄ型フリップフロップ８６、８８の出力は第２の排他的オアゲート９２の各入力に結合されている。排他的オアゲート９０の出力はインバータ９４を経由してフリップフロップ８４のＴ入力に結合されている。ＷＲＩＴＥ＿ＣＬＯＣＫ信号がフリップフロップ８４のクロック入力に印加され、ＰＣＬＫ信号がフリップフロップ８６、８８のクロック入力に印加される。排他的オアゲート９０はＮｏｔＳＨＡＤＯＷ＿ＲＥＡＤＹ出力を供給し、排他的オアゲート９２はＭＵＸ＿ＣＴＲＬ出力を供給する。

動作時においては、書き込みが行われると、ＷＲＩＴＥ＿ＣＬＫによってＴ型フリップフロップ８４の出力がトグルし、状態が変化して直ちにＳＨＡＤＯＷ＿ＲＥＡＤＹラインを低下させる。これが発生すると同時に、シャドウレジスタ８０に対する書き込みも行われる。ＳＨＡＤＯＷ＿ＲＥＡＤＹラインをＴ型フリップフロップ８４に入力することによって、さらなる書き込みがＳＨＡＤＯＷ＿ＲＥＡＤＹラインをトグルすることはない。ＰＣＬＫの次の立ち上がり時にＭＵＸ＿ＣＴＲＬが”１”となり、次の立ち上がり時にデータがＭＵＸ８４（図４）を介してシャドウレジスタ８０（図４）から実際のレジスタ７８（図４）に転送される。この転送が行われると同時に、ＭＵＸ＿ＣＴＲＬは”０”に下がり、ＳＨＡＤＯＷ＿ＲＥＡＤＹは”１”へ戻る。

ＷＲＩＴＥ＿ＣＬＫによって書き込まれたシャドウレジスタ８０の出力がＰＣＬＫによってクロックされたレジスタの値を決定する際に使用される場合、同期の問題が生じる。この問題は２つの方法のうちのいずれかによって解決することができる。第１の方法においては、ＰＣＬＫをＷＲＩＴＥ＿ＣＬＫと同期させ、ＰＣＬＫがＷＲＩＴＥ＿ＣＬＫより遥かに遅くても、ＰＣＬＫはＨＣＬＫの立ち上がりと同時に立ち上がるだけである。第２の方法においては、フリップフロップは、ＰＣＬＫを生成するクロック発生器ブロックの間に配置され、ＬＰＦＡＢに到達するＰＣＬＫ信号はＰＣＬＫの立ち上がりの到来を早期に警告する。次に、これをＡＨＢバス２０（図１）の非レディラインとして使用することができる。これによって、プロセッサがＬＰＦＡＢバス２８（図１）に対して書き込みを行うことを防止することができる。２つ以上のフリップフロップを用いることによってより長い警告時間を得ることが可能である。

上述したバス間におけるデータ転送方法は、高速ＣＰＵバスと低速周辺バスとの間のインタフェースに対して低電力で高速の解決手段を提供する。この方法は、周辺バスの速度がＣＰＵバスよりも速くない様々なバスアーキテクチャに適用可能である。

本明細書および請求の範囲において、要素の前に置かれた”ａ”または”ａｎ”（１つの）という語は上記要素が複数存在することを除外するものではない。さらに、”ｃｏｍｐｒｉｓｉｎｇ”（備える）という語は、示された以外の要素またはステップが存在することを除外するものではない。

本開示内容を読むことにより、当業者には他の変形例が明らかとなるであろう。このような変形例には、バスアーキテクチャおよびそのための構成部分の設計、製造および使用法において既に知られ、且つここに既に説明した特徴の代わり、またはそれに加えて使用してもよい他の特徴が含まれる。

バスを使用してデータを転送する電子回路。

ＡＨＢ・ＬＰＦＡＢバス間ブリッジを有するシステムのブロック概略図である。ＡＨＢ・ＬＰＦＡＢバス間ブリッジのブロック概略図である。周辺機器のデータアウト回路のブロック概略図である。周辺機器のデータイン回路のブロック概略図である。本発明の第１の側面による方法の実施に関連する第１組のタイミング図である。本発明の第１の側面による方法の実施に関連する第１組のタイミング図である。本発明の第１の側面による方法の実施に関連する第１組のタイミング図である。本発明の第１の側面による方法の実施に関連する第２組のタイミング図である。本発明の第１の側面による方法の実施に関連する第２組のタイミング図である。本発明の第１の側面による方法の実施に関連する第２組のタイミング図である。本発明の第１の側面による方法に関連するフローチャートである。図４に示されたシャドウレジスタ制御器のブロック概略図である。

Claims

第２のクロック周波数で動作する第２の装置から前記第２のクロック周波数よりも低い第１のクロック周波数で動作する第１の装置へデータを転送する方法であって、前記第２のクロック周波数でデータを前記第２の装置から中間レジスタに格納し、前記第１のクロック周波数で前記データを前記中間レジスタから前記第１の装置へ転送する、方法。
前記中間レジスタにデータが書き込まれた後、前記中間レジスタへのさらなるデータの格納を禁止することを特徴とする、請求項１に記載の方法。
高速データを、前記高速データのクロック速度よりも低い低クロック速度でクロックされる格納装置へ転送する装置であって、前記格納装置は、高速データがクロックされる中間レジスタと、前記中間レジスタに格納されたデータを前記低クロック速度で他のレジスタへ転送する手段とを備える、装置。
前記中間レジスタにデータが書き込まれた後、前記中間レジスタへの高速データのさらなる格納を禁止する手段により特徴づけられる、請求項３に記載の装置。
前記他のレジスタへ格納されるべきデータを転送する前記手段は前記中間レジスタの出力に結合されたデータ入力を有するマルチプレクサを備え、中間レジスタ制御器が設けられ、前記中間レジスタ制御器は、前記中間レジスタの制御入力に結合され、前記マルチプレクサによるデータの転送を制御する出力を有する、ことを特徴とする、請求項４に記載の装置。
前記中間レジスタ制御器は、前記中間レジスタにデータが書き込まれた後、前記中間レジスタへのデータのさらなる格納を禁止する手段を含むことを特徴とする、請求項５に記載の装置。
前記中間レジスタ制御器は、
第２のＤ型フリップフロップに結合された出力を有する第１のＤ型フリップフロップに結合された出力を有するＴ型フリップフロップと、
前記Ｔ型フリップフロップの出力と前記第２のＤ型フリップフロップの出力とにそれぞれ結合された入力、および出力を有する第１の排他的オアゲートと、
前記第１の排他的オアゲートの出力を前記Ｔ型フリップフロップの入力に結合する信号インバータと、
前記第１および第２のＤ型フリップフロップにそれぞれ結合された入力を有する第２の排他的オアゲートと、を含み、
前記第１の排他的オアゲートの出力は、前記中間レジスタにデータが書き込まれた後、前記中間レジスタへのデータの格納を禁止するために使用されることを特徴とする、請求項５または６に記載の装置。