JP2009159150A - Driver circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an output driver which suppresses variation in output characteristics caused by manufacture variation. <P>SOLUTION: A driver circuit includes: a first MOS Tr (transistor) group constituted of a plurality of first MOS Trs, different in size, connected between a first power source and an output terminal; a second MOS Tr group constituted of a plurality of second MOS Trs, different in size, connected between the output terminal and a second power source; a first SW (switch) group constituted of first SWs each for controlling each first MOSTr whether to apply a first control signal for bringing each first Sw into an ON state or an OFF state in supplying an output signal to a gate of each first SW in the first SW group; a second SW group constituted of second SWs each for controlling for each second MOS Tr whether to apply a second control signal for bringing each second Sw into an ON state or an OFF state in supplying an output signal to a gate of each second SW in the second SW group; a first control circuit which controls whether to bring a combination of the first SWs in the first SW group into the ON state according to the first control signal; and a second control circuit which controls whether to bring a combination of second SWs in the second SW group into the ON state according to the second control signal. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路において、演算結果やメモリから読み出したデータなどの出力データを外部装置に対して出力するドライバ回路に関する。   The present invention relates to a driver circuit for outputting output data such as calculation results and data read from a memory to an external device in a semiconductor integrated circuit.

半導体集積回路においては、内部の回路から外部装置に対してデータを出力する場合、例えば、メモリセル等から読み出したデータを外部回路に対して出力する際、直接に出力するためには内部回路の出力電力が小さいため、出力ドライバを介して、電力増幅して出力している（例えば、特許文献１参照）。
特開２００４−３０３２８３号公報 In a semiconductor integrated circuit, when data is output from an internal circuit to an external device, for example, when data read from a memory cell or the like is output to an external circuit, in order to directly output the data, Since the output power is small, power is amplified and output via an output driver (see, for example, Patent Document 1).
JP 2004-303283 A

しかしながら、特許文献１などの従来の半導体装置にあっては、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間にバラツキ、さらに出力バッファ間においてもバラツキが発生するため、設計通りに対応した動作特性が得られなくなるという問題がある。   However, in the conventional semiconductor device such as Patent Document 1, due to manufacturing variations, output characteristics vary, that is, variations in signal rise time and fall time, and also variations occur between output buffers. There is a problem that the operating characteristics corresponding to the street cannot be obtained.

本発明は、このような事情に鑑みてなされたもので、製造バラツキによる出力特性のバラツキを、従来に対して抑制することのできるドライバ回路を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a driver circuit that can suppress variations in output characteristics due to manufacturing variations as compared to conventional ones.

本発明のドライバ回路は、第１の電源及び出力端子間に接続された各々大きさの異なる複数の第１のＭＯＳトランジスタからなる第１のＭＯＳトランジスタ群と、出力端子及び第２の電源間に接続された各々大きさの異なる複数の第２のＭＯＳトランジスタからなる第２のＭＯＳトランジスタ群と、前記第１のスイッチ群における第１のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第１の制御信号を印加するかを、第１のＭＯＳトランジスタ個々に制御する第１のスイッチからなる第１のスイッチ群と、前記第２のスイッチ群における第２のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第２の制御信号を印加するかを、第２のＭＯＳトランジスタ個々に制御する第２のスイッチからなる第２のスイッチ群と、前記第１の制御信号により前記第１のスイッチ群における第１のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第１の制御回路と、前記第２の制御信号により前記第２のスイッチ群における第２のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第２の制御回路とを有することを特徴とする。   The driver circuit according to the present invention includes a first MOS transistor group composed of a plurality of first MOS transistors each having a different size connected between a first power supply and an output terminal, and between the output terminal and the second power supply. A second MOS transistor group composed of a plurality of second MOS transistors each having a different size connected thereto, and an ON state for supplying an output signal to each gate of the first switch in the first switch group; Alternatively, a first switch group including a first switch that individually controls whether or not the first control signal for turning off the first MOS transistor is applied to each of the second switches in the second switch group. Whether the second control signal for applying the output signal to each gate or applying the second control signal for turning off is applied to each of the second MOS transistors. A first control circuit that controls whether the second switch group including two switches and the first switch in the first switch group or the combination is turned on by the first control signal And a second control circuit for controlling which one of the second switches in the second switch group or a combination is turned on by the second control signal.

本発明のドライバ回路は、前記第１及び第２の制御回路が、記憶回路を有し、第１及び第２のスイッチ各々をオン状態とするか否かの第１及び第２の制御情報を記憶しており、第１及び第２の制御情報により、それぞれ前記第１及び第２の制御信号を出力することを特徴とする。   In the driver circuit according to the present invention, the first and second control circuits each include a memory circuit, and the first and second control information indicating whether or not each of the first and second switches is turned on. The first and second control signals are output according to the first and second control information, respectively.

本発明のドライバ回路は、前記第１及び第２の制御回路が、キャリブレーション信号が入力されると、前記記憶部に記憶された前記第１及び第２の制御情報ではなく、外部から入力される外部制御情報により、前記第１及び第２のスイッチ各々をオン状態とするか否かを制御することを特徴とする。   In the driver circuit of the present invention, when the calibration signal is input to the first and second control circuits, the first and second control circuits are input from the outside instead of the first and second control information stored in the storage unit. Whether or not each of the first and second switches is turned on is controlled by external control information.

本発明のドライバ回路は、前記第１及び第２の制御回路の記憶回路に対して、外部から前記第１及び第２の制御情報を書き込み、または変更することを特徴とする。   The driver circuit according to the present invention is characterized in that the first control information and the second control information are externally written to or changed in the memory circuits of the first and second control circuits.

本発明のドライバ回路は、前記第１のＭＯＳトランジスタがトランジスタサイズの異なる複数のｐチャネル型トランジスタにて形成され、前記第２のＭＯＳトランジスタがトランジスタサイズの異なる複数のｎチャネル型トランジスタにて形成されていることを特徴とする。   In the driver circuit of the present invention, the first MOS transistor is formed by a plurality of p-channel transistors having different transistor sizes, and the second MOS transistor is formed by a plurality of n-channel transistors having different transistor sizes. It is characterized by.

以上説明したように、本発明によれば、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間がバラツキ、さらに出力バッファ間においてもばらついたとしても、設計値に対応した立ち上がり時間及び立ち下がり時間が得られるように、第１及び第２のスイッチを選択することにより、出力信号の前記立ち上がり時間及び立ち下がり時間を設定値に対応して補正することが可能であるため、設計に対応した動作特性を得ることができるという効果が得られる。   As described above, according to the present invention, even if the output characteristics vary, that is, the rise time and fall time of the signal vary due to manufacturing variation, and the output buffers vary, the rise corresponding to the design value is achieved. By selecting the first and second switches so that the time and the fall time can be obtained, the rise time and the fall time of the output signal can be corrected in accordance with the set values. An effect is obtained that operational characteristics corresponding to the design can be obtained.

以下、本発明の一実施形態による出力ドライバを図面を参照して説明する。図１は同実施形態による出力ドライバの構成例を示すブロック図である。
この図において、出力ドライバは、制御部１と、出力トランジスタ部２と、スイッチ群３と、インバータ１００及び１０１とを有している。
上記制御部１は、上記スイッチ群３におけるスイッチを制御する第１の制御部１１と、この第１の制御部１１の使用する第１の制御情報が記憶された記憶部１２と、スイッチ群３におけるスイッチを制御する第２の制御部１３と、この第２の制御部１３の使用する第１の制御情報が記憶された記憶部１４とを有している。
トランジスタ部２は、例えば、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ型トランジスタ）ＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４と、ｎチャネル型ＭＯＳトランジスタ（以下、ｎ型トランジスタ）ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４とから構成されている。 Hereinafter, an output driver according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of an output driver according to the embodiment.
In this figure, the output driver has a control unit 1, an output transistor unit 2, a switch group 3, and inverters 100 and 101.
The control unit 1 includes a first control unit 11 that controls switches in the switch group 3, a storage unit 12 that stores first control information used by the first control unit 11, and a switch group 3 2 has a second control unit 13 for controlling the switch, and a storage unit 14 in which the first control information used by the second control unit 13 is stored.
The transistor unit 2 includes, for example, p-channel MOS transistors (hereinafter referred to as p-type transistors) MP1, MP2, MP3 and MP4, and n-channel MOS transistors (hereinafter referred to as n-type transistors) MN1, MN2, MN3 and MN4. Has been.

ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４は、ソースが第１の電源ＶOHが入力される電源端子ＴVOHへ接続され、ドレインは出力信号が出力される出力端子ＴOUTに接続されている。ｐ型トランジスタＭＰ１はゲートがインバータ１０１の出力端子に接続されている。また、ｐ型トランジスタＭＰ２、ＭＰ３及びＭＰ４のゲートの接続については後述する。
また、ｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４は、ソースが第２の電源ＶOLが入力される電源端子ＴVOLへ接続され、ドレインは出力信号が出力される出力端子ＴOUTに接続されている。ｐ型トランジスタＭＮ１はゲートがインバータ１００の出力端子に接続されている。また、ｎ型トランジスタＭＮ２、ＭＮ３及びＭＮ４のゲートの接続については後述する。 In the p-type transistors MP1, MP2, MP3, and MP4, the source is connected to the power supply terminal TVOH to which the first power supply VOH is input, and the drain is connected to the output terminal TOUT from which the output signal is output. The gate of the p-type transistor MP1 is connected to the output terminal of the inverter 101. The connection of the gates of the p-type transistors MP2, MP3 and MP4 will be described later.
The n-type transistors MN1, MN2, MN3 and MN4 have their sources connected to the power supply terminal TVOL to which the second power supply VOL is input, and their drains connected to the output terminal TOUT from which an output signal is output. The gate of the p-type transistor MN1 is connected to the output terminal of the inverter 100. The connection of the gates of the n-type transistors MN2, MN3, and MN4 will be described later.

トランジスタサイズの一例として、ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４は、それぞれトランジスタサイズ（チャネル幅）がそれぞれ異なる。電流容量がデフォルト値を１００％とした場合、ｐ型トランジスタＭＰ１が８４％、ｐ型トランジスタＭＰ２が１６％、ｐ型トランジスタＭＰ３が８％、ｐ型トランジスタＭＰ４が４％となっている。
同様に、ｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４は、それぞれトランジスタサイズがそれぞれ異なる。電流容量がデフォルト値を１００％とした場合、ｎ型トランジスタＭＮ１が８４％、ｎ型トランジスタＭＮ２が１６％、ｎ型トランジスタＭＮ３が８％、ｎ型トランジスタＭＮ４が４％となっている。 As an example of the transistor size, the p-type transistors MP1, MP2, MP3, and MP4 have different transistor sizes (channel widths). When the default value of the current capacity is 100%, the p-type transistor MP1 is 84%, the p-type transistor MP2 is 16%, the p-type transistor MP3 is 8%, and the p-type transistor MP4 is 4%.
Similarly, the n-type transistors MN1, MN2, MN3, and MN4 have different transistor sizes. When the default value of the current capacity is 100%, the n-type transistor MN1 is 84%, the n-type transistor MN2 is 16%, the n-type transistor MN3 is 8%, and the n-type transistor MN4 is 4%.

スイッチ群３は、第１のスイッチ群としてのスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４と、第２のスイッチ群としてのスイッチＳＷＮ２、ＳＷＮ３及びＳＷ４とから構成されている。
上記スイッチＳＷＰ２はインバータ１０１の出力端子とｐ型トランジスタＭＰ２のゲートとの間に介挿され、スイッチＳＷＰ３はインバータ１０１の出力端子とｐ型トランジスタＭＰ４のゲートとの間に介挿されている。
また、スイッチＳＷＮ２はインバータ１００の出力端子とｎ型トランジスタＭＮ２のゲートとの間に介挿され、スイッチＳＷＮ３はインバータ１００の出力端子とｎ型トランジスタＭＮＰ４のゲートとの間に介挿されている。 The switch group 3 includes switches SWP2, SWP3, and SWP4 as first switch groups, and switches SWN2, SWN3, and SW4 as second switch groups.
The switch SWP2 is interposed between the output terminal of the inverter 101 and the gate of the p-type transistor MP2, and the switch SWP3 is interposed between the output terminal of the inverter 101 and the gate of the p-type transistor MP4.
The switch SWN2 is inserted between the output terminal of the inverter 100 and the gate of the n-type transistor MN2, and the switch SWN3 is inserted between the output terminal of the inverter 100 and the gate of the n-type transistor MNP4.

スイッチＳＷＰ２は、インバータ１０１の出力端子とｐ型トランジスタＭＰ２のゲートとの間をオン状態とするか、あるいはｐ型トランジスタＭＰ２のゲートを「Ｈ」レベルとしてオフ状態とするかが、上記第１の制御部１１から入力される第１の制御信号Ｓ１により制御される。
同様に、スイッチＳＷＰ３及びＳＷＰ４各々は、インバータ１０１の出力端子とｐ型トランジスタＭＰ３、ＭＰ４のゲートそれぞれの間をオン状態にするか、あるいはｐ型トランジスタＭＰ３、ＭＰ４のゲートを「Ｈ」レベルとしてオフ状態とするかが、上記第１の制御部１１から入力される第１の制御信号Ｓ１により制御される。
ここで、第１の制御信号Ｓ１は、Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝の３ビット構成であり、例えばＰ２＝１であれば、スイッチＳＷＰ２をオン状態とし、Ｐ２＝０であれば、スイッチＳＷＰ２がｐ型トランジスタＭＰ２をオフ状態とする。すなわち、第１の制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝＝Ｓ１｛１、０、１｝の場合、スイッチＳＷＰ２及びＳＷＰ４がオン状態となり、ｐ型トランジスタＭＰ３がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはｐ型トランジスタＭＰ２及びＭＰ４となる。 Whether the switch SWP2 is turned on between the output terminal of the inverter 101 and the gate of the p-type transistor MP2 or is turned off by setting the gate of the p-type transistor MP2 to “H” level. It is controlled by the first control signal S1 input from the control unit 11.
Similarly, each of the switches SWP3 and SWP4 is turned on between the output terminal of the inverter 101 and the gates of the p-type transistors MP3 and MP4, or turned off by setting the gates of the p-type transistors MP3 and MP4 to the “H” level. The state is controlled by the first control signal S1 input from the first control unit 11.
Here, the first control signal S1 has a 3-bit configuration of S1 {P2, P3, P4}. For example, if P2 = 1, the switch SWP2 is turned on, and if P2 = 0, the switch SWP2 Turns off the p-type transistor MP2. That is, when the first control signal S1 {P2, P3, P4} = S1 {1, 0, 1}, the switches SWP2 and SWP4 are turned on and the p-type transistor MP3 is turned off. Therefore, the transistors to be driven by the input signal are p-type transistors MP2 and MP4.

また、スイッチＳＷＮ２は、インバータ１００の出力端子とｎ型トランジスタＭＮ２のゲートとの間をオン状態とするか、あるいはｎ型トランジスタＭＮ２のゲートを「Ｌ」レベルとしてオフ状態とするかが、上記第２の制御部１３から入力される第２の制御信号Ｓ２により制御される。
同様に、スイッチＳＷＮ３及びＳＷＮ４各々は、インバータ１００の出力端子とｎ型トランジスタＭＮ３、ＭＮ４のゲートそれぞれの間をオン状態にするか、あるいはｎ型トランジスタＭＮ３、ＭＮ４のゲートを「Ｌ」レベルとしてオフ状態とするかが、上記第２の制御部１３から入力される第２の制御信号Ｓ２により制御される。
ここで、第２の制御信号Ｓ２は、Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝の３ビット構成であり、例えばＮ２＝１であれば、スイッチＳＷＮ２をオン状態とし、Ｎ２＝０であれば、スイッチＳＷＮ２がｎ型トランジスタＭＮ２をオフ状態とする。すなわち、第２の制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝＝Ｓ２｛１、０、１｝の場合、スイッチＳＷＮ２及びＳＷＮ４がオン状態となり、ｎ型トランジスタＭＮ３がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはｎ型トランジスタＭＮ２及びＭＮ４となる。 Further, whether the switch SWN2 is turned on between the output terminal of the inverter 100 and the gate of the n-type transistor MN2 or whether the gate of the n-type transistor MN2 is turned “L” level is turned off. The second control signal S <b> 2 input from the second control unit 13 is controlled.
Similarly, each of the switches SWN3 and SWN4 is turned on between the output terminal of the inverter 100 and the gates of the n-type transistors MN3 and MN4, or is turned off by setting the gates of the n-type transistors MN3 and MN4 to “L” level. The state is controlled by the second control signal S2 input from the second control unit 13.
Here, the second control signal S2 has a 3-bit configuration of S2 {N2, N3, N4}. For example, if N2 = 1, the switch SWN2 is turned on, and if N2 = 0, the switch SWN2 Turns off the n-type transistor MN2. That is, when the second control signal S2 {N2, N3, N4} = S2 {1, 0, 1}, the switches SWN2 and SWN4 are turned on, and the n-type transistor MN3 is turned off. Therefore, the transistors to be driven by the input signals are n-type transistors MN2 and MN4.

また、記憶部１２には、上記第１の制御信号Ｓ１を生成するための、第１の制御情報、すなわちＳ１｛Ｐ２、Ｐ３、Ｐ４｝の３ビットのビット情報が記憶されている。
上記第１の制御部１１は、本実施形態のドライバが起動する際、上記記憶部１２に記憶されている第１の制御情報を読み出し、この第１の制御情報に対応する第１の制御情報Ｓ１を生成し、第１のスイッチ群のスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４に対して出力する。
同様に、記憶部１４には、上記第１の制御信号Ｓ２を生成するための、第２の制御情報、すなわちＳ２｛Ｎ２、Ｎ３、Ｎ４｝の３ビットのビット情報が記憶されている。
上記第２の制御部１３は、本実施形態のドライバが起動する際、上記記憶部１４に記憶されている第２の制御情報を読み出し、この第２の制御情報に対応する第２の制御情報Ｓ２を生成し、第２のスイッチ群のスイッチＳＷＮ２、ＳＷＮ３及びＳＷＮ４に対して出力する。
記憶部１２及び１４は、不揮発性または揮発性のいずれのメモリを用いてもよく、１回の設定で良い場合にワンタイムＲＯＭ等を用い、書き換えを行う場合にフラッシュメモリ、ＤＲＡＭあるいはＳＲＡＭなどを用いる。 The storage unit 12 stores first control information for generating the first control signal S1, that is, 3-bit bit information of S1 {P2, P3, P4}.
The first control unit 11 reads the first control information stored in the storage unit 12 when the driver of the present embodiment is activated, and the first control information corresponding to the first control information. S1 is generated and output to the switches SWP2, SWP3, and SWP4 of the first switch group.
Similarly, the storage unit 14 stores second control information for generating the first control signal S2, that is, 3-bit bit information of S2 {N2, N3, N4}.
The second control unit 13 reads the second control information stored in the storage unit 14 when the driver of the present embodiment is activated, and the second control information corresponding to the second control information. S2 is generated and output to the switches SWN2, SWN3, and SWN4 of the second switch group.
The storage units 12 and 14 may use either non-volatile or volatile memory, and use a one-time ROM or the like when only one setting is required, and use a flash memory, DRAM or SRAM when rewriting. Use.

また、制御部１に対してキャリブレーション信号ＣＡＬが入力されると、第１の制御部１１は記憶部１２に記憶された第１の制御情報Ｓ１ではなく、外部から入力される制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝を、第１の制御信号Ｓ１として、第１のスイッチ群におけるスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４に対して出力する。
同様に、制御部１に対してキャリブレーション信号ＣＡＬが入力されると、第２の制御部１３は記憶部１４に記憶された第２の制御情報Ｓ２ではなく、外部から入力される制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝を、第２の制御信号Ｓ２を生成して、第２のスイッチ群におけるスイッチＳＷＮ２、ＳＷＮ３及びＳＷＮ４に対して出力する。
すなわち、第１の制御部１１は、キャリブレーション信号ＣＡＬが入力された場合、記憶部１２に記憶されている第１の制御信号Ｓ１ではなく、外部から入力される制御信号Ｓ１を第１のスイッチ群に対して出力する。
また、同様に、第２の制御部１３は、キャリブレーション信号ＣＡＬが入力された場合、記憶部１４に記憶されている第２の制御信号Ｓ２ではなく、外部から入力される制御信号Ｓ２を第２のスイッチ群に対して出力する。
上述したように、外部から入力される制御信号ＧＳ１｛Ｐ２、Ｐ３、Ｐ４｝は第１の制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝に対応し、また、外部から入力される制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝は制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝に対応している。
また、上述したキャリブレーションの処理において、外部の測定器から入力された制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝及び制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝が出力ドライバ２のスペックを満足する出力波形の立ち上がり及び立ち上がり時間であると判定された場合、測定器から書き込み信号Ｗが第１の制御部１１及び第２の制御部１３に対して入力される。ここで、第１の制御部１１は、制御信号Ｓ１の各ビットを記憶部１２に対し、第１の制御信号Ｓ１として書き込む。また、第２の制御部１３は、制御信号Ｓ２の各ビットを記憶部１４に対し、第２の制御信号Ｓ２として書き込む。 Further, when the calibration signal CAL is input to the control unit 1, the first control unit 11 is not the first control information S1 stored in the storage unit 12, but the control signal S1 { P2, P3, and P4} are output as the first control signal S1 to the switches SWP2, SWP3, and SWP4 in the first switch group.
Similarly, when the calibration signal CAL is input to the control unit 1, the second control unit 13 is not the second control information S2 stored in the storage unit 14, but the control signal GS2 input from the outside. {N2, N3, N4} is generated as a second control signal S2 and output to the switches SWN2, SWN3, and SWN4 in the second switch group.
That is, when the calibration signal CAL is input, the first control unit 11 receives the control signal S1 input from the outside instead of the first control signal S1 stored in the storage unit 12 as the first switch. Output for groups.
Similarly, when the calibration signal CAL is input, the second control unit 13 receives the control signal S2 input from the outside instead of the second control signal S2 stored in the storage unit 14. Output to the switch group 2.
As described above, the control signal GS1 {P2, P3, P4} input from the outside corresponds to the first control signal S1 {P2, P3, P4}, and the control signal GS2 {N2 input from the outside. , N3, N4} correspond to the control signal S2 {N2, N3, N4}.
Further, in the calibration process described above, the output waveform in which the control signal S1 {P2, P3, P4} and the control signal S2 {N2, N3, N4} input from an external measuring instrument satisfy the specifications of the output driver 2 is satisfied. When it is determined that the rising time and the rising time are, the writing signal W is input from the measuring device to the first control unit 11 and the second control unit 13. Here, the first control unit 11 writes each bit of the control signal S1 in the storage unit 12 as the first control signal S1. The second control unit 13 writes each bit of the control signal S2 in the storage unit 14 as the second control signal S2.

次に、図１を用いて本実施形態の動作を説明する。出荷時に本実施形態による出力ドライバを搭載した半導体装置のテストを行う場合、外部から上記テスト信号が出力ドライバに入力される。
これにより、テスト信号が制御部１に入力され、第１の制御部１１及び制御部１２は、外部から入力される外部制御信号Ｇにより、スイッチ群２の各スイッチに対し、第１の制御信号Ｓ１及びＳ２をそれぞれ出力する。
例えば、キャリブレーション信号ＣＡＬがそれぞれ第１の制御部１１、第２の制御部１３に、外部の測定器から入力され、外部制御信号ＧＳ１｛Ｐ２、Ｐ３、Ｐ４｝＝ＧＳ１｛１、０、０｝、外部制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝＝ＧＳ２｛１、０、０｝が入力されると、第１の制御部１１が上記制御信号Ｓ１｛１、０、０｝を第１の制御信号Ｓ１として第１のスイッチ群へ出力し、第２の制御部１３が制御信号Ｓ２｛１、０、０｝を第２の制御信号として第２のスイッチ群に対して出力する。 Next, the operation of this embodiment will be described with reference to FIG. When testing a semiconductor device equipped with the output driver according to the present embodiment at the time of shipment, the test signal is input from the outside to the output driver.
As a result, the test signal is input to the control unit 1, and the first control unit 11 and the control unit 12 transmit the first control signal to each switch of the switch group 2 by the external control signal G input from the outside. S1 and S2 are output, respectively.
For example, the calibration signal CAL is input to the first control unit 11 and the second control unit 13 from an external measuring device, respectively, and the external control signal GS1 {P2, P3, P4} = GS1 {1, 0, 0 }, When the external control signal GS2 {N2, N3, N4} = GS2 {1, 0, 0} is input, the first control unit 11 sends the control signal S1 {1, 0, 0} to the first The control signal S1 is output to the first switch group, and the second control unit 13 outputs the control signal S2 {1, 0, 0} as the second control signal to the second switch group.

第１の制御信号Ｓ１｛１、０、０｝が入力されると、スイッチＳＷＰ２がオン状態となり、ｐ型トランジスタＭＰ３及びＭＰ４がオフに固定された状態となり、入力信号により駆動されるトランジスタはｐ型トランジスタＭＰ１及びＭＰ２と設定される。
また、第２の制御信号Ｓ２｛１、０、０｝が入力されると、スイッチＳＷＮ２がオン状態となり、ｐ型トランジスタＭＮ３及びＭＮ４がオフに固定された状態となり、入力信号により駆動されるトランジスタはｎ型トランジスタＭＮ１及びＭＮ２と設定される。
上記設定は、設計値に対してトランジスタの駆動する電流量、すなわち駆動能力が１００％となる。 When the first control signal S1 {1, 0, 0} is input, the switch SWP2 is turned on, the p-type transistors MP3 and MP4 are fixed off, and the transistor driven by the input signal is p Type transistors MP1 and MP2.
When the second control signal S2 {1, 0, 0} is input, the switch SWN2 is turned on, the p-type transistors MN3 and MN4 are fixed off, and the transistor driven by the input signal Are set as n-type transistors MN1 and MN2.
In the above setting, the amount of current that the transistor drives relative to the design value, that is, the driving capability is 100%.

この状態において、出力信号ＯＵＴの立ち上がり時間及び立ち下がり時間を測定し、立ち上がり時間が遅い場合、スイッチＳＷＰ２の他にスイッチＳＷＰ３またはＳＷＰ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を増加させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。
逆に、立ち上がり時間が早い場合、スイッチＳＷＰ２をオン状態とせず、ｐ型トランジスタＭＰ２をオフ状態に固定し、他のスイッチＳＷＰ３またはＳＷＰ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を低下させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。 In this state, the rise time and fall time of the output signal OUT are measured, and when the rise time is slow, in addition to the switch SWP2, either or both of the switches SWP3 and SWP4 are turned on, and the transistor driven by the input signal The rise time of the output signal OUT is adjusted by increasing the current capacity by changing the value of each bit of the control signal S1 so as to control the on state and the off state of each switch.
On the other hand, when the rise time is early, the switch SWP2 is not turned on, the p-type transistor MP2 is fixed to the off state, and one or both of the other switches SWP3 and SWP4 are turned on and driven by the input signal. The rise time of the output signal OUT is adjusted by changing the value of each bit of the control signal S1 so as to control the combination of the transistors, that is, the on state and the off state of each switch, thereby reducing the current capacity.

同様に、立ち下がり時間が遅い場合、スイッチＳＷＮ２の他にスイッチＳＷＮ３またはＳＷＮ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ２の各ビットの値を変更して、電流容量を増加させることにより、出力信号ＯＵＴの立ち下がり時間を調整する。
逆に、立ち下がり時間が早い場合、スイッチＳＷＮ２をオン状態とせず、ｎ型トランジスタＭＮ２をオフ状態に固定し、他のスイッチＳＷＮ３またはＳＷＮ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せを変更し、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を低下させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。 Similarly, when the fall time is slow, in addition to the switch SWN2, either or both of the switches SWN3 and SWN4 are turned on to control the combination of transistors driven by the input signal, that is, the on and off states of each switch. The fall time of the output signal OUT is adjusted by changing the value of each bit of the control signal S2 to increase the current capacity.
On the other hand, when the fall time is early, the switch SWN2 is not turned on, the n-type transistor MN2 is fixed to the off state, and one or both of the other switches SWN3 and SWN4 are turned on and driven by the input signal. The rise time of the output signal OUT is adjusted by changing the combination of transistors, that is, by changing the value of each bit of the control signal S1 so as to control the on and off states of each switch and reducing the current capacity. To do.

そして、上述した動作特性のテスト処理により、設計値に対応する立ち上がり時間及び立ち下がり時間となった外部からの制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝及び制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝を選択し、この各Ｐ２〜Ｐ４、Ｎ２〜Ｎ４のビットのデータを、キャリブレーション信号ＣＡＬを入力させた状態において、外部の測定器が書き込み信号Ｗを与えることにより、それぞれ記憶部１２、１４へ記憶させる。
ここで記憶部１２、１４がワンタイムＲＯＭであれば、第１の制御部１１が記憶部１２に対し、外部からの制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝におけるＰ２〜Ｐ４のビット情報を第１の制御情報Ｓ１として書き込み、第２の制御部１３が記憶部１４に対し、外部からの制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝におけるＮ２〜Ｎ４のビット情報を第２の制御情報Ｓ２として書き込む。 Then, the control signal S1 {P2, P3, P4} and the control signal S2 {N2, N3, N4} from the outside having the rise time and the fall time corresponding to the design value are obtained by the above-described operation characteristic test process. The data of the respective bits P2 to P4 and N2 to N4 is selected and stored in the storage units 12 and 14 when the external measuring device gives the write signal W in a state where the calibration signal CAL is input. Let
Here, if the storage units 12 and 14 are one-time ROMs, the first control unit 11 sends the bit information of P2 to P4 in the control signal S1 {P2, P3, P4} from the outside to the storage unit 12. 1 and the second control unit 13 writes the bit information of N2 to N4 in the external control signal S2 {N2, N3, N4} to the storage unit 14 as the second control information S2. .

そして、不揮発性のメモリである場合、搭載されている半導体装置が起動されると、出力ドライバにおいて、記憶部１２及び１４に記憶されている第１及び第２の制御情報により、スイッチ群３の各スイッチがオン状態、あるいは接続されているトランジスタがオフとする状態に設定され、テストにより設計値に対応するよう補正された立ち上がり時間及び立ち下がり時間の波形により、入力信号に対する出力信号ＯＵＴを外部に出力する。
したがって、出力ドライバのトランジスタ部２における各トランジスタの製造バラツキにより、立ち上がり時間や立ち下がり時間が設計値に対して変動したとしても、上述した処理により調整することが可能なため、設計に対応した動作特性を得ることができる。 In the case of a nonvolatile memory, when the mounted semiconductor device is activated, the output driver uses the first and second control information stored in the storage units 12 and 14 to switch the switch group 3. Each switch is turned on, or the connected transistor is turned off, and the output signal OUT for the input signal is externally generated by the rise time and fall time waveforms corrected to correspond to the design values by the test. Output to.
Therefore, even if the rise time and the fall time fluctuate with respect to the design value due to manufacturing variations of the transistors in the transistor section 2 of the output driver, it can be adjusted by the above-described processing. Characteristics can be obtained.

図２はシミュレーション結果を示すグラフであり、横軸が時間、縦軸が信号レベル（振幅電圧値）を示している。
入力信号ＩＮに対して、出力信号ＯＵＴの波形を示すものであり、立ち上がり波形において、最も左側の波形が第１の制御信号Ｓ１＝Ｓ１｛１、１、１｝、第２の制御信号Ｓ２＝Ｓ２｛１、１、１｝であり、ｐ型トランジスタＭＰ１〜ＭＰ４、及びｎ型トランジスタＭＮ１〜ＭＮ４の全てが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も早くなっていることが判る。
立ち上がり波形において、最も右側の波形が第１の制御信号Ｓ１＝Ｓ１｛０、０、０｝、第２の制御信号Ｓ２＝Ｓ２｛０、０、０｝であり、ｐ型トランジスタＭＰ１及びｎ型トランジスタＭＮ１のみが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も遅くなっていることが判る。
これにより、制御信号Ｓ１及びＳ２においてビット情報を変更することにより、トランジスタ部２の駆動能力を変更することができる。 FIG. 2 is a graph showing simulation results, in which the horizontal axis represents time and the vertical axis represents the signal level (amplitude voltage value).
The waveform of the output signal OUT with respect to the input signal IN is shown, and the leftmost waveform in the rising waveform is the first control signal S1 = S1 {1, 1, 1}, and the second control signal S2 = S2 {1, 1, 1}, and since all of the p-type transistors MP1 to MP4 and the n-type transistors MN1 to MN4 are driven by the input signal, the rise time and fall time are the fastest. I understand.
In the rising waveform, the rightmost waveform is the first control signal S1 = S1 {0, 0, 0}, the second control signal S2 = S2 {0, 0, 0}, and the p-type transistor MP1 and the n-type transistor Since only the transistor MN1 is driven by the input signal, it can be seen that the rise time and fall time are the slowest.
Thereby, the drive capability of the transistor part 2 can be changed by changing bit information in the control signals S1 and S2.

本発明の一実施形態による出力ドライバの構成例を示すブロック図である。It is a block diagram which shows the structural example of the output driver by one Embodiment of this invention. 図１の出力ドライバ（ドライバ回路）の立ち上がり時間及び立ち下がり時間のシミュレーション結果を示すグラフである。2 is a graph showing simulation results of rise time and fall time of the output driver (driver circuit) of FIG. 1.

符号の説明Explanation of symbols

１…制御部
２…トランジスタ部
３…スイッチ群
１１…第１の制御部
１２、１４…記憶部
１３…第２の制御部
１００、１０１…インバータ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４…ｎ型トランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４…ｐ型トランジスタ
ＳＷＮ１、ＳＷＮ２、ＳＷＮ３、ＳＷＮ４…スイッチ
ＳＷＰ１、ＳＷＰ２、ＳＷＰ３、ＳＷＰ４…スイッチ DESCRIPTION OF SYMBOLS 1 ... Control part 2 ... Transistor part 3 ... Switch group 11 ... 1st control part 12, 14 ... Memory | storage part 13 ... 2nd control part 100, 101 ... Inverter MN1, MN2, MN3, MN4 ... n-type transistor MP1, MP2, MP3, MP4... P-type transistors SWN1, SWN2, SWN3, SWN4... Switch SWP1, SWP2, SWP3, SWP4.

Claims (5)

第１の電源及び出力端子間に接続された各々大きさの異なる複数の第１のＭＯＳトランジスタからなる第１のＭＯＳトランジスタ群と、
出力端子及び第２の電源間に接続された各々大きさの異なる複数の第２のＭＯＳトランジスタからなる第２のＭＯＳトランジスタ群と、
前記第１のスイッチ群における第１のスイッチの各々をオン状態またはオフ状態に制御するスイッチからなる第１のスイッチ群と、
前記第２のＭＯＳトランジスタ個々をオン状態またはオフ状態に制御するスイッチからなる第２のスイッチ群と、
前記第１のスイッチ群の個々をオン状態またはオフ状態にするかを制御する第１の制御回路と、
前記第２のスイッチ群の個々をオン状態またはオフ状態にするかを制御する第２の制御回路と、
を有することを特徴とするドライバ回路。 A first MOS transistor group composed of a plurality of first MOS transistors each having a different size connected between a first power source and an output terminal;
A second MOS transistor group composed of a plurality of second MOS transistors of different sizes connected between the output terminal and the second power supply;
A first switch group comprising switches for controlling each of the first switches in the first switch group to an on state or an off state;
A second switch group consisting of switches for controlling each of the second MOS transistors to an on state or an off state;
A first control circuit that controls whether each of the first switch groups is turned on or off;
A second control circuit that controls whether each of the second switch groups is turned on or off;
A driver circuit comprising: 前記第１及び第２の制御回路が、第１及び第２の記憶回路を有し、第１及び第２のスイッチ各々をオン状態とするかオフ状態にするかの制御情報を記憶しており、該第１及び第２の制御情報により、それぞれ前記第１及び第２の制御信号を出力することを特徴とする請求項１記載のドライバ回路。   The first and second control circuits have first and second storage circuits and store control information indicating whether each of the first and second switches is turned on or off. 2. The driver circuit according to claim 1, wherein the first and second control signals are output according to the first and second control information, respectively. 前記第１及び第２の制御回路に、キャリブレーション信号が入力されると、前記記憶部に記憶された前記第１及び第２の制御情報ではなく、外部から入力される外部制御情報により、前記第１及び第２のスイッチ各々をオン状態とするかオフ状態にするかを制御することを特徴とする請求項２に記載のドライバ回路。   When a calibration signal is input to the first and second control circuits, the external control information input from the outside is used instead of the first and second control information stored in the storage unit. 3. The driver circuit according to claim 2, wherein each of the first and second switches is controlled to be turned on or off. 前記第１及び第２の制御回路の記憶回路に対して、外部から前記第１及び第２の制御情報を書き込み、または変更することを特徴とする請求項２または請求項３に記載のドライバ回路。   4. The driver circuit according to claim 2, wherein the first control information and the second control information are written to or changed from the outside to the storage circuits of the first and second control circuits. 5. . 前記第１のＭＯＳトランジスタがトランジスタサイズの異なる複数のｐチャネル型トランジスタにて形成され、前記第２のＭＯＳトランジスタがトランジスタサイズの異なる複数のｎチャネル型トランジスタにて形成されていることを特徴とする請求項１から請求項４のいずれかに記載のドライバ回路。   The first MOS transistor is formed by a plurality of p-channel transistors having different transistor sizes, and the second MOS transistor is formed by a plurality of n-channel transistors having different transistor sizes. The driver circuit according to claim 1.
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