JP2009159150A - Driver circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路において、演算結果やメモリから読み出したデータなどの出力データを外部装置に対して出力するドライバ回路に関する。 The present invention relates to a driver circuit for outputting output data such as calculation results and data read from a memory to an external device in a semiconductor integrated circuit.
半導体集積回路においては、内部の回路から外部装置に対してデータを出力する場合、例えば、メモリセル等から読み出したデータを外部回路に対して出力する際、直接に出力するためには内部回路の出力電力が小さいため、出力ドライバを介して、電力増幅して出力している(例えば、特許文献1参照)。
しかしながら、特許文献1などの従来の半導体装置にあっては、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間にバラツキ、さらに出力バッファ間においてもバラツキが発生するため、設計通りに対応した動作特性が得られなくなるという問題がある。
However, in the conventional semiconductor device such as
本発明は、このような事情に鑑みてなされたもので、製造バラツキによる出力特性のバラツキを、従来に対して抑制することのできるドライバ回路を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a driver circuit that can suppress variations in output characteristics due to manufacturing variations as compared to conventional ones.
本発明のドライバ回路は、第1の電源及び出力端子間に接続された各々大きさの異なる複数の第1のMOSトランジスタからなる第1のMOSトランジスタ群と、出力端子及び第2の電源間に接続された各々大きさの異なる複数の第2のMOSトランジスタからなる第2のMOSトランジスタ群と、前記第1のスイッチ群における第1のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第1の制御信号を印加するかを、第1のMOSトランジスタ個々に制御する第1のスイッチからなる第1のスイッチ群と、前記第2のスイッチ群における第2のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第2の制御信号を印加するかを、第2のMOSトランジスタ個々に制御する第2のスイッチからなる第2のスイッチ群と、前記第1の制御信号により前記第1のスイッチ群における第1のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第1の制御回路と、前記第2の制御信号により前記第2のスイッチ群における第2のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第2の制御回路とを有することを特徴とする。 The driver circuit according to the present invention includes a first MOS transistor group composed of a plurality of first MOS transistors each having a different size connected between a first power supply and an output terminal, and between the output terminal and the second power supply. A second MOS transistor group composed of a plurality of second MOS transistors each having a different size connected thereto, and an ON state for supplying an output signal to each gate of the first switch in the first switch group; Alternatively, a first switch group including a first switch that individually controls whether or not the first control signal for turning off the first MOS transistor is applied to each of the second switches in the second switch group. Whether the second control signal for applying the output signal to each gate or applying the second control signal for turning off is applied to each of the second MOS transistors. A first control circuit that controls whether the second switch group including two switches and the first switch in the first switch group or the combination is turned on by the first control signal And a second control circuit for controlling which one of the second switches in the second switch group or a combination is turned on by the second control signal.
本発明のドライバ回路は、前記第1及び第2の制御回路が、記憶回路を有し、第1及び第2のスイッチ各々をオン状態とするか否かの第1及び第2の制御情報を記憶しており、第1及び第2の制御情報により、それぞれ前記第1及び第2の制御信号を出力することを特徴とする。 In the driver circuit according to the present invention, the first and second control circuits each include a memory circuit, and the first and second control information indicating whether or not each of the first and second switches is turned on. The first and second control signals are output according to the first and second control information, respectively.
本発明のドライバ回路は、前記第1及び第2の制御回路が、キャリブレーション信号が入力されると、前記記憶部に記憶された前記第1及び第2の制御情報ではなく、外部から入力される外部制御情報により、前記第1及び第2のスイッチ各々をオン状態とするか否かを制御することを特徴とする。 In the driver circuit of the present invention, when the calibration signal is input to the first and second control circuits, the first and second control circuits are input from the outside instead of the first and second control information stored in the storage unit. Whether or not each of the first and second switches is turned on is controlled by external control information.
本発明のドライバ回路は、前記第1及び第2の制御回路の記憶回路に対して、外部から前記第1及び第2の制御情報を書き込み、または変更することを特徴とする。 The driver circuit according to the present invention is characterized in that the first control information and the second control information are externally written to or changed in the memory circuits of the first and second control circuits.
本発明のドライバ回路は、前記第1のMOSトランジスタがトランジスタサイズの異なる複数のpチャネル型トランジスタにて形成され、前記第2のMOSトランジスタがトランジスタサイズの異なる複数のnチャネル型トランジスタにて形成されていることを特徴とする。 In the driver circuit of the present invention, the first MOS transistor is formed by a plurality of p-channel transistors having different transistor sizes, and the second MOS transistor is formed by a plurality of n-channel transistors having different transistor sizes. It is characterized by.
以上説明したように、本発明によれば、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間がバラツキ、さらに出力バッファ間においてもばらついたとしても、設計値に対応した立ち上がり時間及び立ち下がり時間が得られるように、第1及び第2のスイッチを選択することにより、出力信号の前記立ち上がり時間及び立ち下がり時間を設定値に対応して補正することが可能であるため、設計に対応した動作特性を得ることができるという効果が得られる。 As described above, according to the present invention, even if the output characteristics vary, that is, the rise time and fall time of the signal vary due to manufacturing variation, and the output buffers vary, the rise corresponding to the design value is achieved. By selecting the first and second switches so that the time and the fall time can be obtained, the rise time and the fall time of the output signal can be corrected in accordance with the set values. An effect is obtained that operational characteristics corresponding to the design can be obtained.
以下、本発明の一実施形態による出力ドライバを図面を参照して説明する。図1は同実施形態による出力ドライバの構成例を示すブロック図である。
この図において、出力ドライバは、制御部1と、出力トランジスタ部2と、スイッチ群3と、インバータ100及び101とを有している。
上記制御部1は、上記スイッチ群3におけるスイッチを制御する第1の制御部11と、この第1の制御部11の使用する第1の制御情報が記憶された記憶部12と、スイッチ群3におけるスイッチを制御する第2の制御部13と、この第2の制御部13の使用する第1の制御情報が記憶された記憶部14とを有している。
トランジスタ部2は、例えば、pチャネル型MOSトランジスタ(以下、p型トランジスタ)MP1、MP2、MP3及びMP4と、nチャネル型MOSトランジスタ(以下、n型トランジスタ)MN1、MN2、MN3及びMN4とから構成されている。
Hereinafter, an output driver according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration example of an output driver according to the embodiment.
In this figure, the output driver has a
The
The
p型トランジスタMP1、MP2、MP3及びMP4は、ソースが第1の電源VOHが入力される電源端子TVOHへ接続され、ドレインは出力信号が出力される出力端子TOUTに接続されている。p型トランジスタMP1はゲートがインバータ101の出力端子に接続されている。また、p型トランジスタMP2、MP3及びMP4のゲートの接続については後述する。
また、n型トランジスタMN1、MN2、MN3及びMN4は、ソースが第2の電源VOLが入力される電源端子TVOLへ接続され、ドレインは出力信号が出力される出力端子TOUTに接続されている。p型トランジスタMN1はゲートがインバータ100の出力端子に接続されている。また、n型トランジスタMN2、MN3及びMN4のゲートの接続については後述する。
In the p-type transistors MP1, MP2, MP3, and MP4, the source is connected to the power supply terminal TVOH to which the first power supply VOH is input, and the drain is connected to the output terminal TOUT from which the output signal is output. The gate of the p-type transistor MP1 is connected to the output terminal of the
The n-type transistors MN1, MN2, MN3 and MN4 have their sources connected to the power supply terminal TVOL to which the second power supply VOL is input, and their drains connected to the output terminal TOUT from which an output signal is output. The gate of the p-type transistor MN1 is connected to the output terminal of the
トランジスタサイズの一例として、p型トランジスタMP1、MP2、MP3及びMP4は、それぞれトランジスタサイズ(チャネル幅)がそれぞれ異なる。電流容量がデフォルト値を100%とした場合、p型トランジスタMP1が84%、p型トランジスタMP2が16%、p型トランジスタMP3が8%、p型トランジスタMP4が4%となっている。
同様に、n型トランジスタMN1、MN2、MN3及びMN4は、それぞれトランジスタサイズがそれぞれ異なる。電流容量がデフォルト値を100%とした場合、n型トランジスタMN1が84%、n型トランジスタMN2が16%、n型トランジスタMN3が8%、n型トランジスタMN4が4%となっている。
As an example of the transistor size, the p-type transistors MP1, MP2, MP3, and MP4 have different transistor sizes (channel widths). When the default value of the current capacity is 100%, the p-type transistor MP1 is 84%, the p-type transistor MP2 is 16%, the p-type transistor MP3 is 8%, and the p-type transistor MP4 is 4%.
Similarly, the n-type transistors MN1, MN2, MN3, and MN4 have different transistor sizes. When the default value of the current capacity is 100%, the n-type transistor MN1 is 84%, the n-type transistor MN2 is 16%, the n-type transistor MN3 is 8%, and the n-type transistor MN4 is 4%.
スイッチ群3は、第1のスイッチ群としてのスイッチSWP2、SWP3及びSWP4と、第2のスイッチ群としてのスイッチSWN2、SWN3及びSW4とから構成されている。
上記スイッチSWP2はインバータ101の出力端子とp型トランジスタMP2のゲートとの間に介挿され、スイッチSWP3はインバータ101の出力端子とp型トランジスタMP4のゲートとの間に介挿されている。
また、スイッチSWN2はインバータ100の出力端子とn型トランジスタMN2のゲートとの間に介挿され、スイッチSWN3はインバータ100の出力端子とn型トランジスタMNP4のゲートとの間に介挿されている。
The
The switch SWP2 is interposed between the output terminal of the
The switch SWN2 is inserted between the output terminal of the
スイッチSWP2は、インバータ101の出力端子とp型トランジスタMP2のゲートとの間をオン状態とするか、あるいはp型トランジスタMP2のゲートを「H」レベルとしてオフ状態とするかが、上記第1の制御部11から入力される第1の制御信号S1により制御される。
同様に、スイッチSWP3及びSWP4各々は、インバータ101の出力端子とp型トランジスタMP3、MP4のゲートそれぞれの間をオン状態にするか、あるいはp型トランジスタMP3、MP4のゲートを「H」レベルとしてオフ状態とするかが、上記第1の制御部11から入力される第1の制御信号S1により制御される。
ここで、第1の制御信号S1は、S1{P2、P3、P4}の3ビット構成であり、例えばP2=1であれば、スイッチSWP2をオン状態とし、P2=0であれば、スイッチSWP2がp型トランジスタMP2をオフ状態とする。すなわち、第1の制御信号S1{P2、P3、P4}=S1{1、0、1}の場合、スイッチSWP2及びSWP4がオン状態となり、p型トランジスタMP3がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはp型トランジスタMP2及びMP4となる。
Whether the switch SWP2 is turned on between the output terminal of the
Similarly, each of the switches SWP3 and SWP4 is turned on between the output terminal of the
Here, the first control signal S1 has a 3-bit configuration of S1 {P2, P3, P4}. For example, if P2 = 1, the switch SWP2 is turned on, and if P2 = 0, the switch SWP2 Turns off the p-type transistor MP2. That is, when the first control signal S1 {P2, P3, P4} = S1 {1, 0, 1}, the switches SWP2 and SWP4 are turned on and the p-type transistor MP3 is turned off. Therefore, the transistors to be driven by the input signal are p-type transistors MP2 and MP4.
また、スイッチSWN2は、インバータ100の出力端子とn型トランジスタMN2のゲートとの間をオン状態とするか、あるいはn型トランジスタMN2のゲートを「L」レベルとしてオフ状態とするかが、上記第2の制御部13から入力される第2の制御信号S2により制御される。
同様に、スイッチSWN3及びSWN4各々は、インバータ100の出力端子とn型トランジスタMN3、MN4のゲートそれぞれの間をオン状態にするか、あるいはn型トランジスタMN3、MN4のゲートを「L」レベルとしてオフ状態とするかが、上記第2の制御部13から入力される第2の制御信号S2により制御される。
ここで、第2の制御信号S2は、S2{N2、N3、N4}の3ビット構成であり、例えばN2=1であれば、スイッチSWN2をオン状態とし、N2=0であれば、スイッチSWN2がn型トランジスタMN2をオフ状態とする。すなわち、第2の制御信号S2{N2、N3、N4}=S2{1、0、1}の場合、スイッチSWN2及びSWN4がオン状態となり、n型トランジスタMN3がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはn型トランジスタMN2及びMN4となる。
Further, whether the switch SWN2 is turned on between the output terminal of the
Similarly, each of the switches SWN3 and SWN4 is turned on between the output terminal of the
Here, the second control signal S2 has a 3-bit configuration of S2 {N2, N3, N4}. For example, if N2 = 1, the switch SWN2 is turned on, and if N2 = 0, the switch SWN2 Turns off the n-type transistor MN2. That is, when the second control signal S2 {N2, N3, N4} = S2 {1, 0, 1}, the switches SWN2 and SWN4 are turned on, and the n-type transistor MN3 is turned off. Therefore, the transistors to be driven by the input signals are n-type transistors MN2 and MN4.
また、記憶部12には、上記第1の制御信号S1を生成するための、第1の制御情報、すなわちS1{P2、P3、P4}の3ビットのビット情報が記憶されている。
上記第1の制御部11は、本実施形態のドライバが起動する際、上記記憶部12に記憶されている第1の制御情報を読み出し、この第1の制御情報に対応する第1の制御情報S1を生成し、第1のスイッチ群のスイッチSWP2、SWP3及びSWP4に対して出力する。
同様に、記憶部14には、上記第1の制御信号S2を生成するための、第2の制御情報、すなわちS2{N2、N3、N4}の3ビットのビット情報が記憶されている。
上記第2の制御部13は、本実施形態のドライバが起動する際、上記記憶部14に記憶されている第2の制御情報を読み出し、この第2の制御情報に対応する第2の制御情報S2を生成し、第2のスイッチ群のスイッチSWN2、SWN3及びSWN4に対して出力する。
記憶部12及び14は、不揮発性または揮発性のいずれのメモリを用いてもよく、1回の設定で良い場合にワンタイムROM等を用い、書き換えを行う場合にフラッシュメモリ、DRAMあるいはSRAMなどを用いる。
The
The
Similarly, the storage unit 14 stores second control information for generating the first control signal S2, that is, 3-bit bit information of S2 {N2, N3, N4}.
The
The
また、制御部1に対してキャリブレーション信号CALが入力されると、第1の制御部11は記憶部12に記憶された第1の制御情報S1ではなく、外部から入力される制御信号S1{P2、P3、P4}を、第1の制御信号S1として、第1のスイッチ群におけるスイッチSWP2、SWP3及びSWP4に対して出力する。
同様に、制御部1に対してキャリブレーション信号CALが入力されると、第2の制御部13は記憶部14に記憶された第2の制御情報S2ではなく、外部から入力される制御信号GS2{N2、N3、N4}を、第2の制御信号S2を生成して、第2のスイッチ群におけるスイッチSWN2、SWN3及びSWN4に対して出力する。
すなわち、第1の制御部11は、キャリブレーション信号CALが入力された場合、記憶部12に記憶されている第1の制御信号S1ではなく、外部から入力される制御信号S1を第1のスイッチ群に対して出力する。
また、同様に、第2の制御部13は、キャリブレーション信号CALが入力された場合、記憶部14に記憶されている第2の制御信号S2ではなく、外部から入力される制御信号S2を第2のスイッチ群に対して出力する。
上述したように、外部から入力される制御信号GS1{P2、P3、P4}は第1の制御信号S1{P2、P3、P4}に対応し、また、外部から入力される制御信号GS2{N2、N3、N4}は制御信号S2{N2、N3、N4}に対応している。
また、上述したキャリブレーションの処理において、外部の測定器から入力された制御信号S1{P2、P3、P4}及び制御信号S2{N2、N3、N4}が出力ドライバ2のスペックを満足する出力波形の立ち上がり及び立ち上がり時間であると判定された場合、測定器から書き込み信号Wが第1の制御部11及び第2の制御部13に対して入力される。ここで、第1の制御部11は、制御信号S1の各ビットを記憶部12に対し、第1の制御信号S1として書き込む。また、第2の制御部13は、制御信号S2の各ビットを記憶部14に対し、第2の制御信号S2として書き込む。
Further, when the calibration signal CAL is input to the
Similarly, when the calibration signal CAL is input to the
That is, when the calibration signal CAL is input, the
Similarly, when the calibration signal CAL is input, the
As described above, the control signal GS1 {P2, P3, P4} input from the outside corresponds to the first control signal S1 {P2, P3, P4}, and the control signal GS2 {N2 input from the outside. , N3, N4} correspond to the control signal S2 {N2, N3, N4}.
Further, in the calibration process described above, the output waveform in which the control signal S1 {P2, P3, P4} and the control signal S2 {N2, N3, N4} input from an external measuring instrument satisfy the specifications of the
次に、図1を用いて本実施形態の動作を説明する。出荷時に本実施形態による出力ドライバを搭載した半導体装置のテストを行う場合、外部から上記テスト信号が出力ドライバに入力される。
これにより、テスト信号が制御部1に入力され、第1の制御部11及び制御部12は、外部から入力される外部制御信号Gにより、スイッチ群2の各スイッチに対し、第1の制御信号S1及びS2をそれぞれ出力する。
例えば、キャリブレーション信号CALがそれぞれ第1の制御部11、第2の制御部13に、外部の測定器から入力され、外部制御信号GS1{P2、P3、P4}=GS1{1、0、0}、外部制御信号GS2{N2、N3、N4}=GS2{1、0、0}が入力されると、第1の制御部11が上記制御信号S1{1、0、0}を第1の制御信号S1として第1のスイッチ群へ出力し、第2の制御部13が制御信号S2{1、0、0}を第2の制御信号として第2のスイッチ群に対して出力する。
Next, the operation of this embodiment will be described with reference to FIG. When testing a semiconductor device equipped with the output driver according to the present embodiment at the time of shipment, the test signal is input from the outside to the output driver.
As a result, the test signal is input to the
For example, the calibration signal CAL is input to the
第1の制御信号S1{1、0、0}が入力されると、スイッチSWP2がオン状態となり、p型トランジスタMP3及びMP4がオフに固定された状態となり、入力信号により駆動されるトランジスタはp型トランジスタMP1及びMP2と設定される。
また、第2の制御信号S2{1、0、0}が入力されると、スイッチSWN2がオン状態となり、p型トランジスタMN3及びMN4がオフに固定された状態となり、入力信号により駆動されるトランジスタはn型トランジスタMN1及びMN2と設定される。
上記設定は、設計値に対してトランジスタの駆動する電流量、すなわち駆動能力が100%となる。
When the first control signal S1 {1, 0, 0} is input, the switch SWP2 is turned on, the p-type transistors MP3 and MP4 are fixed off, and the transistor driven by the input signal is p Type transistors MP1 and MP2.
When the second control signal S2 {1, 0, 0} is input, the switch SWN2 is turned on, the p-type transistors MN3 and MN4 are fixed off, and the transistor driven by the input signal Are set as n-type transistors MN1 and MN2.
In the above setting, the amount of current that the transistor drives relative to the design value, that is, the driving capability is 100%.
この状態において、出力信号OUTの立ち上がり時間及び立ち下がり時間を測定し、立ち上がり時間が遅い場合、スイッチSWP2の他にスイッチSWP3またはSWP4のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号S1の各ビットの値を変更して、電流容量を増加させることにより、出力信号OUTの立ち上がり時間を調整する。
逆に、立ち上がり時間が早い場合、スイッチSWP2をオン状態とせず、p型トランジスタMP2をオフ状態に固定し、他のスイッチSWP3またはSWP4のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号S1の各ビットの値を変更して、電流容量を低下させることにより、出力信号OUTの立ち上がり時間を調整する。
In this state, the rise time and fall time of the output signal OUT are measured, and when the rise time is slow, in addition to the switch SWP2, either or both of the switches SWP3 and SWP4 are turned on, and the transistor driven by the input signal The rise time of the output signal OUT is adjusted by increasing the current capacity by changing the value of each bit of the control signal S1 so as to control the on state and the off state of each switch.
On the other hand, when the rise time is early, the switch SWP2 is not turned on, the p-type transistor MP2 is fixed to the off state, and one or both of the other switches SWP3 and SWP4 are turned on and driven by the input signal. The rise time of the output signal OUT is adjusted by changing the value of each bit of the control signal S1 so as to control the combination of the transistors, that is, the on state and the off state of each switch, thereby reducing the current capacity.
同様に、立ち下がり時間が遅い場合、スイッチSWN2の他にスイッチSWN3またはSWN4のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号S2の各ビットの値を変更して、電流容量を増加させることにより、出力信号OUTの立ち下がり時間を調整する。
逆に、立ち下がり時間が早い場合、スイッチSWN2をオン状態とせず、n型トランジスタMN2をオフ状態に固定し、他のスイッチSWN3またはSWN4のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せを変更し、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号S1の各ビットの値を変更して、電流容量を低下させることにより、出力信号OUTの立ち上がり時間を調整する。
Similarly, when the fall time is slow, in addition to the switch SWN2, either or both of the switches SWN3 and SWN4 are turned on to control the combination of transistors driven by the input signal, that is, the on and off states of each switch. The fall time of the output signal OUT is adjusted by changing the value of each bit of the control signal S2 to increase the current capacity.
On the other hand, when the fall time is early, the switch SWN2 is not turned on, the n-type transistor MN2 is fixed to the off state, and one or both of the other switches SWN3 and SWN4 are turned on and driven by the input signal. The rise time of the output signal OUT is adjusted by changing the combination of transistors, that is, by changing the value of each bit of the control signal S1 so as to control the on and off states of each switch and reducing the current capacity. To do.
そして、上述した動作特性のテスト処理により、設計値に対応する立ち上がり時間及び立ち下がり時間となった外部からの制御信号S1{P2、P3、P4}及び制御信号S2{N2、N3、N4}を選択し、この各P2〜P4、N2〜N4のビットのデータを、キャリブレーション信号CALを入力させた状態において、外部の測定器が書き込み信号Wを与えることにより、それぞれ記憶部12、14へ記憶させる。
ここで記憶部12、14がワンタイムROMであれば、第1の制御部11が記憶部12に対し、外部からの制御信号S1{P2、P3、P4}におけるP2〜P4のビット情報を第1の制御情報S1として書き込み、第2の制御部13が記憶部14に対し、外部からの制御信号S2{N2、N3、N4}におけるN2〜N4のビット情報を第2の制御情報S2として書き込む。
Then, the control signal S1 {P2, P3, P4} and the control signal S2 {N2, N3, N4} from the outside having the rise time and the fall time corresponding to the design value are obtained by the above-described operation characteristic test process. The data of the respective bits P2 to P4 and N2 to N4 is selected and stored in the
Here, if the
そして、不揮発性のメモリである場合、搭載されている半導体装置が起動されると、出力ドライバにおいて、記憶部12及び14に記憶されている第1及び第2の制御情報により、スイッチ群3の各スイッチがオン状態、あるいは接続されているトランジスタがオフとする状態に設定され、テストにより設計値に対応するよう補正された立ち上がり時間及び立ち下がり時間の波形により、入力信号に対する出力信号OUTを外部に出力する。
したがって、出力ドライバのトランジスタ部2における各トランジスタの製造バラツキにより、立ち上がり時間や立ち下がり時間が設計値に対して変動したとしても、上述した処理により調整することが可能なため、設計に対応した動作特性を得ることができる。
In the case of a nonvolatile memory, when the mounted semiconductor device is activated, the output driver uses the first and second control information stored in the
Therefore, even if the rise time and the fall time fluctuate with respect to the design value due to manufacturing variations of the transistors in the
図2はシミュレーション結果を示すグラフであり、横軸が時間、縦軸が信号レベル(振幅電圧値)を示している。
入力信号INに対して、出力信号OUTの波形を示すものであり、立ち上がり波形において、最も左側の波形が第1の制御信号S1=S1{1、1、1}、第2の制御信号S2=S2{1、1、1}であり、p型トランジスタMP1〜MP4、及びn型トランジスタMN1〜MN4の全てが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も早くなっていることが判る。
立ち上がり波形において、最も右側の波形が第1の制御信号S1=S1{0、0、0}、第2の制御信号S2=S2{0、0、0}であり、p型トランジスタMP1及びn型トランジスタMN1のみが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も遅くなっていることが判る。
これにより、制御信号S1及びS2においてビット情報を変更することにより、トランジスタ部2の駆動能力を変更することができる。
FIG. 2 is a graph showing simulation results, in which the horizontal axis represents time and the vertical axis represents the signal level (amplitude voltage value).
The waveform of the output signal OUT with respect to the input signal IN is shown, and the leftmost waveform in the rising waveform is the first control signal S1 = S1 {1, 1, 1}, and the second control signal S2 = S2 {1, 1, 1}, and since all of the p-type transistors MP1 to MP4 and the n-type transistors MN1 to MN4 are driven by the input signal, the rise time and fall time are the fastest. I understand.
In the rising waveform, the rightmost waveform is the first control signal S1 = S1 {0, 0, 0}, the second control signal S2 = S2 {0, 0, 0}, and the p-type transistor MP1 and the n-type transistor Since only the transistor MN1 is driven by the input signal, it can be seen that the rise time and fall time are the slowest.
Thereby, the drive capability of the
1…制御部
2…トランジスタ部
3…スイッチ群
11…第1の制御部
12、14…記憶部
13…第2の制御部
100、101…インバータ
MN1、MN2、MN3、MN4…n型トランジスタ
MP1、MP2、MP3、MP4…p型トランジスタ
SWN1、SWN2、SWN3、SWN4…スイッチ
SWP1、SWP2、SWP3、SWP4…スイッチ
DESCRIPTION OF
Claims (5)
出力端子及び第2の電源間に接続された各々大きさの異なる複数の第2のMOSトランジスタからなる第2のMOSトランジスタ群と、
前記第1のスイッチ群における第1のスイッチの各々をオン状態またはオフ状態に制御するスイッチからなる第1のスイッチ群と、
前記第2のMOSトランジスタ個々をオン状態またはオフ状態に制御するスイッチからなる第2のスイッチ群と、
前記第1のスイッチ群の個々をオン状態またはオフ状態にするかを制御する第1の制御回路と、
前記第2のスイッチ群の個々をオン状態またはオフ状態にするかを制御する第2の制御回路と、
を有することを特徴とするドライバ回路。 A first MOS transistor group composed of a plurality of first MOS transistors each having a different size connected between a first power source and an output terminal;
A second MOS transistor group composed of a plurality of second MOS transistors of different sizes connected between the output terminal and the second power supply;
A first switch group comprising switches for controlling each of the first switches in the first switch group to an on state or an off state;
A second switch group consisting of switches for controlling each of the second MOS transistors to an on state or an off state;
A first control circuit that controls whether each of the first switch groups is turned on or off;
A second control circuit that controls whether each of the second switch groups is turned on or off;
A driver circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007333221A JP5109647B2 (en) | 2007-12-25 | 2007-12-25 | Driver circuit |
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Publication Number | Publication Date |
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JP2009159150A true JP2009159150A (en) | 2009-07-16 |
JP5109647B2 JP5109647B2 (en) | 2012-12-26 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP5109647B2 (en) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6238616A (en) * | 1985-08-14 | 1987-02-19 | Hitachi Ltd | Output circuit |
JPH0738408A (en) * | 1993-07-19 | 1995-02-07 | Sharp Corp | Buffer circuit |
JP2001512296A (en) * | 1997-07-29 | 2001-08-21 | インテル・コーポレーション | Impedance control circuit |
JP2002009605A (en) * | 2000-06-20 | 2002-01-11 | Nec Microsystems Ltd | Output buffer circuit |
JP2004040631A (en) * | 2002-07-05 | 2004-02-05 | Matsushita Electric Ind Co Ltd | Input control circuit |
JP2006228972A (en) * | 2005-02-17 | 2006-08-31 | Fujitsu Ltd | Semiconductor device |
JP2006270331A (en) * | 2005-03-23 | 2006-10-05 | Nec Corp | Impedance adjustment circuit and integrated circuit device |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6238616A (en) * | 1985-08-14 | 1987-02-19 | Hitachi Ltd | Output circuit |
JPH0738408A (en) * | 1993-07-19 | 1995-02-07 | Sharp Corp | Buffer circuit |
JP2001512296A (en) * | 1997-07-29 | 2001-08-21 | インテル・コーポレーション | Impedance control circuit |
JP2002009605A (en) * | 2000-06-20 | 2002-01-11 | Nec Microsystems Ltd | Output buffer circuit |
JP2004040631A (en) * | 2002-07-05 | 2004-02-05 | Matsushita Electric Ind Co Ltd | Input control circuit |
JP2006228972A (en) * | 2005-02-17 | 2006-08-31 | Fujitsu Ltd | Semiconductor device |
JP2006270331A (en) * | 2005-03-23 | 2006-10-05 | Nec Corp | Impedance adjustment circuit and integrated circuit device |
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A621 | Written request for application examination |
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A521 | Written amendment |
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|
A977 | Report on retrieval |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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