JP2009158513A

JP2009158513A - Nonvolatile semiconductor storage element, nonvolatile semiconductor storage device, data writing method of nonvolatile semiconductor storage element, and data rewriting method of nonvolatile semiconductor storage device

Info

Publication number: JP2009158513A
Application number: JP2007331533A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香; Shoji Yadori; 章二宿利; Satoru Shimizu; 悟清水; Taku Ogura; 卓小倉
Original assignee: Genusion Inc
Current assignee: Genusion Inc
Priority date: 2007-12-25
Filing date: 2007-12-25
Publication date: 2009-07-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage device which is high in scalability and rewritten in the unit of bits or bytes. <P>SOLUTION: Nonvolatile semiconductor storage elements are arrayed in a matrix form, and a page buffer is provided to a Y side. After data in memory cells connected to one word line are read out to the page buffer, the data in those memory cells are erased. Then, one or a plurality of data among the data read to the page buffer are rewritten and contents of the rewritten page buffer are written back to the respective cells connected to the one word line. Those processes are carried out at high speed to emulate the rewriting by the bits or bytes. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ビットまたはバイト単位の書き換えを可能にした不揮発性半導体記憶装置に関するものである。 The present invention relates to a nonvolatile semiconductor memory device that can be rewritten in units of bits or bytes.

近年、あらゆる機器にマイコン等のＬＳＩが組み込まれるようになり、これに伴いこれら多くのＬＳＩそれぞれに小〜中容量のデータを不揮発に記憶させておきたいと言う要求が高まってきている。このような目的のためには、中程度の容量でよいので小さな単位（バイト〜数バイト程度）でのデータの書き換えが可能な不揮発性メモリが要求される。 In recent years, LSIs such as microcomputers have been incorporated into various devices, and along with this, there has been an increasing demand to store small to medium-capacity data in each of these many LSIs in a nonvolatile manner. For this purpose, since a medium capacity is sufficient, a non-volatile memory capable of rewriting data in a small unit (about bytes to several bytes) is required.

従来より、このような用途に用いられていた記憶素子としてＥＥＰＲＯＭがある。しかしＥＥＰＲＯＭは、セルサイズが大きいうえに動作電圧も高いのでスケーラビリティに劣り、現在でも１Ｍビット程度の容量しか実現していない。すなわち、（１）動作電圧に２０Ｖ程度の電圧が必要であるため、選択トランジスタ、メモリセルトランジスタのチャネル長を短くすることができずスケーリング困難、（２）トンネル領域（ドレイン領域とオーバーラップする薄い酸化膜領域）を形成する必要があるため、記憶トランジスタが大型化する、（３）構造が複雑でありセル面積のスケーリングが困難というような問題点があった。 Conventionally, there is an EEPROM as a memory element used for such a purpose. However, since the EEPROM has a large cell size and a high operating voltage, it is inferior in scalability, and even at present, only a capacity of about 1 Mbit is realized. That is, (1) Since a voltage of about 20 V is required for the operating voltage, the channel lengths of the selection transistor and the memory cell transistor cannot be shortened, and scaling is difficult, and (2) the tunnel region (thin overlapping the drain region) Therefore, there is a problem that the memory transistor is enlarged, and (3) the structure is complicated and the cell area is difficult to scale.

一方、ＮＡＮＤ型に代表されるフラッシュメモリが、大容量且つ低価格で現在広く普及している。しかし、フラッシュメモリは、書込み単位がバイト〜ページ（１ｋバイト程度）、消去単位はページ（１ｋバイト程度）〜ブロック（６４ｋバイト程度）であり、上記の組み込み用途で要求される書き換え単位を満足するものではなかった。 On the other hand, flash memories typified by NAND type are now widely used with large capacity and low price. However, the flash memory has a write unit of bytes to pages (about 1 kbytes) and an erase unit of pages (about 1 kbytes) to blocks (about 64 kbytes), which satisfies the rewrite unit required for the above-mentioned embedded use. It was not a thing.

従来、ｐＦＬＡＳＨ（登録商標）（特許文献１参照）およびＮｅｏＦｌａｓｈ（登録商標）（特許文献２参照）のようなメモリが提案されている。 Conventionally, memories such as pFLASH (registered trademark) (see Patent Document 1) and NeoFlash (registered trademark) (see Patent Document 2) have been proposed.

国際公開第９９／１９８８０号パンフレットInternational Publication No. 99/19880 pamphlet 米国特許第７２５０６５４号明細書US Pat. No. 7,250,654

上に述べたｐＦＬＡＳＨ（登録商標）、ＮｅｏＦｌａｓｈ（登録商標）は、ともに２つのトランジスタで構成されたメモリセルからなるメモリデバイスであるが、Ｐチャネルトランジスタで構成されているため、Ｎチャネルトランジスタで構成されていた従来のＥＥＰＲＯＭに比べて動作電圧が比較的低く、セル面積も比較的小さくなっている。 The above-described pFLASH (registered trademark) and NeoFlash (registered trademark) are memory devices composed of memory cells composed of two transistors. However, since they are composed of P channel transistors, they are composed of N channel transistors. Compared with the conventional EEPROM, the operating voltage is relatively low and the cell area is also relatively small.

しかし、いずれのメモリデバイスもバイト単位の書き換えは不可能であり、メモリセルのゲート長のスケーラビリティもＮＯＲ型フラッシュメモリと同程度の１００ｎｍ程度が限界であった。 However, any of the memory devices cannot be rewritten in units of bytes, and the limit of the scalability of the gate length of the memory cell is about 100 nm, which is the same as that of the NOR flash memory.

ｐＦＬＡＳＨ（登録商標）（特許文献１参照）は、書き込みにＢＴＢＴホットエレクトロン注入を用い、書き込み時の消費電流を小さくしているが、このためにドレインに高電圧（電源電圧よりも絶対値の大きい負の電圧）を印加することが必要であり、選択トランジスタはこの電圧のオン／オフのために長いゲート長が必要になり、記憶トランジスタはパンチスルーを防止するために長いゲート長が必要になるためスケーリングが困難である。 pFLASH (registered trademark) (see Patent Document 1) uses BTBT hot electron injection for writing to reduce current consumption during writing. For this reason, a high voltage (a larger absolute value than the power supply voltage) is applied to the drain. A negative voltage) is required, the select transistor requires a long gate length to turn this voltage on and off, and the storage transistor requires a long gate length to prevent punch-through. Therefore, scaling is difficult.

また、ＮｅｏＦｌａｓｈ（登録商標）（特許文献２参照）は、書き込みにチャネルホットエレクトロン注入を用いているために書き込み時の消費電流が大きい。また、チャネルホットエレクトロンを発生させるためにドレインに負の高電圧を印加する必要があるため、ｐＦＬＡＳＨ（登録商標）と同様に選択トランジスタ、メモリトランジスタ共にゲート長のスケーリングが困難である。 Further, NeoFlash (registered trademark) (see Patent Document 2) uses a channel hot electron injection for writing, and thus consumes a large amount of current during writing. Further, since it is necessary to apply a negative high voltage to the drain in order to generate channel hot electrons, it is difficult to scale the gate length of both the select transistor and the memory transistor as in the case of pFLASH (registered trademark).

この発明は、スケーラビリティが高く、ビットまたはバイト単位の書き換えが可能な不揮発性半導体記憶装置、および、この不揮発性半導体記憶装置に適した不揮発性半導体記憶素子、不揮発性半導体記憶素子のデータ書き込み方法、不揮発性半導体記憶装置のデータ書き換え方法を提供することを目的とする。 The present invention relates to a nonvolatile semiconductor memory device that is highly scalable and can be rewritten in units of bits or bytes, a nonvolatile semiconductor memory element suitable for the nonvolatile semiconductor memory device, and a data writing method for the nonvolatile semiconductor memory element, An object of the present invention is to provide a data rewriting method for a nonvolatile semiconductor memory device.

請求項１の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子であって、前記第１のゲート絶縁膜の厚さが、標準電源電圧（Ｖｃｃ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする。 The invention according to claim 1 is an n-type well formed in a semiconductor substrate, and a first p + region, a second p + region, and a third p + region formed on the surface of the n-type well at a predetermined interval. A first channel region between the first and second p + regions of the n-type well, a first gate insulating film and a first gate electrode formed above the first channel region; The second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, and a second gate insulating film are formed above the first channel region. And a second gate electrode, wherein the first gate insulating film has a thickness of a gate insulating film of a transistor for a standard power supply voltage (Vcc), or Transistors for external input / output (I / O) Characterized in that it is the same as the thickness of the over gate insulating film.

請求項２の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子であって、前記第１のゲート絶縁膜の厚さと前記トンネル絶縁膜の厚さが同じであることを特徴とする。 According to a second aspect of the present invention, there is provided an n-type well formed in a semiconductor substrate, and a first p + region, a second p + region, and a third p + region formed at predetermined intervals on the surface of the n-type well. And a first channel region between the first and second p + regions of the n-type well, and a first gate insulating film and a first gate electrode formed above the second channel region, The second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, and a second gate insulating film formed above the second channel region. And a second gate electrode, wherein the thickness of the first gate insulating film and the thickness of the tunnel insulating film are the same.

請求項３の発明は、請求項１、２の発明において、前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the structure near the boundary between the second p + region and the second channel region of the third p + region is different.

請求項４の発明は、請求項３の発明において、前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする。
請求項３に記載の不揮発性半導体記憶素子。 According to a fourth aspect of the present invention, in the third aspect of the invention, the impurity concentration in the vicinity of the second channel region of the second p + region is greater than the impurity concentration in the vicinity of the second channel region of the third p + region. It is also characterized by high.
The nonvolatile semiconductor memory element according to claim 3.

請求項５の発明は、請求項１乃至請求項２のいずれかに記載の不揮発性半導体記憶素子をＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに、全てのビット線に印加する書き込み電圧をバッファするページバッファと、前記Ｘデコーダ、Ｙデコーダを制御して各メモリセルに対するデータの書き込み、消去、読み出しを行う制御部と、を備えた不揮発性半導体記憶装置であって、前記制御部は、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出したのち、これらのメモリセルのデータを消去し、さらに、前記読み出したデータのうち１または複数のデータを書き換えたのち、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻すよう制御することを特徴とする。 According to a fifth aspect of the invention, the nonvolatile semiconductor memory elements according to any one of the first to second aspects are arranged in a matrix of X (rows) Y (columns), and word lines provided for each row; A memory cell array having a bit line provided for each column, an X decoder for controlling the voltage of each word line, and a Y decoder for controlling the voltage of each bit line and detecting a sense voltage appearing on each bit line And buffer the sense voltage appearing on all the bit lines, and buffer the write voltage applied to all the bit lines, and control the X decoder and Y decoder to write data to each memory cell, A nonvolatile semiconductor memory device including a controller that performs erasing and reading, wherein the controller stores data in memory cells connected to one word line After reading to the page buffer, the data in these memory cells are erased, and after rewriting one or more of the read data, the contents of the rewritten page buffer are transferred to the one word line. Control is performed to write back to each memory cell connected to the.

請求項６の発明は、請求項５の発明において、前記ページバッファが、標準電源電圧（Ｖｃｃ）用のトランジスタまたは外部入出力（Ｉ／Ｏ）用のトランジスタと同じ構造に形成されていることを特徴とする。 According to a sixth aspect of the present invention, in the fifth aspect of the present invention, the page buffer is formed in the same structure as a standard power supply voltage (Vcc) transistor or an external input / output (I / O) transistor. Features.

請求項７の発明である不揮発性半導体記憶装置のデータ書き換え方法は、記憶トランジスタと選択トランジスタからなるメモリセルをＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに全てのビット線に印加する書き込み電圧をバッファするページバッファとを備えた不揮発性半導体記憶装置に、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出す手順、これらのメモリセルのデータを消去する手順、前記ページバッファに読み出したデータのうち１または複数のデータを書き換える手順、書き換えたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す手順、を実行させることを制御とする。 According to a seventh aspect of the present invention, there is provided a data rewriting method for a nonvolatile semiconductor memory device, in which memory cells each comprising a memory transistor and a selection transistor are arranged in a matrix of X (row) Y (column), and word lines provided for each row A memory cell array having a bit line provided for each column; an X decoder for controlling the voltage of each word line; and controlling the voltage of each bit line and detecting a sense voltage appearing on each bit line A nonvolatile semiconductor memory device having a Y decoder and a page buffer for buffering a sense voltage appearing on all bit lines and buffering a write voltage applied to all bit lines is connected to one word line. The procedure for reading the data of the memory cells read into the page buffer, the procedure for erasing the data of these memory cells, the page buffer Procedure for rewriting one or more data among the read data to the file, the procedure written back to the memory cell the contents of the rewritten page buffers connected to said one word line, and controls that cause the execution.

請求項８の発明である不揮発性半導体記憶素子のデータ書き込み方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子にビットデータを書き込む方法であって、前記ｎ型ウエルに電源電圧（Ｖｃｃ）よりも高電圧の正の書込みバックゲート電圧Ｖｗｅｌｌ（ｐ）を印加し、前記第１のゲート電極に前記第１のチャネル領域を導通状態にする負の電圧Ｖｓｇ（ｐ）を印加し、前記第２のゲート電極に電源電圧よりも高電圧の正の電圧Ｖｃｇ（ｐ）を印加し、第１、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域と第２のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行なうことを特徴とする。 According to an eighth aspect of the present invention, there is provided a data writing method for a nonvolatile semiconductor memory element comprising: an n-type well formed on a semiconductor substrate; and a first p + region formed at a predetermined interval on the n-type well surface; A first channel region is defined between the second p + region and the third p + region and the first and second p + regions of the n-type well, and the first channel region is formed above the first channel region. A tunnel insulating film formed above the first channel region, with the second channel region defined between the gate insulating film and the first gate electrode of the n-type well and the second and third p + regions of the n-type well A method for writing bit data to a nonvolatile semiconductor memory element having a charge storage layer, a second gate insulating film, and a second gate electrode, wherein the n-type well has a voltage higher than a power supply voltage (Vcc). Positive write back A gate voltage Vwell (p) is applied, a negative voltage Vsg (p) that makes the first channel region conductive is applied to the first gate electrode, and a power voltage is applied to the second gate electrode. By applying a high positive voltage Vcg (p) and setting the first and second p + regions to the ground potential, band-to-band tunneling is performed in the vicinity of the region where the second p + region and the second gate electrode are in contact with each other. Hot electrons are generated by the electrons generated by the above-described method, and the hot electrons are injected into the charge storage layer to write data.

請求項９の発明は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶装素子あって、前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする。 The invention according to claim 9 is an n-type well formed in a semiconductor substrate, and a first p + region, a second p + region, and a third p + region formed on the surface of the n-type well at a predetermined interval. And a first channel region between the first and second p + regions of the n-type well, and a first gate insulating film and a first gate electrode formed above the second channel region, The second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, and a second gate insulating film formed above the second channel region. And a second gate electrode, wherein a structure near a boundary between the second p + region and the second p + region of the third p + region is different. And

請求項１０の発明は、請求項９の発明において、前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする。 According to a tenth aspect of the present invention, in the ninth aspect, the impurity concentration in the vicinity of the second channel region of the second p + region is greater than the impurity concentration in the vicinity of the second channel region of the third p + region. It is also characterized by high.

請求項１１の発明は、Ｘ（行）Ｙ（列）のマトリクス状に配列された請求項１または請求項２に記載の複数の不揮発性半導体記憶素子（以下メモリセルと呼ぶ）と、前記マトリクスの各行毎に設けられ、同じ行のメモリセルの第２のゲート電極に接続されるワード線と、を有するｎ型ウェルブロック、および、Ｙ方向に形成されたゲート電圧供給線と、前記各ワード線毎に設けられ、各ワード線を前記ゲート電圧供給線に対して開閉するトランスファゲートと、を有するｐ型ウェルブロック、を対応づけたペアをＸ方向に複数配列したメモリセルアレイと、前記メモリセルアレイの各行ごとに設けられ、同じ行のトランスファゲートのゲート電極に接続されるワード線選択線と、前記メモリセルアレイの各行ごとに設けられ、同じ行のメモリセルの前記第１のゲート電極に接続されるメモリセル選択線と、前記メモリセルアレイの各列ごとに設けられ、同じ行のメモリセルの前記第１のｐ＋領域に接続されるビット線と、前記メモリセルアレイの各メモリセルの前記第３のｐ＋領域に接続されるソース線と、を備えたことを特徴とする。 The invention of claim 11 is a plurality of nonvolatile semiconductor memory elements (hereinafter referred to as memory cells) according to claim 1 or 2 arranged in a matrix of X (rows) Y (columns) and the matrix. And an n-type well block having a word line connected to the second gate electrode of the memory cell in the same row, a gate voltage supply line formed in the Y direction, and each word A memory cell array in which a plurality of pairs each having a p-type well block provided in each line and corresponding to each gate line corresponding to the gate voltage supply line are arranged in the X direction; And a word line selection line connected to the gate electrode of the transfer gate of the same row and a memory of the same row provided for each row of the memory cell array. A memory cell selection line connected to the first gate electrode of the memory cell, a bit line provided for each column of the memory cell array and connected to the first p + region of the memory cells in the same row, And a source line connected to the third p + region of each memory cell of the memory cell array.

請求項１２の発明は、請求項１１の発明において、各ｎ型ウェルブロックに、データの書込単位の列数（１バイト）ずつの前記メモリセルが配列されていることを特徴とする。 A twelfth aspect of the invention is characterized in that, in the invention of the eleventh aspect, each n-type well block has the number of columns (1 byte) of data write units arranged therein.

請求項１３の発明は、請求項１１または請求項１２に記載の不揮発性半導体記憶装置のメモリセルに記憶されているデータを消去する方法であって、
１本のゲート電圧供給線に負の高電圧を印加するとともに、１本のワード線選択線に前記ゲート電圧供給線に印加された電圧よりも高い電圧を印加することにより、前記１本のゲート電圧供給線が属するｐ型ウェルブロックに対応するｎ型ウェルブロックの、前記１本のワード線に接続されているメモリセルのみの記憶内容を消去することを特徴とする。 The invention of claim 13 is a method of erasing data stored in a memory cell of the nonvolatile semiconductor memory device according to claim 11 or claim 12,
By applying a negative high voltage to one gate voltage supply line and applying a voltage higher than the voltage applied to the gate voltage supply line to one word line selection line, the one gate line The stored contents of only the memory cells connected to the one word line in the n-type well block corresponding to the p-type well block to which the voltage supply line belongs are erased.

この発明によれば、記憶トランジスタ（第２のチャネル領域のトランジスタ）、選択トランジスタ（第１のチャネル領域のトランジスタ）ともにスケーラビリティを大幅に向上させることができる。 According to the present invention, both the storage transistor (the transistor in the second channel region) and the selection transistor (the transistor in the first channel region) can greatly improve the scalability.

また、この発明によれば、高速且つ多ビットの同時書き込みが可能であるため、書き換え単位がワード線１本分であっても、ワード線１本分を読み出して必要なビットのみ書き換えて書き戻すことができ、外部から見ればビット単位の書き換えをエミュレートすることができる。 Further, according to the present invention, simultaneous writing of multiple bits can be performed at high speed. Therefore, even if the rewrite unit is one word line, one word line is read and only necessary bits are rewritten and written back. It is possible to emulate rewriting in bit units from the outside.

図面を参照してこの発明の実施形態を説明する。
図１はこの発明の実施形態であるメモリセルの断面図である。このメモリセルは、記憶トランジスタと選択トランジスタを有するＥＥＰＲＯＭ型のメモリセルである。同図（Ａ）がフローティングゲート型ＥＥＰＲＯＭ、同図（Ｂ）がＭＯＮＯＳ型ＥＥＰＲＯＭの実施形態を示している。 Embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view of a memory cell according to an embodiment of the present invention. This memory cell is an EEPROM type memory cell having a storage transistor and a selection transistor. FIG. 4A shows an embodiment of a floating gate type EEPROM, and FIG. 4B shows an embodiment of a MONOS type EEPROM.

図１（Ａ）において、従来より一般的なフローティングゲート型のＥＥＰＲＯＭと異なる点は、トランジスタがＰチャネルＭＯＳトランジスタである点、および、選択トランジスタの絶縁膜厚が、周辺回路等に用いられているＶｃｃトランジスタ、Ｉ／Ｏトランジスタの膜厚になっている点である。すなわち、従来のＥＥＰＲＯＭのトランジスタは、たとえば２０Ｖの電圧（ドレイン・ソース間電圧Ｖｄｓ）をオン／オフできる高耐圧トランジスタで構成されていたが、この実施形態のトランジスタは、ロジックＬＳＩで一般的に用いられるトランジスタと同じ耐圧になっている点である。 In FIG. 1A, the difference from a conventional floating gate type EEPROM is that the transistor is a P-channel MOS transistor, and the insulating film thickness of the selection transistor is used in a peripheral circuit or the like. The film thickness is that of the Vcc transistor and I / O transistor. That is, the conventional EEPROM transistor is composed of a high breakdown voltage transistor capable of turning on / off a voltage of 20 V (drain-source voltage Vds), for example, but the transistor of this embodiment is generally used in a logic LSI. The withstand voltage is the same as that of the transistor used.

図１（Ａ）において、Ｐ型基板１００の表面付近にＮ型ウェル１０１が形成されている。このＮ型ウェル１０１の内部にメモリセル１が形成される。メモリセル１は、記憶トランジスタ１０と選択トランジスタ１１からなる。記憶トランジスタ１０は、フローティングゲート型のトランジスタであり、ソースとなるＰ＋領域１０４とドレインとなる（且つ選択トランジスタ１１のソースとなる）Ｐ＋領域１０３との間のチャネル領域１１０の上方に形成されたトンネル酸化膜１１１、フローティングゲート１１２、ゲート絶縁膜１１３、コントロールゲート１１４からなる。ゲート絶縁膜１１３は、フローティングゲート１１２とコントロールゲート１１４との静電容量を大きくするため、窒化膜等の誘電体膜を酸化膜でサンドイッチした構造になっている。 In FIG. 1A, an N-type well 101 is formed near the surface of a P-type substrate 100. A memory cell 1 is formed inside the N-type well 101. The memory cell 1 includes a storage transistor 10 and a selection transistor 11. The storage transistor 10 is a floating gate type transistor, and is a tunnel formed above the channel region 110 between the P + region 104 serving as the source and the P + region 103 serving as the drain (and serving as the source of the selection transistor 11). It consists of an oxide film 111, a floating gate 112, a gate insulating film 113, and a control gate 114. The gate insulating film 113 has a structure in which a dielectric film such as a nitride film is sandwiched between oxide films in order to increase the capacitance between the floating gate 112 and the control gate 114.

選択トランジスタ１１は、ドレインとなるＰ＋領域１０２とソースとなるＰ＋型領域１０３との間のチャネル領域１１６の上方にゲート絶縁膜１１７およびセレクトゲート１１８が形成されたものである。ここで、選択トランジスタ１１と記憶トランジスタ１０の形成プロセスの共通化を図るため、選択トランジスタ１１のセレクトゲート１１８は、記憶トランジスタ１０のゲート絶縁膜１１３に孔を開け、コントロールゲート１１４のポリシリコン層をフローティングゲート１１２まで貫通させた構造になっている。 In the select transistor 11, a gate insulating film 117 and a select gate 118 are formed above a channel region 116 between a P + region 102 serving as a drain and a P + region 103 serving as a source. Here, in order to make the formation process of the selection transistor 11 and the storage transistor 10 common, the select gate 118 of the selection transistor 11 opens a hole in the gate insulating film 113 of the storage transistor 10 and forms a polysilicon layer of the control gate 114. The floating gate 112 is penetrated.

ここで、選択トランジスタのドレインとなるＰ＋領域１０２のチャネル領域１１６側、および、記憶トランジスタのソースとなるＰ＋領域１０４のチャネル領域１１０側には、ＬＤＤ領域であるＰ−領域１０５、１０６がそれぞれ設けられている。このＰ−領域１０５、１０６は、後述の書き込み時にＮウェル１０１に高いバックゲート電圧が印加されたときに望まれないＢＴＢＴ（バンド間トンネリング）が生じないようにするためのものである。 Here, P− regions 105 and 106 as LDD regions are provided on the channel region 116 side of the P + region 102 serving as the drain of the selection transistor and the channel region 110 side of the P + region 104 serving as the source of the storage transistor, respectively. It has been. The P− regions 105 and 106 are intended to prevent unwanted BTBT (interband tunneling) from occurring when a high back gate voltage is applied to the N-well 101 during writing, which will be described later.

記憶トランジスタ１０のコントロールゲート１１４は、このメモリチップをアレイ状に配列して構成されるメモリアレイのワード線の一部として形成される。記憶トランジスタ１０のソース（Ｐ＋領域）１０４は、メモリアレイのソース線に接続される。選択トランジスタ１１のドレイン（Ｐ＋領域）１０２は、メモリアレイのビット線に接続される。選択トランジスタ１１のセレクトゲート１１８は、メモリアレイの選択線の一部として形成される。 The control gate 114 of the storage transistor 10 is formed as a part of a word line of a memory array configured by arranging the memory chips in an array. The source (P + region) 104 of the storage transistor 10 is connected to the source line of the memory array. The drain (P + region) 102 of the selection transistor 11 is connected to the bit line of the memory array. The select gate 118 of the select transistor 11 is formed as part of the select line of the memory array.

図１（Ｂ）において、同図（Ａ）と同一構成の部分には同一番号を付す。Ｐ型基板１００の表面付近にＮ型ウェル１０１が形成されている。このＮ型ウェル１０１の内部にメモリセル１が形成される。メモリセル１は、記憶トランジスタ１０と選択トランジスタ１１からなる。記憶トランジスタ１０は、ＭＯＮＯＳ型のトランジスタであり、ソースとなるＰ＋領域１０４とドレインとなる（且つ選択トランジスタ１１のソースとなる）Ｐ＋領域１０３との間のチャネル領域１１０の上方に形成されたトンネル酸化膜１１１、電荷蓄積層１１２′、ゲート絶縁膜１１３′、コントロールゲート１１４からなる。電荷蓄積層１１２′には、窒化膜等の不導体電荷蓄積膜、ナノクリスタル層等を適用することができる。 In FIG. 1 (B), the same number is attached | subjected to the part of the same structure as the figure (A). An N-type well 101 is formed near the surface of the P-type substrate 100. A memory cell 1 is formed inside the N-type well 101. The memory cell 1 includes a storage transistor 10 and a selection transistor 11. The storage transistor 10 is a MONOS type transistor, and is a tunnel oxide formed above a channel region 110 between a P + region 104 serving as a source and a P + region 103 serving as a drain (and serving as a source of the selection transistor 11). The film 111 includes a charge storage layer 112 ′, a gate insulating film 113 ′, and a control gate 114. A non-conductive charge storage film such as a nitride film, a nanocrystal layer, or the like can be applied to the charge storage layer 112 ′.

選択トランジスタ１１は、ドレインとなるＰ＋領域１０２とソースとなるＰ＋型領域１０３との間のチャネル領域１１６の上方にゲート絶縁膜１１７およびセレクトゲート１１８が形成されたものである。 In the select transistor 11, a gate insulating film 117 and a select gate 118 are formed above a channel region 116 between a P + region 102 serving as a drain and a P + region 103 serving as a source.

図２は図１に示したメモリセルをＸ，Ｙのマトリクスアレイ状に配列して構成したメモリセルアレイの平面図構造である。メモリセル１は、Ｙ方向に２個のトランジスタ（ＶｃｃまたはＩ／Ｏトランジスタと記憶トランジスタ）を並べた構造になっている。このうち、−Ｙ方向（図面下側）のトランジスタが記憶トランジスタ１０であり、＋Ｙ方向（図面上側）のトランジスタが選択トランジスタ１１である。記憶トランジスタ１０の上方にワード線ＣＧがＸ方向に形成され、選択トランジスタ１１の上方に選択線ＳＧがＸ方向に形成されている。また、ワード線ＣＧの下方にソース線ＳＬ、選択線ＳＧのさらに上方にビット線ＢＬが形成されている。ビット線ＢＬは各カラム毎にＹ方向に形成されている。ソース線は、メモリアレイの全メモリセルに共通に形成されている。ビット線ＢＬとメモリセル１の選択トランジスタ１１のドレイン１０２とはコンタクトプラグで接続される。ソース線ＳＬとメモリセル１の記憶トランジスタ１０のソース１０４とが接続されている。 FIG. 2 is a plan view of a memory cell array configured by arranging the memory cells shown in FIG. 1 in an X and Y matrix array. The memory cell 1 has a structure in which two transistors (Vcc or I / O transistor and storage transistor) are arranged in the Y direction. Among these, the transistor in the −Y direction (lower side in the drawing) is the storage transistor 10, and the transistor in the + Y direction (upper side in the drawing) is the selection transistor 11. A word line CG is formed in the X direction above the storage transistor 10, and a selection line SG is formed in the X direction above the selection transistor 11. A source line SL is formed below the word line CG, and a bit line BL is formed further above the selection line SG. The bit line BL is formed in the Y direction for each column. The source line is formed in common for all memory cells in the memory array. The bit line BL and the drain 102 of the selection transistor 11 of the memory cell 1 are connected by a contact plug. The source line SL and the source 104 of the storage transistor 10 of the memory cell 1 are connected.

図３〜図１１を参照してメモリセル１の書き込み、消去、読み出しの動作を説明する。図３（Ａ）は、書き込み、消去、読み出しの動作条件の対比図である。図４，図５は、書き込み時の電圧印加条件およびパルスシーケンスを示す図である。図６，図７は、消去時（第１形態）の電圧印加条件およびパルスシーケンスを示す図である。図８，図９は、消去時（第２形態）の電圧印加条件およびパルスシーケンスを示す図である。図１０，図１１は、読み出し時の電圧印加条件およびパルスシーケンスを示す図である。 The write, erase, and read operations of the memory cell 1 will be described with reference to FIGS. FIG. 3A is a comparison diagram of operating conditions of writing, erasing, and reading. 4 and 5 are diagrams showing voltage application conditions and pulse sequences during writing. 6 and 7 are diagrams showing voltage application conditions and a pulse sequence at the time of erasing (first form). 8 and 9 are diagrams showing voltage application conditions and a pulse sequence at the time of erasing (second form). 10 and 11 are diagrams showing voltage application conditions and a pulse sequence during reading.

まず、図３（Ａ）、図４、図５を参照して、このメモリセルにデータを書き込む場合、すなわち、記憶トランジスタをプログラム（書き込み）する場合の動作について説明する。 First, with reference to FIG. 3A, FIG. 4, and FIG. 5, an operation when data is written to the memory cell, that is, when a memory transistor is programmed (written) will be described.

このメモリセルの書き込み動作の特徴は、ＢＴＢＴ（バンド間トンネリング）によるホットエレクトロン（ＢＢＨＥ）により、記憶トランジスタをプログラムしている点である。ＢＢＨＥを用いたプログラムは、チャネルホットエレクトロン（ＣＨＥ）を用いたプログラムに比して１０００倍程度書き込み効率が高く、１０００倍のメモリセルの同時書き込み（高速書き込み）が可能になる。またさらに、このメモリセルの書き込み動作の特徴は、書き込み時にＮ型ウェル１０１にバックゲート電圧（例えば８Ｖ）を印加することにより、小さいＶｄｓ（記憶トランジスタのドレイン・ソース間電圧）でドレイン付近にＢＢＨＥを発生させている点である。これにより、記憶トランジスタのチャネル長を短くしてスケーリング効率を高くすることができるとともに、ビット線を駆動する駆動トランジスタを高速のＶｃｃトランジスタ（またはＩ／Ｏトランジスタ）で構成することができるため、さらなる高速書き込みが可能になる。 A feature of the write operation of this memory cell is that the storage transistor is programmed by hot electrons (BBHE) by BTBT (band-to-band tunneling). A program using BBHE has a writing efficiency about 1000 times higher than that using a channel hot electron (CHE), and simultaneous writing (high-speed writing) of memory cells 1000 times is possible. Still further, the memory cell has a write operation characterized by applying a back gate voltage (for example, 8 V) to the N-type well 101 at the time of writing, so that a small Vds (the drain-source voltage of the storage transistor) can bring BBHE near the drain. It is a point that is generated. As a result, the channel length of the storage transistor can be shortened to increase the scaling efficiency, and the drive transistor for driving the bit line can be configured with a high-speed Vcc transistor (or I / O transistor). High speed writing becomes possible.

イニシャル状態では、ビット線ＢＬ、選択ゲートＳＧ、コントロールゲートＣＧ、ソース線ＳＬが全てＶｃｃ（またはＩ／Ｏ電圧：以下、図３〜図１１の説明において同じ）である。 In the initial state, the bit line BL, the selection gate SG, the control gate CG, and the source line SL are all at Vcc (or I / O voltage: hereinafter the same in the description of FIGS. 3 to 11).

（１）予め非選択セルの選択ゲートをＶｓｇ（ｐ）（たとえば−３Ｖ）にして非選択セルの選択トランジスタをオンしておき、ＮウェルにＶｗｅｌｌ（ｐ）（たとえば８Ｖ）のバックゲート電圧を印加する。このバックゲート電圧の印加で選択セルにおいてＢＢＨＥが発生しやすくなる。非選択セルは選択トランジスタがオンしているため、記憶トランジスタのドレイン（選択トランジスタのソース）はＶｃｃに保たれ、Ｎウェルとのカップリングで電圧が上昇することがない。
非選択セルの選択ゲート電圧は、Ｎウェルの電圧がＶｗｅｌｌ（ｐ）に安定したのちＶｃｃに戻す。 (1) The selection gate of the non-selected cell is set to Vsg (p) (for example, -3V) in advance, and the selection transistor of the non-selected cell is turned on in advance, and the back gate voltage of Vwell (p) (for example, 8V) is applied to the N well. Apply. By applying this back gate voltage, BBHE is likely to occur in the selected cell. Since the selection transistor is turned on in the non-selected cell, the drain of the storage transistor (source of the selection transistor) is kept at Vcc, and the voltage does not increase due to coupling with the N well.
The selection gate voltage of the non-selected cell returns to Vcc after the voltage of the N well is stabilized at Vwell (p).

（２）次に、選択セルのビット線を０Ｖにし、選択ゲートをＶｓｇ（ｐ）（たとえば−３Ｖ）まで低下させて選択トランジスタ１１をオンさせるとともに、コントロールゲートＣＧの電圧をＶｃｇ（ｐ）（たとえば８Ｖ）まで上昇させる。これにより、記憶トランジスタ１０のドレイン（Ｐ＋領域）１０３が０Ｖになり、Ｎウェルとの電位差によってドレイン近傍にＢＢＨＥが発生する。このＢＢＨＥがコントロールゲートＣＧの電圧によって吸引され、電荷蓄積層（フローティングゲートを含む）に注入される。 (2) Next, the bit line of the selected cell is set to 0 V, the selection gate is lowered to Vsg (p) (for example, −3 V) to turn on the selection transistor 11, and the voltage of the control gate CG is set to Vcg (p) ( For example, the voltage is increased to 8V). As a result, the drain (P + region) 103 of the storage transistor 10 becomes 0 V, and BBHE is generated in the vicinity of the drain due to a potential difference with the N well. This BBHE is attracted by the voltage of the control gate CG and injected into the charge storage layer (including the floating gate).

（３）こののち、選択セルのビット線、選択ゲート、コントロールゲートをＶｃｃにもどし、Ｎウェルの電圧をＶｃｃにもどすことで書き込みが終了する。 (3) Thereafter, the bit line, the selection gate, and the control gate of the selected cell are returned to Vcc, and the voltage of the N well is returned to Vcc to complete the writing.

なお、（２）の動作時に、選択セルとワード線を共有する非選択セルに対する影響を軽減するために非選択セルのビット線にインヒビット電圧Ｖｕｂｌ（ｐ）（Ｖｃｃ、Ｖｉｏの２倍程度）を印加してもよい。 In the operation (2), an inhibit voltage Vubl (p) (about twice that of Vcc and Vio) is applied to the bit line of the non-selected cell in order to reduce the influence on the non-selected cell sharing the word line with the selected cell. You may apply.

また、上記（１）の動作では、ＮウェルにＶｗｅｌｌ（ｐ）のバックゲート電圧を印加するまえに、予め非選択セルの選択ゲートをＶｓｇ（ｐ）にして非選択セルの選択トランジスタをオンしているが、これに代えて、図５に点線で示すように、非選択セルのコントロールゲートをＶｕｃｇ（ｐ）（たとえば−３Ｖ）まで低下させることによって選択トランジスタをオンするようにしてもよい。 In the above operation (1), before the back gate voltage of Vwell (p) is applied to the N well, the selection gate of the non-selected cell is turned on in advance by setting the selection gate of the non-selected cell to Vsg (p). However, instead of this, the selection transistor may be turned on by lowering the control gate of the non-selected cell to Vucg (p) (for example, −3 V) as indicated by a dotted line in FIG.

図３（Ａ）、図６、図７を参照して、メモリセルのデータを消去する動作（第１形態）を説明する。この消去動作はＦＮ(Fowler-Nordheim) トンネル電流による電荷の引き抜き動作である。 With reference to FIG. 3A, FIG. 6, and FIG. 7, an operation (first mode) for erasing data in a memory cell will be described. This erasing operation is a charge extracting operation by an FN (Fowler-Nordheim) tunnel current.

イニシャル状態では、ビット線ＢＬ、選択ゲートＳＧ、コントロールゲートＣＧ、ソース線ＳＬが全てＶｃｃであり、全てのメモリセルの選択トランジスタはオフしている。 In the initial state, the bit line BL, the selection gate SG, the control gate CG, and the source line SL are all Vcc, and the selection transistors of all the memory cells are turned off.

この状態で、選択セル（選択行）のコントロールゲートに消去電圧Ｖｃｇ（ｅ１）（たとえば−２０Ｖ）を印加する。これにより、電荷蓄積層から基板に向けて電荷が引き抜かれ、記憶トランジスタがイレーズされる。 In this state, erase voltage Vcg (e1) (for example, −20 V) is applied to the control gate of the selected cell (selected row). As a result, charges are extracted from the charge storage layer toward the substrate, and the memory transistor is erased.

図３（Ａ）、図８、図９を参照して、メモリセルのデータを消去する動作（第２形態）を説明する。この消去動作も第１形態と同様のＦＮトンネル電流による電荷の引き抜き動作であるが、メモリセル（メモリセルアレイ）全体を１０Ｖ程度バイアスすることにより、コントロールゲートに印加する消去電圧を−１０Ｖ程度に低下（絶対値）させている。これにより、コントロールゲートを駆動するトランジスタに耐圧の低い高速なものを用いることを可能にしている。 With reference to FIGS. 3A, 8, and 9, an operation of erasing data in the memory cell (second embodiment) will be described. This erasing operation is a charge extracting operation by the FN tunnel current as in the first embodiment. However, by biasing the entire memory cell (memory cell array) by about 10 V, the erasing voltage applied to the control gate is reduced to about -10 V. (Absolute value). This makes it possible to use a high-speed transistor with a low breakdown voltage as a transistor for driving the control gate.

選択セル（行）のコントロールゲートを除く全ての電圧、すなわち、Ｎウェル、ソース線、選択セルのビット線、選択セルの選択ゲート、非選択セルのビット線、非選択セルの選択ゲート、非選択セルのコントロールゲートに、それぞれ、Ｖｗｅｌｌ（Ｅ２）、Ｖｓｌ（Ｅ２），Ｖｂｌ（Ｅ２），Ｖｓｇ（Ｅ２），Ｖｂｌ（Ｅ２），Ｖｓｇ（Ｅ２），Ｖｕｃｇ（Ｅ２）の電圧を印加する。これらの電圧はほぼ同じ電圧でよく、たとえば１０Ｖとする。なお、Ｎウェルは静電容量が大きく電圧の遷移に時間が掛かるため、図９に示すように他の電圧よりも若干早く印加を開始すればよい。そして、同時に選択セルのコントロールゲートをＶｃｇ（Ｅ２）（たとえば−１０Ｖ）まで低下させる。すなわち、バイアス電圧と選択セルのコントロールゲート電圧の和がＦＮを生じる電圧になっていればよい。これにより、電荷蓄積層から基板に向けて電荷が引き抜かれ、記憶トランジスタがイレーズされる。 All voltages except the control gate of the selected cell (row), that is, N well, source line, bit line of selected cell, selected gate of selected cell, bit line of unselected cell, selected gate of unselected cell, unselected The voltages of Vwell (E2), Vsl (E2), Vbl (E2), Vsg (E2), Vbl (E2), Vsg (E2), and Vucg (E2) are applied to the control gates of the cells, respectively. These voltages may be substantially the same voltage, for example, 10V. Since the N-well has a large capacitance and takes a long time for voltage transition, application may be started slightly earlier than other voltages as shown in FIG. At the same time, the control gate of the selected cell is lowered to Vcg (E2) (for example, −10V). That is, the sum of the bias voltage and the control gate voltage of the selected cell may be a voltage that generates FN. As a result, charges are extracted from the charge storage layer toward the substrate, and the memory transistor is erased.

図３（Ａ）、図１０、図１１を参照して、メモリセルのデータを読み出す動作を説明する。選択セルのビット線のＶｃｃ電圧の印加を解除するとともに、選択ゲートを０Ｖに低下させて選択トランジスタをオンさせる。そして、記憶トランジスタのコントロールゲートを所定の電圧まで低下させる。どこまでこの低下させる電圧値Ｖｃｇ（Ｒ）は、記憶トランジスタの仕様によって、すなわち、プログラム時のしきい値電圧を何Ｖに設定するかによって決定される。プログラム時に記憶トランジスタがデプレッションする場合には、選択トランジスタをオンするのみ（コントロールゲートの電圧はそのまま）で読み出しを行うことができる。これにより、ビット線には記憶トランジスタのオン／オフに応じた電流が流れ、これを読み出し回路（センスアンプ）で検出することにより読み出しが行われる。 With reference to FIG. 3A, FIG. 10, and FIG. 11, the operation of reading data in the memory cell will be described. The application of the Vcc voltage to the bit line of the selected cell is canceled and the selection gate is lowered to 0 V to turn on the selection transistor. Then, the control gate of the storage transistor is lowered to a predetermined voltage. The voltage value Vcg (R) to be lowered is determined by the specification of the storage transistor, that is, by how many V the threshold voltage at the time of programming is set. When the storage transistor is depleted at the time of programming, reading can be performed only by turning on the selection transistor (the control gate voltage remains unchanged). As a result, a current corresponding to on / off of the storage transistor flows through the bit line, and reading is performed by detecting this with a reading circuit (sense amplifier).

上に説明した書き込み時、消去時、読み出し時に各部に種々の電圧を印加するが、その電圧の大小関係式を図３（Ｂ）に示しておく。なお、この式において“＝”は同じ電源回路から供給される等の実質的に等しいことを意味するものであり、厳密に同電圧であることを意味するものではない。 Various voltages are applied to each part at the time of writing, erasing, and reading as described above. FIG. 3B shows a magnitude relational expression of the voltages. In this equation, “=” means that they are substantially equal, such as being supplied from the same power supply circuit, and does not mean that they are strictly the same voltage.

図１２は、上述のメモリセルをＸ（行），Ｙ（列）のマトリクスに配列したメモリセルアレイを備えたメモリデバイスの構成例を示す図である。また、図１３は、このメモリデバイスに組み込まれるページバッファの１セル分の回路ブロック図である。ページバッファは、このセンスアンプ、書込バッファを全てのビット線に対応する個数（たとえば１０２４個）備えている。 FIG. 12 is a diagram illustrating a configuration example of a memory device including a memory cell array in which the above-described memory cells are arranged in a matrix of X (row) and Y (column). FIG. 13 is a circuit block diagram for one cell of a page buffer incorporated in the memory device. The page buffer includes the number (for example, 1024) of sense amplifiers and write buffers corresponding to all the bit lines.

メモリセルアレイ２０は、たとえば、Ｘ（行）方向に１０２４×Ｙ（列）方向に１０２４の上記メモリセルが配列されている。各行ごとにワード線および選択線が設けられ、各列ごとにビット線が設けられている。各ワード線、各選択線はＸデコーダ２１によって駆動される。また、各ビット線はＹデコーダ２２によって駆動される。Ｙデコーダ２２とメモリセルアレイとの間にはページバッファ２３が接続されている。ページバッファ２３は、ワード線１本分のメモリセル（この例の場合１０２４個）のデータをバッファする。ページバッファ２３は、メモリセルから読み出されたデータをバッファするとともに、メモリセルに書き込むデータをバッファする。 In the memory cell array 20, for example, 1024 memory cells are arranged in the 1024 × Y (column) direction in the X (row) direction. A word line and a selection line are provided for each row, and a bit line is provided for each column. Each word line and each selection line are driven by the X decoder 21. Each bit line is driven by a Y decoder 22. A page buffer 23 is connected between the Y decoder 22 and the memory cell array. The page buffer 23 buffers data of memory cells for one word line (1024 in this example). The page buffer 23 buffers data read from the memory cell and buffers data to be written to the memory cell.

Ｘデコーダ２１、Ｙデコーダ２２、ページバッファ２３の動作は、コントローラ３０によって制御される。コントローラは、外部からの指示に応じて所定のメモリセルへのデータの書き込み、消去、および、所定のメモリセルからのデータの読み出しを制御する。 The operations of the X decoder 21, the Y decoder 22, and the page buffer 23 are controlled by the controller 30. The controller controls writing and erasing of data to a predetermined memory cell and reading of data from the predetermined memory cell in accordance with an instruction from the outside.

このメモリデバイスにおいて、特徴的な動作は、１ビット書き換えのエミュレート動作である。 In this memory device, a characteristic operation is a 1-bit rewrite emulation operation.

このメモリデバイスは、ワード線１本分のデータをバッファするページバッファ２３を備えているとともに、ＢＢＨＥ書き込みにより、ワード線１本分のデータの高速同時書き込みが可能であり、且つ、各メモリセルに選択トランジスタを備えたことにより、ワード線を共有するメモリセルの単位でデータの消去が可能である。そこで、コントローラ３０に以下の制御をさせることにより、１ビット単位のデータ書き換えをエミュレートすることができる。 This memory device has a page buffer 23 for buffering data for one word line, and can simultaneously write data for one word line by BBHE writing. Since the selection transistor is provided, data can be erased in units of memory cells sharing the word line. Therefore, by causing the controller 30 to perform the following control, data rewriting in 1-bit units can be emulated.

（１）１本のワード線に接続されたメモリセルのデータを全てページバッファ２３に読み出す。
（２）このワード線に接続されたメモリセルのデータを消去する。
（３）ページバッファに読み出したデータのうち、外部から書き換えを要求された１または複数のデータを書き換える。
（４）この書き換えられたページバッファの内容を前記１本のワード線に接続された元のメモリセルに書き戻す。
なお、上記（２）と（３）の動作は逆の順序であってもよい。 (1) All the data of the memory cells connected to one word line are read out to the page buffer 23.
(2) Erase the data in the memory cells connected to this word line.
(3) Of the data read to the page buffer, rewrite one or more data requested to be rewritten from the outside.
(4) The contents of the rewritten page buffer are written back to the original memory cell connected to the one word line.
The operations (2) and (3) may be performed in the reverse order.

また、図１４〜図１６は、メモリデバイスの他の実施形態を示す図である。これらの実施形態は、図１２のメモリデバイスとページバッファの接続形態が異なっている。図１４の実施形態では、Ｙデコーダ２２から見てページバッファ２３がメモリセルアレイ２０の反対側になるように配置されている。また、図１５の実施形態では、メモリセルアレイ２０から見てページバッファ２３がＹデコーダの反対側になるように配置されている。また、図１６の実施形態では、Ｙデコーダ２２（２２Ａ，２２Ｂ）およびページバッファ２３（２３Ａ，２３Ｂ）をメモリセルアレイ２０のＹ側（上）、−Ｙ側（下）の両側に設け、上側のＹデコーダ２２Ａ、ページバッファ２３Ａには奇数番のビット線のデコードおよびバッファを行わせ、下側のＹデコーダ２２Ｂ、ページバッファ２３Ｂには偶数番のビット線のデコードおよびバッファを行わせるようにしている。Ｙデコーダ２２、ページバッファ２３の回路は、メモリセルに比べて大きいため、このように上下に分割することにより、スペース的に余裕ができ、メモリセル（メモリセルアレイ）のスケーリング効率をより活かすことができる。
≪メモリセルアレイの他の実施形態≫
以上の実施形態は、各行ごと１本のワード線を設けたメモリセルアレイの例を示した。すなわち、ＸＹ方向にマトリクス状に複数のメモリセルを配列したメモリセルアレイに、各行ごとにワード線および選択線を配置するとともに、メモリセルアレイ全体に共通のソース線を配した構成であった。 14 to 16 are diagrams showing another embodiment of the memory device. In these embodiments, the connection form of the memory device of FIG. 12 and the page buffer is different. In the embodiment of FIG. 14, the page buffer 23 is arranged on the opposite side of the memory cell array 20 when viewed from the Y decoder 22. In the embodiment of FIG. 15, the page buffer 23 is arranged on the opposite side of the Y decoder when viewed from the memory cell array 20. In the embodiment of FIG. 16, the Y decoder 22 (22A, 22B) and the page buffer 23 (23A, 23B) are provided on both sides of the memory cell array 20 on the Y side (upper) and -Y side (lower). The Y decoder 22A and page buffer 23A decode and buffer odd-numbered bit lines, and the lower Y decoder 22B and page buffer 23B perform decoding and buffering even-numbered bit lines. . Since the circuits of the Y decoder 22 and the page buffer 23 are larger than those of the memory cells, space can be spared by dividing the upper and lower sides in this way, and the scaling efficiency of the memory cells (memory cell array) can be further utilized. it can.
<< Other Embodiments of Memory Cell Array >>
The above embodiment has shown an example of a memory cell array in which one word line is provided for each row. That is, in the memory cell array in which a plurality of memory cells are arranged in a matrix in the XY direction, a word line and a selection line are arranged for each row, and a common source line is arranged for the entire memory cell array.

以下に説明する第２の実施形態のメモリセルアレイは、メモリセルアレイを行（Ｘ）方向に１バイトずつに分割し、ワード線を分割した１バイト毎に別々に設けた構成になっている。ここで、１バイトとは、データの読み書きの単位（たとえばデータバス幅）の意であり、８ビットに限定されるものではない。
このような構成にすることにより、書き換え（読み出し→消去→書き込み）を１バイト単位で行うことができる。 The memory cell array according to the second embodiment to be described below has a configuration in which the memory cell array is divided into one byte at a time in the row (X) direction and is provided separately for each byte obtained by dividing the word line. Here, 1 byte means a data read / write unit (for example, data bus width), and is not limited to 8 bits.
With such a configuration, rewriting (reading → erasing → writing) can be performed in units of 1 byte.

図１７〜図２０は、第２の実施形態のメモリセルアレイの構成を示す平面図であり、且つ、図１７は書き込み時の電圧印加条件を示し、図１８は消去時（第１形態）の電圧印加条件を示し、図１９は消去時（第２形態）の電圧印加条件を示し、図２０は読み出し時の電圧印加条件を示している。 17 to 20 are plan views showing the configuration of the memory cell array according to the second embodiment. FIG. 17 shows voltage application conditions at the time of writing. FIG. 18 shows voltages at the time of erasing (first form). FIG. 19 shows voltage application conditions during erasing (second form), and FIG. 20 shows voltage application conditions during reading.

図１７〜図２０において、メモリセルアレイ１００を構成する各メモリセル１０１は、図１、図２に示したものと同様である。各メモリセルが配置されるＮウェル１０２は、１バイト（同図では４ビット：４列）単位のバイトブロック（ｎ型ウェルブロック）１０２−ｎに分割され、分割された各Ｎウェルの間にＰウェル（ｐ型ウェルブロック）１０３−ｎが形成されている。メモリセル選択線ＳＧは、複数のバイトブロックを横切ってメモリセルアレイの行方向全体にわたって各行毎に形成されている。一方ワード線ＣＧは、各バイトブロック単位で各行毎に設けられている。バイト単位の各ワード線ＣＧは、トランスファゲートＴｒを介してゲート電圧供給線ＭＧに接続されている。トランスファゲートＴｒは、バイト単位の各ワード線ＣＧごとにＰウェル１０３内に形成される。同一のＰウェル１０３−ｎ内に形成され、列（Ｙ）方向に配列されているトランスファゲートＴｒは、同一のゲート電圧供給線ＭＧに接続されている。また、複数のバイトブロック１０２−ｎにわたって同じ行に配列されているトランスファゲートＴｒのゲートは、メモリセルアレイ１００の行方向全体にわたって設けられているワード線選択線ＷＬＳＧに接続されている。 17-20, each memory cell 101 which comprises the memory cell array 100 is the same as that shown in FIG. 1, FIG. The N well 102 in which each memory cell is arranged is divided into byte blocks (n-type well blocks) 102-n in units of 1 byte (4 bits: 4 columns in the figure), and between the divided N wells. A P-well (p-type well block) 103-n is formed. The memory cell selection line SG is formed for each row across the entire row direction of the memory cell array across the plurality of byte blocks. On the other hand, the word line CG is provided for each row in units of byte blocks. Each word line CG in byte units is connected to a gate voltage supply line MG through a transfer gate Tr. The transfer gate Tr is formed in the P well 103 for each word line CG in byte units. Transfer gates Tr formed in the same P well 103-n and arranged in the column (Y) direction are connected to the same gate voltage supply line MG. Further, the gates of the transfer gates Tr arranged in the same row across the plurality of byte blocks 102-n are connected to the word line selection line WLSG provided over the entire row direction of the memory cell array 100.

以上の構成のメモリセルアレイにおいて、図３〜図１１に示した第１実施形態の書き込み電圧、消去電圧、読み出し電圧のうち、ワード線（コントロールゲート）に印加されるべき電圧が書き換え（読み出し、消去または書き込み）を行いたいバイトが存在するバイトブロックのゲート電圧供給線ＭＧに印加される。各ビット線、ソース線、各Ｎウェル、各選択線（選択ゲート）に印加される電圧は第１実施形態と同様である。 In the memory cell array configured as described above, the voltage to be applied to the word line (control gate) among the write voltage, erase voltage, and read voltage of the first embodiment shown in FIGS. (Or write) is applied to the gate voltage supply line MG of the byte block in which the byte to be written exists. The voltages applied to each bit line, source line, each N well, and each selection line (selection gate) are the same as those in the first embodiment.

また、この実施形態では、書き換えを行いたいバイトのワード線ＣＧのみに電圧を印加してバイト単位の書き換えを行うために、ワード線選択線ＷＬＳＧおよび各Ｐウェルに以下のような電圧を印加する。 In this embodiment, the following voltages are applied to the word line selection line WLSG and each P well in order to rewrite in units of bytes by applying a voltage only to the word line CG of the byte to be rewritten. .

図１７に示す書き込み時においては、書き込みバイト１１０のワード線ＣＧに電圧を印加するトランスファゲートＴｒのゲート電圧をゲート電圧供給線ＭＧに印加される電圧と同電圧にして、トランスファゲートＴｒをオンする。ここでは、ゲート電圧供給線ＭＧに１０Ｖが印加されているため、書き込みバイトのトランスファゲートＴｒのゲートにも１０Ｖを印加する。すなわち選択されたワード線選択線ＷＬＳＧに１０Ｖを印加する。他の（非選択の）ゲート電圧供給線ＭＧは０Ｖであり、他の（非選択の）ワード線選択線ＷＬＳＧは０Ｖである。Ｐウェルは全て０Ｖである。 At the time of writing shown in FIG. 17, the gate voltage of the transfer gate Tr that applies a voltage to the word line CG of the write byte 110 is set to the same voltage as the voltage applied to the gate voltage supply line MG, and the transfer gate Tr is turned on. . Here, since 10 V is applied to the gate voltage supply line MG, 10 V is also applied to the gate of the transfer gate Tr of the write byte. That is, 10 V is applied to the selected word line selection line WLSG. The other (non-selected) gate voltage supply line MG is 0V, and the other (non-selected) word line selection line WLSG is 0V. All P wells are at 0V.

図１８に示す第１形態の消去時においては、消去バイト１１１のワード線（コントロールゲート）に電圧を印加するゲート電圧供給線ＭＧに−２０Ｖを印加するとともに、このゲート電圧供給線ＭＧに対応するＰウェル１０３−１にも−２０Ｖを印加する。そして、選択されたワード線選択線ＷＬＳＧを０Ｖにして消去バイトのトランスファゲートＴｒをオンし、非選択のワード線選択線ＷＬＳＧには−２０Ｖを印加して非選択のトランスファゲートをオフする。なお、非選択のゲート電圧供給線ＭＧおよび非選択のＰウェル１０３−ｎは０Ｖである。 At the time of erasing in the first form shown in FIG. 18, −20 V is applied to the gate voltage supply line MG for applying a voltage to the word line (control gate) of the erase byte 111, and the gate voltage supply line MG corresponds to this gate voltage supply line MG. -20V is also applied to the P well 103-1. Then, the selected word line selection line WLSG is set to 0V to turn on the erase gate transfer gate Tr, and -20V is applied to the non-selected word line selection line WLSG to turn off the non-selected transfer gate. Note that the non-selected gate voltage supply line MG and the non-selected P well 103-n are 0V.

図１９に示す第２形態の消去時においては、消去バイト１１１のワード線（コントロールゲート）に電圧を印加するゲート電圧供給線ＭＧに−１０Ｖを印加するとともに、このゲート電圧供給線ＭＧに対応するＰウェル１０３−１にも−１０Ｖを印加する。そして、選択されたワード線選択線ＷＬＳＧを０Ｖにして消去バイトのトランスファゲートＴｒをオンし、非選択のワード線選択線ＷＬＳＧには−１０Ｖを印加して非選択のトランスファゲートをオフする。この消去動作では、図８、図９に示したように、消去バイトが配置されているＮウェル１０２−１のみ１０Ｖが印加される。なお、非選択のゲート電圧供給線ＭＧおよび非選択のＰウェル１０３−ｎは０Ｖであり、非選択のＮウェル１０２−ｎには１．８Ｖ程度の電圧（ＶｃｃまたはＩＯ電圧）が印加される。 At the time of erasing in the second mode shown in FIG. 19, -10V is applied to the gate voltage supply line MG for applying a voltage to the word line (control gate) of the erase byte 111, and this gate voltage supply line MG is supported. -10 V is also applied to the P well 103-1. Then, the selected word line selection line WLSG is set to 0V to turn on the erase gate transfer gate Tr, and -10V is applied to the non-selected word line selection line WLSG to turn off the non-selected transfer gate. In this erase operation, as shown in FIGS. 8 and 9, 10 V is applied only to the N well 102-1 where the erase byte is arranged. The non-selected gate voltage supply line MG and the non-selected P well 103-n are 0 V, and a voltage (Vcc or IO voltage) of about 1.8 V is applied to the non-selected N well 102-n. .

図２０に示す読み出し時においては、選択されたゲート電圧供給線ＭＧに所定の電圧（−２Ｖ／０Ｖ／１．８Ｖ）が印加される。どのような電圧が印加されるかは、メモリセルの記憶トランジスタの仕様によって決定される。読み出しバイトのトランスファゲートは、選択されたワード線選択線ＷＬＳＧに３Ｖが印加されることによりオンされる。他の非選択のワード線選択線ＷＬＳＧには、ゲート電圧に応じて−２Ｖ〜０Ｖ程度の電圧が印加される。また、読み出しバイト１１２のトランスファゲートが配置されるＰウェル１０３−１も同様に、ゲート電圧に応じて−２Ｖ〜０Ｖ程度の電圧が印加される。他の非選択のＰウェル１０３の電圧は０Ｖである。 At the time of reading shown in FIG. 20, a predetermined voltage (−2V / 0V / 1.8V) is applied to the selected gate voltage supply line MG. What voltage is applied is determined by the specification of the memory transistor of the memory cell. The transfer gate of the read byte is turned on when 3 V is applied to the selected word line selection line WLSG. A voltage of about −2 V to 0 V is applied to the other non-selected word line selection lines WLSG according to the gate voltage. Similarly, a voltage of about −2 V to 0 V is applied to the P well 103-1 in which the transfer gate of the read byte 112 is arranged, depending on the gate voltage. The voltages of the other non-selected P wells 103 are 0V.

なお、トランスファゲートＴｒが形成されるＰウェル１０３−１〜ｎは、共通に形成され、同じ電位に制御されてもよい。 Note that the P wells 103-1 to 103-n in which the transfer gate Tr is formed may be formed in common and controlled to the same potential.

図２１は、図１７〜図２０に示したメモリセルアレイを備えたメモリデバイスの構成例を示す図である。メモリセルアレイ３０のＹ側周辺には、ビット線を制御するセンスアンプ・書込ドライバ回路３１およびゲート電圧供給線を制御するＭＧドライバ３２が設けられている。これらの回路は、書込／読出の単位（１バイト）に対応する数設けられ、書込／読出が行われるビット線、ＭＧ線にアサインされる。また、Ｘ側周辺には選択線ＳＧを制御するＳＧドライバ３３およびワード線選択線ＷＬＳＧを制御するＷＬＳＧドライバ３４が設けられている。各ドライバ３１〜３４の動作は制御回路・電源回路３５によって制御される。
以上の構成および電圧印加条件により、バイト単位の書き込み、消去、読み出しが可能になる。 FIG. 21 is a diagram illustrating a configuration example of a memory device including the memory cell array illustrated in FIGS. A sense amplifier / write driver circuit 31 that controls the bit lines and an MG driver 32 that controls the gate voltage supply lines are provided around the Y side of the memory cell array 30. These circuits are provided in a number corresponding to the unit of writing / reading (1 byte), and are assigned to the bit line and MG line on which writing / reading is performed. Further, an SG driver 33 for controlling the selection line SG and a WLSG driver 34 for controlling the word line selection line WLSG are provided around the X side. The operations of the drivers 31 to 34 are controlled by the control circuit / power supply circuit 35.
With the above configuration and voltage application conditions, writing, erasing, and reading can be performed in byte units.

この発明の実施形態であるメモリセル（不揮発性半導体記憶素子）の断面構成図Sectional block diagram of a memory cell (nonvolatile semiconductor memory element) according to an embodiment of the present invention 同メモリセルを配列したメモリセルアレイの平面構成図Plane configuration diagram of a memory cell array in which the memory cells are arranged 前記メモリセルの書き込み、消去、読み出しの動作条件の対比図Comparison diagram of operating conditions of writing, erasing and reading of the memory cell 前記メモリセルの書き込み電圧印加条件を示す図The figure which shows the write-voltage application conditions of the said memory cell 前記メモリセルの書き込み時のパルスシーケンスを示す図The figure which shows the pulse sequence at the time of the write-in of the said memory cell 前記メモリセルの消去（第１態様）電圧印加条件を示す図The figure which shows the erase (1st aspect) voltage application conditions of the said memory cell 前記メモリセルの消去（第１態様）時のパルスシーケンスを示す図The figure which shows the pulse sequence at the time of the erasure | elimination (1st aspect) of the said memory cell 前記メモリセルの消去（第２態様）電圧印加条件を示す図The figure which shows the erase (2nd aspect) voltage application conditions of the said memory cell 前記メモリセルの消去（第２態様）時のパルスシーケンスを示す図The figure which shows the pulse sequence at the time of the erasure | elimination (2nd aspect) of the said memory cell 前記メモリセルの読み出し電圧印加条件を示す図The figure which shows the read-voltage application conditions of the said memory cell 前記メモリセルの読み出し時のパルスシーケンスを示す図The figure which shows the pulse sequence at the time of the reading of the said memory cell 前記メモリセルを備えたメモリデバイスの概略構造図Schematic structure diagram of a memory device including the memory cell 前記メモリデバイスのページバッファのブロック図Block diagram of a page buffer of the memory device 前記メモリデバイスの他の実施形態を示す図The figure which shows other embodiment of the said memory device. 前記メモリデバイスの他の実施形態を示す図The figure which shows other embodiment of the said memory device. 前記メモリデバイスの他の実施形態を示す図The figure which shows other embodiment of the said memory device. メモリセルアレイの他の実施形態（書込時）を示す図The figure which shows other embodiment (at the time of writing) of a memory cell array メモリセルアレイの他の実施形態（消去時）を示す図The figure which shows other embodiment (at the time of erasing) of a memory cell array メモリセルアレイの他の実施形態（消去時）を示す図The figure which shows other embodiment (at the time of erasing) of a memory cell array メモリセルアレイの他の実施形態（読出時）を示す図The figure which shows other embodiment (at the time of reading) of a memory cell array 上記メモリセルアレイを備えたメモリデバイスの概略構造図Schematic structure diagram of a memory device including the memory cell array

符号の説明Explanation of symbols

１…メモリセル
１０…記憶トランジスタ
１１…選択トランジスタ
２０…メモリセルアレイ
２１…Ｙデコーダ
２２…Ｘデコーダ
２３…ページバッファ
３０…コントローラ
３０…メモリセルアレイ
３１…センスアンプ・書込ドライバ回路
３２…ＭＧドライバ３２
３３…ＳＧドライバ３３
３４…ＷＬＳＧドライバ
３５…制御回路・電源回路 DESCRIPTION OF SYMBOLS 1 ... Memory cell 10 ... Memory transistor 11 ... Selection transistor 20 ... Memory cell array 21 ... Y decoder 22 ... X decoder 23 ... Page buffer 30 ... Controller 30 ... Memory cell array 31 ... Sense amplifier and write driver circuit 32 ... MG driver 32
33 ... SG driver 33
34 ... WLSG driver 35 ... Control circuit / Power supply circuit

Claims

半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶素子であって、
前記第１のゲート絶縁膜の厚さが、標準電源電圧（Ｖｃｃ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする不揮発性半導体記憶素子。 An n-type well formed in a semiconductor substrate;
A first p + region, a second p + region, and a third p + region formed on the n-type well surface at a predetermined interval;
The first channel region is defined between the first and second p + regions of the n-type well, and a first gate insulating film and a first gate electrode formed above the first channel region,
A second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, a second gate insulating film, and a second channel region formed above the second channel region A second gate electrode;
A non-volatile semiconductor memory device comprising:
The thickness of the first gate insulating film is the same as the thickness of the gate insulating film of the transistor for standard power supply voltage (Vcc) or the thickness of the gate insulating film of the transistor for external input / output (I / O). A non-volatile semiconductor memory element characterized by the above.

半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第２のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶素子であって、
前記第１のゲート絶縁膜の厚さと前記トンネル絶縁膜の厚さが同じであることを特徴とする不揮発性半導体記憶素子。 An n-type well formed in a semiconductor substrate;
A first p + region, a second p + region, and a third p + region formed on the n-type well surface at a predetermined interval;
The first channel region is defined between the first and second p + regions of the n-type well, and a first gate insulating film and a first gate electrode formed above the second channel region;
A second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, a second gate insulating film, and a second channel region formed above the second channel region A second gate electrode;
A non-volatile semiconductor memory device comprising:
The nonvolatile semiconductor memory element, wherein the thickness of the first gate insulating film and the thickness of the tunnel insulating film are the same.

前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶素子。 3. The nonvolatile semiconductor memory element according to claim 1, wherein a structure in a vicinity of a boundary between the second p + region and the second channel region of the third p + region is different.

前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする請求項３に記載の不揮発性半導体記憶素子。 The nonvolatile concentration according to claim 3, wherein an impurity concentration in the vicinity of the second channel region of the second p + region is higher than an impurity concentration in the vicinity of the second channel region of the third p + region. Semiconductor memory element.

請求項１乃至請求項２のいずれかに記載の不揮発性半導体記憶素子をＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、
各ワード線の電圧を制御するＸデコーダと、
各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、
全てのビット線に現れたセンス電圧をバッファするとともに、全てのビット線に印加する書き込み電圧をバッファするページバッファと、
前記Ｘデコーダ、Ｙデコーダを制御して各メモリセルに対するデータの書き込み、消去、読み出しを行う制御部と、
を備えた不揮発性半導体記憶装置であって、
前記制御部は、１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出したのち、これらのメモリセルのデータを消去し、さらに、前記読み出したデータのうち１または複数のデータを書き換えたのち、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻すよう制御する不揮発性半導体記憶装置。 The nonvolatile semiconductor memory elements according to claim 1 are arranged in a matrix of X (rows) Y (columns), word lines provided for each row, and provided for each column. A memory cell array having bit lines;
An X decoder for controlling the voltage of each word line;
A Y decoder for controlling the voltage of each bit line and detecting a sense voltage appearing on each bit line;
A page buffer that buffers the sense voltage appearing on all bit lines and buffers the write voltage applied to all bit lines;
A controller that controls the X decoder and the Y decoder to write, erase, and read data from and to each memory cell;
A non-volatile semiconductor memory device comprising:
The controller reads data of memory cells connected to one word line to the page buffer, erases data of these memory cells, and further, one or more data among the read data A nonvolatile semiconductor memory device that controls to rewrite the contents of the rewritten page buffer to each memory cell connected to the one word line.

前記ページバッファが、標準電源電圧（Ｖｃｃ）用のトランジスタまたは外部入出力（Ｉ／Ｏ）用のトランジスタと同じ構造に形成されている請求項５に記載の不揮発性半導体記憶装置。 6. The nonvolatile semiconductor memory device according to claim 5, wherein the page buffer is formed in the same structure as a transistor for standard power supply voltage (Vcc) or a transistor for external input / output (I / O).

記憶トランジスタと選択トランジスタからなるメモリセルをＸ（行）Ｙ（列）のマトリックスに配列し、各行ごとに設けられたワード線と、各列ごとに設けられたビット線とを有するメモリセルアレイと、各ワード線の電圧を制御するＸデコーダと、各ビット線の電圧を制御するとともに、各ビット線に現れるセンス電圧を検出するＹデコーダと、全てのビット線に現れたセンス電圧をバッファするとともに全てのビット線に印加する書き込み電圧をバッファするページバッファとを備えた不揮発性半導体記憶装置に、
１本のワード線に接続されたメモリセルのデータを前記ページバッファに読み出す手順、
これらのメモリセルのデータを消去する手順、
前記ページバッファに読み出したデータのうち１または複数のデータを書き換える手順、
書き換えたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す手順、
を実行させることを制御とする不揮発性半導体記憶装置のデータ書き換え方法。 A memory cell array having memory cells made up of memory transistors and select transistors arranged in a matrix of X (rows) Y (columns), word lines provided for each row, and bit lines provided for each column; An X decoder that controls the voltage of each word line, a voltage of each bit line, a Y decoder that detects a sense voltage appearing on each bit line, and a buffer that senses the voltage appearing on all bit lines A nonvolatile semiconductor memory device including a page buffer that buffers a write voltage applied to the bit line of
A procedure for reading data of memory cells connected to one word line to the page buffer;
Procedures to erase the data in these memory cells,
A procedure for rewriting one or more of the data read to the page buffer;
A procedure for writing back the contents of the rewritten page buffer to each memory cell connected to the one word line;
A method for rewriting data in a non-volatile semiconductor memory device, wherein control is performed to execute.

半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、を有する不揮発性半導体記憶素子にビットデータを書き込む方法であって、
前記ｎ型ウエルに電源電圧（Ｖｃｃ）よりも高電圧の正の書込みバックゲート電圧Ｖｗｅｌｌ（ｐ）を印加し、前記第１のゲート電極に前記第１のチャネル領域を導通状態にする負の電圧Ｖｓｇ（ｐ）を印加し、前記第２のゲート電極に電源電圧よりも高電圧の正の電圧Ｖｃｇ（ｐ）を印加し、第１、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域と第２のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行なうことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法。 An n-type well formed in a semiconductor substrate, a first p + region, a second p + region, and a third p + region formed at a predetermined interval on the surface of the n-type well, and the n-type well A first channel region is defined between the first and second p + regions, a first gate insulating film and a first gate electrode formed above the first channel region, and the n-type well A second channel region is defined between the second and third p + regions, and a tunnel insulating film, a charge storage layer, a second gate insulating film, and a second gate electrode formed above the first channel region A method of writing bit data in a nonvolatile semiconductor memory element having
A negative voltage that applies a positive write back gate voltage Vwell (p) higher than a power supply voltage (Vcc) to the n-type well and makes the first channel region conductive to the first gate electrode. By applying Vsg (p), applying a positive voltage Vcg (p) higher than the power supply voltage to the second gate electrode, and setting the first and second p + regions to the ground potential, Hot electrons are generated by electrons generated by interband tunneling in the vicinity of a region where the second p + region and the second gate electrode are in contact with each other, and data is written by injecting the hot electrons into the charge storage layer. A method for writing data in a nonvolatile semiconductor memory element.

半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエル表面に所定の間隔を開けて形成された第１のｐ＋領域、第２のｐ＋領域および第３のｐ＋領域と、
前記ｎ型ウェルの前記第１、第２のｐ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜および第１のゲート電極と、
前記ｎ型ウェルの前記第２、第３のｐ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜および第２のゲート電極と、
を有する不揮発性半導体記憶装素子あって、
前記第２のｐ＋領域と前記第３のｐ＋領域の前記第２のチャネル領域との境界付近の構造が異なることを特徴とする不揮発性半導体記憶素子。 An n-type well formed in a semiconductor substrate;
A first p + region, a second p + region, and a third p + region formed on the n-type well surface at a predetermined interval;
The first channel region is defined between the first and second p + regions of the n-type well, and a first gate insulating film and a first gate electrode formed above the first channel region,
A second channel region is defined between the second and third p + regions of the n-type well, and a tunnel insulating film, a charge storage layer, a second gate insulating film, and a second channel region formed above the second channel region A second gate electrode;
A non-volatile semiconductor memory device comprising:
A non-volatile semiconductor memory element, wherein a structure in the vicinity of a boundary between the second p + region and the third channel region of the third p + region is different.

前記第２のｐ＋領域の前記第２のチャネル領域付近の不純物濃度が前記第３のｐ＋領域の前記第２のチャネル領域付近の不純物濃度よりも高いことを特徴とする請求項９に記載の不揮発性半導体記憶素子。 10. The nonvolatile memory according to claim 9, wherein an impurity concentration in the vicinity of the second channel region of the second p + region is higher than an impurity concentration in the vicinity of the second channel region of the third p + region. Semiconductor memory element.

Ｘ（行）Ｙ（列）のマトリクス状に配列された請求項１または請求項２に記載の複数の不揮発性半導体記憶素子（以下メモリセルと呼ぶ）と、前記マトリクスの各行毎に設けられ、同じ行のメモリセルの第２のゲート電極に接続されるワード線と、を有するｎ型ウェルブロック、および、Ｙ方向に形成されたゲート電圧供給線と、前記各ワード線毎に設けられ、各ワード線を前記ゲート電圧供給線に対して開閉するトランスファゲートと、を有するｐ型ウェルブロック、を対応づけたペアをＸ方向に複数配列したメモリセルアレイと、
前記メモリセルアレイの各行ごとに設けられ、同じ行のトランスファゲートのゲート電極に接続されるワード線選択線と、
前記メモリセルアレイの各行ごとに設けられ、同じ行のメモリセルの前記第１のゲート電極に接続されるメモリセル選択線と、
前記メモリセルアレイの各列ごとに設けられ、同じ行のメモリセルの前記第１のｐ＋領域に接続されるビット線と、
前記メモリセルアレイの各メモリセルの前記第３のｐ＋領域に接続されるソース線と、
を備えた不揮発性半導体記憶装置。 A plurality of nonvolatile semiconductor memory elements (hereinafter referred to as memory cells) according to claim 1 or 2 arranged in a matrix of X (row) Y (column), and provided for each row of the matrix, An n-type well block having a word line connected to the second gate electrode of the memory cells in the same row, a gate voltage supply line formed in the Y direction, and provided for each of the word lines, A memory cell array in which a plurality of p-type well blocks each having a transfer gate for opening and closing a word line with respect to the gate voltage supply line are arranged in the X direction;
A word line selection line provided for each row of the memory cell array and connected to the gate electrode of the transfer gate of the same row;
A memory cell selection line provided for each row of the memory cell array and connected to the first gate electrode of the memory cells in the same row;
A bit line provided for each column of the memory cell array and connected to the first p + region of memory cells in the same row;
A source line connected to the third p + region of each memory cell of the memory cell array;
A non-volatile semiconductor memory device.

各ｎ型ウェルブロックに、データの書込単位の列数（１バイト）ずつの前記メモリセルが配列されている請求項１１に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 11, wherein the memory cells are arranged in each n-type well block by the number of columns (1 byte) of a data write unit.

請求項１１または請求項１２に記載の不揮発性半導体記憶装置のメモリセルに記憶されているデータを消去する方法であって、
１本のゲート電圧供給線に負の高電圧を印加するとともに、１本のワード線選択線に前記ゲート電圧供給線に印加された電圧よりも高い電圧を印加することにより、
前記１本のゲート電圧供給線が属するｐ型ウェルブロックに対応するｎ型ウェルブロックの、前記１本のワード線に接続されているメモリセルのみの記憶内容を消去する不揮発性半導体記憶装置のデータ消去方法。 A method for erasing data stored in a memory cell of the nonvolatile semiconductor memory device according to claim 11 or 12,
By applying a negative high voltage to one gate voltage supply line and applying a voltage higher than the voltage applied to the gate voltage supply line to one word line selection line,
Data of a nonvolatile semiconductor memory device for erasing the memory contents of only the memory cells connected to the one word line in the n-type well block corresponding to the p-type well block to which the one gate voltage supply line belongs Erasing method.