JP2009153047A - Current-voltage conversion circuit, light reception amplifier circuit, and pulse regeneration circuit - Google Patents
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Description
本発明は、電流信号を電圧信号に変換増幅するための電流電圧変換回路、当該電流電圧変換回路を備える受光アンプ回路、および当該電流電圧変換回路の出力信号を論理パルスに再生するパルス再生回路に関し、特に、空間伝送向けの光受信回路などにおいて、高感度化（低雑音化）とダイナミックレンジ拡大の両立を図る際の小信号周波数特性及び大信号過渡応答特性の安定性に関する。 The present invention relates to a current / voltage conversion circuit for converting and amplifying a current signal into a voltage signal, a light receiving amplifier circuit including the current / voltage conversion circuit, and a pulse regeneration circuit for reproducing an output signal of the current / voltage conversion circuit into a logic pulse. In particular, the present invention relates to the stability of small signal frequency characteristics and large signal transient response characteristics when achieving both high sensitivity (low noise) and dynamic range expansion in an optical receiver circuit for spatial transmission.
一般的な光信号受信回路における信号処理では、通常、線形な電流電圧変換が行われ、増幅すべき最小信号レベルに対して最適化されたゲイン設定が施される。過大な入力信号に対しては、ＡＧＣ（Automatic Gain Control）によって線形性を保ったまま信号振幅を圧縮するか、もしくは、ゲイン設定は一定のまま出力振幅を一定値でlimitingすることにより、ダイナミックレンジの拡大が図られる。limitingをかける際には、バイポーラトランジスタのIc-Vbe特性が指数関数であることを利用して、電圧としてクランプ（log圧縮）されることが多い。 In signal processing in a general optical signal receiving circuit, linear current-voltage conversion is usually performed, and gain setting optimized for the minimum signal level to be amplified is performed. For excessive input signals, the dynamic range can be reduced by compressing the signal amplitude with AGC (Automatic Gain Control) while maintaining linearity, or by limiting the output amplitude to a constant value while keeping the gain setting constant. Is expanded. When applying limiting, the bipolar transistor is often clamped (log compressed) as a voltage by utilizing the exponential function of the Ic-Vbe characteristic of the bipolar transistor.
また、より直接的に回路の伝達関数自体に信号振幅を圧縮する特性を持たせることもよく行われるが、この場合も、ｌｏｇ領域で動作電圧に余裕を持たせて信号処理を行った後は、再び線形領域の信号に再変換して出力されるのが一般的である。このような回路構成の例としては、特許文献１（９頁、図２）が挙げられる。 In addition, it is often performed that the transfer function itself of the circuit has a characteristic of compressing the signal amplitude more directly. In this case, too, after performing signal processing with a margin of operating voltage in the log region, In general, the signal is converted again into a linear signal and output. An example of such a circuit configuration is Patent Document 1 (page 9, FIG. 2).
図１３は、特許文献１に記載の受光アンプ回路６００の構成を示す回路図である。受光アンプ回路６００では、フォトダイオードＰＤが発生する電流Ｉｓを電流電圧変換して出力端子ＯＵＴより出力する。出力電圧は、トランジスタＱ６２４のコレクタ電流ｉ６２６を抵抗Ｒ６２１で電圧変換することにより得られる。電流ゲイン（ｉ２６／Ｉｓ）は、定電流Ｉ６２１と定電流６２３との比、および電流ｉ２５と電流ｉ２６とのカレントミラー比の積で設定できる。また、フォトダイオードＰＤに接続されるトランジスタＱ６２５のエミッタおよびトランジスタＱ６２１のベース自体の電圧変動は、ｌｏｇ圧縮により抑えられる。さらに、大振幅の電流入力信号はトランジスタＱ６２５のみに流れる。
しかしながら、上記従来の構成は、あくまでも電流伝達関数としては線形動作であり，高感度化とダイナミックレンジ拡大との両立が困難であるという問題を生じる。 However, the conventional configuration described above is a linear operation as a current transfer function, and there is a problem that it is difficult to achieve both high sensitivity and dynamic range expansion.
具体的には、受光アンプ回路６００では、電流ゲインを大きく設定する場合に、定電流Ｉ６２１を小さくすると，トランジスタＱ６２５のエミッタ抵抗が増大する。しかしながら、回路構成としてＱ６２５のエミッタ電圧Ｖ６２１をレギュレートする帰還作用がないため、トランジスタＱ６２５のエミッタおよびトランジスタＱ６２１のベースの電圧変動が抑えられなくなり、また、高速応答も得られなくなる。
Specifically, in the light receiving
また、この不都合を回避するために、定電流Ｉ６２３を大きくすることにより電流ゲインを大きく設定すると、消費電流あるいはノイズ成分が著しく増大してしまう。一方、電流ｉ２５と電流ｉ２６とのカレントミラー比を大きすることにより電流ゲインを大きく設定すると、トランジスタＱ６２３・６２４のベースノードの充放電によって応答特性が制
限されてしまう。
In order to avoid this inconvenience, if the current gain is set to be large by increasing the constant current I623, the current consumption or the noise component will be remarkably increased. On the other hand, when the current gain is set large by increasing the current mirror ratio between the current i25 and the current i26, the response characteristic is limited by charging / discharging of the base node of the transistors Q623 and 624.
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、高感度化とダイナミックレンジ拡大とを両立させる電流電圧変換回路、受光アンプ回路、および当該電流電圧変換回路からの出力信号を論理パルスに再生するために好適なパルス再生回路を実現することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a current-voltage conversion circuit, a light receiving amplifier circuit, and an output from the current-voltage conversion circuit that achieve both high sensitivity and dynamic range expansion. An object of the present invention is to realize a pulse regeneration circuit suitable for reproducing a signal into a logic pulse.
本発明に係る電流電圧変換回路は、上記課題を解決するために、電流入力部と電流出力部と負荷抵抗とを少なくとも有し、前記電流入力部は、第１の電流源、第２の電流源、第１のトランジスタおよび第２のトランジスタを備え、前記電流出力部は、第３のトランジスタおよび第４のトランジスタを備え、前記第１のトランジスタは、エミッタが第１の電源に接続され、コレクタが前記第１の電流源の一端、前記第２のトランジスタのベースおよび前記第３のトランジスタのベースに接続され、ベースが前記第２の電流源の一端および前記第２のトランジスタのエミッタに接続され、前記第１の電流源の他端および前記第２のトランジスタのコレクタは、前記第１の電源より高電位の第２の電源に接続され、前記第２の電流源の他端は前記第１の電源に接続され、前記第４のトランジスタは、エミッタが前記第１の電源に接続され、ベースとコレクタとが互いにダイオード接続されて前記第３のトランジスタのエミッタに接続され、前記第３のトランジスタのコレクタは、前記負荷抵抗の一端に接続され、前記負荷抵抗の他端は、前記第２の電源に接続され、前記第１のトランジスタのベースおよび前記第２のトランジスタのエミッタを入力端子とし、前記第３のトランジスタのコレクタを出力端子とすることを特徴としている。 In order to solve the above problems, a current-voltage conversion circuit according to the present invention has at least a current input unit, a current output unit, and a load resistor, and the current input unit includes a first current source and a second current. A source, a first transistor, and a second transistor, the current output unit includes a third transistor and a fourth transistor, and the first transistor has an emitter connected to the first power supply, a collector Is connected to one end of the first current source, the base of the second transistor and the base of the third transistor, and the base is connected to one end of the second current source and the emitter of the second transistor. The other end of the first current source and the collector of the second transistor are connected to a second power source having a higher potential than the first power source, and the other end of the second current source is connected to the second power source. The fourth transistor has an emitter connected to the first power supply, a base and a collector connected to each other in diode connection, and connected to the emitter of the third transistor, and the third transistor And the other end of the load resistor is connected to the second power source, with the base of the first transistor and the emitter of the second transistor as input terminals, The collector of the third transistor is an output terminal.
上記の構成によれば、バイポーラトランジスタの２段スタックが必要になるが、比較的低い電源電圧で動作可能である。また入力信号が大きい場合も、第２のトランジスタの順方向電流利得をβとして、最大入力電流Ｉｍａｘ／β＜第２の電流源Ｉｂ２に設定することにより、さらに振幅が圧縮されて安定に動作する。したがって、高感度化とダイナミックレンジ拡大とを両立させる電流電圧変換回路を実現できるという効果を奏する。 According to the above configuration, a two-stage stack of bipolar transistors is required, but it can operate with a relatively low power supply voltage. Even when the input signal is large, the forward current gain of the second transistor is set as β, and the maximum input current Imax / β <the second current source Ib2 is set, whereby the amplitude is further compressed and the operation is stable. . Therefore, it is possible to realize a current-voltage conversion circuit that achieves both high sensitivity and dynamic range expansion.
本発明に係る電流電圧変換回路では、さらに、第１のインピーダンス回路と第２のインピーダンス回路とを備え、前記第１のインピーダンス回路は、前記第２のトランジスタのエミッタと前記第１のトランジスタのコレクタとの間に接続され、前記第２のインピーダンス回路は、前記第２のトランジスタのエミッタと前記第３のトランジスタのエミッタとの間に接続されることが好ましい。 The current-voltage conversion circuit according to the present invention further includes a first impedance circuit and a second impedance circuit, and the first impedance circuit includes an emitter of the second transistor and a collector of the first transistor. The second impedance circuit is preferably connected between the emitter of the second transistor and the emitter of the third transistor.
上記の構成によれば、電流入力部と電流出力部とで平方根回路を構成し、第１のインピーダンス回路により電流入力部に対して位相補償を行う。さらに、第２のインピーダンスによって入力に２重の電流帰還経路を設けることにより、電流入力部における位相補償に大きな影響を与えることなく、大信号入力に対する良好な過渡応答を得ることができる。これにより、安定した小信号周波数特性および大信号入力に対する良好な過渡応答特性を得るとともに、平方根回路が有する電流利得によって高感度化を確実に達成することができるようになる。したがって、さらなる高感度化とダイナミックレンジの確保を両立させる電流電圧変換回路を実現できるという効果を奏する。 According to the above configuration, the current input unit and the current output unit form a square root circuit, and the first impedance circuit performs phase compensation on the current input unit. Further, by providing a double current feedback path to the input by the second impedance, it is possible to obtain a good transient response to a large signal input without greatly affecting the phase compensation in the current input unit. As a result, a stable small signal frequency characteristic and a good transient response characteristic with respect to a large signal input can be obtained, and high sensitivity can be reliably achieved by the current gain of the square root circuit. Therefore, there is an effect that it is possible to realize a current-voltage conversion circuit that achieves both higher sensitivity and securing of a dynamic range.
本発明に係る電流電圧変換回路では、前記第１のインピーダンス回路は、第１の抵抗と第１の容量とが直列接続されて構成され、前記第１の抵抗の抵抗値は、前記電流入力部のＤＣ入力インピーダンスの５倍以上であり、前記第１のインピーダンス回路の零点周波数は、前記入力端子の入力容量と前記第２のトランジスタのトランスコンダクタンスとによって定まる第１の極周波数と、前記第１の電流源の出力抵抗と前記第１のトランジスタの出力抵抗と前記第３のトランジスタの入力抵抗との並列合成値と、前記第１の電流源の寄
生容量と前記第１のトランジスタの寄生容量と前記第３のトランジスタの寄生容量との合計値と、で定まる第２の極周波数とのうち、周波数の高い極周波数の２倍〜４倍であることが好ましい。
In the current-voltage conversion circuit according to the present invention, the first impedance circuit is configured by connecting a first resistor and a first capacitor in series, and the resistance value of the first resistor is the current input unit. The zero-point frequency of the first impedance circuit is a first pole frequency determined by the input capacitance of the input terminal and the transconductance of the second transistor, and the first impedance circuit A parallel composite value of the output resistance of the current source, the output resistance of the first transistor, and the input resistance of the third transistor, the parasitic capacitance of the first current source, and the parasitic capacitance of the first transistor, Of the second pole frequency determined by the total value of the parasitic capacitance of the third transistor and the second pole frequency determined by the third transistor, it is preferably 2 to 4 times the pole frequency having a high frequency.
上記の構成によれば、第１のインピーダンス回路は第１の抵抗は、電流入力部のＤＣ入力インピーダンスの５倍以上であるため、電流入力部・電流出力部からなる平方根回路特有の極集中を解くことができる。さらに、第１のインピーダンス回路の零点周波数を、電流入力部が有する２つの主要な極周波数である第１の極周波数および第２の極周波数のうち周波数の高い極周波数の２倍〜４倍であるため、電流入力部を必要以上に狭帯域化せずに適切な位相補償を行い、過大な入力電流による大きなスパイク成分の影響を軽減して電流平方根回路の利点を活かすことができる。 According to the above configuration, since the first resistor of the first impedance circuit is five times or more the DC input impedance of the current input unit, the pole concentration peculiar to the square root circuit composed of the current input unit and the current output unit is reduced. Can be solved. Furthermore, the zero point frequency of the first impedance circuit is set to 2 to 4 times the high pole frequency of the first pole frequency and the second pole frequency which are the two main pole frequencies of the current input unit. Therefore, appropriate phase compensation can be performed without narrowing the current input section more than necessary, and the effect of a large spike component due to an excessive input current can be reduced to take advantage of the current square root circuit.
本発明に係る電流電圧変換回路では、前記第２のインピーダンス回路は、第２の抵抗と第２の容量とが直列接続されて構成され、前記入力端子から前記第３のトランジスタのベースにおける電流電圧変換利得の絶対値と、前記入力端子から前記第３のトランジスタのエミッタにおける電流電圧変換利得の絶対値との差が、信号帯域よりも高周波側において６ｄＢ以下に漸近していることが好ましい。 In the current-voltage conversion circuit according to the present invention, the second impedance circuit is configured by connecting a second resistor and a second capacitor in series, and the current voltage at the base of the third transistor from the input terminal. The difference between the absolute value of the conversion gain and the absolute value of the current-voltage conversion gain from the input terminal to the emitter of the third transistor is preferably asymptotic to 6 dB or less on the high frequency side of the signal band.
上記の構成によれば、主信号帯域にはほとんど影響を与えずに、過大な入力電流による大きなスパイク成分の影響を、電流出力部の出力トランジスタである第３のトランジスタで除去することができる。したがって、より確実に大信号入力レベルに対する耐性を高めて平方根回路の利点を活かすことができる。 According to the above configuration, the influence of a large spike component due to an excessive input current can be eliminated by the third transistor, which is the output transistor of the current output unit, while hardly affecting the main signal band. Therefore, it is possible to increase the tolerance to the large signal input level more reliably and take advantage of the square root circuit.
本発明に係る電流電圧変換回路では、前記第３のトランジスタは前記第１のトランジスタと同一サイズであることが好ましい。 In the current-voltage conversion circuit according to the present invention, the third transistor is preferably the same size as the first transistor.
上記の構成によれば、第３のトランジスタと第１のトランジスタとが同一サイズであり、第４のトランジスタと第２のトランジスタとが同一サイズであるので、電流入力部から電流出力部への電流伝達ミスマッチを減らすことができる。 According to the above configuration, since the third transistor and the first transistor have the same size, and the fourth transistor and the second transistor have the same size, the current from the current input unit to the current output unit Transmission mismatch can be reduced.
本発明に係る電流電圧変換回路では、前記第３のトランジスタは前記第１のトランジスタと同一サイズであることが好ましい。 In the current-voltage conversion circuit according to the present invention, the third transistor is preferably the same size as the first transistor.
上記の構成によれば、入力端子となる第２のトランジスタのサイズを相対的に大きくすることで、過大入力信号を容易に吸収することができる。さらに、相対的にサイズの小さい第３のトランジスタのコレクタが、電流出力部の出力端子となるので、平方根回路の伝達特性の特徴を保持したまま信号帯域を広帯域化できる。 According to the above configuration, an excessive input signal can be easily absorbed by relatively increasing the size of the second transistor serving as an input terminal. Furthermore, since the collector of the relatively small third transistor serves as the output terminal of the current output unit, the signal band can be widened while maintaining the characteristics of the transfer characteristics of the square root circuit.
本発明に係る電流電圧変換回路では、さらに、内部電圧生成回路を備え、前記第２の電源は、当該内部電圧生成回路によって生成され、前記第２の電源よりも高電位である第３の電源が外部より入力され、前記第２のトランジスタのコレクタは、前記第２の電源に接続される代わりに、前記第３の電源に接続されることが好ましい。 The current-voltage conversion circuit according to the present invention further includes an internal voltage generation circuit, wherein the second power supply is generated by the internal voltage generation circuit and has a higher potential than the second power supply. Is input from the outside, and the collector of the second transistor is preferably connected to the third power supply instead of being connected to the second power supply.
上記の構成によれば、内部電圧生成回路が内部電圧として第２の電源を生成しており、電流電圧変換回路自体は、第２の電源に接続されている。また、より高電位の外部電圧である第３の電源は、大電流の流れる第２のトランジスタのコレクタのみに接続されている。したがって、大電流が流れる信号ラインを分離して回路内における寄生結合を防止し、過大入力信号に対する耐性をさらに高めて電流平方根回路の利点を活かすことができる。 According to the above configuration, the internal voltage generation circuit generates the second power supply as the internal voltage, and the current-voltage conversion circuit itself is connected to the second power supply. The third power source, which is a higher potential external voltage, is connected only to the collector of the second transistor through which a large current flows. Therefore, the signal line through which a large current flows can be separated to prevent parasitic coupling in the circuit, and the resistance to an excessive input signal can be further enhanced to take advantage of the current square root circuit.
請求項８に対応本発明に係る電流電圧変換回路では、さらに、第５のトランジスタを備
え、当該第５のトランジスタは、エミッタが前記出力端子に接続され、ベースが前記第２の電源に接続され、コレクタが前記第３の電源に接続されていることが好ましい。
Corresponding to Claim 8, The current-voltage conversion circuit according to the present invention further comprises a fifth transistor, the emitter of which is connected to the output terminal and the base of which is connected to the second power source. The collector is preferably connected to the third power source.
上記の構成によれば、電流出力部の出力トランジスタである第３のトランジスタが深く飽和することを防止し、過大信号入力信号に対する耐性をさらに高めて平方根回路の利点を活かすことができる。 According to said structure, it can prevent that the 3rd transistor which is an output transistor of an electric current output part is saturated deeply, can further improve the tolerance with respect to an excessive signal input signal, and can take advantage of a square root circuit.
本発明に係る電流電圧変換回路では、さらに、ＤＣキャンセラ回路を備え、当該ＤＣキャンセラは、誤差検出アンプと電流ソース型の可変電流源とを備え、前記誤差検出アンプは、前記出力端子からの出力電圧と基準電圧とを比較し、前記可変電流源は、前記入力端子に接続され、前記誤差検出アンプからの比較結果に基づいて、前記入力端子に入力される入力電流信号のＤＣ成分をキャンセルすることが好ましい。 The current-voltage conversion circuit according to the present invention further includes a DC canceller circuit, the DC canceller includes an error detection amplifier and a current source type variable current source, and the error detection amplifier outputs from the output terminal. The variable current source is connected to the input terminal and cancels the DC component of the input current signal input to the input terminal based on the comparison result from the error detection amplifier. It is preferable.
上記の構成によれば、入力電流信号のＤＣ成分を抑えて、平方根回路の電流伝達関数あるいは小信号利得及び大信号圧縮特性を、第１・第２の電流源からのバイアス電流の比によって正確に設定することができる。 According to the above configuration, the DC component of the input current signal is suppressed, and the current transfer function or small signal gain and large signal compression characteristics of the square root circuit are accurately determined by the ratio of the bias current from the first and second current sources. Can be set to
本発明に係る受光アンプ回路は、前記電流電圧変換回路と、外部から受光した光信号を電流信号に変換するフォトダイオードとを備え、当該電流信号を前記入力電流信号として電流電圧変換することを特徴としている。 A light-receiving amplifier circuit according to the present invention includes the current-voltage conversion circuit and a photodiode that converts an optical signal received from the outside into a current signal, and converts the current signal into the current-current signal as the input current signal. It is said.
上記の構成によれば、受光アンプ回路は、上記電流電圧変換回路を備えているので、高感度化とダイナミックレンジの確保を両立させる受光アンプ回路を実現できるという効果を奏する。 According to the above configuration, since the light receiving amplifier circuit includes the current-voltage conversion circuit, it is possible to realize a light receiving amplifier circuit that achieves both high sensitivity and ensuring a dynamic range.
本発明に係るパルス再生回路は、上記電流電圧変換回路の出力電圧信号が入力され、当該出力電圧信号の微分波形を生成増幅し、当該出力電圧信号のリーディングエッジの発生タイミングに対応して高電位となり当該出力電圧信号のトレーリングエッジの発生タイミングに対応して低電位となる第１の差動出力信号と、当該出力電圧信号のリーディングエッジの発生タイミングに対応して低電位となり当該出力電圧信号のトレーリングエッジの発生タイミングに対応して高電位となる第２の差動出力信号との２つの差動出力信号を出力する主増幅回路と、前記第１の差動出力信号および前記第２の差動出力信号に対して、ＤＣオフセット電圧与えて第１のオフセット差動出力信号および第２のオフセット差動出力信号をそれぞれ生成するとともに、前記第１の差動出力信号および前記第２の差動出力信号に対して、前記ＤＣオフセット電圧と絶対値が等しく逆向きのＤＣシフト電圧を与えて第３のオフセット差動出力信号および第４のオフセット差動出力信号をそれぞれ生成する電圧シフト手段と、前記第１のオフセット差動信号と前記第２のオフセット差動信号とを比較して比較結果を論理値として出力する第１のコンパレータと、前記第３のオフセット差動信号と前記第４のオフセット差動信号とを比較して比較結果を論理値として出力する第２のコンパレータと、前記第１のコンパレータからの出力信号および前記第２のコンパレータからの出力信号によって、前記電流電圧変換回路の出力電圧信号に対応する論理パルスを出力するフリップフロップと、を少なくとも備えることを特徴としている。 The pulse regeneration circuit according to the present invention receives the output voltage signal of the current-voltage conversion circuit, generates and amplifies a differential waveform of the output voltage signal, and generates a high potential corresponding to the timing of occurrence of the leading edge of the output voltage signal. The first differential output signal that becomes low potential corresponding to the generation timing of the trailing edge of the output voltage signal, and the output voltage signal that becomes low potential corresponding to the generation timing of the leading edge of the output voltage signal A main amplifying circuit for outputting two differential output signals with a second differential output signal having a high potential corresponding to the timing of occurrence of the trailing edge, and the first differential output signal and the second differential output signal And generating a first offset differential output signal and a second offset differential output signal by applying a DC offset voltage to the differential output signal of And applying a DC shift voltage having an absolute value equal to and opposite to the DC offset voltage to the first differential output signal and the second differential output signal. Voltage shift means for generating a fourth offset differential output signal respectively, a first shift differential signal that compares the first offset differential signal and the second offset differential signal, and outputs a comparison result as a logical value A comparator, a second comparator that compares the third offset differential signal and the fourth offset differential signal, and outputs a comparison result as a logical value; an output signal from the first comparator; and A flip-flop that outputs a logic pulse corresponding to the output voltage signal of the current-voltage conversion circuit according to an output signal from the second comparator; It is characterized by a door.
上記の構成によれば、微分波形を生成増幅して論理レベルにすることで、フリップフロップでデジタルパルス整形が可能になる。これにより遅延素子を入れることも可能となるので、電流電圧変換回路の平方根回路によるパルス幅歪みを補正する基本的な回路構成が得られる。したがって、上記電流電圧変換回路からの出力信号を論理パルスに再生するために好適なパルス再生回路を実現できるという効果を奏する。 According to the above configuration, digital pulse shaping can be performed by a flip-flop by generating and amplifying the differential waveform to a logical level. As a result, a delay element can be inserted, so that a basic circuit configuration for correcting the pulse width distortion due to the square root circuit of the current-voltage conversion circuit can be obtained. Therefore, there is an effect that a pulse regeneration circuit suitable for regenerating the output signal from the current-voltage conversion circuit into a logic pulse can be realized.
本発明に係るパルス再生回路では、さらに、前記第１のコンパレータからの出力信号を
所定時間遅延して前記フリップフロップに入力する遅延回路を備えることを特徴としている。
The pulse regeneration circuit according to the present invention further includes a delay circuit that delays the output signal from the first comparator for a predetermined time and inputs the delayed signal to the flip-flop.
上記の構成によれば、コンパレータの論理出力のうち、電流電圧変換回路の出力電圧信号のリーディングエッジを検出した一方の出力にのみ遅延を与えることにより、電流電圧変換回路の平方根回路によるパルス幅歪みを簡単な回路構成で補正することができる。 According to the above configuration, the pulse width distortion caused by the square root circuit of the current-voltage conversion circuit is provided by delaying only one of the logic outputs of the comparator that detects the leading edge of the output voltage signal of the current-voltage conversion circuit. Can be corrected with a simple circuit configuration.
本発明に係る電流電圧変換回路は、以上のように、電流入力部と電流出力部と負荷抵抗とを少なくとも有し、前記電流入力部は、第１の電流源、第２の電流源、第１のトランジスタおよび第２のトランジスタを備え、前記電流出力部は、第３のトランジスタおよび第４のトランジスタを備え、前記第１のトランジスタは、エミッタが第１の電源に接続され、コレクタが前記第１の電流源の一端、前記第２のトランジスタのベースおよび前記第３のトランジスタのベースに接続され、ベースが前記第２の電流源の一端および前記第２のトランジスタのエミッタに接続され、前記第１の電流源の他端および前記第２のトランジスタのコレクタは、前記第１の電源より高電位の第２の電源に接続され、前記第２の電流源の他端は前記第１の電源に接続され、前記第４のトランジスタは、エミッタが前記第１の電源に接続され、ベースとコレクタとが互いにダイオード接続されて前記第３のトランジスタのエミッタに接続され、前記第３のトランジスタのコレクタは、前記負荷抵抗の一端に接続され、前記負荷抵抗の他端は、前記第２の電源に接続され、前記第１のトランジスタのベースおよび前記第２のトランジスタのエミッタを入力端子とし、前記第３のトランジスタのコレクタを出力端子とするので、高感度化とダイナミックレンジの確保を両立させる電流電圧変換回路を実現できるという効果を奏する。 As described above, the current-voltage conversion circuit according to the present invention includes at least a current input unit, a current output unit, and a load resistor, and the current input unit includes a first current source, a second current source, a second current source, 1 transistor and a second transistor, and the current output unit includes a third transistor and a fourth transistor, and the first transistor has an emitter connected to a first power source and a collector connected to the first transistor. One end of one current source, the base of the second transistor and the base of the third transistor, and the base is connected to one end of the second current source and the emitter of the second transistor; The other end of the first current source and the collector of the second transistor are connected to a second power source having a higher potential than the first power source, and the other end of the second current source is connected to the first power source. Contact The fourth transistor has an emitter connected to the first power supply, a base and a collector connected to each other in diode connection and connected to the emitter of the third transistor, and the collector of the third transistor is The load resistor is connected to one end, the other end of the load resistor is connected to the second power source, the base of the first transistor and the emitter of the second transistor are used as input terminals, and the third resistor Since the collector of the transistor is used as an output terminal, there is an effect that it is possible to realize a current-voltage conversion circuit that achieves both high sensitivity and ensuring a dynamic range.
本発明に係る受光アンプ回路は、以上のように、上記電流電圧変換回路と、外部から受光した光信号を電流信号に変換するフォトダイオードとを備え、当該電流信号を前記入力電流信号として電流電圧変換するので、高感度化とダイナミックレンジの確保を両立させる電流電圧変換回路を実現できるという効果を奏する。 As described above, the light-receiving amplifier circuit according to the present invention includes the current-voltage conversion circuit and a photodiode that converts an optical signal received from the outside into a current signal, and uses the current signal as the input current signal as a current voltage. Since the conversion is performed, there is an effect that it is possible to realize a current-voltage conversion circuit that achieves both high sensitivity and ensuring a dynamic range.
本発明に係る電流電圧変換回路は、以上のように、上記電流電圧変換回路の出力電圧信号が入力され、当該出力電圧信号の微分波形を生成増幅し、当該出力電圧信号のリーディングエッジの発生タイミングに対応して高電位となり当該出力電圧信号のトレーリングエッジの発生タイミングに対応して低電位となる第１の差動出力信号と、当該出力電圧信号のリーディングエッジの発生タイミングに対応して低電位となり当該出力電圧信号のトレーリングエッジの発生タイミングに対応して高電位となる第２の差動出力信号との２つの差動出力信号を出力する主増幅回路と、前記第１の差動出力信号および前記第２の差動出力信号に対して、ＤＣオフセット電圧与えて第１のオフセット差動出力信号および第２のオフセット差動出力信号をそれぞれ生成するとともに、前記第１の差動出力信号および前記第２の差動出力信号に対して、前記ＤＣオフセット電圧と絶対値が等しく逆向きのＤＣシフト電圧を与えて第３のオフセット差動出力信号および第４のオフセット差動出力信号をそれぞれ生成する電圧シフト手段と、前記第１のオフセット差動信号と前記第２のオフセット差動信号とを比較して比較結果を論理値として出力する第１のコンパレータと、前記第３のオフセット差動信号と前記第４のオフセット差動信号とを比較して比較結果を論理値として出力する第２のコンパレータと、前記第１のコンパレータからの出力信号および前記第２のコンパレータからの出力信号によって、前記電流電圧変換回路の出力電圧信号に対応する論理パルスを出力するフリップフロップと、を少なくとも備えるので、上記電流電圧変換回路からの出力信号を論理パルスに再生するために好適なパルス再生回路を実現できるという効果を奏する。 As described above, the current-voltage conversion circuit according to the present invention receives the output voltage signal of the current-voltage conversion circuit, generates and amplifies the differential waveform of the output voltage signal, and generates the leading edge of the output voltage signal. Corresponding to the first differential output signal that becomes a high potential and low in response to the trailing edge generation timing of the output voltage signal, and low in response to the leading edge generation timing of the output voltage signal. A main amplifier circuit that outputs two differential output signals, a second differential output signal that becomes a potential and becomes a high potential corresponding to the timing of occurrence of a trailing edge of the output voltage signal, and the first differential A DC offset voltage is applied to the output signal and the second differential output signal to provide a first offset differential output signal and a second offset differential output signal. And generating a third offset differential signal by applying a DC shift voltage having an absolute value equal to and opposite to the DC offset voltage to the first differential output signal and the second differential output signal. Voltage shift means for generating an output signal and a fourth offset differential output signal respectively, and the first offset differential signal and the second offset differential signal are compared and the comparison result is output as a logical value. A first comparator; a second comparator that compares the third offset differential signal and the fourth offset differential signal and outputs a comparison result as a logical value; and an output from the first comparator A flip-flop that outputs a logic pulse corresponding to an output voltage signal of the current-voltage conversion circuit according to a signal and an output signal from the second comparator; Because comprising even without an effect that a suitable pulse regeneration circuit for reproducing the output signal from the current-voltage conversion circuit to the logic pulse can be realized.
〔実施形態１〕
本発明の第１の実施形態について図１ないし図４に基づいて説明すると以下の通りである。
The first embodiment of the present invention will be described with reference to FIGS. 1 to 4 as follows.
図１は、本実施形態に係る電流電圧変換回路１０１を備える受光アンプ回路１００の構成を示す回路図である。受光アンプ回路１００は、フォトダイオードＰＤおよび電流電圧変換回路１０１から構成される。電流電圧変換回路１０１は、平方根回路を電流電圧変換回路として適用したものであり、入力端子１０２、出力端子１０３、電流入力部１０４および電流出力部１０５を備えている。
FIG. 1 is a circuit diagram showing a configuration of a light receiving
フォトダイオードＰＤは、外部から受光した光信号を電流信号に変換する。入力端子１０２はフォトダイオードＰＤのカソードに接続され、フォトダイオードＰＤが発生する入力電流信号を、電流電圧変換して出力端子１０３より出力する。電流入力部１０４は、トランジスタＱ１・Ｑ２および電流源ＣＳ１・ＣＳ２から構成され、電流出力部１０５は、トランジスタＱ３・Ｑ４から構成されている。
The photodiode PD converts an optical signal received from the outside into a current signal. The
電流入力部１０４においては、トランジスタＱ１のエミッタは接地され、トランジスタＱ１のコレクタは、電流源ＣＳ１の一端、トランジスタＱ２のベース、およびトランジスタＱ３のベースに接続されている。電流源ＣＳ１の他端は、電源電位に接続されており、電流源ＣＳ１は、トランジスタＱ２のコレクタ負荷となる。また、トランジスタＱ２のコレクタは、電源Ｖｃｃに接続され、トランジスタＱ２のエミッタは、電流源ＣＳ２の一端、入力端子１０２、およびトランジスタＱ１のベースに接続され、電流源ＣＳ２の他端は接地されている。
In the
電流出力部１０５においては、トランジスタＱ４のエミッタが接地され、トランジスタＱ４のベースとコレクタとはダイオード接続されるとともに、トランジスタＱ３のエミッタに接続されている。トランジスタＱ３のコレクタは出力端子１０３に接続され、トランジスタＱ３のコレクタ電流が出力電流Ｉｏとなる。
In
このように、電流電圧変換回路１０１は、その動作原理からバイポーラトランジスタの２段スタックが必要になるが、比較的低い電源電圧で動作可能である。各トランジスタＱ１〜Ｑ４のコレクタ電流をＩｃ１〜Ｉｃ４とすると、トランジスタＱ１〜Ｑ４のトランスリニアループにおいてベース電流を無視すれば、各々のコレクタ電流の間には、
Ｉｃ１・Ｉｃ２＝Ｉｃ３・Ｉｃ４＝（Ｉｃ３）２
すなわち、
Ｉｃ３＝√（Ｉｃ１・Ｉｃ２）
の関係が成り立つ。トランジスタＱ１は、電流源ＣＳ１からの定電流Ｉｂ１でバイアスされ、トランジスタＱ２は、電流源ＣＳ２からの定電流Ｉｂ２でバイアスされる。また、トランジスタＱ２のコレクタ電流Ｉｃ２には、フォトダイオードＰＤからの入力電流Ｉｓも含まれるので、トランジスタＱ３のコレクタ出力電流をＩｏ（＝Ｉｃ３）とすると、
Ｉｏ＝√｛（Ｉｂ２＋Ｉｓ）・Ｉｂ１｝ ・・・・・ （１）
となる。
As described above, the current-
Ic1 · Ic2 = Ic3 · Ic4 = (Ic3) 2
That is,
Ic3 = √ (Ic1 · Ic2)
The relationship holds. Transistor Q1 is biased with constant current Ib1 from current source CS1, and transistor Q2 is biased with constant current Ib2 from current source CS2. Further, since the collector current Ic2 of the transistor Q2 includes the input current Is from the photodiode PD, if the collector output current of the transistor Q3 is Io (= Ic3),
Io = √ {(Ib2 + Is) · Ib1} (1)
It becomes.
図２は、ＤＣ電流伝達関数のいくつかの例を示すグラフである。フォトダイオードＰＤからの入力電流Ｉｓを横軸に、トランジスタＱ３のコレクタ出力電流Ｉｏを縦軸に示す。破線６ｅは、線形増幅（電流ゲインＧｉ＝１）の場合を示している。また、曲線６ａ〜６ｄは、電流源ＣＳ１・ＣＳ２からの定電流（Ｉｂ１，Ｉｂ２）の組み合わせが、それぞれ、（１００μＡ，１μＡ）、（４００μＡ，１μＡ）、（１００μＡ，１０μＡ）、（４００μＡ，１０μＡ）である場合を示している。
FIG. 2 is a graph showing some examples of DC current transfer functions. The horizontal axis represents the input current Is from the photodiode PD, and the vertical axis represents the collector output current Io of the transistor Q3. A
ここで仮に周波数特性を無視し、出力電流Ｉｏをそのまま受動負荷でリニアに電圧に変換したとすれば、小信号入力時には電流信号振幅を増幅し大信号入力時には電流信号振幅を圧縮した電圧信号を得られることが分かる。小信号動作時の電流ゲインＧｉは式（１）をＩｓで微分してＩｓ＝０とおくことにより、
Ｇｉ＝√（Ｉｂ１／Ｉｂ２）／２ ・・・・・ （２）
で与えられる。電流ゲインＧｉ＝１で増幅と圧縮の境界となるので、小信号電流信号を増幅するには、バイアス電流比（Ｉｂ１／Ｉｂ２）＞４が必要であり、電流入力信号振幅をＩｓ１とすると、
Ｉｓ１＝Ｉｂ１／４−Ｉｂ２＞０
である。
Assuming that the frequency characteristics are ignored and the output current Io is converted into a voltage linearly with a passive load as it is, a voltage signal obtained by amplifying the current signal amplitude when a small signal is input and compressing the current signal amplitude when a large signal is input. You can see that The current gain Gi at the time of the small signal operation is obtained by differentiating the expression (1) with Is and setting Is = 0.
Gi = √ (Ib1 / Ib2) / 2 (2)
Given in. Since the current gain Gi = 1 is a boundary between amplification and compression, in order to amplify the small signal current signal, a bias current ratio (Ib1 / Ib2)> 4 is required, and when the current input signal amplitude is Is1,
Is1 = Ib1 / 4−Ib2> 0
It is.
また、入力電流信号Ｉｓの許容最大値をＩｍａｘとし、Ｉｍａｘ≫Iｂ２とすれば、出力電流Ｉｏは、
Ｉｏ＝√（Ｉｂ１・Ｉｍａｘ） ・・・・・ （３）
で近似される。例えば、Ｉｂ１＝１００μＡ、Ｉｍａｘ＝１０ｍＡの時、Ｉｏ＝１ｍＡとなって、入力信号Ｉｓが１／１０倍に圧縮されて出力される。ただし、このように入力信号が大きい場合は、トランジスタＱ２のベース電流が無視できない。したがって、トランジスタＱ２の順方向電流利得をβとして、Ｉｍａｘ／β＜Ｉｂ２が成り立つ場合に限り、さらに振幅が圧縮されて安定に動作する。
If the maximum allowable value of the input current signal Is is Imax and Imax >> Ib2, the output current Io is
Io = √ (Ib1 · Imax) (3)
Is approximated by For example, when Ib1 = 100 μA and Imax = 10 mA, Io = 1 mA, and the input signal Is is compressed by 1/10 and output. However, when the input signal is large in this way, the base current of the transistor Q2 cannot be ignored. Therefore, only when Imax / β <Ib2 holds, where β is the forward current gain of the transistor Q2, the amplitude is further compressed and the transistor Q2 operates stably.
このように、本実施形態に係る構成により、２値のパルス伝送において許容し得る程度の波形歪みで、高感度化とダイナミックレンジの確保とを両立させることが可能となる。 Thus, with the configuration according to the present embodiment, it is possible to achieve both high sensitivity and ensuring a dynamic range with a waveform distortion that is acceptable in binary pulse transmission.
〔実施形態２〕
本発明の第２の実施形態について図５ないし図７に基づいて説明すると以下の通りである。実施形態１に係る構成では、高感度化とダイナミックレンジ拡大とを両立できるものの電流電圧変換回路の周波数特性及び過大入力電流信号に対する過渡応答特性が大きくなる。そこで、本実施形態に係る構成は、信号が歪みを受けることを許容して、受信回路を非線形な伝達特性とし、小信号時には信号を増幅し大信号時には信号を圧縮することにより、さらなる高感度化とダイナミックレンジの確保を両立できる。
[Embodiment 2]
A second embodiment of the present invention will be described below with reference to FIGS. In the configuration according to the first embodiment, although both high sensitivity and dynamic range expansion can be achieved, the frequency characteristics of the current-voltage conversion circuit and the transient response characteristics with respect to an excessive input current signal are increased. Therefore, the configuration according to the present embodiment allows the signal to be distorted, makes the receiving circuit a non-linear transfer characteristic, amplifies the signal when the signal is small, and compresses the signal when the signal is large. And ensuring a dynamic range.
まず、図１に示す実施形態１に係る構成における過渡応答特性について説明する。 First, transient response characteristics in the configuration according to the first embodiment shown in FIG. 1 will be described.
電流電圧変換回路１０１の電流入力部１０４は、トランジスタＱ２のベース電圧（実際にはエミッタ電圧）がトランジスタＱ１からの負帰還でレギュレートされたベース接地回路とみなすこともできる。また、電流入力部１０４は、電流源ＣＳ１を負荷とするトランジスタＱ１のエミッタ接地回路に、トランジスタＱ２のベース−エミッタ間抵抗１／ｇｍ２（ｇｍ２はトランジスタＱ２のトランスコンダクタンス）によって局部帰還をかけ、トランジスタＱ１のコレクタ電圧（トランジスタＱ２のベース電圧）を出力電圧Ｖｘとするトランスインピーダンスアンプとみなすこともできる。そのループ利得には、２つの主要極ｆｐ１およびｆｐ２が生じる。
ｆｐ１＝１／｛２π（Ｃｉｎ／ｇｍ２）｝ ・・・・・ （４）
ｆｐ２＝１／｛２π（ＲｏＣｏ）｝ ・・・・・ （５）
ここで、ＣｉｎはフォトダイオードＰＤの接合容量と他の寄生容量とを含めた入力容量、Ｒｏは、電流源ＣＳ１の出力抵抗とトランジスタＱ１の出力抵抗とトランジスタＱ３の入力抵抗との並列合成値、Ｃｏはこれらのデバイスの寄生容量の合計値である。
The
fp1 = 1 / {2π (Cin / gm2)} (4)
fp2 = 1 / {2π (RoCo)} (5)
Here, Cin is an input capacitance including the junction capacitance of the photodiode PD and other parasitic capacitances, and Ro is a parallel composite value of the output resistance of the current source CS1, the output resistance of the transistor Q1, and the input resistance of the transistor Q3. Co is the total value of parasitic capacitance of these devices.
例えば、１／ｇｍ２＝１０ｋΩ、Ｃｉｎ＝５ｐＦとすれば、ｆｐ１＝３．２ＭＨｚとなる。一方、Ｒｏ＝５０ｋΩ、Ｃｏ＝１ｐＦとするとｆｐ２＝ｆｐ１となる。一般的に、電流電圧変換回路１０１では、フォトダイオードＰＤの接合容量Ｃｉｎ等の光電変換素子の
容量成分が大きいため、ループ利得の位相余裕はほとんどない。
For example, if 1 / gm2 = 10 kΩ and Cin = 5 pF, then fp1 = 3.2 MHz. On the other hand, when Ro = 50 kΩ and Co = 1 pF, fp2 = fp1. In general, in the current-
反面、トランジスタＱ２は、過大な入力電流信号を吸収することになるので、電流密度を抑えるため比較的大きなサイズが必要になる。このため、トランジスタＱ２のベース−エミッタ間容量Ｃｂｅ（及びトランジスタＱ１のベースーコレクタ間容量の和）が帰還抵抗（トランジスタＱ２のベース−エミッタ間抵抗）１／ｇｍ２の並列位相補償容量として働くが、実際に適切な位相補償を行うためには、容量値が不十分である。 On the other hand, since the transistor Q2 absorbs an excessive input current signal, a relatively large size is required to suppress the current density. For this reason, the base-emitter capacitance Cbe of the transistor Q2 (and the sum of the base-collector capacitance of the transistor Q1) works as a parallel phase compensation capacitance of the feedback resistance (base-emitter resistance of the transistor Q2) 1 / gm2. In order to actually perform appropriate phase compensation, the capacitance value is insufficient.
そこで、帰還抵抗１／ｇｍ２に並列なインピーダンスとして、位相補償容量（ミラー容量）Ｃｃを、零点の補正も含めた直列抵抗成分Ｒｃの形で用いる場合について考える。ループ利得には、零点をｆｚとして、
ｆｚ＝１／｛２πＣｃ（Ｒｃ＋１／ｇｍ１）｝ ・・・・・ （６）
が導入され、また次の新たな極ｆｐ３として、
ｆｐ３＝１／（２πＣｃＲｃ） ・・・・・ （７）
が導入される。
Therefore, consider a case where a phase compensation capacitor (mirror capacitor) Cc is used in the form of a series resistance component Rc including zero correction as an impedance parallel to the
fz = 1 / {2πCc (Rc + 1 / gm1)} (6)
Is introduced, and as the next new pole fp3,
fp3 = 1 / (2πCcRc) (7)
Is introduced.
従って、例えば、ｆｚ≦ｍｉｎ（ｆｐ１，ｆｐ２）≪ｆｐ３の関係を満たすように各定数を設定し、ループ利得が０ｄＢまで１次のロールオフで減衰するよう位相補償すれば、安定な動作が期待できる。特に直列抵抗成分Ｒｃ＝０の場合は、極ｆｐ３が発生しないため周波数特性上は理想的な補償が可能である。 Therefore, for example, if each constant is set so as to satisfy the relationship of fz ≦ min (fp1, fp2) << fp3, and phase compensation is performed so that the loop gain is attenuated by the first-order roll-off until 0 dB, stable operation is expected. it can. In particular, when the series resistance component Rc = 0, the pole fp3 is not generated, and ideal compensation is possible in terms of frequency characteristics.
しかしながら、このように比較的大きな位相補償容量Ｃｃを用いる場合、大振幅の入力信号に対する過渡応答が大きくなる。また、トランスインピーダンスアンプとしての閉ループ利得も狭帯域となる。平方根回路の電流入力部における局部帰還の位相補償方法としては、零点の位置を厳密に制御するのではなく、位相補償容量Ｃｃによるフィードフォワードパスを抑制するためのダンピング抵抗として直列抵抗成分Ｒｃが必要になる。 However, when such a relatively large phase compensation capacitor Cc is used, a transient response to a large amplitude input signal becomes large. Further, the closed loop gain as a transimpedance amplifier also becomes a narrow band. The phase compensation method for local feedback in the current input section of the square root circuit does not strictly control the position of the zero point, but requires a series resistance component Rc as a damping resistor for suppressing the feedforward path by the phase compensation capacitor Cc. become.
以上を勘案すると、Ｒｃ＞０、Ｃｃ＜Ｃｉｎの場合、入力極ｆｐ１は位相補償容量Ｃｃの影響を受けてわずかに低下するものの、依然として式（４）のｆｐ１でよく近似されるので、ｆｚ〜ｍａｘ（ｆｐ１，ｆｐ２）の近傍でループ利得の肩に２次のロールオフ特性を残すような位相補償を行うのが望ましい。 Considering the above, when Rc> 0 and Cc <Cin, the input pole fp1 slightly decreases due to the influence of the phase compensation capacitance Cc, but is still well approximated by fp1 of the equation (4). It is desirable to perform phase compensation so as to leave a second-order roll-off characteristic in the loop gain shoulder in the vicinity of max (fp1, fp2).
図３は、図１に示す電流電圧変換回路１０１の電流入力部１０４の帰還ループにおける位相補償を示すグラフであり、（ａ）は、ループ利得絶対値を示しており、（ｂ）は、ループ利得位相を示している。曲線７Ｄ及び７ｄは、全く補償をしない場合のループ利得の絶対値及び位相である。また、曲線７Ａ〜７Ｃ及び７ａ〜７ｃは、直列抵抗成分Ｒｃを一定として、順に位相補償容量Ｃｃを小さくしていった場合のループ利得の絶対値及び位相であり、組み合わせにより６０°以上の位相余裕を確保することは可能である。
3 is a graph showing phase compensation in the feedback loop of the
しかしながら、上述のような一般的な小信号解析による設計指針のみでは、依然として十分なダイナミックレンジを確保することは難しい。この理由の一つは、帰還抵抗１／ｇｍ２の値が入力信号の増大に伴って大きく減少し、式（４）から、入力極ｆｐ１がトランジスタＱ２の動作点とともに大きく変動するためである。式（５）および式（６）から、帰還抵抗１／ｇｍ２の変化は、入力極ｆｐ２と零点ｆｚには影響しないため、必ずしも位相余裕自体に問題が生じる訳ではない。しかしながら、帰還抵抗１／ｇｍ２の低下に伴いトランスインピーダンスアンプとしての閉ループ遮断周波数が大きく広がる。
However, it is still difficult to ensure a sufficient dynamic range with only the design guidelines based on the general small signal analysis as described above. One reason for this is that the value of the
直列抵抗成分Ｒｃ＝０の場合、位相補償が理想的であっても大振幅の入力信号に対する過渡応答が大きくなる。すなわち、帰還ループの遮断周波数よりも高い周波数成分が入力信号に強く含まれる場合、どのように位相余裕を確保しようとも、初期制動が効くまでの
間には、トランジスタＱ２のエミッタ、すなわちトランジスタＱ１のベースには大きなスパイク電圧が発生し得る。従って、本来の信号成分とは逆向きの大きな尖頭値を持つスパイク成分が、位相補償容量ＣｃからトランジスタＱ１のコレクタノードにフィードフォワードされ、トランジスタＱ３とその負荷抵抗でさらに電圧増幅されて、最終的には誤パルスを発生させることになる。このような現象は、位相補償を十分に行うほど（トランジスタＱ１のベース−コレクタ間の高周波におけるインピーダンスが下がるほど）顕著に現れる。
When the series resistance component Rc = 0, a transient response to a large-amplitude input signal becomes large even if phase compensation is ideal. That is, if the input signal contains a frequency component higher than the cutoff frequency of the feedback loop, no matter how the phase margin is secured, the emitter of the transistor Q2, that is, the transistor Q1 is not affected until the initial braking is effective. A large spike voltage can be generated at the base. Therefore, a spike component having a large peak value opposite to the original signal component is fed forward from the phase compensation capacitor Cc to the collector node of the transistor Q1, and further voltage amplified by the transistor Q3 and its load resistance. Thus, an erroneous pulse is generated. Such a phenomenon becomes more prominent as the phase compensation is sufficiently performed (as the impedance at the high frequency between the base and the collector of the transistor Q1 decreases).
上記のように、直列抵抗成分Ｒｃ＞０として、ループ利得の肩に２次のロールオフ特性を残すような位相補償を行う場合でも、極ｆｐ３の影響およびインピーダンスの負荷効果によって、上記スパイク成分の信号への重畳の仕方は複雑に変化するため、上記現象を十分に抑えることができない。 As described above, even when phase compensation is performed such that the second-order roll-off characteristic is left in the loop gain shoulder with the series resistance component Rc> 0, the spike component of the spike component is affected by the influence of the pole fp3 and the impedance load effect. Since the method of superimposing on the signal changes in a complicated manner, the above phenomenon cannot be sufficiently suppressed.
さらに、平方根回路におけるもう一つの現象として、波形歪みがある。図４は、図１に示す電流電圧変換回路１０１の過渡応答特性による出力パルスの歪みを説明するグラフであり、（ａ）は小信号動作時における入力信号Ｉｓおよび出力信号Ｉｏの波形を示しており、（ｂ）は大信号動作時における入力信号Ｉｓおよび出力信号Ｉｏの波形を示している。
Furthermore, another phenomenon in the square root circuit is waveform distortion. FIG. 4 is a graph for explaining distortion of the output pulse due to the transient response characteristic of the current-
平方根回路の伝達関数の非線形性は、入力信号の立ち上がり時間および立下り時間に依存するパルス幅の増大として出力信号に現れる。すなわち、立ち上がり遷移（入力電流信号が増大し始める瞬間）に対してはより急峻な出力変化を示す一方、立ち下がり遷移（入力電流信号が減少し始める瞬間）に対してはより緩慢な出力変化を示す。言い換えれば、パルスが立ち上がり始める瞬間とパルスが立ち下がり終わる瞬間とにおいて、出力波形の変化が最も急峻になる。このため、特に後段で電圧増幅を重ねるにつれて、概ね入力信号の遷移時間相当分だけ（立ち上がりと立下りの平均時間の程度）、出力パルス幅は増大する。 The non-linearity of the square root circuit transfer function appears in the output signal as an increase in pulse width that depends on the rise and fall times of the input signal. That is, it shows a steeper output change for the rising transition (the moment when the input current signal starts to increase), while it shows a slower output change for the falling transition (the moment when the input current signal starts to decrease). Show. In other words, the output waveform changes most steeply at the moment when the pulse starts to rise and when the pulse ends. For this reason, in particular, as voltage amplification is repeated in the subsequent stage, the output pulse width increases by an amount corresponding to the transition time of the input signal (approximately the average time of rising and falling).
上述のように、直列抵抗成分Ｒｃ、位相補償容量Ｃｃによる位相補償が理想的であっても、初期制動が効くまでの間には、大信号動作時に電圧Ｖｘに負のスパイク成分が発生する。したがって、図４（ａ）および（ｂ）に示すように、出力信号Ｉｏの波形は、小信号動作時よりも大信号動作時のほうが大きく乱れている。 As described above, even if the phase compensation by the series resistance component Rc and the phase compensation capacitor Cc is ideal, a negative spike component is generated in the voltage Vx during the large signal operation until the initial braking is effective. Therefore, as shown in FIGS. 4A and 4B, the waveform of the output signal Io is more disturbed during the large signal operation than during the small signal operation.
そこで、本実施形態では、信号が歪みを受けることを許容して、受信回路を非線形な伝達特性とし、小信号時には信号を増幅し大信号時には信号を圧縮することにより、さらなる高感度化とダイナミックレンジの確保を両立させることを目的とする。続いて、本実施形態の構成について具体的に説明する。 Therefore, in this embodiment, the signal is allowed to be distorted, the receiving circuit is made a non-linear transfer characteristic, the signal is amplified when the signal is small, and the signal is compressed when the signal is large. The purpose is to balance the range. Next, the configuration of the present embodiment will be specifically described.
図５は、本実施形態に係る電流電圧変換回路２０１を備える受光アンプ回路２００の構成を示す回路図である。受光アンプ回路２００は、フォトダイオードＰＤおよび電流電圧変換回路２０１を有している。電流電圧変換回路２０１は、入力端子１０２、出力端子１０３、電流入力部２０４、電流出力部１０５、および負荷抵抗ＲＬを備えている。
FIG. 5 is a circuit diagram illustrating a configuration of a light receiving
電流電圧変換回路２０１は、図１に示す電流電圧変換回路１０１と同様に、入力端子１０２がフォトダイオードＰＤのカソードに接続され、フォトダイオードＰＤが発生する入力電流信号を、電流電圧変換して出力端子１０３より出力する。電流電圧変換回路２０１の構成要素のうち、４つのトランジスタＱ１〜Ｑ４、および２つの電流源ＣＳ１・ＣＳ２の構成は、電流電圧変換回路１０１におけるものと略同様であるので、細部の説明は省略する。
As in the current-
なお、上記２つの電流源については周知の任意の回路構成を適用できるのは言うまでもないが、本発明における電流源ＣＳ１については〔発明が解決しようとする課題〕で説明したように、比較的出力インピーダンスの低いものの方が安定性の面から好ましい場合がある。例えば電流源ＣＳ１は、比較的チャネル長の短いＰ型ＭＯＳＦＥＴによる相対的に低い出力インピーダンスの電流源とし、一方で電流源ＣＳ２は、抵抗で直列負帰還をかけたバイポーラトランジスタによる高出力インピーダンスの電流源とすることができる。 Needless to say, any known circuit configuration can be applied to the two current sources. However, as described in [Problems to be Solved by the Invention], the current source CS1 in the present invention has a relatively high output. A thing with a low impedance may be preferable from the viewpoint of stability. For example, the current source CS1 is a current source having a relatively low output impedance by a P-type MOSFET having a relatively short channel length, while the current source CS2 is a current having a high output impedance by a bipolar transistor subjected to series negative feedback with a resistor. Can be a source.
電流入力部２０４・電流出力部１０５は、図１に示す電流電圧変換回路１０１の電流入力部１０４・電流出力部１０５において、さらに２つのインピーダンス１０６・１０７を備えた構成である。より具体的には、インピーダンス１０６は、一端がトランジスタＱ２のエミッタ（入力端子１０２）に接続され、他端がトランジスタＱ１のコレクタに接続されている。また、インピーダンス１０７は、一端がトランジスタＱ２のエミッタ（入力端子１０２）に接続され、他端がトランジスタＱ３のエミッタに接続されている。これにより、インピーダンス１０６は、電流入力部２０４に対する位相補償を行い、インピーダンス１０７は、インピーダンス１０６とともに２重の電流帰還経路を構成している。
The
また、電流出力部１０５において、電流出力部１０５のトランジスタＱ３のコレクタは、出力端子１０３に接続されるとともに、負荷抵抗ＲＬの一端に接続されており、負荷抵抗ＲＬの他端は、電源Ｖｃｃに接続されている。
In the
すなわち、電流電圧変換回路２０１は、図１に示す電流電圧変換回路１０１において、さらに、負荷抵抗ＲＬ、インピーダンス１０６・１０７を備えた構成である。このような構成にすることで、一般的なミラー容量による位相補償では対応できない過渡応答特性を実現するための自由度が得られる。
In other words, the current-
具体的には、インピーダンス１０６は、抵抗Ｒ１と容量Ｃ１とを直列接続して構成されている。抵抗Ｒ１は、電流入力部２０４のＤＣ入力インピーダンスＲｉｎよりも十分大きな抵抗値Ｒｃ１を有しており、望ましくは、ＤＣ入力インピーダンスＲｉｎの５倍以上に設定されている。これにより、電流入力部２０４・電流出力部１０５からなる平方根回路特有の極集中を解くことができる。
Specifically, the
抵抗値Ｒｃ１の具体的な設定方法を以下に示す。電流入力部２０４の帰還抵抗として作用するトランジスタＱ２の小信号エミッタ抵抗成分１／ｇｍ２と、電流源ＣＳ１を負荷とするエミッタ接地トランジスタＱ１とのＤＣ電圧利得をＡｖすると、
Ｒｃ１≫Ｒｉｎ＝（１／ｇｍ２）／（Ａｖ＋１）
となる。ここで、例えば、Ｒｃ１＝１０・Ｒｉｎとして、極ｆｐ３によるループ利得の位相余裕を見ながら容量Ｃ１の容量値Ｃｃ１の値を決める。位相余裕を満足できなければＲｃ１の値を小さくして繰り返す。
A specific method for setting the resistance value Rc1 will be described below. If the DC voltage gain of the small signal
Rc1 >> Rin = (1 / gm2) / (Av + 1)
It becomes. Here, for example, assuming that Rc1 = 10 · Rin, the value of the capacitance value Cc1 of the capacitor C1 is determined while looking at the phase margin of the loop gain due to the pole fp3. If the phase margin cannot be satisfied, the process is repeated with a smaller value of Rc1.
このようにして、インピーダンス１０６の特性を決めた後、インピーダンス１０７のない状態で過大入力信号に対する挙動を観察する。ここで、図５２（ｂ）に示すように、出力電圧Ｖｘの波形に、入力電流パルスの立ち上がり部分（リーディングエッジ）のスパイク成分の影響のみが見られ、入力電流パルスの立ち下がり部分（トレーリングエッジ）にリンギングがない状態であることが望ましい。
In this way, after determining the characteristic of the
様々な条件で平方根回路を構成し、電流入力部２０４についての位相補償を検討した結果、Ｒｃ１をＲｉｎの５倍以上とし、かつ、インピーダンス１０６による零点ｆｚを、式（４）及び（５）で表される２つの主要極のうち、周波数の高い極の２倍〜４倍の周波数域に置くことによって、上記のような回路定数を見出せることが分かった。
As a result of examining the phase compensation for the
電流入力部２０４の出力電圧Ｖｘに対して、トランジスタＱ３（及びトランジスタＱ４）はエミッタフォロアとして作用する。また、インピーダンス１０７が接続されるトランジスタＱ３のエミッタにおける電圧Ｖｙは、出力電圧ＶｘがトランジスタＱ４と等しく分圧されたものであるので、電流入力部２０４での局部帰還と比較すれば、インピーダンス１０７からの電流帰還量は相対的に小さくなる。
The transistor Q3 (and the transistor Q4) acts as an emitter follower for the output voltage Vx of the
一方で、入力電流パルスの立ち上がり部分によるフィードフォワード成分については、インピーダンス１０７がない限り、電流出力部１０５では、トランジスタＱ３のベースに入力されるのみであって、その影響は出力端子１０３に現れる。そこで、インピーダンス１０７をインピーダンス１０６と同様に、抵抗Ｒ２と容量Ｃ２とを直列接続して構成し、一端をトランジスタＱ２のエミッタ（入力端子１０２）に接続し、他端をトランジスタＱ３のエミッタに接続する。これにより、電流入力部２０４の位相補償に大きな影響を与えずに、トランジスタＱ３のエミッタにもフィードフォワード成分を分岐して伝達することができる。
On the other hand, as long as there is no
まず、インピーダンス１０７をインピーダンス１０６と同じ値に設定する。続いて、入力端子１０２からトランジスタＱ３のエミッタにおける電流電圧変換利得（Ｖｙ／Ｉｓ）を、信号帯域よりも高周波側において、トランジスタＱ３のベースにおける電流電圧変換利得（Ｖｘ／Ｉｓ）から、絶対値の差で６ｄＢ以下に漸近させるよう決定する。これにより、主信号帯域にはほとんど影響を与えずに、過大な入力電流による大きなスパイク成分の影響を除去することができる。
First, the
図６は、この時の電流電圧変換回路２０１における各部の電圧波形を示すグラフであり、それぞれ、入力電流Ｉｓ、電圧Ｖｘ、電圧ＶｙおよびトランジスタＱ３のコレクタ出力電圧Ｖｏの波形を示している。電圧ＶｘおよびＶｙの波形に示すように、電圧ＶｘおよびＶｙは入力電流Ｉｓの立ち上がりにおいて波形歪みを生じている。しかしながら、電圧ＶｘおよびＶｙは、共通のトランジスタＱ３のベースおよびエミッタの電圧であるため、出力電圧Ｖｏの波形に示すように、出力電圧Ｖｏには、前記スパイク成分の影響が除去されていることが分かる。
FIG. 6 is a graph showing the voltage waveform of each part in the current-
なお、電圧ＶｘおよびＶｙの波形歪みをより完全に除去するための電圧シフト手段を設けることがさらに好ましい。 It is more preferable to provide a voltage shift means for more completely removing the waveform distortion of the voltages Vx and Vy.
ここで、インピーダンス１０７に関しては他の形態をとっても良い。例えば、抵抗Ｒ２と容量Ｃ２とを並列接続することにより、フィードフォワードパスの補償を行いながら、電流電圧変換回路２０１全体としては、ゲインと引き換えに帯域幅を拡大することができる。前記フィードフォワードパスの補償の効果がある限りにおいて、インピーダンス１０７は種々の変形が可能である。
Here, the
図７は、本実施形態の変形例に係る電流電圧変換回路３０１を備える受光アンプ回路３００の構成を示す回路図であり、図５に示す受光アンプ回路２００と同一の部材には同じ符号を用いている。受光アンプ回路３００は、フォトダイオードＰＤおよび電流電圧変換回路３０１を備えている。電流電圧変換回路３０１は、図５に示す電流電圧変換回路２０１において、さらに、トランジスタＱ５を備え、トランジスタＱ２のコレクタが電源Ｖｃｃよりもさらに高電位の電源ＶＣＣに接続されている構成である。
FIG. 7 is a circuit diagram showing a configuration of a light receiving
より具体的には、電流電圧変換回路３０１は、入力端子１０２、出力端子１０３、電流入力部３０４、電流出力部１０５、負荷抵抗ＲＬおよびトランジスタＱ５を備えている。電流入力部３０４は、図５に示す電流入力部２０４において、トランジスタＱ２のコレクタが電源ＶＣＣに接続されている構成である。トランジスタＱ５は、エミッタが出力端子
１０３、トランジスタＱ３のコレクタおよび負荷抵抗ＲＬの一端に接続され、ベースが電源Ｖｃｃに接続され、コレクタが電源ＶＣＣに接続されている。
More specifically, the current-
電流入力部３０４・電流出力部１０５で構成される平方根回路として、トランジスタＱ１〜Ｑ４は整合が取れていることが重要であるが、トランジスタＱ２は過大入力信号を全て吸収するために相当に大きなサイズとなる。一方、定電流Ｉｂ１でバイアスされるトランジスタＱ１は、過大信号入力時にトランジスタＱ２のベース電流によってさらに電流が減るため、サイズは小さくてもよい。また、電流入力部３０４から電流出力部１０５への電流伝達ミスマッチを減らすために、トランジスタＱ３・Ｑ４は、トランジスタＱ１・Ｑ２と同じサイズであることが望ましい。しかしながら、平方根回路の動作としては、トランジスタＱ３とトランジスタＱ４とのスタック順には依存しない。このため、トランジスタＱ１とトランジスタＱ３とを同一のサイズとすることで、信号帯域を損ねずに済む。
As a square root circuit composed of the
また、本実施形態に係る電流電圧変換回路３０１では、正電源が電源Ｖｃｃと電源ＶＣＣとの２つに分離され、大電流の流れるトランジスタＱ２のコレクタは、より高電位の電源ＶＣＣに接続されている。さらに、電源ＶＣＣを外部から入力し、電源Ｖｃｃを図示しない内部電圧生成回路で生成するレギュレート電圧としている。これにより、電流電圧変換回路３０１自体は電源Ｖｃｃに接続されるので、過大入力信号が電源ラインを経由して電流電圧変換回路３０１に干渉するのを抑止できる。
Further, in the current-
さらに、電流出力部１０５の出力端子１０３には、負荷抵抗ＲＬとともにトランジスタＱ５が接続されている。これにより、電流出力部１０５の出力トランジスタＱ３が深く飽和することを防止し、過大入力信号に対する耐性をさらに高めることができる。ただし、様々な条件下でも無信号時にトランジスタＱ５がオンしないよう、負荷抵抗ＲＬとトランジスタＱ３の定常的なコレクタ電流とのＩＲドロップが、トランジスタＱ５のベース−エミッタ間電圧Ｖｂｅよりも十分小さくなるように、バイアス電流としての定電流Ｉｂ１・Ｉｂ２を制御する必要がある。
Further, the transistor Q5 is connected to the
図８は、本実施形態の他の変形例に係る電流電圧変換回路４０１を備える受光アンプ回路４００の構成を示す回路図である。受光アンプ回路４００は、フォトダイオードＰＤおよび電流電圧変換回路４０１を備えており、電流電圧変換回路４０１は、図１に示す電流電圧変換回路１０１に、ＤＣキャンセラ４０２をさらに備えたものである。なお、電流電圧変換回路１０１は、図５に示す電流電圧変換回路２０１や図７に示す電流電圧変換回路３０１であってもよい。
FIG. 8 is a circuit diagram showing a configuration of a light receiving
ＤＣキャンセラ４０２は、電流ソース型の可変電流源４０２ａおよび誤差検出アンプ４０２ｂを備えており、フォトダイオードＰＤのカソードは、電流電圧変換回路１０１とともに、可変電流源４０２ａの出力端子に接続されている。これにより、電流電圧変換回路４０１は、入力電流信号に含まれるＤＣ光成分をキャンセルすることによって、電流電圧変換回路１０１が備える平方根回路の電流伝達関数、小信号利得および大信号圧縮特性を、正確にバイアス電流（図１に示す定電流Ｉｂ１・Ｉｂ２）の比で設定することができる。これは、特にＤＣ光成分が大きく変動する空間伝送用途では、電流平方根回路にとって必須の機能となる。
The
誤差検出アンプ４０２ｂには、電流電圧変換回路１０１の出力電圧と基準電圧Ｖｒｅｆとが入力され、誤差検出アンプ４０２ｂの出力電圧が、可変電流源４０２ａに入力される。これにより、誤差検出アンプ４０２ｂでは、電流電圧変換回路１０１の出力電圧と基準電圧Ｖｒｅｆとが比較される。ここで、可変電流源４０２ａは、例えば単にＰＭＯＳ単体素子でもよく、そのゲート電圧をＤＣ光量に応じて誤差検出アンプ４０２ｂによって生成する。電流電圧変換回路１０１は、電流電圧変換回路１０１の電流をスケールダウンし、
その分、式（１）に従って負荷抵抗値をスケールアップしたダミー電流電圧変換回路であることが望ましい。
The
Accordingly, a dummy current-voltage conversion circuit in which the load resistance value is scaled up according to the equation (1) is desirable.
〔実施形態３〕
本発明の他の実施形態について図９ないし図１２に基づいて説明すると以下の通りである。本実施形態では、実施形態１において説明した電流電圧変換回路の有するパルス幅歪みを解決するためのパルス再生回路について説明する。
[Embodiment 3]
Another embodiment of the present invention will be described below with reference to FIGS. In the present embodiment, a pulse regeneration circuit for solving the pulse width distortion of the current-voltage conversion circuit described in
図９は、本実施形態に係るパルス再生回路５００に、図８に示す電流電圧変換回路４０１を接続した構成を示す回路図である。パルス再生回路５００は、主増幅回路５０１、電圧シフト回路５０２、コンパレータ５０３、コンパレータ５０４、遅延回路５０５およびＳ／Ｒフリップフロップ５０６を備えている。
FIG. 9 is a circuit diagram showing a configuration in which the current-
主増幅回路５０１には、電流電圧変換回路４０１の出力電圧と基準電圧Ｖｒｅｆとが入力される。主増幅回路５０１は、入力信号である電流電圧変換回路４０１の出力電圧信号の微分波形を生成増幅してリーディングエッジ及びトレーリングエッジの発生タイミングを検出して、２つの差動出力信号Ｉ、Ｊを出力する。
The
図１０は、差動出力信号Ｉ、Ｊの波形を示すグラフである。差動出力信号Ｉは、出力電圧信号Ｖｏのリーディングエッジの発生タイミングに対応して高電位となり、出力電圧信号Ｖｏのトレーリングエッジの発生タイミングに対応して低電位となる。一方、差動出力信号Ｊは、出力電圧信号Ｖｏのリーディングエッジの発生タイミングに対応して低電位となり、出力電圧信号Ｖｏのトレーリングエッジの発生タイミングに対応して高電位となる。すなわち、出力電圧信号Ｖｏのパルス幅ｔｗは、差動出力信号Ｉの最大電圧時と差動出力信号Ｊの最大電圧時との期間に相当する。 FIG. 10 is a graph showing waveforms of the differential output signals I and J. The differential output signal I becomes a high potential corresponding to the generation timing of the leading edge of the output voltage signal Vo, and becomes a low potential corresponding to the generation timing of the trailing edge of the output voltage signal Vo. On the other hand, the differential output signal J has a low potential corresponding to the generation timing of the leading edge of the output voltage signal Vo, and has a high potential corresponding to the generation timing of the trailing edge of the output voltage signal Vo. That is, the pulse width tw of the output voltage signal Vo corresponds to a period between the maximum voltage of the differential output signal I and the maximum voltage of the differential output signal J.
差動出力信号Ｉ、Ｊは、電圧シフト回路５０２に入力される。電圧シフト回路５０２は、差動出力信号Ｉ、Ｊのそれぞれに対して、ＤＣオフセット電圧を与えてオフセット差動信号Ｋ、Ｌを生成するとともに、前記ＤＣ電圧オフセットと絶対値が等しく逆向きのＤＣシフト電圧を与えて、オフセット差動信号Ｍ、Ｎを生成して、合計４つのオフセット差動信号Ｋ、Ｌ、Ｍ、Ｎを出力する。電圧シフト回路５０２は、例えば、差動出力信号Ｉ、Ｊをそれぞれ２分岐して４つの容量でＡＣ結合した後に、基準電圧から上下対称に一定値のＩＲドロップを与えることにより実現できる。
The differential output signals I and J are input to the
図１１は、電圧シフト回路５０２の出力信号の波形を示すグラフであり、（ａ）は、オフセット差動信号Ｋ、Ｌの波形を示しており、（ｂ）は、オフセット差動信号Ｍ、Ｎの波形を示している。図１１（ａ）に示すように、オフセット差動信号Ｋ、Ｌは、出力電圧信号Ｖｏのリーディングエッジに対応してクロスしており、図１１（ｂ）に示すように、オフセット差動信号Ｍ、Ｎは、出力電圧信号Ｖｏのトレーリングエッジに対応してクロスしている。
FIG. 11 is a graph showing waveforms of output signals of the
オフセット差動信号Ｋ、Ｌはコンパレータ５０３に入力され、オフセット差動信号Ｍ、Ｎはコンパレータ５０４に入力される。コンパレータ５０３及びコンパレータ５０４は、それぞれ２対のオフセット差動信号（Ｋ，Ｌ）及び（Ｍ，Ｎ）が互いにクロスするか否かを判定し、それぞれリーディングエッジ及びトレーリングエッジの発生タイミングに対応するトリガ出力信号Ｐ、Ｒを論理値として出力する。すなわち、コンパレータ５０３は、オフセット差動信号Ｋ、Ｌを比較して、オフセット差動信号Ｋのほうが高電位の場合に、出力信号Ｐをローレベルにする。また、コンパレータ５０４は、オフセット差動信号Ｍ、Ｎを比較して、オフセット差動信号Ｎのほうが高電位の場合に、出力信号Ｒをローレベルにする。
The offset differential signals K and L are input to the
ここで、出力信号Ｐと出力信号Ｒは、電流電圧変換回路４０１の有するパルス幅歪みにより、電流入力信号パルスよりも時間τだけ長い時間差を有して遷移している。そこで、出力信号Ｐを遅延回路５０５に入力し、時間τだけ遅延された出力信号ＳをＳ／Ｒフリップフロップ（Ｓｅｔ／Ｒｅｓｅｔ ＦｌｉｐＦｌｏｐ）５０６のセット入力端子Ｓに入力する。一方、出力信号Ｒは、そのままＳ／Ｒフリップフロップ５０６のリセット入力端子Ｒに入力される。
Here, the output signal P and the output signal R transition with a time difference longer than the current input signal pulse by a time τ due to the pulse width distortion of the current-
図１２（ａ）は、コンパレータ５０３、コンパレータ５０４および遅延回路５０５の出力信号の波形を示しており、図１２（ｂ）は、Ｓ／Ｒフリップフロップ５０６の出力信号Ｑの波形を示している。図１２（ａ）において、実線、一点差線および破線は、それぞれ、出力信号Ｐ、出力信号Ｓおよび出力信号Ｒを示している。
12A shows the waveforms of the output signals of the
コンパレータ５０３・５０４で得られるエッジタイミングは、電流電圧変換回路１０１のパルス幅歪みをそのまま反映したものであるが、主増幅回路５０１からコンパレータ５０３・５０４までの波形操作によって、Ｓ／Ｒフリップフロップ５０６でデジタルレベルでのパルス整形をすることが可能になっているため、遅延回路５０５によるパルス幅の補正を容易に行うことができる。
The edge timing obtained by the
遅延回路５０５は、インバータチェーンなどのシンプルなものから、それらに能動素子を加えて遅延量を調整可能にしたもの、あるいはさらに温度等の補償を行った高精度な遅延回路など、要求仕様によって適宜選定すればよい。特に図９に示したように、１組のコンパレータ５０３及び５０４の論理出力Ｐ、Ｒのうち、リーディングエッジを検出した一方の信号Ｐにのみ遅延を与えることで、より少ない素子数で上記パルス幅歪みを補正できる。
The
既に述べたように、電流電圧変換回路１０１では、ベースライン（光信号オフの状態）からの変化、およびベースラインへの変化に対して最も敏感に反応するため、パルス幅の歪み量としては入力信号レベルへの依存は相対的に小さくなる。一方、通常の線形増幅を行う電流電圧変換回路では、過大入力時にパルスの裾引き部分の線形増幅がなされるため、結果的に強入力時にパルス幅の入力レベル依存性が大きくなることがある。したがって、図９に示すパルス再生回路５００は、平方根回路による本質的なパルス幅歪みを有する電流電圧変換回路１０１にとって最も好適である。
As already described, since the current-
このように、本発明に係るパルス再生回路は、上記の電流電圧変換回路に好適に使用されるので、本願は発明の単一性の要件を満たすものである。 As described above, since the pulse regeneration circuit according to the present invention is suitably used for the above-described current-voltage conversion circuit, the present application satisfies the requirement of unity of the invention.
〔実施形態の総括〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
[Summary of Embodiment]
The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.
なお、各実施形態では、トランジスタＱ１、Ｑ４の各エミッタが接地され、電源Ｖｃｃおよび電源ＶＣＣが正である構成について説明したが、これに限定されない。例えば、図１および図５に示す構成において、接地電源ＧＮＤを負の電源に置き換え、電源Ｖｃｃを接地電源ＧＮＤに置き換えてもよい。また、図７に示す構成において、接地電源ＧＮＤを負の電源に置き換え、電源Ｖｃｃを当該負の電源よりも高電位の負の電源に置き換え、電源ＶＣＣを接地電源ＧＮＤに置き換えてもよい。すなわち、特許請求の範囲に記載の第１の電源〜第３の電源の電位は、相対的に第１の電源＜第２の電源＜第３の電源となっていればよい。 In each embodiment, the configuration in which the emitters of the transistors Q1 and Q4 are grounded and the power supply Vcc and the power supply VCC are positive has been described. However, the present invention is not limited to this. For example, in the configuration shown in FIGS. 1 and 5, the ground power supply GND may be replaced with a negative power supply, and the power supply Vcc may be replaced with the ground power supply GND. In the configuration shown in FIG. 7, the ground power supply GND may be replaced with a negative power supply, the power supply Vcc may be replaced with a negative power supply having a higher potential than the negative power supply, and the power supply VCC may be replaced with the ground power supply GND. In other words, the potentials of the first power supply to the third power supply described in the claims may be relatively such that the first power supply <the second power supply <the third power supply.
本発明は、電流信号を電圧信号に変換増幅するための受信回路技術に適用でき、特に、空間伝送向けの光受信に好適に適用できる。 The present invention can be applied to a receiving circuit technique for converting and amplifying a current signal into a voltage signal, and can be particularly suitably applied to optical reception for spatial transmission.
１００、２００、３００、４００ 受光アンプ回路
１０１、２０１、３０１、４０１ 電流電圧変換回路
１０２ 入力端子
１０３ 出力端子
１０４、２０４、３０４ 電流入力部
１０５ 電流出力部
１０６ インピーダンス（第１のインピーダンス回路）
１０７ インピーダンス（第２のインピーダンス回路）
４０２ ＤＣキャンセラ（ＤＣキャンセラ回路）
４０２ａ 可変電流源
４０２ｂ 誤差検出アンプ
５００ パルス再生回路
５０１ 主増幅回路
５０２ 電圧シフト回路（電圧シフト手段）
５０３ コンパレータ（第１のコンパレータ）
５０４ コンパレータ（第２のコンパレータ）
５０５ 遅延回路
５０６ Ｓ／Ｒフリップフロップ（フリップフロップ）
Ｃ１ 容量（第１の容量）
Ｃ２ 容量（第２の容量）
Ｑ１ トランジスタ（第１のトランジスタ）
Ｑ２ トランジスタ（第２のトランジスタ）
Ｑ３ トランジスタ（第３のトランジスタ）
Ｑ４ トランジスタ（第４のトランジスタ）
Ｑ５ トランジスタ（第５のトランジスタ）
Ｒ１ 抵抗（第１の抵抗）
Ｒ２ 抵抗（第２の抵抗）
ＲＬ 負荷抵抗
ＣＳ１ 電流源（第１の電流源）
ＣＳ２ 電流源（第２の電流源）
ＰＤ フォトダイオード
ＧＮＤ 接地電源（第１の電源）
Ｖｃｃ 電源（第２の電源）
ＶＣＣ 電源（第３の電源）
ｆｐ１ 極（第１の極周波数）
ｆｐ２ 極（第２の極周波数）
ｆｚ 零点（零点周波数）
Ｉ 差動出力信号（第１の差動出力信号）
Ｊ 差動出力信号（第２の差動出力信号）
Ｋ オフセット差動信号（第１のオフセット差動信号）
Ｌ オフセット差動信号（第２のオフセット差動信号）
Ｍ オフセット差動信号（第３のオフセット差動信号）
Ｎ オフセット差動信号（第４のオフセット差動信号）
Ｉｓ 入力電流信号
Ｐ、Ｒ 出力信号
Ｖｏ 出力電圧信号
100, 200, 300, 400 Light-receiving
107 Impedance (second impedance circuit)
402 DC canceller (DC canceller circuit)
402a Variable
503 Comparator (first comparator)
504 Comparator (second comparator)
505 Delay circuit 506 S / R flip-flop (flip-flop)
C1 capacity (first capacity)
C2 capacity (second capacity)
Q1 transistor (first transistor)
Q2 transistor (second transistor)
Q3 transistor (third transistor)
Q4 transistor (fourth transistor)
Q5 transistor (fifth transistor)
R1 resistance (first resistance)
R2 resistance (second resistance)
RL Load resistance CS1 Current source (first current source)
CS2 Current source (second current source)
PD photodiode GND Ground power supply (first power supply)
Vcc power supply (second power supply)
VCC power supply (third power supply)
fp1 pole (first pole frequency)
fp2 pole (second pole frequency)
fz Zero point (zero point frequency)
I Differential output signal (first differential output signal)
J Differential output signal (second differential output signal)
K offset differential signal (first offset differential signal)
L Offset differential signal (second offset differential signal)
M Offset differential signal (third offset differential signal)
N Offset differential signal (fourth offset differential signal)
Is Input current signal P, R Output signal Vo Output voltage signal
Claims (12)
前記電流入力部は、第１の電流源、第２の電流源、第１のトランジスタおよび第２のトランジスタを備え、
前記電流出力部は、第３のトランジスタおよび第４のトランジスタを備え、
前記第１のトランジスタは、エミッタが第１の電源に接続され、コレクタが前記第１の電流源の一端、前記第２のトランジスタのベースおよび前記第３のトランジスタのベースに接続され、ベースが前記第２の電流源の一端および前記第２のトランジスタのエミッタに接続され、
前記第１の電流源の他端および前記第２のトランジスタのコレクタは、前記第１の電源より高電位の第２の電源に接続され、
前記第２の電流源の他端は前記第１の電源に接続され、
前記第４のトランジスタは、エミッタが前記第１の電源に接続され、ベースとコレクタとが互いにダイオード接続されて前記第３のトランジスタのエミッタに接続され、
前記第３のトランジスタのコレクタは、前記負荷抵抗の一端に接続され、
前記負荷抵抗の他端は、前記第２の電源に接続され、
前記第１のトランジスタのベースおよび前記第２のトランジスタのエミッタを入力端子とし、前記第３のトランジスタのコレクタを出力端子とすることを特徴とする電流電圧変換回路。 Having at least a current input portion, a current output portion, and a load resistance;
The current input unit includes a first current source, a second current source, a first transistor, and a second transistor,
The current output unit includes a third transistor and a fourth transistor,
The first transistor has an emitter connected to a first power supply, a collector connected to one end of the first current source, a base of the second transistor and a base of the third transistor, and a base connected to the base of the third transistor Connected to one end of a second current source and the emitter of the second transistor;
The other end of the first current source and the collector of the second transistor are connected to a second power source having a higher potential than the first power source,
The other end of the second current source is connected to the first power source;
The fourth transistor has an emitter connected to the first power supply, a base and a collector diode-connected to each other, and connected to the emitter of the third transistor,
A collector of the third transistor is connected to one end of the load resistor;
The other end of the load resistor is connected to the second power source,
A current-voltage conversion circuit characterized in that the base of the first transistor and the emitter of the second transistor are used as input terminals, and the collector of the third transistor is used as an output terminal.
前記第１のインピーダンス回路は、前記第２のトランジスタのエミッタと前記第１のトランジスタのコレクタとの間に接続され、
前記第２のインピーダンス回路は、前記第２のトランジスタのエミッタと前記第３のトランジスタのエミッタとの間に接続されることを特徴とする請求項１に記載の電流電圧変換回路。 And a first impedance circuit and a second impedance circuit,
The first impedance circuit is connected between an emitter of the second transistor and a collector of the first transistor;
2. The current-voltage conversion circuit according to claim 1, wherein the second impedance circuit is connected between an emitter of the second transistor and an emitter of the third transistor.
前記第１の抵抗の抵抗値は、前記電流入力部のＤＣ入力インピーダンスの５倍以上であり、
前記第１のインピーダンス回路の零点周波数は、
前記入力端子の入力容量と前記第２のトランジスタのトランスコンダクタンスとによって定まる第１の極周波数と、
前記第１の電流源の出力抵抗と前記第１のトランジスタの出力抵抗と前記第３のトランジスタの入力抵抗との並列合成値と、前記第１の電流源の寄生容量と前記第１のトランジスタの寄生容量と前記第３のトランジスタの寄生容量との合計値と、で定まる第２の極周波数とのうち、
周波数の高い極周波数の２倍〜４倍であることを特徴とする請求項１または２に記載の電流電圧変換回路。 The first impedance circuit is configured by connecting a first resistor and a first capacitor in series,
The resistance value of the first resistor is at least five times the DC input impedance of the current input unit,
The zero frequency of the first impedance circuit is
A first pole frequency determined by an input capacitance of the input terminal and a transconductance of the second transistor;
A parallel composite value of the output resistance of the first current source, the output resistance of the first transistor, and the input resistance of the third transistor, the parasitic capacitance of the first current source, and the first transistor Of the second pole frequency determined by the total value of the parasitic capacitance and the parasitic capacitance of the third transistor,
The current-voltage conversion circuit according to claim 1 or 2, wherein the current-voltage conversion circuit has a frequency that is twice to four times as high as a pole frequency.
前記入力端子から前記第３のトランジスタのベースにおける電流電圧変換利得の絶対値と、前記入力端子から前記第３のトランジスタのエミッタにおける電流電圧変換利得の絶対値との差が、信号帯域よりも高周波側において６ｄＢ以下に漸近していることを特徴とする請求項１乃至３のいずれか１項に記載の電流電圧変換回路。 The second impedance circuit is configured by connecting a second resistor and a second capacitor in series,
The difference between the absolute value of the current-voltage conversion gain at the base of the third transistor from the input terminal and the absolute value of the current-voltage conversion gain at the emitter of the third transistor from the input terminal is higher than the signal band. 4. The current-voltage conversion circuit according to claim 1, wherein the current-voltage conversion circuit is asymptotic to 6 dB or less on the side. 5.
ランジスタは前記第２のトランジスタと同一サイズであることを特徴とする請求項１乃至４のいずれか１項に記載の電流電圧変換回路。 5. The device according to claim 1, wherein the third transistor has the same size as the first transistor, and the fourth transistor has the same size as the second transistor. 6. Current-voltage conversion circuit.
前記第２の電源は、当該内部電圧生成回路によって生成され、
前記第２の電源よりも高電位である第３の電源が外部より入力され、
前記第２のトランジスタのコレクタは、前記第２の電源に接続される代わりに、前記第３の電源に接続されることを特徴とする請求項１乃至６のいずれか１項に記載の電流電圧変換回路。 Furthermore, an internal voltage generation circuit is provided,
The second power source is generated by the internal voltage generation circuit,
A third power source having a higher potential than the second power source is input from the outside;
The current voltage according to claim 1, wherein the collector of the second transistor is connected to the third power supply instead of being connected to the second power supply. Conversion circuit.
当該第５のトランジスタは、エミッタが前記出力端子に接続され、ベースが前記第２の電源に接続され、コレクタが前記第３の電源に接続されていることを特徴とする請求項７に記載の電流電圧変換回路。 And a fifth transistor,
8. The fifth transistor according to claim 7, wherein the fifth transistor has an emitter connected to the output terminal, a base connected to the second power source, and a collector connected to the third power source. Current-voltage conversion circuit.
当該ＤＣキャンセラは、誤差検出アンプと電流ソース型の可変電流源とを備え、
前記誤差検出アンプは、前記出力端子からの出力電圧と基準電圧とを比較し、
前記可変電流源は、前記入力端子に接続され、前記誤差検出アンプからの比較結果に基づいて、前記入力端子に入力される入力電流信号のＤＣ成分をキャンセルすることを特徴とする請求項１乃至８のいずれか１項に記載の電流電圧変換回路。 Furthermore, a DC canceller circuit is provided,
The DC canceller includes an error detection amplifier and a current source type variable current source,
The error detection amplifier compares an output voltage from the output terminal with a reference voltage,
The variable current source is connected to the input terminal and cancels a DC component of an input current signal input to the input terminal based on a comparison result from the error detection amplifier. 9. The current-voltage conversion circuit according to any one of 8 above.
前記第１の差動出力信号および前記第２の差動出力信号に対して、ＤＣオフセット電圧与えて第１のオフセット差動出力信号および第２のオフセット差動出力信号をそれぞれ生成するとともに、前記第１の差動出力信号および前記第２の差動出力信号に対して、前記ＤＣオフセット電圧と絶対値が等しく逆向きのＤＣシフト電圧を与えて第３のオフセット差動出力信号および第４のオフセット差動出力信号をそれぞれ生成する電圧シフト手段と、
前記第１のオフセット差動信号と前記第２のオフセット差動信号とを比較して比較結果を論理値として出力する第１のコンパレータと、
前記第３のオフセット差動信号と前記第４のオフセット差動信号とを比較して比較結果を論理値として出力する第２のコンパレータと、
前記第１のコンパレータからの出力信号および前記第２のコンパレータからの出力信号によって、前記電流電圧変換回路の出力電圧信号に対応する論理パルスを出力するフリップフロップと、を少なくとも備えることを特徴とするパルス再生回路。 An output voltage signal of the current-voltage conversion circuit according to any one of claims 1 to 9 is input, a differential waveform of the output voltage signal is generated and amplified, and the timing corresponding to the generation timing of the leading edge of the output voltage signal is determined. The first differential output signal becomes a high potential and becomes a low potential corresponding to the generation timing of the trailing edge of the output voltage signal, and becomes the low potential corresponding to the generation timing of the leading edge of the output voltage signal. A main amplifier circuit that outputs two differential output signals, a second differential output signal that has a high potential corresponding to the timing of occurrence of a trailing edge of the output voltage signal;
A DC offset voltage is applied to the first differential output signal and the second differential output signal to generate a first offset differential output signal and a second offset differential output signal, respectively, For the first differential output signal and the second differential output signal, a DC shift voltage having an absolute value equal to and opposite to the DC offset voltage is applied to provide a third offset differential output signal and a fourth differential output signal. Voltage shifting means for respectively generating offset differential output signals;
A first comparator that compares the first offset differential signal and the second offset differential signal and outputs a comparison result as a logical value;
A second comparator that compares the third offset differential signal with the fourth offset differential signal and outputs a comparison result as a logical value;
A flip-flop that outputs a logic pulse corresponding to an output voltage signal of the current-voltage conversion circuit according to an output signal from the first comparator and an output signal from the second comparator; Pulse regeneration circuit.
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