JP2009152317A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP2009152317A
JP2009152317A JP2007327823A JP2007327823A JP2009152317A JP 2009152317 A JP2009152317 A JP 2009152317A JP 2007327823 A JP2007327823 A JP 2007327823A JP 2007327823 A JP2007327823 A JP 2007327823A JP 2009152317 A JP2009152317 A JP 2009152317A
Authority
JP
Japan
Prior art keywords
wiring board
resist layer
solder resist
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007327823A
Other languages
Japanese (ja)
Inventor
Kiyomi Hagiwara
清己 萩原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007327823A priority Critical patent/JP2009152317A/en
Publication of JP2009152317A publication Critical patent/JP2009152317A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that effectively prevents ion migration caused by flux residues and is improved in adhesion between an underfill and a wiring board, and to provide a method of manufacturing the same. <P>SOLUTION: The semiconductor device comprises the wiring board 2 having a plurality of wiring-board-side pads 9, a semiconductor chip 1 mounted on the wiring board 2 and having a plurality of wiring-board-side pads 7, bumps 5 connecting semiconductor-chip-side pads 7 and the wiring-board-side pads 9 to each other, and the underfill 6 charged in regions between the semiconductor chip 1 and wiring board 2 where the bumps 5 are not formed. Solder resist layers 3 and 4 enclosing the wiring-board-side pads 9 are formed on a surface of the wiring board 2, and the solder resist layers 3 and 4 have a step portion 15 formed so that peripheral portions of the wiring-board-side pads 9 are recessed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、基板に対する半導体チップの実装において、半導体チップに形成されたパッドと配線基板上に設けた接続用パッドとをはんだバンプによって接合した半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device in which a pad formed on a semiconductor chip and a connection pad provided on a wiring substrate are joined by solder bumps and a manufacturing method thereof in mounting a semiconductor chip on a substrate.

近年の電子機器の高機能化、ならびに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んでいる。これらの電子部品を搭載した電子機器に使用される半導体パッケージは、従来にもまして小型化かつ多ピン化が要求されている。   In recent years, with the demand for higher functionality and lighter and thinner electronic devices, electronic components are being densely integrated and further mounted with high density. Semiconductor packages used for electronic devices equipped with these electronic components are required to be smaller and have more pins than ever before.

従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、半導体装置の高集積化と実装技術の高密度化の実現するためにワイヤボンディング実装、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装、フリップチップ実装が行われている。これらの実装技術の中でもフリップチップ実装技術が最も高密度な実装技術として、コンピュータ機器や高機能モバイル機器などの半導体装置の高密度実装に多く用いられている。   In conventional packages using a lead frame, there is a limit to miniaturization, so wire bonding mounting and TAB (Tape Automated Bonding) are required in order to realize high integration of semiconductor devices and high mounting technology. ) Mounting and flip chip mounting are performed. Among these mounting technologies, flip-chip mounting technology is often used for high-density mounting of semiconductor devices such as computer devices and high-performance mobile devices as the highest-density mounting technology.

フリップチップ実装は、半導体チップ側パッドと配線基板側パッドとを導電性バンプを介して接続することにより行われる。この導電性バンプは、金やはんだなどの導電性金属によって形成され、特に実装の容易さや接合部（半導体チップ側パッドと配線基板側パッドとの接合部分）の応力緩和といった観点からはんだが使用されることが多い。このはんだバンプは、はんだボールやはんだペースト、または、はんだめっき等により形成されている。   Flip chip mounting is performed by connecting a semiconductor chip side pad and a wiring board side pad via a conductive bump. This conductive bump is formed of a conductive metal such as gold or solder, and in particular, solder is used from the viewpoint of ease of mounting and stress relaxation at the joint (joint between the semiconductor chip side pad and the wiring board side pad). Often. The solder bumps are formed by solder balls, solder paste, solder plating, or the like.

一般に、はんだ接続する際にフラックスが使用される。フラックスにより、はんだバンプ表面と接着する電極パッドの表面に存在する酸化物などの汚れを除去する。さらに、フラックスは、はんだ接続時の電極表面やはんだの再酸化を防止して、はんだ表面の表面張力を低下させ、はんだの電極金属への濡れ広がり性を向上させる。   Generally, flux is used when soldering. The flux removes dirt such as oxides present on the surface of the electrode pad bonded to the solder bump surface. Furthermore, the flux prevents reoxidation of the electrode surface and solder during solder connection, lowers the surface tension of the solder surface, and improves the wettability of the solder to the electrode metal.

このフラックスとしては、ロジンに活性剤、有機溶剤と添加剤を加えたものが多く用いられている。はんだ接続後にフラックス残渣があると、以下のような問題がある。フラックス残渣が生じる場合、フラックスは、隣接するはんだバンプ間を接続し、もしくははんだバンプごとのフラックスは間隙を保っているものの非常に近接した状態で残ることが多い。このようにフラックス残渣が生じた場合に、特に電圧印加を伴った信頼性試験、例えば高温高湿バイアス試験において、残渣フラックス中のイオン性成分に起因してイオンマイグレーションにより、端子間の電気絶縁性の低下や短絡が発生する可能性が極めて高い。この問題を解決するために、半導体装置の製造において、フラックス洗浄除去の工程が必須となっている。   As this flux, a material obtained by adding an activator, an organic solvent and an additive to rosin is often used. If there is a flux residue after soldering, there are the following problems. When a flux residue is generated, the flux often connects between adjacent solder bumps, or the flux for each solder bump remains in a very close state while maintaining a gap. When a flux residue is generated in this way, electrical insulation between terminals is caused by ion migration due to ionic components in the residue flux, particularly in reliability tests involving voltage application, such as high temperature and high humidity bias tests. There is a very high possibility that a drop or short circuit will occur. In order to solve this problem, a flux cleaning and removing process is essential in the manufacture of semiconductor devices.

フリップチップ工法におけるはんだ接続の接続用パッドのピッチは狭くなる一方であり、狭ピッチ化と共に接続部の高さは低くなる傾向にある。配線基板と実装された半導体チップの間（ギャップ）のフラックス残渣は、接続部の高さが低くなるにつれて、洗浄が困難となり、洗浄により完全にフラックスを除去することが大きな課題となっている。洗浄性向上のために、洗浄性の高い洗浄剤により洗浄を行うと、洗浄剤廃棄時の環境問題が発生し、長時間高出力での洗浄を行った場合はコストアップや洗浄中の配線基板の吸湿によるデラミネーションを引き起こすといった問題がある。   In the flip-chip method, the pitch of the connection pads for solder connection is becoming narrower, and the height of the connecting portion tends to be lowered as the pitch is narrowed. The flux residue between the wiring substrate and the mounted semiconductor chip (gap) becomes difficult to clean as the height of the connection portion becomes low, and it is a big problem to completely remove the flux by cleaning. If cleaning is performed with a highly cleanable cleaning agent to improve cleaning performance, environmental problems will occur when the cleaning agent is discarded. If cleaning is performed at a high output for a long time, the cost will increase and the wiring board being cleaned There is a problem of causing delamination due to moisture absorption.

また、半導体パッケージの小型化且つ多ピン化により接合部におけるバンプはますます微細化し、接合強度や信頼性の低下が懸念されている。そこで、接合部の信頼性確保のためにギャップ部分に、アンダーフィルと呼ばれる絶縁性の樹脂を注入充填し硬化することで、接合部を封止する技術も実施されている。しかしこのアンダーフィルは、半導体チップ表面と、配線基板表面さらに接合部を形成するはんだ表面といった複数の材料に対して良好な密着性を確保しなければ封止樹脂として有効に機能しない。また、アンダーフィルと半導体チップなどとの密着性が悪い場合はアンダーフィルの剥離やクラック、さらには配線基板や接合部、半導体チップへのクラックが生じ、吸湿による電気絶縁性の低下あるいは短絡を引き起こす。   In addition, the bumps at the joints are becoming increasingly fine due to the miniaturization and the increase in the number of pins of the semiconductor package, and there is a concern that the joint strength and the reliability may be lowered. Therefore, in order to ensure the reliability of the joint part, a technique for sealing the joint part by injecting and filling an insulating resin called underfill into the gap part and curing the resin is also implemented. However, this underfill does not function effectively as a sealing resin unless good adhesion is secured to a plurality of materials such as the surface of the semiconductor chip, the surface of the wiring substrate, and the solder surface that forms the joint. In addition, if the adhesion between the underfill and the semiconductor chip is poor, the underfill may be peeled off or cracked, and cracks may be generated in the wiring board, joints, or semiconductor chip, causing a decrease in electrical insulation or short circuit due to moisture absorption. .

この残渣フラックスを除去し、アンダーフィルの密着性を向上させるために、バンプ接合後にプラズマ雰囲気に暴露して表面のプラズマ処理を行う方法が提案されている（例えば、特許文献１参照）。
特開２００１−１１０８２５号公報 In order to remove the residual flux and improve the adhesion of the underfill, a method of performing plasma treatment on the surface by exposing to a plasma atmosphere after bump bonding has been proposed (for example, see Patent Document 1).
JP 2001-110825 A

しかしながら、プラズマ処理を用いる方法では、反応性を保持したプラズマガスがフリップチップ実装を行った隙間部分に入り難く、プラズマによるクリーニング効果および表面処理効果が十分に発揮されにくい。十分な効果を得るためには発生プラズマの出力を上げる必要がある。しかし、出力を上げることにより、半導体チップ直下に位置しない配線基板の表面に必要以上のダメージが与えられ、ごく表面部分に成分の変質した脆弱層が形成され、表面部分の膜内脆性破壊が生じる原因となる可能性がある。   However, in the method using plasma treatment, it is difficult for the plasma gas having the reactivity to enter the gap portion where the flip chip mounting is performed, and the cleaning effect and the surface treatment effect by the plasma are not sufficiently exhibited. In order to obtain a sufficient effect, it is necessary to increase the output of the generated plasma. However, by increasing the output, the surface of the wiring board that is not located directly under the semiconductor chip is damaged more than necessary, and a fragile layer with altered components is formed on the very surface portion, causing in-film brittle fracture of the surface portion. It can be a cause.

本発明は、上述の事情に鑑みてなされたもので、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供することを目的とする。   The present invention has been made in view of the above circumstances, and provides a semiconductor device that effectively prevents the occurrence of ion migration due to a flux residue and has improved adhesion between an underfill and a wiring board, and a method for manufacturing the same. The purpose is to do.

本発明の半導体装置は、複数の配線基板側パッドを有する配線基板と、前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備える。上記課題を解決するために、前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする。   The semiconductor device of the present invention includes a wiring board having a plurality of wiring board side pads, a semiconductor chip mounted on the wiring board and having a plurality of wiring board side pads, the semiconductor chip side pads, and the wiring board side pads. And an underfill filled in a region where the bump is not formed between the semiconductor chip and the wiring board. In order to solve the above-mentioned problem, a solder resist layer is formed on the surface of the wiring board so as to surround the wiring board side pad, and the solder resist layer has a concave portion at the periphery of the wiring board side pad. It has the level | step-difference part formed in this way, It is characterized by the above-mentioned.

また、本発明の半導体装置の製造方法は、上記課題を解決するために、半導体チップの半導体チップ側パッドにバンプを形成し、前記バンプの表面にフラックスを濡れ広がらせ、配線基板に、配線基板側パッドを露出する第２開口部を有する第２ソルダーレジスト層を形成し、前記第２ソルダーレジスト層上に、前記第２開口部より大きい第１開口部を有する第１ソルダーレジスト層を形成し、前記配線基板側パッドに前記バンプを接着させ、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する。   Further, in order to solve the above problems, the method of manufacturing a semiconductor device of the present invention forms bumps on the semiconductor chip side pads of the semiconductor chip, wets and spreads the flux on the surfaces of the bumps, Forming a second solder resist layer having a second opening exposing a side pad, and forming a first solder resist layer having a first opening larger than the second opening on the second solder resist layer; The bump is bonded to the wiring board side pad, and an underfill formed in a region where the bump is not formed between the semiconductor chip and the wiring board is filled.

本発明によれば、フリップチップ実装しギャップを洗浄した後にフラックス残渣が発生しても、フラックス残渣ははんだバンプ近傍に集中させられるので、はんだバンプ間を接続することがない。そのため、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルの配線基板表面への接触面積を向上させることで、アンダーフィルと配線基板との密着性が向上できるようにした半導体装置およびその製造方法を提供することができる。   According to the present invention, even if a flux residue is generated after flip chip mounting and cleaning the gap, the flux residue is concentrated in the vicinity of the solder bump, so that the solder bump is not connected. Therefore, while effectively preventing the occurrence of ion migration due to flux residue, and improving the contact area of the underfill to the surface of the wiring board, the semiconductor device that can improve the adhesion between the underfill and the wiring board And a method for manufacturing the same.

本発明の半導体装置および半導体装置の製造方法は、上記構成を基本として種々の態様をとることができる。   The semiconductor device and the method for manufacturing the semiconductor device of the present invention can take various modes based on the above configuration.

すなわち、上記半導体装置において、隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する構成にすることができる。   That is, the semiconductor device can be configured to have a groove formed in a solder resist layer located between adjacent wiring board side pads.

また、前記ソルダーレジスト層は、前記配線基板上に形成された第２ソルダーレジスト層と、前記第２ソルダーレジスト層上に形成された第１ソルダーレジスト層とを有し、前記段差部は、前記第２ソルダーレジスト層の上面と第１ソルダーレジスト層の端部により形成された構成にすることもできる。また、前記溝部は、前記第１ソルダーレジスト層の厚さ以上の深さを有する構成にすることもできる。   The solder resist layer includes a second solder resist layer formed on the wiring board and a first solder resist layer formed on the second solder resist layer, It can also be set as the structure formed with the upper surface of the 2nd soldering resist layer, and the edge part of the 1st soldering resist layer. The groove may have a depth that is equal to or greater than the thickness of the first solder resist layer.

また、前記第１ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である構成にすることもできる。   The first solder resist layer may have a rough surface on the side in contact with the underfill.

また、上記半導体装置の製造方法において、前記第１ソルダーレジスト層を形成した後に、前記第１ソルダーレジスト層の表面をプラズマ処理により粗面にしてもよい。   In the method for manufacturing a semiconductor device, the surface of the first solder resist layer may be roughened by plasma processing after the first solder resist layer is formed.

また、前記第２開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第１ソルダーレジスト層に溝部を形成してもよい。   Further, when forming the second opening, a groove may be formed in the first solder resist layer located between adjacent semiconductor chip side pads at the same time.

（実施の形態１）
まず、本発明の実施の形態１に係る半導体装置の構成について説明する。図１は、本実施の形態に係る半導体装置の構成を示す断面図である。図２は、図１の部分拡大図である。半導体チップ１は、配線基板２にフリップチップ実装されている。 (Embodiment 1)
First, the configuration of the semiconductor device according to the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the present embodiment. FIG. 2 is a partially enlarged view of FIG. The semiconductor chip 1 is flip-chip mounted on the wiring board 2.

図２に示すように、半導体チップ１の裏面（配線基板２と対向する側の面）には、アルミニウムにより形成された半導体チップ側パッド７が複数形成されている。半導体チップ側パッド７は、例えば直径１００μｍの円形状である。半導体チップ側パッド７は、ニッケル／金めっきにより形成された半導体チップ側めっき層８によりめっきされている。半導体チップ側めっき層８は、例えばニッケルめっき厚１０μｍ、金めっき厚０．１μｍである。半導体チップ１の裏面の半導体チップ側パッド７が形成されていない領域には、ポリイミドなどからなる半導体チップ絶縁保護膜１１が形成されている。   As shown in FIG. 2, a plurality of semiconductor chip-side pads 7 made of aluminum are formed on the back surface of the semiconductor chip 1 (the surface facing the wiring substrate 2). The semiconductor chip side pad 7 has a circular shape with a diameter of 100 μm, for example. The semiconductor chip side pad 7 is plated with a semiconductor chip side plating layer 8 formed by nickel / gold plating. The semiconductor chip side plating layer 8 has, for example, a nickel plating thickness of 10 μm and a gold plating thickness of 0.1 μm. A semiconductor chip insulating protective film 11 made of polyimide or the like is formed in a region of the back surface of the semiconductor chip 1 where the semiconductor chip side pads 7 are not formed.

配線基板２は、半導体チップ１と電気的にはんだバンプ５により接続され、はんだバンプ５が形成されていない領域では、絶縁性のアンダーフィル６により半導体チップ１と接着されている。配線基板２には、電気信号を取り出すための配線基板側パッド９が複数形成されている。配線基板側パッド９は、配線１２に接続されている。配線１２は、外部配線（図示せず）に接続されている。配線基板側パッド９は、配線基板側めっき層１０によりめっきされている。配線基板２の配線基板側パッド９が形成されていない領域および配線基板側パッド９の配線基板側めっき層１０が形成されていない領域には、第２ソルダーレジスト層４が形成されている。第２ソルダーレジスト層４は、例えば配線基板側めっき層１０を露出させるための開口径が１００μｍである開口部を有する。   The wiring board 2 is electrically connected to the semiconductor chip 1 by solder bumps 5 and is bonded to the semiconductor chip 1 by an insulating underfill 6 in a region where the solder bumps 5 are not formed. A plurality of wiring board side pads 9 for taking out electrical signals are formed on the wiring board 2. The wiring board side pad 9 is connected to the wiring 12. The wiring 12 is connected to an external wiring (not shown). The wiring board side pad 9 is plated with a wiring board side plating layer 10. A second solder resist layer 4 is formed in a region where the wiring substrate side pad 9 of the wiring substrate 2 is not formed and a region where the wiring substrate side plating layer 10 of the wiring substrate side pad 9 is not formed. The second solder resist layer 4 has, for example, an opening having an opening diameter of 100 μm for exposing the wiring board side plating layer 10.

はんだバンプ５は、半導体チップ側めっき層８が形成された半導体チップ側パッド７と、配線基板側めっき層１０が形成された配線基板側パッド９とを接続する。はんだバンプ５の組成は、例えば９７．５ｗｔ％錫−２．５ｗｔ％銀である。   The solder bump 5 connects the semiconductor chip side pad 7 on which the semiconductor chip side plating layer 8 is formed and the wiring board side pad 9 on which the wiring substrate side plating layer 10 is formed. The composition of the solder bump 5 is, for example, 97.5 wt% tin-2.5 wt% silver.

第２ソルダーレジスト層４上に、配線基板側めっき層１０を囲み、配線基板側めっき層１０より大きな第１開口部１３を有する第１ソルダーレジスト層３が形成されている。第１ソルダーレジスト層３上のはんだバンプ５が形成されていない半導体チップ１と配線基板２との間（ギャップ）に充填されていて、半導体チップ１と配線基板２との接合強度を増加させるアンダーフィル６が形成されている。   On the 2nd soldering resist layer 4, the 1st soldering resist layer 3 which surrounds the wiring board side plating layer 10 and has the 1st opening part 13 larger than the wiring board side plating layer 10 is formed. An underfill that increases the bonding strength between the semiconductor chip 1 and the wiring board 2 is filled (gap) between the semiconductor chip 1 on which the solder bumps 5 on the first solder resist layer 3 are not formed and the wiring board 2. A fill 6 is formed.

第１ソルダーレジスト層３は、第２ソルダーレジスト層４と異なる材料で形成され、第１開口部１３の直径が１４０μｍである。第１開口部１３の開口径が第２ソルダーレジスト層４の開口径より大きいので、第２ソルダーレジスト層４の上面と第１ソルダーレジスト層３の端部により段差部１５が形成される。   The first solder resist layer 3 is made of a material different from that of the second solder resist layer 4 and the diameter of the first opening 13 is 140 μm. Since the opening diameter of the first opening 13 is larger than the opening diameter of the second solder resist layer 4, the step portion 15 is formed by the upper surface of the second solder resist layer 4 and the end of the first solder resist layer 3.

第１ソルダーレジスト層３および第２ソルダーレジスト層４のアンダーフィル６に接触する面には、粗面化処理が施されている。第２ソルダーレジスト層４の表面の荒さは、例えば、最大高さ（Ｒｚ：ＪＩＳ Ｂ ０６０１−２００１）が０．１μｍ〜３．０μｍであればよい。第１ソルダーレジスト層３および第２ソルダーレジスト層４の面を粗面とすることにより、第１ソルダーレジスト層３および第２ソルダーレジスト層４とアンダーフィル４との接着性が向上し、剥離を低減することができる。   Surfaces of the first solder resist layer 3 and the second solder resist layer 4 that are in contact with the underfill 6 are roughened. The surface roughness of the second solder resist layer 4 may be, for example, a maximum height (Rz: JIS B 0601-2001) of 0.1 μm to 3.0 μm. By making the surfaces of the first solder resist layer 3 and the second solder resist layer 4 rough, the adhesion between the first solder resist layer 3 and the second solder resist layer 4 and the underfill 4 is improved, and peeling is performed. Can be reduced.

次に、本実施の形態に係る半導体装置の製造方法について説明する。半導体装置の製造方法は、半導体チップ１と配線基板２とを接着して行われる。   Next, a method for manufacturing a semiconductor device according to the present embodiment will be described. The manufacturing method of the semiconductor device is performed by bonding the semiconductor chip 1 and the wiring substrate 2.

まず、半導体チップ１の形成工程について説明する。図３は、半導体チップ１の断面図である。図３に示すように、配線基板１上にフリップチップ実装するために、裏面に形成された半導体側パッド７上に無電解ニッケル／金めっき処理によりニッケルめっき厚１０μｍ、金めっき厚０．１μｍの半導体チップ側めっき層８を形成する。半導体チップ側めっき層８が形成された半導体側パッド７は、１００μｍ径の円形である。半導体側パッド７上に直径が１００μｍの９７．５ｗｔ％錫−２．５ｗｔ％銀の組成からなるはんだボールを搭載し、窒素ガス雰囲気下でリフロー処理を行うことではんだバンプ５を形成する。また、半導体チップ１の裏面側のはんだバンプ５が接続されていない領域に、ポリイミド等から成る半導体チップ絶縁保護膜１１を形成する。   First, a process for forming the semiconductor chip 1 will be described. FIG. 3 is a cross-sectional view of the semiconductor chip 1. As shown in FIG. 3, for flip chip mounting on the wiring substrate 1, a nickel plating thickness of 10 μm and a gold plating thickness of 0.1 μm are formed on the semiconductor side pad 7 formed on the back surface by electroless nickel / gold plating. A semiconductor chip side plating layer 8 is formed. The semiconductor-side pad 7 on which the semiconductor chip-side plating layer 8 is formed is a circle having a diameter of 100 μm. A solder ball made of a composition of 97.5 wt% tin-2.5 wt% silver having a diameter of 100 μm is mounted on the semiconductor-side pad 7, and a solder bump 5 is formed by performing a reflow process in a nitrogen gas atmosphere. Also, a semiconductor chip insulating protective film 11 made of polyimide or the like is formed in a region where the solder bumps 5 on the back side of the semiconductor chip 1 are not connected.

つぎに、配線基板２の形成工程について説明する。図４は配線基板２の平面図であり、図５は図４のＡ−Ａ線の断面図である。図５に示すように、配線基板２上および配線基板側パッド９上に厚さ２０μｍの第２ソルダーレジスト層４を形成する。つぎに、第２ソルダーレジスト層４上に、厚さが３０μｍである第１ソルダーレジスト層３を形成する。つぎに、第１ソルダーレジスト層３の配線基板側パッド９上の領域に開口径が１４０μｍである第１開口部１３を形成する。つぎに、第２ソルダーレジスト層４の配線基板側パッド９上の領域に開口径が１００μｍである第２開口部１４を形成する。第１開口部１３の開口径が第２開口部１４の開口径より長いため、第２ソルダーレジスト層４の上面と第１ソルダーレジスト層３の端面とで段差部１５が形成される。   Next, a process for forming the wiring board 2 will be described. 4 is a plan view of the wiring board 2, and FIG. 5 is a cross-sectional view taken along line AA of FIG. As shown in FIG. 5, a second solder resist layer 4 having a thickness of 20 μm is formed on the wiring board 2 and the wiring board-side pad 9. Next, the first solder resist layer 3 having a thickness of 30 μm is formed on the second solder resist layer 4. Next, a first opening 13 having an opening diameter of 140 μm is formed in a region on the wiring board side pad 9 of the first solder resist layer 3. Next, a second opening 14 having an opening diameter of 100 μm is formed in a region on the wiring board side pad 9 of the second solder resist layer 4. Since the opening diameter of the first opening portion 13 is longer than the opening diameter of the second opening portion 14, a step portion 15 is formed between the upper surface of the second solder resist layer 4 and the end surface of the first solder resist layer 3.

ソルダーレジスト層３、４の加工は、一般的に感光性タイプのソルダーレジスト材料を使用し、露光処理によってパターン加工により行われる。しかし、この加工方法に限定されず、所望の形状が加工できればどのような工法を用いても良く、例えば第三高調波Ｎｄ−ＹＡＧレーザや、３００ｎｍより波長の短い深紫外エキシマレーザなどのレーザ加工装置を用いて加工しても良い。   The solder resist layers 3 and 4 are generally processed by pattern processing by exposure processing using a photosensitive type solder resist material. However, the present invention is not limited to this processing method, and any method may be used as long as a desired shape can be processed. For example, laser processing such as a third harmonic Nd-YAG laser or a deep ultraviolet excimer laser having a wavelength shorter than 300 nm. You may process using an apparatus.

つぎに、配線基板側パッド９の、第２ソルダーレジスト層４から露出している部分に、無電解ニッケル／金めっきにより、ニッケルめっき厚が１０μｍ、金めっき厚が０．１μｍとなるように、配線基板側めっき層１０を形成する。   Next, the portion exposed from the second solder resist layer 4 of the wiring board side pad 9 is subjected to electroless nickel / gold plating so that the nickel plating thickness is 10 μm and the gold plating thickness is 0.1 μm. The wiring board side plating layer 10 is formed.

つぎに、第１ソルダーレジスト層３および第１ソルダーレジスト層３から露出している第２ソルダーレジスト層４の表面を最大高さが２．０μｍとなるように減圧酸素雰囲気下でのプラズマ処理を行う。プラズマ処理は、例えば出力５００Ｗ、酸素供給圧１．０Ｐａ、処理時間５分で行われる。   Next, plasma treatment is performed in a reduced pressure oxygen atmosphere so that the maximum height of the surfaces of the first solder resist layer 3 and the second solder resist layer 4 exposed from the first solder resist layer 3 is 2.0 μm. Do. The plasma treatment is performed, for example, with an output of 500 W, an oxygen supply pressure of 1.0 Pa, and a treatment time of 5 minutes.

つぎに、半導体チップ１と配線基板２とを接着させる工程について説明する。図６は、半導体チップ１の断面図である。図７〜図９は、半導体チップ１と配線基板２とを接着させる工程を示す断面図である。   Next, a process of bonding the semiconductor chip 1 and the wiring board 2 will be described. FIG. 6 is a cross-sectional view of the semiconductor chip 1. 7 to 9 are cross-sectional views showing a process of bonding the semiconductor chip 1 and the wiring board 2 together.

まず、図６に示すように、半導体チップ側パッド７に半導体チップ側めっき層８を介して形成されたはんだバンプ５に、フッラクス１６を付着させる。フラックスの付着方法は、平坦面に均一に、はんだバンプ５の高さよりも薄い膜厚（例えば５０μｍ）に塗布されたフラックス１６中に、半導体チップに形成されたはんだバンプ５を浸漬することによって行う。こうすることで、フラックス１６のはんだに対する濡れ性の作用により、フラックス１６は浸漬されていないはんだバンプ５の表面部までぬれ広がりが起こり、はんだバンプ５表面を均一にフラックス１６で覆うことが出来る。   First, as shown in FIG. 6, the flux 16 is attached to the solder bump 5 formed on the semiconductor chip side pad 7 via the semiconductor chip side plating layer 8. The flux adhesion method is performed by immersing the solder bumps 5 formed on the semiconductor chip in the flux 16 that is uniformly applied to a flat surface with a film thickness (for example, 50 μm) thinner than the height of the solder bumps 5. . By doing so, the wettability of the flux 16 to the solder causes the flux 16 to spread to the surface of the solder bump 5 that is not immersed, and the surface of the solder bump 5 can be uniformly covered with the flux 16.

なお、フラックス１６の付着の方法は、はんだバンプ５の表面全体にフラックス１６がぬれ広がり、かつ半導体チップに形成されている半導体チップ絶縁保護膜１１にフラックス１６が付着しなければ、どのような方法を用いてもよい。   The flux 16 may be attached by any method as long as the flux 16 is spread over the entire surface of the solder bump 5 and the flux 16 does not adhere to the semiconductor chip insulating protective film 11 formed on the semiconductor chip. May be used.

つぎに、図７に示すように、配線基板２と半導体チップ１とを所定の位置関係となるように位置を合わせる。つぎに、図８に示すように、半導体チップ１を配線基板２上に搭載する。この搭載段階では、はんだバンプ５は配線基板側パッド９にフラックス１６を介して、接触しているのみであり、はんだ接続は行われていない。半導体チップ１を配線基板２に搭載する際に、フラックス１６が配線基板側めっき層１０上に広がる。   Next, as shown in FIG. 7, the wiring board 2 and the semiconductor chip 1 are aligned so as to have a predetermined positional relationship. Next, as shown in FIG. 8, the semiconductor chip 1 is mounted on the wiring board 2. At this mounting stage, the solder bumps 5 are only in contact with the wiring board side pads 9 via the flux 16, and solder connection is not performed. When the semiconductor chip 1 is mounted on the wiring board 2, the flux 16 spreads on the wiring board side plating layer 10.

つぎに、半導体チップ１が搭載された配線基板２をはんだリフロー装置を用いて加熱処理を行う。加熱処理は、窒素雰囲気下で、はんだバンプ５に使用している９７．５ｗｔ％錫−２．５ｗｔ％銀はんだが溶融する温度（融点２１７℃）よりも３０℃以上高い温度を保持して２０秒以上行われる。加熱処理を行うことにより、図９に示すように、半導体チップ１と配線基板２とがはんだバンプ５により接続された実装体が形成される。   Next, the wiring board 2 on which the semiconductor chip 1 is mounted is subjected to heat treatment using a solder reflow apparatus. The heat treatment is performed while maintaining a temperature 30 ° C. or higher higher than the temperature (melting point 217 ° C.) at which 97.5 wt% tin-2.5 wt% silver solder used for the solder bump 5 is melted in a nitrogen atmosphere. Done for more than a second. By performing the heat treatment, a mounting body in which the semiconductor chip 1 and the wiring board 2 are connected by the solder bumps 5 is formed as shown in FIG.

つぎに、フラックス洗浄を行い、はんだバンプ５の周辺に残渣しているフラックス１６を除去する。このフラックス洗浄は、以下の工程により行う。まず配線基板２に半導体チップ１が実装されている実装体を洗浄液に完全に浸漬し、洗浄液に周波数１００ｋＨｚ、出力１００Ｗの超音波を５分間印加させる。つぎに、洗浄液から取り出した半導体チップ１を実装した配線基板２を、速やかに純水を使用して５分間のリンス処理を行う。洗浄液中で超音波伝搬させることで、実装体のギャップ部分に、洗浄液を効果的に進入させ、フラックス残渣を比較的効率よく除去することができる。   Next, flux cleaning is performed to remove the flux 16 remaining around the solder bumps 5. This flux cleaning is performed by the following steps. First, the mounting body on which the semiconductor chip 1 is mounted on the wiring board 2 is completely immersed in the cleaning liquid, and an ultrasonic wave having a frequency of 100 kHz and an output of 100 W is applied to the cleaning liquid for 5 minutes. Next, the wiring board 2 on which the semiconductor chip 1 taken out from the cleaning liquid is mounted is immediately rinsed for 5 minutes using pure water. By causing the ultrasonic wave to propagate in the cleaning liquid, the cleaning liquid can effectively enter the gap portion of the mounting body, and the flux residue can be removed relatively efficiently.

なお、フラックス残渣を除去するために、洗浄液中に伝搬させる超音波の周波数は、５０Ｈｚ〜６００Ｈｚであることが好ましい。また、超音波の出力を５０〜１０００Ｗの範囲で行うことが好ましい。超音波の出力が５０Ｗ未満であればフラックス残渣が除去されず、１０００Ｗより大きければ、はんだバンプ５にはんだ内クラックあるいはパッド７、９にクラックが発生しやすい。   In addition, in order to remove a flux residue, it is preferable that the frequency of the ultrasonic wave propagated in the cleaning liquid is 50 Hz to 600 Hz. Moreover, it is preferable to output an ultrasonic wave in the range of 50 to 1000 W. If the output of the ultrasonic wave is less than 50 W, the flux residue is not removed, and if it is greater than 1000 W, the solder bump 5 is likely to crack in the solder or the pads 7 and 9.

また、洗浄時間とリンス処理時間は１分を越える条件であればフラックス残渣の除去性に差は見られない。しかし、長時間の超音波処理は、配線基板２が吸湿してしまい、以降の熱処理工程で配線基板内の膨れやデラミネーションを引き起こすため、１０分以下の条件が好ましい。   Further, if the cleaning time and the rinsing time are over 1 minute, there is no difference in the removability of the flux residue. However, since the wiring substrate 2 absorbs moisture due to the ultrasonic treatment for a long time and causes swelling and delamination in the wiring substrate in the subsequent heat treatment process, the condition of 10 minutes or less is preferable.

半導体チップ１を配線基板２に実装する際に、フラックスが第１開口部１３に広がっても、段差部１５により広がりが阻止される。そのため、隣接する配線基板側パッド９間を接続するフラックスの量が少ない。従って、隣接する配線基板側パッド９間を接続するフラックスは、フラックス洗浄により除去される。   When the semiconductor chip 1 is mounted on the wiring board 2, even if the flux spreads to the first opening 13, the stepped portion 15 prevents the spread. Therefore, the amount of flux connecting the adjacent wiring board side pads 9 is small. Therefore, the flux connecting the adjacent wiring board side pads 9 is removed by flux cleaning.

つぎに、フラックス洗浄が終了した図９に示すような配線基板２に半導体チップ１が実装されている実装体を、窒素雰囲気下で温度１１５℃〜１２５℃において１時間のべーク処理を行う。   Next, the mounting body in which the semiconductor chip 1 is mounted on the wiring board 2 as shown in FIG. 9 after the flux cleaning is completed is baked for 1 hour at a temperature of 115 ° C. to 125 ° C. in a nitrogen atmosphere. .

ベーク処理の時間が１時間よりも短い場合、またはベーク処理の温度が１１５℃を下回った場合には、配線基板表面に付着した表面吸着水の除去が十分に行われない。そのため、つぎの工程であるアンダーフィル充填工程において、アンダーフィル６（図２参照）のソルダーレジスト表面に対する濡れ性が低下し、アンダーフィル６の充填が十分に行われない。また、３時間以上のベーク処理を行った場合、または１２５℃を超える温度でベーク処理した場合は、ソルダーレジスト１６の表面が変色する。   When the baking time is shorter than 1 hour, or when the baking temperature falls below 115 ° C., the surface adsorbed water adhering to the wiring board surface is not sufficiently removed. Therefore, in the next underfill filling step, the wettability of the underfill 6 (see FIG. 2) with respect to the solder resist surface is lowered, and the underfill 6 is not sufficiently filled. Further, when the baking process is performed for 3 hours or more, or when the baking process is performed at a temperature exceeding 125 ° C., the surface of the solder resist 16 is discolored.

つぎに、図２に示すように半導体チップ１と配線基板２を実装した実装体のギャップ部分へ、アンダーフィル塗布装置によって未硬化のアンダーフィル６を充填する。アンダーフィル６の塗布は、半導体チップ１の外形を成す４つの辺の内、最も長い辺に沿って所定量のアンダーフィル６を配置し、配置されたアンダーフィル６の粘度を下げて隙間への浸透性を高めることにより行われる。その際、配線基板２を６５℃に過熱し、アンダーフィル６を充填後にさらに、１０分間同一温度で放置することでアンダーフィル６を十分に充填することができる。   Next, as shown in FIG. 2, the uncured underfill 6 is filled into the gap portion of the mounting body on which the semiconductor chip 1 and the wiring board 2 are mounted by an underfill coating apparatus. The underfill 6 is applied by placing a predetermined amount of the underfill 6 along the longest side among the four sides forming the outer shape of the semiconductor chip 1, and lowering the viscosity of the arranged underfill 6 to the gap. This is done by increasing the permeability. At that time, the underfill 6 can be sufficiently filled by heating the wiring board 2 to 65 ° C. and leaving it at the same temperature for 10 minutes after filling the underfill 6.

つぎに、アンダーフィル６を充填した配線基板２に半導体チップ１が実装されている実装体を窒素雰囲気下のオーブンに入れて、１４５℃から１５５℃の温度で１時間の硬化を行う。この熱処理工程により、未硬化のアンダーフィル６が硬化することで、アンダーフィル６は、はんだバンプ５を封止し、水分の浸入や外的なストレス、また熱変形や内部残留応力によって発生する圧縮やせん断応力から接合部を保護する。以上の工程により、図１に示す半導体装置が製造される。   Next, the mounting body in which the semiconductor chip 1 is mounted on the wiring substrate 2 filled with the underfill 6 is placed in an oven in a nitrogen atmosphere, and curing is performed at a temperature of 145 ° C. to 155 ° C. for 1 hour. By this heat treatment process, the uncured underfill 6 is cured, so that the underfill 6 seals the solder bumps 5 and compresses due to moisture intrusion, external stress, thermal deformation or internal residual stress. Protect joints from shear stress. Through the above steps, the semiconductor device shown in FIG. 1 is manufactured.

なお、この熱処理工程において、硬化温度が１３０℃に満たない場合、または硬化時間が１時間に満たない場合には、アンダーフィル６の硬化が十分に行われない。このため、アンダーフィル６による封止効果が不十分となり、水分の浸入による電気絶縁性の低下や、震度や熱変形による局所的応力負荷が発生した場合に接続部の破壊が生じる。また、硬化温度が１７０℃を超えた場合、または硬化時間が３時間を越えた場合には、アンダーフィル６の過剰な硬化反応により配線基板２が変形、あるいは接合部や配線基板２内の破壊や剥離が発生する。   In this heat treatment step, when the curing temperature is less than 130 ° C. or when the curing time is less than 1 hour, the underfill 6 is not sufficiently cured. For this reason, the sealing effect by the underfill 6 becomes inadequate, and when the electrical insulation is lowered due to the ingress of moisture, or when a local stress load due to seismic intensity or thermal deformation occurs, the connection portion is broken. In addition, when the curing temperature exceeds 170 ° C. or when the curing time exceeds 3 hours, the wiring substrate 2 is deformed by the excessive curing reaction of the underfill 6 or the junction or the destruction in the wiring substrate 2 is destroyed. And peeling occurs.

以上のように、本実施の形態に係る半導体装置は、第１ソルダーレジスト層３と第２ソルダーレジスト層４とにより段差部１５が形成されている。このため、半導体チップ１を配線基板２に搭載する際に、フラックス１６が広がっても、隣接する配線基板側パッド９まで広がらず、隣接配線基板側パッド９間で短絡することを防ぐことができる。   As described above, in the semiconductor device according to the present embodiment, the step portion 15 is formed by the first solder resist layer 3 and the second solder resist layer 4. For this reason, when mounting the semiconductor chip 1 on the wiring board 2, even if the flux 16 spreads, it does not spread to the adjacent wiring board side pads 9, and it is possible to prevent a short circuit between the adjacent wiring board side pads 9. .

なお、第１ソルダーレジスト層３と、第１ソルダーレジスト層３に覆われていない部分の第２ソルダーレジスト層４の表面を粗面化処理する場合を例に示したが、第１ソルダーレジスト層３の表面だけに粗面化処理された構成であってもよい。   In addition, although the case where the surface of the 1st soldering resist layer 3 and the part of the 2nd soldering resist layer 4 of the part which is not covered with the 1st soldering resist layer 3 was roughened was shown as an example, the 1st soldering resist layer Alternatively, the surface of the surface 3 may be roughened.

（実施の形態２）
図１０は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の第１ソルダーレジスト層３に溝部１７が形成された構成である。本実施の形態に係る半導体装置のその他の構成は、実施の形態１に係る半導体装置と同様である。本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。 (Embodiment 2)
FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the present embodiment has a configuration in which a groove portion 17 is formed in the first solder resist layer 3 of the semiconductor device according to the first embodiment. Other configurations of the semiconductor device according to the present embodiment are the same as those of the semiconductor device according to the first embodiment. In the semiconductor device according to the present embodiment, the same components as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

はんだバンプ５が形成される配線基板側パッド９に挟まれる第１ソルダーレジスト層３には、溝部１７が形成されている。溝部１７は、第１ソルダーレジスト層３の厚さと同じ３０μｍの深さで、幅が２５μｍである。また、溝部１７は、隣り合う第１ソルダーレジスト３の開口端から等間隔となる位置に形成されている。   A groove portion 17 is formed in the first solder resist layer 3 sandwiched between the wiring board side pads 9 on which the solder bumps 5 are formed. The groove 17 has a depth of 30 μm, which is the same as the thickness of the first solder resist layer 3, and a width of 25 μm. Moreover, the groove part 17 is formed in the position equidistant from the opening end of the 1st soldering resist 3 adjacent.

次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、第１ソルダーレジスト３に溝部１７を形成する以外は、実施の形態１に係る半導体装置の製造方法と同様である。以下、実施の形態１に係る半導体装置の製造方法との差異がある部分について説明する。   Next, a method for manufacturing a semiconductor device according to the present embodiment will be described. The manufacturing method of the semiconductor device according to the present embodiment is the same as the manufacturing method of the semiconductor device according to the first embodiment, except that the groove portion 17 is formed in the first solder resist 3. In the following, portions that are different from the semiconductor device manufacturing method according to the first embodiment will be described.

まず、配線基板２の形成工程について説明する。図１１は配線基板２の平面図であり、図１２は図１１のＢ−Ｂ線の断面図である。なお、半導体チップ１の形成工程は、実施の形態１の形成工程と同様である。第１ソルダーレジスト層３には、溝部１７が形成されている。溝部１７は、第１ソルダーレジスト層３を露光処理によってパターン加工することにより、第１開口部１３と同時に形成される。他の配線基板２の形成工程は、実施の形態１の形成工程と同様である。   First, the formation process of the wiring board 2 will be described. 11 is a plan view of the wiring board 2, and FIG. 12 is a cross-sectional view taken along the line BB of FIG. The formation process of the semiconductor chip 1 is the same as the formation process of the first embodiment. Grooves 17 are formed in the first solder resist layer 3. The groove portion 17 is formed simultaneously with the first opening portion 13 by patterning the first solder resist layer 3 by exposure processing. The formation process of the other wiring board 2 is the same as the formation process of Embodiment 1.

図１３は、半導体チップ１と配線基板２とを接着させた際の構成を示す断面図である。半導体チップ１と配線基板２とを接着させる工程において、半導体チップ１と配線基板２とを接触させると、第２ソルダーレジスト層４上にフラックスが広がる。フラックスの量が多いと、段差部１５を越えて、フラックスが第１ソルダーレジスト層３上を広がる。第１ソルダーレジスト層３上のフラックスは、溝部１７に落ち込む。これにより、第１ソルダーレジスト層３上に残るフラックスの量が従来より低減する。そのため、後のフラックス洗浄工程において、第１ソルダーレジスト層３上のフラックスを取り除くことができる。   FIG. 13 is a cross-sectional view showing a configuration when the semiconductor chip 1 and the wiring board 2 are bonded together. When the semiconductor chip 1 and the wiring board 2 are brought into contact with each other in the step of bonding the semiconductor chip 1 and the wiring board 2, the flux spreads on the second solder resist layer 4. If the amount of flux is large, the flux spreads over the first solder resist layer 3 beyond the step portion 15. The flux on the first solder resist layer 3 falls into the groove portion 17. As a result, the amount of flux remaining on the first solder resist layer 3 is reduced as compared with the prior art. Therefore, the flux on the first solder resist layer 3 can be removed in the subsequent flux cleaning step.

以上のように、本実施の形態に係る半導体装置は、第１ソルダーレジスト層３と第２ソルダーレジスト層４とにより段差部１５が形成されている。このため、半導体チップ１を配線基板２に搭載する際に、フラックス１６が広がり、隣接する配線基板側パッド９まで広がらず、隣接配線基板側パッド９間で短絡することを防ぐことができる。   As described above, in the semiconductor device according to the present embodiment, the step portion 15 is formed by the first solder resist layer 3 and the second solder resist layer 4. For this reason, when the semiconductor chip 1 is mounted on the wiring board 2, the flux 16 spreads and does not spread to the adjacent wiring board side pads 9, thereby preventing a short circuit between the adjacent wiring board side pads 9.

さらに、第１ソルダーレジスト層３に溝部１７が形成されることにより、段差部１５を越えたフラックス１６が溝部１７に落ち込み、フラックス１６が隣接する配線基板側パッド９まで広がらない。そのため、隣接配線基板側パッド９間で短絡することを防ぐことができる。   Further, since the groove portion 17 is formed in the first solder resist layer 3, the flux 16 exceeding the step portion 15 falls into the groove portion 17, and the flux 16 does not spread to the adjacent wiring board side pad 9. Therefore, it is possible to prevent a short circuit between the adjacent wiring board side pads 9.

なお、実施の形態１および２において第１ソルダーレジスト層３と第２ソルダーレジスト層４とが異なる材料により形成された例を示したが、同一の材料で形成されていてもよい。   In the first and second embodiments, the first solder resist layer 3 and the second solder resist layer 4 are formed of different materials. However, they may be formed of the same material.

以下に、各種構成の半導体装置の電気絶縁性と接続性の検査を行った結果を示す。
(実施例１） The results of inspection of electrical insulation and connectivity of semiconductor devices having various configurations are shown below.
Example 1

実施例１の半導体装置として、図２に示す本発明の実施の形態１に係る構成を有する半導体装置を作成した。半導体装置の作成後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだ接続部間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドはみられなかった。フラックス残渣は、はんだバンプ５間を接続するに至らずに、第１ソルダーレジスト層３に形成された第１開口部１３に存在していたものがほとんどであった。また、段差部１５におけるフラックス１６は、アンダーフィル６に完全に覆われていた。段差部１５をはみ出してフラックス１６が広がる現象も、きわめて一部のはんだバンプ５間に見られた。しかし、フラックス残渣は１μｍ以下の厚さとなっており非常に薄く、また段差部１５を乗り越えて広がったフッラクス量が非常に少なかった。   As the semiconductor device of Example 1, a semiconductor device having the configuration according to the first embodiment of the present invention shown in FIG. 2 was created. In the state after the fabrication of the semiconductor device, the presence or absence of voids in the underfill 6, the electrical continuity between the semiconductor chip side pads 7 and the solder bumps 5 and the wiring board side pads 9 and the solder bumps 5, and the electricity between adjacent solder connection portions The electrical insulation was examined. As a result of the inspection, no void was found in the underfill. Most of the flux residue was present in the first opening 13 formed in the first solder resist layer 3 without connecting between the solder bumps 5. Further, the flux 16 in the step portion 15 was completely covered with the underfill 6. A phenomenon in which the flux 16 spreads out of the stepped portion 15 was also observed between some solder bumps 5. However, the flux residue was very thin with a thickness of 1 μm or less, and the amount of flax spread over the step portion 15 was very small.

この半導体装置に対してＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３−Ａ ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して、２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に５ボルトの電圧が掛かる状況において温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下（１×１０の８乗オーム以下）は見られず、１５００時間後においても短絡(１０００オーム以下)は見られなかった。２０００時間後になって、短絡は見られなかったものの、一部に電気絶縁性の低下が見られた。   This semiconductor device was pretreated for moisture storage under conditions specified by JEDEC STANDARD TEST METHOD A113-A LEVEL3. Furthermore, immediately after that, a pretreatment for performing a solder reflow test three times at a temperature of 260 ° C. was performed on the semiconductor device. Further, a high-temperature and high-humidity bias reliability test (85 ° C., 85% RH, 85 ° C. and 85% relative humidity in an environment where a voltage of 5 volts is applied between adjacent solder bumps is then applied to the semiconductor device. DC5V). As a result, even after 1000 hours, there was no decrease in electrical insulation between adjacent solder bumps 5 (1 × 10 8 ohms or less), and no short circuit (1000 ohms or less) was observed after 1500 hours. I couldn't. After 2000 hours, no short circuit was observed, but a partial decrease in electrical insulation was observed.

また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（実施例２） Moreover, the change of the connection resistance value of the wiring part including at least one solder bump 5 was inspected in a temperature cycle test (−55 ° C. to 125 ° C., 30 minutes each). As a result, even after 1000 cycles, the change rate of the connection resistance value was equal to or less than the initial resistance value + 10%, and it was found that the temperature resistance test resistance was good.
(Example 2)

実施例２の半導体装置として、図１０に示す本発明の実施の形態２に係る構成を有する半導体装置を作成した。この半導体装置は、第１ソルダーレジスト層３の厚さが３０μｍ、第２ソルダーレジスト層４の厚さが２０μｍである。   As a semiconductor device of Example 2, a semiconductor device having a configuration according to Embodiment 2 of the present invention shown in FIG. 10 was created. In this semiconductor device, the thickness of the first solder resist layer 3 is 30 μm, and the thickness of the second solder resist layer 4 is 20 μm.

半導体装置の作成後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、第１ソルダーレジスト層３に形成された第１開口部１３と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィル６に完全に覆われていた。また、溝部１７のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５間を接続するようなフラックス残渣は見られなかった。   In the state after the fabrication of the semiconductor device, the presence or absence of voids in the underfill 6, the conductivity between the semiconductor chip side pads 7 and the solder bumps 5 and the wiring board side pads 9 and the solder bumps 5, and the electricity between adjacent solder bumps 5 The electrical insulation was examined. As a result of the inspection, no void was found in the underfill 6. The flux residue was present in the first opening 13 and the groove 17 formed in the first solder resist layer 3. The flux residue in the step portion 15 was completely covered with the underfill 6. Moreover, since the flux residue of the groove part 17 did not spread continuously from the solder bump 5, no flux residue that connected between the adjacent solder bumps 5 was found.

また、半導体装置に対してＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３−Ａ ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下は見られなかった。さらに、２０００時間後においても短絡は見られなかった。   In addition, pretreatment for moisture absorption was performed on the semiconductor device under the conditions specified by JEDEC STANDARD TEST METHOD A113-A LEVEL3. Furthermore, immediately after that, a pretreatment for performing a solder reflow test three times at a temperature of 260 ° C. was performed on the semiconductor device. Further, a high-temperature and high-humidity bias reliability test (85 ° C., 85 ° C. in an environment of 85 ° C. and 85% relative humidity in a state where a voltage of 5 V is applied between adjacent solder bumps 5 is then applied to the semiconductor device. % RH, DC5V). As a result, even after 1000 hours, no decrease in electrical insulation between adjacent solder bumps 5 was observed. Furthermore, no short circuit was observed after 2000 hours.

また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（実施例３） Moreover, the change of the connection resistance value of the wiring part including at least one solder bump 5 was inspected in a temperature cycle test (−55 ° C. to 125 ° C., 30 minutes each). As a result, it was found that even after 1000 cycles, the change rate of the connection resistance value was equal to or less than the initial resistance value + 10%, and it had good temperature cycle test resistance.
(Example 3)

本実施例に係る半導体装置として、本発明の実施の形態２に係る構成を有する半導体装置を作成した。この半導体装置は、第１ソルダーレジスト層３の厚さが１５μｍ、第２ソルダーレジスト層４の厚さが３５μｍである。本実施例に係る半導体装置の他の構成は、実施例２に係る半導体装置の構成と同様であり、同一の構成要素については同一の符号を付して説明を省略する。   As a semiconductor device according to this example, a semiconductor device having a configuration according to the second embodiment of the present invention was created. In this semiconductor device, the thickness of the first solder resist layer 3 is 15 μm, and the thickness of the second solder resist layer 4 is 35 μm. The other configuration of the semiconductor device according to the present embodiment is the same as the configuration of the semiconductor device according to the second embodiment, and the same components are denoted by the same reference numerals and description thereof is omitted.

半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、ソルダーレジスト層に形成された段差部１５と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィルに完全に覆い被されていた。また、溝部１７のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５を接続するような残渣は見られなかった。ただし、実施例２と比較すると、はんだバンプ５間に形成された溝部１７に存在するフラックス残渣は多かった。   In the state after the manufacture of the semiconductor device, the presence or absence of voids in the underfill 6, the electrical connection between the semiconductor chip side pad 7 and the solder bump 5 and the wiring board side pad 9 and the solder bump 5, and the electricity between adjacent solder bumps 5 The electrical insulation was examined. As a result of the inspection, no void was found in the underfill 6. The flux residue was present in the step portion 15 and the groove portion 17 formed in the solder resist layer. The flux residue in the step portion 15 was completely covered with the underfill. Moreover, since the flux residue of the groove part 17 did not spread continuously from the solder bump 5, no residue that connects the adjacent solder bumps 5 was found. However, as compared with Example 2, there were many flux residues present in the grooves 17 formed between the solder bumps 5.

また、半導体装置に対してＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３−Ａ ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下は見られなかった。さらに、２０００時間後においても短絡は見られなかった。   In addition, pretreatment for moisture absorption was performed on the semiconductor device under the conditions specified by JEDEC STANDARD TEST METHOD A113-A LEVEL3. Furthermore, immediately after that, a pretreatment for performing a solder reflow test three times at a temperature of 260 ° C. was performed on the semiconductor device. Further, a high-temperature and high-humidity bias reliability test (85 ° C., 85 ° C. in an environment of 85 ° C. and 85% relative humidity in a state where a voltage of 5 V is applied between adjacent solder bumps 5 is then applied to the semiconductor device. % RH, DC5V). As a result, even after 1000 hours, no decrease in electrical insulation between adjacent solder bumps 5 was observed. Furthermore, no short circuit was observed after 2000 hours.

また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（比較例１） Moreover, the change of the connection resistance value of the wiring part including at least one solder bump 5 was inspected in a temperature cycle test (−55 ° C. to 125 ° C., 30 minutes each). As a result, even after 1000 cycles, the change rate of the connection resistance value was equal to or less than the initial resistance value + 10%, and it was found that the temperature resistance test resistance was good.
(Comparative Example 1)

図１４は、比較例１に係る半導体装置の構成を示す断面図である。本比較例に係る半導体装置は、実施の形態１に係る半導体装置に対して第１ソルダーレジスト層３がない点において異なる。その他の構成については、実施の形態１に係る半導体装置と同様であり、同一の符号を付して説明を省略する。第２ソルダーレジスト層４ｂは、厚さが５０μｍである。また、第１ソルダーレジスト層が形成されていないので、段差部が形成されていない。   FIG. 14 is a cross-sectional view illustrating a configuration of a semiconductor device according to Comparative Example 1. The semiconductor device according to this comparative example is different from the semiconductor device according to the first embodiment in that the first solder resist layer 3 is not provided. Other configurations are the same as those of the semiconductor device according to the first embodiment, and the same reference numerals are given and description thereof is omitted. The second solder resist layer 4b has a thickness of 50 μm. Moreover, since the 1st soldering resist layer is not formed, the level | step difference part is not formed.

また、製造工程においても、第１ソルダーレジスト層を形成しない点および第２ソルダーレジスト層４ｂの厚さを５０μｍにする点以外は、実施の形態１に係る半導体装置の製造方法と同様である。   Further, the manufacturing process is the same as the manufacturing method of the semiconductor device according to the first embodiment except that the first solder resist layer is not formed and the thickness of the second solder resist layer 4b is 50 μm.

本比較例の構成では、半導体チップ１を配線基板２に実装する際に、フラックスが第２ソルダーレジスト層４ｂ上を広がる。本比較例の構成では段差部を有さないため、第２ソルダーレジスト層４ｂ全面にフラックスが広がり、隣り合うはんだバンプ５を接続する。後の洗浄工程において一部のフラックスは洗浄除去されるが、フラックス残渣ははんだバンプ５間を接続する形で存在してしまう。   In the configuration of this comparative example, when the semiconductor chip 1 is mounted on the wiring board 2, the flux spreads on the second solder resist layer 4b. Since there is no step portion in the configuration of this comparative example, the flux spreads over the entire surface of the second solder resist layer 4b, and the adjacent solder bumps 5 are connected. In the later cleaning process, a part of the flux is cleaned and removed, but the flux residue exists in the form of connecting between the solder bumps 5.

このように、隣り合うはんだバンプ５間を接続する形でフラックス残渣が存在すると、高温高湿バイアス試験などの信頼性試験において、イオンマイグレーションの原因となるフラックス中のイオン性成分が豊富にはんだバンプ５間に存在することとなる。そのため、イオンマイグレーションが発生しやすくなり、隣り合うはんだバンプ５間の絶縁性が低下する。   In this way, when there is a flux residue in the form of connecting between adjacent solder bumps 5, in a reliability test such as a high-temperature and high-humidity bias test, the solder bumps are rich in ionic components that cause ion migration. There will be between 5. Therefore, ion migration is likely to occur, and insulation between adjacent solder bumps 5 is reduced.

比較例１に係る半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、はんだバンプ５間を接続する形で多数、存在していた。このはんだバンプ５間を接続する形で存在していたフラックス残渣の厚さは５μｍ以上となっていた。   In the state after the manufacture of the semiconductor device according to Comparative Example 1, the presence or absence of voids in the underfill 6, the conductivity between the semiconductor chip side pad 7 and the solder bump 5 and the wiring board side pad 9 and the solder bump 5, the adjacent solder bump The electrical insulation between 5 was examined. As a result of the inspection, no void was found in the underfill 6. Many flux residues existed in the form of connecting between the solder bumps 5. The thickness of the flux residue that existed in the form of connecting the solder bumps 5 was 5 μm or more.

また、半導体装置に対してＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３−Ａ ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、８００時間後には電気絶縁性の低下が発生し、１２００時間後には短絡が生じた。
（比較例２） In addition, pretreatment for moisture absorption was performed on the semiconductor device under the conditions specified by JEDEC STANDARD TEST METHOD A113-A LEVEL3. Furthermore, immediately after that, a pretreatment for performing a solder reflow test three times at a temperature of 260 ° C. was performed on the semiconductor device. Further, a high-temperature and high-humidity bias reliability test (85 ° C., 85 ° C. in an environment of 85 ° C. and 85% relative humidity in a state where a voltage of 5 V is applied between adjacent solder bumps 5 is then applied to the semiconductor device. % RH, DC5V). As a result, a decrease in electrical insulation occurred after 800 hours, and a short circuit occurred after 1200 hours.
(Comparative Example 2)

比較例２に係る半導体装置は、実施例２に係る半導体装置の第１ソルダーレジスト層３および第２ソルダーレジスト層４（図１０参照）が、表面に粗面化処理が施されていない構成である。その他の構成については、実施例２に係る半導体装置と同様であり、同一の符号を付して説明を省略する。また、本比較例に係る半導体装置の製造方法は、第１ソルダーレジスト層３および第２ソルダーレジスト層４に粗面化処理が施されていない点以外は、実施例２に係る半導体装置の製造方法と同様であるので、説明を省略する。   The semiconductor device according to Comparative Example 2 has a configuration in which the first solder resist layer 3 and the second solder resist layer 4 (see FIG. 10) of the semiconductor device according to Example 2 are not subjected to surface roughening treatment. is there. Other configurations are the same as those of the semiconductor device according to the second embodiment, and the same reference numerals are given and description thereof is omitted. Moreover, the manufacturing method of the semiconductor device according to this comparative example is the same as that of the semiconductor device according to Example 2, except that the first solder resist layer 3 and the second solder resist layer 4 are not roughened. Since it is the same as the method, description is abbreviate | omitted.

本比較例に係る半導体装置の構成によれば、フラックス１６は、実施例２と同様ソルダーレジストに形成された段差部１５や溝部１７に残るものの、はんだバンプ５間を接続するフラックス残渣は生じにくい。そのため、はんだバンプ５間のイオンマイグレーションによる導通は生じにくい。しかしながら、第１ソルダーレジスト層３の表面に粗化処理が施されていないことから、アンダーフィル６と配線基板２との間の密着力が、粗化したものと比較して弱い。このため、熱サイクル試験などの信頼性試験において、アンダーフィル６から第１ソルダーレジスト３の剥離が発生しやすくなる。   According to the configuration of the semiconductor device according to this comparative example, the flux 16 remains in the step portion 15 and the groove portion 17 formed in the solder resist as in the second embodiment, but a flux residue that connects between the solder bumps 5 hardly occurs. . Therefore, conduction due to ion migration between the solder bumps 5 hardly occurs. However, since the surface of the first solder resist layer 3 is not roughened, the adhesion between the underfill 6 and the wiring board 2 is weak compared to the roughened one. For this reason, peeling of the 1st soldering resist 3 from the underfill 6 becomes easy to generate | occur | produce in reliability tests, such as a heat cycle test.

半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドは見られなかった。残渣していたフラックスは、ソルダーレジスト層に形成された段差部１５と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィル６に完全に覆い被されていた。また、溝部１７中のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５を接続するような残渣は見られなかった。   In the state after the manufacture of the semiconductor device, the presence or absence of voids in the underfill 6, the conductivity between the semiconductor chip side pad 7 and the solder bump 5, and the wiring board side pad 9 and the solder bump 5, electrical connection between adjacent solder bumps Insulation was tested. As a result of the inspection, no void was found in the underfill. The remaining flux was present in the step portion 15 and the groove portion 17 formed in the solder resist layer. The flux residue in the step portion 15 was completely covered with the underfill 6. Moreover, since the flux residue in the groove part 17 did not spread continuously from the solder bump 5, no residue that connected the adjacent solder bumps 5 was found.

また、半導体装置に対してＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＴＥＳＴ ＭＥＴＨＯＤ Ａ１１３−Ａ ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下（１×１０の８乗オーム以下）は見られなかった。２０００時間後においても短絡(１０００オーム以下)は見られなかった。   In addition, pretreatment for moisture absorption was performed on the semiconductor device under the conditions specified by JEDEC STANDARD TEST METHOD A113-A LEVEL3. Furthermore, immediately after that, a pretreatment for performing a solder reflow test three times at a temperature of 260 ° C. was performed on the semiconductor device. Further, a high-temperature and high-humidity bias reliability test (85 ° C., 85%) in an environment where the temperature is 85 ° C. and the relative humidity is 85% with a voltage of 5 volts applied between adjacent solder bumps. RH, DC5V). As a result, even after 1000 hours, a decrease in electrical insulation between adjacent solder bumps 5 (1 × 10 8 ohms or less) was not observed. Even after 2000 hours, no short circuit (1000 ohms or less) was observed.

さらに、はんだバンプを少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査確認した。その結果、５００サイクルでアンダーフィルとソルダーレジスト層間の剥離が原因である接続抵抗値の上昇（初期抵抗値＋１０％以上）、１０００サイクルにおいて回路の断線が発生した。断線不良の発生原因を確認するため、信頼性試験後のサンプルの不良モード解析を行った結果、発生した断線箇所におけるはんだバンプの周辺には、アンダーフィルとソルダーレジスト層間の剥離が見られた。   Furthermore, a change in connection resistance value of a wiring portion including at least one solder bump was inspected and confirmed in a temperature cycle test (−55 ° C. to 125 ° C., 30 minutes each). As a result, the connection resistance value increased due to peeling between the underfill and the solder resist layer in 500 cycles (initial resistance value + 10% or more), and the circuit was disconnected in 1000 cycles. As a result of analyzing the failure mode of the sample after the reliability test in order to confirm the cause of the occurrence of the disconnection failure, peeling between the underfill and the solder resist layer was observed around the solder bump in the generated disconnection portion.

本発明の半導体装置は、フラックス残渣によるイオンマイグレーションを防ぐことができ、アンダーフィルと配線基板との密着性が向上するという効果を有し、特に軽薄短小化した半導体装置に利用可能である。   INDUSTRIAL APPLICABILITY The semiconductor device of the present invention can prevent ion migration due to flux residues, has an effect of improving the adhesion between the underfill and the wiring board, and can be used particularly for a light and thin semiconductor device.

本発明の実施の形態１に係る半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1 of this invention. 図１に示す半導体装置の部分拡大図Partial enlarged view of the semiconductor device shown in FIG. 同上半導体装置における半導体チップの構成を示す断面図Sectional drawing which shows the structure of the semiconductor chip in a semiconductor device same as the above 同上半導体装置における配線基板の構成を示す平面図The top view which shows the structure of the wiring board in a semiconductor device same as the above. 同上配線基板の断面図Sectional view of the wiring board 同上半導体装置における半導体チップの構成を示す断面図Sectional drawing which shows the structure of the semiconductor chip in a semiconductor device same as the above 半導体チップと配線基板とを接着させる工程を示す断面図Sectional drawing which shows the process of bonding a semiconductor chip and a wiring board 図７のつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 図８のつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 本発明の実施の形態２に係る半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2 of this invention. 同上半導体装置における配線基板の平面図Plan view of the wiring board in the semiconductor device 同上配線基板の断面図Sectional view of the wiring board 半導体チップと配線基板とを接着させた際の構成を示す断面図Sectional drawing which shows a structure at the time of bonding a semiconductor chip and a wiring board 比較例１に係る半導体装置の構成を示す断面図Sectional drawing which shows the structure of the semiconductor device which concerns on the comparative example 1

符号の説明Explanation of symbols

１ 半導体チップ
２ 配線基板
３ 第１ソルダーレジスト層
４、４ｂ 第２ソルダーレジスト層
５ はんだバンプ
６ アンダーフィル
７ 半導体チップ側パッド
８ 半導体チップ側めっき層
９ 配線基板側パッド
１０ 配線基板側めっき層
１１ 半導体チップ絶縁保護膜
１２ 配線
１３ 第１開口部
１４ 第２開口部
１５ 段差部
１６ フラックス
１７ 溝部 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Wiring board 3 1st soldering resist layer 4, 4b 2nd soldering resist layer 5 Solder bump 6 Underfill 7 Semiconductor chip side pad 8 Semiconductor chip side plating layer 9 Wiring board side pad 10 Wiring board side plating layer 11 Semiconductor Chip insulating protective film 12 Wiring 13 First opening 14 Second opening 15 Step 16 Flux 17 Groove

Claims (8)

複数の配線基板側パッドを有する配線基板と、
前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、
前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備えた半導体装置において、
前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、
前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする半導体装置。 A wiring board having a plurality of wiring board side pads;
A semiconductor chip mounted on the wiring board and having a plurality of wiring board side pads;
A bump connecting the semiconductor chip side pad and the wiring board side pad;
In a semiconductor device comprising an underfill filled in a region where the bump is not formed between the semiconductor chip and the wiring board.
Provided with a solder resist layer formed around the wiring board side pad on the surface of the wiring board,
2. The semiconductor device according to claim 1, wherein the solder resist layer has a stepped portion formed so that a peripheral portion of the wiring board side pad is a concave portion. 隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a groove formed in a solder resist layer located between adjacent wiring board side pads. 前記ソルダーレジスト層は、前記配線基板上に形成された第２ソルダーレジスト層と、前記第２ソルダーレジスト層上に形成された第１ソルダーレジスト層とを有し、
前記段差部は、前記第２ソルダーレジスト層の上面と第１ソルダーレジスト層の端部により形成された請求項１または２に記載の半導体装置。 The solder resist layer has a second solder resist layer formed on the wiring board, and a first solder resist layer formed on the second solder resist layer,
The semiconductor device according to claim 1, wherein the stepped portion is formed by an upper surface of the second solder resist layer and an end portion of the first solder resist layer. 前記溝部は、前記第１ソルダーレジスト層の厚さ以上の深さを有する請求項３記載の半導体装置。   The semiconductor device according to claim 3, wherein the groove has a depth equal to or greater than a thickness of the first solder resist layer. 前記第１ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である請求項１〜４に記載の半導体装置。   The semiconductor device according to claim 1, wherein a surface of the first solder resist layer on a side in contact with the underfill is a rough surface. 半導体チップの半導体チップ側パッドにバンプを形成し、
前記バンプの表面にフラックスを濡れ広がらせ、
配線基板に、配線基板側パッドを露出する第２開口部を有する第２ソルダーレジスト層を形成し、
前記第２ソルダーレジスト層上に、前記第２開口部より大きい第１開口部を有する第１ソルダーレジスト層を形成し、
前記配線基板側パッドに前記バンプを接着させ、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する半導体装置の製造方法。 Bump is formed on the semiconductor chip side pad of the semiconductor chip,
Wet and spread the flux on the surface of the bump,
Forming a second solder resist layer having a second opening exposing the wiring board side pad on the wiring board;
Forming a first solder resist layer having a first opening larger than the second opening on the second solder resist layer;
Adhering the bump to the wiring board side pad,
A method of manufacturing a semiconductor device, wherein an underfill formed in a region where the bump is not formed between the semiconductor chip and the wiring board is filled. 前記第１ソルダーレジスト層を形成した後に、前記第１ソルダーレジスト層の表面をプラズマ処理により粗面にする請求項６記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 6, wherein after forming the first solder resist layer, the surface of the first solder resist layer is roughened by plasma treatment. 前記第２開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第１ソルダーレジスト層に溝部を形成する請求項６または７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 6, wherein when forming the second opening, a groove is formed in the first solder resist layer located between adjacent semiconductor chip side pads simultaneously.
JP2007327823A 2007-12-19 2007-12-19 Semiconductor device and method of manufacturing the same Withdrawn JP2009152317A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007327823A JP2009152317A (en) 2007-12-19 2007-12-19 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007327823A JP2009152317A (en) 2007-12-19 2007-12-19 Semiconductor device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2009152317A true JP2009152317A (en) 2009-07-09

Family

ID=40921136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007327823A Withdrawn JP2009152317A (en) 2007-12-19 2007-12-19 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2009152317A (en)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010205946A (en) * 2009-03-04 2010-09-16 Nec Corp Printed wiring board
JP2011166081A (en) * 2010-02-15 2011-08-25 Renesas Electronics Corp Semiconductor device, semiconductor package, interposer, method of manufacturing semiconductor device, and method of manufacturing interposer
JP2013105908A (en) * 2011-11-14 2013-05-30 Ngk Spark Plug Co Ltd Wiring board
JP2013521669A (en) * 2010-03-10 2013-06-10 エーティーアイ・テクノロジーズ・ユーエルシー Circuit board with supported underfill
US8497569B2 (en) 2010-03-08 2013-07-30 Samsung Electronics Co., Ltd. Package substrates and semiconductor packages having the same
WO2013171965A1 (en) * 2012-05-16 2013-11-21 日本特殊陶業株式会社 Wiring board
WO2014030355A1 (en) * 2012-08-24 2014-02-27 日本特殊陶業株式会社 Wiring board
WO2014073128A1 (en) * 2012-11-07 2014-05-15 日本特殊陶業株式会社 Circuit board and method for producing same
JP2014179659A (en) * 2014-06-17 2014-09-25 Ngk Spark Plug Co Ltd Wiring board and method for manufacturing the same
JP2014526798A (en) * 2011-09-10 2014-10-06 エーティーアイ・テクノロジーズ・ユーエルシー Solder mask having anchor structure
JP2016039368A (en) * 2014-08-11 2016-03-22 インテル・コーポレーション Electronic package with narrow-factor via including finish layer
KR20160099406A (en) * 2015-02-12 2016-08-22 삼성전자주식회사 An electronic device including a circuit board
CN110211935A (en) * 2019-05-08 2019-09-06 华为技术有限公司 A kind of encapsulation and manufacturing method for preventing layering from altering tin
JP2020519028A (en) * 2017-05-03 2020-06-25 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． PCB, package structure, terminal and PCB processing method
WO2023135959A1 (en) * 2022-01-17 2023-07-20 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device and manufacturing method for semiconductor device

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010205946A (en) * 2009-03-04 2010-09-16 Nec Corp Printed wiring board
JP2011166081A (en) * 2010-02-15 2011-08-25 Renesas Electronics Corp Semiconductor device, semiconductor package, interposer, method of manufacturing semiconductor device, and method of manufacturing interposer
US8497569B2 (en) 2010-03-08 2013-07-30 Samsung Electronics Co., Ltd. Package substrates and semiconductor packages having the same
US8759221B2 (en) 2010-03-08 2014-06-24 Samsung Electronics Co., Ltd Package substrates, semiconductor packages having the same, and methods of fabricating the semiconductor packages
JP2013521669A (en) * 2010-03-10 2013-06-10 エーティーアイ・テクノロジーズ・ユーエルシー Circuit board with supported underfill
JP2014526798A (en) * 2011-09-10 2014-10-06 エーティーアイ・テクノロジーズ・ユーエルシー Solder mask having anchor structure
KR101547273B1 (en) 2011-09-10 2015-08-26 에이티아이 테크놀로지스 유엘씨 Solder mask with anchor structures
JP2013105908A (en) * 2011-11-14 2013-05-30 Ngk Spark Plug Co Ltd Wiring board
WO2013171965A1 (en) * 2012-05-16 2013-11-21 日本特殊陶業株式会社 Wiring board
JP2013239604A (en) * 2012-05-16 2013-11-28 Ngk Spark Plug Co Ltd Wiring board
US9179552B2 (en) 2012-05-16 2015-11-03 Nrk Spark Plug Co., Ltd. Wiring board
WO2014030355A1 (en) * 2012-08-24 2014-02-27 日本特殊陶業株式会社 Wiring board
US9538650B2 (en) 2012-08-24 2017-01-03 Ngk Spark Plug Co., Ltd. Wiring board having an opening with an angled surface
US9420703B2 (en) 2012-11-07 2016-08-16 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of the same
US20150216059A1 (en) * 2012-11-07 2015-07-30 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of the same
JP2014093512A (en) * 2012-11-07 2014-05-19 Ngk Spark Plug Co Ltd Wiring board and manufacturing method of the same
WO2014073128A1 (en) * 2012-11-07 2014-05-15 日本特殊陶業株式会社 Circuit board and method for producing same
KR101596173B1 (en) 2012-11-07 2016-02-19 니혼도꾸슈도교 가부시키가이샤 Wiring board and manufacturing method of the same
KR20140086951A (en) * 2012-11-07 2014-07-08 니혼도꾸슈도교 가부시키가이샤 Wiring board and manufacturing method of the same
CN103918354A (en) * 2012-11-07 2014-07-09 日本特殊陶业株式会社 Circuit board and method for producing same
JP2014179659A (en) * 2014-06-17 2014-09-25 Ngk Spark Plug Co Ltd Wiring board and method for manufacturing the same
JP2016039368A (en) * 2014-08-11 2016-03-22 インテル・コーポレーション Electronic package with narrow-factor via including finish layer
KR20160099406A (en) * 2015-02-12 2016-08-22 삼성전자주식회사 An electronic device including a circuit board
KR102347394B1 (en) * 2015-02-12 2022-01-06 삼성전자주식회사 An electronic device including a circuit board
JP2020519028A (en) * 2017-05-03 2020-06-25 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． PCB, package structure, terminal and PCB processing method
JP6999696B2 (en) 2017-05-03 2022-01-19 華為技術有限公司 PCB, package structure, terminal and PCB processing method
CN110211935A (en) * 2019-05-08 2019-09-06 华为技术有限公司 A kind of encapsulation and manufacturing method for preventing layering from altering tin
WO2023135959A1 (en) * 2022-01-17 2023-07-20 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device and manufacturing method for semiconductor device

Similar Documents

Publication Publication Date Title
JP2009152317A (en) Semiconductor device and method of manufacturing the same
JP5150518B2 (en) Semiconductor device, multilayer wiring board, and manufacturing method thereof
KR100531393B1 (en) Semiconductor device and manufacturing method of the same
JP4361826B2 (en) Semiconductor device
KR100236448B1 (en) Electrode structure for semiconductor device, method for forming the same, and mounted body including semiconductor device
US6777814B2 (en) Semiconductor device
WO2010079542A1 (en) Semiconductor device and method for manufacturing same
WO2010047006A1 (en) Semiconductor device and method for manufacturing the same
US7755203B2 (en) Circuit substrate and semiconductor device
JP2007208210A (en) Semiconductor device, and method for fabrication thereof
JPH05136313A (en) Protective coating on ceramic board
JP2000349194A (en) Semiconductor device and its manufacture
JP2001223293A (en) Semiconductor device and its manufacturing method
JP2008042104A (en) Electronic device, and its manufacturing method
WO2014024796A1 (en) Semiconductor device and method for producing same
JP5113793B2 (en) Semiconductor device and manufacturing method thereof
JP5560713B2 (en) Electronic component mounting method, etc.
JP2004153230A (en) Semiconductor device and wiring board, and manufacturing method of wiring board
JP2006222257A (en) Wiring substrate, manufacturing method thereof, and semiconductor device using same
JP5509295B2 (en) Semiconductor device
JP2004253598A (en) Method for packaging electronic component
JP2003332381A (en) Electronic component mounting method
KR101133126B1 (en) Semiconductor package and manufacturing method thereof
JP2010141112A (en) Semiconductor device and method of manufacturing semiconductor device
JP2008235392A (en) Semiconductor device and method of repairing semiconductor device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110301