JP2009151362A - Board design device - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 97
- 238000000605 extraction Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 26
- 238000012790 confirmation Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 20
- 241000700159 Rattus Species 0.000 description 13
- 238000012545 processing Methods 0.000 description 9
- 238000012937 correction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000007787 solid Substances 0.000 description 5
- 239000000284 extract Substances 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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Abstract
Description
本発明は、プリント基板の設計を行う基板設計装置に係り、特にバイパスコンデンサの自動配置を行う基板設計装置に関する。 The present invention relates to a board design apparatus for designing a printed circuit board, and more particularly to a board design apparatus for automatically arranging bypass capacitors.
近年、プリント基板上における電子部品の配置やプリント基板の配線の配置等を含めたプリント基板の設計は、プリント基板設計CAD(Computer Aided Design)と言われる基板設計装置を用いて効率的に行われている。また、近年においては、プリント基板におけるEMC(Electro Magnetic Compatibility:電磁的両立性)の対策要求が高まっており、電磁的ノイズを低減するためにプリント基板上におけるバイパスコンデンサの設計が可能な基板設計装置も提案されている。 In recent years, printed circuit board design including the placement of electronic components and printed circuit board wiring on a printed circuit board has been performed efficiently using a printed circuit board design CAD (Computer Aided Design) board design apparatus. ing. In recent years, EMC (Electro Magnetic Compatibility) countermeasure requirements for printed circuit boards have increased, and a board design apparatus capable of designing bypass capacitors on printed circuit boards in order to reduce electromagnetic noise. Has also been proposed.
尚、基板上におけるバイパスコンデンサの設計が可能な従来の基板設計装置の詳細については、例えば以下の特許文献1〜4を参照されたい。
ところで、電磁的ノイズを低減するためには、プリント基板上における電子部品の電源ピンやグランドピンの近傍にバイパスコンデンサを近接させて配置し、電子部品の電源ピンやグランドピンとバイパスコンデンサとを接続する配線の配線長を極力短くする必要がある。しかしながら、上記の特許文献1〜4では、プリント基板に形成される配線長が所定長よりも長くなっているか否かをチェックしてはいるものの、バイパスコンデンサの配置を行う場合に電子部品の電源ピンやグランドピンとの位置関係が考慮されておらず、電磁的ノイズを低減させる観点からは十分でないと考えられる。 By the way, in order to reduce electromagnetic noise, a bypass capacitor is placed close to the power supply pin or ground pin of the electronic component on the printed circuit board, and the power supply pin or ground pin of the electronic component is connected to the bypass capacitor. It is necessary to shorten the wiring length as much as possible. However, in the above Patent Documents 1 to 4, although it is checked whether or not the wiring length formed on the printed circuit board is longer than a predetermined length, the power supply of the electronic component is used when the bypass capacitor is arranged. The positional relationship with the pin and the ground pin is not considered, and it is considered not sufficient from the viewpoint of reducing electromagnetic noise.
また、バイパスコンデンサは、電源に重畳されるノイズを除去するために設けられるものでり、経験上、ある電子部品の電源ピンと他の電子部品に電源を供給するために設けられる電源供給パターンとの間に配置される必要がある。つまり、れらの接続順が、ある電子部品の電源ピン、バイパスコンデンサ、及び電源供給パターンの順でなければならない。しかしながら、上記特許文献1〜4では、かかる接続順をチェックする機能がなかったため、電源に重畳されたノイズがバイパスコンデンサで除去されずに電源供給パターンを介して拡散され、この結果として電磁的ノイズを増加させる可能性があった。 In addition, the bypass capacitor is provided to remove noise superimposed on the power supply. From experience, a bypass capacitor is provided between a power supply pin of a certain electronic component and a power supply pattern provided to supply power to another electronic component. Need to be placed between. In other words, the order of connection must be the order of a power pin, a bypass capacitor, and a power supply pattern of a certain electronic component. However, in Patent Documents 1 to 4 described above, since there was no function for checking the connection order, the noise superimposed on the power supply is diffused through the power supply pattern without being removed by the bypass capacitor. There was a possibility of increasing.
本発明は上記事情に鑑みてなされたものであり、電磁的ノイズを低減し得るバイパスコンデンサを自動的に配置することができる基板設計装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a board designing apparatus capable of automatically arranging a bypass capacitor capable of reducing electromagnetic noise.
上記課題を解決するために、本発明の基板設計装置は、プリント基板の設計情報である基板データ(D1)を用いてバイパスコンデンサの自動配置を行う基板設計装置(1)において、前記基板データから前記プリント基板上に配置される電子部品に関するデータを抽出する抽出部(33)と、前記抽出部で抽出された電子部品に関するデータを用いて前記電子部品の電源ピンとグランドピンとの対応付けを行うピン対応付け部(34)と、前記ピン対応付け部により対応付けられた電源ピンとグランドピンとの間において、前記プリント基板上に配置すべきバイパスコンデンサから電源ピン及び前記グランドピンに延びるラッツ・ネストを最短にする位置を算出する位置算出部(35)と、前記位置算出部で算出された位置の周囲の状況に応じて前記バイパスコンデンサの位置を変更し、前記電源ピン及び前記グランドピンと前記バイパスコンデンサとの間の電流経路が最短になる位置を前記バイパスコンデンサを配置すべき位置に決定する位置決定部(36)とを備えることを特徴としている。
本発明によると、基板データからプリント基板上に配置される電子部品に関するデータが抽出され、抽出されたデータを用いて電子部品の電源ピンとグランドピントのペアリングが行われ、ペアリングされた電源ピンとグランドピンとの間において、ラッツ・ネストを最短にする位置が算出され、算出された位置の周囲の状況に応じて、電源ピン及びグランドピンとバイパスコンデンサとの間の電流経路が最短になるようにバイパスコンデンサを配置すべき位置が変更される。
また、本発明の基板設計装置は、前記ピン対応付け部が、前記電源ピン及び前記グランドピンに付されるピン名、前記電源ピン及び前記グランドピンの前記プリント基板上における座標情報、又はユーザによって指定される対応付け情報に基づいて前記電源ピンと前記グランドピンとの対応付けを行うことを特徴としている。
また、本発明の基板設計装置は、少なくとも前記電子部品の電源ピン及びグランドピン並びに前記位置決定部で位置が決定されたバイパスコンデンサの前記プリント基板上における位置を表示する表示部(13)を備えることを特徴としている。
また、本発明の基板設計装置は、前記位置決定部が、前記ピン対応付け部により対応付けられた電源ピン及び前記グランドピンの周囲に配線制限がされた信号ピンがある場合には、当該信号ピンからの配線引き出しが妨げられない位置に前記バイパスコンデンサの位置を決定することを特徴としている。
また、本発明の基板設計装置は、前記位置決定部で位置が決定されたバイパスコンデンサ、前記電子部品の電源ピン及び前記グランドピン、並びに他の電子部品に電源を供給する電源供給パターンの接続順が予め規定された接続順であるか否かを確認する確認部(38)を備えることを特徴としている。
また、本発明の基板設計装置は、前記確認部が、前記電子部品の電源ピンと前記バイパスコンデンサとが接続される配線の電圧降下を、当該配線の物理的特性と当該配線に流れる電流の時間変化率とを用いて求め、当該電圧降下が予め設定された値(D2)を超えてるか否かを確認することを特徴としている。
In order to solve the above-described problems, a board design apparatus according to the present invention includes a board design apparatus (1) that automatically places a bypass capacitor using board data (D1) that is design information of a printed board. An extraction unit (33) for extracting data related to the electronic component placed on the printed circuit board, and a pin for associating the power supply pin and the ground pin of the electronic component using the data related to the electronic component extracted by the extraction unit Between the association unit (34) and the power supply pin and the ground pin associated by the pin association unit, the rats nest extending from the bypass capacitor to be arranged on the printed circuit board to the power supply pin and the ground pin is the shortest. A position calculation unit (35) for calculating a position to be set, and a situation around the position calculated by the position calculation unit A position determination unit (36) for changing the position of the bypass capacitor and determining a position where the current path between the power supply pin and the ground pin and the bypass capacitor is shortest as a position where the bypass capacitor is to be disposed; It is characterized by comprising.
According to the present invention, data on an electronic component arranged on a printed circuit board is extracted from the board data, and the power pin of the electronic component and the ground pin are paired using the extracted data. The position where the rats nest is minimized is calculated between the ground pin and the current path between the power supply pin and the ground pin and the bypass capacitor is bypassed according to the situation around the calculated position. The position where the capacitor is to be placed is changed.
Further, in the board designing apparatus of the present invention, the pin associating unit includes a pin name assigned to the power supply pin and the ground pin, coordinate information of the power supply pin and the ground pin on the printed circuit board, or a user. The power supply pin and the ground pin are associated with each other based on designated association information.
The board designing apparatus of the present invention includes at least a power supply pin and a ground pin of the electronic component and a display unit (13) for displaying a position on the printed board of the bypass capacitor whose position is determined by the position determining unit. It is characterized by that.
In the board designing apparatus of the present invention, when the position determining unit includes a signal pin whose wiring is limited around the power pin and the ground pin associated by the pin associating unit, The position of the bypass capacitor is determined at a position where the wiring drawing from the pin is not hindered.
Further, the board designing apparatus of the present invention includes a bypass capacitor whose position is determined by the position determination unit, a power supply pin and a ground pin of the electronic component, and a connection order of power supply patterns for supplying power to other electronic components. Is provided with a confirmation unit (38) for confirming whether or not the connection order is defined in advance.
Further, in the board designing apparatus of the present invention, the confirmation unit determines the voltage drop of the wiring to which the power supply pin of the electronic component and the bypass capacitor are connected, the physical characteristics of the wiring and the time change of the current flowing through the wiring. It is characterized in that it is obtained using a rate and whether or not the voltage drop exceeds a preset value (D2).
本発明によれば、基板データからプリント基板上に配置される電子部品に関するデータを抽出し、抽出したデータを用いて電子部品の電源ピンとグランドピントのペアリングを行い、ペアリングされた電源ピンとグランドピンとの間において、ラッツ・ネストを最短にする位置を算出し、算出された位置の周囲の状況に応じて、電源ピン及びグランドピンとバイパスコンデンサとの間の電流経路が最短になるようにバイパスコンデンサを配置すべき位置を変更しているため、電子部品との間の配線の長さのみならず電子部品の電源ピン及びグランドピンとの相対的な位置関係をも考慮した位置にバイパスコンデンサを自動的に配置することができ、この結果として電磁的ノイズをより低減することができるという効果がある。 According to the present invention, data on an electronic component arranged on a printed circuit board is extracted from board data, and the power supply pin and ground focus of the electronic component are paired using the extracted data, and the paired power supply pin and ground Calculate the position where the rats nest is shortest between the pin and the bypass capacitor so that the current path between the power supply pin and the ground pin and the bypass capacitor becomes the shortest according to the situation around the calculated position. The bypass capacitor is automatically set to a position that takes into account not only the length of the wiring to the electronic component but also the relative positional relationship between the power supply pin and the ground pin of the electronic component. As a result, the electromagnetic noise can be further reduced.
以下、図面を参照して本発明の一実施形態による基板設計装置について詳細に説明する。図1は、本発明の一実施形態による基板設計装置の要部構成を示すブロック図である。図1に示す通り、本実施形態の基板設計装置1は、設計装置本体11、入力装置12、及び表示装置13(表示部)を備えており、ユーザによる入力装置12を介した指示に応じて設計装置本体11がプリント基板の設計を行い、その結果を表示装置13に適宜表示するものである。
Hereinafter, a substrate design apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a main configuration of a substrate design apparatus according to an embodiment of the present invention. As shown in FIG. 1, the board design apparatus 1 of the present embodiment includes a design apparatus
設計装置本体11は、CPU(中央処理装置)21、RAM22、及びハードディスク23を備える。CPU21は、ハードディスク23に格納された各種のプログラム(図示省略)に従って、入力装置12を介したユーザの指示に応じたプリント基板の設計を行う。具体的には、CPU21がハードディスク23に格納された各種プログラムを読み出すことにより、CPU21上には部品配置修正部31、配線配置修正部32、部品抽出部33(抽出部)、ペアリング部34(ピン対応付け部)、位置算出部35、位置決定部36、配線修正部37、及びチェック部38(確認部)が実現され、これらが協働してプリント基板の設計を行う。
The design apparatus
部品配置修正部31は、ユーザによる入力装置12の操作に応じて、IC(Integrated Circuit:集積回路)等の電子部品のプリント基板上への配置、及び既にプリント基板上に配置された電子部品の位置の修正等を行う。配線配置修正部32は、ユーザによる入力装置12の操作に応じて、プリント基板上に形成される配線の配置及び、既にプリント基板上に配置された配線の修正等を行う。
The component
部品抽出部33は、ユーザによって作成されてハードディスク23に記録されている基板データD1を読み出し、基板データD1からプリント基板上に配置される電子部品に関するデータを抽出する。尚、ここで抽出されるデータとしては、例えば電子部品や配線の種類を示すデータ、プリント基板上における電子部品や配線の位置を示すデータ、電子部品のピンの種類及びその位置を示すデータ等が挙げられる。
The
ペアリング部34は、部品抽出部33で抽出された電子部品に関するデータを用いて電子部品の電源ピンとグランドピンとの対応付け(ペアリング)を行う。ここで、ペアリング部34は、例えば、電子部品の電源ピン及びグランドピンに付されるピン名、電子部品の電源ピン及びグランドピンのプリント基板上における座標値、又はユーザによって指定される対応付け情報等に基づいて電源ピンとグランドピンとのペアリングを行う。
The
図2は、電源ピンとグランドピンとのペアリングの例を示す図であって、(a)はQFP(Quad Flat Package)タイプの電子部品の場合におけるペアリングの例を示す図であり、(b)はBGA(Ball Grid Array)タイプの電子部品の場合におけるペアリングの例を示す図である。尚、ここでは、電源ピン及びグランドピンのプリント基板上における座標値に基づいてペアリングを行うものとする。また、図2中の記号「V」が付された矩形領域は電子部品の電源ピンが接続されるランド、記号「G」が付された矩形領域は電子部品のグランドピンが接続されるランド、記号が付されていない矩形領域は電子部品の信号ピンが接続されるランドをそれぞれ示している。 FIG. 2 is a diagram illustrating an example of pairing between a power supply pin and a ground pin. FIG. 2A is a diagram illustrating an example of pairing in the case of a QFP (Quad Flat Package) type electronic component, and FIG. These are figures which show the example of pairing in the case of a BGA (Ball Grid Array) type electronic component. Here, pairing is performed based on the coordinate values of the power supply pins and the ground pins on the printed circuit board. In FIG. 2, the rectangular region with the symbol “V” is a land to which the power pin of the electronic component is connected, and the rectangular region with the symbol “G” is a land to which the ground pin of the electronic component is connected. The rectangular area without the symbol indicates each land to which the signal pin of the electronic component is connected.
QFPタイプの電子部品の場合には、電源ピンとグランドピンとが近接して配置されることが多い。このため、図2(a)において符号P1を付して示す通り、ペアリング部34は、電源ピンと最近接するグランドピンとのペアリングを行う。これに対し、BGAタイプの電子部品の場合には、複数のグランドピンの周囲に複数の電源ピンが配置されることが多い。このため、図2(b)において符号P2を付して示す通り、ペアリング部34は、電源ピンと最近接するグランドピンとのペアリングを優先して行い、最近接するグランドピンが不足する場合には、最も距離が近い位置に配置されたグランドピンとのペアリングを行う。
In the case of a QFP type electronic component, the power supply pin and the ground pin are often arranged close to each other. For this reason, the
尚、ここでは、説明を簡単にするために、電源ピンとグランドピンとが1対1でペアリングされる場合を例に挙げている。しかしながら、1つのグランドピンに対して複数の電源ピンがペアリングされていても良く、逆に、1つの電源ピンに対して複数のグランドピンがペアリングされていても良い。また、ペアリング部34は、電子部品の電源ピン及びグランドピンに付されるピン名を用いてペアリングを行う場合には、同一名又は似通ったピン名が付されている電源ピン及びグランドピンを抽出してペアリングし、ユーザによって指定される対応付け情報を用いる場合には、その対応付け情報に従って電源ピンとグランドピンとのペアリングを行う。
Here, in order to simplify the description, a case where a power supply pin and a ground pin are paired on a one-to-one basis is taken as an example. However, a plurality of power supply pins may be paired with one ground pin, and conversely, a plurality of ground pins may be paired with one power supply pin. In addition, when performing pairing using the pin names attached to the power supply pins and the ground pins of the electronic component, the
位置算出部35は、ペアリング部34によりペアリングされた電源ピンとグランドピンとの間において、電源ピン及びグランドピンに延びるラッツ・ネストが最短になるバイパスコンデンサの位置を算出するとともに、そのラッツ・ネストを作成する。ここで、ラッツ・ネストとは、周知の通り、結線すべき端子と端子との間を直線で結んだネットをいい、端子間の結線が完了すると消滅するものである。このラッツ・ネストの表示・非表示により、端子間の結線状態を直感的且つ容易に把握することができるため、プリント基板の設計を行う上で極めて有用である。
The
位置決定部36は、位置算出部25で算出された位置の周囲の状況に応じてバイパスコンデンサの位置を変更し、電源ピン及びグランドピンとバイパスコンデンサとの間の電流経路が最短になる位置を、バイパスコンデンサを配置すべき位置に決定する。例えば、電源ピンとグランドピンとの周辺に配線制限のある信号ピンがある場合には、バイパスコンデンサの位置を、その信号ピンの配線引き出しを妨げない位置に変更する。ここで、配線制限とは、差動ペア信号配線のように隣接して配置すべきという制限、配線長を等しくすべきという制限、配線長を所定長にすべきという制限、その他の配線に関する制限をいう。尚、位置決定部36は、ハードディスク23に記録された基板データD1から位置算出部25で算出された位置の周囲の状況を認識して上述した位置変更を自動的に実行する。
The
また、位置決定部36は、上記の配線制限によってバイパスコンデンサをプリント基板の表面に配置できない場合には、バイパスコンデンサの位置をプリント基板の裏面であって表面のペアリングされた信号ピン及びグランドピンに対して極力近くなる位置に変更する。図3は、バイパスコンデンサの位置変更の例を示す図である。図3に示す通り、電源ピンが接続されるランド(記号「V」が付された矩形領域)と、グランドピンが接続されるランド(記号「G」が付された矩形領域)との間に差動ペア信号配線L1,L2が配置されている場合には、これら差動ペア信号配線L1,L2の間にバイパスコンデンサを接続するための配線を配置することはできない。かかる場合に、図3に示す通り、バイパスコンデンサBPをプリント基板の裏面に配置するのが好適である。
Further, when the bypass capacitor cannot be disposed on the surface of the printed circuit board due to the above wiring restriction, the
配線修正部37は、ユーザによる入力装置12の操作に応じて、バイパスコンデンサが配置されたプリント基板上の配線の修正するとともにプリント基板上における位置を確定する処理を行う。チェック部38は、電子部品の電源ピン、バイパスコンデンサ、及び他の電子部品に電源を供給するために設けられる電源供給パターンの接続順が予め規定された接続順であるか否かをチェックする。また、電子部品の電源ピンとバイパスコンデンサとが接続される配線の電圧降下を、配線の物理的特性と配線に流れる電流の時間変化率とを用いて求め、この電圧降下が予め設定された値を超えてるか否かをチェックする。尚、電圧降下に対する閾値は、ハードディスク23にチェック条件D2として記録されている。
The
図4は、マイクロストリップラインの断面図である。図4に示す通り、マイクロストリップラインは、厚みhの絶縁体からなる基板40と、基板40の裏面一面に形成された金属層41と、その表面に形成された幅がWであって厚みがtの配線42とを備える構造である。かかる構造のマイクロストリップラインの単位長さ当たりのインダクタンスL[μH/cm]は以下の式で表される。但し、下式中のμ0は真空中の透磁率であり、μrは導体の比透磁率である。
L=(μ0・μr/2π)(ln(5.98h/(0.8W+t))+(1/4))
FIG. 4 is a cross-sectional view of the microstrip line. As shown in FIG. 4, the microstrip line has a
L = (μ 0 · μ r /2π)(ln(5.98h/(0.8W+t))+(1/4))
配線の電圧降下V[V]は、上記式に示されるインダクタンスLを用いて以下の式で表される。
V=L・(di/dt)
ここで、上記のインダクタンスは、配線の物理的特性(基板40の厚みh、配線の幅W及び厚みt)によって求められる。また、上式中の(di/dt)は配線に流れる電流の時間変化率である。従って、電子部品の電源ピンとバイパスコンデンサとが接続される配線の電圧降下は、配線の物理的特性と配線に流れる電流の時間変化率とを用いて求められると言うことができる。
The voltage drop V [V] of the wiring is expressed by the following equation using the inductance L shown in the above equation.
V = L · (di / dt)
Here, the inductance is determined by physical characteristics of the wiring (the thickness h of the
RAM22は、揮発性のメモリであり、CPU21で行われる処理で用いられる各種変数の値や、プリント基板の設計途中のデータ等を一時的に記憶する。ハードディスク23は、前述したユーザによって作成された基板データD1及びチェック部38で用いられるチェック条件D2を記憶するとともに、図1中の部品配置修正部31〜チェック部38を実現する各種プログラム(図示省略)を記憶する。
The
入力装置12は、キーボードやマウス等を備えており、ユーザの操作に応じた操作情報を設計装置本体11に出力する。表示装置13は、CRT(Cathode Ray Tube)又は液晶表示装置等を備えており、設計装置本体11で設計された結果を表示する。具体的には、少なくとも電子部品の電源ピン及びグランドピン並びに位置決定部36で位置が決定されたバイパスコンデンサのプリント基板上における位置を表示する。
The
次に、上記構成における基板設計装置1を用いたプリント基板の設計手順について説明する。図5は、プリント基板の設計手順の概要を示すフローチャートである。プリント基板の設計が開始されると、まずユーザの操作によってプリント基板上への電子部品の配置が行われる(ステップS11)。具体的には、ユーザが表示装置13の表示内容を参照しつつ入力装置12を操作して、電子部品を配置すべき位置及びその位置に配置する電子部品の種類を指定する。すると、部品配置修正部31がユーザによって指定された電子部品の指示位置への配置を実行する。
Next, a printed circuit board design procedure using the circuit board design apparatus 1 having the above-described configuration will be described. FIG. 5 is a flowchart showing an outline of a printed circuit board design procedure. When the design of the printed circuit board is started, first, electronic components are arranged on the printed circuit board by a user operation (step S11). Specifically, the user operates the
プリント基板上に複数の電子部品を配置する必要がある場合には、ユーザによって上記と同様の操作が繰り返される。尚、ユーザの操作によって、新たな電子部品の配置のみならず、既にプリント基板上に配置した電子部品の位置及び種類の修正も可能である。電子部品の配置が終了すると、以上の操作によって作成されたデータは、基板データD1としてハードディスク23に記録される。
When it is necessary to arrange a plurality of electronic components on the printed circuit board, the same operation as described above is repeated by the user. In addition, not only the arrangement of new electronic components but also the position and type of electronic components already arranged on the printed circuit board can be corrected by user operation. When the arrangement of the electronic components is completed, the data created by the above operation is recorded on the
次に、ユーザの操作によってプリント基板上への配線の配置が行われる(ステップS12)。具体的には、ユーザが表示装置13の表示内容を参照しつつ入力装置12を操作して、配線を配置すべき位置を指定する。すると、配線配置修正部32がユーザによって指定された配線の指示位置への配置を実行する。プリント基板上に複数の配線を配置する必要がある場合には、ユーザによって上記と同様の操作が繰り返される。尚、電子部品を配置する場合と同様に、新たな配線の配置のみならず既にプリント基板上に配置した配線の修正も可能である。電子部品の配置が終了すると、以上の操作によって作成されたデータが、基板データD1に追加されてハードディスク23に記録される。
Next, the wiring is arranged on the printed board by the user's operation (step S12). Specifically, the user operates the
プリント基板上への電子部品及び配線の配置が終了すると、プリント基板上にバイパスコンデンサを自動配置する処理が行われる(ステップS13)。図6は、プリント基板上にバイパスコンデンサを自動配置する処理の詳細を示すフローチャートである。尚、本実施形態では、基板上に配置するバイパスコンデンサの数(例えば、20個)がユーザによって予め設定されているとする。 When the arrangement of the electronic components and the wiring on the printed board is completed, a process of automatically placing a bypass capacitor on the printed board is performed (step S13). FIG. 6 is a flowchart showing details of a process for automatically arranging a bypass capacitor on a printed circuit board. In the present embodiment, it is assumed that the number of bypass capacitors (for example, 20) arranged on the substrate is preset by the user.
処理が開始されると、部品抽出部33がハードディスク23に記録されている基板データD1を読み出し、基板データD1からプリント基板上に配置される電子部品に関するデータを抽出する(ステップS21)。具体的には、例えば電子部品の種類を示すデータ、プリント基板上における電子部品の位置を示すデータ、ピンの種類及びその位置を示すデータ等を抽出する。
When the process is started, the
電子部品に関するデータの抽出が終了すると、ペアリング部34によって抽出されたデータを用いた電源ピンとグランドピンとのペアリングが行われる(ステップS22)。具体的には、例えば図2を用いて説明した通り、抽出されたデータに含まれる電子部品の電源ピン及びグランドピンのプリント基板上における座標値を用い、電源ピンと最隣接するグランドピンとのペアリングが行われる。尚、ここでのペアリングは、プリント基板上に設けられた複数の電子部品のうちの1つの電子部品に対して行われ、また、1つの電子部品について複数のペアリングが可能な場合には複数のペアリングが実行される。 When the extraction of the data regarding the electronic component is completed, the power supply pin and the ground pin are paired using the data extracted by the pairing unit 34 (step S22). Specifically, for example, as described with reference to FIG. 2, the power supply pin and the ground pin adjacent to each other are paired using the coordinate values on the printed circuit board of the power supply pin and the ground pin of the electronic component included in the extracted data. Is done. Here, the pairing is performed for one electronic component among a plurality of electronic components provided on the printed circuit board, and when a plurality of pairings are possible for one electronic component. Multiple pairings are performed.
次に、位置算出部35において、ペアリングされた電源ピン及びグランドピン間でラッツ・ネストを最短とするバイパスコンデンサの位置の算出(ステップS23)が行われると同時にラッツ・ネストの作成が行われる(ステップS24)。以上の処理が終了すると、位置算出部35によって算出されたバイパスコンデンサの位置を、その位置の周囲の状況に応じて変更する処理が位置決定部36で行われる(ステップS25)。
Next, the
具体的には、位置算出部35で算出された位置の周辺に配線制限のある信号ピンがある場合には、バイパスコンデンサの位置を、その信号ピンの配線引き出しを妨げない位置、又は、図3に示した通りプリント基板の裏面であって表面のペアリングされた信号ピン及びグランドピンに対して極力近くなる位置に変更する。このとき、バイパスコンデンサの位置が変更されても、そのバイパスコンデンサから電子部品の電源ピン又はグランドピンに接続されているラッツ・ネストの接続関係は保持されて変更されることはない、
Specifically, when there is a signal pin with a wiring restriction around the position calculated by the
以上の処理が終了すると、未使用のバイパスコンデンサの有無が位置決定部36において判断される(ステップS26)。つまり、プリント基板上のバイパスコンデンサの数が、予め設定されたバイパスコンデンサの数(例えば、20個)を越えたか否かが判断される。未使用のバイパスコンデンサがあると判断した場合(判断結果が「YES」)の場合には、位置決定部36は未使用のバイパスコンデンサを、ステップS23で算出した位置又はステップS25で変更した位置に配置する(ステップS27)。
When the above processing is completed, the
これに対し、未使用のバイパスコンデンサが無いと判断した場合(ステップS26の判断結果が「NO」の場合)には、位置決定部36は新たなバイパスコンデンサを作成する(ステップS28)。そして、この新たに作成したバイパスコンデンサを、ステップS23で算出した位置又はステップS25で変更した位置に配置する(ステップS29)。
On the other hand, when it is determined that there is no unused bypass capacitor (when the determination result of step S26 is “NO”), the
バイパスコンデンサの配置が終了すると、電源ピンとグランドピンとの残りのペアが有るか否かがCPU21で判断される(ステップS30)。残りのペアがあるとCPU21で判断された場合(判断結果が「YES」の場合)には、位置算出部35において、そのペアについてラッツ・ネストを最短とするバイパスコンデンサの位置の算出が行われる(ステップS23)。
When the placement of the bypass capacitor is completed, the
一方、ステップS30で残りのペアが無いと判断された場合(判断結果が「NO」の場合)には、CPU21はステップS21で抽出された電子部品の残りが有るか否かが判断される(ステップS31)。残りの電子部品があるとCPU21で判断された場合(判断結果が「YES」の場合)には、ペアリング部34において残りの電子部品についてのペアリングが行われる(ステップS22)。これに対し。ステップS31で残りの電子部品が無いと判断された場合(判断結果が「NO」の場合)には、図6に示すプリント基板上にバイパスコンデンサを自動配置する一連の処理が終了する。
On the other hand, when it is determined in step S30 that there is no remaining pair (when the determination result is “NO”), the
バイパスコンデンサの自動配置処理が終了すると、配線確定処理が行われる(ステップS14)。図7は、配線確定処理の詳細を示すフローチャートである。処理が開始されると、まずユーザの操作によってラッツ・ネストで結ばれているピン間の配線の修正が行われる(ステップS41)。具体的には、ユーザが表示装置13の表示内容を参照しつつ入力装置12を操作して、配線を行うべき箇所のラッツ・ネスト(バイパスコンデンサと電子部品の電源ピン及びグランドピンとを接続しているラッツ・ネスト)を特定する。
When the automatic placement process of the bypass capacitor is completed, a wiring determination process is performed (step S14). FIG. 7 is a flowchart showing details of the wiring determination process. When the processing is started, first, the wiring between pins connected by rats nest is corrected by a user operation (step S41). Specifically, the user operates the
すると、特定されたラッツ・ネストは、配線修正部37によって伸縮可能な状態(ラバーバンド状態)にされる。この状態で、ユーザが入力装置12を操作してラッツ・ネストを伸縮させ、プリント基板上にいてラッツ・ネストが通る一点又は複数点の位置を確定させる操作を行うと、配線修正部37は上記の操作で確定された点を通り、バイパスコンデンサと電源ピン又はグランドピンとの間を接続する配線を配置する。以上の処理によって、配線(バイパスコンデンサと電子部品の電源ピン及びグランドピンとを接続しているラッツ・ネスト)の修正が行われる。尚、修正が行われた配線に関するデータは、基板データD1に追加されてハードディスク23に記録される。
Then, the identified rats nest is brought into a stretchable state (rubber band state) by the
以上の処理が終了すると、電子部品の電源ピン、バイパスコンデンサ、及び他の電子部品に電源を供給するために設けられる電源供給パターンの接続順が予め規定された接続順であるか否かのチェック、並びに、電圧降下が予め設定された値を超えてるか否かのチェックが、チェック部により行われる(ステップS42)。具体的には、チェック部38は、ハードディスク23に記録された基板データD1から、電子部品の電源ピン、バイパスコンデンサ、及びこれらを接続する配線に関するデータを抽出し、電子部品の電源ピンと電源供給パターンとを接続する配線の、電源ピンと電源供給パターンとの間にバイパスコンデンサが接続されているか否かをチェックする。
When the above processing is completed, it is checked whether or not the connection order of the power supply pattern provided to supply power to the power pins of the electronic component, the bypass capacitor, and other electronic components is a predetermined connection order. In addition, the check unit checks whether or not the voltage drop exceeds a preset value (step S42). Specifically, the
また、チェック部38は、前述した配線の物理的特性と配線に流れる電流の時間変化率とから配線の電圧降下Vを求める式を用いて配線の電圧降下を算出し、ハードディスク23にチェック条件D2として記録されている閾値を読み出して、算出した電圧降下が閾値を越えるか否かをチェックする。以上のチェックが終了すると、チェック部38はエラーの有無を判断する(ステップS43)。
Further, the
エラーが無いと判断した場合(ステップS43の判断結果が「YES」の場合)には、チェック部38は、ステップS41で配置した配線を確定して、その配線を示すデータをハードディスク23に記録された基板データD1に追加する。これに対し、エラーが有ると判断した場合(ステップS43の判断結果が「NO」の場合)には、チェック部38は、表示装置13に対してエラー表示を行う(ステップS45)。以上の処理によって、図7に示す一連の配線確定処理が終了する。
When it is determined that there is no error (when the determination result in step S43 is “YES”), the
尚、図7においては、説明を簡単にするためにステップS45のエラー表示後に配線確定処理を終了させているが、ユーザの必要に応じて再度ステップS41に戻って配線の修正を可能にするのが好適である。以上の処理によって、本実施形態の基板設計装置1を用いたプリント基板の設計手順が終了する。以上の手順によって設計されたプリント基板は、表示装置13に表示される。
In FIG. 7, for the sake of simplicity, the wiring determination process is terminated after the error is displayed in step S45. However, if necessary, the process returns to step S41 again so that the wiring can be corrected. Is preferred. With the above processing, the printed circuit board design procedure using the substrate design apparatus 1 of this embodiment is completed. The printed circuit board designed by the above procedure is displayed on the
図8は、本実施形態の基板設計装置1を用いて設計されたプリント基板の表示例を示す図であって、(a)はQFPタイプの電子部品の場合における表示例を示す図であり、(b)はBGAタイプの電子部品の場合における表示例を示す図である。図8(a)に示す通り、QFPタイプの電子部品の場合には、バイパスコンデンサBP11の電極が電源ピン及びグランドピンに共に隣接するように配置されているのが分かる。また、バイパスコンデンサBP12については、グランドピンに対してはある距離をもって離間した位置に配置されているが、電源ピンに対しては極力隣接する位置に配置されているのが分かる。 FIG. 8 is a diagram illustrating a display example of a printed circuit board designed using the substrate design apparatus 1 of the present embodiment, and FIG. 8A is a diagram illustrating a display example in the case of a QFP type electronic component, (B) is a figure which shows the example of a display in the case of a BGA type electronic component. As shown in FIG. 8A, in the case of the QFP type electronic component, it can be seen that the electrode of the bypass capacitor BP11 is disposed so as to be adjacent to both the power supply pin and the ground pin. Further, the bypass capacitor BP12 is disposed at a position separated from the ground pin by a certain distance, but it can be seen that the bypass capacitor BP12 is disposed at a position adjacent to the power supply pin as much as possible.
また、図8(b)に示す通り、BGAタイプの電子部品の場合には、例えばバイパスコンデンサBP21は、配線K1によって相互に接続された4つの電源ピンQ1からなる電源ピン群に一方の電極が近接するように配置されているのが分かる。同様に、バイパスコンデンサBP22は、配線K2によって相互に接続された6つの電源ピンQ2からなる電源ピン群に一方の電極が近接するように配置されているのが分かる。 Further, as shown in FIG. 8B, in the case of a BGA type electronic component, for example, the bypass capacitor BP21 has one electrode in a power supply pin group consisting of four power supply pins Q1 connected to each other by a wiring K1. It can be seen that they are arranged close to each other. Similarly, it can be seen that the bypass capacitor BP22 is arranged so that one electrode is close to the power supply pin group including the six power supply pins Q2 connected to each other by the wiring K2.
図9は、本実施形態の基板設計装置1を用いて設計されたプリント基板の他の表示例を示す図である。図9に示す表示例では、4つの層L11,L12,L13,L14からなる基板と、基板の表面側にSOP(Small Outline Package)タイプの電子部品50とバイパスコンデンサ60とが配置されたプリント基板の平面図及び断面図が表示されている。尚、基板の層L12は電源ベタ面B1とされ、層L13はグランドベタ面B2とされている。
FIG. 9 is a diagram showing another display example of the printed circuit board designed using the substrate design apparatus 1 of the present embodiment. In the display example shown in FIG. 9, a printed circuit board in which a board composed of four layers L11, L12, L13, and L14, and a SOP (Small Outline Package) type
図9に示す通り、電子部品50の電源ピン52は配線71によってバイパスコンデンサ60の一方の電極61に接続されており、電子部品50のグランドピン51はバイア(ビア)H1を介してグランドベタ面B2に接続されているのが分かる。また、バイパスコンデンサ60の一方の電極61は配線72によってバイアH2に接続されており、他方の電極62はバイアH3に接続されているのが分かる。
As shown in FIG. 9, the
本実施形態では、以上の基板上における電子部品50及びバイパスコンデンサ60の配置及び接続状態を示す表示に加えて、基板表面側における電流経路R11,R12及び基板の内側(バイアH1,H3及びグランドベタ面B2)における電流計路R21が表示される。図9に例示する電流経路が加えられたプリント基板の平面図及び断面図を表示することにより、電流経路を直感的且つ容易に把握することができ、ユーザが電流経路や電子部品50及びバイパスコンデンサ60の接続順を短時間且つ容易に確認することができる。
In the present embodiment, in addition to the display indicating the arrangement and connection state of the
ここで、電源ベタ面B1やグランドベタ面B2内に中抜き部位(金属層が形成されていない部位)がある場合には、電源ベタ面B1やグランドベタ面B2を通る電流経路は直線にならなず、中抜き部位を避けた曲線経路となることがある。このため、図9に示すプリント基板の平面図及び断面図に加えて、電源ベタ面B1やグランドベタ面B2内の電流経路の表示も可能にするのが好ましい。 Here, when there is a hollow portion (a portion where the metal layer is not formed) in the power solid surface B1 or the ground solid surface B2, the current path passing through the power solid surface B1 or the ground solid surface B2 becomes a straight line. In some cases, the curved path avoids the hollow portion. Therefore, in addition to the plan view and the cross-sectional view of the printed circuit board shown in FIG. 9, it is preferable to enable display of current paths in the power supply plane B1 and the ground plane B2.
図10は、グランドベタ面B2内における電流経路の一例を示す平面図である。図10に示す例では、グランドベタ面B2の両端部にバイアH1,H3が表示されるとともに、グランドベタ面B2に形成された中抜き部位Z1〜Z5も表示されている。図10を参照すると、バイアH1とバイアH3との間の電流経路R21は、中抜き部位Z1〜Z5を避けた曲線経路であることが分かる。また、中抜き部位Z3,Z4の間隔G1、及び中抜き部位Z4,Z5の間隔G2がユーザによって予め設定された最小間隔よりも小さい場合には、電流経路R21がそれらを避けた経路になるのが分かる。 FIG. 10 is a plan view showing an example of a current path in the ground plane B2. In the example shown in FIG. 10, vias H1 and H3 are displayed at both ends of the ground plane B2, and hollow portions Z1 to Z5 formed on the ground plane B2 are also displayed. Referring to FIG. 10, it can be seen that the current path R21 between the via H1 and the via H3 is a curved path that avoids the hollow portions Z1 to Z5. Further, when the gap G1 between the hollow portions Z3 and Z4 and the gap G2 between the hollow portions Z4 and Z5 are smaller than the minimum interval preset by the user, the current path R21 is a path that avoids them. I understand.
以上説明した通り、本実施形態では、基板データD1からプリント基板上に配置される電子部品に関するデータを抽出し、抽出したデータを用いて電子部品の電源ピンとグランドピントのペアリングを行っている。そして、ペアリングされた電源ピンとグランドピンとの間において、ラッツ・ネストを最短にする位置を算出し、算出された位置の周囲の状況に応じて、電源ピン及びグランドピンとバイパスコンデンサとの間の電流経路が最短になるようにバイパスコンデンサを配置すべき位置を変更している。 As described above, in the present embodiment, data related to electronic components arranged on the printed circuit board is extracted from the board data D1, and the power supply pins and the ground focus of the electronic parts are paired using the extracted data. Then, the position where the rats nest is minimized is calculated between the paired power supply pin and the ground pin, and the current between the power supply pin and the ground pin and the bypass capacitor is calculated according to the situation around the calculated position. The position where the bypass capacitor should be arranged is changed so that the path becomes the shortest.
このため、電子部品との間の配線の長さのみならず電子部品の電源ピン及びグランドピンとの相対的な位置関係をも考慮した位置にバイパスコンデンサを自動的に配置することができるため、電磁的ノイズをより低減することができる。具体的には、プリント基板から10m離間した位置での放射ノイズのピーク値を20dB程度低下させることができる。 For this reason, the bypass capacitor can be automatically arranged at a position that takes into consideration not only the length of the wiring between the electronic component but also the power supply pin and the ground pin of the electronic component. Noise can be further reduced. Specifically, the peak value of the radiation noise at a position 10 m away from the printed circuit board can be reduced by about 20 dB.
また、本実施形態では、電磁的なノイズを低減し得る位置にバイパスコンデンサが自動的に配置されるため、設計に要する時間を短縮することができるとともに、プリント基板から放射されるノイズがユーザ(基板設計者)のスキルに大きく左右されるといった事態を防止することもできる。更に、設計されたプリント基板を電流経路と共に表示するといった多種多様な形で表示装置13に表示することができるため、設計者への教育的効果も得られる。
In this embodiment, since the bypass capacitor is automatically arranged at a position where electromagnetic noise can be reduced, the time required for design can be shortened, and noise radiated from the printed circuit board can be reduced by the user ( It is also possible to prevent a situation that is greatly influenced by the skill of the board designer). Furthermore, since the designed printed circuit board can be displayed on the
以上、本発明の実施形態による基板設計装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、設計されたプリント基板の平面図及び断面図を表示装置13に表示する場合を例に挙げて説明したが、3次元表示等の任意の表示方法を用いることができる。また、図8(b)に示す通り、複数の電源ピンに対してバイパスコンデンサが接続される場合においては、図7中のステップS42のチェック時に複数の電源ピンとバイパスコンデンサが多対多の接続関係になっているかのチェックを行っても良い。
As described above, the substrate design apparatus according to the embodiment of the present invention has been described, but the present invention is not limited to the above embodiment, and can be freely changed within the scope of the present invention. For example, in the above-described embodiment, the case where the plan view and the cross-sectional view of the designed printed board are displayed on the
1 基板設計装置
13 表示装置
33 部品抽出部
34 ペアリング部
35 位置算出部
36 位置決定部
38 チェック部
D1 基板データ
D2 チェック条件
DESCRIPTION OF SYMBOLS 1 Board |
Claims (6)
前記基板データから前記プリント基板上に配置される電子部品に関するデータを抽出する抽出部と、
前記抽出部で抽出された電子部品に関するデータを用いて前記電子部品の電源ピンとグランドピンとの対応付けを行うピン対応付け部と、
前記ピン対応付け部により対応付けられた電源ピンとグランドピンとの間において、前記プリント基板上に配置すべきバイパスコンデンサから電源ピン及び前記グランドピンに延びるラッツ・ネストを最短にする位置を算出する位置算出部と、
前記位置算出部で算出された位置の周囲の状況に応じて前記バイパスコンデンサの位置を変更し、前記電源ピン及び前記グランドピンと前記バイパスコンデンサとの間の電流経路が最短になる位置を前記バイパスコンデンサを配置すべき位置に決定する位置決定部と
を備えることを特徴とする基板設計装置。 In board design equipment that automatically places bypass capacitors using board data, which is design information for printed circuit boards,
An extraction unit for extracting data on electronic components arranged on the printed circuit board from the board data;
A pin association unit that associates power pins and ground pins of the electronic component using data related to the electronic component extracted by the extraction unit;
Position calculation for calculating a position where the ratsnest extending from the bypass capacitor to be arranged on the printed circuit board to the power supply pin and the ground pin is the shortest between the power supply pin and the ground pin associated by the pin association unit And
The position of the bypass capacitor is changed according to the situation around the position calculated by the position calculation unit, and the position where the current path between the power supply pin and the ground pin and the bypass capacitor is shortest is the bypass capacitor. And a position determining unit that determines a position to be arranged.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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Country Status (1)
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