JP2009151345A - Method and device for driving plasma display - Google Patents
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Abstract
Description
本発明は、プラズマディスプレイの駆動方法及び装置に係わり、特にプラズマディスプレイにおける放電セルの放電を制御する制御電圧の駆動方法及び装置に関する。 The present invention relates to a plasma display driving method and apparatus, and more particularly to a control voltage driving method and apparatus for controlling discharge of discharge cells in a plasma display.
近年、従来からのブラウン管(CRT)表示装置に代わって、薄型軽量で画面歪みが少なく、かつ、地磁気の影響を受けにくい、液晶やプラズマを封止したフラットパネル型のディスプレイ装置が普及しつつある。 In recent years, flat panel display devices sealed with liquid crystal or plasma, which are thin and light, have little screen distortion, and are less susceptible to geomagnetism, are becoming popular in place of conventional cathode ray tube (CRT) display devices. .
この中でも特に、自発光型で、より広い視野角を有し、大型パネルの作成が比較的容易なプラズマディスプレイ装置が次世代のカラー画像表示装置として注目されている。 Among these, in particular, a plasma display device that is self-luminous, has a wider viewing angle, and is relatively easy to produce a large panel is attracting attention as a next-generation color image display device.
このようなプラズマディスプレイ装置では、図9に示すように、表示の最小単位となる画素900が、水平垂直の解像度に対応して2次元的に配置されている。さらに、1つの画素900は、赤(R)の放電セル901と、緑(G)の放電セル902と、青(B)の放電セル903と、の3つの放電セルにより構成されており、各放電セル901、902、903の発光量を制御することによりカラー表示を実現している。
In such a plasma display device, as shown in FIG. 9,
次に、一般的な3電極ACプラズマディスプレイの各放電セルの電極構造の概要を図10に示す。 Next, FIG. 10 shows an outline of the electrode structure of each discharge cell of a general three-electrode AC plasma display.
図10において、901、902、903は、それぞれ、赤(R)、緑(G)、青(B)の放電セル、910は共通維持電極、911はライン単位で独立した独立維持電極、907、908、909はアドレス電極である。 In FIG. 10, 901, 902, and 903 are red (R), green (G), and blue (B) discharge cells, 910 is a common sustain electrode, 911 is an independent sustain electrode in units of lines, 907, Reference numerals 908 and 909 denote address electrodes.
放電セル910、902、903を発光させるためには、アドレス電極907、908、909と独立維持電極911間のアドレス放電により放電セル内に放電しやすい環境を形成し、サステインパルス期間に共通維持電極910と独立維持電極911の間にサステインパルスを印加する。これにより、アドレス制御期間中にアドレス放電によって指定されたセルの放電が行われる。
In order to cause the
この放電で発生する紫外線によりセル内に塗布された蛍光体904、905、906が発光し、R、G、Bの発光が行われる。
The
なお、この発光強度はサステインパルス数にほぼ比例したものとなる。 Note that the emission intensity is substantially proportional to the number of sustain pulses.
プラズマディスプレイ装置においては、R、G、Bの各放電セルの発光量を制御して中間階調を表示する方式として、いわゆるサブフィールド方式が採用されている。このサブフィールド方式では、図11に示すように、1フィールドを時間軸上で複数のサブフィールドに分割して各サブフィールドに固有の発光重みを割り当て、各サブフィールドでの発光の有無を制御することにより輝度の階調を表現する。 In the plasma display device, a so-called subfield method is employed as a method for displaying the intermediate gradation by controlling the light emission amount of each of the R, G, and B discharge cells. In this sub-field method, as shown in FIG. 11, one field is divided into a plurality of sub-fields on the time axis, a specific light emission weight is assigned to each sub-field, and the presence / absence of light emission in each sub-field is controlled. Thus, the luminance gradation is expressed.
図11は、1フィールドを6つのサブフィールドSF0〜SF5に分割した場合を一例として示したものである。そして、この図11に示した例においては、フィールド先頭のサブフィールドSF0では、すべての放電セルに対して無条件にリセット放電を行わせる全リセット期間90aと、この期間90aに続くアドレス期間92aと、サステイン期間93aとにより構成されている。
FIG. 11 shows an example in which one field is divided into six subfields SF0 to SF5. In the example shown in FIG. 11, in the subfield SF0 at the head of the field, an all
サブフィールドSF0以外のサブフィールドSF1からSF5は、前サブフィールドで発光した放電セルのみ選択的にリセット放電するSFリセット期間91b〜91fと、アドレス期間92b〜92fと、サステイン期間93b〜93fとにより構成されている。
Subfields SF1 to SF5 other than subfield SF0 are configured by SF
サブフィールドSF0からSF5までの、それぞれのサステイン期間93a、93b、93c、93d、93e、93fで発光する輝度の比率は、1:2:4:8:16:32となるようにサステインパルス数が設定されている。そして、これらのサブフィールドのパルス数の組み合わせにより、サブフィールドSF0〜SF5のいずれもが発光しない階調“0”から、6つのサブフィールドSF0〜SF5が全て発光する階調“63”(=1+2+4+8+16+32)までの64階調を表現することができる。
The number of sustain pulses is such that the ratio of the luminance emitted in each of the
これらサブフィールドSF1からSF5に設けられたサブフィールドリセット期間91b〜91fでは、前のサブフィールドで発光した放電セルのみ選択的にリセット放電が行われ初期化されるため、不要なリセット放電による発光を抑えてコントラストの高い表示を行うことができる。
In the
以上のような全リセット期間とサブフィールドリセット期間との2種類のリセット放電を組み合わせて用いる駆動方式は、例えば、特許文献1、特許文献2に詳細な記載がある。
A driving method using a combination of the two types of reset discharges of the total reset period and the subfield reset period as described above is described in detail in, for example,
しかしながら、この放電セルを初期化するためのサブフィールドリセットパルスの電圧値が高いと、このリセットパルスの立ち上がり部のみで放電が発生し、壁電荷が形成されてしまう。このような壁電荷が形成されると、アドレス放電を行わない放電セルであっても、サステインパルスによる発光が生じ、本来黒い画像の領域に輝点が発生し、画質を劣化させてしまう。 However, if the voltage value of the subfield reset pulse for initializing the discharge cell is high, discharge occurs only at the rising edge of the reset pulse, and wall charges are formed. When such wall charges are formed, even in a discharge cell that does not perform address discharge, light emission is caused by a sustain pulse, and a bright spot is generated in an originally black image region, thereby degrading image quality.
また、リセットパルスの電圧値が高いと、発光している放電セルの周辺では電荷の漏洩により、リセットパルスの立ち上がり部による放電が発生しやすくなるため誤発光を生じやすく、エッジ部や線ににじみが発生し、著しく画質を劣化させてしまう。 In addition, if the voltage value of the reset pulse is high, a discharge due to the rising edge of the reset pulse is likely to occur due to charge leakage in the vicinity of the light emitting discharge cell. Occurs, and the image quality deteriorates remarkably.
逆に、サブフィールドリセットパルスの電圧値を低く設定すると、直前のサブフィールドが点灯した場合であってもリセット放電が正しく行われず誤動作してしまうという問題がある。 Conversely, if the voltage value of the subfield reset pulse is set low, there is a problem that the reset discharge is not performed correctly even if the immediately preceding subfield is lit and malfunctions.
一般的には、黒領域での輝点や線のにじみが発生せず、所望のリセット動作が可能な電圧値にサブフィールドリセットパルスの電圧を設定することにより上述した問題を回避することが可能である。 In general, the above-mentioned problem can be avoided by setting the voltage of the subfield reset pulse to a voltage value at which a desired reset operation can be performed without causing bright spots or line blurring in the black region. It is.
しかし、表示パネルを高精細化・高解像度化するため、放電セルと放電セルとの間隔をより狭くした場合には、隣接する放電セルからの電荷の漏れ込みなどの影響を受けやすくなり、エッジ部や線ににじみが発生しやすくなる。このため、黒領域での輝点や線のにじみを発生させないようにするためには、サブフィールドリセットパルスの電圧値を、さらに低く設定する必要がある。 However, if the interval between the discharge cells is made narrower in order to increase the definition and resolution of the display panel, it becomes more susceptible to charge leakage from the adjacent discharge cells, and the edge Bleeding is likely to occur in parts and lines. For this reason, in order not to generate bright spots and line blurs in the black region, it is necessary to set the voltage value of the subfield reset pulse to be lower.
一方では誤動作なく所望のリセット放電を行うため、リセットパルスの電圧値は、所定の電圧値以上が必要であり、黒領域での輝点や線のにじみを発生させず、かつ、誤動作なく所望のリセット放電を行うための条件を満たす設定電圧の幅が狭くなる、あるいは条件を満たす電圧が存在しないという問題があった。これにより、誤動作なく安定して表示パネルを駆動することが困難となっていた。 On the other hand, in order to perform a desired reset discharge without malfunction, the voltage value of the reset pulse needs to be equal to or higher than a predetermined voltage value, does not cause blurring of bright spots and lines in the black region, and is desired without malfunction. There has been a problem that the width of the set voltage that satisfies the conditions for performing the reset discharge becomes narrow, or there is no voltage that satisfies the conditions. This makes it difficult to drive the display panel stably without malfunction.
以上のように、高精細・高解像度のプラズマディスプレイ装置においては、隣接セルの放電の影響を受けやすくなるため、表示パネルのごく少数のセルが発光する場合と、表示パネルのほとんどのセルが発光する場合とでは各放電セルの放電環境が大きく変化する。 As described above, in a high-definition / high-resolution plasma display device, it is easily affected by the discharge of adjacent cells, so that only a few cells on the display panel emit light and most cells on the display panel emit light. In this case, the discharge environment of each discharge cell changes greatly.
このため、制御パルスの最適な電圧値は、画面中の発光セルの多い・少ないにより変動し、固定の電圧設定では動作マージンが少なくなるため(あるいはマージンがなくなるため)、放電セルと放電セルとの間隔を狭くして、表示パネルを高精細化・高解像度化し、高画質化することが困難であった。 For this reason, the optimal voltage value of the control pulse varies depending on the number of light emitting cells in the screen and the number of light emitting cells is small, and the operation margin becomes small (or the margin disappears) at a fixed voltage setting. It is difficult to increase the image quality by reducing the interval between the display panel and the display panel with high definition and high resolution.
本発明の目的は、放電セルと放電セルとの間隔を狭くした場合であっても、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することである。 An object of the present invention is to drive a plasma display capable of stably driving a display panel without malfunction and displaying high-quality images even when the interval between discharge cells is narrowed. Implementing a method and apparatus.
上記目的を達成するため、本発明は、次のように構成される。 In order to achieve the above object, the present invention is configured as follows.
(1)複数の放電セルにより構成され、放電を制御する制御パルスと放電セルを発光させる駆動パルスにより映像信号を表示するプラズマディスプレイの駆動方法において、映像信号の表示内容に応じて制御パルスの電圧を制御する。 (1) In a plasma display driving method that includes a plurality of discharge cells and displays a video signal by a control pulse for controlling discharge and a driving pulse for emitting light from the discharge cell, the voltage of the control pulse is determined according to the display content of the video signal. To control.
(2)好ましくは、上記(1)において、上記制御パルスの電圧を、画面内の一定輝度以上で発光するセルあるいは画素の数に基づいて制御する。 (2) Preferably, in the above (1), the voltage of the control pulse is controlled based on the number of cells or pixels that emit light at a certain luminance or higher in the screen.
(3)また、好ましくは、上記(1)又は(2)において、1フィールド画像は複数のサブフィールドに分割され、上記電圧制御される制御パルスは、上記サブフィールド毎に、放電セルを初期化するサブフィールドリセットパルスである。 (3) Preferably, in the above (1) or (2), one field image is divided into a plurality of subfields, and the voltage-controlled control pulse initializes the discharge cell for each subfield. This is a subfield reset pulse.
(4)また、好ましくは、上記(1)又は(2)において、1フィールド画像は複数のサブフィールドに分割され、上記電圧制御される制御パルスは、上記サブフィールド毎に各放電セルの発光の有無を制御するアドレス制御パルスである。 (4) Preferably, in the above (1) or (2), one field image is divided into a plurality of subfields, and the voltage-controlled control pulse is emitted from each discharge cell for each subfield. This is an address control pulse for controlling presence or absence.
(5)また、好ましくは、上記(1)、(2)、(3)又は(4)において、上記プラズマディスプレイは3電極AC型である。 (5) Preferably, in the above (1), (2), (3) or (4), the plasma display is a three-electrode AC type.
(6)また、複数の放電セルにより構成され、放電を制御する制御パルスと放電セルを発光させる駆動パルスとにより映像信号を表示するプラズマディスプレイ駆動装置において、映像信号の表示内容に応じて制御パルスの電圧を制御する制御手段を備える。 (6) Further, in a plasma display driving apparatus that is constituted by a plurality of discharge cells and displays a video signal by a control pulse for controlling discharge and a driving pulse for causing the discharge cell to emit light, a control pulse according to the display content of the video signal The control means which controls the voltage of is provided.
(7)好ましくは、上記(6)において、上記制御パルスの電圧は、画面内の一定輝度以上で発光するセルあるいは画素の数に基づいて制御される。 (7) Preferably, in (6) above, the voltage of the control pulse is controlled based on the number of cells or pixels that emit light at a certain luminance or higher in the screen.
(8)また、好ましくは、上記(6)において、1フィールド画像は複数のサブフィールドに分割され、上記電圧制御される制御パルスは、上記サブフィールド毎に放電セルを初期化するサブフィールドリセットパルスである。 (8) Preferably, in (6) above, the one-field image is divided into a plurality of subfields, and the voltage-controlled control pulse is a subfield reset pulse for initializing discharge cells for each subfield. It is.
(9)また、好ましくは、上記(6)又は(7)において、1フィールド画像は複数のサブフィールドに分割され、上記電圧制御される制御パルスは、上記サブフィールド毎に各放電セルの発光の有無を制御するアドレス制御パルスである。 (9) Preferably, in the above (6) or (7), one field image is divided into a plurality of subfields, and the voltage-controlled control pulse is emitted from each discharge cell for each subfield. This is an address control pulse for controlling presence or absence.
(10)また、好ましくは、上記(6)、(7)、(8)又は(9)において、上記プラズマディスプレイは3電極AC型である。 (10) Preferably, in the above (6), (7), (8) or (9), the plasma display is a three-electrode AC type.
映像信号の表示内容に応じて制御パルスの電圧を制御するように構成すれば、ごく少数の放電セルが発光する場合と、ほとんどの放電セルが発光する場合とに応じて、適切に表示画像を制御して画質を向上することができる。 If it is configured to control the voltage of the control pulse according to the display content of the video signal, the display image is appropriately displayed depending on whether only a few discharge cells emit light or most discharge cells emit light. The image quality can be improved by control.
また、黒表示領域が広く隣接放電セルからのプライミング効果が少ない場合には、アドレス印加電圧を上昇させれば、確実にアドレス放電を行わせることができる。 Further, when the black display area is large and the priming effect from the adjacent discharge cells is small, the address discharge can be surely performed by increasing the address application voltage.
本発明は、以上説明したように構成されているため、次のような効果がある。 Since the present invention is configured as described above, the following effects are obtained.
一画面中の発光画素比率に従って、サブフィールドリセットパルス電圧を制御し、発光比率が高い場合には、サブフィールドリセットパルス電圧を上昇させるように構成したので、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。 The subfield reset pulse voltage is controlled in accordance with the ratio of light emitting pixels in one screen, and when the light emission ratio is high, the subfield reset pulse voltage is increased, so the interval between the discharge cells is narrowed. Even in this case, it is possible to prevent bright spots and lines from blurring on a dark screen, reliably execute reset discharge on a bright screen, and drive the display panel stably without malfunction. A plasma display driving method and apparatus capable of displaying high-quality images can be realized.
以下、本発明の実施形態について図を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の一実施形態であるプラズマディスプレイの表示駆動装置の概略構成を示すブロック図である。 FIG. 1 is a block diagram showing a schematic configuration of a display driving device of a plasma display which is an embodiment of the present invention.
図1において、1は赤(R)信号をディジタルデータに変換するA/D変換回路、2は緑(G)信号をディジタルデータに変換するA/D変換回路、3は青(B)信号をディジタルデータに変換するA/D変換回路である。また、7は信号処理回路であり、この信号処理回路7は、A/D変換回路1、2、3からのR、G、Bのディジタル信号に対し表示に必要な処理をする回路である。
In FIG. 1, 1 is an A / D conversion circuit that converts a red (R) signal into digital data, 2 is an A / D conversion circuit that converts a green (G) signal into digital data, and 3 is a blue (B) signal. It is an A / D conversion circuit for converting into digital data. Reference numeral 7 denotes a signal processing circuit. The signal processing circuit 7 is a circuit that performs processing necessary for display on the R, G, and B digital signals from the A /
8は駆動回路であり、この駆動回路8は、信号処理回路7からの信号に対して、パネル表示に必要な制御パルスなどを挿入し、表示パネルを点灯させるために必要な電圧あるいは電流に変換する回路である。また、9はプラズマディスプレイによる表示パネル、4は、A/D変換回路1、2、3からのR、G、Bのディジタルデータに基づいて、映像信号の発光比率を検出する検出回路である。5は駆動回路8で挿入される種々の制御パルスの電圧値を決定する制御パルス電源、6は表示パネル9にサステインパルスを供給するための駆動電源である。
Reference numeral 8 denotes a drive circuit. The drive circuit 8 inserts a control pulse necessary for panel display into the signal from the signal processing circuit 7 and converts it into a voltage or current necessary for lighting the display panel. Circuit.
検出回路4は、R、G、Bのディジタルデータから、表示画像が黒レベルを多く含んだ画像や、ラインにじみの目立ちやすい信号であるか、あるいは一定輝度以上の画素が広範囲にわたって発光するパターンであるかを示す発光画素比率(後述する)を検出する。
The
検出回路4で検出された発光画素比率は、信号Vcontとして、制御パルス電源5に入力され、制御パルス電源5は発光画素比率に従い制御パルスの電圧値を制御する。つまり、制御パルス電源5は、発光セルの少ない発光画素比率の低い画像においては、サブフィールドリセット電圧を低く設定し、発光画素比率の高い画像ではサブフィールドリセット電圧が高くなるよう制御する。
The light emitting pixel ratio detected by the
また、制御パルス電源5は、発光セルの少ない発光画素比率の低い画像においては、アドレス電圧を高く設定し、発光画素比率の高い画像ではアドレス電圧を低く設定する。
The control
以上のような構成により、表示画像の発光画素比率に合わせて、サブフィールドリセット、アドレスなどの制御パルスを最適な電圧に設定することができ、これにより誤動作の少ない安定した表示を行うことができる。 With the above configuration, control pulses such as subfield reset and address can be set to an optimum voltage in accordance with the ratio of light-emitting pixels of a display image, and thus stable display with few malfunctions can be performed. .
プラズマディスプレイではパネルの主な発光は、サステインパルスの印加により行われるため、サステインパルスによる電力消費が最も大きい。このため、このサステインパルス生成のための駆動電源6も大電力に対応した回路となっている。 In the plasma display, the main light emission of the panel is performed by applying a sustain pulse, so that the power consumption by the sustain pulse is the largest. For this reason, the drive power supply 6 for generating the sustain pulse is also a circuit corresponding to high power.
これに比較して、制御パルス電源5は全リセット、サブフィールドリセット、アドレスなどのサステインパルス以外の制御パルス生成のための電源であり、駆動電源6に比較して小型の小電力用の回路である。本発明の表示駆動装置では、消費電力の少ない制御パルス電源5の電源電圧を制御するため、大型の電源制御素子を制御する必要はなく、小型で簡単な回路の追加により安定で高画質の表示を行うことができる。
Compared to this, the control
プラズマディスプレイ方式として一般的な3電極AC方式においては、比較的高電圧の信号を維持電極に印加し、アドレス電極には低電圧の電圧を印加するよう構成されている。このため、発光に寄与するサステインパルスを駆動電源6から維持電極に供給し、アドレス電圧は制御パルス電源5からアドレス電極へと独立して供給することができる。
In the general three-electrode AC system as the plasma display system, a relatively high voltage signal is applied to the sustain electrode, and a low voltage is applied to the address electrode. Therefore, a sustain pulse contributing to light emission can be supplied from the drive power supply 6 to the sustain electrode, and the address voltage can be supplied independently from the control
また、サブフィールドリセットパルスや、全リセットパルスは、駆動電源6からのサステインパルスの電圧に制御パルス電源5から電圧を重畳加算させることにより、制御パルス電源5をより低電圧、小電力の電源として明確に分離可能である。このように、3電極AC方式のプラズマディスプレイでは、小型小電力の制御パルス電源5の電圧を制御する本発明の利点が顕著になる。
Further, the sub-field reset pulse and all reset pulses are obtained by superimposing and adding the voltage from the control
また、点灯セル数の多い発光画素比率の高い画像を表示した際には、発光のためのサステインパルスの消費電力が大きくなるが、この際にアドレス電圧を低く制御することにより、駆動回路8の消費電力を抑えることができ、表示駆動装置全体の消費電力を低減させる効果もある。 Further, when an image with a large number of lit cells and a high ratio of light emitting pixels is displayed, the power consumption of the sustain pulse for light emission increases. At this time, by controlling the address voltage to be low, Power consumption can be suppressed, and there is an effect of reducing power consumption of the entire display driving device.
また、図1に示した構成例ではA/D変換した直後のディジタルデータを検出回路4に入力する構成となっており、信号処理回路7での処理遅延に相当する分だけ時間的に先行して発光画素比率の検出を行うことができる構成となっている。このため、信号処理回路7での処理遅延時間を、検出信号の平均化や制御パルス電源制御に伴う時間遅れに割り当てることができる。
In the configuration example shown in FIG. 1, digital data immediately after A / D conversion is input to the
したがって、画像内容が急変した場合にも制御パルス電圧を速やかに最適値へと可変させることができる。また、A/D変換する前のアナログ信号から発光画素比率を検出する構成であってもよい。 Therefore, even when the image content changes suddenly, the control pulse voltage can be quickly changed to the optimum value. Moreover, the structure which detects a light emission pixel ratio from the analog signal before A / D conversion may be sufficient.
図1に示した構成例においてはサブフィールドリセット電圧、アドレス電圧の両者を制御するものとしたが、いずれか一方を発光画素比率により制御し、他方を固定電圧とするものであっても良い。 In the configuration example shown in FIG. 1, both the subfield reset voltage and the address voltage are controlled. However, either one may be controlled by the light emitting pixel ratio and the other may be a fixed voltage.
また、サブフィールドリセット電圧、アドレス電圧に限ることなく、点灯セル数の多少により放電環境が変化し、これに伴い最適電圧が変動してしまう制御パルスの電圧を発光画素比率により制御する構成であれば、本発明の趣旨に沿うものである。 In addition, the configuration is not limited to the subfield reset voltage and address voltage, and the configuration is such that the discharge voltage changes depending on the number of lighting cells, and the voltage of the control pulse that causes the optimum voltage to fluctuate accordingly is controlled by the ratio of the light emitting pixels. Thus, it is in line with the spirit of the present invention.
以下、具体的な動作の詳細について説明を行うが、説明を簡単にするため表示する画像の内容によりサブフィールドリセット電圧のみを制御する方法及び装置について説明を行う。 Hereinafter, specific details of the operation will be described, but for the sake of simplicity, a method and apparatus for controlling only the subfield reset voltage according to the content of the displayed image will be described.
本発明の実施形態による表示駆動装置の駆動信号波形について、図2及び図3を用いて説明する。 A driving signal waveform of the display driving apparatus according to the embodiment of the present invention will be described with reference to FIGS.
図2は、1フィールドの先頭に位置する第1サブフィールドSF0の信号波形の概要を示したものであり、全リセット期間90a、アドレス期間92a、サステイン期間93aの3つの期間から構成されている。
FIG. 2 shows an outline of the signal waveform of the first subfield SF0 located at the head of one field, and is composed of three periods of an all
全リセット期間90aでは、時間幅10μs程度の全リセットパルスRpmが、共通維持電極から印加される。この全リセットパルスRpmは、その電圧VR=340V固定であり、共通維持電極と独立維持電極間とで放電が生じる。前リセットパルスRpmの立ち上がり時の放電により、両維持電極間には多量の壁電荷が蓄積されるが、全リセットパルスRpmの立ち下がり時に両維持電極間の壁電荷により自己消去放電が起き壁電荷がリセットされる。
In the total
なお、この全リセットパルスRpmに合わせて、アドレス電極にも電圧が印加されるが、これは共通維持電極とアドレス電極との間の放電を防ぐための補助的なものである。 A voltage is also applied to the address electrode in accordance with this all reset pulse Rpm, but this is an auxiliary to prevent discharge between the common sustain electrode and the address electrode.
アドレス期間92aでは、独立維持電極に順次スキャンパルスScpが印加され、ライン走査が行われる。このライン走査時によりスキャンパルスScpが印加されたラインに対してアドレスパルスAdpを印加することにより、アドレス電極と独立維持電極との間に放電が起きる。この放電が引き金となって独立維持電極と共通維持電極との間での放電に遷移し、壁電荷が形成される。
In the
以上の操作を繰り返してライン走査を行うことにより、表示パネル内の所望のセルに壁電荷を形成する。 By repeating the above operation and performing line scanning, wall charges are formed in desired cells in the display panel.
アドレス期間92aに続くサステイン期間93aでは、共通維持電極および独立維持電極にサステインパルスSupが交互に印加され、アドレス期間92aに壁電荷が形成されたセルのみで維持放電が行われる。
In the sustain period 93a following the
図2に示した第1サブフィールドSF0に続く第2サブフィールドSF1〜第6サブフィールドSF5のサブフィールドでは、全リセット期間90aに代わってサブフィールドリセット期間91bが設けられている。一例として第2サブフィールド期間SF1の構成を図3に示す。図3に示すように、第2サブフィールドSF1は、SF(サブフィールド)リセット期間91b、アドレス期間92b、サステイン期間93bの3つの期間から構成されている。
In the subfields of the second subfield SF1 to the sixth subfield SF5 following the first subfield SF0 shown in FIG. 2, a subfield
サブフィールドリセット期間91bでは、時間幅1μs程度のサブフィールドリセットパルスRpsが、共通維持電極から印加される。このリセットパルスRpsは全リセットパルスRpmに比較して、時間幅が1μsと短いため、すべてのセルを無条件に放電させることはできず、1つ前のサブフィールドでサステイン放電が行われセルのみで放電が行われる。
In the subfield reset
これは、前のサブフィールドで点灯したセルでは、サステイン放電で発生した壁電荷等が残留しているため電圧印加とともに高速に放電が行われるが、前のサブフィールドで点灯しなかったセルでは、電荷分離から放電に至るまでには時間を要するため、時間幅1μs程度のパルスでは放電が開始しないことを利用したものである。 This is because in the cells that are lit in the previous subfield, wall charges generated by the sustain discharge remain, so the discharge is performed at a high speed with voltage application, but in the cells that are not lit in the previous subfield, Since it takes time from charge separation to discharge, the fact that discharge does not start with a pulse having a time width of about 1 μs is utilized.
なお、サブフィールドリセット期間91b以降のアドレス期間92b、サステイン期間93bの構成は、図2に示した第1サブフィールドSF0の構成と同様である。さらに、この後に続くSF2〜SF5のサブフィールドもそれぞれの発光重みを実現するためのサステインパルスの繰り返し回数は、それぞれのサブフィールドで異なるが、第1サブフィールドSF0と同様な構成により実現されている。
The configuration of the address period 92b and the sustain
以上のように、サブフィールドリセットパルスRpsにより選択的にリセット放電を行わせることにより、不要なリセット放電によって生じる黒浮きを防ぐことができ高画質表示を行うことができる。 As described above, by selectively causing the reset discharge by the subfield reset pulse Rps, black floating caused by unnecessary reset discharge can be prevented and high-quality display can be performed.
しかし、高精細、高解像度の表示パネルを実現するため、放電セルの間隔を狭くした場合には、周辺の発光セルからの空間電荷が漏洩することにより、サブフィールドリセットパルスRpsの立ち上がり部で弱い放電が発生し、壁電荷が形成されてしまうことがある。正しいリセット動作と異なり、自己消去放電によりこの壁電荷はリセットさせることがないため、残留した壁電荷により本来発光しないサブフィールドが発光してしまう。 However, in order to realize a high-definition and high-resolution display panel, when the interval between the discharge cells is narrowed, the space charge from the peripheral light-emitting cells leaks, and is weak at the rising portion of the subfield reset pulse Rps. Discharge may occur and wall charges may be formed. Unlike the correct reset operation, this wall charge is not reset by the self-erasing discharge, so that the subfield that does not emit light originally emits light due to the remaining wall charge.
このような誤発光が発生すると、黒画面での輝点や、ラインのにじみとなり著しい画質劣化となる。この誤発光はサブフィールドリセットパルスRpsの電圧VRSを下げることにより回避可能であるが、VRSの電圧を下げると本来のリセット放電を正しく行えず誤動作の要因となる。 When such erroneous light emission occurs, a bright spot on a black screen and blurring of a line cause remarkable image quality deterioration. This erroneous light emission can be avoided by lowering the voltage VRS of the subfield reset pulse Rps. However, if the voltage of VRS is lowered, the original reset discharge cannot be performed correctly, causing a malfunction.
本発明の表示駆動方法及び装置では、このサブフィールドリセットパルスRpsの電圧VRSを表示信号の内容により変化させるものである。すなわち、黒画面での輝点や、ラインのにじみの目立ちやすい発光画素数の少ない画像ではサブフィールドリセットパルスRpsの電圧VRSを低くし、発光画素数の多い画像ではサブフィールドリセットパルスRpsの電圧VRSを高くすることにより誤動作を防止し安定で高画質な表示を行うようにしたものである。 In the display driving method and apparatus of the present invention, the voltage VRS of the subfield reset pulse Rps is changed according to the content of the display signal. That is, the voltage VRS of the subfield reset pulse Rps is lowered for an image with a small number of light emitting pixels that is easily noticeable in bright spots and lines on a black screen, and the voltage VRS of the subfield reset pulse Rps for an image with a large number of light emitting pixels. By raising the value, a malfunction is prevented and a stable and high-quality display is performed.
具体的なサブフィールドリセットパルスRpsの電圧VRSの制御特性の一例を図4に示す。 An example of a specific control characteristic of the voltage VRS of the subfield reset pulse Rps is shown in FIG.
図4は、横軸に、1画面のすべての放電セルのうち、特定の輝度以上で発光するセルがどの程度有るかの比率を示し、縦軸に、サブフィールドリセットパルス電圧VRSをどのように制御するかを示したものである。そして、発光画素比率0%は、全黒画面を示し、発光画素比率100%は全白を示している。
FIG. 4 shows the ratio of how many cells emit light with a specific luminance or more among all discharge cells of one screen on the horizontal axis, and how the subfield reset pulse voltage VRS is plotted on the vertical axis. It shows what to control. The light emitting
図4に示すように、すべての放電セルが点灯する全白表示の場合は、サブフィールドリセットパルス電圧VRS=290Vに設定し、すべての放電セルが非点灯となる全黒表示の場合は、サブフィールドリセットパルス電圧VRS=250Vとなるよう設定する。そして、発光画素比率が0%から100%となるに従って、サブフィールドリセットパルス電圧VRSを250Vから傾斜して上昇させ、290Vとなるようにな線形特性を有するように制御する。 As shown in FIG. 4, in the case of all white display in which all the discharge cells are lit, the subfield reset pulse voltage VRS = 290V is set. In the case of all black display in which all the discharge cells are not lit, The field reset pulse voltage VRS is set to be 250V. Then, as the light emitting pixel ratio is changed from 0% to 100%, the subfield reset pulse voltage VRS is ramped up from 250V and controlled so as to have a linear characteristic of 290V.
このように、サブフィールドリセットパルス電圧VRSを発光画素比率に従って制御することで、黒画面での輝点や、ラインのにじみを防ぎ、かつ、リセット放電を正確に行うことができ、高画質な表示を実現することができる。 In this way, by controlling the subfield reset pulse voltage VRS according to the light emitting pixel ratio, it is possible to prevent bright spots on the black screen and line blurring, and to accurately perform the reset discharge, and to display a high image quality. Can be realized.
次に、図1に示した検出回路4の具体的な構成を図5を用いて説明する。
Next, a specific configuration of the
図5において、401、402、403は論理和演算を行う2入力OR回路、404は3入力のOR回路、405は抵抗、406はコンデンサである。OR回路401の入力には、ディジタル信号に変換されたR信号の最上位ビットの信号R7とその次の重みの信号R6とが入力されている。 In FIG. 5, 401, 402, and 403 are 2-input OR circuits that perform an OR operation, 404 is a 3-input OR circuit, 405 is a resistor, and 406 is a capacitor. To the input of the OR circuit 401, the most significant bit signal R7 of the R signal converted into a digital signal and the next weight signal R6 are input.
また、OR回路402の入力には、ディジタル信号に変換されたG信号の最上位ビットの信号G7とその次の重みの信号G6とが入力されている。さらにOR回路403の入力には、ディジタル信号に変換されたB信号の最上位ビットの信号B7とその次の重みの信号B6とが入力されている。 Further, the most significant bit signal G7 of the G signal converted into the digital signal and the next weight signal G6 are input to the OR circuit 402. Further, the most significant bit signal B7 of the B signal converted into the digital signal and the next weight signal B6 are inputted to the input of the OR circuit 403.
OR回路401、402、403の出力信号は、さらに3入力OR回路404に入力され、このOR回路404で論理和演算が行われる。OR回路404の出力信号は、抵抗405、コンデンサ406により構成されたCR積分回路で平滑化され、制御信号Vcontとして出力される。
The output signals of the OR circuits 401, 402, and 403 are further input to a three-input OR
0から255レベルまでの8ビットの信号にディジタル変換した際の最上位ビットの信号R7は、R信号のレベルが128レベル以上のとき“H”レベルとなる。また、その次の重みの信号R6は、R信号のレベルが64〜127、192〜255の範囲で“H”レベルとなる。 The most significant bit signal R7 when digitally converted to an 8-bit signal from 0 to 255 level is "H" level when the level of the R signal is 128 levels or more. The next weight signal R6 becomes “H” level when the level of the R signal is in the range of 64 to 127 and 192 to 255.
OR回路401でR7とR6の論理和演算を行うことにより、R信号のレベルが64以上のとき“H”レベルとなる信号を得ることができる。同様に、OR回路402の出力はG信号のレベルが64以上のとき“H”レベルとなる信号であり、OR回路403の出力はB信号のレベルが64以上のとき“H”レベルとなる信号である。 By performing an OR operation of R7 and R6 by the OR circuit 401, a signal that is at “H” level when the level of the R signal is 64 or more can be obtained. Similarly, the output of the OR circuit 402 is a signal that becomes “H” level when the level of the G signal is 64 or more, and the output of the OR circuit 403 is a signal that becomes “H” level when the level of the B signal is 64 or more. It is.
さらに、OR回路401、402、403の出力信号を3入力OR回路404で論理和することで、R、G、Bの信号のうち、いずれかのレベルが64以上であるとき“H”レベルとなる信号を得ることができる。
Further, the output signals of the OR circuits 401, 402, and 403 are logically summed with the three-input OR
上記R7、R6、G7、G6、B7、B6の信号は、1画面中の全ての画素について、順次、OR回路401、402、403に入力され、OR回路404の出力信号をCR積分回路で平滑化処理することにより、一画面中のR、G、Bの信号のうちのいずれかのレベルが64以上となる時間的な比率を電圧値で得ることができ、この電圧値を制御信号Vcontとして出力する。
The signals R7, R6, G7, G6, B7, and B6 are sequentially input to the OR circuits 401, 402, and 403 for all the pixels in one screen, and the output signal of the
以上のような処理を実行する検出回路4により、一表示画面中の発光画素(64レベル以上)の比率を示す信号を、アナログ的な電圧値で得ることができる。
By the
なお、抵抗405、コンデンサ406により形成される積分回路の時定数を10〜20msとすることにより、おおむね1フィールド期間の平均的な発光画素比率を出力することができる。また、OR回路404の出力論理レベルが“L”のとき、0V、“H”のとき4Vとする場合には、発光画素比率が0%のときVcont=0V、発光画素比率が100%のときVcont=4Vとなり、発光画素比率にほぼ比例した制御電圧を得ることができる。
Note that, by setting the time constant of the integrating circuit formed by the
次に、図1に示した制御パルス電源5内部での制御パルス電圧の制御について具体的に説明する。図6は制御パルス電源5のサブフィールドリセット電圧制御回路の主要部を示す図である。
Next, the control of the control pulse voltage inside the control
図6において、500は出力制御用トランジスタ、501は誤差増幅器、502、503は抵抗値比率9:1である抵抗、504は電圧加算回路、505は基準電圧25Vの基準電源である。 In FIG. 6, 500 is an output control transistor, 501 is an error amplifier, 502 and 503 are resistors having a resistance ratio of 9: 1, 504 is a voltage adding circuit, and 505 is a reference power supply with a reference voltage of 25V.
検出回路4からの制御電圧Vcontは、電圧加算回路504で基準電源505の基準電位25Vと加算され、誤差増幅回路501の正入力端子に入力される。誤差増幅器501の出力信号は出力制御用トランジスタ500のベースに入力されており、このトランジスタ500のエミッタから所定電圧に制御されたサブフィールドリセット電圧が出力される。
The control voltage Vcont from the
また、トランジスタ500のコレクタには、非安定300Vの電圧が印加されており、エミッタは、抵抗502及び503を介して接地されている。そして、このサブフィールドリセット制御回路の出力であるサブフィールドリセット電圧は、抵抗502、503により10分の1に分圧され、誤差増幅器501の負入力端子に入力されている。
In addition, an unstable voltage of 300 V is applied to the collector of the transistor 500, and the emitter is grounded via
このような構成により、誤差増幅器501は正入力および負入力の電位差がゼロとなるように出力制御用トランジスタ500を制御するため、常にサブフィールドリセット電圧を10分の1に分圧した電位が誤差増幅器501は正入力の電圧に等しくなるよう動作する。 With this configuration, the error amplifier 501 controls the output control transistor 500 so that the potential difference between the positive input and the negative input becomes zero. Therefore, the potential obtained by dividing the subfield reset voltage by 1/10 is always an error. Amplifier 501 operates to equal the positive input voltage.
すなわち、サブフィールドリセット電圧は、誤差増幅器の正入力の電圧の10倍の電圧値となるようフィードバック制御が行われる。 That is, feedback control is performed so that the subfield reset voltage has a voltage value 10 times the positive input voltage of the error amplifier.
以下、図6に示したサブフィールドリセット電圧制御回路の動作について説明する。 The operation of the subfield reset voltage control circuit shown in FIG. 6 will be described below.
発光画素比率が0%であり、検出回路4からの制御電圧Vcontが0Vである場合には、基準電源505の基準電圧25Vと電圧加算回路504で加算された電圧値は25Vとなり、出力されるサブフィールドリセット電圧はフィードバック制御により10倍の250Vとなる。
When the light emitting pixel ratio is 0% and the control voltage Vcont from the
また、発光画素比率が50%である場合には、検出回路4からの制御電圧Vcontは約2Vとなり、基準電源505の基準電圧25Vと電圧加算回路504で加算された電圧値は約27Vとなる。これにより出力されるサブフィールドリセット電圧は約270Vとなる。
When the light emitting pixel ratio is 50%, the control voltage Vcont from the
次に、発光画素比率が100%となった場合には、検出回路4からの制御電圧Vcontは4Vとなり、基準電源505の基準電圧25Vと電圧加算回路504で加算された電圧値は29Vとなる。これにより出力されるサブフィールドリセット電圧は290Vとなる。
Next, when the light emitting pixel ratio becomes 100%, the control voltage Vcont from the
以上のようなサブフィールドリセット電圧制御回路の構成により、図4に示した特性の発光画素比率に対するSFリセット電圧の制御を行うことができる。 With the configuration of the subfield reset voltage control circuit as described above, it is possible to control the SF reset voltage with respect to the ratio of the luminescent pixels having the characteristics shown in FIG.
上述した本発明の第1の実施形態によれば、一画面中の発光画素比率に従って、サブフィールドリセットパルス電圧を制御し、発光比率が0%から高くなるに伴って、サブフィールドリセットパルス電圧を上昇させるように構成したので、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。 According to the first embodiment of the present invention described above, the subfield reset pulse voltage is controlled in accordance with the light emitting pixel ratio in one screen, and the subfield reset pulse voltage is increased as the light emission ratio increases from 0%. Because it is configured to increase, even if the interval between discharge cells is narrow, it prevents bright spots and lines from blurring on dark screens and reliably performs reset discharge on bright screens. Thus, it is possible to realize a plasma display driving method and apparatus capable of stably driving a display panel without malfunction and displaying high-quality images.
次に、本発明の第2の実施形態について説明する。 Next, a second embodiment of the present invention will be described.
本発明の第2の実施形態は、発光画素比率に対するサブフィールドリセット電圧VSRの制御特性を図7に示すような非線形特性とした場合の例である。この第2の実施形態は、サブフィールドリセット電圧制御回路以外の構成については、第1の実施形態と同様となるので、図示及びその詳細な説明は省略する。 The second embodiment of the present invention is an example in which the control characteristic of the subfield reset voltage VSR with respect to the light emitting pixel ratio is a non-linear characteristic as shown in FIG. Since the second embodiment is the same as the first embodiment except for the configuration of the subfield reset voltage control circuit, the illustration and detailed description thereof are omitted.
図7において、サブフィールドリセット電圧VSRは、発光画素比率が0%から25%までは250V、25%を超えると、250Vから傾斜して線形的に増加し、50%で290Vとなり、50%から100%までは、290Vになるように制御される。 In FIG. 7, the subfield reset voltage VSR increases linearly with a slope from 250 V when the light emitting pixel ratio exceeds 0% to 25% and exceeds 250%, and increases linearly at 50% to 290 V. Up to 100% is controlled to be 290V.
この第2の実施形態は、発光比率が0%〜25%の場合には、暗い画面での輝点やラインのにじみ発生を確実に防止し、発光比率が50%〜100%の場合には、明るい画面でのリセット放電を確実に実行することができる。 In the second embodiment, when the light emission ratio is 0% to 25%, it is possible to reliably prevent bright spots and lines from blurring on a dark screen, and when the light emission ratio is 50% to 100%. Therefore, reset discharge on a bright screen can be executed reliably.
なお、図7の例では、発光比率が0%〜25%のときに、サブフィールドリセット電圧VSRを250Vとしたが、その他の発光比率まで、電圧VSRを250Vとなるように構成してもよい。例えば、発光比率が0%〜10%まで、電圧VSRは250V、10%を超えると、250Vから傾斜して線形的に増加し、50%で290Vとなり、50%から100%までは、290Vになるように制御することも可能である。 In the example of FIG. 7, the subfield reset voltage VSR is set to 250 V when the light emission ratio is 0% to 25%. However, the voltage VSR may be set to 250 V up to other light emission ratios. . For example, when the light emission ratio is 0% to 10% and the voltage VSR exceeds 250V and 10%, the voltage increases linearly with an inclination from 250V, reaches 290V at 50%, and reaches 290V from 50% to 100%. It is also possible to control so that
図7に示すようなサブフィールドリセット電圧の非線型特性は、図8に示すような振幅制限回路により誤差増幅回路501の正入力電圧を振幅制限することにより実現できる。 The non-linear characteristic of the subfield reset voltage as shown in FIG. 7 can be realized by limiting the amplitude of the positive input voltage of the error amplifier circuit 501 by the amplitude limiting circuit as shown in FIG.
図8の振幅制限回路において、506、507はダイオード、508、509は振幅を制限する電圧を決定する制限電圧源であり、V1、V2(V1<V2)の電圧を発生する。
In the amplitude limiting circuit of FIG. 8,
振幅制限回路の端子A’は、ダイオード507のアノードに接続され、このダイオード507のカソードは、制限電圧源509のプラス電極からマイナス電極を介して接地される。また、振幅制限回路の端子A’は、ダイオード506のカソードに接続され、このダイオード506のアノードは、制限電圧源508のプラス電極からマイナス電極を介して接地される。
The terminal A ′ of the amplitude limiting circuit is connected to the anode of the diode 507, and the cathode of the diode 507 is grounded from the positive electrode of the limiting
なお、説明を容易にするため、ダイオード506、507は理想的な動作をするものとする。
For ease of explanation, it is assumed that the
図6に示したサブフィールドリセット電圧制御回路の誤差増幅器501の正入力端子に接続された端子Aを、図8に示した振幅制限回路の端子A’に接続することにより、ダイオード507と電圧源509とにより端子Aの電圧が電圧V2より高くならないよう制限し、ダイオード506と電圧源508とにより、端子Aの電圧が電圧V1より低くならないよう制限する構成となっている。
By connecting the terminal A connected to the positive input terminal of the error amplifier 501 of the subfield reset voltage control circuit shown in FIG. 6 to the terminal A ′ of the amplitude limiting circuit shown in FIG. 8, a diode 507 and a voltage source are connected. 509 is limited so that the voltage of the terminal A does not become higher than the voltage V2, and the
サブフィールドリセット電圧制御回路と振幅制限回路の具体的な動作を示すと以下のようである。 Specific operations of the subfield reset voltage control circuit and the amplitude limiting circuit are as follows.
図6の抵抗502と503との抵抗値の比率は39:1となるよう設定されている。これにより、抵抗502と503とにより、出力電圧であるサブフィールドリセット電圧が、1/40に分圧されて誤差増幅器501の負入力端子にフィードバックされる。したがって、誤差増幅器501の正入力電圧の40倍の電圧がサブフィールドリセット電圧として出力される。
The ratio of the resistance values of the
また、基準電圧源505の基準電圧は5.25V、図8に示した振幅制限回路の電圧源509の振幅上限電圧V2は7.25V、電圧源508の振幅上限電圧V1は6.25Vに設定されている。また、図1に示した検出回路4は発光画素比率に比例して0から4Vの電圧を出力するものとする。
The reference voltage of the reference voltage source 505 is set to 5.25V, the amplitude upper limit voltage V2 of the
発光画素比率が0〜25%の期間では制御電圧Vcontは0〜1Vの値をとり、加算回路504で基準電圧505の電圧5.25Vと加算された値は5.25〜6.25Vとなるが、この範囲では図8の振幅制限回路の下限電圧6.25Vに制限される。 The control voltage Vcont takes a value of 0 to 1V during the period in which the light emitting pixel ratio is 0 to 25%, and the value added to the voltage 5.25V of the reference voltage 505 by the adding circuit 504 is 5.25 to 6.25V. However, in this range, it is limited to the lower limit voltage 6.25V of the amplitude limiting circuit of FIG.
これにより、この発光画素比率が0〜25%の期間では端子Aの電位は6.25Vとなり、サブフィールドリセット電圧は、この40倍の250Vとなり、この電圧250Vがサブフィールドリセット電圧制御回路から出力される。
As a result, the potential of the terminal A is 6.25V during the period in which the light emitting pixel ratio is 0 to 25%, and the subfield reset voltage is 250V, which is 40 times this, and this
発光画素比率が25〜50%の期間では、制御電圧Vcontが1V〜2Vの値となり、加算回路504で基準電圧505の電圧5.25Vと加算された値は6.25〜7.25Vとなるため、振幅制限の範囲内であり、この電圧に応じた、250(=6.25×40)〜290(=7.25×40)Vがサブフィールドリセット電圧として出力される。 In a period in which the light emitting pixel ratio is 25 to 50%, the control voltage Vcont becomes a value of 1V to 2V, and a value added by the voltage 5.25V of the reference voltage 505 by the adding circuit 504 becomes 6.25 to 7.25V. Therefore, it is within the amplitude limit range, and 250 (= 6.25 × 40) to 290 (= 7.25 × 40) V corresponding to this voltage is output as the subfield reset voltage.
さらに、50%以上に発光画素比率が上昇し制御電圧Vcontが2V以上の値となると、加算回路504で基準電圧源505の電圧5.25Vと加算された電圧が7.25V以上の値となるため、7.25Vに電圧が制限される。 Further, when the pixel ratio increases to 50% or more and the control voltage Vcont becomes 2V or more, the voltage added to the voltage 5.25V of the reference voltage source 505 by the adding circuit 504 becomes 7.25V or more. Therefore, the voltage is limited to 7.25V.
したがって、発光画素比率が50%以上の領域では290(=7.25×40)Vが出力される。 Accordingly, 290 (= 7.25 × 40) V is output in the region where the light emitting pixel ratio is 50% or more.
以上のような動作により、図7に示す発光画素比率に対するサブフィールドリセット電圧の制御特性を実現することができる。 By the operation as described above, the control characteristic of the subfield reset voltage with respect to the light emitting pixel ratio shown in FIG. 7 can be realized.
図7に示すような、発光画素比率に対するサブフィールドリセット電圧の制御特性を実現することにより、発光画素比率が25%程度の黒表示領域が広い画像においては、サブフィールドリセット電圧を250Vに低下させ、発光画素比率が50%以上の明るい画面ではサブフィールドリセット電圧を正規の290Vとすることができ、明るい画面での誤動作を確実に防ぎ、暗い画面での輝点やラインのにじみ発生を確実に防ぐことができる。 By realizing the control characteristics of the subfield reset voltage with respect to the light emitting pixel ratio as shown in FIG. 7, the subfield reset voltage is reduced to 250 V in an image with a wide black display region having a light emitting pixel ratio of about 25%. In a bright screen with a light-emitting pixel ratio of 50% or more, the subfield reset voltage can be set to the normal 290 V, and it is possible to reliably prevent malfunctions on a bright screen and to ensure that bright spots and lines are blurred on a dark screen. Can be prevented.
つまり、この第2の実施形態によれば、第1の実施形態と同様に、放電セルと放電セルとの間隔を狭くした場合であっても、暗い画面での輝点やラインのにじみ発生を防止し、明るい画面でのリセット放電を確実に実行して、誤動作なく、安定して表示パネルを駆動することができ、高画質の映像が表示可能なプラズマディスプレイの駆動方法及び装置を実現することができる。 That is, according to the second embodiment, as in the first embodiment, even when the interval between the discharge cells is narrowed, the bright spots and lines are blurred on the dark screen. To realize a plasma display driving method and apparatus capable of preventing and performing reset discharge on a bright screen, driving a display panel stably without malfunction, and displaying high-quality images Can do.
以上に示した図2〜図8の具体的構成例では、発光画素比率に応じてサブフィールドリセット電圧を制御するものであったが、図1の例で示したように、発光画素の比率に応じてアドレス電圧を制御する構成であっても良い。この際には図2、図3に示すアドレスパルスAdpの電圧VAを制御すればよい。 In the specific configuration examples shown in FIGS. 2 to 8 described above, the subfield reset voltage is controlled in accordance with the luminescent pixel ratio. However, as shown in the example of FIG. The address voltage may be controlled accordingly. At this time, the voltage VA of the address pulse Adp shown in FIGS. 2 and 3 may be controlled.
発光画素比率が少なく、周辺画素からのプライミング効果が少ない場合にはアドレス電圧VAを高く(例えば75Vに)設定し、発光画素比率が多い場合にはアドレス電圧VAを低く(例えば55Vに)設定する構成とすれば良い。このような構成とすることにより、アドレス放電を最適に制御することができ誤動作の防止および省電力化の効果がある。 When the light emitting pixel ratio is small and the priming effect from the surrounding pixels is small, the address voltage VA is set high (for example, 75V), and when the light emitting pixel ratio is large, the address voltage VA is set low (for example, 55V). What is necessary is just composition. With such a configuration, the address discharge can be optimally controlled, and there are effects of preventing malfunction and saving power.
さらに、制御パルス電源5のアドレス電圧制御回路は、図6に示したサブフィールドリセット電圧制御回路の加算回路504を減算回路に置き換えて、基準電圧源505から制御電圧Vcontを減算することにより、発光画素比率が低い場合に制御パルス電圧を高く、発光画素比率が高い場合に制御パルス電圧を低く制御することができる構成とすることができる。
Further, the address voltage control circuit of the control
また、制御する電圧の範囲などについては、図6に示した回路のフィードバック抵抗502、503および基準電圧源505、図8に示した基準電圧源506、507の設定により所望の制御特性となるよう設定することができる。
Further, with respect to the voltage range to be controlled, etc., desired control characteristics are obtained by setting the
なお、サブフィールドリセット電圧、アドレス電圧に限ることなく、発光画素数の多少によって、隣接放電セルの影響を受けて放電環境が変化し、これに伴い最適電圧が変動してしまう、制御パルスの電圧を発光画素の比率により制御するように構成することも可能である。 Note that the voltage of the control pulse is not limited to the subfield reset voltage and address voltage, and the discharge voltage changes due to the influence of adjacent discharge cells depending on the number of light emitting pixels, and the optimum voltage fluctuates accordingly. It is also possible to control so as to be controlled by the ratio of the light emitting pixels.
1、2、3 A/D変換回路
4 検出回路
5 制御パルス電源
6 パネル駆動電源
7 信号処理回路、
8 駆動回路
9 表示パネル
90a 全リセット期間
91b〜91f サブフィールドリセット期間
92a〜92f アドレス期間
93a〜93f サステイン期間
401、402 2入力ORゲート
403 2入力ORゲート
404 3入力ORゲート
405、502 抵抗
406 コンデンサ
500 出力制御トランジスタ
501 誤差増幅器
503 抵抗
504 加算回路
505、508 基準電圧源
506、507 ダイオード
509 基準電圧源
900 表示画素
901 R放電セル
902 G放電セル
903 B放電セル
904 R蛍光体
905 G蛍光体
906 B蛍光体
907、908 アドレス電極
909 アドレス電極
910 共通維持電極
911 独立維持電極
1, 2, 3 A /
8
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映像信号の表示内容に応じて制御パルスの電圧を制御することを特徴とするプラズマディスプレイの駆動方法。 In a driving method of a plasma display, which is constituted by a plurality of discharge cells and displays a video signal by a control pulse for controlling discharge and a driving pulse for emitting light from the discharge cell,
A driving method of a plasma display, characterized by controlling a voltage of a control pulse in accordance with display contents of a video signal.
映像信号の表示内容に応じて制御パルスの電圧を制御する制御手段を備えることを特徴とするプラズマディスプレイ駆動装置。 In a plasma display driving device configured by a plurality of discharge cells and displaying a video signal by a control pulse for controlling discharge and a drive pulse for causing the discharge cell to emit light,
A plasma display driving apparatus comprising control means for controlling a voltage of a control pulse in accordance with display contents of a video signal.
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