JP2009147292A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000000853 adhesive Substances 0.000 claims abstract description 36
- 230000001070 adhesive effect Effects 0.000 claims abstract description 36
- 230000003287 optical effect Effects 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 44
- 239000004020 conductor Substances 0.000 claims description 20
- 238000005498 polishing Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000006073 displacement reaction Methods 0.000 claims description 4
- 229910001111 Fine metal Inorganic materials 0.000 claims description 3
- 238000003384 imaging method Methods 0.000 description 15
- 238000007747 plating Methods 0.000 description 10
- 238000005520 cutting process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14618—Containers
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Solid State Image Pick-Up Elements (AREA)
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- Led Device Packages (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】低コストで高信頼性、量産性の高い素子構造をもつことができる半導体装置およびその製造方法を提供する。
【解決手段】半導体素子６の電極部３上に突起部４を形成し、この突起部４に押し当てる構成で、光学部材７を半導体素子６上に接着剤８にて固着する。
【選択図】図１
【解決手段】半導体素子６の電極部３上に突起部４を形成し、この突起部４に押し当てる構成で、光学部材７を半導体素子６上に接着剤８にて固着する。
【選択図】図１
Description
本発明は、デジタルカメラや携帯電話等に用いられる半導体装置、例えば半導体撮像素子、フォトＩＣ等の受光素子、もしくはＬＥＤ、レーザー等の発光素子およびその製造方法に関するものである。
近年、電子機器の小型化、薄型化かつ軽量化とともに半導体装置の高密度実装化の要求が強くなっている。さらに、微細加工技術の進歩による半導体素子の高集積化とあいまって、チップサイズパッケージあるいはベアチップの半導体素子を直接実装する、いわゆるチップ実装技術が提案されている。
例えば、半導体装置の従来技術（例えば、特許文献１を参照）として、半導体撮像素子において半導体素子の撮像領域上に透明板を接着剤で貼り合わせて、半導体撮像素子の薄型化と低コスト化を実現しようとした素子構造および製造方法がある。
この方法は、図３に示すように、撮像領域２１を有する半導体素子２２上に、ガラス等の保護部材２４を接着剤２３により固着し、半導体素子２２の電極２５の直下に貫通孔２６を形成し、貫通孔２６内壁及び半導体素子２２の裏面に絶縁層２７を形成した後に、導体層２８により、電極２５と半導体素子２２の裏面に形成した外部電極３０を電気的に接続することで、半導体撮像素子を得たものである。このように、半導体撮像素子の外形サイズは、半導体素子２２と同等、所謂チップサイズと同等の小型化を実現しているものである。
ＷＯ２００５／０２２６３１号公報
しかしながら、上記のような従来の半導体装置の場合、半導体素子に貫通孔を形成する手法としては、プラズマエッチングやＲＩＥなどのドライエッチングを適用するが、半導体ウエハの厚みが約５０〜２００μｍ程度と厚く、このような深さをエッチングする必要から製造工程で多くの時間を要し、結果的に製品としてコスト高の要因となるという問題が発生する。
また、貫通孔のアスペクト比が大きいものであるため、貫通孔形成の後工程で貫通孔内に絶縁膜を形成する場合に、絶縁膜の厚みが貫通孔の底の方で薄くなったり、メッキ処理により貫通孔内に導体層を形成する場合に、メッキ液が貫通孔底面近くでは浸入しにくく導体層形成が不均一となって、製品として所望の電気特性が得られず歩留まりの低下などが発生し、上記と同様に、結果的に製品としてコスト高の要因となるという問題が発生する。
本発明は、上記従来の問題点を解決するもので、製造工程に要する時間を短縮化するとともに、製品として歩留まりの低下を抑えることができ、製品のコストアップを抑えつつ、高信頼性でかつ量産性の高い素子構造を実現することができる半導体装置およびその製造方法を提供する。
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、１主面に突起部が接続された複数の電極部が形成された半導体素子と、前記半導体素子に対して透明接着部材により前記突起部と前記電極部とを覆うように接着された光学部材とを有し、前記光学部材が前記突起部に接しており、応力に対する変位量が、前記突起部より前記透明接着部材のほうが大きく、かつ、前記複数の電極部が、前記半導体素子に形成された導通用貫通孔を通じて、前記半導体素子の他方の面に形成された外部電極と電気的に接続されていることを特徴とする。
また、本発明の請求項５に記載の半導体装置の製造方法は、半導体ウエハ内に等間隔に仮想分割して半導体素子を複数個形成する工程と、前記半導体ウエハの１主面上で各半導体素子ごとに複数の電極部を形成する工程と、各電極部ごとに突起部を接続する工程と、前記半導体ウエハに対して透明接着部材により光学部材を前記電極部と前記突起部とを覆いかつ前記突起部に接するように接着する工程と、前記半導体ウエハの他方の面を研磨する工程と、前記半導体ウエハの他方の面で前記電極部の直下近傍に導通用貫通孔を形成する工程と、前記導通用貫通孔の内壁及び前記半導体ウエハの他方の面に絶縁膜を形成する工程と、前記導通用貫通孔内壁の絶縁膜上および前記導通用貫通孔内壁に続く前記半導体ウエハの他方の面の絶縁膜上の一部に導体層を形成することにより、前記導体層の前記半導体ウエハの他方の面側を外部電極として、前記導体層を通じて前記電極部と電気的に接続する工程と、前記半導体ウエハを各半導体素子ごとに分割切断することにより、半導体装置を個片化する工程とを有することを特徴とする。
以上により、半導体素子の研磨時の加圧力が突起部を介して電極部直下の半導体素子部で加圧力が高くなり、研磨後はこの部分が局部的に薄くなる。
そのため、半導体素子の研磨後の導通用貫通孔形成時にエッチング時間を短縮でき、コストの安い製品を提供できる。
そのため、半導体素子の研磨後の導通用貫通孔形成時にエッチング時間を短縮でき、コストの安い製品を提供できる。
また、半導体素子と光学部材の接着構造は、突起部がスペーサとなった構造であるため、透明接着部材が硬化するときの収縮応力が作用しており、この半導体装置使用時に周囲温度が上昇した場合でも透明接着部材の厚みには変化が生じず、光学特性の品質向上を図ることができる。
また、本発明の請求項２に記載の半導体装置は、請求項１記載の半導体装置であって、前記導通用貫通孔は、前記電極部の直下に位置しており、前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、１つの導通用貫通孔において異なる２つの角度を有していることを特徴とする。
また、本発明の請求項３に記載の半導体装置は、請求項１〜請求項２のいずれかに記載の半導体装置であって、前記導通用貫通孔は、前記電極部の直下に位置しており、前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、１つの導通用貫通孔において異なる２つの角度を有し、それらの角度のうち前記半導体素子の他方の面に近い側の前記導通用貫通孔の側面がなす角度のほうが小さいことを特徴とする。
また、本発明の請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法であって、前記半導体ウエハの他方の面の研磨時に、前記突起部の直下の前記半導体ウエハに前記導通用貫通孔の一部となる凹部を形成することを特徴とする。
また、本発明の請求項７記載の半導体装置の製造方法は、請求項５〜請求項６のいずれかに記載の半導体装置の製造方法であって、前記導通用貫通孔は前記電極部の直下に位置させ、前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、前記凹部の側面と前記導通用貫通孔の凹部以外の部分が異なる角度であることを特徴とする。
また、本発明の請求項８記載の半導体装置の製造方法は、請求項５〜請求項７のいずれかに記載の半導体装置の製造方法であって、前記導通用貫通孔は前記電極部の直下に位置させ、前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、前記凹部の側面と前記導通用貫通孔の凹部以外の部分が異なる角度であり、その角度は前記凹部のほうが小さいことを特徴とする。
以上により、研磨時に形成された半導体素子の凹部はすり鉢状のものとなり、導通用貫通孔内部への導体層形成時のメッキ液が浸入しやすく、メッキ処理における歩留まりを向上することができる。
また、本発明の請求項４に記載の半導体装置は、請求項１〜請求項３のいずれかに記載の半導体装置であって、前記突起部が、Ａｕよりなる金属細線の先端に形成した球状の金属を接合した構造であることを特徴とする。
また、本発明の請求項９に記載の半導体装置の製造方法は、請求項５〜請求項８のいずれかに記載の半導体装置の製造方法であって、前記突起部は、Ａｕよりなる金属細線の先端に形成した球状の金属を接合した構造とすることを特徴とする。
以上により、半導体素子の電極部への突起部形成が容易に行え、コストの安い製品を実現することができる。
以上のように本発明によれば、半導体素子の電極部に光学部材を固着する透明接着部材の剛性より大きい剛性を有する突起部を形成しておくことにより、半導体素子の研磨時の加圧力が突起部を介して電極部直下の半導体素子部に集中し、研磨後はこの部分が局部的に薄くなる。
これにより、半導体素子の研磨後の導通用貫通孔形成時にエッチング時間を短縮でき、コストの安い製品を提供できる。
また、研磨時に形成された半導体素子の凹部はすり鉢状のものとなり、導通用貫通孔内部への導体層形成時のメッキ液が浸入しやすくなって、メッキ処理の歩留まりの高いものが得られる。
また、研磨時に形成された半導体素子の凹部はすり鉢状のものとなり、導通用貫通孔内部への導体層形成時のメッキ液が浸入しやすくなって、メッキ処理の歩留まりの高いものが得られる。
また、半導体素子と光学部材の接着構造は、突起部がスペーサとなった構造であるため、透明接着部材が硬化するときの収縮応力が作用しており、この半導体装置使用時に周囲温度が上昇した場合でも透明接着部材の厚みには変化が生じず、光学特性の品質向上を図ることができる。
以上の結果、製造工程に要する時間を短縮化するとともに、製品として歩留まりの低下を抑えることができ、製品のコストアップを抑えつつ、高信頼性でかつ量産性の高い素子構造を実現することができる。
以下、本発明の実施の形態を示す半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。また、図面は、理解しやすくするためにそれぞれの構成要素を主体に模式的に示しており、形状等については正確な表示ではない。
まず、本実施の形態の半導体装置として、受光素子の一種である半導体撮像素子を例に挙げて説明する。
図１は本実施の形態の半導体装置としての半導体撮像素子の製造方法を示す工程別概略断面図である。図２は本実施の形態の半導体装置としての半導体撮像素子における導通用貫通孔部分の詳細断面図である。
図１は本実施の形態の半導体装置としての半導体撮像素子の製造方法を示す工程別概略断面図である。図２は本実施の形態の半導体装置としての半導体撮像素子における導通用貫通孔部分の詳細断面図である。
図１および図２において、１は半導体ウエハ、２は撮像領域、３は電極部、４は突起部、５は切断線、６は半導体素子、７は光学部材、８は接着剤（透明接着部材）、９は凹部、１０は貫通孔、１１は貫通孔導体部（導体層）、１２は外部電極（導体層）、１３ははんだボール、１４は絶縁膜、１５は導通用貫通孔を示している。
まず初めに、図１（ａ）に示すように、半導体ウエハ１内に等間隔に仮想分割して半導体素子６を複数個形成し、各半導体素子６上の所定位置に撮像領域２および電極部３を配置形成する。次に、半導体素子６上の電極部３に突起部４を形成する。ここで、半導体ウエハ１としては、例えば、シリコン、ゲルマニウムあるいは化合物半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＣなど）等からなり、厚みが２００〜８００μｍ程度で、サイズが２インチΦ〜１５インチΦ程度である円盤状の半導体基板を用いる。
電極部３への突起部４の形成方法は、所謂ボールバンピングと呼ばれる方法であり、ワイヤボンダーを用い、Ａｕ金属細線（Ａｕワイヤ）の先端に形成したボール形状の突起物を半導体素子６上の電極部３に超音波熱圧着等の方法で接合する。用いるＡｕワイヤの径は１５〜３０μｍΦ程度であり、Ａｕワイヤの先端に形成する球状の突起物のサイズは３０〜９０μｍΦ程度である。Ａｕの球状突起物は、荷重が１０〜１００ｇ程度、加熱温度は８０〜１５０℃程度ある。このようにして形成された突起部４のサイズは、径が４０〜１５０μｍ程度、厚みが１０〜８０μｍ程度である。
この方法によれば、突起部４のサイズを非常に精度高く形成することができるため、後に半導体素子６上に接着する光学部材７と半導体素子６上の撮像領域２面間の距離を均一にすることができ、半導体撮像素子としてバラツキの小さい高品質な構造を得ることができる。また、突起部４の他の形成方法としては、電極部３にメッキによりＮｉ、Ａｕ、Ｃｕ等を形成する方法や、感光性樹脂をフォトリソ技術により電極部３上に選択的に形成する方法もある。この突起部４は、いずれの形成方法においても、後に光学部材７を接着する接着剤８の剛性より大きいものである。
すなわち、応力に対する変位量が、突起部４より接着剤８のほうが大きい構成である。突起部４は、本実施例のようにＡｕ等の金属を用いることにより、弾性率は１０ＧＰａ〜３００ＧＰａ程度であり、接着剤８は通常フィラーの含有しないエポキシ、シリコーン、アクリル系などであり、その弾性率は通常０．０１〜１０ＧＰａ程度あることから、容易に応力に対する変位量を接着剤８のほうを大きくすることができる。
次に、図１（ｂ）に示すように、半導体ウエハ１内に形成された各半導体素子６上の撮像領域２面を覆うように、半導体ウエハ１に対して接着剤８を用いてガラス等の光学部材７を固着する。光学部材７の材質はガラスや樹脂等であり、厚みは０．０５〜１．０ｍｍ程度である。光学部材７のサイズは、半導体ウエハ１と同等のサイズであり２インチΦ〜１５インチΦ程度である。接着剤８は、エポキシ、シリコーン、アクリル系等の樹脂である。
光学部材７を固着する方法は、まず、接着剤８を半導体ウエハ１上に塗布する。塗布の方法としては、ディスペンサーによる塗布や、印刷方法、スピンナーによる回転塗布などの方法がある。その後、光学部材７を半導体ウエハ１上に設置する。このとき、光学部材７を加圧し、光学部材７が突起部４に接触するようにする。
先に述べた突起部４の形成方法は、光学部材７を設置する前に、電極部３に形成する方法であったが、光学部材７を設置する際に、電極部３に位置する部分にあらかじめ形成したものを、半導体ウエハ１に設置する方法でも構わない。
また、接着剤８を半導体ウエハ１に塗布する順序として、接着剤８を塗布した後に、光学部材７を設置する方法を述べたが、接着剤８を塗布する前に、光学部材７を半導体ウエハ１に設置し、仮固定した後に、突起部４により形成された、半導体ウエハ１と光学部材７の間隙に、接着剤８を注入する方法でも構わない。このとき、真空中にて注入することにより、気泡の発生がなく短時間で、半導体ウエハ１上に接着剤８を形成することができる。
次に、接着剤８を硬化し完了する。接着剤８の硬化の方法は、接着剤８が紫外線硬化型の場合は、光学部材７を通して接着剤８に紫外線を照射することで行う。また、接着剤８が熱硬化型の場合は、硬化炉、ホットプレート、赤外線ランプ等により、５０〜２００℃に接着剤８を加熱することで硬化させる。
次に、図１（ｃ）に示すように、半導体ウエハ１の裏面を研磨し、半導体ウエハ１の厚みを薄くする。研磨後の半導体ウエハ１の厚みは、１０〜５００μｍ程度である。半導体ウエハ１の研磨は、半導体ウエハ１を加圧しながら回転させた砥石にて行う機械研磨や、ドライエッチング等の方法により行う。機械研磨にて行う場合、接着剤８より突起部４の方が剛性の大きい構成であるため、半導体ウエハ１を加圧したことによる加重は、突起部４の直下の半導体ウエハ１部に集中して加わり、そのため、突起部４の直下の半導体ウエハ１の研磨量がその他の領域の研磨量より多くなることより、半導体ウエハ１において突起部４の直下に凹部９が形成される。凹部９の径は１０〜２００μｍ、深さは３〜１００μｍ程度である。
次に、図１（ｄ）に示すように、半導体ウエハ１において、半導体素子６の電極部３の直下に、電極部３まで達する貫通孔１０を形成する。貫通孔１０の形成方法は、半導体ウエハ１の裏面に選択的にレジスト等を形成し、半導体ウエハ１の裏面が露出した部分をプラズマエッチングやウエットエッチング等でエッチングすることで行う。この時、電極部３の下部に存在していたＳｉや絶縁膜も除去され電極部３の裏面が露出している。
また、この時、半導体素子６における電極部３の直下の半導体ウエハ１部には研磨時に凹部９が形成されているため、貫通孔１０を形成するときのエッチング時間として短時間で行うことができ、半導体撮像素子としてコストの安いものを提供できるとともに、貫通孔１０の深さが浅いため貫通孔１０の径を小さくでき、構造上で微細化も容易であり、電極部３の多ピン化にも有効である。また、このとき、貫通孔１０と、凹部９を含んだ導通用貫通孔１５が得られる。
次に、図１（ｅ）に示すように、図示はしていなが、半導体ウエハ１の凹部９内部及び貫通孔１０の内壁及び半導体ウエハ１の裏面全面にシリコン酸化膜等の絶縁膜を形成した後に、貫通孔１０の底部にある絶縁膜をフォトエッチング等の方法により除去する。その後、凹部９内部、貫通孔１０内部及び半導体ウエハ１の裏面に選択的に導体層１１、１２を形成する。導体層１２は、外部電極１２となり、この領域にはんだボール１３を形成する。
図２は導通用貫通孔１５部分の詳細断面図であり、上記の図１（ｅ）で説明した絶縁膜１４の形成方法としては、プラズマＣＶＤによるシリコン酸化膜形成方法や、スピンコーティングによるポリイミド等の樹脂形成方法を用いることで、容易に行うことができる。
絶縁膜１４は、一旦、貫通孔１０の底部にも形成されるので、フォトリソ法により選択的フォトレジストを形成した後に、プラズマエッチングやウエットエッチング等により、貫通孔１０の底面にある絶縁膜を除去する。
導通用貫通孔１５への導体層１１の形成は、スパッタリング等によりＴｉ／Ｃｕ膜等を蒸着した後に、電解めっきによりＮｉ、Ｃｕ、Ａｕ等の金属膜を形成する方法等を用いる。金属膜の厚みは、０．１〜２μｍ程度である。スパッタリングによる金属膜の蒸着前には、貫通孔１０の底面の電極部３と蒸着する金属膜が低抵抗で接続できるよう、ドライエッチングやウエットエッチングにより導通用貫通孔１５の底面の電極部３を薄くエッチングする。この時、電極部３の厚みは１μｍ程度と薄いため、オーバーエッチングにより導通用貫通孔１５の底面の電極部３が消失しても突起部４があるため、歩留まりの低下は生じない。
そして、メッキにより導体層１１を形成する。メッキは電解メッキ、無電解メッキなどの方法を用いる。この時、貫通孔１０は、凹部９の底部に形成されているため、アスペクト比が小さく、メッキ液が容易に貫通孔１０内部にも浸入するため、貫通孔１０内部への導体層１１の形成を容易に行うことができる。図１では、導体層１１は、貫通孔１０及び凹部９の内部全体を充填した構造としているが、貫通孔１０の内壁、凹部９の内面にのみ形成された構造でも構わない。
次に、図１（ｆ）に示すように、半導体ウエハ１を切断線５にて個々の半導体素子６に分離することにより、半導体撮像素子を個片化する。半導体撮像素子の半導体ウエハ１からの分離は、ダイシング法などにより、光学部材７と半導体ウエハ１を同時に切断する方法等を用いる。
完成した半導体撮像素子は、接着剤８が、少なくとも厚み方向に収縮応力を持った構造であるため、後に機器に組み込まれてからの周囲温度の変化で光学部材７と半導体素子６の撮像領域面間の寸法に変化が生じず、光学特性の品質に優れたものである。
ここまでは、半導体装置として、受光素子の一種である半導体撮像素子を例に挙げて説明したが、受光素子としては、半導体撮像素子の他に、図示はしないがフォトＩＣ等も一例として挙げられる。
なお、上記の実施の形態では、半導体装置として、半導体撮像素子やフォトＩＣ等の受光素子の場合を例に挙げて説明したが、発光素子の一種であり、平面形状が図４（ａ）に示され、図４（ａ）の矢視部の断面形状が図４（ｂ）に示されるような構造を有し、光学部材７と半導体素子６の間に発光領域ＨＲ１が形成されたＬＥＤや、図示はしないがレーザー発光素子等の場合も、同様に実施することができ、同様の効果を得ることができる。
本発明の半導体装置およびその製造方法は、製造工程に要する時間を短縮化するとともに、製品として歩留まりの低下を抑えることができ、製品のコストアップを抑えつつ、小型化に適した構造で高信頼性でかつ量産性の高い素子構造を実現し、さらに商品の薄型化および小型化を実現することができるもので、今後ますます高性能で薄型化および小型化を要求されるデジタルカメラや携帯電話等の分野に有用である。
１ 半導体ウエハ
２ 撮像領域
３ 電極部
４ 突起部
５ 切断線
６ 半導体素子
７ 光学部材
８ 接着剤（透明接着部材）
９ 凹部
１０ 貫通孔
１１ 貫通孔導体部（導体層）
１２ 外部電極（導体層）
１３ はんだボール
１４ 絶縁膜
１５ 導通用貫通孔
ＨＲ１ 発光領域
２ 撮像領域
３ 電極部
４ 突起部
５ 切断線
６ 半導体素子
７ 光学部材
８ 接着剤（透明接着部材）
９ 凹部
１０ 貫通孔
１１ 貫通孔導体部（導体層）
１２ 外部電極（導体層）
１３ はんだボール
１４ 絶縁膜
１５ 導通用貫通孔
ＨＲ１ 発光領域
Claims (9)
- １主面に突起部が接続された複数の電極部が形成された半導体素子と、
前記半導体素子に対して透明接着部材により前記突起部と前記電極部とを覆うように接着された光学部材とを有し、
前記光学部材が前記突起部に接しており、
応力に対する変位量が、前記突起部より前記透明接着部材のほうが大きく、
かつ、前記複数の電極部が、前記半導体素子に形成された導通用貫通孔を通じて、前記半導体素子の他方の面に形成された外部電極と電気的に接続されている
ことを特徴とする半導体装置。 - 前記導通用貫通孔は、
前記電極部の直下に位置しており、
前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、１つの導通用貫通孔において異なる２つの角度を有している
ことを特徴とする請求項１記載の半導体装置。 - 前記導通用貫通孔は、
前記電極部の直下に位置しており、
前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、１つの導通用貫通孔において異なる２つの角度を有し、
それらの角度のうち前記半導体素子の他方の面に近い側の前記導通用貫通孔の側面がなす角度のほうが小さい
ことを特徴とする請求項１〜請求項２のいずれかに記載の半導体装置。 - 前記突起部が、
Ａｕよりなる金属細線の先端に形成した球状の金属を接合した構造である
ことを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。 - 半導体ウエハ内に等間隔に仮想分割して半導体素子を複数個形成する工程と、
前記半導体ウエハの１主面上で各半導体素子ごとに複数の電極部を形成する工程と、
各電極部ごとに突起部を接続する工程と、
前記半導体ウエハに対して透明接着部材により光学部材を前記電極部と前記突起部とを覆いかつ前記突起部に接するように接着する工程と、
前記半導体ウエハの他方の面を研磨する工程と、
前記半導体ウエハの他方の面で前記電極部の直下近傍に導通用貫通孔を形成する工程と、
前記導通用貫通孔の内壁及び前記半導体ウエハの他方の面に絶縁膜を形成する工程と、
前記導通用貫通孔内壁の絶縁膜上および前記導通用貫通孔内壁に続く前記半導体ウエハの他方の面の絶縁膜上の一部に導体層を形成することにより、前記導体層の前記半導体ウエハの他方の面側を外部電極として、前記導体層を通じて前記電極部と電気的に接続する工程と、
前記半導体ウエハを各半導体素子ごとに分割切断することにより、半導体装置を個片化する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 前記半導体ウエハの他方の面の研磨時に、
前記突起部の直下の前記半導体ウエハに前記導通用貫通孔の一部となる凹部を形成することを特徴とする請求項５記載の半導体装置の製造方法。 - 前記導通用貫通孔は前記電極部の直下に位置させ、
前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、前記凹部の側面と前記導通用貫通孔の凹部以外の部分が異なる角度である
ことを特徴とする請求項５〜請求項６のいずれかに記載の半導体装置の製造方法。 - 前記導通用貫通孔は前記電極部の直下に位置させ、
前記導通用貫通孔の側面が前記半導体素子の前記１主面となす角度として、前記凹部の側面と前記導通用貫通孔の凹部以外の部分が異なる角度であり、その角度は前記凹部のほうが小さい
ことを特徴とする請求項５〜請求項７のいずれかに記載の半導体装置の製造方法。 - 前記突起部は、
Ａｕよりなる金属細線の先端に形成した球状の金属を接合した構造とする
ことを特徴とする請求項５〜請求項８のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008203665A JP5197219B2 (ja) | 2007-11-22 | 2008-08-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007302332 | 2007-11-22 | ||
| JP2007302332 | 2007-11-22 | ||
| JP2008203665A JP5197219B2 (ja) | 2007-11-22 | 2008-08-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009147292A true JP2009147292A (ja) | 2009-07-02 |
| JP5197219B2 JP5197219B2 (ja) | 2013-05-15 |
Family
ID=40668986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008203665A Expired - Fee Related JP5197219B2 (ja) | 2007-11-22 | 2008-08-07 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7868336B2 (ja) |
| JP (1) | JP5197219B2 (ja) |
| CN (1) | CN101442064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010058503A1 (ja) * | 2008-11-21 | 2010-05-27 | パナソニック株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8138020B2 (en) * | 2010-03-25 | 2012-03-20 | International Business Machines Corporation | Wafer level integrated interconnect decal and manufacturing method thereof |
| CN102386306B (zh) * | 2010-08-27 | 2016-04-13 | 比亚迪股份有限公司 | 一种led芯片的封装方法及封装结构 |
| WO2018198753A1 (ja) * | 2017-04-24 | 2018-11-01 | 三菱電機株式会社 | 半導体デバイスの製造方法 |
| US11309273B2 (en) * | 2017-05-19 | 2022-04-19 | Shindengen Electric Manufacturing Co., Ltd. | Electronic module |
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| JP2006108328A (ja) * | 2004-10-04 | 2006-04-20 | Sharp Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094082A (ja) * | 2000-07-11 | 2002-03-29 | Seiko Epson Corp | 光素子及びその製造方法並びに電子機器 |
| JP4000507B2 (ja) * | 2001-10-04 | 2007-10-31 | ソニー株式会社 | 固体撮像装置の製造方法 |
| JP5030360B2 (ja) * | 2002-12-25 | 2012-09-19 | オリンパス株式会社 | 固体撮像装置の製造方法 |
| US8368096B2 (en) * | 2005-01-04 | 2013-02-05 | Aac Technologies Japan R&D Center Co., Ltd. | Solid state image pick-up device and method for manufacturing the same with increased structural integrity |
| JP2007250739A (ja) * | 2006-03-15 | 2007-09-27 | Matsushita Electric Ind Co Ltd | 光半導体装置 |
-
2008
- 2008-08-07 JP JP2008203665A patent/JP5197219B2/ja not_active Expired - Fee Related
- 2008-10-22 CN CN200810169138.9A patent/CN101442064A/zh active Pending
- 2008-11-04 US US12/264,539 patent/US7868336B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7868336B2 (en) | 2011-01-11 |
| CN101442064A (zh) | 2009-05-27 |
| JP5197219B2 (ja) | 2013-05-15 |
| US20090134505A1 (en) | 2009-05-28 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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