JP2009146946A

JP2009146946A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2009146946A
Application number: JP2007319884A
Authority: JP
Inventors: Masatake Hino; 真毅日野
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-12-11
Filing date: 2007-12-11
Publication date: 2009-07-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a structure capable of improving a breakdown voltage without causing a rise in threshold voltage nor an increase in channel resistance. <P>SOLUTION: In an epitaxial layer 3, a plurality of trenches 6 which are dug from the surface of the epitaxial layer up to an N<SP>-</SP>type region 4 by penetrating a body region 5 and in which gate electrodes 8 are buried are formed at a plurality of positions spaced in a direction orthogonal to the layer thickness direction of the epitaxial layer 3. At the surface layer part of the epitaxial layer 3, an N<SP>+</SP>type source region 9 and a body contact region 10 which penetrates the center part of the N<SP>+</SP>type source region 9 along the layer thickness are formed between mutually adjacent trenches 6. In the body region 5, a P+ type heavily-doped region 11 which is higher in concentration of p type impurity than its circumference is formed over a position opposed to one of the mutually adjacent trenches 6 at an interval and a position opposed to the other trench 6 at an interval. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。 As a structure effective for miniaturization of a VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor), a trench gate structure is generally known.
FIG. 3 is a schematic cross-sectional view of a semiconductor device including a conventional trench gate type VDMOSFET.

この半導体装置１０１は、Ｎ⁺型基板１０２を備えている。Ｎ⁺型基板１０２上には、Ｎ^-型エピタキシャル層１０３が積層されている。Ｎ^-型エピタキシャル層１０３の基層部は、Ｎ^-型領域１０４とされ、Ｎ^-型エピタキシャル層１０３の表層部は、Ｐ^-型ボディ領域１０５とされている。
Ｎ^-型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下がって形成されている。トレンチ１０６は、Ｐ^-型ボディ領域１０５を貫通し、その最深部がＮ^-型領域１０４に達している。トレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。 The semiconductor device 101 includes an N ⁺ type substrate 102. An N ⁻ type epitaxial layer 103 is laminated on the N ⁺ type substrate 102. The base layer portion of the N ⁻ type epitaxial layer 103 is an N ⁻ type region 104, and the surface layer portion of the N ⁻ type epitaxial layer 103 is a P ⁻ type body region 105.
In the N ⁻ type epitaxial layer 103, a trench 106 is dug down from the surface. Trench 106 penetrates P ⁻ type body region 105, and the deepest part reaches N ⁻ type region 104. A gate electrode 108 made of polysilicon doped with an N-type impurity at a high concentration is buried in the trench 106 via a gate insulating film 107.

また、Ｐ^-型ボディ領域１０５の表層部には、トレンチ１０６の側方に、Ｎ⁺型ソース領域１０９が形成されている。Ｎ⁺型ソース領域１０９には、Ｐ⁺型ボディコンタクト領域１１０がＮ⁺型ソース領域１０９を貫通して形成されている。
Ｎ^-型エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１上には、ソース配線１１２が形成されている。ソース配線１１２は、接地されている。そして、ソース配線１１２は、層間絶縁膜１１１に形成されたコンタクト孔１１３を介して、Ｎ⁺型ソース領域１０９およびＰ⁺型ボディコンタクト領域１１０にコンタクト（電気接続）されている。また、ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１４が電気的に接続されている。 Further, an N ⁺ type source region 109 is formed in the surface layer portion of the P ⁻ type body region 105 on the side of the trench 106. In the N ⁺ type source region 109, a P ⁺ type body contact region 110 is formed so as to penetrate the N ⁺ type source region 109.
An interlayer insulating film 111 is stacked on the N ⁻ type epitaxial layer 103. A source wiring 112 is formed on the interlayer insulating film 111. The source wiring 112 is grounded. The source wiring 112 is in contact (electrically connected) to the N ⁺ type source region 109 and the P ⁺ type body contact region 110 through a contact hole 113 formed in the interlayer insulating film 111. Further, the gate wiring 114 is electrically connected to the gate electrode 108 through a contact hole (not shown) formed in the interlayer insulating film 111.

Ｎ⁺基板１０２の裏面には、ドレイン電極１１５が形成されている。
ドレイン電極１１５に適当な大きさの正電圧を印加しつつ、ゲート電極１０８の電位を制御することにより、Ｐ^-型ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルを形成して、Ｎ⁺型ソース領域１０９とドレイン電極１１５との間に電流を流すことができる。
特開２００７−１２９２５９号公報 A drain electrode 115 is formed on the back surface of the N ⁺ substrate 102.
By controlling the potential of the gate electrode 108 while applying an appropriate positive voltage to the drain electrode 115, a channel is formed in the vicinity of the interface with the gate insulating film 107 in the P ⁻ -type body region 105, and N ^A current can flow between the ⁺ type source region 109 and the drain electrode 115.
JP 2007-129259 A

しかしながら、このような構造では、Ｐ^-型ボディ領域１０５とＮ^-型領域１０４との界面からＮ⁺型ソース領域１０９に向かって空乏層が延びやすい。空乏層がＮ⁺型ソース領域１０９にまで達すると、いわゆるパンチスルー効果を生じてしまう。
空乏層の延びは、Ｐ^-型ボディ領域１０５のＰ型不純物濃度を高くすることで抑制することができるが、Ｐ^-型ボディ領域１０５のＰ型不純物濃度を高くすると、スレッショルド電圧が上昇する。また、パンチスルー効果の発生を防止するために、トレンチ１０６の深さを深くすると、Ｎ⁺型ソース領域１０９からＮ^-型エピタキシャル層１０３までの長さ（チャネル長）が長くなり、チャネル抵抗が大きくなる。 However, in such a structure, a depletion layer tends to extend from the interface between the P ⁻ type body region 105 and the N ⁻ type region 104 toward the N ⁺ type source region 109. When the depletion layer reaches the N ⁺ type source region 109, a so-called punch-through effect occurs.
Extension of the depletion layer is, P ^- can be prevented by increasing the P-type impurity concentration type body region 105, P ^- the higher the P-type impurity concentration type body region 105, a threshold voltage increases. Further, if the depth of the trench 106 is increased in order to prevent the punch-through effect from occurring, the length (channel length) from the N ⁺ type source region 109 to the N ⁻ type epitaxial layer 103 is increased, and the channel resistance is increased. growing.

そこで、本発明の目的は、スレッショルド電圧の上昇およびチャネル抵抗の増大を招くことなく、耐圧の向上を図ることができる構造の半導体装置を提供することである。 Therefore, an object of the present invention is to provide a semiconductor device having a structure capable of improving the breakdown voltage without causing an increase in threshold voltage and an increase in channel resistance.

前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層の中層部に形成された第２導電型のボディ領域と、前記半導体層の層厚方向と直交する方向に間隔を空けた複数の位置に、前記半導体層を表面から前記第１導電型領域まで掘り下げて形成され、前記ボディ領域を貫通する複数のトレンチと、各前記トレンチに埋設されたゲート電極と、互いに隣り合う前記トレンチ間における前記半導体層の表層部に形成された前記第１導電型のソース領域と、前記ソース領域の中央部を前記層厚方向に貫通して形成されたボディコンタクト領域と、前記ボディ領域に、互いに隣り合う前記トレンチの一方の前記トレンチに対して間隔を空けて対向する位置と他方の前記トレンチに対して間隔を空けて対向する位置とにわたって形成され、第２導電型不純物の濃度がその周囲よりも高い第２導電型の高濃度領域とを含む、半導体装置である。 According to a first aspect of the present invention for achieving the above object, a semiconductor layer, a first conductivity type region of a first conductivity type formed in a base layer portion of the semiconductor layer, and a middle layer portion of the semiconductor layer are formed. The semiconductor layer is dug down from the surface to the first conductivity type region at a plurality of positions spaced in the direction perpendicular to the layer thickness direction of the semiconductor layer and the second conductivity type body region formed, A plurality of trenches penetrating the body region, a gate electrode embedded in each of the trenches, a source region of the first conductivity type formed in a surface layer portion of the semiconductor layer between the adjacent trenches, A body contact region formed through the central portion of the source region in the layer thickness direction, and a position facing the body region at a distance from one of the trenches adjacent to each other. Is formed over a position spaced and opposed with respect to square the trench, the concentration of the second conductivity type impurity and a high concentration region of the second conductivity type higher than its surroundings, which is a semiconductor device.

この構成によれば、半導体層の基層部には、第１導電型領域が形成されている。半導体層の中層部、つまり第１導電型領域上には、第２導電型のボディ領域が形成されている。半導体層には、半導体層の層厚方向と直交する方向に間隔を空けた複数の位置に、トレンチが形成されている。各トレンチは、半導体層の表面から第１導電型領域まで掘り下がり、ボディ領域を貫通している。各トレンチには、ゲート電極が埋設されている。半導体層の表層部には、互いに隣り合うトレンチ間において、第１導電型のソース領域が形成されている。ソース領域の中央部には、ボディコンタクト領域が層厚方向に貫通して形成されている。ボディ領域には、第２導電型不純物の濃度がその周囲よりも高い第２導電型の高濃度領域が、互いに隣り合うトレンチの一方のトレンチに対して間隔を空けて対向する位置と他方のトレンチに対して間隔を空けて対向する位置とにわたって形成されている。 According to this configuration, the first conductivity type region is formed in the base layer portion of the semiconductor layer. A body region of the second conductivity type is formed on the middle layer portion of the semiconductor layer, that is, on the first conductivity type region. In the semiconductor layer, trenches are formed at a plurality of positions spaced in the direction orthogonal to the layer thickness direction of the semiconductor layer. Each trench is dug from the surface of the semiconductor layer to the first conductivity type region and penetrates the body region. A gate electrode is embedded in each trench. A source region of the first conductivity type is formed in the surface layer portion of the semiconductor layer between adjacent trenches. In the central portion of the source region, a body contact region is formed penetrating in the layer thickness direction. In the body region, the second conductivity type high concentration region in which the concentration of the second conductivity type impurity is higher than that of the periphery of the second conductivity type impurity is opposed to one of the trenches adjacent to each other with an interval, and the other trench. Are formed over a position facing each other with a space therebetween.

高濃度領域が形成されていることにより、第１導電型領域とボディ領域との界面から拡がる空乏層がソース領域に達するのを防止することができる。そのため、トレンチの深さを大きくすることなく、パンチスルー効果を防止することができる。また、高濃度領域は、トレンチと間隔を空けて形成されている。そのため、高濃度領域が形成されていても、ボディ領域におけるトレンチとの界面近傍のチャネル領域の不純物濃度は増大せず、スレッショルド電圧の上昇を招かない。よって、スレッショルド電圧の上昇およびトレンチの深さを大きくすることによるチャネル抵抗の増大を招くことなく、耐圧の向上を図ることができる。 By forming the high concentration region, it is possible to prevent the depletion layer extending from the interface between the first conductivity type region and the body region from reaching the source region. Therefore, the punch-through effect can be prevented without increasing the depth of the trench. Further, the high concentration region is formed with a gap from the trench. Therefore, even if a high concentration region is formed, the impurity concentration of the channel region in the vicinity of the interface with the trench in the body region does not increase, and the threshold voltage does not increase. Therefore, the breakdown voltage can be improved without causing an increase in channel resistance due to an increase in threshold voltage and an increase in trench depth.

請求項１に記載の半導体装置は、請求項２に記載の製造方法により得ることができる。
請求項２に記載の発明は、第１導電型の半導体層を形成する工程と、前記半導体層の中層部に第２導電型不純物をドーピングする工程と、前記半導体層の層厚方向と直交する方向に間隔を空けた複数の位置に、前記半導体層を表面から前記中層部よりも下方の下層部まで掘り下げることにより、複数のトレンチを形成する工程と、各前記トレンチにゲート電極を埋設する工程と、互いに隣り合う前記トレンチ間における前記半導体層の表層部に第１導電型不純物をドーピングする工程と、前記半導体層上に、前記第１導電型不純物がドーピングされた領域の中央部と対向する開口を有するマスクを形成する工程と、前記半導体層の表面に対して傾斜する方向から、前記マスクの前記開口を介して、前記半導体層の前記中層部に第２導電型不純物をドーピングする工程と、前記マスクの前記開口を介して、前記半導体層の表層部に第２導電型不純物をドーピングする工程とを含む、半導体装置の製造方法である。 The semiconductor device according to claim 1 can be obtained by the manufacturing method according to claim 2.
According to a second aspect of the present invention, the step of forming a first conductivity type semiconductor layer, the step of doping a second conductivity type impurity in the middle layer portion of the semiconductor layer, and the layer thickness direction of the semiconductor layer are orthogonal to each other. Forming a plurality of trenches by digging the semiconductor layer from the surface to a lower layer part below the middle layer part at a plurality of positions spaced in a direction, and embedding a gate electrode in each trench And a step of doping a surface layer portion of the semiconductor layer between the adjacent trenches with a first conductivity type impurity, and a central portion of the region doped with the first conductivity type impurity on the semiconductor layer. A step of forming a mask having an opening; and a second conductivity type impurity in the middle layer portion of the semiconductor layer through the opening of the mask from a direction inclined with respect to the surface of the semiconductor layer. A step of doping, through the opening of the mask, and a step of doping the second conductivity type impurity into the surface layer portion of the semiconductor layer, a method of manufacturing a semiconductor device.

半導体層の中層部に第２導電型不純物がドーピングされた後、熱処理が行われることにより、この第２導電型不純物が活性化され、半導体層の中層部に第１導電型領域に接するボディ領域が形成される。また、互いに隣り合うトレンチ間における半導体層の表層部に第１導電型不純物がドーピングされた後、熱処理が行われることにより、この第１導電型不純物が活性化され、互いに隣り合うトレンチ間における半導体層の表層部にソース領域が形成される。 After the second conductivity type impurity is doped in the middle layer portion of the semiconductor layer, heat treatment is performed to activate the second conductivity type impurity, and the body region is in contact with the first conductivity type region in the middle layer portion of the semiconductor layer. Is formed. In addition, after the first conductivity type impurity is doped in the surface layer portion of the semiconductor layer between adjacent trenches, heat treatment is performed to activate the first conductivity type impurity, and the semiconductor between adjacent trenches is activated. A source region is formed in the surface layer portion of the layer.

また、半導体層上に、第１導電型不純物がドーピングされた領域、つまり、ソース領域となる領域の中央部と対向する開口を有するマスクが形成される。このマスクの開口を介して、半導体層の表面に対して傾斜する方向から、半導体層の中層部に第２導電型不純物が高濃度にドーピングされる。また、半導体層の表面に対して垂直な方向から、同じマスクの開口を介して、半導体層の表層部に第２導電型不純物がドーピングされる。その後、熱処理が行われることにより、これらの第２導電型不純物が活性化され、半導体層の中層部に、第２導電型不純物の濃度がその周囲よりも高い第２導電型の高濃度領域が、互いに隣り合うトレンチの一方のトレンチに対して間隔を空けて対向する位置と他方のトレンチに対して間隔を空けて対向する位置とにわたって形成される。また、半導体層の表層部に、ソース領域の中央部を層厚方向に貫通するボディコンタクト領域が形成される。 In addition, a mask having an opening facing the central portion of the region doped with the first conductivity type impurity, that is, the source region is formed on the semiconductor layer. Through the opening of the mask, the second conductivity type impurity is doped at a high concentration in the middle layer portion of the semiconductor layer from the direction inclined with respect to the surface of the semiconductor layer. Further, the second conductivity type impurity is doped into the surface layer portion of the semiconductor layer from the direction perpendicular to the surface of the semiconductor layer through the opening of the same mask. Thereafter, heat treatment is performed to activate these second conductivity type impurities, and a second conductivity type high concentration region in which the concentration of the second conductivity type impurity is higher than the surrounding area is formed in the middle layer of the semiconductor layer. The trenches are formed over a position facing each other with a gap between the adjacent trenches and a position facing the other trench with a gap. In addition, a body contact region that penetrates the central portion of the source region in the layer thickness direction is formed in the surface layer portion of the semiconductor layer.

ボディコンタクト領域を形成するためのＰ型不純物と、高濃度領域を形成するためのＰ型不純物とは、同一のマスクの開口を介して、半導体層に注入される。そのため、ボディコンタクト領域と高濃度領域を形成するためのマスクが１枚ですむので、半導体装置の製造工程の簡素化および製造コストの低減を図ることができる。 The P-type impurity for forming the body contact region and the P-type impurity for forming the high concentration region are implanted into the semiconductor layer through the opening of the same mask. Therefore, since only one mask is required for forming the body contact region and the high concentration region, the manufacturing process of the semiconductor device can be simplified and the manufacturing cost can be reduced.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１の基体をなすＮ⁺型基板２上には、Ｎ⁺型基板２よりもＮ型不純物が低濃度（たとえば、１０¹⁵／ｃｍ³）にドーピングされたシリコンからなる、半導体層としてのＮ^-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、第１導電型領域としてのＮ^-型領域４をなしている。また、エピタキシャル層３の中層部（Ｎ^-型領域４上）には、Ｐ^-型のボディ領域５がＮ^-型領域４に接して形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
A semiconductor layer made of silicon doped with N-type impurities at a lower concentration (for example, 10 ¹⁵ / cm ³ ) than N ⁺ -type substrate 2 is formed on N ⁺ -type substrate 2 that forms the base of semiconductor device 1. An N ⁻ type epitaxial layer 3 is laminated. The base layer portion of the epitaxial layer 3 maintains the state as it is after the epitaxial growth, and forms an N ⁻ type region 4 as a first conductivity type region. A P ⁻ type body region 5 is formed in contact with the N ⁻ type region 4 in the middle layer portion (on the N ⁻ type region 4) of the epitaxial layer 3.

エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ^-型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６内には、その内面全域を覆うように、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ６内にゲート電極８が埋設されている。 A trench 6 is dug from the surface of the epitaxial layer 3. Trench 6 penetrates body region 5, and the deepest portion reaches N ⁻ type region 4. A plurality of trenches 6 are formed at regular intervals in the left-right direction in FIG. 1, and each extend in a direction (direction along the gate width) orthogonal to the plane of FIG. A gate insulating film 7 is formed in the trench 6 so as to cover the entire inner surface. The gate electrode 8 is embedded in the trench 6 by filling the inside of the gate insulating film 7 with polysilicon doped with N-type impurities at a high concentration.

また、エピタキシャル層３の表層部には、互いに隣り合うトレンチ６間に、Ｎ^-型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０¹⁹／ｃｍ³）を有するＮ⁺型のソース領域９が形成されている。ソース領域９は、その両側のトレンチ６に接するとともに、ボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ⁺型のボディコンタクト領域１０がソース領域９を貫通して形成されている。 In the surface layer portion of the epitaxial layer 3, an N ⁺ type having an N type impurity concentration (for example, 10 ¹⁹ / cm ³ ) higher than the N type impurity concentration of the N ⁻ type region 4 between adjacent trenches 6. Source region 9 is formed. The source region 9 is in contact with the trenches 6 on both sides thereof, and is in contact with the body region 5. A P ⁺ -type body contact region 10 is formed through the source region 9 at the center of the source region 9 in the direction orthogonal to the gate width.

互いに隣り合うトレンチ６間において、ボディ領域５には、一方のトレンチ６に対して間隔を空けて対向する位置と他方のトレンチ６に対して間隔を空けて対向する位置とにわたって、その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されている。高濃度領域１１とボディコンタクト領域１０との間および高濃度領域１１とＮ^-型領域４との間には、それぞれ間隔が空けられている。 Between the trenches 6 adjacent to each other, the body region 5 has a peripheral P extending over a position facing the one trench 6 with a gap and a position facing the other trench 6 with a gap. A high concentration region 11 having a P type impurity concentration higher than the type impurity concentration is formed. A space is provided between the high concentration region 11 and the body contact region 10 and between the high concentration region 11 and the N ⁻ type region 4.

エピタキシャル層３上には、層間絶縁膜（図示せず）が積層されている。層間絶縁膜上には、ソース配線１３が形成されている。ソース配線１３は、接地されている。そして、ソース配線１３は、層間絶縁膜に形成されたコンタクト孔を介して、ソース領域９およびボディコンタクト領域１０にコンタクト（電気接続）されている。また、ゲート電極８には、層間絶縁膜に形成されたコンタクト孔を介して、ゲート配線１４が電気的に接続されている。 An interlayer insulating film (not shown) is stacked on the epitaxial layer 3. A source wiring 13 is formed on the interlayer insulating film. The source wiring 13 is grounded. The source wiring 13 is in contact (electrically connected) to the source region 9 and the body contact region 10 through a contact hole formed in the interlayer insulating film. A gate wiring 14 is electrically connected to the gate electrode 8 through a contact hole formed in the interlayer insulating film.

Ｎ⁺型基板２の裏面には、ドレイン配線１５が接続されている。
ドレイン配線１５に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極との間に電流を流すことができる。
高濃度領域１１が形成されていることにより、Ｎ^-型領域４とボディ領域５との界面から拡がる空乏層がソース領域９に達するのを防止することができる。そのため、トレンチ６の深さを大きくすることなく、パンチスルー効果を防止することができる。また、高濃度領域１１は、トレンチ６と間隔を空けて形成されている。そのため、高濃度領域１１が形成されていても、ボディ領域５におけるトレンチ６との界面近傍のチャネル領域の不純物濃度は増大せず、スレッショルド電圧の上昇を招かない。よって、スレッショルド電圧の上昇およびトレンチ６の深さを大きくすることによるチャネル抵抗の増大を招くことなく、耐圧の向上を図ることができる。 A drain wiring 15 is connected to the back surface of the N ⁺ type substrate 2.
A channel is formed in the vicinity of the interface with the gate insulating film 7 in the body region 5 by controlling the potential of the gate electrode 8 while applying an appropriate positive voltage to the drain wiring 15. A current can flow between the drain electrode.
Formation of high concentration region 11 can prevent a depletion layer extending from the interface between N ⁻ type region 4 and body region 5 from reaching source region 9. Therefore, the punch-through effect can be prevented without increasing the depth of the trench 6. Further, the high concentration region 11 is formed at a distance from the trench 6. Therefore, even if the high concentration region 11 is formed, the impurity concentration of the channel region in the vicinity of the interface with the trench 6 in the body region 5 does not increase, and the threshold voltage does not increase. Therefore, the breakdown voltage can be improved without causing an increase in channel resistance due to an increase in the threshold voltage and an increase in the depth of the trench 6.

図２Ａ〜図２Ｉは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ⁺型基板２上に、エピタキシャル層３が形成される。
その後、図２Ｂに示すように、Ｐ型不純物のイオンが、エピタキシャル層３の表面からエピタキシャル層３の内部に向けて注入される。 2A to 2I are schematic cross-sectional views illustrating the method of manufacturing the semiconductor device 1 in the order of steps.
First, as shown in FIG. 2A, an epitaxial layer 3 is formed on an N ⁺ type substrate 2 by an epitaxial growth method.
Thereafter, as shown in FIG. 2B, ions of P-type impurities are implanted from the surface of the epitaxial layer 3 toward the inside of the epitaxial layer 3.

次いで、ドライブイン拡散処理が行われる。このドライブイン拡散処理により、先の工程でエピタキシャル層３に注入されたＰ型不純物のイオンが拡散し、図２Ｃに示すように、エピタキシャル層３に、ボディ領域５が形成される。
次に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、エピタキシャル層３上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、ハードマスクを利用して、エピタキシャル層３がエッチングされることにより、図２Ｄに示すように、トレンチ６が形成される。 Next, drive-in diffusion processing is performed. By this drive-in diffusion treatment, ions of the P-type impurity implanted in the epitaxial layer 3 in the previous step are diffused, and a body region 5 is formed in the epitaxial layer 3 as shown in FIG. 2C.
Next, a SiN (silicon nitride) layer is formed on the epitaxial layer 3 by a CVD (Chemical Vapor Deposition) method, and the SiN layer is patterned to form a trench 6. A hard mask (not shown) having an opening in a portion opposite to is formed. Then, the epitaxial layer 3 is etched using a hard mask, thereby forming a trench 6 as shown in FIG. 2D.

次いで、図２Ｅに示すように、熱酸化処理によって、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ₂からなる酸化膜２１が形成される。その後、ＣＶＤ法により、酸化膜２１上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ６外に存在する部分が除去される。これにより、トレンチ６に埋設されたゲート電極８が得られる。 Next, as shown in FIG. 2E, an oxide film 21 made of SiO ₂ is formed over the entire surface of the epitaxial layer 3 including the inner surface of the trench 6 by thermal oxidation. Thereafter, a polysilicon deposition layer doped with N-type impurities at a high concentration is formed on the oxide film 21 by CVD. The trench 6 is filled with a polysilicon deposition layer. Etching removes a portion of the polysilicon deposition layer existing outside the trench 6. Thereby, the gate electrode 8 embedded in the trench 6 is obtained.

その後、図２Ｆに示すように、Ｎ型不純物のイオンが、酸化膜２１の表面からエピタキシャル層３の表層部に注入される。
次いで、図２Ｇに示すように、酸化膜２１上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２２が形成される。そして、マスク２２の開口を介して、エピタキシャル層３の中層部に、Ｐ型不純物のイオンが斜め注入される。たとえば、互いに隣り合うトレンチ６の間隔が２．８μｍであり、マスク２２の開口のゲート幅と直交する方向の幅が０．８μｍであり、マスク２２の厚さが１μｍである場合、マスク２２の表面に対して４５°の傾斜角度（注入角度）で斜め注入を行うことにより、Ｐ型不純物のイオンをエピタキシャル層３の内部（高濃度領域１１を形成すべき部分）に良好に注入することができる。このときのドーズ量は、たとえば、５×１０¹²ｃｍ^-2〜５×１０¹³ｃｍ^-2である。 Thereafter, as shown in FIG. 2F, N-type impurity ions are implanted into the surface layer portion of the epitaxial layer 3 from the surface of the oxide film 21.
Next, as shown in FIG. 2G, a mask 22 having an opening in a portion facing the portion where the body contact region 10 is to be formed is formed on the oxide film 21. Then, ions of P-type impurities are obliquely implanted into the middle layer portion of the epitaxial layer 3 through the opening of the mask 22. For example, when the interval between adjacent trenches 6 is 2.8 μm, the width in the direction orthogonal to the gate width of the opening of the mask 22 is 0.8 μm, and the thickness of the mask 22 is 1 μm, By performing oblique implantation at an inclination angle (implantation angle) of 45 ° with respect to the surface, ions of P-type impurities can be favorably implanted into the epitaxial layer 3 (the portion where the high concentration region 11 is to be formed). it can. The dose amount at this time is, for example, 5 × 10 ¹² cm ^{−2 to} 5 × 10 ¹³ cm ⁻² .

つづいて、図２Ｈに示すように、エピタキシャル層３の表面に対して垂直な方向から、マスク２２の開口を介して、エピタキシャル層３の表層部にＰ型不純物のイオンが注入される。このイオン注入後、マスク２２は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の中層部に注入されたＰ型不純物のイオン、ならびにエピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｉに示すように、エピタキシャル層３の中層部に高濃度領域１１が形成されるとともに、エピタキシャル層３の表層部にソース領域９およびボディコンタクト領域１０が形成される。 Subsequently, as shown in FIG. 2H, ions of P-type impurities are implanted into the surface layer portion of the epitaxial layer 3 from the direction perpendicular to the surface of the epitaxial layer 3 through the opening of the mask 22. After this ion implantation, the mask 22 is removed.
Thereafter, an annealing process is performed. By this annealing treatment, ions of P-type impurities implanted into the middle layer portion of the epitaxial layer 3 and ions of N-type impurities and P-type impurities implanted into the surface layer portion of the epitaxial layer 3 are activated, as shown in FIG. 2I. Thus, the high concentration region 11 is formed in the middle layer portion of the epitaxial layer 3, and the source region 9 and the body contact region 10 are formed in the surface layer portion of the epitaxial layer 3.

以上の工程を経た後、酸化膜２１のトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜２１が残されることにより、ゲート絶縁膜７が得られる。その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜（図示せず）が形成される。そして、エッチングにより、層間絶縁膜にコンタクト孔（図示せず）などが形成された後、ソース配線１３、ゲート配線１４およびドレイン配線１５が形成されることにより、図１に示す半導体装置１が得られる。 After passing through the above steps, a portion of the oxide film 21 existing outside the trench 6 is removed, and the oxide film 21 is left only on the inner surface of the trench 6, whereby the gate insulating film 7 is obtained. Thereafter, an interlayer insulating film (not shown) is formed on the epitaxial layer 3 by the CVD method. Then, after contact holes (not shown) and the like are formed in the interlayer insulating film by etching, the source wiring 13, the gate wiring 14, and the drain wiring 15 are formed, whereby the semiconductor device 1 shown in FIG. 1 is obtained. It is done.

ボディコンタクト領域１０を形成するためのＰ型不純物と、高濃度領域１１を形成するためのＰ型不純物とは、同一のマスク２２の開口を介して、エピタキシャル層３に注入される。そのため、ボディコンタクト領域１０と高濃度領域１１を形成するためのマスクが１枚ですむので、半導体装置１の製造工程の簡素化および製造コストの低減を図ることができる。 A P-type impurity for forming the body contact region 10 and a P-type impurity for forming the high concentration region 11 are implanted into the epitaxial layer 3 through the opening of the same mask 22. Therefore, since only one mask is required for forming the body contact region 10 and the high concentration region 11, the manufacturing process of the semiconductor device 1 can be simplified and the manufacturing cost can be reduced.

以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form. For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor device 1 is inverted may be employed. That is, in the semiconductor device 1, the P-type portion may be N-type and the N-type portion may be P-type.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。1 is a schematic cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H. 従来の半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the conventional semiconductor device.

符号の説明Explanation of symbols

１半導体装置
３エピタキシャル層（半導体層）
４Ｎ^-型領域（第１導電型領域）
５ボディ領域
６トレンチ
８ゲート電極
９ソース領域
１０ボディコンタクト領域
１１高濃度領域 1 Semiconductor Device 3 Epitaxial Layer (Semiconductor Layer)
4 N ⁻ type region (first conductivity type region)
5 Body region 6 Trench 8 Gate electrode 9 Source region 10 Body contact region 11 High concentration region

Claims

半導体層と、
前記半導体層の基層部に形成された第１導電型の第１導電型領域と、
前記半導体層の中層部に形成された第２導電型のボディ領域と、
前記半導体層の層厚方向と直交する方向に間隔を空けた複数の位置に、前記半導体層を表面から前記第１導電型領域まで掘り下げて形成され、前記ボディ領域を貫通する複数のトレンチと、
各前記トレンチに埋設されたゲート電極と、
互いに隣り合う前記トレンチ間における前記半導体層の表層部に形成された前記第１導電型のソース領域と、
前記ソース領域の中央部を前記層厚方向に貫通して形成されたボディコンタクト領域と、
前記ボディ領域に、互いに隣り合う前記トレンチの一方の前記トレンチに対して間隔を空けて対向する位置と他方の前記トレンチに対して間隔を空けて対向する位置とにわたって形成され、第２導電型不純物の濃度がその周囲よりも高い第２導電型の高濃度領域とを含む、半導体装置。 A semiconductor layer;
A first conductivity type region of a first conductivity type formed in a base layer portion of the semiconductor layer;
A second conductivity type body region formed in the middle layer of the semiconductor layer;
A plurality of trenches formed by digging down the semiconductor layer from the surface to the first conductivity type region at a plurality of positions spaced in a direction orthogonal to the layer thickness direction of the semiconductor layer, and penetrating the body region;
A gate electrode embedded in each of the trenches;
A source region of the first conductivity type formed in a surface layer portion of the semiconductor layer between the adjacent trenches;
A body contact region formed through the central portion of the source region in the layer thickness direction;
A second conductivity type impurity formed in the body region across a position facing one of the adjacent trenches with a gap and a position facing the other trench with a gap; And a high concentration region of a second conductivity type whose concentration is higher than its surroundings.

第１導電型の半導体層を形成する工程と、
前記半導体層の中層部に第２導電型不純物をドーピングする工程と、
前記半導体層の層厚方向と直交する方向に間隔を空けた複数の位置に、前記半導体層を表面から前記中層部よりも下方の下層部まで掘り下げることにより、複数のトレンチを形成する工程と、
各前記トレンチにゲート電極を埋設する工程と、
互いに隣り合う前記トレンチ間における前記半導体層の表層部に第１導電型不純物をドーピングする工程と、
前記半導体層上に、前記第１導電型不純物がドーピングされた領域の中央部と対向する開口を有するマスクを形成する工程と、
前記半導体層の表面に対して傾斜する方向から、前記マスクの前記開口を介して、前記半導体層の前記中層部に第２導電型不純物をドーピングする工程と、
前記マスクの前記開口を介して、前記半導体層の表層部に第２導電型不純物をドーピングする工程とを含む、半導体装置の製造方法。 Forming a first conductivity type semiconductor layer;
Doping a second conductivity type impurity into the middle layer of the semiconductor layer;
Forming a plurality of trenches by digging the semiconductor layer from the surface to a lower layer part below the middle layer part at a plurality of positions spaced in a direction perpendicular to the layer thickness direction of the semiconductor layer;
Burying a gate electrode in each of the trenches;
Doping a surface layer portion of the semiconductor layer between adjacent trenches with a first conductivity type impurity;
Forming a mask having an opening facing the central portion of the region doped with the first conductivity type impurity on the semiconductor layer;
Doping a second conductivity type impurity into the middle layer portion of the semiconductor layer from the direction inclined with respect to the surface of the semiconductor layer through the opening of the mask;
And a step of doping a surface layer portion of the semiconductor layer with a second conductivity type impurity through the opening of the mask.